【課題】遅延フリップフロップの個数を少なくして、消費電流を低減したグレイコードカウンタを提供する。
【解決手段】グレイコードカウンタは、グレイコードの各ビットＱ３，Ｑ２，Ｑ１，Ｑ０を保持する４つのＤＦＦ１１，１２，１３，１４、参照ビットＱｂを作成するための参照ビット作成回路３０、（Ｑｂ，Ｑ０，Ｑ１）をデコードするデコード回路を備えている。４つのＤＦＦ１１，１２，１３，１４はリセット信号ＲＥＳＥＴでリセットされ、基準クロックＣＬＫに同期してデータを保持し、かつ遅延する。つまり、ＤＦＦ１１，１２，１３，１４は、基準クロックＣＬＫの立ち上がりに同期して、データ入力端子Ｄからあるデータを取り込んで保持し、次の基準クロックＣＬＫの立ち上がりに同期してそのデータをデータ出力端子Ｑから出力する。 （もっと読む）

【課題】 カウント値のビット数が多い場合でも、クロックからカウント値の各ビットの変化までの遅延時間が少なく、かつ、消費電力が低減されたカウンタを提供する。
【解決手段】 下位桁カウンタ１と上位桁カウンタ２との間には、クロックゲーティング制御回路３が介挿されている。下位桁カウンタ１は、リプルカウンタであり、クロックＣＬＫのアップカウントを行う。クロックゲーティング制御回路３は、下位桁カウンタ１のカウント値が「７」となって桁上げを行うべきとき、次のクロックＣＬＫを通過させ、クロックＣＬＫａとして上位桁カウンタ２へ供給する。上位桁カウンタ２は、同期カウンタであり、このようにして供給されるクロックＣＬＫａのアップカウントを行う。 （もっと読む）

【課題】ハードウェア回路規模を増大させないで計数可能なカウント数を増やすことの出来るカウンタ回路の提供を目的とする。
【解決手段】ｎbitのハードウェアカウンタ１２が、可変周波数のパルス信号を発生させるパルス列発生手段１６の出力信号を、所定の時間間隔で順次カウントし、そのカウント結果を上記所定の時間間隔以上の一定間隔で、今回カウント値記憶部１４１に読み込み、今回カウント値から前回カウント値記憶部１４２に記憶された一回前のカウント値を引いた値から、オーバーフロー判定手段１４３が、ハードウェアカウンタ１２のオーバーフローの有無を判定し、その判定結果に基づいてオーバーフローの回数を決定し、カウント値生成手段１４６が今回カウント値と上記オーバーフロー判定手段１４３の値とからカウント値を計算する。 （もっと読む）

【課題】低価格で校正時間が短いＲＣキャリブレーション回路を提供する。
【解決手段】このＲＣキャリブレーション回路では、基準クロック信号ＲｅｆＣＬＫを２分周して分周信号ＶＩＮを生成し、分周信号ＶＩＮの立ち上がりエッジに応答してキャパシタを充電し、キャパシタの端子間電圧ＶＯＵＴが基準電圧Ｖｒｅｆを超えたとき、基準クロック信号ＲｅｆＣＬＫのレベルに応じてカウント値Ｃ１〜ＣＮが増加または減少し、カウント値Ｃ１〜ＣＮによってＲＣフィルタ回路およびＲＣリファレンス回路３の時定数を制御する。したがって、従来の遅延器７５やラッチ回路７６が不要となる。 （もっと読む）

モジュラス分周器ステージ(MDS)は、第1と第2のステージを含んでいる。MDSは、MDSが2分割モードまたは3分割モードのいずれで動作するかを決定するモジュラス除数制御信号Sを受信する。MDSのステージは、他のMDSからフィードバック・モジュラス制御信号も受信する。MDSは、2分割モードの場合、フィードバック・モジュラス制御信号にかかわらず、2で分割（分周）する。電力を節約して使用するため、MDSステージが2分割モードで動作するとき、第1のステージには電力が供給されない。MDSは、3分割モードの場合、フィードバック・モジュラス制御信号に依存して2または3のいずれかで分周する。電力消費をさらに減らすため、MDSステージが3分割モードにあるにもかかわらず2分割動作を行っているとき、第1のステージには電力が供給されない。第1のステージが電力供給されていないとき、電力ダウントランジスタは、第1のステージの出力を適正な論理レベルに維持する。 （もっと読む）

【課題】高速信号を処理する半導体集積回路の特性を向上させることである。
【解決手段】プリスケーラ１６を構成するフリップフロップ回路２１〜２５、ＮＡＮＤ回路２６〜２９は、半導体基板上において、互いに平行な２本の列上に並べられる。各回路要素に対して設けられる抵抗は、それぞれ、それら２本の列の間の領域に配置される。各回路要素の電流源は、半導体基板上の所定の領域に集められている。 （もっと読む）

【課題】本発明は、正規の信号入力に対する出力応答を遅滞させることなく、そのノイズ耐性を高めることが可能なレジスタ回路を提供することを目的とする。
【解決手段】本発明に係るレジスタ回路１は、そのデータ入力端及びクロック入力端が各々共通に接続された複数のフリップフロップ（図１では３個のフリップフロップＦＦ１〜ＦＦ３）を有して成るレジスタ部１０と、レジスタ部１０の各出力信号ｏｕｔ１〜ｏｕｔ３について多数決演算を行う多数決演算部２０と、を有し、多数決演算部２０で得られる多数決演算信号Ｓｏを最終出力とするレジスタ回路であって、さらに、多数決演算信号Ｓｏを定期的に或いは不定期的にレジスタ部１０に帰還入力するレジスタリフレッシュ部３０を備えている構成とされている。 （もっと読む）

【課題】ＣＭＯＳインバータを使用した差動信号間での遅延差が発生しない差動出力分周回路を提供する。
【解決手段】クロック信号を分周して出力する分周回路に、出力信号の信号レベルを強制的に固定する設定入力端子を設け、設定入力端子に信号レベルの入力をすることにより、強制的に出力信号が固定される第１分周回路と、第１分周回路の設定入力端子と異なる信号レベルの入力をすることにより、強制的に出力信号が固定される第２分周回路と、第１分周回路と第２分周回路から出力信号を入力し、出力信号の信号レベルを比較し、同じであるか異なるかを判断して、設定入力端子へ出力する同相検出回路と、を具備する差動分周回路である。 （もっと読む）

【課題】ＳＳＣ機能のオン・オフを制御可能とし、周波数の過渡的な変化なしに、ＳＳＣ機能のオン・オフの滑らかな遷移を可能とする装置の提供。
【解決手段】入力クロック信号を入力し、位相の可変制御する位相制御信号に応じて出力クロック信号の位相を可変させる位相補間器４に対して位相制御信号を生成する制御回路３に、カウント動作の停止を制御するカウント動作制御信号を出力するカウント動作制御回路３１を備える。カウント動作制御回路３１は、カウンタ２２、２３のカウント値２６、２７を入力し、ＳＳＣ制御端子８から供給される制御信号が停止を示し、カウンタ２２、２３のカウント値２６、２７がともに初期値（＝０）であるときに、カウント動作制御信号３２をカウント停止を示す値に設定する。 （もっと読む）

【課題】多相クロックを生成する。
【解決手段】多相クロックを生成するためのシステムと方法が開示される。一実施形態において、多段電圧制御発振器（「VCO」）(302)が、所望の数のクロック位相出力を生成するクロック分周器(304)に複数のクロック位相(ck0−ck5)を伝達する。この実施形態のクロック分周器(304)は、ステートマシンを含み、それは、例えば複数の逓減されたクロック位相を提供する改良型ジョンソンカウンタ(316)であり、それらのクロックの各々は独立した改良型シフトレジスタ(306-314)に接続される。各改良型シフトレジスタは、D型フリップフロップを含み、各D型フリップフロップは別個のクロック位相出力を提供する。一実施形態において、多相クロックのクロック位相出力の数は、VCOのクロック位相の数に改良型ジョンソンカウンタの所望状態の数を掛け合わせる関数である。 （もっと読む）