【課題】正常動作まで、始動期間を要するＤＬＬ回路等を制御するクロック回路ユニットの省電力化を図ることである。
【解決手段】ＤＬＬ回路等の動作タイミングを制御するカウンタ回路に対して、クロック生成回路を接続し、当該クロック生成回路から間欠的にクロック信号をカウンタ回路に与えることによって、クロック回路を間欠的に動作させ、省電力化を図ることができる。この場合、カウンタ回路の出力をクロック生成回路に与えることによってカウンタ回路の動作を停止させても良いし、また、特定の状態、例えば、Slow Precharge Power down状態を判定する判定回路をクロック生成回路に接続して、当該判定回路の判定結果を参照してクロック生成回路を制御しても良い。 （もっと読む）

【課題】 本発明は、カウンタの伝搬時間の遅延を減少させ、データスキューを最小化するカウンタを提供することを可能にすることを目的としている。
【解決手段】 本発明のｎビットカウンタは、Ｄフリップフロップと、データロッド信号により外部データと前記Ｄフリップフロップの第２の出力信号のいずれか一つを選択して出力する第２のマックスと、カウンタイネーブル信号またはデータロッド信号により前記Ｄフリップフロップの第１の出力信号と前記第２のマックスの出力信号のいずれか一つを前記Ｄフリップフロップの入力信号に伝達する第１のマックスをそれぞれ含むｎ個のカウンタブロックを含むが、第ｍのカウンタブロックは、第１〜第ｍ−１のカウンタブロックに含まれた第２のマックスの出力信号が全て第１のレベルであり、前記カウンタイネーブル信号が第２のレベルである区間でトグリングされる第ｍのビット信号を出力することを特徴とする。 （もっと読む）

【課題】回路規模を縮小し、測定電流のダイナミックレンジ及び電流分解能を可変にして最適化を図り、誤差の少ないカウント値を出力可能なクーロンカウンタを提供する。
【解決手段】センス抵抗両端に生じる電位差の入力電圧に比例したカウント値を出力するクーロンカウンタであって、そのＩＣ部５０は、基準電圧発生回路３０からの電圧値可変で設定された基準電圧の印加、スイッチ素子の操作により、入力電圧をサンプリング容量Ｃｓ１、Ｃｓ２でサンプリングし、それに比例する電圧を積分容量Ｃｉ１、Ｃｉ２で積分する積分回路と、積分回路からの出力電圧Ｖｏｕｔ⁻をＶＣＭと比較して、Ｖｏｕｔ⁻がＶＣＭ以上では信号Ｑ、ＶＣＭよりも低い場合は信号ＱＢを出力するコンパレータ５と、信号Ｑ、ＱＢとを一定時間カウントしてカウント値を出力する内部カウンタ、カウント値に含まれるオフセット値を保持するレジスタを含むロジック回路１０と、を備える。 （もっと読む）

【課題】常時動作を行うカウンター回路では、低消費電力化が求められている。
【解決手段】本発明は、入力クロックに応じて、所定のビット幅の値をカウントして記憶するｍビットの第１のカウンターと、前記第１のカウンターがカウントした結果に応じて出力される値に基づき、前記入力クロックを伝達するか否かを制御するクロック伝達制御回路と、前記クロック伝達制御回路から伝達された入力クロックに応じて、前記所定のビット幅の値をカウントして記憶するｎビットの第２のカウンターとを有するカウンター回路である。 （もっと読む）

【課題】消費電力を低減することができる分周回路を提供する。
【解決手段】論理反転回路の出力をリング状に接続したリングオシレータとして動作させ、論理反転回路をクロックドインバータで動作させる。 （もっと読む）

【課題】本発明は、分周回路に関し、小数分周の設定の自由度を向上することを目的とする。
【解決手段】クロック入力端子と、クロック入力端子からのクロックが入力される第１及び第２のフリップフロップ回路と、一対のプログラム入力端子と、第１及び第２のフリップフロップ回路の間に接続され一対のプログラム入力端子からの信号が入力される組み合わせ回路と、第２のフリップフロップ回路の出力を出力するクロック出力端子とを備え、第１のフリップフロップ回路の出力は組み合わせ回路を介して第２のフリップフロップ回路に入力され、第２のフリップフロップ回路の反転出力は第１のフリップフロップ回路に入力されるように構成する。 （もっと読む）

【課題】カウントモードを切替可能な非同期カウンタ回路において、カウントモードの切替時にカウント値の連続性が保たれるようにする。
【解決手段】各フリップフロップ４１０間に、各フリップフロップ４１０の非反転出力Ｑと反転出力ＮＱと電源（Ｖｄｄ）レベルの３値を切り替える３入力−１出力型の３値切替部４２０（４２２，４２４，４２６）を設ける。３値切替部４２０は、２ビットの制御信号ＳＷ１，ＳＷ２に従って３つの入力信号を切り替えて、選択した１つの信号を後段のフリップフロップ４１０のクロック端子ＣＫに入力する。制御信号ＳＷ１，ＳＷ２により、カウントモードの切替え時に、モード切替直前のカウント値を初期設定してからモード切替え後のカウント処理が開始されるようにする。 （もっと読む）

【課題】 クロック信号の供給パスに対する検証を、回路を複雑化することなく可能にし、故障検出率を上げることができる非同期式カウンタ回路を提供する。
【解決手段】 各ビットに対応する出力信号及び桁上げ信号を出力するフリップフロップ回路１１の複数と、フリップフロップ回路毎に、スキャンテスト用制御信号ＳＥに応じて内部クロック信号ｃｌｋを生成するクロック生成回路１３と、スキャンテスト用制御信号ＳＥに基づいて桁上げ信号ＣＳとスキャンテスト用入力信号ＳＩの何れかを内部入力信号として生成する入力信号生成回路１２と、を備え、クロック生成回路１３が、前段のフリップフロップ回路から出力される桁上げ信号ＣＳ（初段の場合はイネーブル信号Ｅｎ）またはスキャンテスト用制御信号ＳＥの少なくとも何れか一方が活性状態の場合に、前段の内部クロック信号を当段の内部クロック信号として出力するように構成されている。 （もっと読む）

【課題】分周クロックが同期信号に対して常に同一位相となるように制御し誤動作や動作遅れを防止する位相補償クロック分周回路を提供する。
【解決手段】所定周期の源クロックを動作クロックとする第１部品１と、源クロックを分周した分周クロックを動作クロックとし第１部品１と同期した処理を行う第２部品２とが混在するシステムで用いられる位相補償クロック分周回路において、源１クロックを発生し第１部品１に出力するクロック発生手段３と、源クロックを分周して生成した分周クロックを第２部品２に出力する分周手段４と、第１部品１が源クロックから生成し第２部品２に出力する同期信号を取り込み該同期信号のパルスエッジから所定の一定期間だけ遅延させた時点に位相を合わせた分周クロックを分周手段４に発生させる同期制御手段５とを備える。 （もっと読む）

【課題】本発明の課題は、分周器の分周比・位相をカウンタ周期・位相から独立させるこ
とにより、分周比・位相が異なる複数の分周器間で、カウンタを共有し、分周回路全体の
論理量・消費電力の低減化を図ることにある。
【解決手段】前記課題は、加算器２１で、１分周周期後のカウント値１０１を予測するこ
とにより、カウンタ１の周期・位相と独立した分周比・位相を備える分周器２を実現し、
同様の構造を持つ複数の分周器でカウンタ１を共有することによって達成される。 （もっと読む）