クーロンカウンタ、そのダイナミックレンジ可変方法
【課題】回路規模を縮小し、測定電流のダイナミックレンジ及び電流分解能を可変にして最適化を図り、誤差の少ないカウント値を出力可能なクーロンカウンタを提供する。
【解決手段】センス抵抗両端に生じる電位差の入力電圧に比例したカウント値を出力するクーロンカウンタであって、そのＩＣ部５０は、基準電圧発生回路３０からの電圧値可変で設定された基準電圧の印加、スイッチ素子の操作により、入力電圧をサンプリング容量Ｃｓ１、Ｃｓ２でサンプリングし、それに比例する電圧を積分容量Ｃｉ１、Ｃｉ２で積分する積分回路と、積分回路からの出力電圧Ｖｏｕｔ−をＶＣＭと比較して、Ｖｏｕｔ−がＶＣＭ以上では信号Ｑ、ＶＣＭよりも低い場合は信号ＱＢを出力するコンパレータ５と、信号Ｑ、ＱＢとを一定時間カウントしてカウント値を出力する内部カウンタ、カウント値に含まれるオフセット値を保持するレジスタを含むロジック回路１０と、を備える。
【解決手段】センス抵抗両端に生じる電位差の入力電圧に比例したカウント値を出力するクーロンカウンタであって、そのＩＣ部５０は、基準電圧発生回路３０からの電圧値可変で設定された基準電圧の印加、スイッチ素子の操作により、入力電圧をサンプリング容量Ｃｓ１、Ｃｓ２でサンプリングし、それに比例する電圧を積分容量Ｃｉ１、Ｃｉ２で積分する積分回路と、積分回路からの出力電圧Ｖｏｕｔ−をＶＣＭと比較して、Ｖｏｕｔ−がＶＣＭ以上では信号Ｑ、ＶＣＭよりも低い場合は信号ＱＢを出力するコンパレータ５と、信号Ｑ、ＱＢとを一定時間カウントしてカウント値を出力する内部カウンタ、カウント値に含まれるオフセット値を保持するレジスタを含むロジック回路１０と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クーロンカウンタ、そのダイナミックレンジ可変方法に関する。
【背景技術】
【０００２】
例えば、特許文献１に開示されているように、ノート型パソコン（ＰＣ）、携帯電話やゲーム機等の２次電池を用いるモバイル機器分野において、それらのモバイル機器に使用中の２次電池の電池残量を検出するために電池残留検出装置が広く利用されている。電池残留検出装置は、クーロンカウンタとも呼ばれ、検出抵抗（センス抵抗）を流れる充放電の電流を電圧に変換し、変換された電圧値を基に２次電池の電池残量を把握する。
【特許文献１】特開２００６−１８４０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、特許文献１に開示された電池残留検出装置では、電池から充放電される電流に反比例したパルス数が出力されるため、最終段にそのパルス数を反転させるための反転ブロックが必要であり、それによって電流に比例したカウント値が出力されるようになっていた（例えば、段落［００２３］〜［００２５］を参照。）。このように、上記の従来例では、電池残量を算出するために反転ブロックを必要としており、少なくともその分だけ回路規模が大きくなってしまうという問題があった。
また、クーロンカウンタが有するオペアンプや、比較器の出力には通常オフセットが含まれる。このため、オフセットが原因で、クーロンカウンタから出力されるカウント値にずれ（誤差）が生じる可能性があった。
【０００４】
更に、測定電流のダイナミックレンジや電流分解能の最適化については、何等配慮されていない。
そこで、この発明はこのような事情に鑑みてなされたものであって、回路規模の縮小を可能とすると共に、測定電流のダイナミックレンジ及び電流分解能を可変にして最適化を図り、誤差の少ないカウント値を出力できるようにしたクーロンカウンタ、そのダイナミックレンジ可変方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１〕 上記課題を解決するために、発明１のクーロンカウンタは、
検出抵抗（例えば図１中のセンス抵抗Ｒｓ）の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタ（例えば図１中のクーロンカウンタ１００）であって、
スイッチ素子（例えば図９中のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２）と第１のキャパシタ（例えば図９中のサンプリング容量Ｃｓ１、Ｃｓ２）及び第２のキャパシタ（例えば図９中の積分容量Ｃｉ１、Ｃｉ２）とを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路へ印加する基準電圧を外部からのコマンド又は操作指示に応じて可変値（例えば図３中又は図４中の基準電圧ＶＲＥＦＰ、ＶＲＥＦＮ）として発生する基準電圧発生回路（例えば図３中又は図４中の基準電圧発生回路３０）と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路（例えば図９中のコンパレータ５）と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路（例えば図１０中の内部カウンタ１１）と、
前記カウント値に含まれるオフセット値を保持する記憶回路（例えば図１０中のレジスタ２０）と、を備えたことを特徴とするものである。
【０００６】
このような構成によれば、基準電圧発生回路からの基準電圧を適宜可変値として設定することにより測定電流のダイナミックレンジ及び電流分解能を最適な状態となるようにした上、カウント回路から出力されるカウント値から検出抵抗を流れる電流量を把握することができる。従って、例えば、検出抵抗の一端が２次電池に接続されている場合は、検出抵抗を流れる充放電の電流量をカウント値から把握することができる。また、比較回路から出力される第１、第２の信号の出力数（即ち、パルス数）は検出抵抗の両端に生じる電位差（即ち、入力電圧）に比例した数であり、検出抵抗を流れる電流に比例した数である。従って、反転ブロックは不要であり、回路規模の縮小が可能である。
さらに、記憶回路によりオフセット値が保持されるので、比較回路から出力されるカウント値に対してオフセット補正することができ、オフセット値を含まないカウント値を出力することができる。
【０００７】
〔発明２〕 発明２のクーロンカウンタは、
前記基準電圧発生回路（例えば図７中又は図８中の基準電圧発生回路３０）は、外部からの停止コマンド又は停止操作指示に応じて前記基準電圧の生成出力を停止させる機能を有すると共に、前記基準電圧のラインに接続された外部接続端子（例えば図７中又は図８中の外部接続端子３５）を持ち、前記外部接続端子には、外部から前記基準電圧が可変値として印加されることを特徴とするものである。
このような構成によれば、必要に応じて基準電圧発生回路からの基準電圧を可変値として用いる代わりに、その生成出力を回路内部で停止させた上、外部接続端子を用いて外部から別途に基準電圧を可変値として設定し、外部接続端子へ印加させることができるので、使用用途により変化するダイナミックレンジの幅広い要求に対して柔軟な対応が可能となる。
【０００８】
〔発明３〕 発明３のクーロンカウンタは、
検出抵抗（例えば図１中のセンス抵抗Ｒｓ）の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタ（例えば図１中のクーロンカウンタ１００）であって、
スイッチ素子（例えば図９中のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２）と第１のキャパシタ（例えば図９中のサンプリング容量Ｃｓ１、Ｃｓ２）及び第２のキャパシタ（例えば図９中の積分容量Ｃｉ１、Ｃｉ２）とを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路へ印加する基準電圧を発生する基準電圧発生回路と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路（例えば図９中のコンパレータ５）と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路（例えば図１０中の内部カウンタ１１）と、
前記カウント値に含まれるオフセット値を保持する記憶回路（例えば図１０中のレジスタ２０）と、を備え
前記基準電圧発生回路は、外部からの停止コマンド又は停止操作指示に応じて前記基準電圧の生成出力を停止させる機能を有すると共に、前記基準電圧のラインに接続された外部接続端子を持ち、前記外部接続端子には、外部から前記基準電圧が可変値として印加されることを特徴とするものである。
このような構成によれば、測定電流のダイナミックレンジ及び電流分解能を最適な状態となるように可変させたいとき、基準電圧発生回路内部からの固定電圧値の基準電圧の生成出力を停止した上、外部接続端子を用いて適宜外部から基準電圧を可変値として設定し、外部接続端子へ印加すれば良く、発明１、２の場合と同様な作用効果が得られる。
【０００９】
〔発明４〕 発明４のクーロンカウンタのダイナミックレンジ可変方法は、
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタにあって、前記入力電圧を第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を第２のキャパシタで積分するときに印加される基準電圧を外部からのコマンド又は操作指示に応じて可変値とすることを特徴とするクーロンカウンタのダイナミックレンジ可変方法。
ことを特徴とするものである。
このような手法によれば、積分時に印加される基準電圧を可変値とすることにより、測定電流のダイナミックレンジ及び電流分解能を最適な状態となるように可変させることができるため、使用用途により変化するダイナミックレンジの幅広い要求に対して柔軟な対応が可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を添付図面を参照して説明する。
（実施形態）
図１は、本発明の実施形態に係るクーロンカウンタ１００と、クーロンカウンタ１００の適用対象となるシステムＳとの関係を示す概念図である。図１において、クーロンカウンタ１００の適用対象となるシステムＳは、例えば、ノート型パソコン、携帯電話又はゲーム機等の電子機器である。このようなシステムＳには、例えば、リチウムイオン電池等の充放電可能な２次電池が着脱可能に装着されている。
【００１１】
図１に示すように、クーロンカウンタ１００は検出抵抗（以下、センス抵抗）Ｒｓと、センス抵抗Ｒｓの両端に生じる電位差を入力電圧とし、この入力電圧に比例したカウント値を出力するＩＣ部５０とを備える。これらのうち、センス抵抗Ｒｓは２次電池に流れ込む又は２次電池から流れ出す電流（即ち、充放電の電流）を検出するための抵抗素子であり、その一端が例えばシステムＳ側の２次電池に接続され、その他端が例えば接地電位に接続されている。
【００１２】
また、ＩＣ部５０には２つの入力端子Ｖｉｎ＋、Ｖｉｎ−が設けられており、これら入力端子Ｖｉｎ＋、Ｖｉｎ−がそれぞれセンス抵抗Ｒｓの両端に接続されている。センス抵抗Ｒｓに充放電の電流が流れると、電流の向きと大きさに応じて入力端子Ｖｉｎ＋、Ｖｉｎ−間に電位差（即ち、入力電圧）が生じる。つまり、センス抵抗Ｒｓにより、充放電の電流が入力電圧に変換される。そして、この入力電圧に比例して、ＩＣ部５０から例えば１３ビットのカウント値が出力される。
【００１３】
図２は、入力電圧とカウント値との関係を示す図である。図２において、その縦軸はＩＣ部５０への入力電圧を示し、その横軸はＩＣ部５０から出力される１３ビットのカウント値を示す。図２の直線ａに示すように、入力電圧とカウント値は例えば右肩上がりの比例関係にある。ここで、入力電圧は、基準電圧発生回路の基準電圧ＶＲＥＦによって、例えば最大値５０ｍＶ、最小値−５０ｍＶにそれぞれ設定されており、入力電圧が最大値をとるときのカウント値は８１９２（＝２１３）に設定され、最小値をとるときのカウント値は−８１９２に設定されている。また、正の入力電圧は例えば放電流がセンス抵抗Ｒｓに流れていることを示し、負の入力電圧は例えば充電流がセンス抵抗Ｒｓに流れていることを示す。このように、図１に示したセンス抵抗Ｒｓに充放電の電流が流れると、ＩＣ部５０から−８１９２〜＋８１９２のカウント値が出力される。
【００１４】
ここで、入力電圧は、例えば基準電圧発生回路の基準電圧ＶＲＥＦによって、その値を一定の範囲に設定することが可能である。充放電の電流は、例えばセンス抵抗Ｒｓの抵抗値を調整することによって、その値を測定可能な一定の範囲に設定することが可能である。クーロンカウンタ１００が有するＩＣ部５０は、後述するように、全差動入力オペアンプ１とコンパレータ５とを有するが、これらの出力には通常オフセットが含まれる。ここで、オフセットとは、入力信号が０Ｖであるにも関わらず僅かに出力されてしまう電圧のことである。このため、図２の実線特性ａに対する破線特性ｂに示されるように、オフセットが原因でＩＣ部５０から出力される内部カウント値にずれが生じる可能性がある。以下、この内部カウント値のずれを、オフセット値とも呼ぶ。オフセット値は、半導体チップの製造バラツキや、温度などにより変化する。
【００１５】
ところで、基準電圧発生回路の基準電圧ＶＲＥＦＰ、ＶＲＥＦＮにおける規格電圧の電位差は、通常５１．２ｍＶに固定されており、例えばセンス抵抗Ｒｓが１０ｍオームである場合を想定すると、測定可能な電流値の最大値Ｉｍａｘは５．１２Ａ、電流分解能は６２５ｕＡ（＝５．１２Ａ／８１９２）となる。このため、使用するアプリケーションによっては５．１２Ａを超える電流値（最大値）が必要であったり、或いは電流分解能も６２５μＡ未満の高精度が要求されると、規格電圧の異なるＩＣ部５０を用意する必要がある。また、基準電圧ＶＲＥＦＰ＝５１．２ｍＶ、ＶＲＥＦＮ＝０ｍＶとして固定電圧にすると、ＶＲＥＦＰ＝５１．２ｍＶでは電圧値が低過ぎることによりフロアノイズを受け易いばかりでなく、ＶＲＥＦＰを生成しているレギュレータのみが温度特性の影響を受け易くなり、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの電位差が温度に比例して上昇することに伴い、カウント値もアップして動作不良を来たすことがある。
【００１６】
そこで、本実施形態では、こうした部品交換の不便や温度特性の悪影響を改善して測定電流のダイナミックレンジと電流分解能とを可変にして最適化が図られるようにするため、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを任意に可変値として設定して使用する。
この場合、基準電圧発生回路として、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを外部からのコマンド（通常後述するＩＣ部５０のロジック回路１０やシステムＳから指示される）又は操作指示に応じて可変値として発生するタイプのものを用いるか、或いは基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのラインに接続された外部接続端子を持つものとすると共に、外部からの停止コマンド又は停止操作指示に応じて基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの生成出力を停止させる機能を有するようにし、測定電流のダイナミックレンジ及び電流分解能を最適な状態となるように可変させたいとき、基準電圧発生回路内部から生成出力される基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを停止して外部接続端子を用いて適宜外部から基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを可変値として印加すれば良い。
【００１７】
後者のように外部接続端子を用いる場合、電圧固定式の基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを発生するタイプの基準電圧発生回路にも適用できる。但し、この場合についても、回路内に外部からの停止コマンド又は停止操作指示に応じて基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの生成出力を停止させる機能を持たせる必要がある。
ところで、こうした電圧可変式の基準電圧発生回路を起動させるためには、外部からのコマンドをインターフェースを介して信号入力させてレジスト値を設定するか、或いは電子ボリューム等の端子操作で直接的にレジスト値を指示設定する構成が挙げられる。
【００１８】
図３は、電圧可変式の基準電圧発生回路３０の一例に係る概略構成を示した回路ブロック図である。この基準電圧発生回路３０は、ＬＯＧＩＣ部３１とＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２とから成り、ＬＯＧＩＣ部３１にはコマンドを信号入力させるための外部コマンドＩ／Ｆ（インターフェース）部３３が接続されている。この基準電圧発生回路３０の場合、外部から与えられたコマンドを所定のフォーマットで規定した外部コマンドＩ／Ｆ（インターフェース）部３３からのコマンド信号（具体例は後述する）が入力されると、ＬＯＧＩＣ部３１がコマンド信号で設定されるレジスタ設定値に基づいて制御信号を生成出力し、ＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２が制御信号に応じて基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを電圧値可変として生成出力する。
【００１９】
図４は、電圧可変式の基準電圧発生回路３０の他例に係る概略構成を示した回路ブロック図である。この基準電圧発生回路３０についても、ＬＯＧＩＣ部３１とＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２とから成り、ＬＯＧＩＣ部３１にはレジスタ設定値を可変的に操作設定するための端子操作部３４が接続されている。この基準電圧発生回路３０の場合、ＬＯＧＩＣ部３１のレジスタ設定値のアップ、ダウンをタッチ式や手回しで直接的に可変的に設定するための電子ボリューム等の端子操作部３４が付設されており、ＬＯＧＩＣ部３１が端子操作部３４により設定されたレジスタ設定値に基づいて制御信号を生成出力し、ＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２が制御信号に応じて基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを電圧値可変として生成出力する。
【００２０】
図５は、電圧可変式の基準電圧発生回路３０の基本構成を例示した回路図である。基準電圧発生回路３０は、図３や図４に示されるようにＬＯＧＩＣ部３１とＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２とから成る。
ＬＯＧＩＣ部３１については、外部コマンドＩ／Ｆ（インターフェース）部３３からのコマンド信号（コマンドＩ／Ｆ）の入力や端子操作部３４の操作設定によりレジスタ設定値が可変的に設定されるレジスタ設定部を入力側に有する。レジスタ設定部には２個のインバータの介在部分を含めて４個のＮＯＲ回路ＮＯＲ１〜ＮＯＲ４が接続され、レジスタ設定部における２系統のレジスタ設定信号用出力線からそれぞれ分岐された分岐線に介在させた２個のインバータで２系統のレジスタ設定反転信号を生成することにより、２系統のレジスタ設定信号及び２系統のレジスタ設定反転信号の二つの組み合わせが各ＮＯＲ回路ＮＯＲ１〜ＮＯＲ４へ送出される構成となっている。具体的には、ＮＯＲ回路ＮＯＲ１には２系統のレジスタ設定反転信号、ＮＯＲ回路ＮＯＲ２には１系統のレジスタ設定反転信号及び１系統のレジスタ設定信号、ＮＯＲ回路ＮＯＲ３には１系統のレジスタ設定信号及び１系統のレジスタ設定反転信号、ＮＯＲ回路ＮＯＲ４には２系統のレジスタ設定信号がそれぞれ入力されるようになっている。
【００２１】
ＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２については、固定電圧値の基準電圧ＶＲＥＦを正極（＋）端子側から入力するオペアンプと、各ＮＯＲ回路ＮＯＲ１〜ＮＯＲ４の出力側にそれぞれゲート電極側が接続された４個の電界効果トランジスタＴｒ１〜Ｔｒ４と、オペアンプの出力側と接地箇所との間に直列接続された６個の抵抗器Ｒ１〜Ｒ６とを備える。各トランジスタＴｒ１〜Ｔｒ４のソース電極側が共通してオペアンプの負極（−）端子側に接続される他、トランジスタＴｒ１のドレイン電極側は抵抗器Ｒ１、Ｒ２の間に結線され、トランジスタＴｒ２のドレイン電極側は抵抗器Ｒ２、Ｒ３の間に結線され、トランジスタＴｒ３のドレイン電極側は抵抗器Ｒ３、Ｒ４の間に結線され、トランジスタＴｒ４のドレイン電極側は抵抗器Ｒ４、Ｒ５の間に結線され、更に、抵抗器Ｒ１、Ｒ２の間の結線からの引き出し線から基準電圧ＶＲＥＦＰが出力され、接地側に近い抵抗器Ｒ５、Ｒ６の間の結線からの引き出し線から基準電圧ＶＲＥＦＮが出力される構成となっている。
【００２２】
このような構成の基準電圧発生回路３０では、外部コマンドＩ／Ｆ（インターフェース）部３３からのコマンド信号（コマンドＩ／Ｆ）が入力されるか、或いは端子操作部３４の操作設定（端子設定）によりＬＯＧＩＣ部３１のレジスタ設定部でレジスタ設定値が可変的に設定されると、レジスタ設定部からはそのレジスタ設定値に対応した２系統のレジスタ設定信号が出力され、更に２個のインバータの介在により生成される２系統のレジスタ設定反転信号と合わせた組み合わせパターンの上述した対信号が各ＮＯＲ回路ＮＯＲ１〜ＮＯＲ４へ送出される。
【００２３】
各ＮＯＲ回路ＮＯＲ１〜ＮＯＲ４では、対信号に対する排他的論理和出力の制御信号をＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２における各トランジスタＴｒ１〜Ｔｒ４のゲート電極側へ送出して各トランジスタＴｒ１〜Ｔｒ４をスイッチング駆動する。ＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２のオペアンプでは、負極端子側に各トランジスタＴｒ１〜Ｔｒ４のスイッチング駆動に伴う電圧変化分がソース電極側から重畳されて印加され、この重畳電圧変化分が固定電位差の基準電圧ＶＲＥＦとの間で差動増幅されて出力端子側から増幅出力電圧が出力される。この増幅出力電圧は、接地電圧に対して直列に介在接続された各抵抗器Ｒ１〜Ｒ６の抵抗値に応じて次第に電圧降下され、抵抗器Ｒ１、Ｒ２の間の結線部分の引き出し線からは、トランジスタＴｒ１のドレイン電極側からのスイッチング駆動に伴う電圧変化の重畳分を含んだ所定の電圧値の基準電圧ＶＲＥＦＰが出力される。また、抵抗器Ｒ５、Ｒ６の間の結線部分の引き出し線からは、各トランジスタＴｒ１〜Ｔｒ４のドレイン電極側からのスイッチング駆動に伴う電圧変化の重畳分も含んだ所定の電圧値の基準電圧ＶＲＥＦＮが出力される。
なお、ここで説明した電圧可変式の基準電圧発生回路３０におけるＬＯＧＩＣ部３１やＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２の回路構成についは、あくまでも一例であって、設計仕様に応じて変更可能なものである。また、ＬＯＧＩＣ部３１は、後述するＩＣ部５０に備えられるロジック回路１０内の一機能構成として持たせることができる。
【００２４】
図６は、上述した図３に示す電圧可変式の基準電圧発生回路３０に入力されるコマンド信号を例示したタイミングチャートである。
ここでは外部コマンドＩ／Ｆ部３３の働きについて、コマンドＩ／Ｆを３線シリアル仕様として、ＬＯＡＤ（ロード）端子、ＳＣＬＫ（シリアルコマンドクロック）端子、ＳＤＡＴＡ（シリアルコマンドデータ）端子の３端子を備え、データ長１６ｂｉｔにおける上位８ｂｉｔをレジスタアドレスデータ、下位８ｂｉｔをコマンドデータとするフォーマットに従ってコマンドを規定（実行）した場合を例示している。具体的には、ＬＯＡＤ（ロード）端子に伝送されたロード信号の立ち上がりでデータを取り込み、ロード信号がＬｏｗレベルの期間にＳＣＬＫ（シリアルコマンドクロック）端子に伝送されたシリアルコマンドクロック信号が１６ＣＬＫである場合のみにデータを取り込む（１５ＣＬＫ以下、１７ＣＬＫ以上のコマンドは無視する）。このときにＳＤＡＴＡ（シリアルコマンドデータ）端子に伝送された上位８ｂｉｔ分のレジスタアドレスＡ７〜Ａ０、下位８ｂｉｔ分のコマンドデータＤ７〜Ｄ０から成るコマンド信号が得られた様子を示している。
【００２５】
図７は、上述した図３に示す電圧可変式の基準電圧発生回路３０の応用例に係る概略構成を示したものである。また、図８は上述した図４に示す電圧可変式の基準電圧発生回路３０の応用例に係る概略構成を示したものである。
この電圧可変式の基準電圧発生回路３０の場合、外部からの停止コマンド又は停止操作指示に応じてＬＯＧＩＣ部３１がＯＦＦコマンドを発出してＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２による基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの生成出力を停止させる機能を有すると共に、これらの基準電圧ＶＲＥＦＰ、ＶＲＥＦＮ用伝送線にそれぞれ接続された外部接続端子３５を持つ構成となっている。この外部接続端子３５には、外部から基準電圧ＶＲＥＦＰ、ＶＲＥＦＮが適宜電圧値可変として印加される。
【００２６】
この構成の場合、必要に応じて基準電圧発生回路３０からの基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの可変値を用いる代わりに、その生成出力をＬＯＧＩＣ部３１からＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２へＯＦＦコマンドを発出して停止させた上、外部接続端子３５を用いて外部から別途に基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを可変値として印加させることができ、システムＳの使用目的に最適な基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを任意に選択できるため、使用用途により変化するダイナミックレンジの幅広い要求に対して柔軟な対応が可能となる。
【００２７】
因みに、このような外部から別途に基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを可変値として印加させるための外部接続端子３５を備える構成の場合、上述したようにＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２自体は電圧固定式の基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを生成出力するタイプのものへ適用させても良く、その場合にもＬＯＧＩＣ部３１がＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２へＯＦＦコマンドを発出して固定電圧値の基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの生成出力を停止させた上、外部接続端子３５を用いて外部から別途に基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの電圧値を可変値として印加させれば良い。この場合も、システムＳの使用目的に最適な基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを任意に選択できるため、使用用途により変化するダイナミックレンジの幅広い要求に対して柔軟な対応が可能となる。
何れにせよ、本実施形態の基準電圧発生回路３０やその関連部分の機能は、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを可変値として利用することを特徴としている。
【００２８】
次に、ＩＣ部５０の構成について説明する。
図９は、ＩＣ部５０の回路構成を例示したブロック図である。図９に示すように、クーロンカウンタ１００が有するＩＣ部５０は、例えば、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２と、第１のキャパシタとしてのサンプリング容量Ｃｓ１、Ｃｓ２と、第２のキャパシタとしての積分容量Ｃｉ１、Ｃｉ２と、全差動入力オペアンプ１と、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを可変値として発生する基準電圧発生回路３０と、比較回路としてのコンパレータ５と、ロジック回路１０と、を備える。
このうち、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２と、サンプリング容量Ｃｓ１、Ｃｓ２と、積分容量Ｃｉ１、Ｃｉ２と、全差動入力オペアンプ１とは、スイッチト・キャパシタ方式の積分回路をなす。
【００２９】
次に、これら各部の接続関係を説明する。図９に示すように、サンプリング容量Ｃｓ１の入力側（即ち、図中の左側）電極はスイッチＡ１を介して入力端子Ｖｉｎ＋に接続されると共に、スイッチＢ１を介して入力端子Ｖｉｎ−に接続されている。また、この入力側電極はスイッチＣ１を介して基準電圧発生回路３０のＸ端子に接続されると共に、スイッチＤ１を介して基準電圧発生回路３０のＹ端子に接続されている。また、サンプリング容量Ｃｓ１の出力側（即ち、図中の右側）電極は全差動入力オペアンプ１の正（＋）入力端子に接続されると共に、スイッチＳ１を介してコモン電圧（以下、ＶＣＭと呼ぶ）に接続されている。なお、ＶＣＭは例えば１Ｖである。
【００３０】
サンプリング容量Ｃｓ２の入力側電極はスイッチＡ２を介して入力端子Ｖｉｎ−に接続されると共に、スイッチＢ２を介して入力端子Ｖｉｎ＋に接続されている。また、この入力側電極はスイッチＤ２を介して基準電圧発生回路３０のＸ端子に接続されると共に、スイッチＣ２を介して基準電圧発生回路３０のＹ端子に接続されている。また、サンプリング容量Ｃｓ２の出力側電極は全差動入力オペアンプ１の負（−）入力端子に接続されると共に、スイッチＳ２を介してＶＣＭに接続されている。
【００３１】
なお、これらスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２は、例えば、ＭＯＳ電界効果トランジスタからなり、そのオン・オフはロジック回路１０から出力される制御信号により行われる。
積分容量Ｃｉ１は、その入力側電極が全差動入力オペアンプ１の正入力端子に接続されると共に、その出力側電極がスイッチＩ１を介して全差動入力オペアンプ１の負出力端子に接続されている。積分容量Ｃｉ２は、その入力側電極が全差動入力オペアンプ１の負入力端子に接続されると共に、その出力側電極がスイッチＩ２を介して全差動入力オペアンプ１の正出力端子に接続されている。さらに、積分容量Ｃｉ１、Ｃｉ２の両端には放電用のスイッチＲ１、Ｒ２がそれぞれ接続されている。
【００３２】
全差動入力オペアンプ１の負出力端子及び正出力端子はそれぞれコンパレータ５に接続されており、負出力端子側の電位Ｖｏｕｔ−がコンパレータ５の入力端子Ｉｎ＋に入力され、正出力端子側の電位Ｖｏｕｔ＋がコンパレータ５の入力端子Ｉｎ−に入力されるようになっている。さらに、コンパレータ５はロジック回路１０に接続し、コンパレータ５の出力端子Ｑから出力される第１の信号としての信号Ｑと、コンパレータ５の出力端子ＱＢから出力される第２の信号としての信号ＱＢとがそれぞれロジック回路１０に入力されるようになっている。また、図示しないが、発振回路もロジック回路１０に接続されており、発振回路で生成されるクロック（ＣＬＯＣＫ）信号がロジック回路１０に入力されるようになっている。
【００３３】
即ち、基準電圧発生回路３０は、積分回路と直接的に繋がっておらず、基準電圧発生回路３０とスイッチＣ１、Ｄ２及びスイッチＣ２、Ｄ１との間にはセレクタが介在されており、このセレクタが信号Ｑ、ＱＢの状態に応じて基準電圧発生回路３０からの基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを切り替えてＸ端子、Ｙ端子に印加する。したがって、基準電圧発生回路３０からの基準電圧ＶＲＥＦＰ、ＶＲＥＦＮは、積分回路に断続的に印加される。また、全差動入力オペアンプ１から出力される電圧は、ＶＣＭを軸として対称に出力される。コンパレータ５では、全差動入力オペアンプ１の負出力が正出力より大きい場合に信号Ｑを出力し、逆の場合には信号ＱＢを出力する。
【００３４】
図１０は、ＩＣ部５０に備えられるロジック回路１０の回路構成を例示したブロック図である。図１０に示すように、このロジック回路１０は、カウント回路としての内部カウンタ１１と、分周器１３と、更新パルス発生器１５と、ＣＭＲ（Ｃｕｒｒｅｎｔ Ｍｅａｓｕｒｅｍｅｎｔ Ｒｅｓｉｓｔｏｒ）１７と、演算回路１８と、ＡＣＲ（Ａｃｃｕｍｕｌａｔｅｄ Ｃｕｒｒｅｎｔ Ｒｅｓｉｓｔｏｒ）１９と、オフセット値を保持するための記憶回路としてのレジスタ２０と、を備える。ＣＭＲ１７とＡＣＲ１９は、例えば、それぞれが複数個のフリップフロップからなるレジスタである。また、レジスタ２０も複数個のフリップフロップからなる。
図１０に示すように、内部カウンタ１１には、図示しない発振回路で生成されたＣＬＯＣＫ信号と、分周器１３によりＣＬＯＣＫ信号が例えば２分周された（即ち、パルス幅が２倍に調整された）分周信号ＣｌｋＤｉｖ１と、ＣＬＯＣＫ信号を基に更新パルス発生器で生成されたレジスタ更新パルス（以下、更新パルスと呼ぶ）と、コンパレータ５（図９参照）から出力される信号Ｑ、ＱＢが入力されるようになっている。
【００３５】
さらに、内部カウンタ１１は、少なくとも３つ以上の出力端子を有し、第１の端子はＣＭＲ１７に接続され、第２の端子は演算回路１８を介してＡＣＲ１９に接続され、第３の端子はレジスタ２０に接続されている。ここで、ＣＭＲ１７は、更新パルスが入力されたときに内部カウンタ１１から出力される内部カウント値を「１回変換時間当たりのカウント値」として保持すると共に、その保持する値を出力するようになっている。また、演算回路１８は、更新パルスが入力されたときに内部カウンタ１１から出力される内部カウント値に所定の演算処理を行って演算値を出力する。ＡＣＲ１９は、この演算値を順次積算して「単位時間当たりのカウント値」を保持すると共に、その保持する値を出力するようになっている。なお、「１回変換時間当たりのカウント値」「単位時間当たりのカウント値」は、その両方とも２次電池の充放電状態を示すデータである。
また、レジスタ２０は、例えば（１回変換時間当たりの）オフセット値を保持すると共に、その保持するオフセット値を出力するようになっている。このオフセット値は、ＣＭＲ１７から出力される「１回変換時間当たりのカウント値」と、ＡＣＲ１９から出力される「単位時間当たりのカウント値」のオフセット補正に用いられる。
【００３６】
次に、クーロンカウンタ１００の動作例について説明する。
図１１は、クーロンカウンタ１００のＩＣ部５０が有するスイッチの動作例を示したタイミングチャートである。図１１において、「ＣＬＫＲ」は図９に示したスイッチＲ１、Ｒ２のクロック動作を示し、「ＣＬＫＡ」はスイッチＡ１、Ａ２のクロック動作を示し、「ＣＬＫＢ」はスイッチＢ１、Ｂ２のクロック動作を示し、「ＣＬＫＣ」はスイッチＣ１、Ｃ２のクロック動作を示し、「ＣＬＫＤ」はスイッチＤ１、Ｄ２のクロック動作を示し、「ＣＬＫＳ」はスイッチＳ１、Ｓ２のクロック動作を示し、「ＣＬＫＩ」はスイッチＳ１、Ｓ２のクロック動作を示す。また、「ＥＮ」はコンパレータ５に入力される出力制御信号（Ｅｎａｂｌｅ）を示す。
【００３７】
まず、図１１のＴｉｍｉｎｇ（タイミング）１では、スイッチＲ１、Ｒ２がオンとなり、積分容量Ｃｉ１、Ｃｉ２の電荷が放電される。これにより、積分容量Ｃｉ１、Ｃｉ２の蓄積電荷は０（ゼロ）となる。なお、この放電操作は、クーロンカウンタによるカウント動作の開始前、即ち、リセット時にのみ行われる。
次に、Ｔｉｍｉｎｇ２では、スイッチＡ１、Ａ２、Ｓ１、Ｓ２がオンとなり、他のスイッチは全てオフとなる。これにより、入力電圧のサンプリング動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極に入力端子Ｖｉｎ＋の電位（以下、単にＶｉｎ＋）が印加され、その出力側電極にＶＣＭが印加される。また、サンプリング容量Ｃｓ２の入力側電極に入力端子Ｖｉｎ−の電位（以下、単にＶｉｎ−）が印加され、その出力側電極にＶＣＭが印加される。これにより、サンプリング容量Ｃｓ１には（ＶＣＭ−Ｖｉｎ＋）に応じた電荷が蓄積され、サンプリング容量Ｃｓ２には（ＶＣＭ−Ｖｉｎ−）に応じた電荷が蓄積される。また、全差動入力オペアンプ１の正入力端子と負入力端子にはそれぞれＶＣＭが入力され、その負出力端子と正出力端子は積分容量Ｃｉ１、Ｃｉ２から電気的に離される。その結果、負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋は共にＶＣＭとなる。
【００３８】
次に、Ｔｉｍｉｎｇ３では、スイッチＢ１、Ｂ２、Ｉ１、Ｉ２がオンとなり、他のスイッチは全てオフとなる。これにより、入力電圧の積分動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極にＶｉｎ−が印加される。また、サンプリング容量Ｃｓ１の出力側電極はＶＣＭから電気的に切り離される。その結果、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋（Ｖｉｎ−−Ｖｉｎ＋）となり、この電位の変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には（Ｖｉｎ＋−Ｖｉｎ−）に比例した電圧Ｖ１が生じる。つまり、入力電圧に比例した電圧Ｖ１が積分容量Ｃｉ１に転送される。
【００３９】
また同時に、サンプリング容量Ｃｓ２の入力側電極にＶｉｎ＋が印加され、サンプリング容量Ｃｓ２の出力側電極はＶＣＭから電気的に切り離される。その結果、サンプリング容量Ｃｓ２の出力側電極はＶＣＭ＋（Ｖｉｎ＋−Ｖｉｎ−）となり、この電位の変化に応じてサンプリング容量Ｃｓ２と積分容量Ｃｉ２との間で電荷が移動し、積分容量Ｃｉ２の入力側電極には（Ｖｉｎ−−Ｖｉｎ＋）に比例した電圧−Ｖ１が生じる。つまり、電圧−Ｖ１が積分容量Ｃｉ２に転送される。
このような積分動作により、全差動入力オペアンプ１の負出力端子側には電圧Ｖ１が現れ、電位Ｖｏｕｔ−は「ＶＣＭ＋Ｖ１」となる。また同時に、全差動入力オペアンプ１の正出力端子側には−Ｖ１が現れ、電位Ｖｏｕｔ＋は「ＶＣＭ−Ｖ１」となる。
【００４０】
次に、Ｔｉｍｉｎｇ４では、スイッチＣ１、Ｃ２、Ｓ１、Ｓ２がオンとなり、他のスイッチは全てオフとなる。これにより、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのサンプリング動作が行われる。この基準電圧ＶＲＥＦＰ、ＶＲＥＦＮは、上述した電圧可変式の基準電圧発生回路３０から出力されるものであるが、動作上は端子Ｘ、Ｙ間の電位差を示すものとなる。ここでは、基準電圧発生回路３０が有するＸ端子の電位（以下、単に電位Ｘ）がサンプリング容量Ｃｓ１に印加されると共に、基準電圧発生回路３０が有するＹ端子の電位（以下、単に電位Ｙ）がサンプリング容量Ｃｓ２に印加される。また、全差動入力オペアンプ１の正入力端子と負入力端子にはそれぞれＶＣＭが入力され、その出力側は積分容量Ｃｉ１、Ｃｉ２から電気的に離される。従って、負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋は共にＶＣＭとなる。
【００４１】
次に、Ｔｉｍｉｎｇ５では、スイッチＤ１、Ｄ２、Ｉ１、Ｉ２がオンとなり、他のスイッチは全てオフとなる。これにより、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの積分動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極に電位Ｙが印加される。また、サンプリング容量Ｃｓ１の出力側電極はＶＣＭから電気的に分離される。その結果、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋（Ｙ−Ｘ）となり、この電位の変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には基準電圧ＶＲＥＦＰ、ＶＲＥＦＮ（Ｘ−Ｙ）に比例した電圧Ｖ２が生じる。この電圧Ｖ２が積分容量Ｃｉ１に転送される。
【００４２】
また同時に、サンプリング容量Ｃｓ２の入力側電極に電位Ｘが印加される。また、サンプリング容量Ｃｓ２の出力側電極はＶＣＭから電気的に分離される。その結果、サンプリング容量Ｃｓ２の出力側電極はＶＣＭ＋（Ｘ−Ｙ）となり、この電位の変化に応じてサンプリング容量Ｃｓ２と積分容量Ｃｉ２との間で電荷が移動し、積分容量Ｃｉ２の入力側電極には（Ｙ−Ｘ）に比例した電圧−Ｖ２が生じる。この電圧−Ｖ２が積分容量Ｃｉ２に転送される。
このような積分動作により、全差動入力オペアンプ１の負出力端子側には電圧Ｖ２が現れ、電位Ｖｏｕｔ−は「ＶＣＭ＋Ｖ１＋Ｖ２」となる。また同時に、全差動入力オペアンプ１の正出力端子側には−Ｖ２が現れ、電位Ｖｏｕｔ＋は「ＶＣＭ−Ｖ１−Ｖ２」となる。以降は、Ｔｉｍｉｎｇ２〜４の動作を繰り返し行って、入力電圧を信号Ｑ，ＱＢに変換していく。
【００４３】
図１２は、入力電圧の信号Ｑ，ＱＢへの変換方法を説明する図である。ここでは、より具体的な説明を行うために、図９に示したＶｉｎ＋を１０ｍＶ、Ｖｉｎ−を０ｍＶとする。また、電圧可変式の基準電圧発生回路３０は例えば二つの基準電圧ＶＲＥＦＰ＝２５１．２ｍＶ、ＶＲＥＦＮ＝２００ｍＶにして端子Ｘと端子Ｙとの間の電位差を例えば５１．２ｍＶ又は−５１．２ｍＶに切り替える機能を有するが、ここでは基準電圧発生回路３０の機能の一例として、基準電圧ＶＲＥＦＰ＝２５０ｍＶ、ＶＲＥＦＮ＝２００ｍＶの電位差を示す端子Ｘの電位を５０ｍＶ又は−５０ｍＶに切り替えることができ、端子Ｙの電位は０ｍＶに固定するものとする。なお、図１２では、「ＣＬＯＣＫ」「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を示していないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図１１の場合と同じである。
【００４４】
図１２に示すように、まず、リセット（即ち、Ｔｉｍｉｎｇ１）後の最初のＴｉｍｉｎｇ２では、入力電圧のサンプリング動作が行われるので、Ｖｏｕｔ−はＶＣＭとなっている。次に、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−１０ｍＶとなり、この−１０ｍＶの変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には入力電圧１０ｍＶに比例した電圧“１０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭから“１０”上昇し、ＶＣＭ＋１０となる。
【００４５】
またこのとき、コンパレータ５は、Ｖｏｕｔ−≧ＶＣＭとなっていることを確認して信号Ｑを出力すると共に、信号Ｑの出力を基準電圧発生回路３０にフィードバックする。これにより、基準電圧発生回路３０において、端子Ｘの電位は−５０ｍＶに設定される。
次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋５０ｍＶとなり、この５０ｍＶの変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には基準電圧−５０ｍＶに比例した電圧“−５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ＋１０に“−５０”が足されて、ＶＣＭ−４０となる。
【００４６】
次に、２回目のＴｉｍｉｎｇ２では、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−１０ｍＶとなり、積分容量Ｃｉ１の入力側電極には入力電圧１０ｍＶに比例した電圧“１０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ−４０から“１０”上昇し、ＶＣＭ−３０となる。またこのとき、コンパレータ５は、Ｖｏｕｔ−＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３０にフィードバックする。これにより、基準電圧発生回路３０において、端子Ｘの電位は５０ｍＶに設定される。次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ−３０に“５０”が足されて、ＶＣＭ＋２０となる。
【００４７】
以下同様の手順で、３回目、４回目とＴｉｍｉｎｇ２〜５を繰り返して、各回のＴｉｍｉｎｇ３のときのＶｏｕｔ−をコンパレータ５でモニタする。そして、Ｔｉｍｉｎｇ３のときのＶｏｕｔ−が、Ｖｏｕｔ−≧ＶＣＭ、となっているときは、コンパレータ５から信号Ｑを出力する共に、基準電圧発生回路３０の端子Ｘを−５０ｍＶに設定する。また、Ｔｉｍｉｎｇ３のときのＶｏｕｔ−が、Ｖｏｕｔ−＜ＶＣＭ、となっているときは、コンパレータ５から信号ＱＢを出すと共に、基準電圧発生回路３０の端子Ｘを５０ｍＶに設定する。このように、コンパレータ５は、各回のＴｉｍｉｎｇ３のときのＶｏｕｔ−をＶＣＭを基準に２値化して、デジタル信号Ｑ、ＱＢを出力する。そして、出力された信号Ｑ、ＱＢはロジック回路１０内で一定時間カウント（即ち、積算）されて、そのカウント値はオフセット補正された後で外部に出力される。
【００４８】
図１３は、信号Ｑ、ＱＢのカウント方法を示す図である。図１３において、分周信号ＣｌｋＤｉｖ１の１周期は例えば１０２μｓｅｃ（≒０．８ｓｅｃ／８１９２、８１９２＝２１３）に設定されている。また、更新パルスの１周期は例えば０．８ｓｅｃ（≒３６００ｓｅｃ／４０９６、４０９６＝２１２）に設定されており、１時間当たり約２１２回更新パルスが出力される。
図１３において、内部カウンタ１１は、ＣｌｋＤｉｖ１がＬＯＷ（ロウ）で、且つ、ＣＬＯＣＫ信号が立ち下がるときに、信号Ｑの入力があれば＋１をカウントし、信号ＱＢの入力があれば−１をカウントする。そして、更新パルスの入力のタイミングで、内部カウンタ１１は信号Ｑ、ＱＢを足した値（以下、内部カウント値）をＣＭＲ１７とＡＣＲ１９の両方に向けて出力すると共に、内部カウント値をゼロ（０）にリセットする。例えば、図１３では、更新パルスが入力されたときの内部カウント値の一例として６７２６を記載しているが、この内部カウント値（６７２６）がＣＭＲ１７とＡＣＲ１９の両方に向けて同時に出力される。
【００４９】
なお、かりに、更新パルスが入力されてから次の更新パルスが入力されるまでの間に信号Ｑのみが内部カウンタ１１に入力された場合は内部カウント値は例えば８１９２となる。その逆に、信号ＱＢのみが内部カウンタ１１に入力された場合は内部カウント値は例えば−８１９２となる。
上記のように、内部カウント値（６７２６）がＣＭＲ１７とＡＣＲ１９の両方に向けて同時に出力されると、ＣＭＲ１７では、この内部カウント値を「１回変換時間当たりのカウント値」として保持する。ここで、１回変換時間とは、更新パルスが入力されてから次の更新パルスが入力されるまでの時間（即ち、更新パルスの１周期）のことである。ＣＭＲ１７により保持される「１回変換時間当たりのカウント値」は、図２に示したように１回変換時間当たりの充放電量を示しており、この値はオフセット補正された後で外部に出力される。
【００５０】
また、ＡＣＲ１９に向けて出力される内部カウント値（６７２６）は、演算回路１８によって演算処理されてからＡＣＲ１９に入力される。例えば、内部カウント値（６７２６）は演算回路によって４０９６（＝２１２）で割り算され、小数点以下を切り捨てた値（例えば、整数１）がＡＣＲ１９に入力される。そして、ＡＣＲ１９は、更新パルスが入力されるたびに、このような整数値を足して「単位時間当たりのカウント値」として保持する。ここで、単位時間は任意に設定可能な時間であり、例えば、１回変換時間×４０９６回（≒０．８ｓｅｃ×４０９６≒１ｈｏｕｒ）である。ＡＣＲ１９により保持される「単位時間当たりのカウント値」は、図２に示したように単位時間当たりの充放電量を示しており、この値はオフセット補正された後で外部に出力される。
【００５１】
上述した電圧可変式の基準電圧発生回路３０を用いた場合、入力電圧の信号Ｑ、ＱＢへの変換や信号Ｑ、ＱＢのカウントへの基本動作には影響しないが、電圧固定式で基準電圧ＶＲＥＦＰ＝５１．２ｍＶ、ＶＲＥＦＮ＝０ｍＶとして使用していた場合と比べ、高い電圧設定にして例えば基準電圧ＶＲＥＦＰ＝２５１．２ｍＶ、ＶＲＥＦＮ＝２００ｍＶとして使用することができる。その他、例えばＶＲＥＦＰを５１．２ｍＶからその倍の１０２．４ｍＶとすると、電圧固定式の場合の５．１２Ａから１０．２４Ａまでの電流測定が可能となり、ダイナミックレンジが拡大する。電流分解能についても、例えばＶＲＥＦＰを５１．２ｍＶからその半分の２５．６ｍＶとすると、電圧固定式の場合の６２５μＡから３１２．５μＡに向上させることができる。センス抵抗Ｒｓの負荷電流が予め判っている場合には、システムＳが駆動中であってもコマンドの入力や指示設定により最適な測定電流のダイナミックレンジと電流分解能とを選択することができる上、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを生成しているレギュレータについて温度特性の影響を受け難いものにできる。
【００５２】
即ち、本実施形態のクーロンカウンタ１００の場合、その技術的な要点は、積分時に断続的に印加される基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを外部からのコマンド又は操作指示に応じて可変値とすることにより、測定電流のダイナミックレンジ及び電流分解能を最適な状態となるように可変させることができるクーロンカウンタ１００のダイナミックレンジ可変方法であると換言できる。こうした手法を適用すれば、使用用途により変化するダイナミックレンジの幅広い要求に対して柔軟な対応が可能となる。
【００５３】
次に、クーロンカウンタ１００のオフセット値の測定方法について説明する。
図１４は、クーロンカウンタ１００のオフセット値の測定方法の一例を説明するために示した動作処理信号のタイミングチャートである。なお、図１４では、「ＣＬＯＣＫ」「「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を図示しないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図１１と同じである。また、図１４では、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を例にＶｏｕｔ−を示している。
【００５４】
図１４に示すように、クーロンカウンタ１００のオフセット値の測定を開始するときは、Ｔｉｍｉｎｇ１（即ち、積分容量Ｃｉ１、Ｃｉ２の放電操作）は行わないで、Ｔｉｍｉｎｇ２から始める。つまり、積分容量Ｃｉ１、Ｃｉ２に蓄積された電荷を保持したまま、オフセット値の測定を開始する。図１４に示すように、Ｔｉｍｉｎｇ２では、スイッチＳ１、Ｓ２がオンとなり、他のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２はオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態となる。このとき、全差動入力オペアンプ１の負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋はそれぞれＶＣＭとなる。
【００５５】
次に、Ｔｉｍｉｎｇ３では、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２がオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極は、Ｖｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態に維持され、これら入力側電極に電位の変化は生じない。即ち、オフセット測定時の入力電圧は０ｍＶに設定される。その結果、積分容量Ｃｉ１、Ｃｉ２には入力電圧０ｍＶがそれぞれ積分されることとなる。ここでは、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されているため、Ｖｏｕｔ−はＶＣＭより大きい、又は小さい値となる。例えば、Ｖｏｕｔ−はＶＣＭ−２０となる。また、コンパレータ５は、Ｖｏｕｔ−＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３０にフィードバックする。これにより、基準電圧発生回路３０において、端子Ｘの電位は５０ｍＶに設定される。
【００５６】
次に、Ｔｉｍｉｎｇ４では、スイッチＣ１、Ｃ２、Ｓ１、Ｓ２がオンとなり、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｄ１、Ｄ２がオフとなる。これにより、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのサンプリング動作が行われ、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、スイッチＤ１、Ｄ２がオンとなり、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｓ１、Ｓ２がオフとなる。これにより、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。その結果、Ｖｏｕｔ−はＶＣＭ−２０に“５０”が足されて、ＶＣＭ＋３０となる。
【００５７】
次に、２回目のＴｉｍｉｎｇ２では、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態となり、Ｖｏｕｔ−とＶｏｕｔ＋は再びＶＣＭとなる。次に、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態にあるため、積分容量Ｃｉ１、Ｃｉ２に入力電圧０ｍＶがそれぞれ積分される。その結果、Ｖｏｕｔ−は例えばＶＣＭ＋３０となる。また、コンパレータ５は、Ｖｏｕｔ−≧ＶＣＭとなっていることを確認して信号Ｑを出力すると共に、信号Ｑの出力を基準電圧発生回路３０にフィードバックする。これにより、基準電圧発生回路３０において、端子Ｘの電位は−５０ｍＶに設定される。
【００５８】
次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧−５０ｍＶに比例した電圧“−５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ＋３０に“−５０”が足されて、ＶＣＭ−２０となる。
【００５９】
以下同様の手順で、例えば、３回目、４回目〜８１９２回目までＴｉｍｉｎｇ２〜５を繰り返す。そして、８１９２回まで繰り返すことにより得られた信号Ｑ（＋１）、信号ＱＢ（−１）のカウント値が、１回変換時間当たりのオフセット値である。ここで、全差動入力オペアンプ１やコンパレータ５のオフセットが完全にゼロ、又は、ゼロに近い場合は、信号Ｑと信号ＱＢがそれぞれ４０９６ずつカウントされ、オフセット値は０（＝４０９６−４０９６）となる。また、全差動入力オペアンプ１やコンパレータ５のオフセットが大きいほど、オフセット値も大きくなる。このように、内部カウンタ１１で測定されたオフセット値は、内部カウンタ１１から出力されて、レジスタ２０に保持される。
そして、上述したように、このオフセット値がＣＭＲ１７から出力される「１回変換時間当たりのカウント値」と、ＡＣＲ１９から出力される「単位時間当たりのカウント値」とのオフセット補正に用いられる。
【００６０】
以下はクーロンカウンタ１００のオフセット補正方法を説明する。まず、ＣＭＲ１７に対するオフセット補正方法について説明する。例えば、ＣＭＲ１７から出力される「１回変換時間当たりのカウント値」が６７２６で、そのときレジスタ２０で保持されているオフセット値が１０の場合は、オフセットの影響により信号Ｑが信号ＱＢよりも１０多くカウントされている。従って、オフセット補正として「１回変換時間当たりのカウント値」６７２６から１０の減算を行う。これにより、オフセット補正後の「１回変換時間当たりのカウント値」は６７１６（＝６７２６−１０）となる。また逆に、ＣＭＲ１７から出力される「１回変換時間当たりのカウント値」が６７２６で、そのときレジスタ２０で保持されているオフセット値が−１０の場合は、信号Ｑが信号ＱＢよりも１０少なくカウントされているので、カウント値に対して１０の加算を行う。これにより、オフセット補正後の「１回変換時間当たりのカウント値」は６７３６（＝６７２６＋１０）となる。
【００６１】
次に、ＡＣＲ１９に対するオフセット補正方法について説明する。例えば、単位時間＝１回変換時間（約０．８ｓｅｃ）×４０９６回に設定した場合、単位時間当たりのオフセット値は、（１回変換時間当たりの）オフセット値を４０９６で割り算し、その値を４０９６回積算した値となる。つまり、「単位時間当たりのオフセット値」＝「１回変換時間当たりのオフセット値」となる。従って、例えば、ＡＣＲ１９から出力される「単位時間当たりのカウント値」が６８０３で、そのときレジスタ２０で保持されているオフセット値が１０の場合は、カウント値に対して１０の減算を行う。これにより、オフセット補正後の「単位時間当たりのカウント値」は６７９３（＝６８０３−１０）となる。また逆に、ＡＣＲ１９から出力される「単位時間当たりのカウント値」が６８０３で、そのときレジスタ２０で保持されているオフセット値が−１０の場合は、カウント値に対して１０の加算を行う。これにより、オフセット補正後の「単位時間当たりのカウント値」は６８１３（＝６８０３＋１０）となる。
【００６２】
なお、オフセット値は、半導体チップの製造バラツキや温度などにより変化する。従って、例えば、１回変換時間×１０２４回（≒０．８ｓｅｃ×１０２４≒１５ｍｉｎ）毎に、オフセット値の測定を行ってその値をレジスタ２０に保持しておくことが好ましい。これにより、最新のオフセット値を「１回変換時間当たりのオフセット値」と「単位時間当たりのカウント値」とにそれぞれ反映させることができる。
以上のように、本発明の実施形態のクーロンカウンタ１００によれば、特許文献１に開示された従来例とは異なり、コンパレータ５から出力される信号Ｑ、ＱＢの出力数（即ち、パルス数）は入力電圧に比例した数であり、センス抵抗Ｒｓを流れる電流に比例した数である。このため、反転ブロックは不要であり、回路規模の縮小化が可能である他、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを適宜可変値とすることにより測定電流のダイナミックレンジ及び電流分解能を可変にして最適化させることができる。
【００６３】
また、特許文献１に開示された従来例では、１変換時間ごとに内部容量の両端をショートして放電させているため、１ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）以下の僅かな電池充放電電流を検知することはできない。これに対して、本発明の実施形態では、ＩＣ部５０の動作開始時（即ち、Ｔｉｍｉｎｇ１のとき）に、積分容量Ｃｉ１、Ｃｉ２の両端を一度ショートさせるだけである。変換時間ごとに積分容量Ｃｉ１、Ｃｉ２の両端をショートさせる必要はない。従って、カウント動作中に１ＬＳＢ以下の充放電の電流が流れていても、積分容量Ｃｉ１、Ｃｉ２に少しずつ電荷が溜まり続け、それが１ＬＳＢ分の電荷まで溜まれば信号Ｑ、ＱＢのカウント値として出力される。このため、１ＬＳＢ以下の僅かな電流も検知可能である。
【００６４】
さらに、クーロンカウンタ１００のオフセット値の測定方法及びオフセット値の補正方法によれば、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを適宜可変値とすることにより測定電流のダイナミックレンジ及び電流分解能を可変にして最適化させるようにした上、入力電圧が０Ｖのときのカウント値（即ち、オフセット値）を測定することができる他、レジスタ２０によりオフセット値が保持されるので、コンパレータ５から出力されるカウント値に対してオフセット補正することができ、オフセット値を含まないカウント値を出力することができる。即ち、ＣＭＲ１７、ＡＣＲ１９から出力されるカウント値はオフセット値を含むが、その後、オフセット補正によりこれらのカウント値からオフセット値が取り除かれる。従って、誤差の少ないカウント値を最終的なカウント値として外部に出力することができる。
上記図１４では、Ｔｉｍｉｎｇ２〜５の間、スイッチＡ１、Ａ２、Ｂ１、Ｂ２をオフにして、オフセット値の測定を行う場合について説明した。しかしながら、オフセット値の測定方法はこれに限られることはない。例えば、図１５に示すようなスイッチ操作により、オフセット値を測定しても良い。
【００６５】
図１５は、クーロンカウンタ１００のオフセット値の測定方法の他例を説明するために示した処理信号のタイミングチャートである。なお、図１５では、「ＣＬＯＣＫ」「「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を図示しないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図１１で説明した場合と同じである。また、図１４と同様に、図１５でも、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を例にＶｏｕｔ−を示している。
【００６６】
図１５に示すように、オフセット値の測定はＴｉｍｉｎｇ２から始める。Ｔｉｍｉｎｇ２では、スイッチＡ１、Ａ２、Ｓ１、Ｓ２がオンとなり、他のスイッチＢ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２はオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極にはそれぞれＶｉｎ＋、Ｖｉｎ−が印加され、その出力側電極にはＶＣＭが印加される。また、全差動入力オペアンプ１の負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋はそれぞれＶＣＭとなる。なお、図１５に示すように、ここでは、Ｔｉｍｉｎｇ２からＴｉｍｉｎｇ３に移行するまでの短期間（例えば、２０μｓｅｃ）に、スイッチＡ１、Ａ２はオンからオフとなる。
【００６７】
次に、Ｔｉｍｉｎｇ３では、スイッチＡ１、Ａ２が再度オンとなり、スイッチＢ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２がオフとなる。このとき、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極にはＶｉｎ＋、Ｖｉｎ−が印加されるので、その電位はＴｉｍｉｎｇ１のときと同じ値となる。従って、サンプリングされる入力電圧は実質的に０ｍＶとなり、積分容量Ｃｉ１、Ｃｉ２に入力電圧０ｍＶがそれぞれ積分される。図１５では、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を想定しているので、Ｖｏｕｔ−は例えばＶＣＭ−２０となる。また、コンパレータ５は、Ｖｏｕｔ−＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３０にフィードバックする。これにより、基準電圧発生回路３０において、端子Ｘの電位は５０ｍＶに設定される。
【００６８】
Ｔｉｍｉｎｇ４、５のスイッチ操作は図１４で説明した場合と同じである。即ち、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ−２０に“５０”が足されて、ＶＣＭ＋３０となる。
【００６９】
以下同様の手順で、例えば、２回目、３回目〜８１９２回目までＴｉｍｉｎｇ２〜５を繰り返す。上記一例の場合と同様、Ｔｉｍｉｎｇ２のときのＶｏｕｔ−がＶｏｕｔ−≧ＶＣＭとなっているときは信号Ｑを出力すると共に、端子Ｘの電位を−５０ｍＶに設定する。また、Ｔｉｍｉｎｇ２のときのＶｏｕｔ−がＶｏｕｔ−＜ＶＣＭとなっているときは信号ＱＢを出力すると共に、端子Ｘの電位を５０ｍＶに設定する。そして、Ｔｉｍｉｎｇ２〜５を８１９２回まで繰り返すことにより得られた信号Ｑ（＋１）、信号ＱＢ（−１）のカウント値が、１回変換時間当たりのオフセット値である。
このように、図１５のＴｉｍｉｎｇ２、３で、スイッチＡ１、Ａ２を２回続けてオンすることにより、それぞれ入力電圧０ｍＶを作り出している。従って、入力電圧０ｍＶ時のＶｏｕｔ−を出力することができ、このときの信号Ｑ，ＱＢのカウント値をオフセット値として測定することができる。
【００７０】
なお、先の図１４を参照して説明したオフセット値の測定方法の一例と、図１５を参照して説明したオフセット値の測定方法の他例は、基本的に、サンプリング容量Ｃｓ１、Ｃｓ２でサンプリングされる電圧を一定にすることで、システムＳの側で電圧を制御しなくても、入力電圧０ｍＶを作り出すという点で同じである。しかしながら、一例の方は他例の場合と比べて大きな利点がある。それは、一例の方では、センス抵抗Ｒｓとサンプリング容量Ｃｓ１、Ｃｓ２との間は電気的に離れているので、サンプリング期間中にセンス抵抗Ｒｓの両端の電位が変化した場合でも、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極には影響が生じないという点である。
【００７１】
即ち、他例の方では、Ｔｉｍｉｎｇ２（１回目のスイッチＡ１、Ａ２をオン）とＴｉｍｉｎｇ３（２回目のスイッチＡ１、Ａ２をオン）との間の僅かな時間に、センス抵抗Ｒｓを流れる電流が変化すると、入力電圧が０ｍＶから変化してしまう。このため、センス抵抗Ｒｓを流れる電流の変化が大きい場合は、オフセット値を正確に測定することができない可能性がある。これに対して、一例の方では、センス抵抗Ｒｓとサンプリング容量Ｃｓ１、Ｃｓ２との間は電気的に離れているので、センス抵抗Ｒｓの電流変化に関わりなく、入力電圧を０ｍＶに維持することができる。従って、オフセット値をより正しく測定することができる。
【００７２】
なお、オフセット値の測定方法の他例によりオフセット値を測定するステップと、測定されたオフセット値をレジスタ２０で保持するステップと、入力電圧に応じてコンパレータ５から出力されるカウント値に対して、レジスタ２０で保持されているオフセット値を反映させるステップとを含むようにオフセット値の補正を実行した場合においても、一例で説明した場合と同様に、測定電流のダイナミックレンジ及び電流分解能を適宜可変にして最適化させるようにした上、コンパレータ５から出力されるカウント値をオフセット補正することができ、オフセット補正された誤差の少ないカウント値を出力することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施形態に係るクーロンカウンタ１００とシステムＳとの関係を示す図。
【図２】入力電圧とカウント値との関係を示す図。
【図３】図１に示すクーロンカウンタ１００のＩＣ部５０に用いられる電圧可変式の基準電圧発生回路３０の一例に係る概略構成を示した回路ブロック図である。
【図４】図１に示すクーロンカウンタ１００のＩＣ部５０に用いられる電圧可変式の基準電圧発生回路３０の他例に係る概略構成を示した回路ブロック図である。
【図５】図３又は図４に示す電圧可変式の基準電圧発生回路３０の基本構成を例示した回路図である。
【図６】図３に示す電圧可変式の基準電圧発生回路３０に入力されるコマンド信号を例示したタイミングチャートである。
【図７】図３に示す電圧可変式の基準電圧発生回路３０の応用例に係る概略構成を示した回路ブロック図である。
【図８】図４に示す電圧可変式の基準電圧発生回路３０の応用例に係る概略構成を示した回路ブロック図である。
【図９】図１に示すクーロンカウンタ１００のＩＣ部５０の回路構成を例示した図である。
【図１０】図９に示すＩＣ部５０に備えられるロジック回路１０の回路構成を例示したブロック図である。
【図１１】図９に示すＩＣ部５０に備えられるスイッチの動作例を示したタイミングチャートである。
【図１２】入力電圧の信号Ｑ，ＱＢへの変換方法を示した図である。
【図１３】信号Ｑ，ＱＢのカウント方法を示す図である。
【図１４】クーロンカウンタ１００のオフセット値の測定方法の一例を説明するために示した動作処理信号のタイミングチャートである。
【図１５】クーロンカウンタ１００のオフセット値の測定方法の他例を説明するために示した動作処理信号のタイミングチャートである。
【符号の説明】
【００７４】
１ 全差動入力オペアンプ、５ コンパレータ、１０ ロジック回路、１１ 内部カウンタ、１３ 分周器、１５ 更新パルス発生器、１７ ＣＭＲ、１８ 演算回路、１９ ＡＣＲ、２０ レジスタ、３０ 基準電圧発生回路、３１ ＬＯＧＩＣ部、３２ ＶＲＥＦＰ／ＶＲＥＦＮ生成出力部、３３ 外部コマンドＩ／Ｆ部、３４ 端子操作部、３５ 外部接続端子、Ａ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２ スイッチ、Ｃｓ１、Ｃｓ２ サンプリング容量、Ｃｉ１、Ｃｉ２ 積分容量、Ｒ１〜Ｒ６ 抵抗器、Ｔｒ１〜Ｔｒ４ トランジスタ
【技術分野】
【０００１】
本発明は、クーロンカウンタ、そのダイナミックレンジ可変方法に関する。
【背景技術】
【０００２】
例えば、特許文献１に開示されているように、ノート型パソコン（ＰＣ）、携帯電話やゲーム機等の２次電池を用いるモバイル機器分野において、それらのモバイル機器に使用中の２次電池の電池残量を検出するために電池残留検出装置が広く利用されている。電池残留検出装置は、クーロンカウンタとも呼ばれ、検出抵抗（センス抵抗）を流れる充放電の電流を電圧に変換し、変換された電圧値を基に２次電池の電池残量を把握する。
【特許文献１】特開２００６−１８４０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、特許文献１に開示された電池残留検出装置では、電池から充放電される電流に反比例したパルス数が出力されるため、最終段にそのパルス数を反転させるための反転ブロックが必要であり、それによって電流に比例したカウント値が出力されるようになっていた（例えば、段落［００２３］〜［００２５］を参照。）。このように、上記の従来例では、電池残量を算出するために反転ブロックを必要としており、少なくともその分だけ回路規模が大きくなってしまうという問題があった。
また、クーロンカウンタが有するオペアンプや、比較器の出力には通常オフセットが含まれる。このため、オフセットが原因で、クーロンカウンタから出力されるカウント値にずれ（誤差）が生じる可能性があった。
【０００４】
更に、測定電流のダイナミックレンジや電流分解能の最適化については、何等配慮されていない。
そこで、この発明はこのような事情に鑑みてなされたものであって、回路規模の縮小を可能とすると共に、測定電流のダイナミックレンジ及び電流分解能を可変にして最適化を図り、誤差の少ないカウント値を出力できるようにしたクーロンカウンタ、そのダイナミックレンジ可変方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１〕 上記課題を解決するために、発明１のクーロンカウンタは、
検出抵抗（例えば図１中のセンス抵抗Ｒｓ）の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタ（例えば図１中のクーロンカウンタ１００）であって、
スイッチ素子（例えば図９中のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２）と第１のキャパシタ（例えば図９中のサンプリング容量Ｃｓ１、Ｃｓ２）及び第２のキャパシタ（例えば図９中の積分容量Ｃｉ１、Ｃｉ２）とを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路へ印加する基準電圧を外部からのコマンド又は操作指示に応じて可変値（例えば図３中又は図４中の基準電圧ＶＲＥＦＰ、ＶＲＥＦＮ）として発生する基準電圧発生回路（例えば図３中又は図４中の基準電圧発生回路３０）と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路（例えば図９中のコンパレータ５）と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路（例えば図１０中の内部カウンタ１１）と、
前記カウント値に含まれるオフセット値を保持する記憶回路（例えば図１０中のレジスタ２０）と、を備えたことを特徴とするものである。
【０００６】
このような構成によれば、基準電圧発生回路からの基準電圧を適宜可変値として設定することにより測定電流のダイナミックレンジ及び電流分解能を最適な状態となるようにした上、カウント回路から出力されるカウント値から検出抵抗を流れる電流量を把握することができる。従って、例えば、検出抵抗の一端が２次電池に接続されている場合は、検出抵抗を流れる充放電の電流量をカウント値から把握することができる。また、比較回路から出力される第１、第２の信号の出力数（即ち、パルス数）は検出抵抗の両端に生じる電位差（即ち、入力電圧）に比例した数であり、検出抵抗を流れる電流に比例した数である。従って、反転ブロックは不要であり、回路規模の縮小が可能である。
さらに、記憶回路によりオフセット値が保持されるので、比較回路から出力されるカウント値に対してオフセット補正することができ、オフセット値を含まないカウント値を出力することができる。
【０００７】
〔発明２〕 発明２のクーロンカウンタは、
前記基準電圧発生回路（例えば図７中又は図８中の基準電圧発生回路３０）は、外部からの停止コマンド又は停止操作指示に応じて前記基準電圧の生成出力を停止させる機能を有すると共に、前記基準電圧のラインに接続された外部接続端子（例えば図７中又は図８中の外部接続端子３５）を持ち、前記外部接続端子には、外部から前記基準電圧が可変値として印加されることを特徴とするものである。
このような構成によれば、必要に応じて基準電圧発生回路からの基準電圧を可変値として用いる代わりに、その生成出力を回路内部で停止させた上、外部接続端子を用いて外部から別途に基準電圧を可変値として設定し、外部接続端子へ印加させることができるので、使用用途により変化するダイナミックレンジの幅広い要求に対して柔軟な対応が可能となる。
【０００８】
〔発明３〕 発明３のクーロンカウンタは、
検出抵抗（例えば図１中のセンス抵抗Ｒｓ）の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタ（例えば図１中のクーロンカウンタ１００）であって、
スイッチ素子（例えば図９中のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２）と第１のキャパシタ（例えば図９中のサンプリング容量Ｃｓ１、Ｃｓ２）及び第２のキャパシタ（例えば図９中の積分容量Ｃｉ１、Ｃｉ２）とを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路へ印加する基準電圧を発生する基準電圧発生回路と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路（例えば図９中のコンパレータ５）と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路（例えば図１０中の内部カウンタ１１）と、
前記カウント値に含まれるオフセット値を保持する記憶回路（例えば図１０中のレジスタ２０）と、を備え
前記基準電圧発生回路は、外部からの停止コマンド又は停止操作指示に応じて前記基準電圧の生成出力を停止させる機能を有すると共に、前記基準電圧のラインに接続された外部接続端子を持ち、前記外部接続端子には、外部から前記基準電圧が可変値として印加されることを特徴とするものである。
このような構成によれば、測定電流のダイナミックレンジ及び電流分解能を最適な状態となるように可変させたいとき、基準電圧発生回路内部からの固定電圧値の基準電圧の生成出力を停止した上、外部接続端子を用いて適宜外部から基準電圧を可変値として設定し、外部接続端子へ印加すれば良く、発明１、２の場合と同様な作用効果が得られる。
【０００９】
〔発明４〕 発明４のクーロンカウンタのダイナミックレンジ可変方法は、
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタにあって、前記入力電圧を第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を第２のキャパシタで積分するときに印加される基準電圧を外部からのコマンド又は操作指示に応じて可変値とすることを特徴とするクーロンカウンタのダイナミックレンジ可変方法。
ことを特徴とするものである。
このような手法によれば、積分時に印加される基準電圧を可変値とすることにより、測定電流のダイナミックレンジ及び電流分解能を最適な状態となるように可変させることができるため、使用用途により変化するダイナミックレンジの幅広い要求に対して柔軟な対応が可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を添付図面を参照して説明する。
（実施形態）
図１は、本発明の実施形態に係るクーロンカウンタ１００と、クーロンカウンタ１００の適用対象となるシステムＳとの関係を示す概念図である。図１において、クーロンカウンタ１００の適用対象となるシステムＳは、例えば、ノート型パソコン、携帯電話又はゲーム機等の電子機器である。このようなシステムＳには、例えば、リチウムイオン電池等の充放電可能な２次電池が着脱可能に装着されている。
【００１１】
図１に示すように、クーロンカウンタ１００は検出抵抗（以下、センス抵抗）Ｒｓと、センス抵抗Ｒｓの両端に生じる電位差を入力電圧とし、この入力電圧に比例したカウント値を出力するＩＣ部５０とを備える。これらのうち、センス抵抗Ｒｓは２次電池に流れ込む又は２次電池から流れ出す電流（即ち、充放電の電流）を検出するための抵抗素子であり、その一端が例えばシステムＳ側の２次電池に接続され、その他端が例えば接地電位に接続されている。
【００１２】
また、ＩＣ部５０には２つの入力端子Ｖｉｎ＋、Ｖｉｎ−が設けられており、これら入力端子Ｖｉｎ＋、Ｖｉｎ−がそれぞれセンス抵抗Ｒｓの両端に接続されている。センス抵抗Ｒｓに充放電の電流が流れると、電流の向きと大きさに応じて入力端子Ｖｉｎ＋、Ｖｉｎ−間に電位差（即ち、入力電圧）が生じる。つまり、センス抵抗Ｒｓにより、充放電の電流が入力電圧に変換される。そして、この入力電圧に比例して、ＩＣ部５０から例えば１３ビットのカウント値が出力される。
【００１３】
図２は、入力電圧とカウント値との関係を示す図である。図２において、その縦軸はＩＣ部５０への入力電圧を示し、その横軸はＩＣ部５０から出力される１３ビットのカウント値を示す。図２の直線ａに示すように、入力電圧とカウント値は例えば右肩上がりの比例関係にある。ここで、入力電圧は、基準電圧発生回路の基準電圧ＶＲＥＦによって、例えば最大値５０ｍＶ、最小値−５０ｍＶにそれぞれ設定されており、入力電圧が最大値をとるときのカウント値は８１９２（＝２１３）に設定され、最小値をとるときのカウント値は−８１９２に設定されている。また、正の入力電圧は例えば放電流がセンス抵抗Ｒｓに流れていることを示し、負の入力電圧は例えば充電流がセンス抵抗Ｒｓに流れていることを示す。このように、図１に示したセンス抵抗Ｒｓに充放電の電流が流れると、ＩＣ部５０から−８１９２〜＋８１９２のカウント値が出力される。
【００１４】
ここで、入力電圧は、例えば基準電圧発生回路の基準電圧ＶＲＥＦによって、その値を一定の範囲に設定することが可能である。充放電の電流は、例えばセンス抵抗Ｒｓの抵抗値を調整することによって、その値を測定可能な一定の範囲に設定することが可能である。クーロンカウンタ１００が有するＩＣ部５０は、後述するように、全差動入力オペアンプ１とコンパレータ５とを有するが、これらの出力には通常オフセットが含まれる。ここで、オフセットとは、入力信号が０Ｖであるにも関わらず僅かに出力されてしまう電圧のことである。このため、図２の実線特性ａに対する破線特性ｂに示されるように、オフセットが原因でＩＣ部５０から出力される内部カウント値にずれが生じる可能性がある。以下、この内部カウント値のずれを、オフセット値とも呼ぶ。オフセット値は、半導体チップの製造バラツキや、温度などにより変化する。
【００１５】
ところで、基準電圧発生回路の基準電圧ＶＲＥＦＰ、ＶＲＥＦＮにおける規格電圧の電位差は、通常５１．２ｍＶに固定されており、例えばセンス抵抗Ｒｓが１０ｍオームである場合を想定すると、測定可能な電流値の最大値Ｉｍａｘは５．１２Ａ、電流分解能は６２５ｕＡ（＝５．１２Ａ／８１９２）となる。このため、使用するアプリケーションによっては５．１２Ａを超える電流値（最大値）が必要であったり、或いは電流分解能も６２５μＡ未満の高精度が要求されると、規格電圧の異なるＩＣ部５０を用意する必要がある。また、基準電圧ＶＲＥＦＰ＝５１．２ｍＶ、ＶＲＥＦＮ＝０ｍＶとして固定電圧にすると、ＶＲＥＦＰ＝５１．２ｍＶでは電圧値が低過ぎることによりフロアノイズを受け易いばかりでなく、ＶＲＥＦＰを生成しているレギュレータのみが温度特性の影響を受け易くなり、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの電位差が温度に比例して上昇することに伴い、カウント値もアップして動作不良を来たすことがある。
【００１６】
そこで、本実施形態では、こうした部品交換の不便や温度特性の悪影響を改善して測定電流のダイナミックレンジと電流分解能とを可変にして最適化が図られるようにするため、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを任意に可変値として設定して使用する。
この場合、基準電圧発生回路として、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを外部からのコマンド（通常後述するＩＣ部５０のロジック回路１０やシステムＳから指示される）又は操作指示に応じて可変値として発生するタイプのものを用いるか、或いは基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのラインに接続された外部接続端子を持つものとすると共に、外部からの停止コマンド又は停止操作指示に応じて基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの生成出力を停止させる機能を有するようにし、測定電流のダイナミックレンジ及び電流分解能を最適な状態となるように可変させたいとき、基準電圧発生回路内部から生成出力される基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを停止して外部接続端子を用いて適宜外部から基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを可変値として印加すれば良い。
【００１７】
後者のように外部接続端子を用いる場合、電圧固定式の基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを発生するタイプの基準電圧発生回路にも適用できる。但し、この場合についても、回路内に外部からの停止コマンド又は停止操作指示に応じて基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの生成出力を停止させる機能を持たせる必要がある。
ところで、こうした電圧可変式の基準電圧発生回路を起動させるためには、外部からのコマンドをインターフェースを介して信号入力させてレジスト値を設定するか、或いは電子ボリューム等の端子操作で直接的にレジスト値を指示設定する構成が挙げられる。
【００１８】
図３は、電圧可変式の基準電圧発生回路３０の一例に係る概略構成を示した回路ブロック図である。この基準電圧発生回路３０は、ＬＯＧＩＣ部３１とＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２とから成り、ＬＯＧＩＣ部３１にはコマンドを信号入力させるための外部コマンドＩ／Ｆ（インターフェース）部３３が接続されている。この基準電圧発生回路３０の場合、外部から与えられたコマンドを所定のフォーマットで規定した外部コマンドＩ／Ｆ（インターフェース）部３３からのコマンド信号（具体例は後述する）が入力されると、ＬＯＧＩＣ部３１がコマンド信号で設定されるレジスタ設定値に基づいて制御信号を生成出力し、ＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２が制御信号に応じて基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを電圧値可変として生成出力する。
【００１９】
図４は、電圧可変式の基準電圧発生回路３０の他例に係る概略構成を示した回路ブロック図である。この基準電圧発生回路３０についても、ＬＯＧＩＣ部３１とＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２とから成り、ＬＯＧＩＣ部３１にはレジスタ設定値を可変的に操作設定するための端子操作部３４が接続されている。この基準電圧発生回路３０の場合、ＬＯＧＩＣ部３１のレジスタ設定値のアップ、ダウンをタッチ式や手回しで直接的に可変的に設定するための電子ボリューム等の端子操作部３４が付設されており、ＬＯＧＩＣ部３１が端子操作部３４により設定されたレジスタ設定値に基づいて制御信号を生成出力し、ＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２が制御信号に応じて基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを電圧値可変として生成出力する。
【００２０】
図５は、電圧可変式の基準電圧発生回路３０の基本構成を例示した回路図である。基準電圧発生回路３０は、図３や図４に示されるようにＬＯＧＩＣ部３１とＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２とから成る。
ＬＯＧＩＣ部３１については、外部コマンドＩ／Ｆ（インターフェース）部３３からのコマンド信号（コマンドＩ／Ｆ）の入力や端子操作部３４の操作設定によりレジスタ設定値が可変的に設定されるレジスタ設定部を入力側に有する。レジスタ設定部には２個のインバータの介在部分を含めて４個のＮＯＲ回路ＮＯＲ１〜ＮＯＲ４が接続され、レジスタ設定部における２系統のレジスタ設定信号用出力線からそれぞれ分岐された分岐線に介在させた２個のインバータで２系統のレジスタ設定反転信号を生成することにより、２系統のレジスタ設定信号及び２系統のレジスタ設定反転信号の二つの組み合わせが各ＮＯＲ回路ＮＯＲ１〜ＮＯＲ４へ送出される構成となっている。具体的には、ＮＯＲ回路ＮＯＲ１には２系統のレジスタ設定反転信号、ＮＯＲ回路ＮＯＲ２には１系統のレジスタ設定反転信号及び１系統のレジスタ設定信号、ＮＯＲ回路ＮＯＲ３には１系統のレジスタ設定信号及び１系統のレジスタ設定反転信号、ＮＯＲ回路ＮＯＲ４には２系統のレジスタ設定信号がそれぞれ入力されるようになっている。
【００２１】
ＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２については、固定電圧値の基準電圧ＶＲＥＦを正極（＋）端子側から入力するオペアンプと、各ＮＯＲ回路ＮＯＲ１〜ＮＯＲ４の出力側にそれぞれゲート電極側が接続された４個の電界効果トランジスタＴｒ１〜Ｔｒ４と、オペアンプの出力側と接地箇所との間に直列接続された６個の抵抗器Ｒ１〜Ｒ６とを備える。各トランジスタＴｒ１〜Ｔｒ４のソース電極側が共通してオペアンプの負極（−）端子側に接続される他、トランジスタＴｒ１のドレイン電極側は抵抗器Ｒ１、Ｒ２の間に結線され、トランジスタＴｒ２のドレイン電極側は抵抗器Ｒ２、Ｒ３の間に結線され、トランジスタＴｒ３のドレイン電極側は抵抗器Ｒ３、Ｒ４の間に結線され、トランジスタＴｒ４のドレイン電極側は抵抗器Ｒ４、Ｒ５の間に結線され、更に、抵抗器Ｒ１、Ｒ２の間の結線からの引き出し線から基準電圧ＶＲＥＦＰが出力され、接地側に近い抵抗器Ｒ５、Ｒ６の間の結線からの引き出し線から基準電圧ＶＲＥＦＮが出力される構成となっている。
【００２２】
このような構成の基準電圧発生回路３０では、外部コマンドＩ／Ｆ（インターフェース）部３３からのコマンド信号（コマンドＩ／Ｆ）が入力されるか、或いは端子操作部３４の操作設定（端子設定）によりＬＯＧＩＣ部３１のレジスタ設定部でレジスタ設定値が可変的に設定されると、レジスタ設定部からはそのレジスタ設定値に対応した２系統のレジスタ設定信号が出力され、更に２個のインバータの介在により生成される２系統のレジスタ設定反転信号と合わせた組み合わせパターンの上述した対信号が各ＮＯＲ回路ＮＯＲ１〜ＮＯＲ４へ送出される。
【００２３】
各ＮＯＲ回路ＮＯＲ１〜ＮＯＲ４では、対信号に対する排他的論理和出力の制御信号をＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２における各トランジスタＴｒ１〜Ｔｒ４のゲート電極側へ送出して各トランジスタＴｒ１〜Ｔｒ４をスイッチング駆動する。ＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２のオペアンプでは、負極端子側に各トランジスタＴｒ１〜Ｔｒ４のスイッチング駆動に伴う電圧変化分がソース電極側から重畳されて印加され、この重畳電圧変化分が固定電位差の基準電圧ＶＲＥＦとの間で差動増幅されて出力端子側から増幅出力電圧が出力される。この増幅出力電圧は、接地電圧に対して直列に介在接続された各抵抗器Ｒ１〜Ｒ６の抵抗値に応じて次第に電圧降下され、抵抗器Ｒ１、Ｒ２の間の結線部分の引き出し線からは、トランジスタＴｒ１のドレイン電極側からのスイッチング駆動に伴う電圧変化の重畳分を含んだ所定の電圧値の基準電圧ＶＲＥＦＰが出力される。また、抵抗器Ｒ５、Ｒ６の間の結線部分の引き出し線からは、各トランジスタＴｒ１〜Ｔｒ４のドレイン電極側からのスイッチング駆動に伴う電圧変化の重畳分も含んだ所定の電圧値の基準電圧ＶＲＥＦＮが出力される。
なお、ここで説明した電圧可変式の基準電圧発生回路３０におけるＬＯＧＩＣ部３１やＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２の回路構成についは、あくまでも一例であって、設計仕様に応じて変更可能なものである。また、ＬＯＧＩＣ部３１は、後述するＩＣ部５０に備えられるロジック回路１０内の一機能構成として持たせることができる。
【００２４】
図６は、上述した図３に示す電圧可変式の基準電圧発生回路３０に入力されるコマンド信号を例示したタイミングチャートである。
ここでは外部コマンドＩ／Ｆ部３３の働きについて、コマンドＩ／Ｆを３線シリアル仕様として、ＬＯＡＤ（ロード）端子、ＳＣＬＫ（シリアルコマンドクロック）端子、ＳＤＡＴＡ（シリアルコマンドデータ）端子の３端子を備え、データ長１６ｂｉｔにおける上位８ｂｉｔをレジスタアドレスデータ、下位８ｂｉｔをコマンドデータとするフォーマットに従ってコマンドを規定（実行）した場合を例示している。具体的には、ＬＯＡＤ（ロード）端子に伝送されたロード信号の立ち上がりでデータを取り込み、ロード信号がＬｏｗレベルの期間にＳＣＬＫ（シリアルコマンドクロック）端子に伝送されたシリアルコマンドクロック信号が１６ＣＬＫである場合のみにデータを取り込む（１５ＣＬＫ以下、１７ＣＬＫ以上のコマンドは無視する）。このときにＳＤＡＴＡ（シリアルコマンドデータ）端子に伝送された上位８ｂｉｔ分のレジスタアドレスＡ７〜Ａ０、下位８ｂｉｔ分のコマンドデータＤ７〜Ｄ０から成るコマンド信号が得られた様子を示している。
【００２５】
図７は、上述した図３に示す電圧可変式の基準電圧発生回路３０の応用例に係る概略構成を示したものである。また、図８は上述した図４に示す電圧可変式の基準電圧発生回路３０の応用例に係る概略構成を示したものである。
この電圧可変式の基準電圧発生回路３０の場合、外部からの停止コマンド又は停止操作指示に応じてＬＯＧＩＣ部３１がＯＦＦコマンドを発出してＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２による基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの生成出力を停止させる機能を有すると共に、これらの基準電圧ＶＲＥＦＰ、ＶＲＥＦＮ用伝送線にそれぞれ接続された外部接続端子３５を持つ構成となっている。この外部接続端子３５には、外部から基準電圧ＶＲＥＦＰ、ＶＲＥＦＮが適宜電圧値可変として印加される。
【００２６】
この構成の場合、必要に応じて基準電圧発生回路３０からの基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの可変値を用いる代わりに、その生成出力をＬＯＧＩＣ部３１からＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２へＯＦＦコマンドを発出して停止させた上、外部接続端子３５を用いて外部から別途に基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを可変値として印加させることができ、システムＳの使用目的に最適な基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを任意に選択できるため、使用用途により変化するダイナミックレンジの幅広い要求に対して柔軟な対応が可能となる。
【００２７】
因みに、このような外部から別途に基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを可変値として印加させるための外部接続端子３５を備える構成の場合、上述したようにＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２自体は電圧固定式の基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを生成出力するタイプのものへ適用させても良く、その場合にもＬＯＧＩＣ部３１がＶＲＥＦＰ／ＶＲＥＦＮ生成出力部３２へＯＦＦコマンドを発出して固定電圧値の基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの生成出力を停止させた上、外部接続端子３５を用いて外部から別途に基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの電圧値を可変値として印加させれば良い。この場合も、システムＳの使用目的に最適な基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを任意に選択できるため、使用用途により変化するダイナミックレンジの幅広い要求に対して柔軟な対応が可能となる。
何れにせよ、本実施形態の基準電圧発生回路３０やその関連部分の機能は、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを可変値として利用することを特徴としている。
【００２８】
次に、ＩＣ部５０の構成について説明する。
図９は、ＩＣ部５０の回路構成を例示したブロック図である。図９に示すように、クーロンカウンタ１００が有するＩＣ部５０は、例えば、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２と、第１のキャパシタとしてのサンプリング容量Ｃｓ１、Ｃｓ２と、第２のキャパシタとしての積分容量Ｃｉ１、Ｃｉ２と、全差動入力オペアンプ１と、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを可変値として発生する基準電圧発生回路３０と、比較回路としてのコンパレータ５と、ロジック回路１０と、を備える。
このうち、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２と、サンプリング容量Ｃｓ１、Ｃｓ２と、積分容量Ｃｉ１、Ｃｉ２と、全差動入力オペアンプ１とは、スイッチト・キャパシタ方式の積分回路をなす。
【００２９】
次に、これら各部の接続関係を説明する。図９に示すように、サンプリング容量Ｃｓ１の入力側（即ち、図中の左側）電極はスイッチＡ１を介して入力端子Ｖｉｎ＋に接続されると共に、スイッチＢ１を介して入力端子Ｖｉｎ−に接続されている。また、この入力側電極はスイッチＣ１を介して基準電圧発生回路３０のＸ端子に接続されると共に、スイッチＤ１を介して基準電圧発生回路３０のＹ端子に接続されている。また、サンプリング容量Ｃｓ１の出力側（即ち、図中の右側）電極は全差動入力オペアンプ１の正（＋）入力端子に接続されると共に、スイッチＳ１を介してコモン電圧（以下、ＶＣＭと呼ぶ）に接続されている。なお、ＶＣＭは例えば１Ｖである。
【００３０】
サンプリング容量Ｃｓ２の入力側電極はスイッチＡ２を介して入力端子Ｖｉｎ−に接続されると共に、スイッチＢ２を介して入力端子Ｖｉｎ＋に接続されている。また、この入力側電極はスイッチＤ２を介して基準電圧発生回路３０のＸ端子に接続されると共に、スイッチＣ２を介して基準電圧発生回路３０のＹ端子に接続されている。また、サンプリング容量Ｃｓ２の出力側電極は全差動入力オペアンプ１の負（−）入力端子に接続されると共に、スイッチＳ２を介してＶＣＭに接続されている。
【００３１】
なお、これらスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２は、例えば、ＭＯＳ電界効果トランジスタからなり、そのオン・オフはロジック回路１０から出力される制御信号により行われる。
積分容量Ｃｉ１は、その入力側電極が全差動入力オペアンプ１の正入力端子に接続されると共に、その出力側電極がスイッチＩ１を介して全差動入力オペアンプ１の負出力端子に接続されている。積分容量Ｃｉ２は、その入力側電極が全差動入力オペアンプ１の負入力端子に接続されると共に、その出力側電極がスイッチＩ２を介して全差動入力オペアンプ１の正出力端子に接続されている。さらに、積分容量Ｃｉ１、Ｃｉ２の両端には放電用のスイッチＲ１、Ｒ２がそれぞれ接続されている。
【００３２】
全差動入力オペアンプ１の負出力端子及び正出力端子はそれぞれコンパレータ５に接続されており、負出力端子側の電位Ｖｏｕｔ−がコンパレータ５の入力端子Ｉｎ＋に入力され、正出力端子側の電位Ｖｏｕｔ＋がコンパレータ５の入力端子Ｉｎ−に入力されるようになっている。さらに、コンパレータ５はロジック回路１０に接続し、コンパレータ５の出力端子Ｑから出力される第１の信号としての信号Ｑと、コンパレータ５の出力端子ＱＢから出力される第２の信号としての信号ＱＢとがそれぞれロジック回路１０に入力されるようになっている。また、図示しないが、発振回路もロジック回路１０に接続されており、発振回路で生成されるクロック（ＣＬＯＣＫ）信号がロジック回路１０に入力されるようになっている。
【００３３】
即ち、基準電圧発生回路３０は、積分回路と直接的に繋がっておらず、基準電圧発生回路３０とスイッチＣ１、Ｄ２及びスイッチＣ２、Ｄ１との間にはセレクタが介在されており、このセレクタが信号Ｑ、ＱＢの状態に応じて基準電圧発生回路３０からの基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを切り替えてＸ端子、Ｙ端子に印加する。したがって、基準電圧発生回路３０からの基準電圧ＶＲＥＦＰ、ＶＲＥＦＮは、積分回路に断続的に印加される。また、全差動入力オペアンプ１から出力される電圧は、ＶＣＭを軸として対称に出力される。コンパレータ５では、全差動入力オペアンプ１の負出力が正出力より大きい場合に信号Ｑを出力し、逆の場合には信号ＱＢを出力する。
【００３４】
図１０は、ＩＣ部５０に備えられるロジック回路１０の回路構成を例示したブロック図である。図１０に示すように、このロジック回路１０は、カウント回路としての内部カウンタ１１と、分周器１３と、更新パルス発生器１５と、ＣＭＲ（Ｃｕｒｒｅｎｔ Ｍｅａｓｕｒｅｍｅｎｔ Ｒｅｓｉｓｔｏｒ）１７と、演算回路１８と、ＡＣＲ（Ａｃｃｕｍｕｌａｔｅｄ Ｃｕｒｒｅｎｔ Ｒｅｓｉｓｔｏｒ）１９と、オフセット値を保持するための記憶回路としてのレジスタ２０と、を備える。ＣＭＲ１７とＡＣＲ１９は、例えば、それぞれが複数個のフリップフロップからなるレジスタである。また、レジスタ２０も複数個のフリップフロップからなる。
図１０に示すように、内部カウンタ１１には、図示しない発振回路で生成されたＣＬＯＣＫ信号と、分周器１３によりＣＬＯＣＫ信号が例えば２分周された（即ち、パルス幅が２倍に調整された）分周信号ＣｌｋＤｉｖ１と、ＣＬＯＣＫ信号を基に更新パルス発生器で生成されたレジスタ更新パルス（以下、更新パルスと呼ぶ）と、コンパレータ５（図９参照）から出力される信号Ｑ、ＱＢが入力されるようになっている。
【００３５】
さらに、内部カウンタ１１は、少なくとも３つ以上の出力端子を有し、第１の端子はＣＭＲ１７に接続され、第２の端子は演算回路１８を介してＡＣＲ１９に接続され、第３の端子はレジスタ２０に接続されている。ここで、ＣＭＲ１７は、更新パルスが入力されたときに内部カウンタ１１から出力される内部カウント値を「１回変換時間当たりのカウント値」として保持すると共に、その保持する値を出力するようになっている。また、演算回路１８は、更新パルスが入力されたときに内部カウンタ１１から出力される内部カウント値に所定の演算処理を行って演算値を出力する。ＡＣＲ１９は、この演算値を順次積算して「単位時間当たりのカウント値」を保持すると共に、その保持する値を出力するようになっている。なお、「１回変換時間当たりのカウント値」「単位時間当たりのカウント値」は、その両方とも２次電池の充放電状態を示すデータである。
また、レジスタ２０は、例えば（１回変換時間当たりの）オフセット値を保持すると共に、その保持するオフセット値を出力するようになっている。このオフセット値は、ＣＭＲ１７から出力される「１回変換時間当たりのカウント値」と、ＡＣＲ１９から出力される「単位時間当たりのカウント値」のオフセット補正に用いられる。
【００３６】
次に、クーロンカウンタ１００の動作例について説明する。
図１１は、クーロンカウンタ１００のＩＣ部５０が有するスイッチの動作例を示したタイミングチャートである。図１１において、「ＣＬＫＲ」は図９に示したスイッチＲ１、Ｒ２のクロック動作を示し、「ＣＬＫＡ」はスイッチＡ１、Ａ２のクロック動作を示し、「ＣＬＫＢ」はスイッチＢ１、Ｂ２のクロック動作を示し、「ＣＬＫＣ」はスイッチＣ１、Ｃ２のクロック動作を示し、「ＣＬＫＤ」はスイッチＤ１、Ｄ２のクロック動作を示し、「ＣＬＫＳ」はスイッチＳ１、Ｓ２のクロック動作を示し、「ＣＬＫＩ」はスイッチＳ１、Ｓ２のクロック動作を示す。また、「ＥＮ」はコンパレータ５に入力される出力制御信号（Ｅｎａｂｌｅ）を示す。
【００３７】
まず、図１１のＴｉｍｉｎｇ（タイミング）１では、スイッチＲ１、Ｒ２がオンとなり、積分容量Ｃｉ１、Ｃｉ２の電荷が放電される。これにより、積分容量Ｃｉ１、Ｃｉ２の蓄積電荷は０（ゼロ）となる。なお、この放電操作は、クーロンカウンタによるカウント動作の開始前、即ち、リセット時にのみ行われる。
次に、Ｔｉｍｉｎｇ２では、スイッチＡ１、Ａ２、Ｓ１、Ｓ２がオンとなり、他のスイッチは全てオフとなる。これにより、入力電圧のサンプリング動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極に入力端子Ｖｉｎ＋の電位（以下、単にＶｉｎ＋）が印加され、その出力側電極にＶＣＭが印加される。また、サンプリング容量Ｃｓ２の入力側電極に入力端子Ｖｉｎ−の電位（以下、単にＶｉｎ−）が印加され、その出力側電極にＶＣＭが印加される。これにより、サンプリング容量Ｃｓ１には（ＶＣＭ−Ｖｉｎ＋）に応じた電荷が蓄積され、サンプリング容量Ｃｓ２には（ＶＣＭ−Ｖｉｎ−）に応じた電荷が蓄積される。また、全差動入力オペアンプ１の正入力端子と負入力端子にはそれぞれＶＣＭが入力され、その負出力端子と正出力端子は積分容量Ｃｉ１、Ｃｉ２から電気的に離される。その結果、負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋は共にＶＣＭとなる。
【００３８】
次に、Ｔｉｍｉｎｇ３では、スイッチＢ１、Ｂ２、Ｉ１、Ｉ２がオンとなり、他のスイッチは全てオフとなる。これにより、入力電圧の積分動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極にＶｉｎ−が印加される。また、サンプリング容量Ｃｓ１の出力側電極はＶＣＭから電気的に切り離される。その結果、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋（Ｖｉｎ−−Ｖｉｎ＋）となり、この電位の変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には（Ｖｉｎ＋−Ｖｉｎ−）に比例した電圧Ｖ１が生じる。つまり、入力電圧に比例した電圧Ｖ１が積分容量Ｃｉ１に転送される。
【００３９】
また同時に、サンプリング容量Ｃｓ２の入力側電極にＶｉｎ＋が印加され、サンプリング容量Ｃｓ２の出力側電極はＶＣＭから電気的に切り離される。その結果、サンプリング容量Ｃｓ２の出力側電極はＶＣＭ＋（Ｖｉｎ＋−Ｖｉｎ−）となり、この電位の変化に応じてサンプリング容量Ｃｓ２と積分容量Ｃｉ２との間で電荷が移動し、積分容量Ｃｉ２の入力側電極には（Ｖｉｎ−−Ｖｉｎ＋）に比例した電圧−Ｖ１が生じる。つまり、電圧−Ｖ１が積分容量Ｃｉ２に転送される。
このような積分動作により、全差動入力オペアンプ１の負出力端子側には電圧Ｖ１が現れ、電位Ｖｏｕｔ−は「ＶＣＭ＋Ｖ１」となる。また同時に、全差動入力オペアンプ１の正出力端子側には−Ｖ１が現れ、電位Ｖｏｕｔ＋は「ＶＣＭ−Ｖ１」となる。
【００４０】
次に、Ｔｉｍｉｎｇ４では、スイッチＣ１、Ｃ２、Ｓ１、Ｓ２がオンとなり、他のスイッチは全てオフとなる。これにより、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのサンプリング動作が行われる。この基準電圧ＶＲＥＦＰ、ＶＲＥＦＮは、上述した電圧可変式の基準電圧発生回路３０から出力されるものであるが、動作上は端子Ｘ、Ｙ間の電位差を示すものとなる。ここでは、基準電圧発生回路３０が有するＸ端子の電位（以下、単に電位Ｘ）がサンプリング容量Ｃｓ１に印加されると共に、基準電圧発生回路３０が有するＹ端子の電位（以下、単に電位Ｙ）がサンプリング容量Ｃｓ２に印加される。また、全差動入力オペアンプ１の正入力端子と負入力端子にはそれぞれＶＣＭが入力され、その出力側は積分容量Ｃｉ１、Ｃｉ２から電気的に離される。従って、負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋は共にＶＣＭとなる。
【００４１】
次に、Ｔｉｍｉｎｇ５では、スイッチＤ１、Ｄ２、Ｉ１、Ｉ２がオンとなり、他のスイッチは全てオフとなる。これにより、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮの積分動作が行われる。ここでは、サンプリング容量Ｃｓ１の入力側電極に電位Ｙが印加される。また、サンプリング容量Ｃｓ１の出力側電極はＶＣＭから電気的に分離される。その結果、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋（Ｙ−Ｘ）となり、この電位の変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には基準電圧ＶＲＥＦＰ、ＶＲＥＦＮ（Ｘ−Ｙ）に比例した電圧Ｖ２が生じる。この電圧Ｖ２が積分容量Ｃｉ１に転送される。
【００４２】
また同時に、サンプリング容量Ｃｓ２の入力側電極に電位Ｘが印加される。また、サンプリング容量Ｃｓ２の出力側電極はＶＣＭから電気的に分離される。その結果、サンプリング容量Ｃｓ２の出力側電極はＶＣＭ＋（Ｘ−Ｙ）となり、この電位の変化に応じてサンプリング容量Ｃｓ２と積分容量Ｃｉ２との間で電荷が移動し、積分容量Ｃｉ２の入力側電極には（Ｙ−Ｘ）に比例した電圧−Ｖ２が生じる。この電圧−Ｖ２が積分容量Ｃｉ２に転送される。
このような積分動作により、全差動入力オペアンプ１の負出力端子側には電圧Ｖ２が現れ、電位Ｖｏｕｔ−は「ＶＣＭ＋Ｖ１＋Ｖ２」となる。また同時に、全差動入力オペアンプ１の正出力端子側には−Ｖ２が現れ、電位Ｖｏｕｔ＋は「ＶＣＭ−Ｖ１−Ｖ２」となる。以降は、Ｔｉｍｉｎｇ２〜４の動作を繰り返し行って、入力電圧を信号Ｑ，ＱＢに変換していく。
【００４３】
図１２は、入力電圧の信号Ｑ，ＱＢへの変換方法を説明する図である。ここでは、より具体的な説明を行うために、図９に示したＶｉｎ＋を１０ｍＶ、Ｖｉｎ−を０ｍＶとする。また、電圧可変式の基準電圧発生回路３０は例えば二つの基準電圧ＶＲＥＦＰ＝２５１．２ｍＶ、ＶＲＥＦＮ＝２００ｍＶにして端子Ｘと端子Ｙとの間の電位差を例えば５１．２ｍＶ又は−５１．２ｍＶに切り替える機能を有するが、ここでは基準電圧発生回路３０の機能の一例として、基準電圧ＶＲＥＦＰ＝２５０ｍＶ、ＶＲＥＦＮ＝２００ｍＶの電位差を示す端子Ｘの電位を５０ｍＶ又は−５０ｍＶに切り替えることができ、端子Ｙの電位は０ｍＶに固定するものとする。なお、図１２では、「ＣＬＯＣＫ」「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を示していないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図１１の場合と同じである。
【００４４】
図１２に示すように、まず、リセット（即ち、Ｔｉｍｉｎｇ１）後の最初のＴｉｍｉｎｇ２では、入力電圧のサンプリング動作が行われるので、Ｖｏｕｔ−はＶＣＭとなっている。次に、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−１０ｍＶとなり、この−１０ｍＶの変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には入力電圧１０ｍＶに比例した電圧“１０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭから“１０”上昇し、ＶＣＭ＋１０となる。
【００４５】
またこのとき、コンパレータ５は、Ｖｏｕｔ−≧ＶＣＭとなっていることを確認して信号Ｑを出力すると共に、信号Ｑの出力を基準電圧発生回路３０にフィードバックする。これにより、基準電圧発生回路３０において、端子Ｘの電位は−５０ｍＶに設定される。
次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋５０ｍＶとなり、この５０ｍＶの変化に応じてサンプリング容量Ｃｓ１と積分容量Ｃｉ１との間で電荷が移動し、積分容量Ｃｉ１の入力側電極には基準電圧−５０ｍＶに比例した電圧“−５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ＋１０に“−５０”が足されて、ＶＣＭ−４０となる。
【００４６】
次に、２回目のＴｉｍｉｎｇ２では、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−１０ｍＶとなり、積分容量Ｃｉ１の入力側電極には入力電圧１０ｍＶに比例した電圧“１０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ−４０から“１０”上昇し、ＶＣＭ−３０となる。またこのとき、コンパレータ５は、Ｖｏｕｔ−＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３０にフィードバックする。これにより、基準電圧発生回路３０において、端子Ｘの電位は５０ｍＶに設定される。次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ−３０に“５０”が足されて、ＶＣＭ＋２０となる。
【００４７】
以下同様の手順で、３回目、４回目とＴｉｍｉｎｇ２〜５を繰り返して、各回のＴｉｍｉｎｇ３のときのＶｏｕｔ−をコンパレータ５でモニタする。そして、Ｔｉｍｉｎｇ３のときのＶｏｕｔ−が、Ｖｏｕｔ−≧ＶＣＭ、となっているときは、コンパレータ５から信号Ｑを出力する共に、基準電圧発生回路３０の端子Ｘを−５０ｍＶに設定する。また、Ｔｉｍｉｎｇ３のときのＶｏｕｔ−が、Ｖｏｕｔ−＜ＶＣＭ、となっているときは、コンパレータ５から信号ＱＢを出すと共に、基準電圧発生回路３０の端子Ｘを５０ｍＶに設定する。このように、コンパレータ５は、各回のＴｉｍｉｎｇ３のときのＶｏｕｔ−をＶＣＭを基準に２値化して、デジタル信号Ｑ、ＱＢを出力する。そして、出力された信号Ｑ、ＱＢはロジック回路１０内で一定時間カウント（即ち、積算）されて、そのカウント値はオフセット補正された後で外部に出力される。
【００４８】
図１３は、信号Ｑ、ＱＢのカウント方法を示す図である。図１３において、分周信号ＣｌｋＤｉｖ１の１周期は例えば１０２μｓｅｃ（≒０．８ｓｅｃ／８１９２、８１９２＝２１３）に設定されている。また、更新パルスの１周期は例えば０．８ｓｅｃ（≒３６００ｓｅｃ／４０９６、４０９６＝２１２）に設定されており、１時間当たり約２１２回更新パルスが出力される。
図１３において、内部カウンタ１１は、ＣｌｋＤｉｖ１がＬＯＷ（ロウ）で、且つ、ＣＬＯＣＫ信号が立ち下がるときに、信号Ｑの入力があれば＋１をカウントし、信号ＱＢの入力があれば−１をカウントする。そして、更新パルスの入力のタイミングで、内部カウンタ１１は信号Ｑ、ＱＢを足した値（以下、内部カウント値）をＣＭＲ１７とＡＣＲ１９の両方に向けて出力すると共に、内部カウント値をゼロ（０）にリセットする。例えば、図１３では、更新パルスが入力されたときの内部カウント値の一例として６７２６を記載しているが、この内部カウント値（６７２６）がＣＭＲ１７とＡＣＲ１９の両方に向けて同時に出力される。
【００４９】
なお、かりに、更新パルスが入力されてから次の更新パルスが入力されるまでの間に信号Ｑのみが内部カウンタ１１に入力された場合は内部カウント値は例えば８１９２となる。その逆に、信号ＱＢのみが内部カウンタ１１に入力された場合は内部カウント値は例えば−８１９２となる。
上記のように、内部カウント値（６７２６）がＣＭＲ１７とＡＣＲ１９の両方に向けて同時に出力されると、ＣＭＲ１７では、この内部カウント値を「１回変換時間当たりのカウント値」として保持する。ここで、１回変換時間とは、更新パルスが入力されてから次の更新パルスが入力されるまでの時間（即ち、更新パルスの１周期）のことである。ＣＭＲ１７により保持される「１回変換時間当たりのカウント値」は、図２に示したように１回変換時間当たりの充放電量を示しており、この値はオフセット補正された後で外部に出力される。
【００５０】
また、ＡＣＲ１９に向けて出力される内部カウント値（６７２６）は、演算回路１８によって演算処理されてからＡＣＲ１９に入力される。例えば、内部カウント値（６７２６）は演算回路によって４０９６（＝２１２）で割り算され、小数点以下を切り捨てた値（例えば、整数１）がＡＣＲ１９に入力される。そして、ＡＣＲ１９は、更新パルスが入力されるたびに、このような整数値を足して「単位時間当たりのカウント値」として保持する。ここで、単位時間は任意に設定可能な時間であり、例えば、１回変換時間×４０９６回（≒０．８ｓｅｃ×４０９６≒１ｈｏｕｒ）である。ＡＣＲ１９により保持される「単位時間当たりのカウント値」は、図２に示したように単位時間当たりの充放電量を示しており、この値はオフセット補正された後で外部に出力される。
【００５１】
上述した電圧可変式の基準電圧発生回路３０を用いた場合、入力電圧の信号Ｑ、ＱＢへの変換や信号Ｑ、ＱＢのカウントへの基本動作には影響しないが、電圧固定式で基準電圧ＶＲＥＦＰ＝５１．２ｍＶ、ＶＲＥＦＮ＝０ｍＶとして使用していた場合と比べ、高い電圧設定にして例えば基準電圧ＶＲＥＦＰ＝２５１．２ｍＶ、ＶＲＥＦＮ＝２００ｍＶとして使用することができる。その他、例えばＶＲＥＦＰを５１．２ｍＶからその倍の１０２．４ｍＶとすると、電圧固定式の場合の５．１２Ａから１０．２４Ａまでの電流測定が可能となり、ダイナミックレンジが拡大する。電流分解能についても、例えばＶＲＥＦＰを５１．２ｍＶからその半分の２５．６ｍＶとすると、電圧固定式の場合の６２５μＡから３１２．５μＡに向上させることができる。センス抵抗Ｒｓの負荷電流が予め判っている場合には、システムＳが駆動中であってもコマンドの入力や指示設定により最適な測定電流のダイナミックレンジと電流分解能とを選択することができる上、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを生成しているレギュレータについて温度特性の影響を受け難いものにできる。
【００５２】
即ち、本実施形態のクーロンカウンタ１００の場合、その技術的な要点は、積分時に断続的に印加される基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを外部からのコマンド又は操作指示に応じて可変値とすることにより、測定電流のダイナミックレンジ及び電流分解能を最適な状態となるように可変させることができるクーロンカウンタ１００のダイナミックレンジ可変方法であると換言できる。こうした手法を適用すれば、使用用途により変化するダイナミックレンジの幅広い要求に対して柔軟な対応が可能となる。
【００５３】
次に、クーロンカウンタ１００のオフセット値の測定方法について説明する。
図１４は、クーロンカウンタ１００のオフセット値の測定方法の一例を説明するために示した動作処理信号のタイミングチャートである。なお、図１４では、「ＣＬＯＣＫ」「「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を図示しないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図１１と同じである。また、図１４では、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を例にＶｏｕｔ−を示している。
【００５４】
図１４に示すように、クーロンカウンタ１００のオフセット値の測定を開始するときは、Ｔｉｍｉｎｇ１（即ち、積分容量Ｃｉ１、Ｃｉ２の放電操作）は行わないで、Ｔｉｍｉｎｇ２から始める。つまり、積分容量Ｃｉ１、Ｃｉ２に蓄積された電荷を保持したまま、オフセット値の測定を開始する。図１４に示すように、Ｔｉｍｉｎｇ２では、スイッチＳ１、Ｓ２がオンとなり、他のスイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２はオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態となる。このとき、全差動入力オペアンプ１の負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋はそれぞれＶＣＭとなる。
【００５５】
次に、Ｔｉｍｉｎｇ３では、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２がオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極は、Ｖｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態に維持され、これら入力側電極に電位の変化は生じない。即ち、オフセット測定時の入力電圧は０ｍＶに設定される。その結果、積分容量Ｃｉ１、Ｃｉ２には入力電圧０ｍＶがそれぞれ積分されることとなる。ここでは、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されているため、Ｖｏｕｔ−はＶＣＭより大きい、又は小さい値となる。例えば、Ｖｏｕｔ−はＶＣＭ−２０となる。また、コンパレータ５は、Ｖｏｕｔ−＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３０にフィードバックする。これにより、基準電圧発生回路３０において、端子Ｘの電位は５０ｍＶに設定される。
【００５６】
次に、Ｔｉｍｉｎｇ４では、スイッチＣ１、Ｃ２、Ｓ１、Ｓ２がオンとなり、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｄ１、Ｄ２がオフとなる。これにより、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのサンプリング動作が行われ、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、スイッチＤ１、Ｄ２がオンとなり、スイッチＡ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｓ１、Ｓ２がオフとなる。これにより、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。その結果、Ｖｏｕｔ−はＶＣＭ−２０に“５０”が足されて、ＶＣＭ＋３０となる。
【００５７】
次に、２回目のＴｉｍｉｎｇ２では、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態となり、Ｖｏｕｔ−とＶｏｕｔ＋は再びＶＣＭとなる。次に、Ｔｉｍｉｎｇ３では、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極はＶｉｎ＋、Ｖｉｎ−からそれぞれ電気的に離された状態にあるため、積分容量Ｃｉ１、Ｃｉ２に入力電圧０ｍＶがそれぞれ積分される。その結果、Ｖｏｕｔ−は例えばＶＣＭ＋３０となる。また、コンパレータ５は、Ｖｏｕｔ−≧ＶＣＭとなっていることを確認して信号Ｑを出力すると共に、信号Ｑの出力を基準電圧発生回路３０にフィードバックする。これにより、基準電圧発生回路３０において、端子Ｘの電位は−５０ｍＶに設定される。
【００５８】
次に、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ＋５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧−５０ｍＶに比例した電圧“−５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ＋３０に“−５０”が足されて、ＶＣＭ−２０となる。
【００５９】
以下同様の手順で、例えば、３回目、４回目〜８１９２回目までＴｉｍｉｎｇ２〜５を繰り返す。そして、８１９２回まで繰り返すことにより得られた信号Ｑ（＋１）、信号ＱＢ（−１）のカウント値が、１回変換時間当たりのオフセット値である。ここで、全差動入力オペアンプ１やコンパレータ５のオフセットが完全にゼロ、又は、ゼロに近い場合は、信号Ｑと信号ＱＢがそれぞれ４０９６ずつカウントされ、オフセット値は０（＝４０９６−４０９６）となる。また、全差動入力オペアンプ１やコンパレータ５のオフセットが大きいほど、オフセット値も大きくなる。このように、内部カウンタ１１で測定されたオフセット値は、内部カウンタ１１から出力されて、レジスタ２０に保持される。
そして、上述したように、このオフセット値がＣＭＲ１７から出力される「１回変換時間当たりのカウント値」と、ＡＣＲ１９から出力される「単位時間当たりのカウント値」とのオフセット補正に用いられる。
【００６０】
以下はクーロンカウンタ１００のオフセット補正方法を説明する。まず、ＣＭＲ１７に対するオフセット補正方法について説明する。例えば、ＣＭＲ１７から出力される「１回変換時間当たりのカウント値」が６７２６で、そのときレジスタ２０で保持されているオフセット値が１０の場合は、オフセットの影響により信号Ｑが信号ＱＢよりも１０多くカウントされている。従って、オフセット補正として「１回変換時間当たりのカウント値」６７２６から１０の減算を行う。これにより、オフセット補正後の「１回変換時間当たりのカウント値」は６７１６（＝６７２６−１０）となる。また逆に、ＣＭＲ１７から出力される「１回変換時間当たりのカウント値」が６７２６で、そのときレジスタ２０で保持されているオフセット値が−１０の場合は、信号Ｑが信号ＱＢよりも１０少なくカウントされているので、カウント値に対して１０の加算を行う。これにより、オフセット補正後の「１回変換時間当たりのカウント値」は６７３６（＝６７２６＋１０）となる。
【００６１】
次に、ＡＣＲ１９に対するオフセット補正方法について説明する。例えば、単位時間＝１回変換時間（約０．８ｓｅｃ）×４０９６回に設定した場合、単位時間当たりのオフセット値は、（１回変換時間当たりの）オフセット値を４０９６で割り算し、その値を４０９６回積算した値となる。つまり、「単位時間当たりのオフセット値」＝「１回変換時間当たりのオフセット値」となる。従って、例えば、ＡＣＲ１９から出力される「単位時間当たりのカウント値」が６８０３で、そのときレジスタ２０で保持されているオフセット値が１０の場合は、カウント値に対して１０の減算を行う。これにより、オフセット補正後の「単位時間当たりのカウント値」は６７９３（＝６８０３−１０）となる。また逆に、ＡＣＲ１９から出力される「単位時間当たりのカウント値」が６８０３で、そのときレジスタ２０で保持されているオフセット値が−１０の場合は、カウント値に対して１０の加算を行う。これにより、オフセット補正後の「単位時間当たりのカウント値」は６８１３（＝６８０３＋１０）となる。
【００６２】
なお、オフセット値は、半導体チップの製造バラツキや温度などにより変化する。従って、例えば、１回変換時間×１０２４回（≒０．８ｓｅｃ×１０２４≒１５ｍｉｎ）毎に、オフセット値の測定を行ってその値をレジスタ２０に保持しておくことが好ましい。これにより、最新のオフセット値を「１回変換時間当たりのオフセット値」と「単位時間当たりのカウント値」とにそれぞれ反映させることができる。
以上のように、本発明の実施形態のクーロンカウンタ１００によれば、特許文献１に開示された従来例とは異なり、コンパレータ５から出力される信号Ｑ、ＱＢの出力数（即ち、パルス数）は入力電圧に比例した数であり、センス抵抗Ｒｓを流れる電流に比例した数である。このため、反転ブロックは不要であり、回路規模の縮小化が可能である他、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを適宜可変値とすることにより測定電流のダイナミックレンジ及び電流分解能を可変にして最適化させることができる。
【００６３】
また、特許文献１に開示された従来例では、１変換時間ごとに内部容量の両端をショートして放電させているため、１ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）以下の僅かな電池充放電電流を検知することはできない。これに対して、本発明の実施形態では、ＩＣ部５０の動作開始時（即ち、Ｔｉｍｉｎｇ１のとき）に、積分容量Ｃｉ１、Ｃｉ２の両端を一度ショートさせるだけである。変換時間ごとに積分容量Ｃｉ１、Ｃｉ２の両端をショートさせる必要はない。従って、カウント動作中に１ＬＳＢ以下の充放電の電流が流れていても、積分容量Ｃｉ１、Ｃｉ２に少しずつ電荷が溜まり続け、それが１ＬＳＢ分の電荷まで溜まれば信号Ｑ、ＱＢのカウント値として出力される。このため、１ＬＳＢ以下の僅かな電流も検知可能である。
【００６４】
さらに、クーロンカウンタ１００のオフセット値の測定方法及びオフセット値の補正方法によれば、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮを適宜可変値とすることにより測定電流のダイナミックレンジ及び電流分解能を可変にして最適化させるようにした上、入力電圧が０Ｖのときのカウント値（即ち、オフセット値）を測定することができる他、レジスタ２０によりオフセット値が保持されるので、コンパレータ５から出力されるカウント値に対してオフセット補正することができ、オフセット値を含まないカウント値を出力することができる。即ち、ＣＭＲ１７、ＡＣＲ１９から出力されるカウント値はオフセット値を含むが、その後、オフセット補正によりこれらのカウント値からオフセット値が取り除かれる。従って、誤差の少ないカウント値を最終的なカウント値として外部に出力することができる。
上記図１４では、Ｔｉｍｉｎｇ２〜５の間、スイッチＡ１、Ａ２、Ｂ１、Ｂ２をオフにして、オフセット値の測定を行う場合について説明した。しかしながら、オフセット値の測定方法はこれに限られることはない。例えば、図１５に示すようなスイッチ操作により、オフセット値を測定しても良い。
【００６５】
図１５は、クーロンカウンタ１００のオフセット値の測定方法の他例を説明するために示した処理信号のタイミングチャートである。なお、図１５では、「ＣＬＯＣＫ」「「ＣＬＫＲ」「ＣＬＫＩ」「ＥＮ」を図示しないが、Ｔｉｍｉｎｇ２〜５におけるクロック動作は例えば図１１で説明した場合と同じである。また、図１４と同様に、図１５でも、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を例にＶｏｕｔ−を示している。
【００６６】
図１５に示すように、オフセット値の測定はＴｉｍｉｎｇ２から始める。Ｔｉｍｉｎｇ２では、スイッチＡ１、Ａ２、Ｓ１、Ｓ２がオンとなり、他のスイッチＢ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２はオフとなる。これにより、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極にはそれぞれＶｉｎ＋、Ｖｉｎ−が印加され、その出力側電極にはＶＣＭが印加される。また、全差動入力オペアンプ１の負出力端子側の電位Ｖｏｕｔ−と、正出力端子側の電位Ｖｏｕｔ＋はそれぞれＶＣＭとなる。なお、図１５に示すように、ここでは、Ｔｉｍｉｎｇ２からＴｉｍｉｎｇ３に移行するまでの短期間（例えば、２０μｓｅｃ）に、スイッチＡ１、Ａ２はオンからオフとなる。
【００６７】
次に、Ｔｉｍｉｎｇ３では、スイッチＡ１、Ａ２が再度オンとなり、スイッチＢ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２がオフとなる。このとき、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極にはＶｉｎ＋、Ｖｉｎ−が印加されるので、その電位はＴｉｍｉｎｇ１のときと同じ値となる。従って、サンプリングされる入力電圧は実質的に０ｍＶとなり、積分容量Ｃｉ１、Ｃｉ２に入力電圧０ｍＶがそれぞれ積分される。図１５では、オフセット値の測定前から積分容量Ｃｉ１、Ｃｉ２にそれぞれ電荷が蓄積されている場合を想定しているので、Ｖｏｕｔ−は例えばＶＣＭ−２０となる。また、コンパレータ５は、Ｖｏｕｔ−＜ＶＣＭとなっていることを確認して信号ＱＢを出力すると共に、信号ＱＢの出力を基準電圧発生回路３０にフィードバックする。これにより、基準電圧発生回路３０において、端子Ｘの電位は５０ｍＶに設定される。
【００６８】
Ｔｉｍｉｎｇ４、５のスイッチ操作は図１４で説明した場合と同じである。即ち、Ｔｉｍｉｎｇ４では、基準電圧ＶＲＥＦＰ、ＶＲＥＦＮのサンプリング動作が行われるので、Ｖｏｕｔ−は再びＶＣＭとなる。そして、Ｔｉｍｉｎｇ５では、サンプリング容量Ｃｓ１の出力側電極はＶＣＭ−５０ｍＶとなり、積分容量Ｃｉ１の入力側電極には基準電圧５０ｍＶに比例した電圧“５０”が生じる。これにより、Ｖｏｕｔ−はＶＣＭ−２０に“５０”が足されて、ＶＣＭ＋３０となる。
【００６９】
以下同様の手順で、例えば、２回目、３回目〜８１９２回目までＴｉｍｉｎｇ２〜５を繰り返す。上記一例の場合と同様、Ｔｉｍｉｎｇ２のときのＶｏｕｔ−がＶｏｕｔ−≧ＶＣＭとなっているときは信号Ｑを出力すると共に、端子Ｘの電位を−５０ｍＶに設定する。また、Ｔｉｍｉｎｇ２のときのＶｏｕｔ−がＶｏｕｔ−＜ＶＣＭとなっているときは信号ＱＢを出力すると共に、端子Ｘの電位を５０ｍＶに設定する。そして、Ｔｉｍｉｎｇ２〜５を８１９２回まで繰り返すことにより得られた信号Ｑ（＋１）、信号ＱＢ（−１）のカウント値が、１回変換時間当たりのオフセット値である。
このように、図１５のＴｉｍｉｎｇ２、３で、スイッチＡ１、Ａ２を２回続けてオンすることにより、それぞれ入力電圧０ｍＶを作り出している。従って、入力電圧０ｍＶ時のＶｏｕｔ−を出力することができ、このときの信号Ｑ，ＱＢのカウント値をオフセット値として測定することができる。
【００７０】
なお、先の図１４を参照して説明したオフセット値の測定方法の一例と、図１５を参照して説明したオフセット値の測定方法の他例は、基本的に、サンプリング容量Ｃｓ１、Ｃｓ２でサンプリングされる電圧を一定にすることで、システムＳの側で電圧を制御しなくても、入力電圧０ｍＶを作り出すという点で同じである。しかしながら、一例の方は他例の場合と比べて大きな利点がある。それは、一例の方では、センス抵抗Ｒｓとサンプリング容量Ｃｓ１、Ｃｓ２との間は電気的に離れているので、サンプリング期間中にセンス抵抗Ｒｓの両端の電位が変化した場合でも、サンプリング容量Ｃｓ１、Ｃｓ２の入力側電極には影響が生じないという点である。
【００７１】
即ち、他例の方では、Ｔｉｍｉｎｇ２（１回目のスイッチＡ１、Ａ２をオン）とＴｉｍｉｎｇ３（２回目のスイッチＡ１、Ａ２をオン）との間の僅かな時間に、センス抵抗Ｒｓを流れる電流が変化すると、入力電圧が０ｍＶから変化してしまう。このため、センス抵抗Ｒｓを流れる電流の変化が大きい場合は、オフセット値を正確に測定することができない可能性がある。これに対して、一例の方では、センス抵抗Ｒｓとサンプリング容量Ｃｓ１、Ｃｓ２との間は電気的に離れているので、センス抵抗Ｒｓの電流変化に関わりなく、入力電圧を０ｍＶに維持することができる。従って、オフセット値をより正しく測定することができる。
【００７２】
なお、オフセット値の測定方法の他例によりオフセット値を測定するステップと、測定されたオフセット値をレジスタ２０で保持するステップと、入力電圧に応じてコンパレータ５から出力されるカウント値に対して、レジスタ２０で保持されているオフセット値を反映させるステップとを含むようにオフセット値の補正を実行した場合においても、一例で説明した場合と同様に、測定電流のダイナミックレンジ及び電流分解能を適宜可変にして最適化させるようにした上、コンパレータ５から出力されるカウント値をオフセット補正することができ、オフセット補正された誤差の少ないカウント値を出力することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施形態に係るクーロンカウンタ１００とシステムＳとの関係を示す図。
【図２】入力電圧とカウント値との関係を示す図。
【図３】図１に示すクーロンカウンタ１００のＩＣ部５０に用いられる電圧可変式の基準電圧発生回路３０の一例に係る概略構成を示した回路ブロック図である。
【図４】図１に示すクーロンカウンタ１００のＩＣ部５０に用いられる電圧可変式の基準電圧発生回路３０の他例に係る概略構成を示した回路ブロック図である。
【図５】図３又は図４に示す電圧可変式の基準電圧発生回路３０の基本構成を例示した回路図である。
【図６】図３に示す電圧可変式の基準電圧発生回路３０に入力されるコマンド信号を例示したタイミングチャートである。
【図７】図３に示す電圧可変式の基準電圧発生回路３０の応用例に係る概略構成を示した回路ブロック図である。
【図８】図４に示す電圧可変式の基準電圧発生回路３０の応用例に係る概略構成を示した回路ブロック図である。
【図９】図１に示すクーロンカウンタ１００のＩＣ部５０の回路構成を例示した図である。
【図１０】図９に示すＩＣ部５０に備えられるロジック回路１０の回路構成を例示したブロック図である。
【図１１】図９に示すＩＣ部５０に備えられるスイッチの動作例を示したタイミングチャートである。
【図１２】入力電圧の信号Ｑ，ＱＢへの変換方法を示した図である。
【図１３】信号Ｑ，ＱＢのカウント方法を示す図である。
【図１４】クーロンカウンタ１００のオフセット値の測定方法の一例を説明するために示した動作処理信号のタイミングチャートである。
【図１５】クーロンカウンタ１００のオフセット値の測定方法の他例を説明するために示した動作処理信号のタイミングチャートである。
【符号の説明】
【００７４】
１ 全差動入力オペアンプ、５ コンパレータ、１０ ロジック回路、１１ 内部カウンタ、１３ 分周器、１５ 更新パルス発生器、１７ ＣＭＲ、１８ 演算回路、１９ ＡＣＲ、２０ レジスタ、３０ 基準電圧発生回路、３１ ＬＯＧＩＣ部、３２ ＶＲＥＦＰ／ＶＲＥＦＮ生成出力部、３３ 外部コマンドＩ／Ｆ部、３４ 端子操作部、３５ 外部接続端子、Ａ１、Ａ２、Ｂ１、Ｂ２、Ｃ１、Ｃ２、Ｄ１、Ｄ２、Ｓ１、Ｓ２、Ｒ１、Ｒ２、Ｉ１、Ｉ２ スイッチ、Ｃｓ１、Ｃｓ２ サンプリング容量、Ｃｉ１、Ｃｉ２ 積分容量、Ｒ１〜Ｒ６ 抵抗器、Ｔｒ１〜Ｔｒ４ トランジスタ
【特許請求の範囲】
【請求項１】
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタであって、
スイッチ素子と第１のキャパシタ及び第２のキャパシタとを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路へ印加する基準電圧を外部からのコマンド又は操作指示に応じて可変値として発生する基準電圧発生回路と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路と、
前記カウント値に含まれるオフセット値を保持する記憶回路と、を備えたことを特徴とするクーロンカウンタ。
【請求項２】
前記基準電圧発生回路は、外部からの停止コマンド又は停止操作指示に応じて前記基準電圧の生成出力を停止させる機能を有すると共に、前記基準電圧のラインに接続された外部接続端子を持ち、前記外部接続端子には、外部から前記基準電圧が可変値として印加されることを特徴とする請求項１記載のクーロンカウンタ。
【請求項３】
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタであって、
スイッチ素子と第１のキャパシタ及び第２のキャパシタとを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路へ印加する基準電圧を発生する基準電圧発生回路と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路と、
前記カウント値に含まれるオフセット値を保持する記憶回路と、を備え
前記基準電圧発生回路は、外部からの停止コマンド又は停止操作指示に応じて前記基準電圧の生成出力を停止させる機能を有すると共に、前記基準電圧のラインに接続された外部接続端子を持ち、前記外部接続端子には、外部から前記基準電圧が可変値として印加されることを特徴とするクーロンカウンタ。
【請求項４】
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタにあって、前記入力電圧を第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を第２のキャパシタで積分するときに印加される基準電圧を外部からのコマンド又は操作指示に応じて可変値とすることを特徴とするクーロンカウンタのダイナミックレンジ可変方法。
【請求項１】
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタであって、
スイッチ素子と第１のキャパシタ及び第２のキャパシタとを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路へ印加する基準電圧を外部からのコマンド又は操作指示に応じて可変値として発生する基準電圧発生回路と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路と、
前記カウント値に含まれるオフセット値を保持する記憶回路と、を備えたことを特徴とするクーロンカウンタ。
【請求項２】
前記基準電圧発生回路は、外部からの停止コマンド又は停止操作指示に応じて前記基準電圧の生成出力を停止させる機能を有すると共に、前記基準電圧のラインに接続された外部接続端子を持ち、前記外部接続端子には、外部から前記基準電圧が可変値として印加されることを特徴とする請求項１記載のクーロンカウンタ。
【請求項３】
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタであって、
スイッチ素子と第１のキャパシタ及び第２のキャパシタとを有し、前記スイッチ素子が操作されることにより、前記入力電圧を前記第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を前記第２のキャパシタで積分するスイッチト・キャパシタ方式の積分回路と、
前記積分回路へ印加する基準電圧を発生する基準電圧発生回路と、
前記積分回路から出力される出力電圧を基準値と比較して、前記出力電圧が前記基準値以上の場合は第１の信号を出力し、前記出力電圧が前記基準値未満の場合は第２の信号を出力する比較回路と、
前記比較回路から出力される前記第１の信号と前記第２の信号とを一定時間カウントしてその差を前記カウント値として出力するカウント回路と、
前記カウント値に含まれるオフセット値を保持する記憶回路と、を備え
前記基準電圧発生回路は、外部からの停止コマンド又は停止操作指示に応じて前記基準電圧の生成出力を停止させる機能を有すると共に、前記基準電圧のラインに接続された外部接続端子を持ち、前記外部接続端子には、外部から前記基準電圧が可変値として印加されることを特徴とするクーロンカウンタ。
【請求項４】
検出抵抗の両端に生じる電位差を入力電圧とし、前記入力電圧に比例したカウント値を出力するクーロンカウンタにあって、前記入力電圧を第１のキャパシタでサンプリングすると共に、サンプリングされた前記入力電圧に比例する電圧を第２のキャパシタで積分するときに印加される基準電圧を外部からのコマンド又は操作指示に応じて可変値とすることを特徴とするクーロンカウンタのダイナミックレンジ可変方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−２２２４３１（Ｐ２００９−２２２４３１Ａ）
【公開日】平成２１年１０月１日（２００９．１０．１）
【国際特許分類】
【出願番号】特願２００８−６４７５４（Ｐ２００８−６４７５４）
【出願日】平成２０年３月１３日（２００８．３．１３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年１０月１日（２００９．１０．１）
【国際特許分類】
【出願日】平成２０年３月１３日（２００８．３．１３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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