【課題】回路動作の安定性の向上と、消費電力の低減とを両立できるようにした分周回路及び半導体装置を提供する。
【解決手段】発振回路に近い前段の側にあって高い周波数で動作するＦＦ回路１０と、発振回路から遠い後段の側にあって低い周波数で動作するＦＦ回路１０と、を備え、前段と後段の各ＦＦ回路１０は、分周回路の動作時に通常、オン、オフを繰り返すＦＢ−ＳＯＩ−ＭＯＳＦＥＴ１１〜１４、２１、２５をそれぞれ有し、前段の各ＦＦ回路１０が有するＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ１│とし、後段の各ＦＦ回路１０が有するＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ２│としたとき、│Ｖｔｈ１│＜│Ｖｔｈ２│に設定されている。 （もっと読む）

【課題】従来のプリスケーラ回路は、高速動作において精度の高い分周ができないという問題があった。
【解決手段】本発明にかかるプリスケーラ回路は、外部入力信号に応じた中間信号を生成するマスター側ラッチ回路と、中間信号に応じた出力信号を生成するスレーブ側ラッチ回路と、切替制御信号に基づいて自己の出力信号又は固定信号を選択して制御信号として出力する制御信号切替回路と、を備えたＦＦ回路４と、ＦＦ４の出力信号に応じた出力信号をＦＦ回路４に対して出力するＦＦ回路３と、を備える。さらに、マスター側ラッチ回路は、入力信号に基づいてオンオフ制御される第１の差動回路と、第１の差動回路の共通ソースと、一方のドレインとの間に設けられ、制御信号に基づいてオンオフ制御される第２の差動回路と、第１及び第２の差動回路に基づいて生成された中間信号を保持する第３の差動回路と、を備える。 （もっと読む）

【課題】回路動作の安定性を高め、消費電力の低減を可能とした半導体装置を提供する。
【解決手段】フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ２１〜２６を有する分周回路を備え、この分周回路の動作時は、ＭＯＳＦＥＴ２２、２３，２４、２６の各ゲート（Ｇ）に固定電圧が印加されてＭＯＳＦＥＴ２２、２４がオンすると共に、ＭＯＳＦＥＴ２３、２６がオフする。また、ＭＯＳＦＥＴ２１、２５の各ゲート（Ｇ）に振幅電圧が印加されて、ＭＯＳＦＥＴ２１、２５がオン、オフを繰り返す。このように動作する分周回路において、ＭＯＳＦＥＴ２３、２６の閾値電圧の絶対値は、例えばチャネルドープにより、ＭＯＳＦＥＴ２１、２５の閾値電圧の絶対値よりも大きく設定されている。 （もっと読む）

【課題】 動作周波数が高められた分周器を提供する。
【解決手段】 動作制御信号ＥＮＢが‘Ｈ’レベルに遷移し、クロック信号ＶＣＯ，分周信号ＶＣＯ＿ｄｉｖ２が‘Ｌ’レベル，‘Ｈ’レベルで停止した場合、３入力ナンドゲート１４から出力された制御信号Ａが‘Ｌ’レベルとなり、イクスクルーシブノアゲート１０から出力されるトリガ信号ＶＣＯ＿ｄｅｌａｙが‘Ｈ’レベルとなる。トリガ信号ＶＣＯ＿ｄｅｌａｙはフリップフロップ１１＿１のトリガ端子Ｔに入力されており、フリップフロップ１１＿１から出力されている分周信号ＶＣＯ＿ｄｉｖ２を‘Ｈ’レベルから‘Ｌ’レベルに遷移して、フリップフロップ１１＿１をリセット状態にする。 （もっと読む）

【課題】 不要な周波数の信号の生成を抑制可能な分周回路を提供する。
【解決手段】 分周回路は、入力信号をクロック信号に同期して順次シフトする少なくともｎビットのシフトレジスタと、シフトレジスタのｎビットの出力信号のうち、入力信号をｎビットシフトしたビットの出力信号の論理レベルの変化に応じて、入力信号をパルス状に変化させるパルス生成回路と、クロック信号をｎビットのビット数に応じた分周比で分周するために、シフトレジスタの何れか１ビットの出力信号、または、入力信号の論理レベルの変化に応じて論理レベルが反転する分周信号を生成する分周信号生成回路と、を備える。 （もっと読む）

【課題】本発明は、簡単な回路構成で遅延時間を切替えることができるカウンタ回路を提供することを目的とする。
【解決手段】初段は発振器からクロックを供給され、初段以降の各段は前段のＱ出力を供給される縦続接続された複数段のフリップフロップで構成されるカウンタ回路であって、複数段のフリップフロップ２１−１〜２１−ｎの全部又は一部は外部からモード信号を供給され、モード信号が通常遅延モードを指示するとき複数段のフリップフロップ２１−１〜２１−ｎの全部は供給されるクロック又は前段のＱ出力を１／２分周して後続段に供給し、モード信号が遅延短縮モードを指示するときモード信号を供給された各段のフリップフロップは供給されるクロック又は前段のＱ出力をスルーで後続段に供給する。 （もっと読む）

【課題】 カウント入力回路への被カウント信号配線は変更することなく、その被カウント信号をカウントするカウンタを変更したり、あるいは１のカウンタ入力回路へ供給される被カウント信号を、複数のカウンタへ並列に供給することを可能とする。
【解決手段】 入力回路（１１−１〜４）の各出力端とカウンタ（１３−１〜４）の各入力端との間には分配切替回路（１２）が介在され、分配切替回路は、入力回路の各出力端のそれぞれに接続される入力側端子（ＩＮ０〜ＩＮ１）と、カウンタの各入力端のそれぞれに接続される出力側端子（ＯＵＴ１〜ＯＵＴ４）とを有し、かつ入力側端子のそれぞれと出力側端子のそれぞれとの間における導通又は非導通は、任意に設定可能とされる。 （もっと読む）

【課題】分周回路において消費電流を削減することを課題とする。特に、多段の分周回路において消費電流を削減すること課題とする。
【解決手段】多段の分周回路１００では、初段ほど入力される信号の周波数が高く、後段ほど入力される信号の周波数は低くなる。よって、高い周波数の信号が入力される分周回路に対応する基本セル（Ｄ１）から優先的に配置し、配線接続を行う。つまり、高い周波数の信号が入力される配線を、より低い周波数の信号が入力される配線と比較して、配線長が短く、他の配線との交差が少なくなるように、即ち配線の寄生容量、寄生抵抗が小さくなるように、多段の分周回路に対応する複数の基本セルをレイアウトする。 （もっと読む）

【課題】外部クロックを用いることなく、簡易な回路構成で確実なアップダウンカウントを実現する。
【解決手段】アップダウンカウンタ装置１０は、ＵＰ／ＤＯＷＮデコーダ１２に入力された２相パルス信号（Ａ），（Ｂ）からＵＰ／ＤＯＷＮステート信号（Ｃ）を出力するとともに、２相パルス信号の各変化点に同期したデコーダパルス信号（Ｄ）を発生させる。デコーダパルス信号はＥＸＯＲゲート１４で２逓倍され、さらに２倍パルス信号（Ｅ）はＡＮＤゲート１８，２０にてＵＰ／ＤＯＷＮステート信号と論理和されてＵＰパルス信号（Ｆ）とＤＯＷＮパルス信号（Ｇ）となる。これらをＣＰＵ２２の内蔵ハードカウンタ２２ａ，２２ｂでそれぞれカウントしておき、一定周期ごとにソフトウェア処理部２２ｃで演算処理を行う。 （もっと読む）

ラッチは、３つの回路を含んでいる。第１の回路は、第１の入力（Ｄ）及び第１のクロック位相（ＣＫ）がともにロウであるときに第１の出力（ＱＢ）を第１のレベルに、Ｄ及びＣＫがともにハイであるときに第２のレベルに駆動し、異なったロジックレベルがＤ及びＣＫに印加されたときにハイインピーダンス（ＨＩ−Ｚ）を与える。第２の回路は、第３の入力（ＤＢ）及び相補的クロック位相（ＣＫＢ）がともにロウであるときに第２の出力（Ｑ）を第１のレベルに、ＤＢ及びＣＫＢがともにハイであるときに第２のレベルに駆動し、異なったロジックレベルがＤＢ及びＣＫＢに印加されたときにＨＩ−Ｚを与える。第３の回路は、第１及び第２の回路がＱ及びＱＢにＨＩ−Ｚを与えるときにＱ及びＱＢの電圧を維持する。そのようなラッチで構成された奇数ドライバは、出力パルス幅を入力期間の整数倍に限定することなく、５０％デューティサイクル動作を生成する。
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