【課題】外部制御信号によってＰＬＬ回路の周波数を変更したときの過渡応答時間の短縮が可能なＰＬＬ過渡応答制御システムを提供する。
【解決手段】２系統のＰＬＬ回路を備え、一方のＰＬＬ回路には制御電圧が高くなるほど発振周波数が高くなる電圧制御発振器ＶＣＯ１が使用され、かつ、他方のＰＬＬ回路には制御電圧が高くなるほど発振周波数が低くなる電圧制御発振器ＶＣＯ２が使用され、一方の電圧制御発振器ＶＣＯ１への帰還電圧が他方の電圧制御発振器ＶＣＯ２への帰還電圧に加えられ、２つの電圧制御発振器ＶＣＯ１，ＶＣＯ２の出力信号がミキサー１３で合成されることにより、２つのＰＬＬ回路の過渡応答が相殺されてミキサー１３の出力信号の過渡応答が速くなる。 （もっと読む）

【課題】耐放射線型位相ロック・ループ（ＰＬＬ）を実現するための方法および装置を提供する。
【解決手段】耐放射線型ＰＬＬは、調節可能な帯域幅のループ・フィルタを含む。調節可能なフィルタは、未濾波の電圧制御信号を変更し、検出された放射線誘導型の過渡イベント中に、安定した電圧制御信号を電圧制御発振器（ＶＣＯ）へ送る。調節可能なフィルタは、放射イベントが検出されたときに、その帯域幅を減少することによって、放射の作用を除去する。 （もっと読む）

【課題】フェーズ・ロックド・ループ（ＰＬＬ）回路内でリセット信号を発生するシステム及び方法を提供する。
【解決手段】リセット信号は、基準信号及びロック検出信号をリセット回路へ入力することにより発生される。ＰＬＬ内のリセット回路は、一連の相互接続されたラッチ又はＤフリップフロップを備え、これらを用いて遅延時間を生成する。遅延時間は、リセット信号がリセットを指示するのをリセット回路が待つ時間である。リセット回路はまた、或るパルス幅を有するリセット信号を発生する。このパルス幅は、一連の相互接続されたラッチにより決定される。リセット信号は、電圧制御発振器（ＶＣＯ）又はＰＬＬ内の他の回路をリセットするため用いられ、また、ＰＬＬの外部にある回路によっても用いられ得る。 （もっと読む）

【課題】フェーズ・ロックド・ループ（ＰＬＬ）のロック状態を決定する改良されたシステム及び方法を提供する。
【解決手段】ロック検出回路は、ロックの瞬間的喪失を検出するため用いられる高速ロック検出信号を発生する。ロック検出回路はまた、基準クロックとフィードバック・クロックとの位相のミスアライメントを検出するための位相アライメント検出回路を含む。更に、ロック検出回路は、基準クロック信号が検出されたかどうかを検出するための基準クロック検出回路を含み得る。全ての上記の回路からの出力信号は、増強されたロック検出信号を生成するために、論理回路へ通信される。拡張されたロック検出信号も論理回路へ通信される。 （もっと読む）

【課題】 複数種類の異なった記録モードで記録するための記録信号が入力され、入力信号に含まれる雑音成分を取り除いた純度の高い信号を出力するＰＬＬ回路を実現する。
【解決手段】 入力信号を１／Ｌにして第１分周器４１から第１周波数信号を出力し、入力信号に対応するマスタクロック信号を発振器４６ａで発振し、マスタクロック信号の周波数を１／Ｍにして第２周波数信号を第２分周器５２から出力し、第１周波数信号と第２周波数信号との位相差信号を位相比較器４３から出力し、第１周波数信号と第２周波数信号とが一致しているか否かをロック検出器４４で検出し、一致しない場合には第１分周器のＬ及び第２分周器のＭを可変させ、一致した場合にはＬ及びＭを固定させる制御信号を制御回路４８から出力し、マスタクロック信号を1／Ｎにして真の信号成分を第３分周器から出力するようにしたＰＬＬ回路を構成した。 （もっと読む）

【課題】 第１クロックおよびそのクロックとの比率情報を所定の伝送規格にしたがい受信して、送信側で利用されている第２クロックを受信側で再生する場合にて、第２クロックの周波数を一意に求めることができない場合がある。
【解決手段】 プリスケーラ２２は、電圧制御発振器２０の出力クロックを所定の分周比で分周する。位相比較器１４は、送信側から受信した第１クロックおよび第１比率情報をもとに生成した基準クロックと、プリスケーラ２２の出力クロックおよび送信側から受信した第２比率情報をもとに生成した帰還クロックとを比較して、それらの誤差を打ち消すための制御信号を電圧制御発振器２０に供給する。探索回路６６は、電圧制御発振器２０の発振周波数が所定期間経過してもロックしないとき、プリスケーラ２２の分周比を変更して、発振周波数がロックする分周比を探索する。 （もっと読む）

【課題】 ＰＬＬ回路等で発生されたクロック信号のジッタ等のタイミング精度を高分解能且つ高精度に評価可能なテスト回路を提供する。
【解決手段】 遅延時間を制御可能な遅延回路１１、テスト対象のクロック信号Ｓ０の位相、クロック信号Ｓ０を遅延回路１１で遅延させた遅延クロック信号Ｓ１の位相を比較する位相比較回路１２、位相比較回路１２からの所定の比較結果に対する出力回数をカウントする回数カウンタ１３、遅延回路１１に入力する信号をクロック信号Ｓ０から遅延回路１１を経由した発振条件を満足する遅延信号に切り替えてリング発振器を形成する信号切替回路１４、及び、リング発振器が形成されたときの発振周波数を測定する周波数測定回路１５を備え、遅延回路１１が可変遅延ユニットを複数縦列に接続してなる可変遅延回路部１７を備えてなり、可変遅延ユニットの遅延時間が各別に制御可能に構成されている。 （もっと読む）

【課題】 位相同期ループ回路において周波数エラーを高速で検出できる周波数検出器及び周波数エラーの検出方法を提供する。
【解決手段】 予測されたランレングス信号の予測分布度に基づいて、周波数検出周期の間にサンプルされたＲＦ信号からランレングス信号を検出するランレングス信号検出ユニットと、周波数検出周期の間に、検出されたランレングス信号をカウントする少なくとも一つのカウンタを備えたカウンタユニットと、サンプルされたＲＦ信号のパッシングエッジをカウントして、周波数検出周期を制御するエッジカウンタと、カウンタユニットに含まれたカウンタによりカウントされた値及び所定の基準値を利用して、周波数検出周期の間の周波数エラーを生成する周波数エラー生成ユニットとを備える。 （もっと読む）

【課題】 正確に変調周期分のサンプリングが可能で測定期間を短くすることができ、中心周波数を正確にテストすることでＳＳＣＧの変調機能の一つであるダウンスプレッドコントロールの機能テストを正確に行うことができるクロック生成回路のテスト回路を得る。
【解決手段】 コンパレータ２１で変調波生成回路１６からのアナログ変調波信号Ｓｍをデジタル信号Ｓｄに変換して出力し、該デジタル信号Ｓｄに応じて、カウンタ２２でクロック生成回路２から出力されたクロック信号Ｓｏの周期のカウントを行い、該カウント値とあらかじめ規格値メモリ２４に設定されたクロック信号Ｓｏの中心周波数の規格値とを比較回路２５で比較するようにした。 （もっと読む）

【課題】冗長構成されたシステムクロック装置100に関し、クロック切替時に発生するクロック間の位相差に起因する位相飛びを無くす。
【解決手段】シンセサイザ44が、周波数設定値Δφ1に基づいて、入力された第１基準クロック701を、周波数の異なる第２基準クロック703を出力し、分周器41が、冗長構成された他方の系から入力された第１クロック704を第２基準クロック702(703)の周波数となるように分周して、第２クロック705を出力し、位相比較器42が、第２基準クロック703と第２クロック705との位相差を検出し、第２クロック705の位相に第２基準クロック703の位相を合わせて該位相差を減ずる方向の周波数設定値Δφをシンセサイザに与え、スイッチ30が、第１基準クロック701が正常なとき、第２基準クロック703を選択し、異常のとき、第２クロック705を選択して出力する。 （もっと読む）