【課題】本発明は、小型かつ低雑音でありながら、そのロック／アンロックを検出して高精度のフィードバックループ制御を行うことが可能なＰＬＬ回路の提供を目的とする。
【解決手段】本発明に係るＰＬＬ回路１は、基準信号発生器１１と、分周器１２と、位相比較器１３と、チャージポンプ１４と、ループフィルタ１５と、ＶＣＯ１６と、ＰＬＬがロック状態であるか否かを検出するロック検出器１７と、を有して成るＰＬＬ回路であって、チャージポンプ１４は、入力される位相差信号に応じてその駆動電流が変動する構成とされており、ロック検出器１７は、チャージポンプ１４の駆動電流変動を検出してＰＬＬがロック状態であるか否かを検出する構成とされている。 （もっと読む）

位相比較回路に関し、特にデータとクロックとの位相差の比較において、データのデューティが１００パーセントからずれたときに生じる位相の誤同期を検出する位相誤同期検出回路を提供する。データとクロックとの位相差を検出する位相比較器において、その位相誤同期検出回路は、データの立ち上がりとクロック位相との位相差を検出してその平均位相差を出力する第１の位相検出部と、データの立ち下がりとクロック位相との位相差を検出してその平均位相差を出力する第２の位相検出部と、前記第１の位相検出部からの平均位相差と前記第２の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、により構成する。
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【課題】 ループ利得の変動を抑圧できるループ利得検出回路を備えたＰＬＬ回路を提供する。
【解決手段】 ＰＬＬ回路内の電圧発振器１で駆動されるカウンタ６と、その出力を周期的に積算するアキュームレータ（ＡＣＬ）と、ＡＣＬのカウント値とレジスタ９に予め設定された設計値とを比較する比較演算回路部８を設け、ＡＣＬのカウント値がループ利得と反比例することを応用してＰＬＬ回路のループ利得を検出する。検出結果に基づいてチャージポンプ電流等でループ利得の補正を行ってループ利得を校正する。これにより、ＰＬＬ回路は、ＰＬＬを構成する各素子の特性のばらつきに影響しない安定したループ特性を保つことができる。 （もっと読む）

ＰＬＬの位相比較利得検出回路において、データ信号ＤＡとクロック信号ＣＬとの間の位相を比較すると共に、データ信号ＤＡとクロック信号ＣＬを所定の遅延量だけ遅延したクロック信号ＣＬ’との間の位相を比較し、それぞれの位相比較結果どうしの差と上記所定の遅延量とに基づいて位相比較利得を検出する位相比較利得検出回路。
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ＡＴＳＣ（次世代ＴＶシステム委員会）ＶＳＢ（残留側波帯）受信機（１５）は、受信したＡＴＳＣ‐ＶＳＢ信号を処理する搬送波トラッキング・ループ（ＣＴＬ）１１５と、ＣＴＬロック検出器（２００）を具える。ＣＴＬロック検出器は、受信されダウンコンバートされたＡＴＳＣ‐ＶＳＢ信号を平均化してＤＣオフセットを発生する平均化フィルタ（１３５）、ＤＣオフセットを推定する推定器（１３０）、およびＤＣオフセットの推定値とＤＣオフセットとの比較の関数としてロック信号を発生する比較器（１４０）を具える。ロック信号は、ＣＴＬのロックされた状態またはアンロックされた状態の何れかを表す。
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【課題】源振クロックで所定サイクル毎に周波数を測定することで、ＰＬＬ回路が安定したことをＬＳＩ内部等で検査可能にする。
【解決手段】ＰＬＬクロック出力安定化回路は、基準クロックclkを固定又は可変の逓倍数Nで逓倍してＰＬＬクロックpll_clkを出力するＰＬＬ回路１０と、一定期間の間、前記ＰＬＬクロックpll_clkでカウントアップするカウンタ１７と、カウンタ１７のカウント値と固定又は可変の逓倍数Nとを比較する比較回路１８と、一定期間の間、比較回路１８の比較値の等しい状態が続いた回数だけカウントアップするカウンタ２０と、カウンタ２０のカウント値が安定待ち回数ｋに達したときに出力イネーブル信号enableを生成し、出力イネーブル信号enableにより、ＰＬＬクロックpll_clkを遮断していたゲート回路２５を開いてＰＬＬクロックpll_clkを通過させる出力手段とを備えている。 （もっと読む）

【課題】 Transient Wander成分(入力位相跳躍成分)のみを自動検出し、出力位相を入力位相変動前の位相に立て直す。
【解決手段】 Phase build-out Detector部300は、PLL部100の入力位相を監視し、Transient Wander成分(入力位相跳躍成分)とCycle Wander成分(周期的な位相雑音成分)を同時に検出し、Transient Wander成分のみが検出された場合に、Phase build-out Actuator部200でPLL部のPhase Detector部101、Digital Amp1部102及びDigital Filter部103をリセットし、出力位相を入力位相変動前の位相に立て直す。このとき、同時に検出されるCycle Wander成分に対しては位相の立て直しを行わない。 （もっと読む）

受信機が搬送波再生を実行するためのデジタル式位相ロックループ（PLL）を含む。デジタル式PLLさらに硬判定によって駆動される位相誤差推定器と、該位相誤差推定器によって提供される位相誤差信号を累積する積分器とを含んでいる。引き込み時間を減らすため、デジタル式PLLは、搬送波周波数オフセットの推定が位相誤差信号の関数として決定される開ループモードで走らされる。搬送波周波数オフセットの推定値が決定されたあとは、決定された推定値が積分器に事前にロードされて、デジタル式PLLは閉ループモードで走らされる。

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本発明は、位相又は周波数検出回路（２１０）の出力信号に応じて制御される発振回路（２４０）を有する位相同期ループ装置に関し、切替制御手段（１３０）は、所定の閾値周波数が供給される第１のタイマ手段（１１０）及び発振回路（２４０）の出力周波数が供給される第２のタイマ手段（１１２）の出力に応答して遮断信号を発生するように設けられる。遮断信号に基づいて、遮断手段（２６０）は、発振回路（２４０）への出力信号の供給を抑制する。これにより、ＰＬＬ装置の出力周波数は、周波数閾値を超えて変化することが回避可能となるとともに、唯１つのＰＬＬ回路だけで済むことになる。

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【課題】オシロスコープ等の外部測定機器に頼らなければ求められなかったＰＬＬのロック判定及びロック所要時間を容易に算出できるテスト回路をマイクロプロセッサに付加することにより、高性能／低電力情報機器の設計時の設計品質向上を図る半導体集積回路の提供。
【解決手段】ＰＬＬに入力する基準クロック、ＰＬＬの出力クロックにそれぞれ同期してカウント値を更新する第１、第２のカウンタ、第１、第２のカウンタが出力するカウント値の差を演算する減算器、減算器の減算結果出力を基準クロックに同期し過去複数クロック分記憶し、記憶されている複数の減算結果の値が全て同一であるか否かを判定し、同一であればカウント値一致信号（ＭＡＴＣＨ信号）を出力する減算結果格納メモリ、を有する。ロックと判定された際のカウント値を出力することにより、ＰＬＬがロックするまでに心要なサイクル数を算出できる。 （もっと読む）