【課題】簡単に暴走状態から正常動作に復帰可能なＰＬＬ回路を提供する。
【解決手段】比較部１４０により制御電圧Ｖｃｎｔｌが上限電圧値Ｖｒｅｆ１を超えたことが検出されると、指示信号切替部１５０は制御電圧Ｖｃｎｔｌを強制的に下降させる他の指示信号（グランド電圧を指示信号Ｖｕ２、電源電圧を指示信号Ｖｄ２）を制御電圧生成部１３０に供給し、制御電圧生成部１３０は制御電圧Ｖｃｎｔｌを下降させる。そして、比較部１４１により制御電圧Ｖｃｎｔｌが下限電圧値Ｖｒｅｆ２を下回ったことが検出されると、指示信号切替部１５０は制御電圧生成部１３０への供給を他の指示信号から位相比較器からの指示信号（アップ信号Ｖｕ１、ダウン信号Ｖｄ１）に切り替え、制御電圧生成部１３０は指示信号に応じて制御電圧Ｖｃｎｔｌを生成する。電圧制御発振回路１１０は、制御電圧Ｖｃｎｔｌに応じて発振周波数を制御する。 （もっと読む）

【課題】 ＡＤ変換器への入力レベルが変化したときに、ＰＬＬ制御が正常に動作しない状況を防止して周波数ずれの発生を防止できる周波数シンセサイザを提供する。
【解決手段】 キャリアリムーブ１６と、逆回転ベクトル乗算部１７と、位相の時間差検出部１８と、加算器１９と、位相差の累積加算部２０と、ループフィルタ２１と、パラメータ出力部２５と、振幅情報検出部２６と、フィルタ２７と、乗算器２８とをＦＰＧＡで構成し、振幅情報検出部２６で検出された振幅情報を元に得られるＡＧＣ回路における補正値をアンロック検出手段が監視し、当該値が適正範囲内であれば、ＰＬＬ制御におけるロック（同期）処理を行い、当該値が適正範囲外であれば、ＰＬＬ制御におけるアンロックを検出するようにした周波数シンセサイザである。 （もっと読む）

【課題】アナログデータ信号のディスプレイパネルへの印加時に発生する誤りなどにも関わらず正常に動作可能なデータ駆動回路及び遅延固定ループ回路を提供する。
【解決手段】第１のデータ信号を第２のクロック信号に基づいてサンプリングし、アナログ変換することにより得られた第２のデータ信号を出力するデータ駆動部と、第２のデータ信号の変化開始時点から所定期間内であることを知らせるマスク信号を生成するマスク信号生成部と、第１のクロック信号から第２のクロック信号−第１のクロック信号と第２のクロック信号の間には遅延が存在し、該遅延は前記第１のクロック信号と第２のクロック信号の間の位相差に応じて変化し、位相差に応じる前記遅延の変化は前記マスク信号により遮断される−を生成する遅延固定ループと、を備える。 （もっと読む）

ＰＬＬのトラッキング範囲を拡張するための方法は、それに関連する第１の幅を有する、ＰＬＬの初期トラッキング・ウィンドウを確立するステップと、ＰＬＬに供給された入力信号の周波数がトラッキング・ウィンドウ外にあるとき、第１の幅よりも大きい、それに関連する第２の幅を有する拡張されたトラッキング範囲内にＰＬＬのトラッキング・ウィンドウを動的に調整するステップとを含む。
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【課題】サイクルトゥサイクルジッタの程度を検出する。
【解決手段】ＰＬＬ回路（２）の発振クロック信号（ｖｃｏ）の遅延信信号を基準クロック信号（ｒｅｆ）の複数の遅延信号の変化に同期して複数のラッチ回路（２３＿１〜２３＿ｎ）にラッチする。ラッチ回路毎にその出力又はその反転信号をセレクタ（２４＿１〜２４＿ｎ）で選択する。セレクタ毎にその出力の変化回数をカウンタ（２５＿１〜２５＿ｎ）で計数する。制御回路（２８）は、発振クロック信号の２ｎサイクル毎に、前回のセレクタの選択が非反転出力であれば今回カウンタの計数値がｎ以上のときセレクタの選択状態を反転し、前回のセレクタの選択が反転出力であれば今回前記カウンタの計数値がｎ以上のときにセレクタの選択状態を反転する。前記第１カウンタの計数値が例えばジッタ検出情報として出力される。 （もっと読む）

【課題】トランジスタの経時変化による信頼性の劣化等を防止できる高速シリアルインターフェース回路及びこれを含む電子機器を提供すること。
【解決手段】高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０を含む。クロック検出回路８０は、差動クロック信号線を介してクロックが転送されているか否かを検出する。クロックレシーバ回路２０は、自走クロック生成回路７０から自走クロックＯＳＣＫを受け、差動クロック信号線を介してクロックが転送されていないことが検出された場合には受信クロックＣＫＩＮの代わりに自走クロックＯＳＣＫをロジック回路ブロック３０に出力する。 （もっと読む）

【課題】 電源変動等が生じると、外部からの割込信号により不定期間を待って再度分周データをＰＬＬシンセサイザーＩＣに書き込むことで、安定的にロック状態に復帰させることができるＰＬＬシンセサイザー回路を提供する。
【解決手段】 ＰＬＬシンセサイザーＩＣ１０６の電源投入時又は電源変動時にマイクロプロセッサ（ＣＰＵ）１０４への割込を監視手段が発生させ、ＣＰＵ１０４はＰＬＬシンセサイザーＩＣ１０６の電源投入後又は電源変動後の不定期間に相当する期間を待って、分周データをＰＬＬシンセサイザーＩＣ１０６に出力して書き込みを行い、更に分周データ出力後にロック状態となるまでの期間ウエイトするＰＬＬシンセサイザー回路である。 （もっと読む）

【課題】複数系統の基準信号のいずれか、又は全てが断となってしまった場合でも、安定してクロック信号を生成することができるようにする。
【解決手段】断検出部２−Ａ，２−Ｂで現用系の基準信号Ａと予備系の基準信号Ｂの断を検出するようにし、断検出時には断検出信号を制御部８へ出力する。制御部８は、断検出部２−Ａからの断検出信号を受け取ると、入力切替部１の導出を基準信号Ｂに切り替え、その後、断検出部２−Ｂからの断検出信号を通知されると、制御電圧保持部６の保持電圧の更新を停止させ、切替部７の導出を制御電圧生成部５で生成される制御電圧から制御電圧保持部６に保持される保持電圧に切り替える。 （もっと読む）

【課題】入力信号の欠落により発生する出力クロック信号のずれを適切に補正しつつ、入力信号に同期した出力クロック信号を生成することができるクロック生成回路を提供する。
【解決手段】所定の周波数を有する入力信号を所定の逓倍比で逓倍して出力クロック信号を生成するクロック生成回路１０を提供する。このクロック生成回路１０は、入力信号を逓倍して出力クロック信号を生成するＰＬＬ回路１００と、ＰＬＬ回路１００の逓倍比を変更する補正回路２００と、を備え、補正回路２００は、入力信号に同期した入力同期信号と出力クロック信号に同期した出力同期信号との時間差が減少するにように、入力信号の１周期より長い補正周期毎の補正区間においてのみＰＬＬ回路１００の逓倍比を所定の逓倍比から当該所定の逓倍比を増加又は減少した逓倍比に変更し、ＰＬＬ回路１００は、補正区間において、変更された逓倍比で入力信号を逓倍する。 （もっと読む）

【課題】位相ロック回路において、電圧制御発振回路や分周回路の性能が設計時よりばらついた場合であっても、電圧制御発振回路が出力する高速クロックを分周回路で良好に分周できるようにして、不良品を低減する。
【解決手段】第１の分周回路４に加えて、この分周回路４よりも動作速度の遅い第２の分周回路５を備える。前記２つの分周回路４、５で分周されたクロックの周波数同士を周波数比較回路６で比較し、第２の分周回路５の分周クロックの周波数よりも第１の分周回路４の分周クロックの周波数の方が速い場合には、ＶＣＯ発振抑制回路７が電圧制御発振回路３出力クロックＦｏｕｔの発振周波数を抑制する。 （もっと読む）