【課題】 正確に変調周期分のサンプリングが可能で測定期間を短くすることができ、中心周波数を正確にテストすることでＳＳＣＧの変調機能の一つであるダウンスプレッドコントロールの機能テストを正確に行うことができるクロック生成回路のテスト回路を得る。
【解決手段】 コンパレータ２１で変調波生成回路１６からのアナログ変調波信号Ｓｍをデジタル信号Ｓｄに変換して出力し、該デジタル信号Ｓｄに応じて、カウンタ２２でクロック生成回路２から出力されたクロック信号Ｓｏの周期のカウントを行い、該カウント値とあらかじめ規格値メモリ２４に設定されたクロック信号Ｓｏの中心周波数の規格値とを比較回路２５で比較するようにした。 （もっと読む）

【課題】起動時に異常なロック状態になることを防止できる遅延同期ループ回路を提供する。
【解決手段】停止モードにおいて、遅延回路１０の遅延が所定の範囲内に設定され、停止モードからＤＬＬモードへ移行するとき、位相検出回路２０で検出される位相差Δφ’が所定の範囲内に含まれるように、当該移行時におけるクロック信号φｉｎの１サイクル分のクロックパルスが位相検出回路２０の検出対象から除外される。これにより、クロック信号φｉｎに対するクロック信号φｄｉｎの遅延を所望の値（例えば‘２π’）にロックすることが可能となり、意図しない異常な状態へのロックを防止できる。 （もっと読む）

【課題】 反転間隔の長い信号及び短い信号が入力されるディジタルＰＬＬのロック判定を確実に行うことのできるロック状態判定回路を実現することにある。
【解決手段】 ＰＬＬの入力信号を、ディジタル制御発振器２５からの出力信号により標本化した離散値により入力し、ディジタル制御発振器２５の発振周波数の繰返しで得られる離散値の信号レベルが、予め設定される閾値の範囲にあるか否かを電圧比較手段３１１により検出し、検出した電圧を電圧比較手段３１１により閾値の範囲外であるとして検出されるときには正の第１の数を、範囲内として検出されるときには負の第２の数をセレクタ３１２により割り付け、割り付けた数を累積手段３２１で加算累積し、累積数の大きさに応じＰＬＬ２がロック状態にあるか否かをロック判定手段３２３により判定するようにしてディジタルＰＬＬのロック状態判定回路を実現した。 （もっと読む）

【課題】ＰＬＬの動作に影響を与えることなく、その回路規模が小さく、設計の検証も容易で、ロック状態の判定精度を適宜設定することができるＰＬＬのロック検出回路を提供する。
【解決手段】ロック検出回路は、ＰＬＬに入力される入力クロックおよびフィードバッククロックを各々分周した第１および第２の分周クロックを出力する第１および第２の分周回路と、第１および第２の分周クロックを比較し、両者の間の位相差に相当する位相差出力信号を出力する比較回路と、２以上の所定のカウント数まで、第１の分周クロックをカウントして、所定パルス幅のカウント信号を出力するカウンタと、位相差出力信号が出力されない状態で、前記カウント信号が所定数入力されるとロック検出信号を出力する検出回路とを備える。 （もっと読む）

【課題】短時間でPLLロックでき、クロック抽出動作も安定な、高速、広帯域対応のクロックリカバリ回路を提供する。
【解決手段】高速伝送のシリアルデータからデータ伝送速度に等しいクロックを抽出するクロックリカバリ回路において、位相検波器４の出力からロック外れを検出するロック外れ検出器８と、前記位相検波器の出力から電圧制御発振器６の出力周波数がプルインレンジに入るのを検出するプルインレンジ検出器７と、前記ロック外れ検出器とプルインレンジ検出器の出力に応じて前記電圧制御発振器の周波数を変更するためにループフィルタ５を制御する周波数変更回路９と、前記ループフィルタに電流を与える電流源を備える。 （もっと読む）

【課題】映像信号等の入力信号の劣化状況により、１次ＰＬＬ回路と２次ＰＬＬ回路の自走／ロック方法をフレキシブルに変更でき、劣化した入力信号に対しても、正常なクロック再生を可能とする。
【解決手段】１次ＰＬＬ回路１０及び２次ＰＬＬ回路２０を有する２段ＰＬＬ回路において、１次ＰＬＬ自走検出回路３０は、入力信号の異常状態を検出して１次ＰＬＬ回路１０をアンロック状態に切り替えるための第１切替信号ＦＤ１を出力する。これにより、切替ＳＷ１３が切り替えられ、定電圧発生器１５から出力された定電圧がＶＣＯ１４に与えられる。２次ＰＬＬ自走検出回路４０は、ＶＣＯ１４が自走状態で動作してしていることを検出して２次ＰＬＬ回路２０をアンロック状態に切り替えるための第２切替信号ＦＤ２を出力する。これにより、切替ＳＷ２３が切り替えられ、定電圧発生器２５から出力された定電圧がＶＣＯ２４に与えられる。 （もっと読む）

【課題】設計者の負担軽減を図るとともに発振動作の高性能化を実現すること。
【解決手段】ＰＬＬ回路１００は、印加された電圧に応じた発振信号Ｘを出力する電圧制御発振器（ＶＣＯ）１１４を有する。ＰＬＬ回路１００は、検知部１２０により、ＶＣＯ１１４から出力された発振信号Ｘの周波数を検知して、当該周波数に応じた検知信号ＯＳＣを出力する。また、検出部１３０により、検知信号ＯＳＣに基づいて、発振信号Ｘの異常発振状態を検出する。生成部１４０は、状態検出信号ＣＨに基づいて、ＶＣＯ１１４の出力動作のリセットをおこなうリセット信号Ｓ１を生成し、ＶＣＯ１１４に出力する。これにより、ＶＣＯ１１４から出力された発振信号Ｘの異常発振状態を自動的にリセットすることができる。 （もっと読む）

【課題】 ＰＬＬ回路がロックしているときのそのＰＬＬ回路の出力を用いて無線通信を行う無線通信装置において、無駄な消費電力を低減して、消費電力を節減する。
【解決手段】 ＣＰＵの制御により、間欠的にＲＦ_ONが”Ｈ”になると共に、ＲＸ_VがＲＦ_ONに同期して”Ｌ”になる。ＲＦ_ONが”Ｈ”になると、レギュレータ10の出力電圧はＶＣＯ５、ＴＣＸＯ６、及びＰＬＬシンセサイザ７からなるＰＬＬに供給される。ＰＬＬがロックしてＰＬＬシンセサイザ７から”Ｈ”レベルのロックディテクト信号が出力され、インバータ12に入力されると、インバータ14の出力が”Ｈ”レベルとなり、受信回路３に供給されるので、この回路が動作を開始する。 （もっと読む）

【課題】ゲンロックシステムに影響を及ぼす現象を把握する。
【解決手段】 ゲンロック装置は、外部の基準信号を入力する手段(31)と、外部の基準信号に位相同期するマスター基準クロック信号を生成する手段(32,33,34,36,39,40,41,42,44)と、ゲンロックの状態を記憶する手段(37)と、を備える。ゲンロック装置は、電圧制御発振器(40)が、電圧制御発振器の基準周波数よりも所定の値だけ高い（又は低い）周波数を持つ信号を発振するように、予め決定された電圧値を記憶する手段(45)と、電圧制御発振器を制御する電圧値が、予め決定された電圧値よりも大きい（又は小さい）か否かを判定する手段(44)と、をさらに備えることができる。ゲンロックの状態は、外部の基準信号に同期信号又はバースト信号が含まれていないこと、及び外部の基準信号のフォーマットを含む。 （もっと読む）

遅延ロックループは、遅延対制御電圧特性のどちらの端にも近くない動作点にDLLが初期化されることを保証する初期化回路を含む。初期化回路は、DLLをして最初にある初期遅延から出発してロック点を探索するよう強制し、遅延が一方向に変えられ、DLLをして第一のロック点をスキップするよう強制する。初期化回路は、動作点に到達するまで、DLLが電圧制御遅延ループの遅延を変えるのを初期遅延から一方向にのみ許容する。

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