フェーズ・ロックド・ループのための改良されたロック検出回路
【課題】フェーズ・ロックド・ループ(PLL)のロック状態を決定する改良されたシステム及び方法を提供する。
【解決手段】ロック検出回路は、ロックの瞬間的喪失を検出するため用いられる高速ロック検出信号を発生する。ロック検出回路はまた、基準クロックとフィードバック・クロックとの位相のミスアライメントを検出するための位相アライメント検出回路を含む。更に、ロック検出回路は、基準クロック信号が検出されたかどうかを検出するための基準クロック検出回路を含み得る。全ての上記の回路からの出力信号は、増強されたロック検出信号を生成するために、論理回路へ通信される。拡張されたロック検出信号も論理回路へ通信される。
【解決手段】ロック検出回路は、ロックの瞬間的喪失を検出するため用いられる高速ロック検出信号を発生する。ロック検出回路はまた、基準クロックとフィードバック・クロックとの位相のミスアライメントを検出するための位相アライメント検出回路を含む。更に、ロック検出回路は、基準クロック信号が検出されたかどうかを検出するための基準クロック検出回路を含み得る。全ての上記の回路からの出力信号は、増強されたロック検出信号を生成するために、論理回路へ通信される。拡張されたロック検出信号も論理回路へ通信される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、周期信号のアライメントに関し、より詳細には、フェーズ・ロックド・ループ、ディレー・ロックド・ループ、クロック、及びデータ回復回路等により与えられるアライメントされた又はロックされた信号のロック検出に関する。
【背景技術】
【0002】
米国政府は、防衛脅威削減機関により与えられた契約No.DTRA01−03−D−0018及び交付No.DTRA01−03−D−0018−0001に関連した本発明の或る一定の権利を取得している。
【0003】
フェーズ・ロックド・ループ(「PLL」)は、アナログ電気システム及び通信システムにおいて広範囲に用いられてきた。益々厳しいタイミング制約で動作する今日の高性能のシステムにおいて、PLLは、より一般的なデジタル電子回路に導入されつつある。例えば、様々な回路応用に用いられる特定用途向け集積回路(「ASIC」)は、通常、クロック信号分配用のオンチップPLLを含む。
【0004】
PLLがクロック分配にもたらす重要な利点は、位相/遅延補償、周波数逓倍及びデューティ・サイクル補正である。PLLは、1つの周期信号又はクロックを、基準クロックの周波数倍数に対して位相合わせすることを可能にする。名前が示すように、PLLの出力は、入来する基準クロック信号にロックし、基準クロックの平均周波数に等しい周波数を有する周期出力信号を発生する。出力PLL信号が基準信号を追跡しているとき、PLLは「ロックされている」と言われる。
【0005】
しかしながら、PLLは、ホールドイン又はロック・レンジと呼ばれる或る限定された周波数範囲又は周波数シフトにわたってのみロック状態を維持する。PLLは、基準周波数がゆっくり変化する場合には、一般に、その基準信号をそのロック・レンジにわたり追跡する。この最大の「ロックド・スイープ・レート」は、PLLがロック状態を維持する基準周波数の最大変化率である。周波数がこのロックド・スイープ・レートより速く変わる場合、PLLは、ロック状態から外れる。
【0006】
他の要因も、予期せずに突然起こり得るロックの喪失の原因になり得る。例えば、粒子放射(航空宇宙応用では珍しくない)により引き起こされる単一事象過渡は、PLL回路を妨害し、ロックの喪失を引き起こし得る。宇宙応用、兵器応用、又は航空応用で用いられる集積回路は、そのような荷電粒子放射に暴露される可能性が高い。固体集積回路は、単一の荷電粒子により引き起こされる障害の影響を受けやすい。粒子に誘発された回路の障害はランダムであり、これを一般に単一事象効果(SEE)と呼ぶ。SEEは、多くの形態を呈する。粒子の衝突により、格納されたデータのビット・フリップ(bit flip)や、格納されたデータの他の形の破損をもたらす場合、これは、単一事象反転(SEU)又はソフトウエア・エラーとして知られている。粒子により、論理回路のノード上に過渡的電圧障害を引き起こす場合、これは、単一事象過渡状態(SET)として知られている。ノードがクロック回路網にある場合、回路ノード上の一時的な電圧障害は、システムの一部で偽クロック・パルスを発生する。ロックの喪失は、検出されない場合には、回路動作を混乱させ、それに干渉し得る。
【0007】
ロックの喪失を検出するために、ロック検出器が用いられる。ロック検出器は、典型的には、基準クロック及びPLL出力の2つの信号の周波数を比較するために、それら2つの信号を監視する。周波数が一致している場合、PLLは、ロックされていると判断される。不都合にも、従来のロック検出回路は幾つかの欠点を有する。1つの欠点は、典型的なロック検出回路は基準クロックが破壊されたことを示さないことである。基準クロックは、例えば、SEUにより、多数のサイクルの間破壊されることがある。しかしながら、従来のロック検出スキームは、基準クロックの過渡的(瞬間的)喪失を検出しない。ほんの数サイクルに対して生じる破壊は、ロック検出器に、クロックが破壊されたことを検出するための十分な時間を与えないことがあり得る。場合によっては、このような遅い応答は、ロック検出信号の雑音又は「ジッタ」を減少させるため用いられるロック検出器内のフィルタに起因することがあり得る。
【0008】
フィルタリング技術の使用は、安定したロック検出出力を生成するのに有効であるが、フィルタリングされた信号は、ロック検出信号応答時間を増大させる。例えば、SETが発生する場合、基準クロックは、ほんの数クロック・サイクルだけ破壊される。数サイクルの場合には、基準クロックが回復してフィルタが電荷を再び蓄積し始める前に、ほんの少しの電荷量のみがロック検出器内のフィルタから放電される。SET、又は他の過渡的事象は、それが実際に出現するにも拘わらず、検出されない。
【0009】
その上、一部のロック検出回路は、特にロック検出回路がPLLの導出したクロックを評価し、基準クロックを評価しない論理を採用する場合には、基準クロックの過渡的喪失、更には基準クロックの全体喪失を検出しないであろう。この場合、ロック検出信号は、PLLクロックさえ発生されないときのロック状態に対応するであろう。或る場合には、基準クロックを喪失するロック検出回路は、PLLクロック出力の生成を継続する。PLL内の電圧制御発振器(VCO)が、PLLクロック出力を用いる回路の動作範囲外にある低い又は高い周波数に留められるまで、クロック出力は周波数を増加又は低減することを継続する。PLLクロック出力が正常な動作範囲外にずれた場合、PLLクロック出力を用いる回路で望ましくない結果が起こり得る。
【0010】
更に、従来のロック検出回路の別の欠点は、小さい偏差の位相のミスアライメント(misalignment)を識別できないことである。典型的には、ロック検出器は、位相のミスアライメントが60度以上のオーダに近づくまで識別することができない。位相同期を必要とする集積回路応用にとって、位相アライメントを検出しないことは好ましくないことである。
【発明の開示】
【発明が解決しようとする課題】
【0011】
全体的に、上記で説明したように、従来のロック検出器は、3つの主要な部分で欠点を有する。即ち、ロック信号の高速な喪失及び回復、基準クロックの喪失、位相誤差に関して、対処していない。PLLにおけるこれらの要因を考慮していないと、集積回路デバイスでエラーを引き起こす。例えば、PLLで発生されたクロック・サイクルにおけるSEU障害は、ASIC内のタイミング・セルにエラー状態を引き起こす。ASICは正常に機能せず、ASIC自体をリセットしなければ、そのエラーの原因は修正されない。ASIC全体のリセットを実行することは、上記で特定した応用(例えば、宇宙応用、兵器応用、又は航空応用)で用いられるシステムを含む、ASICに依拠するシステムに対して、好ましいことではない。しかしながら、PLLで発生されたクロック・サイクルがSET又はSEUエラーを検出するように設計された場合、ロック検出回路からのフィードバック信号は、ASIC内のタイミング・デバイスをリセットし、ASIC全体をリセットすることを回避することができる。従って、ASICは、所望の要領での動作を継続することができ、それにより、ASICに依拠する応用に対する好ましくない衝撃を回避することができる。従って、改良されたPLLロック検出器に対する必要性が存在する。
【課題を解決するための手段】
【0012】
フェーズ・ロックド・ループ(PLL)のロック状態を判定する改良されたシステム及び方法が提供される。ロック検出回路は、高速ロック検出信号を発生するロック高速喪失の検出回路を含む。この信号を用いて、例えば、単一事象過渡(SET)や単一事象反転(SEU)のような単一事象効果(SEE)を判定する。ロック検出回路はまた、信号の位相不一致を正確に検出するコンポーネントを含む。位相誤差を表す位相検出信号が発生される。上記の信号に加えて、拡張されたロック検出信号も発生される。拡張ロック検出信号は、定常状態のロック条件にあることを表す。一例では、全てのロック検出の特徴が組み合わされて、増強されたロック検出信号を形成する。全てのロック検出信号は、ロック条件又はロック状態を決定するために用いられる。他の例では、ロック検出の特徴のうちの限定された組の特徴が、ロック状態を決定するために選択される。
【0013】
別の例では、基準クロック検出信号は、基準クロックをワン・ショット(又は「ホールド」回路及び「リセット」回路)及びフィルタへ通信することにより、発生される。基準クロック信号が喪失されると、上記の回路の出力はローになる。基準クロック検出信号はまた、例えば、高速ロック検出信号や拡張ロック検出信号のような他の信号との論理演算にかけられて、組み合わされたロック検出信号が生成される。
【0014】
これら並びに他の態様及び利点は、適宜添付図面を参照して以下の詳細な説明を読むことにより、当業者には明らかになるであろう。更に、この概要は、単なる例示であり、特許請求の範囲を限定することを意図しないことが理解されるであろう。
【発明を実施するための最良の形態】
【0015】
現在好適な例が添付の図面と共に以下で説明されおり、様々な図面において、類似の参照番号は類似のエレメントを指す。
【0016】
上記で提示されたように、PLLに用いられる増強されたロック検出回路に対する必要性が存在する。従来のロック検出回路は、例えば、単一事象反転(SEU)や単一事象過渡(SET)のような単一事象効果(SEE)の適切な検出を提供しない。例えば、基準クロックの過渡的喪失、基準クロックの完全喪失、又は位相のミスアライメントのようなSEU事象及びSET事象を検出することが可能である増強されたロック検出回路が提供される。
【0017】
従って、増強されたロック検出回路は、ロックの高速の喪失及びロックの拡張された喪失の検出回路、基準クロックの喪失の検出回路、及び位相ミスアライメントの検出回路を含み得る。応用に応じて、これら回路の任意のものをロック検出論理回路に入力させて、増強されたロック検出信号を発生することができる。拡張ロック検出信号はまた、ロック検出論理回路へ入力される。ロック検出信号は、ロック検出論理回路内で論理AND演算を実行することにより、又は他の論理演算を実行することにより、発生される。また、増強ロック検出信号は、単一ビットのハイ又はローの値とすることができ、また、増強ロック検出信号は、増強ロック検出回路内の様々な条件やPLLのロック状態に対応するマルチビット信号とすることもできる。
【0018】
ここで図1aを参照すると、基本的PLL10は、位相−周波数検出器12、チャージ・ポンプ14、ループ(ロー・パス)・フィルタ16、電圧制御発振器(VCO)18、及びロック検出器30を含む。位相−周波数検出器12は、信号線20上の基準クロック信号(REFCLK)を受け取り、また、信号線22上の導出された(又はフィードバックの)クロック信号FBKCLKを受け取る。位相−周波数検出器12の出力は、チャージ・ポンプ14へ供給される。チャージ・ポンプ14の出力は、ループ・フィルタ16に結合される。ループ・フィルタ16はVCO18に結合される。VCO18の出力は、周波数分割器28へ通信される。周波数分割器28の出力は、位相−周波数検出器12へ通信され、また、ロック検出器30へ与えられる。ロック検出器30へはREFCLKも供給され、それにより、ロック検出器30は、信号線32上へロック検出信号を生成する。
【0019】
動作において、位相検出器12は、2つの入力周波数を比較して、それらの位相差の尺度である出力を発生する。例えば、位相−周波数検出器12は、REFCLKとFBKCLKとを比較し、REFCLKとFBKCLKとの位相/周波数差の大きさに比例する誤差信号を信号線24に発生する。説明の目的のため、位相検出器12の出力信号は、信号線24上のアップ・パルス又はダウン・パルスとして示され、そのアップ・パルス又はダウン・パルスは、典型的には、カウンタ(図示せず)へ入力され、このカウンタは、ループ・フィルタ16として作用して、VCO18を駆動する。別の例では、位相検出器12はnビット位相誤差信号を出力し、この信号を標準デジタル・フィルタへ出力することができる。
【0020】
信号線24上の誤差信号はチャージ・ポンプ14へ供給されて、PLL回路の位相検出器12の負荷を軽減する。チャージ・ポンプ14の電流は、ループ・フィルタ16に蓄積される電荷の大きさを制御し、従って、位相−周波数検出器12のものを、VCO18に与えられる信号線26上の制御電圧入力に変換する。VCO18は、信号線26上の制御電圧に比例する出力周波数を発生する。
【0021】
PLL10がロックされたとき、REFCLKとFBKCLKとの間に一定の位相差(通常はゼロ)が存在し、そしてそれらの周波数は一致される。2つの信号が等しい場合、位相検出器12からの信号線24上の出力の大きさはゼロである。2つの信号が異なる場合、位相検出器12は、信号線24へ位相差に対応する電圧信号を出力する。動作において、位相検出器12は、REFCLKとFBKCLKとを比較する。FBKCLKがREFCLKより遅れる場合、位相検出器12は、チャージ・ポンプ14に制御電圧を変えさせ、それによりVCO18は速度を上げる。同様に、FBKCLKがREFCLKより前へずれる場合、位相検出器12は、チャージ・ポンプ14に制御電圧を変えさせて、VCO18の速度を遅くさせる。ループ・フィルタ16は、チャージ・ポンプ14からの急激な制御入力を平滑化し、それにより、システムは、位相検出器12の行う焼成が極めて少ない状態に向かうようにする。その結果として、信号線34上のPLL出力が安定し、様々な集積回路応用に用いることができるようになる。1つのその応用はクロック発生回路である。
【0022】
しかしながら、PLL10が安定した出力を信号線34上に生成することができないであろう多くの状況が存在する。ロック検出器30は、REFCLK及びFBKCLKを監視することにより、安定した出力が出力されるか又はされないときにそのことを示す。安定した出力が存在しない場合、ロック検出器30は、「ロック条件に適合していないこと」に対応する信号を信号線32上に生成する。
【0023】
ロック条件に適合しないようにさせる1つの状況は、REFCLKが入力周波数に対して低すぎるか又は高すぎる場合である。PLL回路において、VCOは、多くの場合、所与の周波数範囲で動作するように設計されている。例えばREFCLKの周波数が低すぎる場合、VCOは、その最低周波数に留められた波形を出力する。VCOの最低動作周波数は、REFCLKの周波数より高い周波数である。従って、FBKCLKの周波数は、REFCLKのそれよりも高い。ロック検出器30がREFCLK信号及びFBKCLK信号を評価するとき、ロック検出器30は、出力周波数における差を弁別し、「非ロック」状態に対応する出力信号を信号線32上に生成する。
【0024】
上記で説明したように、ロック検出回路30を用いてREFCLK及FBKCLKを評価する。代替例のロック検出回路31が図1bに示されている。このロック検出回路31は、フィルタリングされないコンポーネント44及びフィルタ48を含む。REFCLK及びFBKCLKの両方が、フィルタリングされないコンポーネント44へ送られる。遅延デバイス又は通常の論理を用いて、REFCLKとFBKCLKとが比較され、フィルタ48によりフィルタリングされる。時間の経過と共に、フィルタ48内のキャパシタ(図示せず)が充電し、そのキャパシタの電圧がロック状態を示すスレッショルド電圧を越えるとロック信号を生成する。ひとたびこれが起こると、ロック検出信号はロックを示す。フィルタ48内のキャパシタは、充電することを継続するか又は蓄積された電荷で変動するが、しかしながら、ロック状態を示すスレッショルド電圧又はそれより上に留まる。これは、SEE、SEU及びSETが検出されない場合があるので不都合である。これらの事象のうちの1つの事象後のREFCLKの迅速な回復は、スレッショルド・レベルより低い電圧レベルを出力するためのキャパシタの電荷の十分な低減をもたらさない。しかしながら、これらの瞬間的(過渡的)事象は、なおも、ロック検出回路31により検出される。この検出が図3aを参照して説明される。
【0025】
上記の例では、REFCLKは、実際には機能せず、ロックの喪失が考慮されなかった。このエラーを考慮しないのは、PLL出力信号に依拠する回路にとって好ましくない。最終的に、PLL出力信号に依存する他の回路は適正に機能せず、そして、唯一の解決法は、PLL10を採用する回路全体をリセットすることである。しかしながら、改善(増強)されたロック検出信号によりエラーを予想する場合、回路全体内の個々の部品のみをリセットすることが必要となる。これは、SEE事象、SEU事象及びSET事象から迅速にエラー回復できるようにする。先に言及したように、従来のロック検出では対処できない他の好ましくない事象は、REFCLKの迅速な喪失及び回復を除いて、基準クロックの完全な喪失や、REFCLKとFBKCLKとの間の位相シフトがある。
【0026】
従来のロック検出回路により検出されない事象に対処するために、図2に、改善(増強)されたロック検出セクション52を有する一例のPLL50を示す。この例では、ロック検出部54は、REFCLK及びFBKCLKを監視して、拡張された(定常状態)ロック検出信号を信号線55上に与え、また、追加の高速ロック検出信号を信号線60上に与える。これらについては更に、図3a〜図3dを参照して説明される。ロック検出部54は、高速ロック検出回路及び拡張ロック検出回路の両方を備えるこてができ、また、高速ロック検出信号のみ又は拡張されたロック検出信号のみを出力するようにもできる。
【0027】
また、増強されたロック検出セクション52には、位相アライメント検出部61及び基準クロック検出部63が含まれる。位相アライメント検出部61は、位相アライメント検出信号を信号線62上に生成し、基準クロック検出部63は、基準クロック検出信号を信号線64上に生成する。位相アライメント検出部61の一例の回路が、図4aを参照して更に説明される。基準クロック検出部63の一例の回路が、図5aを参照して更に説明される。
【0028】
図2の例では、拡張ロック検出信号、高速ロック検出信号、位相アライメント検出信号、及び基準クロック検出信号は、ロック検出論理66へ送られる。ロック検出論理66は、増強されたロック検出信号を信号線68上に出力する。ロック検出論理66は、例えば、論理AND又はNANDゲートであり、これは、様々なロック・コンポーネントのそれぞれがロックされた状態を確証するとロック検出信号を生成する。ロック検出論理66はまた、マルチビット信号を信号線68及び70上に生成するように構成され得る。マルチビット信号は、例えば、拡張ロック又は定常状態ロックが達成されたが、高速ロックはされていないことを示すことができる。また、逆に、マルチビット信号は、高速ロックが達成されたが、拡張されたロックが達成されていないことを示すこともできる。次いで、この情報は、回路コンポーネントへ与えられる。この情報を用いて、回路をパワーアップすること、アイドル状態にすること、又はリセットすることが安全であるときに、それを示すことができる。
【0029】
図3aは、一例のロック検出部54の回路図を示し、そのロック検出部54は、動作において、拡張されたロック信号及び高速ロック検出信号を生成する。FBKCLKはDフリップフロップ100へ通信され、REFCLKはDフリップフロップ102へ通信される。信号線22a上の反転されたFBKCLKは、Dフリップフロップ106のクロックへ通信される。REFCLKは、Dフリップフロップ108のCLK入力へ通信される。フリップフロップ106の反転出力は、信号線106aでDフリップフロップ116へ通信され、フリップフロップ108の出力を用いて、信号線108aを介してDフリップフロップ116のクロックをトリガする。高速ロック検出信号が、Dフリップフロップ116の出力に生成される。
【0030】
フリップフロップ100は、FBKCLKを用いてFBKCLKの半分の周波数を有する信号を信号線100a上に生成するように、構成される。これは、信号線100b上のフリップフロップ100の反転出力をそのD入力に供給することにより達成される。信号線22a上の反転FBKCLK信号を用いて、Dフリップフロップ106はトリガされ、それにより、信号線100a上の信号を90度位相がずれるようにシフトさせ、この信号を信号線106a上に生成する。
【0031】
フリップフロップ100と同様の構成で、フリップフロップ102は、REFCLK20の半分の周波数を有する信号を信号線102a上に生成するように構成されている。フリップフロップ108はまた、REFCLK(REFCLKは反転されていない)によりトリガされる。Dフリップフロップ108は、信号線102a上の信号に対して180度位相がずれている信号を信号線108a上に生成する。これは、フリップフロップ102の僅かな遅延に起因するものであり、それは、Dフリップフロップ108をトリガすることにより信号線102a上の信号のハイ値がローになる前に捕捉することを可能にする。
【0032】
この結果生じた高速ロック検出信号が図3bのタイミング図に示され、信号線106a上の信号をD入力として用い、信号線108a上の信号をフリップフロップ116へのクロック入力として用いる。「高速ロック」条件は、Dフリップフロップ116が図3bに示される波形に従ってトリガされるときに満たされる。従って、高速ロック検出信号を用いて、ロックの瞬間的喪失(過渡的喪失)を検出することができる。ロックの過渡的喪失は、或る過渡時間量の間生じる。この過渡時間量は、SET型事象、又は他の型のSEE事象又はSEU事象と関連した時間である。その上、過渡時間は、REFCLKサイクル又は1FBKCLKの1サイクルの周期より小さい。
【0033】
この例におけるフリップフロップは、立ち上がり端でトリガされるが、多入力フリップフロップ又はラッチを含むいずれの種類のフリップフロップ又はラッチを用いてもよい。全ての論理ゲート及びフリップフロップは、コモン電圧Vn110及び電源電圧Vp112により給電される。しかしながら、様々な電源部品を用い得る。これらのタイミング図の信号は、矩形波形として描かれているが、それらの信号は、例えば、正弦波、三角波、又はいずれの様々な他の形状のパルスをも含む様々な波形を取り得ることを理解すべきである。
【0034】
拡張されたロック喪失検出信号55を発生するために、高速ロック検出信号がフィルタ118へ通信される。フィルタ118は、インバータ120a及び120b、キャパシタ120、及び抵抗124を含む。フィルタ118の機能の1つは、拡張ロック喪失検出信号のために用いられ得る安定した信号を維持することである。高速ロック検出信号からの電圧振動のような電圧振動を、フィルタ118により減衰させることができる。例えば、図3cに示されるように、REFCLK信号は、その周波数で僅かな「ジッタ」を有し得る。REFCLKが短い期間の間「ジッタ」を生じるが、信号線55上の拡張ロック検出信号は安定した状態にとどまる。
【0035】
図3cに示されるように、ジッタは、キャパシタ122に充電を生じさせ、電圧レベル122aが上昇し始める。この電圧レベルがインバータ118b内のスレッショルド・レベル120cより下に留まる場合、拡張されたロック検出信号は依然ハイにとどまる。拡張ロック検出信号は、拡張された時間の間にロック条件に適合しなかった後にのみローになる。その拡張時間は過渡時間より長く、そしてそれは、SEE事象、SET事象、又はSEU事象と関連しないPLLアップセットと関連した時間値を有し得る。拡張された時間は、例えば、REFCLKサイクル又はFBKCLKサイクルの周期より長い。
【0036】
REFCLKが数クロック・サイクル(又は少なくとも1つのクロック・サイクル)より多いクロック・サイクルの間不安定であるか、又は不安定状態が頻繁に生じる場合(123)、キャパシタ122は、拡張ロック検出信号をローにするのに十分なほどに充電する。これは、図3dに示される。
【0037】
高速ロック検出信号60及び拡張ロック検出信号55の両方は、集積回路部品に非常に有用な信号であり、クロックが喪失されたとき、又はクロックが回復されたとき、又はクロックが迅速に喪失されて回復されたときにそれを判定するために有用である。これにも拘わらず、基準クロックの位相シフト又は喪失は、ロック検出部54のみによっては検出されない場合があり得る。図3eは、クロック周波数の位相シフト130を示す。この位相シフト130は約45度である。拡張ロック検出信号及び高速ロック検出信号の両方は、位相がシフトされてもハイのままである。REFCLKからの位相偏差の殆ど無い又は全く無いPLL出力を要求する応用にとって、これは問題となり得る。例えば、PLL出力信号を介して信頼できる同期化を要求する2つの別々の集積回路は、悪い影響を及ぼされる。
【0038】
REFCLKが完全に喪失される他の考慮され得る問題的な状況が、図3fに示されている。REFCLKが喪失された或る時点「t」131後に、信号線108a上の信号はハイに留まり、Dフリップフロップ116に対しての追加のトリガを妨げる。拡張ロック検出信号及び高速ロック検出信号は、REFCLKが時点「t」131後にサイクルを繰り返さないにも拘わらず、ハイに留まる。これはまた、PLL10に依拠する応用にとって問題である。位相アライメント検出信号及び基準クロック信号を、増強されたロック検出セクション52に組み込むことは、基準クロックの喪失及び位相ミスアライメントの両方と関連したエラーを低減又は排除する。
【0039】
位相不一致と関連したエラーを検出するために、図4aは、位相アライメント検出部61、即ち、増強されたロック検出セクション52の1つのコンポーネントの回路の例を示す。位相アライメント検出回路61は、排他的NORゲート140への入力として、信号線100a上の信号(この信号は、図3aに示すREFCLKから導出される)と、信号線102a上の信号(この信号は、図3aにおけるFBKCLKから導出される)とを受け取る。排他的NORゲート140は、信号線100a上の信号と102a上の信とを比較し、これらの信号が互いに同相であるときにハイ電圧信号を出力する。2つの信号の比較は、必ずしも排他的NORゲートにより実行される必要はない。これら2つの信号が同相であることを示す出力を生成する任意の論理回路又はデバイスを用いることができる。また、信号線100a及び102a上の信号の代わりに、異なる信号を用いることもできる。REFCLK及びFBKCLKを、それぞれ、信号線100a及び102a上の信号の代わりに用いることもできる。
【0040】
ひとたび信号線100a上の信号と102a上の信号とが比較されると、排他的NORゲート140(又は他の代替の論理)の出力は、フィルタ141へ入力される。フィルタ141は、可変抵抗142、抵抗144、キャパシタ146、及びインバータ148a及び148bを備え得る。このフィルタの目的は、電圧をキャパシタ146に蓄積し、それによりインバータ148a及び148b内の内部スレッショルド・レベルが、上記2つの入力クロック信号が同相であることを示す位相不一致出力を生成することである。
【0041】
REFCLK及びFBKCLKが同相であることを示すハイ電圧を有する位相アライメント検出信号は、図4bのタイミング図に示されている。信号線150上の信号の電圧レベル(即ち、キャパシタ146に跨る電圧)は、一定レベルにとどまる。信号線150上の信号の電圧レベルがスレッショルド・レベル151より上である限り、信号線152上の信号(即ち、インバータ148aから出力された信号)の電圧レベルは、ローにとどまる。インバータ148aでのロー電圧は、信号線62上におけるインバータ148bの出力をハイに保つ。このハイ電圧レベルは、位相の一致を表す。
【0042】
上記で説明したよに、フィルタ141は可変抵抗142を含み得る。この可変抵抗142を用いて、信号線150上の位相アライメント検出信号を「チューン」し、それにより、位相不一致の或る一定のマージンが許される。例えば、高い周波数PLLは、元のREFCLK20と比較して15度の位相誤差マージン内でのみFBKCLK信号を発生することが可能である。可変抵抗は、増強されたロック検出セクション52の位相不一致検出コンポーネントを、特定のPLLに対してチューンすることを可能にする。これは、PLL10の或る程度の汎用性および特定用途向けの設計を提供する。可変キャパシタ(図示せず)を、位相アライメント検出部61をチューンするため用いることもできる。
【0043】
タイミング図の図4cに示されるように、信号線100a上の信号と信号線102a上の信号との間の位相不一致が小さい場合、信号線62上の位相アライメント検出信号はハイにとどまる。しかしながら、可変抵抗が調整されるか又は位相検出61のための異なる回路が用いられる場合には、小さい位相差により、位相アライメント検出信号がローにされ得る。位相検出用回路61の出力及び位相アライメント検出信号の許容度は、回路の設計されたRC特性に依存する。PLL10を採用する外部回路コンポーネントのような外部回路コンポーネントは、可変の抵抗又はキャパシタに対して直接のフィードバックを与える。例えば、1つのそのような外部回路は、複数の異なる動作モードを有し得る。1つのモードはアクティブ・モードである。別のモードはスタンバイ・モードである。アクティブ・モードは、位相不一致について厳しい許容度を要求し、一方、スタンバイ・モードはそうではない。回路は、フィルタ141のRCパラメータを調整して、アクティブ・モードであるときに位相不一致について厳しい許容度を生成することができる。回路がスタンバイ・モードへ切り替わると、許容度を上げることができる。これは、位相不一致が回路に直接に影響を及ぼさないとき、妨害になるような位相不一致誤差信号を阻止する。
【0044】
エラー事象が生じる場合、位相アライメント検出信号はローになる。図4dのタイミング図は、信号線150上の信号のロー電圧レベルが位相アライメント検出信号62のロー電圧レベルをもたらすことを示す。この例では、排他的NORゲート140からの出力は、スレッショルド・レベル151にほぼ等しいか又はそれより大きい電圧レベルがキャパシタ146に到達するのを阻止するのに十分な位相不一致を有する。基本的には、スレッショルド・レベル151にうち勝つための十分な電荷は、キャパシタ146に蓄積されない。その結果として、インバータ148aがロー電圧信号を信号線152上に出力する。次いで、信号線152上のロー電圧信号は、ハイ電圧に変換される。
【0045】
ロック検出部54内の回路と同様に、論理ゲート及び回路のコンポーネントは、コモン電圧Vn110及び電源電圧Vp112により給電される。しかしながら、他の電源コンポーネントを用いてもよいことが理解される。
【0046】
位相不一致を検出することの他に、REFCLKが喪失されたときにそのことを検出することも有効である。図5aの概略図は、基準クロック検出部63の一例を実施する回路を示す。全体として、基準クロック検出部63はREFCLKを受け取り、基準クロック検出信号が信号線64上に発生される。この例では、REFCLKが検出されたときに、基準クロックの喪失検出信号はハイである。基準クロックが喪失されたとき、信号はローになる。REFCLKの喪失は、更に、図5b及び図5cを参照して説明される。
【0047】
基準クロックを検出するために、基準クロック検出部63の回路例は、3つの構成部分を備える。即ち、これらの構成部分は、ホールド回路154、リセット回路156及びフィルタ158である。
【0048】
第1の構成部分であるホールド回路154は、信号線160上のリセット信号(RESET)及びREFCLKを入力として受け取る。ホールド信号(HOLD)は、信号線162上に出力される。RESET及びHOLDは、ANDゲート164へ入力されて、出力信号を信号線164a上に生成する。信号線164a上の信号及びREFCLKは、ORゲート166へ通信される。HOLDは、REFCLK及び信号線164a上の信号に対して実行された論理OR演算の結果である。
【0049】
動作に関して、REFCLKがハイになると、ORゲート166はハイ信号を出力し、これにより、HOLDがハイの値を有することになる。ホールド回路154の内部で、HOLDはANDゲート164へ通信される。RESET及びHOLDの両方がハイであるとき、信号線164a上にハイ電圧レベルの信号が結果として生じる。信号線164a上の信号が、ORゲート166がハイ出力を維持するようにORゲート166をセットする。
【0050】
正常な動作の下で、信号線164a上の信号がローである場合には、HOLDはREFCLKに追従する。即ち、REFCLKがハイであるとき、HOLDはハイであり、REFCLKがローであるとき、HOLDはローである。しかしながら、上記で説明したように、信号線164上の信号がハイであるとき、ORゲート166はハイ出力を維持する。従って、ひとたびREFCLKが検出されると、HOLDはハイを維持する。
【0051】
HOLDをロー電圧へ変えるために、RESETがロー値へと切り替えられる。RESETがローになると、信号線164上の信号もローになる。REFCLKがローに回帰する(cycle)と、ORゲート166はロー出力信号を生成する。その結果として、HOLDはローとなる。ホールド回路154がローのRESET信号を周期的に受け取る場合、その信号を用いて、REFCLKが循環しているかどうかを検証することができる。周期的な「リセット」が無い場合、ホールド回路154は、基準クロックの最初のサイクルのみを検出する。
【0052】
ローのRESETを周期的に発生するために、リセット回路156が用いられる。リセット回路156は、HOLDを入力として受け取り、RESETを出力する。HOLDはトランスミッション・ゲート168へ結合される。HOLD及びその反転は、トランスミッション・ゲート168のゲート端子に結合される。HOLDはまた、トランスミッション・ゲート168のトランスミッション・ノードに結合される。キャパシタ170、抵抗172、及びインバータ174は、トランスミッション・ゲート168の別のトランスミッション・ノードに結合される。
【0053】
RESET上の周期的パルスは、トランスミッション・ゲート168を用いてキャパシタ170を充電し放電することにより発生される。キャパシタ170上の電圧がインバータ174の内部スレッショルド・レベルを通過すると、RESET上にロー・パルスが発生される。
【0054】
キャパシタ170を充電及び放電するために、HOLDを用いる。通常、REFCLKがアイドル状態であるとき又はHOLDがローであるとき、キャパシタ170は、電荷を保持していないか又は放電している。従って、ロー電圧がキャパシタ170の両端間に存在し、インバータ174はハイのRESETを出力する。この状態の下で、キャパシタ170は蓄積するのを阻止される。ローのHOLDが、トランスミッション・ゲート168内に「短絡(short)」を生成し、HOLDのロー電圧が、キャパシタ170へ直接に通されることにより、電荷が蓄積するのが阻止される。
【0055】
しかしながら、HOLDがハイになると、トランスミッション・ゲート168は、「開路(open)」にされ、キャパシタ170は充電を始める。キャパシタ170が、インバータ174内のスレッショルド・レベルに到達すると、ローRESETが出力される。
【0056】
再びホールド回路154についてであるが、ローのRESETは、ロー信号を、ANDゲート164の出力の信号線164a上に生成する。REFCLKがローになると、ORゲート166はローのHOLDを生成する。次いで、このローのHOLDは、キャパシタ170がトランスミッション・ゲート168を介して放電するのを可能にする。放電は、HOLDが再びハイになるまで続く。従って、RESET上に周期的パルスが生成される。
【0057】
パルス、又はキャパシタ170の充電及び放電の速度は、リセット回路156のRC特性の設計により構成され得る。これは、抵抗172又はキャパシタ170の選定により行われる。
【0058】
最後に、フィルタ158を用いて、RESETとHOLDとを弁別する。典型的には、基準クロックが循環(サイクル)していないとき、RESETはハイであり、HOLDはローである。対照的に、基準クロックが循環しているとき、RESETは周期的にローになるが、基準クロック周期の大部分の間、RESETはハイである。同様に、HOLDは周期的にローになるが、また、基準クロック周期の大部分の間はハイのままである。
【0059】
基準クロック検出信号を生成するために、RESET及びHOLDの両方がフィルタ158へ入力される。フィルタ158は、NANDゲート176、抵抗178、キャパシタ180、及びインバータ182を含む。NANDゲート176を用いて、RESETとHOLDとを比較する。抵抗178及びキャパシタ180を組み合わせて用いて、雑音をフィルタリングし、電荷を蓄積する。キャパシタ180の両端間の電圧がハイであるとき、インバータは、REFCLKが循環していないことを示すロー電圧を出力する。従って、RESETがハイであり、HOLDがローである(REFCLKが循環していない場合)とき、NANDゲート176の出力はハイであり、そしてキャパシタ180は充電する。キャパシタ180の両端間の電圧が、キャパシタ180内の内部スレッショルド電圧より高いか又は高くなる場合、ローの基準クロック検出信号がインバータ182から出力される。これは、REFCLKが循環していないことを示す。
【0060】
しかしながら、RESET及びHOLDがハイである(又はREFCLKの周期の大部分の間ハイである)場合、NANDゲート176はロー電圧を出力する。このロー電圧は、キャパシタ180に放電を行わせる。キャパシタ180の両端間の電圧がインバータ182内の内部スレッショルド・レベルより下がるとき、ハイの基準クロック検出信号が出力される。このハイの基準クロック検出信号は、REFCLKが循環していることを示す。
【0061】
図5b及び図5cは、喪失されたREFCLK検出の2つの例示的タイミング図を示す。図5bにおいて、REFCLKは、ロー・サイクル中の時点「t」183aに喪失される。RESETからのパルスは、キャパシタ170がインバータ180内のスレッショルド電圧レベルに到達したときに、周期的に送られる。ローのRESETパルスが送られたとき、ANDゲート164からの信号線164a上の信号は、ローになる。これにより、HOLDがローになる。時点「t」183aの後、キャパシタ170は、REFCLKがホールド回路154を「セット」しないので、充電することができない。最終的に、基準クロック喪失検出信号もまた、キャパシタ180がインバータ182内のスレッショルド・レベルより上に充電するので、ローになる。上記で説明したように、キャパシタ170の充電及び放電の形状は、リセット回路156のRC特性により形成される。リセット回路156の充電及び放電の特性の1つの形状は、信号線171上に生じる信号トレース170aにより示される。トレース170aは、キャパシタ170の両端間の電圧を表す。対照的に、図5cにおいて、トレース170bは、異なる充電及び放電の特性を有するキャパシタ170(又はリセット回路156)を表す。
【0062】
また、或る時点「t」183b後のハイのサイクルでのREFCLKの喪失が、図5cに示されている。この例では、キャパシタ170は、スレッショルド電圧レベルに到達するまで充電を続ける。RESETはハイに留まり、HOLDはローに留まる。再び、基準クロック検出信号は、キャパシタ180がスレッショルド電圧レベルより上に充電されるとローになる。図5b及び図5cのタイミング図は、回路設計者の選好又は設計に応じて変わる。
【0063】
ひとたび4つの信号全てが計算されると、拡張ロック検出信号、高速ロック検出信号、位相アライメント検出信号、及び基準クロック検出信号は、全て、ロック検出論理66で組み合わされる。前に図2で説明したように、4つの信号全てはロック検出論理66へ入力されて、増強されたロック検出信号を信号線68上に発生する。図6aに示されるように、ロック検出論理66はANDゲート68を備える。しかしながら、他の例では、これら入力信号のうちの2つのみを用いてもよい。例えば、図6bに示されるように、ロック検出論理回路は、拡張ロック検出信号及び高速ロック検出信号を受け取るANDゲート186を備える。これらの2つの信号のみが、増強されたロック検出信号を生成するために用いられる。また、他の例では、幾つかの論理演算を備える。ロック検出論理66は、2以上のロック検出信号を出力してもよい。信号線68及び70上の2つの信号を用いて、増強されたロック検出回路52又はPLL10についての追加の情報又は状態を伝えることができる。
【0064】
図6cは、マルチビット出力ロック検出論理66の一例である。そこにおいて、ロック検出論理66は、ANDゲート188及びORゲート190を備える。図6cにおけるロック検出論理66の信号線68及び70上の2ビット出力は、PLL10についての情報を表1に従って出力する。
【0065】
【表1】
【0066】
上記の例では、ORゲート190は、PLL10がREFCLKを喪失したか、又はPLL10の位相がずれたかを、決定する。ANDゲート188を用いて、高速ロック検出信号及び拡張ロック検出信号がハイであるかを決定する。マルチビット信号を用いることにより、回路設計者は、PLL10又はPLL10内のコンポーネントに依存する応用に対して、異なる命令を渡すようにすることが可能になる。例えば、SETは、REFCLKが僅かに位相ずれするようにシフトさせる。回路コンポーネントへマルチビット信号を送って、位相の再アライメントが達成されるまで、アイドル状態へ行くようにする(表1において、「1」、「0」として表される)。しかしながら、拡張ロック検出信号又は高速ロック検出信号がローになる場合、回路コンポーネントへ送られるマルチビット信号は、「リセット」である(表1において、「1」、「1」又は「1」、「0」として表される)。SET型の事象に対する回路コンポーネントの応答は、発生された増強されたロック検出信号の種類に依存する。
【0067】
PLL及びそのロック検出は、多くの形態を取ることが可能である。論理演算の多くは、複数の論理ゲート及び部品の様々な組み合わせにより実行されることができる。多くの応用に対して、拡張ロック検出部54又はPLLの例が、DSP(デジタル信号プロセッサ)、ASIC、又はFPGA(フィールド・プログラマブル・ゲート・アレイ)上に実現され得る。一例では、ロック検出は、特定用途向け集積回路、即ち、特定の使用のために特定の機能を実行するようにカスタマイズされた「ASIC」で実現される。他の例もまたソフトウエアPLLで実現されることができる。これらのPLLは、それぞれのブロックに対してのソフトウエア均等物を用いてPLLを実現する。これらのPLLは、典型的には、DSP又はマイクロプロセッサ上で実行される。ソフトウエアのPLLは、DSPを安価に容易にプログラムできるようになったことに主に起因して、一層一般的になりつつある。
【0068】
従って、上記で説明した装置及び方法は、例えば、ディスク、CD−ROM又はDVD−ROMのようなキャリア媒体、読み出し専用メモリ(ファームウエア)のようなプログラムされたメモリ、又は光学的又は電気的信号キャリアのようなデータ・キャリア上のソフトウエア・コードとして具体化され得る。従って、そのコードは、従来のプログラム・コード、又はマイクロコード、又は、例えば、ASICやFPGAをセットアップ又は制御するコードを備え得る。コードはまた、例えば、再プログラム可能な論理ゲート・アレイのような再構成可能な装置を動的に構成するためのコードを備え得る。同様に、コードは、例えば、ベリログ(Verilog)やVHDL(超高速度集積回路ハードウエア記述言語)のようなハードウエア記述言語のためのコードを備え得る。当業者が理解するように、コードは、互いに通信する複数の結合されたコンポーネント間に分散され得る。適切である場合には、上記の例はまた、アナログ・ハードウエアを構成するためのフィールド(再)プログラム可能アナログ・アレイ又は類似のデバイス上で動作するコードを用いて実現され得る。
【0069】
上記の例は、増強されたロック検出を備えるPLLを述べている。拡張されたロック検出信号、高速ロック検出信号、位相アライメント検出信号、及び基準クロック検出信号は、増強されたロック検出信号を発生するために様々な組み合わせに組み合わされ得る。増強されたロック検出信号は、上記の信号のうちの1又はそれより多くの信号について論理演算を実行するロック検出論理回路から発生され得る。増強されたロック検出信号は、PLL内の回路又はPLLの外部の回路により用いられて、PLLのロック状態を決定し得る。説明された例は単なる例示であり、本発明の範囲を限定するものと取るべきでないことを理解すべきである。特許請求の範囲は、説明された順序又はエレメントに限定されると述べられていない限り、そのように読むべきではない。従って、特許請求の範囲及びその均等物の範囲及び趣旨に入る全ての例は、本発明として主張されるものである。
【図面の簡単な説明】
【0070】
【図1a】図1aは、フェーズ・ロックド・ループ(PLL)のブロック図である。
【図1b】図1bは、ロック検出回路のブロック図である。
【図2】図2は、改良されたロック検出を有するPLLのブロック図である。
【図3a】図3aは、高速ロック及び拡張ロックの検出回路の回路図である。
【図3b】図3bは、高速ロック検出信号の発生を説明するタイミング図である。
【図3c】図3cは、高速ロック検出信号が検出され、拡張ロック検出信号が検出されない一例を示すタイミング図である。
【図3d】図3dは、高速ロック検出信号及び拡張ロック検出信号の発生を説明するタイミング図である。
【図3e】図3eは、ロック検出回路における位相ミスアライメントに対する不感受性を説明するタイミング図である。
【図3f】図3fは、基準クロックの喪失がロック検出回路により検出されないことを説明するタイミング図である。
【図4a】図4aは、位相アライメント検出回路の回路図である。
【図4b】図4bは、位相アライメント検出信号を示すタイミング図である。
【図4c】図4cは、位相アライメント検出信号の位相許容度を示すタイミング図である。
【図4d】図4dは、位相アライメント検出信号を示す別のタイミング図である。
【図5a】図5aは、基準クロック検出回路の回路図である。
【図5b】図5bは、ロー・サイクルでの基準クロックの喪失を示すタイミング図である。
【図5c】図5cは、ハイ・サイクルでの基準クロックの喪失を示すタイミング図である。
【図6a】図6aは、ロック検出論理回路の回路図である。
【図6b】図6bは、別のロック検出論理回路の回路図である。
【図6c】図6cは、更に別のロック検出論理回路の回路図である。
【技術分野】
【0001】
本発明は、一般に、周期信号のアライメントに関し、より詳細には、フェーズ・ロックド・ループ、ディレー・ロックド・ループ、クロック、及びデータ回復回路等により与えられるアライメントされた又はロックされた信号のロック検出に関する。
【背景技術】
【0002】
米国政府は、防衛脅威削減機関により与えられた契約No.DTRA01−03−D−0018及び交付No.DTRA01−03−D−0018−0001に関連した本発明の或る一定の権利を取得している。
【0003】
フェーズ・ロックド・ループ(「PLL」)は、アナログ電気システム及び通信システムにおいて広範囲に用いられてきた。益々厳しいタイミング制約で動作する今日の高性能のシステムにおいて、PLLは、より一般的なデジタル電子回路に導入されつつある。例えば、様々な回路応用に用いられる特定用途向け集積回路(「ASIC」)は、通常、クロック信号分配用のオンチップPLLを含む。
【0004】
PLLがクロック分配にもたらす重要な利点は、位相/遅延補償、周波数逓倍及びデューティ・サイクル補正である。PLLは、1つの周期信号又はクロックを、基準クロックの周波数倍数に対して位相合わせすることを可能にする。名前が示すように、PLLの出力は、入来する基準クロック信号にロックし、基準クロックの平均周波数に等しい周波数を有する周期出力信号を発生する。出力PLL信号が基準信号を追跡しているとき、PLLは「ロックされている」と言われる。
【0005】
しかしながら、PLLは、ホールドイン又はロック・レンジと呼ばれる或る限定された周波数範囲又は周波数シフトにわたってのみロック状態を維持する。PLLは、基準周波数がゆっくり変化する場合には、一般に、その基準信号をそのロック・レンジにわたり追跡する。この最大の「ロックド・スイープ・レート」は、PLLがロック状態を維持する基準周波数の最大変化率である。周波数がこのロックド・スイープ・レートより速く変わる場合、PLLは、ロック状態から外れる。
【0006】
他の要因も、予期せずに突然起こり得るロックの喪失の原因になり得る。例えば、粒子放射(航空宇宙応用では珍しくない)により引き起こされる単一事象過渡は、PLL回路を妨害し、ロックの喪失を引き起こし得る。宇宙応用、兵器応用、又は航空応用で用いられる集積回路は、そのような荷電粒子放射に暴露される可能性が高い。固体集積回路は、単一の荷電粒子により引き起こされる障害の影響を受けやすい。粒子に誘発された回路の障害はランダムであり、これを一般に単一事象効果(SEE)と呼ぶ。SEEは、多くの形態を呈する。粒子の衝突により、格納されたデータのビット・フリップ(bit flip)や、格納されたデータの他の形の破損をもたらす場合、これは、単一事象反転(SEU)又はソフトウエア・エラーとして知られている。粒子により、論理回路のノード上に過渡的電圧障害を引き起こす場合、これは、単一事象過渡状態(SET)として知られている。ノードがクロック回路網にある場合、回路ノード上の一時的な電圧障害は、システムの一部で偽クロック・パルスを発生する。ロックの喪失は、検出されない場合には、回路動作を混乱させ、それに干渉し得る。
【0007】
ロックの喪失を検出するために、ロック検出器が用いられる。ロック検出器は、典型的には、基準クロック及びPLL出力の2つの信号の周波数を比較するために、それら2つの信号を監視する。周波数が一致している場合、PLLは、ロックされていると判断される。不都合にも、従来のロック検出回路は幾つかの欠点を有する。1つの欠点は、典型的なロック検出回路は基準クロックが破壊されたことを示さないことである。基準クロックは、例えば、SEUにより、多数のサイクルの間破壊されることがある。しかしながら、従来のロック検出スキームは、基準クロックの過渡的(瞬間的)喪失を検出しない。ほんの数サイクルに対して生じる破壊は、ロック検出器に、クロックが破壊されたことを検出するための十分な時間を与えないことがあり得る。場合によっては、このような遅い応答は、ロック検出信号の雑音又は「ジッタ」を減少させるため用いられるロック検出器内のフィルタに起因することがあり得る。
【0008】
フィルタリング技術の使用は、安定したロック検出出力を生成するのに有効であるが、フィルタリングされた信号は、ロック検出信号応答時間を増大させる。例えば、SETが発生する場合、基準クロックは、ほんの数クロック・サイクルだけ破壊される。数サイクルの場合には、基準クロックが回復してフィルタが電荷を再び蓄積し始める前に、ほんの少しの電荷量のみがロック検出器内のフィルタから放電される。SET、又は他の過渡的事象は、それが実際に出現するにも拘わらず、検出されない。
【0009】
その上、一部のロック検出回路は、特にロック検出回路がPLLの導出したクロックを評価し、基準クロックを評価しない論理を採用する場合には、基準クロックの過渡的喪失、更には基準クロックの全体喪失を検出しないであろう。この場合、ロック検出信号は、PLLクロックさえ発生されないときのロック状態に対応するであろう。或る場合には、基準クロックを喪失するロック検出回路は、PLLクロック出力の生成を継続する。PLL内の電圧制御発振器(VCO)が、PLLクロック出力を用いる回路の動作範囲外にある低い又は高い周波数に留められるまで、クロック出力は周波数を増加又は低減することを継続する。PLLクロック出力が正常な動作範囲外にずれた場合、PLLクロック出力を用いる回路で望ましくない結果が起こり得る。
【0010】
更に、従来のロック検出回路の別の欠点は、小さい偏差の位相のミスアライメント(misalignment)を識別できないことである。典型的には、ロック検出器は、位相のミスアライメントが60度以上のオーダに近づくまで識別することができない。位相同期を必要とする集積回路応用にとって、位相アライメントを検出しないことは好ましくないことである。
【発明の開示】
【発明が解決しようとする課題】
【0011】
全体的に、上記で説明したように、従来のロック検出器は、3つの主要な部分で欠点を有する。即ち、ロック信号の高速な喪失及び回復、基準クロックの喪失、位相誤差に関して、対処していない。PLLにおけるこれらの要因を考慮していないと、集積回路デバイスでエラーを引き起こす。例えば、PLLで発生されたクロック・サイクルにおけるSEU障害は、ASIC内のタイミング・セルにエラー状態を引き起こす。ASICは正常に機能せず、ASIC自体をリセットしなければ、そのエラーの原因は修正されない。ASIC全体のリセットを実行することは、上記で特定した応用(例えば、宇宙応用、兵器応用、又は航空応用)で用いられるシステムを含む、ASICに依拠するシステムに対して、好ましいことではない。しかしながら、PLLで発生されたクロック・サイクルがSET又はSEUエラーを検出するように設計された場合、ロック検出回路からのフィードバック信号は、ASIC内のタイミング・デバイスをリセットし、ASIC全体をリセットすることを回避することができる。従って、ASICは、所望の要領での動作を継続することができ、それにより、ASICに依拠する応用に対する好ましくない衝撃を回避することができる。従って、改良されたPLLロック検出器に対する必要性が存在する。
【課題を解決するための手段】
【0012】
フェーズ・ロックド・ループ(PLL)のロック状態を判定する改良されたシステム及び方法が提供される。ロック検出回路は、高速ロック検出信号を発生するロック高速喪失の検出回路を含む。この信号を用いて、例えば、単一事象過渡(SET)や単一事象反転(SEU)のような単一事象効果(SEE)を判定する。ロック検出回路はまた、信号の位相不一致を正確に検出するコンポーネントを含む。位相誤差を表す位相検出信号が発生される。上記の信号に加えて、拡張されたロック検出信号も発生される。拡張ロック検出信号は、定常状態のロック条件にあることを表す。一例では、全てのロック検出の特徴が組み合わされて、増強されたロック検出信号を形成する。全てのロック検出信号は、ロック条件又はロック状態を決定するために用いられる。他の例では、ロック検出の特徴のうちの限定された組の特徴が、ロック状態を決定するために選択される。
【0013】
別の例では、基準クロック検出信号は、基準クロックをワン・ショット(又は「ホールド」回路及び「リセット」回路)及びフィルタへ通信することにより、発生される。基準クロック信号が喪失されると、上記の回路の出力はローになる。基準クロック検出信号はまた、例えば、高速ロック検出信号や拡張ロック検出信号のような他の信号との論理演算にかけられて、組み合わされたロック検出信号が生成される。
【0014】
これら並びに他の態様及び利点は、適宜添付図面を参照して以下の詳細な説明を読むことにより、当業者には明らかになるであろう。更に、この概要は、単なる例示であり、特許請求の範囲を限定することを意図しないことが理解されるであろう。
【発明を実施するための最良の形態】
【0015】
現在好適な例が添付の図面と共に以下で説明されおり、様々な図面において、類似の参照番号は類似のエレメントを指す。
【0016】
上記で提示されたように、PLLに用いられる増強されたロック検出回路に対する必要性が存在する。従来のロック検出回路は、例えば、単一事象反転(SEU)や単一事象過渡(SET)のような単一事象効果(SEE)の適切な検出を提供しない。例えば、基準クロックの過渡的喪失、基準クロックの完全喪失、又は位相のミスアライメントのようなSEU事象及びSET事象を検出することが可能である増強されたロック検出回路が提供される。
【0017】
従って、増強されたロック検出回路は、ロックの高速の喪失及びロックの拡張された喪失の検出回路、基準クロックの喪失の検出回路、及び位相ミスアライメントの検出回路を含み得る。応用に応じて、これら回路の任意のものをロック検出論理回路に入力させて、増強されたロック検出信号を発生することができる。拡張ロック検出信号はまた、ロック検出論理回路へ入力される。ロック検出信号は、ロック検出論理回路内で論理AND演算を実行することにより、又は他の論理演算を実行することにより、発生される。また、増強ロック検出信号は、単一ビットのハイ又はローの値とすることができ、また、増強ロック検出信号は、増強ロック検出回路内の様々な条件やPLLのロック状態に対応するマルチビット信号とすることもできる。
【0018】
ここで図1aを参照すると、基本的PLL10は、位相−周波数検出器12、チャージ・ポンプ14、ループ(ロー・パス)・フィルタ16、電圧制御発振器(VCO)18、及びロック検出器30を含む。位相−周波数検出器12は、信号線20上の基準クロック信号(REFCLK)を受け取り、また、信号線22上の導出された(又はフィードバックの)クロック信号FBKCLKを受け取る。位相−周波数検出器12の出力は、チャージ・ポンプ14へ供給される。チャージ・ポンプ14の出力は、ループ・フィルタ16に結合される。ループ・フィルタ16はVCO18に結合される。VCO18の出力は、周波数分割器28へ通信される。周波数分割器28の出力は、位相−周波数検出器12へ通信され、また、ロック検出器30へ与えられる。ロック検出器30へはREFCLKも供給され、それにより、ロック検出器30は、信号線32上へロック検出信号を生成する。
【0019】
動作において、位相検出器12は、2つの入力周波数を比較して、それらの位相差の尺度である出力を発生する。例えば、位相−周波数検出器12は、REFCLKとFBKCLKとを比較し、REFCLKとFBKCLKとの位相/周波数差の大きさに比例する誤差信号を信号線24に発生する。説明の目的のため、位相検出器12の出力信号は、信号線24上のアップ・パルス又はダウン・パルスとして示され、そのアップ・パルス又はダウン・パルスは、典型的には、カウンタ(図示せず)へ入力され、このカウンタは、ループ・フィルタ16として作用して、VCO18を駆動する。別の例では、位相検出器12はnビット位相誤差信号を出力し、この信号を標準デジタル・フィルタへ出力することができる。
【0020】
信号線24上の誤差信号はチャージ・ポンプ14へ供給されて、PLL回路の位相検出器12の負荷を軽減する。チャージ・ポンプ14の電流は、ループ・フィルタ16に蓄積される電荷の大きさを制御し、従って、位相−周波数検出器12のものを、VCO18に与えられる信号線26上の制御電圧入力に変換する。VCO18は、信号線26上の制御電圧に比例する出力周波数を発生する。
【0021】
PLL10がロックされたとき、REFCLKとFBKCLKとの間に一定の位相差(通常はゼロ)が存在し、そしてそれらの周波数は一致される。2つの信号が等しい場合、位相検出器12からの信号線24上の出力の大きさはゼロである。2つの信号が異なる場合、位相検出器12は、信号線24へ位相差に対応する電圧信号を出力する。動作において、位相検出器12は、REFCLKとFBKCLKとを比較する。FBKCLKがREFCLKより遅れる場合、位相検出器12は、チャージ・ポンプ14に制御電圧を変えさせ、それによりVCO18は速度を上げる。同様に、FBKCLKがREFCLKより前へずれる場合、位相検出器12は、チャージ・ポンプ14に制御電圧を変えさせて、VCO18の速度を遅くさせる。ループ・フィルタ16は、チャージ・ポンプ14からの急激な制御入力を平滑化し、それにより、システムは、位相検出器12の行う焼成が極めて少ない状態に向かうようにする。その結果として、信号線34上のPLL出力が安定し、様々な集積回路応用に用いることができるようになる。1つのその応用はクロック発生回路である。
【0022】
しかしながら、PLL10が安定した出力を信号線34上に生成することができないであろう多くの状況が存在する。ロック検出器30は、REFCLK及びFBKCLKを監視することにより、安定した出力が出力されるか又はされないときにそのことを示す。安定した出力が存在しない場合、ロック検出器30は、「ロック条件に適合していないこと」に対応する信号を信号線32上に生成する。
【0023】
ロック条件に適合しないようにさせる1つの状況は、REFCLKが入力周波数に対して低すぎるか又は高すぎる場合である。PLL回路において、VCOは、多くの場合、所与の周波数範囲で動作するように設計されている。例えばREFCLKの周波数が低すぎる場合、VCOは、その最低周波数に留められた波形を出力する。VCOの最低動作周波数は、REFCLKの周波数より高い周波数である。従って、FBKCLKの周波数は、REFCLKのそれよりも高い。ロック検出器30がREFCLK信号及びFBKCLK信号を評価するとき、ロック検出器30は、出力周波数における差を弁別し、「非ロック」状態に対応する出力信号を信号線32上に生成する。
【0024】
上記で説明したように、ロック検出回路30を用いてREFCLK及FBKCLKを評価する。代替例のロック検出回路31が図1bに示されている。このロック検出回路31は、フィルタリングされないコンポーネント44及びフィルタ48を含む。REFCLK及びFBKCLKの両方が、フィルタリングされないコンポーネント44へ送られる。遅延デバイス又は通常の論理を用いて、REFCLKとFBKCLKとが比較され、フィルタ48によりフィルタリングされる。時間の経過と共に、フィルタ48内のキャパシタ(図示せず)が充電し、そのキャパシタの電圧がロック状態を示すスレッショルド電圧を越えるとロック信号を生成する。ひとたびこれが起こると、ロック検出信号はロックを示す。フィルタ48内のキャパシタは、充電することを継続するか又は蓄積された電荷で変動するが、しかしながら、ロック状態を示すスレッショルド電圧又はそれより上に留まる。これは、SEE、SEU及びSETが検出されない場合があるので不都合である。これらの事象のうちの1つの事象後のREFCLKの迅速な回復は、スレッショルド・レベルより低い電圧レベルを出力するためのキャパシタの電荷の十分な低減をもたらさない。しかしながら、これらの瞬間的(過渡的)事象は、なおも、ロック検出回路31により検出される。この検出が図3aを参照して説明される。
【0025】
上記の例では、REFCLKは、実際には機能せず、ロックの喪失が考慮されなかった。このエラーを考慮しないのは、PLL出力信号に依拠する回路にとって好ましくない。最終的に、PLL出力信号に依存する他の回路は適正に機能せず、そして、唯一の解決法は、PLL10を採用する回路全体をリセットすることである。しかしながら、改善(増強)されたロック検出信号によりエラーを予想する場合、回路全体内の個々の部品のみをリセットすることが必要となる。これは、SEE事象、SEU事象及びSET事象から迅速にエラー回復できるようにする。先に言及したように、従来のロック検出では対処できない他の好ましくない事象は、REFCLKの迅速な喪失及び回復を除いて、基準クロックの完全な喪失や、REFCLKとFBKCLKとの間の位相シフトがある。
【0026】
従来のロック検出回路により検出されない事象に対処するために、図2に、改善(増強)されたロック検出セクション52を有する一例のPLL50を示す。この例では、ロック検出部54は、REFCLK及びFBKCLKを監視して、拡張された(定常状態)ロック検出信号を信号線55上に与え、また、追加の高速ロック検出信号を信号線60上に与える。これらについては更に、図3a〜図3dを参照して説明される。ロック検出部54は、高速ロック検出回路及び拡張ロック検出回路の両方を備えるこてができ、また、高速ロック検出信号のみ又は拡張されたロック検出信号のみを出力するようにもできる。
【0027】
また、増強されたロック検出セクション52には、位相アライメント検出部61及び基準クロック検出部63が含まれる。位相アライメント検出部61は、位相アライメント検出信号を信号線62上に生成し、基準クロック検出部63は、基準クロック検出信号を信号線64上に生成する。位相アライメント検出部61の一例の回路が、図4aを参照して更に説明される。基準クロック検出部63の一例の回路が、図5aを参照して更に説明される。
【0028】
図2の例では、拡張ロック検出信号、高速ロック検出信号、位相アライメント検出信号、及び基準クロック検出信号は、ロック検出論理66へ送られる。ロック検出論理66は、増強されたロック検出信号を信号線68上に出力する。ロック検出論理66は、例えば、論理AND又はNANDゲートであり、これは、様々なロック・コンポーネントのそれぞれがロックされた状態を確証するとロック検出信号を生成する。ロック検出論理66はまた、マルチビット信号を信号線68及び70上に生成するように構成され得る。マルチビット信号は、例えば、拡張ロック又は定常状態ロックが達成されたが、高速ロックはされていないことを示すことができる。また、逆に、マルチビット信号は、高速ロックが達成されたが、拡張されたロックが達成されていないことを示すこともできる。次いで、この情報は、回路コンポーネントへ与えられる。この情報を用いて、回路をパワーアップすること、アイドル状態にすること、又はリセットすることが安全であるときに、それを示すことができる。
【0029】
図3aは、一例のロック検出部54の回路図を示し、そのロック検出部54は、動作において、拡張されたロック信号及び高速ロック検出信号を生成する。FBKCLKはDフリップフロップ100へ通信され、REFCLKはDフリップフロップ102へ通信される。信号線22a上の反転されたFBKCLKは、Dフリップフロップ106のクロックへ通信される。REFCLKは、Dフリップフロップ108のCLK入力へ通信される。フリップフロップ106の反転出力は、信号線106aでDフリップフロップ116へ通信され、フリップフロップ108の出力を用いて、信号線108aを介してDフリップフロップ116のクロックをトリガする。高速ロック検出信号が、Dフリップフロップ116の出力に生成される。
【0030】
フリップフロップ100は、FBKCLKを用いてFBKCLKの半分の周波数を有する信号を信号線100a上に生成するように、構成される。これは、信号線100b上のフリップフロップ100の反転出力をそのD入力に供給することにより達成される。信号線22a上の反転FBKCLK信号を用いて、Dフリップフロップ106はトリガされ、それにより、信号線100a上の信号を90度位相がずれるようにシフトさせ、この信号を信号線106a上に生成する。
【0031】
フリップフロップ100と同様の構成で、フリップフロップ102は、REFCLK20の半分の周波数を有する信号を信号線102a上に生成するように構成されている。フリップフロップ108はまた、REFCLK(REFCLKは反転されていない)によりトリガされる。Dフリップフロップ108は、信号線102a上の信号に対して180度位相がずれている信号を信号線108a上に生成する。これは、フリップフロップ102の僅かな遅延に起因するものであり、それは、Dフリップフロップ108をトリガすることにより信号線102a上の信号のハイ値がローになる前に捕捉することを可能にする。
【0032】
この結果生じた高速ロック検出信号が図3bのタイミング図に示され、信号線106a上の信号をD入力として用い、信号線108a上の信号をフリップフロップ116へのクロック入力として用いる。「高速ロック」条件は、Dフリップフロップ116が図3bに示される波形に従ってトリガされるときに満たされる。従って、高速ロック検出信号を用いて、ロックの瞬間的喪失(過渡的喪失)を検出することができる。ロックの過渡的喪失は、或る過渡時間量の間生じる。この過渡時間量は、SET型事象、又は他の型のSEE事象又はSEU事象と関連した時間である。その上、過渡時間は、REFCLKサイクル又は1FBKCLKの1サイクルの周期より小さい。
【0033】
この例におけるフリップフロップは、立ち上がり端でトリガされるが、多入力フリップフロップ又はラッチを含むいずれの種類のフリップフロップ又はラッチを用いてもよい。全ての論理ゲート及びフリップフロップは、コモン電圧Vn110及び電源電圧Vp112により給電される。しかしながら、様々な電源部品を用い得る。これらのタイミング図の信号は、矩形波形として描かれているが、それらの信号は、例えば、正弦波、三角波、又はいずれの様々な他の形状のパルスをも含む様々な波形を取り得ることを理解すべきである。
【0034】
拡張されたロック喪失検出信号55を発生するために、高速ロック検出信号がフィルタ118へ通信される。フィルタ118は、インバータ120a及び120b、キャパシタ120、及び抵抗124を含む。フィルタ118の機能の1つは、拡張ロック喪失検出信号のために用いられ得る安定した信号を維持することである。高速ロック検出信号からの電圧振動のような電圧振動を、フィルタ118により減衰させることができる。例えば、図3cに示されるように、REFCLK信号は、その周波数で僅かな「ジッタ」を有し得る。REFCLKが短い期間の間「ジッタ」を生じるが、信号線55上の拡張ロック検出信号は安定した状態にとどまる。
【0035】
図3cに示されるように、ジッタは、キャパシタ122に充電を生じさせ、電圧レベル122aが上昇し始める。この電圧レベルがインバータ118b内のスレッショルド・レベル120cより下に留まる場合、拡張されたロック検出信号は依然ハイにとどまる。拡張ロック検出信号は、拡張された時間の間にロック条件に適合しなかった後にのみローになる。その拡張時間は過渡時間より長く、そしてそれは、SEE事象、SET事象、又はSEU事象と関連しないPLLアップセットと関連した時間値を有し得る。拡張された時間は、例えば、REFCLKサイクル又はFBKCLKサイクルの周期より長い。
【0036】
REFCLKが数クロック・サイクル(又は少なくとも1つのクロック・サイクル)より多いクロック・サイクルの間不安定であるか、又は不安定状態が頻繁に生じる場合(123)、キャパシタ122は、拡張ロック検出信号をローにするのに十分なほどに充電する。これは、図3dに示される。
【0037】
高速ロック検出信号60及び拡張ロック検出信号55の両方は、集積回路部品に非常に有用な信号であり、クロックが喪失されたとき、又はクロックが回復されたとき、又はクロックが迅速に喪失されて回復されたときにそれを判定するために有用である。これにも拘わらず、基準クロックの位相シフト又は喪失は、ロック検出部54のみによっては検出されない場合があり得る。図3eは、クロック周波数の位相シフト130を示す。この位相シフト130は約45度である。拡張ロック検出信号及び高速ロック検出信号の両方は、位相がシフトされてもハイのままである。REFCLKからの位相偏差の殆ど無い又は全く無いPLL出力を要求する応用にとって、これは問題となり得る。例えば、PLL出力信号を介して信頼できる同期化を要求する2つの別々の集積回路は、悪い影響を及ぼされる。
【0038】
REFCLKが完全に喪失される他の考慮され得る問題的な状況が、図3fに示されている。REFCLKが喪失された或る時点「t」131後に、信号線108a上の信号はハイに留まり、Dフリップフロップ116に対しての追加のトリガを妨げる。拡張ロック検出信号及び高速ロック検出信号は、REFCLKが時点「t」131後にサイクルを繰り返さないにも拘わらず、ハイに留まる。これはまた、PLL10に依拠する応用にとって問題である。位相アライメント検出信号及び基準クロック信号を、増強されたロック検出セクション52に組み込むことは、基準クロックの喪失及び位相ミスアライメントの両方と関連したエラーを低減又は排除する。
【0039】
位相不一致と関連したエラーを検出するために、図4aは、位相アライメント検出部61、即ち、増強されたロック検出セクション52の1つのコンポーネントの回路の例を示す。位相アライメント検出回路61は、排他的NORゲート140への入力として、信号線100a上の信号(この信号は、図3aに示すREFCLKから導出される)と、信号線102a上の信号(この信号は、図3aにおけるFBKCLKから導出される)とを受け取る。排他的NORゲート140は、信号線100a上の信号と102a上の信とを比較し、これらの信号が互いに同相であるときにハイ電圧信号を出力する。2つの信号の比較は、必ずしも排他的NORゲートにより実行される必要はない。これら2つの信号が同相であることを示す出力を生成する任意の論理回路又はデバイスを用いることができる。また、信号線100a及び102a上の信号の代わりに、異なる信号を用いることもできる。REFCLK及びFBKCLKを、それぞれ、信号線100a及び102a上の信号の代わりに用いることもできる。
【0040】
ひとたび信号線100a上の信号と102a上の信号とが比較されると、排他的NORゲート140(又は他の代替の論理)の出力は、フィルタ141へ入力される。フィルタ141は、可変抵抗142、抵抗144、キャパシタ146、及びインバータ148a及び148bを備え得る。このフィルタの目的は、電圧をキャパシタ146に蓄積し、それによりインバータ148a及び148b内の内部スレッショルド・レベルが、上記2つの入力クロック信号が同相であることを示す位相不一致出力を生成することである。
【0041】
REFCLK及びFBKCLKが同相であることを示すハイ電圧を有する位相アライメント検出信号は、図4bのタイミング図に示されている。信号線150上の信号の電圧レベル(即ち、キャパシタ146に跨る電圧)は、一定レベルにとどまる。信号線150上の信号の電圧レベルがスレッショルド・レベル151より上である限り、信号線152上の信号(即ち、インバータ148aから出力された信号)の電圧レベルは、ローにとどまる。インバータ148aでのロー電圧は、信号線62上におけるインバータ148bの出力をハイに保つ。このハイ電圧レベルは、位相の一致を表す。
【0042】
上記で説明したよに、フィルタ141は可変抵抗142を含み得る。この可変抵抗142を用いて、信号線150上の位相アライメント検出信号を「チューン」し、それにより、位相不一致の或る一定のマージンが許される。例えば、高い周波数PLLは、元のREFCLK20と比較して15度の位相誤差マージン内でのみFBKCLK信号を発生することが可能である。可変抵抗は、増強されたロック検出セクション52の位相不一致検出コンポーネントを、特定のPLLに対してチューンすることを可能にする。これは、PLL10の或る程度の汎用性および特定用途向けの設計を提供する。可変キャパシタ(図示せず)を、位相アライメント検出部61をチューンするため用いることもできる。
【0043】
タイミング図の図4cに示されるように、信号線100a上の信号と信号線102a上の信号との間の位相不一致が小さい場合、信号線62上の位相アライメント検出信号はハイにとどまる。しかしながら、可変抵抗が調整されるか又は位相検出61のための異なる回路が用いられる場合には、小さい位相差により、位相アライメント検出信号がローにされ得る。位相検出用回路61の出力及び位相アライメント検出信号の許容度は、回路の設計されたRC特性に依存する。PLL10を採用する外部回路コンポーネントのような外部回路コンポーネントは、可変の抵抗又はキャパシタに対して直接のフィードバックを与える。例えば、1つのそのような外部回路は、複数の異なる動作モードを有し得る。1つのモードはアクティブ・モードである。別のモードはスタンバイ・モードである。アクティブ・モードは、位相不一致について厳しい許容度を要求し、一方、スタンバイ・モードはそうではない。回路は、フィルタ141のRCパラメータを調整して、アクティブ・モードであるときに位相不一致について厳しい許容度を生成することができる。回路がスタンバイ・モードへ切り替わると、許容度を上げることができる。これは、位相不一致が回路に直接に影響を及ぼさないとき、妨害になるような位相不一致誤差信号を阻止する。
【0044】
エラー事象が生じる場合、位相アライメント検出信号はローになる。図4dのタイミング図は、信号線150上の信号のロー電圧レベルが位相アライメント検出信号62のロー電圧レベルをもたらすことを示す。この例では、排他的NORゲート140からの出力は、スレッショルド・レベル151にほぼ等しいか又はそれより大きい電圧レベルがキャパシタ146に到達するのを阻止するのに十分な位相不一致を有する。基本的には、スレッショルド・レベル151にうち勝つための十分な電荷は、キャパシタ146に蓄積されない。その結果として、インバータ148aがロー電圧信号を信号線152上に出力する。次いで、信号線152上のロー電圧信号は、ハイ電圧に変換される。
【0045】
ロック検出部54内の回路と同様に、論理ゲート及び回路のコンポーネントは、コモン電圧Vn110及び電源電圧Vp112により給電される。しかしながら、他の電源コンポーネントを用いてもよいことが理解される。
【0046】
位相不一致を検出することの他に、REFCLKが喪失されたときにそのことを検出することも有効である。図5aの概略図は、基準クロック検出部63の一例を実施する回路を示す。全体として、基準クロック検出部63はREFCLKを受け取り、基準クロック検出信号が信号線64上に発生される。この例では、REFCLKが検出されたときに、基準クロックの喪失検出信号はハイである。基準クロックが喪失されたとき、信号はローになる。REFCLKの喪失は、更に、図5b及び図5cを参照して説明される。
【0047】
基準クロックを検出するために、基準クロック検出部63の回路例は、3つの構成部分を備える。即ち、これらの構成部分は、ホールド回路154、リセット回路156及びフィルタ158である。
【0048】
第1の構成部分であるホールド回路154は、信号線160上のリセット信号(RESET)及びREFCLKを入力として受け取る。ホールド信号(HOLD)は、信号線162上に出力される。RESET及びHOLDは、ANDゲート164へ入力されて、出力信号を信号線164a上に生成する。信号線164a上の信号及びREFCLKは、ORゲート166へ通信される。HOLDは、REFCLK及び信号線164a上の信号に対して実行された論理OR演算の結果である。
【0049】
動作に関して、REFCLKがハイになると、ORゲート166はハイ信号を出力し、これにより、HOLDがハイの値を有することになる。ホールド回路154の内部で、HOLDはANDゲート164へ通信される。RESET及びHOLDの両方がハイであるとき、信号線164a上にハイ電圧レベルの信号が結果として生じる。信号線164a上の信号が、ORゲート166がハイ出力を維持するようにORゲート166をセットする。
【0050】
正常な動作の下で、信号線164a上の信号がローである場合には、HOLDはREFCLKに追従する。即ち、REFCLKがハイであるとき、HOLDはハイであり、REFCLKがローであるとき、HOLDはローである。しかしながら、上記で説明したように、信号線164上の信号がハイであるとき、ORゲート166はハイ出力を維持する。従って、ひとたびREFCLKが検出されると、HOLDはハイを維持する。
【0051】
HOLDをロー電圧へ変えるために、RESETがロー値へと切り替えられる。RESETがローになると、信号線164上の信号もローになる。REFCLKがローに回帰する(cycle)と、ORゲート166はロー出力信号を生成する。その結果として、HOLDはローとなる。ホールド回路154がローのRESET信号を周期的に受け取る場合、その信号を用いて、REFCLKが循環しているかどうかを検証することができる。周期的な「リセット」が無い場合、ホールド回路154は、基準クロックの最初のサイクルのみを検出する。
【0052】
ローのRESETを周期的に発生するために、リセット回路156が用いられる。リセット回路156は、HOLDを入力として受け取り、RESETを出力する。HOLDはトランスミッション・ゲート168へ結合される。HOLD及びその反転は、トランスミッション・ゲート168のゲート端子に結合される。HOLDはまた、トランスミッション・ゲート168のトランスミッション・ノードに結合される。キャパシタ170、抵抗172、及びインバータ174は、トランスミッション・ゲート168の別のトランスミッション・ノードに結合される。
【0053】
RESET上の周期的パルスは、トランスミッション・ゲート168を用いてキャパシタ170を充電し放電することにより発生される。キャパシタ170上の電圧がインバータ174の内部スレッショルド・レベルを通過すると、RESET上にロー・パルスが発生される。
【0054】
キャパシタ170を充電及び放電するために、HOLDを用いる。通常、REFCLKがアイドル状態であるとき又はHOLDがローであるとき、キャパシタ170は、電荷を保持していないか又は放電している。従って、ロー電圧がキャパシタ170の両端間に存在し、インバータ174はハイのRESETを出力する。この状態の下で、キャパシタ170は蓄積するのを阻止される。ローのHOLDが、トランスミッション・ゲート168内に「短絡(short)」を生成し、HOLDのロー電圧が、キャパシタ170へ直接に通されることにより、電荷が蓄積するのが阻止される。
【0055】
しかしながら、HOLDがハイになると、トランスミッション・ゲート168は、「開路(open)」にされ、キャパシタ170は充電を始める。キャパシタ170が、インバータ174内のスレッショルド・レベルに到達すると、ローRESETが出力される。
【0056】
再びホールド回路154についてであるが、ローのRESETは、ロー信号を、ANDゲート164の出力の信号線164a上に生成する。REFCLKがローになると、ORゲート166はローのHOLDを生成する。次いで、このローのHOLDは、キャパシタ170がトランスミッション・ゲート168を介して放電するのを可能にする。放電は、HOLDが再びハイになるまで続く。従って、RESET上に周期的パルスが生成される。
【0057】
パルス、又はキャパシタ170の充電及び放電の速度は、リセット回路156のRC特性の設計により構成され得る。これは、抵抗172又はキャパシタ170の選定により行われる。
【0058】
最後に、フィルタ158を用いて、RESETとHOLDとを弁別する。典型的には、基準クロックが循環(サイクル)していないとき、RESETはハイであり、HOLDはローである。対照的に、基準クロックが循環しているとき、RESETは周期的にローになるが、基準クロック周期の大部分の間、RESETはハイである。同様に、HOLDは周期的にローになるが、また、基準クロック周期の大部分の間はハイのままである。
【0059】
基準クロック検出信号を生成するために、RESET及びHOLDの両方がフィルタ158へ入力される。フィルタ158は、NANDゲート176、抵抗178、キャパシタ180、及びインバータ182を含む。NANDゲート176を用いて、RESETとHOLDとを比較する。抵抗178及びキャパシタ180を組み合わせて用いて、雑音をフィルタリングし、電荷を蓄積する。キャパシタ180の両端間の電圧がハイであるとき、インバータは、REFCLKが循環していないことを示すロー電圧を出力する。従って、RESETがハイであり、HOLDがローである(REFCLKが循環していない場合)とき、NANDゲート176の出力はハイであり、そしてキャパシタ180は充電する。キャパシタ180の両端間の電圧が、キャパシタ180内の内部スレッショルド電圧より高いか又は高くなる場合、ローの基準クロック検出信号がインバータ182から出力される。これは、REFCLKが循環していないことを示す。
【0060】
しかしながら、RESET及びHOLDがハイである(又はREFCLKの周期の大部分の間ハイである)場合、NANDゲート176はロー電圧を出力する。このロー電圧は、キャパシタ180に放電を行わせる。キャパシタ180の両端間の電圧がインバータ182内の内部スレッショルド・レベルより下がるとき、ハイの基準クロック検出信号が出力される。このハイの基準クロック検出信号は、REFCLKが循環していることを示す。
【0061】
図5b及び図5cは、喪失されたREFCLK検出の2つの例示的タイミング図を示す。図5bにおいて、REFCLKは、ロー・サイクル中の時点「t」183aに喪失される。RESETからのパルスは、キャパシタ170がインバータ180内のスレッショルド電圧レベルに到達したときに、周期的に送られる。ローのRESETパルスが送られたとき、ANDゲート164からの信号線164a上の信号は、ローになる。これにより、HOLDがローになる。時点「t」183aの後、キャパシタ170は、REFCLKがホールド回路154を「セット」しないので、充電することができない。最終的に、基準クロック喪失検出信号もまた、キャパシタ180がインバータ182内のスレッショルド・レベルより上に充電するので、ローになる。上記で説明したように、キャパシタ170の充電及び放電の形状は、リセット回路156のRC特性により形成される。リセット回路156の充電及び放電の特性の1つの形状は、信号線171上に生じる信号トレース170aにより示される。トレース170aは、キャパシタ170の両端間の電圧を表す。対照的に、図5cにおいて、トレース170bは、異なる充電及び放電の特性を有するキャパシタ170(又はリセット回路156)を表す。
【0062】
また、或る時点「t」183b後のハイのサイクルでのREFCLKの喪失が、図5cに示されている。この例では、キャパシタ170は、スレッショルド電圧レベルに到達するまで充電を続ける。RESETはハイに留まり、HOLDはローに留まる。再び、基準クロック検出信号は、キャパシタ180がスレッショルド電圧レベルより上に充電されるとローになる。図5b及び図5cのタイミング図は、回路設計者の選好又は設計に応じて変わる。
【0063】
ひとたび4つの信号全てが計算されると、拡張ロック検出信号、高速ロック検出信号、位相アライメント検出信号、及び基準クロック検出信号は、全て、ロック検出論理66で組み合わされる。前に図2で説明したように、4つの信号全てはロック検出論理66へ入力されて、増強されたロック検出信号を信号線68上に発生する。図6aに示されるように、ロック検出論理66はANDゲート68を備える。しかしながら、他の例では、これら入力信号のうちの2つのみを用いてもよい。例えば、図6bに示されるように、ロック検出論理回路は、拡張ロック検出信号及び高速ロック検出信号を受け取るANDゲート186を備える。これらの2つの信号のみが、増強されたロック検出信号を生成するために用いられる。また、他の例では、幾つかの論理演算を備える。ロック検出論理66は、2以上のロック検出信号を出力してもよい。信号線68及び70上の2つの信号を用いて、増強されたロック検出回路52又はPLL10についての追加の情報又は状態を伝えることができる。
【0064】
図6cは、マルチビット出力ロック検出論理66の一例である。そこにおいて、ロック検出論理66は、ANDゲート188及びORゲート190を備える。図6cにおけるロック検出論理66の信号線68及び70上の2ビット出力は、PLL10についての情報を表1に従って出力する。
【0065】
【表1】
【0066】
上記の例では、ORゲート190は、PLL10がREFCLKを喪失したか、又はPLL10の位相がずれたかを、決定する。ANDゲート188を用いて、高速ロック検出信号及び拡張ロック検出信号がハイであるかを決定する。マルチビット信号を用いることにより、回路設計者は、PLL10又はPLL10内のコンポーネントに依存する応用に対して、異なる命令を渡すようにすることが可能になる。例えば、SETは、REFCLKが僅かに位相ずれするようにシフトさせる。回路コンポーネントへマルチビット信号を送って、位相の再アライメントが達成されるまで、アイドル状態へ行くようにする(表1において、「1」、「0」として表される)。しかしながら、拡張ロック検出信号又は高速ロック検出信号がローになる場合、回路コンポーネントへ送られるマルチビット信号は、「リセット」である(表1において、「1」、「1」又は「1」、「0」として表される)。SET型の事象に対する回路コンポーネントの応答は、発生された増強されたロック検出信号の種類に依存する。
【0067】
PLL及びそのロック検出は、多くの形態を取ることが可能である。論理演算の多くは、複数の論理ゲート及び部品の様々な組み合わせにより実行されることができる。多くの応用に対して、拡張ロック検出部54又はPLLの例が、DSP(デジタル信号プロセッサ)、ASIC、又はFPGA(フィールド・プログラマブル・ゲート・アレイ)上に実現され得る。一例では、ロック検出は、特定用途向け集積回路、即ち、特定の使用のために特定の機能を実行するようにカスタマイズされた「ASIC」で実現される。他の例もまたソフトウエアPLLで実現されることができる。これらのPLLは、それぞれのブロックに対してのソフトウエア均等物を用いてPLLを実現する。これらのPLLは、典型的には、DSP又はマイクロプロセッサ上で実行される。ソフトウエアのPLLは、DSPを安価に容易にプログラムできるようになったことに主に起因して、一層一般的になりつつある。
【0068】
従って、上記で説明した装置及び方法は、例えば、ディスク、CD−ROM又はDVD−ROMのようなキャリア媒体、読み出し専用メモリ(ファームウエア)のようなプログラムされたメモリ、又は光学的又は電気的信号キャリアのようなデータ・キャリア上のソフトウエア・コードとして具体化され得る。従って、そのコードは、従来のプログラム・コード、又はマイクロコード、又は、例えば、ASICやFPGAをセットアップ又は制御するコードを備え得る。コードはまた、例えば、再プログラム可能な論理ゲート・アレイのような再構成可能な装置を動的に構成するためのコードを備え得る。同様に、コードは、例えば、ベリログ(Verilog)やVHDL(超高速度集積回路ハードウエア記述言語)のようなハードウエア記述言語のためのコードを備え得る。当業者が理解するように、コードは、互いに通信する複数の結合されたコンポーネント間に分散され得る。適切である場合には、上記の例はまた、アナログ・ハードウエアを構成するためのフィールド(再)プログラム可能アナログ・アレイ又は類似のデバイス上で動作するコードを用いて実現され得る。
【0069】
上記の例は、増強されたロック検出を備えるPLLを述べている。拡張されたロック検出信号、高速ロック検出信号、位相アライメント検出信号、及び基準クロック検出信号は、増強されたロック検出信号を発生するために様々な組み合わせに組み合わされ得る。増強されたロック検出信号は、上記の信号のうちの1又はそれより多くの信号について論理演算を実行するロック検出論理回路から発生され得る。増強されたロック検出信号は、PLL内の回路又はPLLの外部の回路により用いられて、PLLのロック状態を決定し得る。説明された例は単なる例示であり、本発明の範囲を限定するものと取るべきでないことを理解すべきである。特許請求の範囲は、説明された順序又はエレメントに限定されると述べられていない限り、そのように読むべきではない。従って、特許請求の範囲及びその均等物の範囲及び趣旨に入る全ての例は、本発明として主張されるものである。
【図面の簡単な説明】
【0070】
【図1a】図1aは、フェーズ・ロックド・ループ(PLL)のブロック図である。
【図1b】図1bは、ロック検出回路のブロック図である。
【図2】図2は、改良されたロック検出を有するPLLのブロック図である。
【図3a】図3aは、高速ロック及び拡張ロックの検出回路の回路図である。
【図3b】図3bは、高速ロック検出信号の発生を説明するタイミング図である。
【図3c】図3cは、高速ロック検出信号が検出され、拡張ロック検出信号が検出されない一例を示すタイミング図である。
【図3d】図3dは、高速ロック検出信号及び拡張ロック検出信号の発生を説明するタイミング図である。
【図3e】図3eは、ロック検出回路における位相ミスアライメントに対する不感受性を説明するタイミング図である。
【図3f】図3fは、基準クロックの喪失がロック検出回路により検出されないことを説明するタイミング図である。
【図4a】図4aは、位相アライメント検出回路の回路図である。
【図4b】図4bは、位相アライメント検出信号を示すタイミング図である。
【図4c】図4cは、位相アライメント検出信号の位相許容度を示すタイミング図である。
【図4d】図4dは、位相アライメント検出信号を示す別のタイミング図である。
【図5a】図5aは、基準クロック検出回路の回路図である。
【図5b】図5bは、ロー・サイクルでの基準クロックの喪失を示すタイミング図である。
【図5c】図5cは、ハイ・サイクルでの基準クロックの喪失を示すタイミング図である。
【図6a】図6aは、ロック検出論理回路の回路図である。
【図6b】図6bは、別のロック検出論理回路の回路図である。
【図6c】図6cは、更に別のロック検出論理回路の回路図である。
【特許請求の範囲】
【請求項1】
フェーズ・ロックド・ループ(PLL)であって、
拡張されたロック喪失を監視する拡張されたロック検出回路であって、基準クロック信号及びフィードバック・クロック信号を監視し、前記基準クロック信号と前記フィードバック・クロック信号とが、第1の所定の時間の間、同期されないときに、拡張されたクロック検出信号を発生するロック検出回路と、
過渡的事象に起因したロックの一時的喪失を監視する高速ロック検出回路であって、前記基準クロック信号及び前記フィードバック・クロック信号を監視し、前記基準クロック信号と前記フィードバック・クロック信号とが、過渡の時間量の間、位相が外れているときに、高速ロック検出信号を発生する高速ロック検出回路と
を備えるフェーズ・ロックド・ループ。
【請求項2】
請求項1記載のフェーズ・ロックド・ループであって、
前記第1の所定の時間が、フィルタの時定数により確立され、
前記フィルタが、前記高速ロック検出信号を受け取るよう結合されており、
前記フィルタが、前記拡張されたロック検出信号を出力する、
フェーズ・ロックド・ループ。
【請求項3】
請求項1記載のフェーズ・ロックド・ループであって、
位相アライメント検出回路を更に備え、
前記位相アライメント検出回路は、前記基準クロック信号と前記フィードバック・クロック信号との位相差を監視し、前記基準クロック信号と前記フィードバック・クロック信号とが所定の位相差より大きい位相差を有するときに、位相アライメント検出信号を発生する、
フェーズ・ロックド・ループ。
【請求項4】
請求項3記載のフェーズ・ロックド・ループであって、前記位相アライメント検出回路が、
前記基準クロック信号及び前記フィードバック・クロック信号を受け取るよう結合されたXOR論理ゲートであって、前記基準クロック信号と前記フィードバック・クロック信号とが同等の電圧レベルを有するかを示す信号を出力するXOR論理ゲートと、
前記XOR論理ゲートからの出力信号を受け取り、前記位相アライメント検出信号を生成するよう結合されたフィルタと
を備える、フェーズ・ロックド・ループ。
【請求項5】
請求項3記載のフェーズ・ロックド・ループであって、
前記高速ロック検出信号、前記拡張されたロック検出信号、及び前記位相アライメント検出信号を受け取るよう結合されたロック検出論理を更に備え、
前記ロック検出論理は、前記PLLの高速ロックおよび拡張されたロック及び位相アライメントの状態を示す増強されたロック検出信号を出力する、
フェーズ・ロックド・ループ。
【請求項6】
請求項1記載のフェーズ・ロックド・ループであって、
基準クロック検出回路を更に備え、
前記基準クロック検出回路は、前記基準クロック信号を監視し、前記基準クロック信号が検出されたときに基準クロック検出信号を発生する、
フェーズ・ロックド・ループ。
【請求項7】
請求項6記載のフェーズ・ロックド・ループであって、前記基準クロック検出回路が、
前記基準クロック信号及びリセット信号を受け取るよう結合され、前記基準クロック信号がハイ電圧レベルへ遷移するときにホールド信号を生成する論理回路と、
前記ホールド信号を受け取るよう結合され、前記基準クロック信号が第2の所定の時間の間低電圧レベルであるときに、前記リセット信号を生成するリセット回路と、
前記ホールド信号及び前記リセット信号を受け取るよう結合され、前記ホールド信号及びリセット信号が第3の所定の時間の間ハイ電圧レベルを有するときに、ハイの基準クロック検出信号を出力するフィルタと
を備える、フェーズ・ロックド・ループ。
【請求項8】
請求項7記載のフェーズ・ロックド・ループであって、
前記高速ロック検出信号、前記拡張されたロック検出信号、及び前記基準クロック信号を受け取るよう結合されたロック検出論理を更に備え、
前記ロック検出論理は、前記PLLの高速ロック及び拡張されたロック及び基準クロックの検出の状態を示す増強されたロック検出信号を出力する、
フェーズ・ロックド・ループ。
【請求項9】
請求項1記載のフェーズ・ロックド・ループであって、
前記高速ロック検出信号及び前記拡張されたロック検出信号を受け取るよう結合されたロック検出論理を更に備え、
前記ロック検出論理は、前記PLLの高速ロックおよび拡張されたロックの状態を示す増強されたロック検出信号を出力する、
フェーズ・ロックド・ループ。
【請求項10】
請求項9記載のフェーズ・ロックド・ループであって、
前記ロック検出論理が、前記高速ロック検出信号及び前記拡張されたロック検出信号を受け取るよう結合され且つ前記拡張されたロック検出信号を出力するAND型論理ゲートを備える、
フェーズ・ロックド・ループ。
【請求項1】
フェーズ・ロックド・ループ(PLL)であって、
拡張されたロック喪失を監視する拡張されたロック検出回路であって、基準クロック信号及びフィードバック・クロック信号を監視し、前記基準クロック信号と前記フィードバック・クロック信号とが、第1の所定の時間の間、同期されないときに、拡張されたクロック検出信号を発生するロック検出回路と、
過渡的事象に起因したロックの一時的喪失を監視する高速ロック検出回路であって、前記基準クロック信号及び前記フィードバック・クロック信号を監視し、前記基準クロック信号と前記フィードバック・クロック信号とが、過渡の時間量の間、位相が外れているときに、高速ロック検出信号を発生する高速ロック検出回路と
を備えるフェーズ・ロックド・ループ。
【請求項2】
請求項1記載のフェーズ・ロックド・ループであって、
前記第1の所定の時間が、フィルタの時定数により確立され、
前記フィルタが、前記高速ロック検出信号を受け取るよう結合されており、
前記フィルタが、前記拡張されたロック検出信号を出力する、
フェーズ・ロックド・ループ。
【請求項3】
請求項1記載のフェーズ・ロックド・ループであって、
位相アライメント検出回路を更に備え、
前記位相アライメント検出回路は、前記基準クロック信号と前記フィードバック・クロック信号との位相差を監視し、前記基準クロック信号と前記フィードバック・クロック信号とが所定の位相差より大きい位相差を有するときに、位相アライメント検出信号を発生する、
フェーズ・ロックド・ループ。
【請求項4】
請求項3記載のフェーズ・ロックド・ループであって、前記位相アライメント検出回路が、
前記基準クロック信号及び前記フィードバック・クロック信号を受け取るよう結合されたXOR論理ゲートであって、前記基準クロック信号と前記フィードバック・クロック信号とが同等の電圧レベルを有するかを示す信号を出力するXOR論理ゲートと、
前記XOR論理ゲートからの出力信号を受け取り、前記位相アライメント検出信号を生成するよう結合されたフィルタと
を備える、フェーズ・ロックド・ループ。
【請求項5】
請求項3記載のフェーズ・ロックド・ループであって、
前記高速ロック検出信号、前記拡張されたロック検出信号、及び前記位相アライメント検出信号を受け取るよう結合されたロック検出論理を更に備え、
前記ロック検出論理は、前記PLLの高速ロックおよび拡張されたロック及び位相アライメントの状態を示す増強されたロック検出信号を出力する、
フェーズ・ロックド・ループ。
【請求項6】
請求項1記載のフェーズ・ロックド・ループであって、
基準クロック検出回路を更に備え、
前記基準クロック検出回路は、前記基準クロック信号を監視し、前記基準クロック信号が検出されたときに基準クロック検出信号を発生する、
フェーズ・ロックド・ループ。
【請求項7】
請求項6記載のフェーズ・ロックド・ループであって、前記基準クロック検出回路が、
前記基準クロック信号及びリセット信号を受け取るよう結合され、前記基準クロック信号がハイ電圧レベルへ遷移するときにホールド信号を生成する論理回路と、
前記ホールド信号を受け取るよう結合され、前記基準クロック信号が第2の所定の時間の間低電圧レベルであるときに、前記リセット信号を生成するリセット回路と、
前記ホールド信号及び前記リセット信号を受け取るよう結合され、前記ホールド信号及びリセット信号が第3の所定の時間の間ハイ電圧レベルを有するときに、ハイの基準クロック検出信号を出力するフィルタと
を備える、フェーズ・ロックド・ループ。
【請求項8】
請求項7記載のフェーズ・ロックド・ループであって、
前記高速ロック検出信号、前記拡張されたロック検出信号、及び前記基準クロック信号を受け取るよう結合されたロック検出論理を更に備え、
前記ロック検出論理は、前記PLLの高速ロック及び拡張されたロック及び基準クロックの検出の状態を示す増強されたロック検出信号を出力する、
フェーズ・ロックド・ループ。
【請求項9】
請求項1記載のフェーズ・ロックド・ループであって、
前記高速ロック検出信号及び前記拡張されたロック検出信号を受け取るよう結合されたロック検出論理を更に備え、
前記ロック検出論理は、前記PLLの高速ロックおよび拡張されたロックの状態を示す増強されたロック検出信号を出力する、
フェーズ・ロックド・ループ。
【請求項10】
請求項9記載のフェーズ・ロックド・ループであって、
前記ロック検出論理が、前記高速ロック検出信号及び前記拡張されたロック検出信号を受け取るよう結合され且つ前記拡張されたロック検出信号を出力するAND型論理ゲートを備える、
フェーズ・ロックド・ループ。
【図1a】
【図1b】
【図2】
【図3a】
【図3b】
【図3c】
【図3d】
【図3e】
【図3f】
【図4a】
【図4b】
【図4c】
【図4d】
【図5a】
【図5b】
【図5c】
【図6a】
【図6b】
【図6c】
【図1b】
【図2】
【図3a】
【図3b】
【図3c】
【図3d】
【図3e】
【図3f】
【図4a】
【図4b】
【図4c】
【図4d】
【図5a】
【図5b】
【図5c】
【図6a】
【図6b】
【図6c】
【公開番号】特開2007−116663(P2007−116663A)
【公開日】平成19年5月10日(2007.5.10)
【国際特許分類】
【外国語出願】
【出願番号】特願2006−198182(P2006−198182)
【出願日】平成18年7月20日(2006.7.20)
【出願人】(500575824)ハネウェル・インターナショナル・インコーポレーテッド (1,504)
【Fターム(参考)】
【公開日】平成19年5月10日(2007.5.10)
【国際特許分類】
【出願番号】特願2006−198182(P2006−198182)
【出願日】平成18年7月20日(2006.7.20)
【出願人】(500575824)ハネウェル・インターナショナル・インコーポレーテッド (1,504)
【Fターム(参考)】
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