アクティブマトリクスによる電界発光表示装置
アクティブマトリクスＥＬ表示装置は、画素駆動トランジスタのゲートとソース又はドレインとの間に直列に接続された第１及び第２のキャパシタを有する。画素へのデータ入力は、第１及び第２のキャパシタの間の接点へ供給され、それによって、画素データ電圧から導出される電圧へと第２のキャパシタを充電する。駆動トランジスタ閾値電圧から導出される電圧は、第１のキャパシタに蓄積される。放電トランジスタは、第１及び第２のキャパシタの間の接点と、表示装置の全ての画素のための共通ラインとの間に接続されている。この装置は、閾値電圧測定動作のための放電シンク／ソースとして共通ラインを使用する。この目的のためにデータラインの使用を回避することによって、画素は、閾値測定が起こる場合に非アドレス指定状態になることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界発光表示装置、具体的には、夫々の画素に結合された薄膜スイッチングトランジスタを有するアクティブマトリクス表示装置に関する。
【背景技術】
【０００２】
電界発光や光放射型の表示素子を用いるマトリクス表示装置が良く知られる。前記表示素子は、例えばポリマー材料を用いる有機薄膜電界発光素子、又は従来のIII−Ｖ族半導体化合物を用いる発光ダイオード（ＬＥＤ）を有しても良い。有機電界発光物質、特にポリー材料における最近の発展は、特に映像表示装置に使用されるべきそれらの能力を実証している。一般的に、これらの物質は、一対の電極間に挟まれた半導体共役高分子の１又はそれ以上の層を有する。一対の電極の1つは透明であり、他は空孔又は電子を高分子層に入れるのに適した物質から成る。
【０００３】
ポリマー材料は、ＣＶＤ処理、又は、簡単に、水溶性共役高分子の溶液を用いるスピンコーティング技術によって作られ得る。また、インクジェット印刷が使用されても良い。有機電界発光物質は、それらが表示機能及びスイッチング機能の両方を提供する能力を有するように、ダイオードのようなＩ−Ｖ特性を示し、従って、パッシブ型表示装置において使用可能である。代替的には、これらの物質は、表示素子と、表示素子を流れる電流を制御するスイッチングデバイスとを夫々が有する画素を有するアクティブマトリクス表示装置に用いられても良い。
【０００４】
この形式の表示装置は電流駆動式表示素子を有するので、従来のアナログ駆動方式は、表示素子へ制御可能な電流を供給する。画素構造の一部として電流源トランジスタを設けることが知られる。この電流源トランジスタへ供給されるゲート電圧は、表示素子を流れる電流を決める。蓄積キャパシタは、アドレス指定相の後にゲート電圧を保持する。
【０００５】
図１は、アクティブマトリクスアドレス指定型電界発光表示装置用の既知の画素回路を示す。表示装置は、規則正しく間隔を空けられた画素の行及び列のマトリクス配列を有するパネルを有する。該画素は、ブロック１によって表わされ、結合される切替え手段と共に電界発光表示素子２を有し、行（選択）及び列（データ）のアドレス導電体４及び６の交差する組の間の共通部分に置かれている。簡単のため、数個の画素しか図には示されていない。実際には、画素の数百の行及び列が存在しうる。画素１は、行走査ドライバ回路８及び列データドライバ回路９を含む周辺の駆動回路によって、行及び列のアドレス導電体の組を介してアドレス指定される。これらのドライバ回路は、導電体の夫々の組の終端に接続されている。
【０００６】
電界発光表示素子２は、ここではダイオード素子（ＬＥＤ）として表わされ、有機電界発光物質の１又はそれ以上のアクティブ層が挟まれた一対の電極を有する有機発光ダイオードを有する。前記配列の表示素子は、結合されるアクティブマトリクス回路と共に絶縁支持材の一方の側に載せられている。表示素子の陰極又は陽極のいずれか一方は、透明な導電物質で形成されている。支持材は、例えばガラスのような透明な物質から作られ、基板に最も近い表示素子２の電極は、例えばＩＴＯのような透明な導電物質から成っても良い。従って、電界発光層より発せられる光は、支持材の他の側において観測者に対して可視的であるようにこれらの電極及び支持材を介して伝達される。一般的に、有機電界発光物質層の厚さは、１００ｎｍから２００ｎｍの間である。素子２に使用可能な適切な有機電界発光物質の代表実施例は、ＥＰ−Ａ−０７１７４４６において知られ、記述されている。ＷＯ９６／３６９５９に記述されるような共役高分子材も使用可能である。
【０００７】
図２は、電圧プログラム式動作を提供する既知の画素及び駆動回路配置を簡単な回路図形式で示す。夫々の画素１は、ＥＬ表示素子２と、結合されるドライバ回路とを有する。ドライバ回路は、行導電体４の行アドレスパルスによりオンとされるアドレストランジスタ１６を有する。アドレストランジスタ１６がオンとされると、列導電体６の電圧は、残りの画素へ伝わることができる。具体的には、アドレストランジスタ１６は、列導電体電圧を電流源２０へ供給する。電流源２０は、駆動トランジスタ２２と、蓄積キャパシタ２４とを有する。列電圧は、駆動トランジスタ２２のゲートへ供給され、ゲートは、行アドレスパルスが終了した後でさえ、蓄積キャパシタ２４によってこの電圧に保たれる。駆動トランジスタ２２は、電源ライン２６から電流を引き込む。
【０００８】
この回路内の駆動トランジスタ２２は、例えば低温ポリシリコンＴＦＴのようなｐ形ＴＦＴとして実施されているので、蓄積キャパシタ２４は、ゲート−ソース間電圧を一定に保つ。これにより、トランジスタ２２を流れる一定のソース−ドレイン間電流が得られる。従って、トランジスタ２２は、画素の所望の電流源動作を提供する。
【特許文献１】ＥＰ−Ａ−０７１７４４６
【特許文献２】ＷＯ９６／３６９５９
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特にポリシリコン薄膜トランジスタを用いる電圧プログラム式画素に伴う１つの問題は、基板全体に亘って異なるトランジスタ特性（具体的には閾値電圧）が、ゲート電圧とソース−ドレイン間電流との間の異なった関係と、表示された画像結果におけるアーティファクトとを引き起こすことである。
【００１０】
様々な技術が、このような閾値電圧のばらつきを補償するために提案されてきた。幾つかの技術は、駆動トランジスタ閾値電圧の画素内での測定を実行し、この閾値電圧を画素駆動信号に加える。従って、結合された駆動電圧は、閾値電圧を考慮する。これを実行する画素回路は、２つの蓄積キャパシタを使用することができる。蓄積キャパシタのうちの１つは、閾値電圧用であり、他は、画素駆動電圧用である。更なるスイッチングトランジスタは、また、閾値電圧が、例えば、駆動トランジスタがオフとなるまで駆動トランジスタのゲート−ソース間接合の両端の静電容量を放電することによって測定されることを可能にするために、必要とされる。
【００１１】
このような形式の閾値補償画素回路は、アドレス周期に対して２つの相を有する。第１の相では、閾値電圧は閾値キャパシタに蓄積される。第２の相では、画素データ電圧がデータキャパシタに蓄積される。既知の配置に伴う１つの問題は、列ラインが閾値電圧測定動作のために使用され、この列ラインが、行によって制御されるアドレストランジスタを介して画素へ結合されることである。これは、閾値電圧測定と、画素への画素データの供給とが、行アドレス指定期間内に起こらなければならないことを意味する。
【課題を解決するための手段】
【００１２】
本発明に従って、表示画素の配列を有するアクティブマトリクス表示装置であって、夫々の画素は：
電流駆動式発光表示素子；
該表示素子に電流を流す駆動トランジスタ；
該駆動トランジスタのゲートとソース又はドレインとの間に直列に接続された第１及び第２のキャパシタ；及び
該第１及び第２のキャパシタの間の接点と、当該表示装置の全ての画素のための共通ラインとの間に接続された放電トランジスタを有し、
前記画素へ入力されるデータは、前記第１及び第２のキャパシタの間の接点へ供給され、それによって前記第２のキャパシタを前記画素のデータ電圧から導出される電圧へと充電し、前記駆動トランジスタの閾値電圧から導出される電圧は、前記第１のキャパシタに蓄積されることを特徴とする装置が提供される。
【００１３】
この装置は、閾値電圧測定動作のための放電シンク／ソースとしての共通ラインを使用する。この目的のためにデータラインの使用を回避することによって、画素は、閾値測定が起こると、非アドレス指定状態になることができる。
【００１４】
夫々の画素は、入力データラインと、前記第１及び第２のキャパシタの間の接点との間に接続された入力トランジスタを更に有しても良い。
【００１５】
その場合に、夫々の画素は、望ましくは、前記入力トランジスタがオフであり、前記駆動トランジスタの閾値電圧から導出される電圧が第１のキャパシタに蓄積される第１のモードと、前記入力トランジスタがオンであり、前記画素へ入力されるデータが前記第２のキャパシタを前記画素のデータ電圧から導出される電圧へと充電する第２のモードとから成る２つのモードで動作可能である。
【００１６】
この入力トランジスタは、当該回路のアドレス指定トランジスタであり、閾値測定段階の間はオフである。
【００１７】
前記駆動トランジスタは、ｐ形トランジスタであっても良く、その場合に、前記駆動トランジスタのソースは、電源ラインへ接続される。その場合に、前記共通ラインは、この電源ラインを有しても良く、あるいは、それは、別のラインであっても良い。
【００１８】
夫々の画素は、前記駆動トランジスタのゲートとドレインとの間に接続された第２のトランジスタを更に有しても良い。これは、ドレインからの電流の供給を制御するために使用される。従って、第２のトランジスタをオンとすることによって、第１のキャパシタは、ゲート−ソース間電圧へと充電され得る。前記第２のトランジスタは、１行の画素の間で共有される第１のゲート制御ラインによって制御されても良い。
【００１９】
１つの例では、前記第１及び第２のキャパシタは、前記駆動トランジスタのゲートとソースとの間に直列に接続される。
【００２０】
夫々の画素は、前記駆動トランジスタと前記表示素子との間に接続された第３のトランジスタを更に有しても良い。これは、画素プログラミング段階の間に表示素子を分離するために使用されえる。
【００２１】
前記表示素子は、電界発光表示素子を有しても良い。
【００２２】
本発明は、また、表示素子と、該表示素子に電流を流す駆動トランジスタとを夫々が有する電流駆動式発光表示画素の配列を有するアクティブマトリクス表示装置を駆動する方法であって、夫々の画素に対して、
データラインを前記画素から分離し、前記データラインが分離されている間に、
前記駆動トランジスタに電流を流し、結果として生ずるゲート−ソース間電圧へと第１のキャパシタを充電し、
前記第１のキャパシタが閾値電圧を蓄えるよう、前記駆動トランジスタがオフとなるまで、前記第１のキャパシタの一方の端子と共通ラインとの間に接続された放電トランジスタを介して前記第１のキャパシタを放電するステップと、
データラインを前記画素へ結合し、前記データラインが結合されている間に、
前記駆動トランジスタのゲートとソース又はドレインとの間で前記第１のキャパシタに直列な第２のキャパシタを前記データラインからのデータ入力電圧へと充電し、
前記第１及び第２のキャパシタの両端の電圧から導出されるゲート電圧を用いて前記表示素子に電流を流すよう前記駆動トランジスタを使用するステップとを有する方法を提供する。
【００２３】
当該方法は、閾値電圧測定動作のための放電シンク／ソースとしての共通ラインを使用する。上述したように、この目的のためにデータラインの使用を回避することは、画素が、閾値測定が起こると非アドレス指定状態となることを可能にする。
【００２４】
望ましくは、前記分離及び結合は、前記データラインと前記画素への入力部との間に接続されたアドレストランジスタを切り替えるステップを有し、１つの行にある夫々の画素の前記アドレストランジスタは、共通の行アドレス制御ラインによって同時にオンに切り替えられる。
【００２５】
前記データラインが前記画素から分離され、前記第１のキャパシタが充電されている場合に、望ましくは、前記データラインは、該データラインに結合された他の画素へデータ入力電圧を供給するために使用される。これは、パイプライン式アドレス指定シーケンスを提供する。
【発明を実施するための最良の形態】
【００２６】
本発明を、一例として添付の図面を参照して説明する。
【００２７】
同じ参照番号が、異なる図において同じ構成要素に対して使用されており、このような構成要素の説明は繰り返さないこととする。
【００２８】
図３は、既知の閾値補償画素配置を示す。夫々の画素は、やはり、電界発光（ＥＬ）表示素子２及び駆動トランジスタＴＤを、電源供給ライン２６と接地された共通陰極２８との間に直列に有する。駆動トランジスタＴＤは、表示素子２に電流を流すために使用される。
【００２９】
第１及び第２のキャパシタＣ１及びＣ２は、駆動トランジスタＴＤのゲートとソースとの間に直列に接続されている。画素へのデータ入力は、第１及び第２のキャパシタの間の接点３０へ供給され、第２のキャパシタＣ２を、以下で説明する画素データ電圧へと充電する。第１のキャパシタＣ１は、駆動トランジスタ閾値電圧を蓄積するために使用される。
【００３０】
アドレストランジスタＡ１は、入力データライン６と、第１及び第２のキャパシタの間の接点３０との間に接続されている。このアドレストランジスタは、第２のキャパシタＣ２での蓄電のために、画素へのデータ電圧の印加の時間を設定する。
【００３１】
第２の短絡トランジスタＡ２は、駆動トランジスタＴＤのゲートとドレインとの間に接続されている。これは、駆動トランジスタＴＤがオンである場合に、電源ライン２６と第１のキャパシタＣ１との間の電流のフローを制御するために使用される。
【００３２】
第３の分離トランジスタＡ３は、駆動トランジスタＴＤと表示素子２の陽極との間に接続されている。これは、画素プログラミングシーケンスの閾値測定動作の間に、表示素子２をオフとするために使用される。
【００３３】
トランジスタＡ１からＡ３は、それらのゲートへ接続された夫々の行導電体によって制御される。
【００３４】
画素の配列のアドレス指定は、従来の方法では、画素の全ての行が同時にアドレス指定されるように、画素の行をアドレス指定する。データライン６は、列導電体を有する。
【００３５】
図３の回路は、多数の異なる様式で動作可能である。１つの基本的な動作について記述し、当該回路に関連した問題について説明する。
【００３６】
１つの駆動トランジスタＴＤしか、定電流モードでは使用されない。回路内の他の全てのＴＦＴＡ１からＡ３は、短いデューティーサイクルで動作するスイッチとして使用される。
【００３７】
回路動作は、駆動トランジスタＴＤのゲート−ソース間電圧がデータ電圧と駆動トランジスタＴＤの閾値電圧との和であるように、閾値電圧を第１のキャパシタＣ１に蓄積し、データ電圧を第２のキャパシタＣ２に蓄積すべきである。
【００３８】
閾値電圧測定の間に、アドレストランジスタＡ１は、短絡トランジスタＡ２のようにオンとされる。分離トランジスタＡ３は、電流が、駆動トランジスタをオンとする程に大きな駆動トランジスタのゲート−ソース間電圧を確立するために、少しの間表示素子に流されるように、最初はオンである。
【００３９】
次に、分離トランジスタＡ３はオフとされ、駆動トランジスタによって供給された電流は、ソースからドレインへと流れ、トランジスタＡ２、キャパシタＣ１及びアドレストランジスタＡ１を介してデータライン６へ向かう。適切な電圧、例えば電源ライン電圧と同じ電圧が、この動作のためにデータライン６に供給される。これは、すべて、行アドレス指定期間内（即ち、アドレストランジスタＡ１がオンとされている間）に起こる。
【００４０】
充電のフローは、ゲート−ソース間電圧が閾値電圧に達するまで、キャパシタＣ１の両端に蓄えられる電圧を変化させる。この時点で、駆動トランジスタはオフとなる。（電源ライン電圧がデータライン６上にあることにより）キャパシタＣ２が短絡されると、キャパシタＣ１は、閾値電圧を蓄積し、保持する。
【００４１】
その後、短絡トランジスタＡ２がオフとされ、画素データが、アドレストランジスタＡ１を介してキャパシタＣ２に蓄積される。トランジスタＡ３は、照明期間の間、オンとされる。
【００４２】
この回路に対する変形は、例えば、閾値測定動作の間に光のパルスが出力される必要性を回避するよう、当然可能である。しかし、アドレス周期のかなりの部分が閾値測定によって占められるという問題が残っている。
【００４３】
本発明は、隣接する行の制御信号の間に幾らかのタイミング重複が存在しうるように、パイプライン式アドレス指定シーケンスを提供する。
【００４４】
図４は、本発明の画素回路の一例を示す。当該回路は、図３に示された画素回路と同一であるが、接点３０と電源ライン２６との間に接続された放電トランジスタＡ４を更に有する。このトランジスタの機能は、他の行の画素へ画素データを供給する際に使用される列導電体を解放するように、閾値電圧測定の間にアドレストランジスタＡ１がオフとされることを可能にすべきである。
【００４５】
当該回路の動作を、図５を参照して説明する。
【００４６】
図５に示されたグラフの開始時には、表示装置は、前のアドレス指定期間から光を放射している。プログラミング相の開始時には、短絡トランジスタＡ２及び放電トランジスタＡ４はオンとされる。その場合に、接点３０は、電源レール電圧へと引き上げられ、駆動トランジスタＴＤのゲート及びドレインは、共に接続される。光の短パルスが、駆動トランジスタのゲート電圧が安定している間放射され、次に、分離トランジスタＡ３がオフとされる（図５においてプロットＡ３は高くなる。）。これにより、駆動トランジスタＴＤのソース−ドレイン間電流は、駆動トランジスタＴＤのゲートへと導かれる。上述した回路と同様に、ゲートは、駆動トランジスタＴＤのゲートがその閾値電圧に達するまで充電し、これは、キャパシタＣ１に蓄積される。
【００４７】
ゲートのこのような充電は、比較的長い時定数を有する。本発明は、時間が、画素データによる画素の他の列のプログラミングと共にパイプライン化され得るように、ゲート充電が、アドレストランジスタＡ１がオフとされている状態で実行されることを可能にする。
【００４８】
次に、短絡トランジスタＡ２及び放電トランジスタＡ４は、駆動トランジスタＴＤの閾値電圧がキャパシタＣ１の両端に蓄積された状態で、駆動トランジスタのゲートが浮動するようにオフとされる。分離トランジスタＡ３は、また、それと同時にオンとされ得、電流は、画素がデータ電圧によりアドレス指定されるまで表示素子へ流れない。
【００４９】
アドレストランジスタＡ１に対する短アドレスパルスは、列上のデータに同期して、その後に必要とされる（図５におけるデータプロットのハッチのない部分）。列は、電源ライン電圧よりも低い電圧にあって、第２のキャパシタＣ２に画素データ電圧を蓄積するように駆動トランジスタのゲート電圧をプルダウンする。従って、ソース−ゲート間接合の両端の結合電圧は、画素駆動電圧に加えられた実測の閾値電圧である。
【００５０】
トランジスタＡ２及びＡ４のプロットは同一であるから、それらが共有の制御ラインによって制御され得ることは明らかである。
【００５１】
アドレス指定シーケンスのこのようなパイプライン化は、画素の１よりも多い行がどの時点においてもプログラムされ得ることを可能にする。従って、ラインＡ２からＡ４上のアドレス指定信号は、異なる行に対して同じ信号で重複することができる。その場合に、アドレス指定シーケンスの長さは、長い画素プログラミング時間を含まない。効率的なライン時間は、アドレスラインＡ１が高い（Ｈｉｇｈ）場合に第２のキャパシタＣ２を充電するために必要とされる時間によってのみ限定される。この時間期間は、標準的なアクティブマトリクスアドレス指定シーケンスと同じである。アドレス指定の他の部分は、フレーム時間全体が、表示装置の最初の数行に必要とされるセットアップによって、僅かに長くされるに過ぎない。しかし、このセットアップは、フレームブランキング期間内に容易に実行され得るので、閾値電圧測定に必要とされる時間は問題ではない。
【００５２】
パイプライン式アドレス指定は、図６のタイミング図において更に明確に示されている。トランジスタＡ２からＡ４に対する制御信号は、単一のプロットに一体化されているが、動作は、図４及び５を参照して説明した通りである。図６の「データ」プロットは、データライン６が、データを連続的な行へ供給するよう、ほぼ連続的に使用されることを示す。
【００５３】
図４及び５の方法では、閾値測定動作は、閾値測定及び表示が画素の夫々の行に対して順に実行されるように、表示動作と組み合わされる。
【００５４】
代わりに、表示装置全体に対して閾値測定の全てを実行し、次にアドレス指定することが可能である。
【００５５】
上述したような特定の回路配置に対する変形は、多数存在し、同じように動作することが可能である。好ましくは、画素プログラミングの間に光のフラッシュが生ずることを防ぐ点で相違しても良い。駆動トランジスタのドレインを接地する経路が、表示素子を流れる電流を使用せずに、閾値測定の直前に電流フローを確実にするために使用されるように、例えば、更なるトランジスタが、このような経路を与えるよう設けられても良い。
【００５６】
当該回路は、現在のところ利用可能なＬＥＤデバイスに対して使用されえる。なお、電界発光（ＥＬ）表示素子は、電気泳動（ｅｌｅｃｔｒｏｐｈｏｓｐｈｏｒｅｓｃｅｎｔ）有機電界発光表示素子を有しても良い。
【００５７】
上記回路は、ｐ形駆動トランジスタにより実施されるよう示されていた。本発明は、画素回路が、より長い画素アドレス指定時間を必要とせずに、画素毎のばらつきを補償するので、より大きな面積のポリシリコン配列が製造されることを可能にする。このような画素アドレス指定時間は、大きな表示装置を設計する場合に限定因子となる。本発明は、特に、駆動トランジスタがＬＰＴＳトランジスタを有する表示装置に適している。
【００５８】
本発明は、例えば微結晶性シリコンのような他のトランジスタ技術に適用可能である。
【００５９】
様々な他の変形は、当業者には明らかであろう。
【図面の簡単な説明】
【００６０】
【図１】既知のＥＬ表示装置を示す。
【図２】入力駆動電圧を用いてＥＬ表示画素を電流アドレス指定するための既知の画素回路の回路図である。
【図３】既知の閾値補償回路の回路図を示す。
【図４】本発明の表示装置用の画素配置の一例の回路図を示す。
【図５】図４の画素配置の動作に関するタイミング図である。
【図６】本発明の回路が、パイプライン化が実行されることを如何に可能にするかを示す図である。
【技術分野】
【０００１】
本発明は、電界発光表示装置、具体的には、夫々の画素に結合された薄膜スイッチングトランジスタを有するアクティブマトリクス表示装置に関する。
【背景技術】
【０００２】
電界発光や光放射型の表示素子を用いるマトリクス表示装置が良く知られる。前記表示素子は、例えばポリマー材料を用いる有機薄膜電界発光素子、又は従来のIII−Ｖ族半導体化合物を用いる発光ダイオード（ＬＥＤ）を有しても良い。有機電界発光物質、特にポリー材料における最近の発展は、特に映像表示装置に使用されるべきそれらの能力を実証している。一般的に、これらの物質は、一対の電極間に挟まれた半導体共役高分子の１又はそれ以上の層を有する。一対の電極の1つは透明であり、他は空孔又は電子を高分子層に入れるのに適した物質から成る。
【０００３】
ポリマー材料は、ＣＶＤ処理、又は、簡単に、水溶性共役高分子の溶液を用いるスピンコーティング技術によって作られ得る。また、インクジェット印刷が使用されても良い。有機電界発光物質は、それらが表示機能及びスイッチング機能の両方を提供する能力を有するように、ダイオードのようなＩ−Ｖ特性を示し、従って、パッシブ型表示装置において使用可能である。代替的には、これらの物質は、表示素子と、表示素子を流れる電流を制御するスイッチングデバイスとを夫々が有する画素を有するアクティブマトリクス表示装置に用いられても良い。
【０００４】
この形式の表示装置は電流駆動式表示素子を有するので、従来のアナログ駆動方式は、表示素子へ制御可能な電流を供給する。画素構造の一部として電流源トランジスタを設けることが知られる。この電流源トランジスタへ供給されるゲート電圧は、表示素子を流れる電流を決める。蓄積キャパシタは、アドレス指定相の後にゲート電圧を保持する。
【０００５】
図１は、アクティブマトリクスアドレス指定型電界発光表示装置用の既知の画素回路を示す。表示装置は、規則正しく間隔を空けられた画素の行及び列のマトリクス配列を有するパネルを有する。該画素は、ブロック１によって表わされ、結合される切替え手段と共に電界発光表示素子２を有し、行（選択）及び列（データ）のアドレス導電体４及び６の交差する組の間の共通部分に置かれている。簡単のため、数個の画素しか図には示されていない。実際には、画素の数百の行及び列が存在しうる。画素１は、行走査ドライバ回路８及び列データドライバ回路９を含む周辺の駆動回路によって、行及び列のアドレス導電体の組を介してアドレス指定される。これらのドライバ回路は、導電体の夫々の組の終端に接続されている。
【０００６】
電界発光表示素子２は、ここではダイオード素子（ＬＥＤ）として表わされ、有機電界発光物質の１又はそれ以上のアクティブ層が挟まれた一対の電極を有する有機発光ダイオードを有する。前記配列の表示素子は、結合されるアクティブマトリクス回路と共に絶縁支持材の一方の側に載せられている。表示素子の陰極又は陽極のいずれか一方は、透明な導電物質で形成されている。支持材は、例えばガラスのような透明な物質から作られ、基板に最も近い表示素子２の電極は、例えばＩＴＯのような透明な導電物質から成っても良い。従って、電界発光層より発せられる光は、支持材の他の側において観測者に対して可視的であるようにこれらの電極及び支持材を介して伝達される。一般的に、有機電界発光物質層の厚さは、１００ｎｍから２００ｎｍの間である。素子２に使用可能な適切な有機電界発光物質の代表実施例は、ＥＰ−Ａ−０７１７４４６において知られ、記述されている。ＷＯ９６／３６９５９に記述されるような共役高分子材も使用可能である。
【０００７】
図２は、電圧プログラム式動作を提供する既知の画素及び駆動回路配置を簡単な回路図形式で示す。夫々の画素１は、ＥＬ表示素子２と、結合されるドライバ回路とを有する。ドライバ回路は、行導電体４の行アドレスパルスによりオンとされるアドレストランジスタ１６を有する。アドレストランジスタ１６がオンとされると、列導電体６の電圧は、残りの画素へ伝わることができる。具体的には、アドレストランジスタ１６は、列導電体電圧を電流源２０へ供給する。電流源２０は、駆動トランジスタ２２と、蓄積キャパシタ２４とを有する。列電圧は、駆動トランジスタ２２のゲートへ供給され、ゲートは、行アドレスパルスが終了した後でさえ、蓄積キャパシタ２４によってこの電圧に保たれる。駆動トランジスタ２２は、電源ライン２６から電流を引き込む。
【０００８】
この回路内の駆動トランジスタ２２は、例えば低温ポリシリコンＴＦＴのようなｐ形ＴＦＴとして実施されているので、蓄積キャパシタ２４は、ゲート−ソース間電圧を一定に保つ。これにより、トランジスタ２２を流れる一定のソース−ドレイン間電流が得られる。従って、トランジスタ２２は、画素の所望の電流源動作を提供する。
【特許文献１】ＥＰ−Ａ−０７１７４４６
【特許文献２】ＷＯ９６／３６９５９
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特にポリシリコン薄膜トランジスタを用いる電圧プログラム式画素に伴う１つの問題は、基板全体に亘って異なるトランジスタ特性（具体的には閾値電圧）が、ゲート電圧とソース−ドレイン間電流との間の異なった関係と、表示された画像結果におけるアーティファクトとを引き起こすことである。
【００１０】
様々な技術が、このような閾値電圧のばらつきを補償するために提案されてきた。幾つかの技術は、駆動トランジスタ閾値電圧の画素内での測定を実行し、この閾値電圧を画素駆動信号に加える。従って、結合された駆動電圧は、閾値電圧を考慮する。これを実行する画素回路は、２つの蓄積キャパシタを使用することができる。蓄積キャパシタのうちの１つは、閾値電圧用であり、他は、画素駆動電圧用である。更なるスイッチングトランジスタは、また、閾値電圧が、例えば、駆動トランジスタがオフとなるまで駆動トランジスタのゲート−ソース間接合の両端の静電容量を放電することによって測定されることを可能にするために、必要とされる。
【００１１】
このような形式の閾値補償画素回路は、アドレス周期に対して２つの相を有する。第１の相では、閾値電圧は閾値キャパシタに蓄積される。第２の相では、画素データ電圧がデータキャパシタに蓄積される。既知の配置に伴う１つの問題は、列ラインが閾値電圧測定動作のために使用され、この列ラインが、行によって制御されるアドレストランジスタを介して画素へ結合されることである。これは、閾値電圧測定と、画素への画素データの供給とが、行アドレス指定期間内に起こらなければならないことを意味する。
【課題を解決するための手段】
【００１２】
本発明に従って、表示画素の配列を有するアクティブマトリクス表示装置であって、夫々の画素は：
電流駆動式発光表示素子；
該表示素子に電流を流す駆動トランジスタ；
該駆動トランジスタのゲートとソース又はドレインとの間に直列に接続された第１及び第２のキャパシタ；及び
該第１及び第２のキャパシタの間の接点と、当該表示装置の全ての画素のための共通ラインとの間に接続された放電トランジスタを有し、
前記画素へ入力されるデータは、前記第１及び第２のキャパシタの間の接点へ供給され、それによって前記第２のキャパシタを前記画素のデータ電圧から導出される電圧へと充電し、前記駆動トランジスタの閾値電圧から導出される電圧は、前記第１のキャパシタに蓄積されることを特徴とする装置が提供される。
【００１３】
この装置は、閾値電圧測定動作のための放電シンク／ソースとしての共通ラインを使用する。この目的のためにデータラインの使用を回避することによって、画素は、閾値測定が起こると、非アドレス指定状態になることができる。
【００１４】
夫々の画素は、入力データラインと、前記第１及び第２のキャパシタの間の接点との間に接続された入力トランジスタを更に有しても良い。
【００１５】
その場合に、夫々の画素は、望ましくは、前記入力トランジスタがオフであり、前記駆動トランジスタの閾値電圧から導出される電圧が第１のキャパシタに蓄積される第１のモードと、前記入力トランジスタがオンであり、前記画素へ入力されるデータが前記第２のキャパシタを前記画素のデータ電圧から導出される電圧へと充電する第２のモードとから成る２つのモードで動作可能である。
【００１６】
この入力トランジスタは、当該回路のアドレス指定トランジスタであり、閾値測定段階の間はオフである。
【００１７】
前記駆動トランジスタは、ｐ形トランジスタであっても良く、その場合に、前記駆動トランジスタのソースは、電源ラインへ接続される。その場合に、前記共通ラインは、この電源ラインを有しても良く、あるいは、それは、別のラインであっても良い。
【００１８】
夫々の画素は、前記駆動トランジスタのゲートとドレインとの間に接続された第２のトランジスタを更に有しても良い。これは、ドレインからの電流の供給を制御するために使用される。従って、第２のトランジスタをオンとすることによって、第１のキャパシタは、ゲート−ソース間電圧へと充電され得る。前記第２のトランジスタは、１行の画素の間で共有される第１のゲート制御ラインによって制御されても良い。
【００１９】
１つの例では、前記第１及び第２のキャパシタは、前記駆動トランジスタのゲートとソースとの間に直列に接続される。
【００２０】
夫々の画素は、前記駆動トランジスタと前記表示素子との間に接続された第３のトランジスタを更に有しても良い。これは、画素プログラミング段階の間に表示素子を分離するために使用されえる。
【００２１】
前記表示素子は、電界発光表示素子を有しても良い。
【００２２】
本発明は、また、表示素子と、該表示素子に電流を流す駆動トランジスタとを夫々が有する電流駆動式発光表示画素の配列を有するアクティブマトリクス表示装置を駆動する方法であって、夫々の画素に対して、
データラインを前記画素から分離し、前記データラインが分離されている間に、
前記駆動トランジスタに電流を流し、結果として生ずるゲート−ソース間電圧へと第１のキャパシタを充電し、
前記第１のキャパシタが閾値電圧を蓄えるよう、前記駆動トランジスタがオフとなるまで、前記第１のキャパシタの一方の端子と共通ラインとの間に接続された放電トランジスタを介して前記第１のキャパシタを放電するステップと、
データラインを前記画素へ結合し、前記データラインが結合されている間に、
前記駆動トランジスタのゲートとソース又はドレインとの間で前記第１のキャパシタに直列な第２のキャパシタを前記データラインからのデータ入力電圧へと充電し、
前記第１及び第２のキャパシタの両端の電圧から導出されるゲート電圧を用いて前記表示素子に電流を流すよう前記駆動トランジスタを使用するステップとを有する方法を提供する。
【００２３】
当該方法は、閾値電圧測定動作のための放電シンク／ソースとしての共通ラインを使用する。上述したように、この目的のためにデータラインの使用を回避することは、画素が、閾値測定が起こると非アドレス指定状態となることを可能にする。
【００２４】
望ましくは、前記分離及び結合は、前記データラインと前記画素への入力部との間に接続されたアドレストランジスタを切り替えるステップを有し、１つの行にある夫々の画素の前記アドレストランジスタは、共通の行アドレス制御ラインによって同時にオンに切り替えられる。
【００２５】
前記データラインが前記画素から分離され、前記第１のキャパシタが充電されている場合に、望ましくは、前記データラインは、該データラインに結合された他の画素へデータ入力電圧を供給するために使用される。これは、パイプライン式アドレス指定シーケンスを提供する。
【発明を実施するための最良の形態】
【００２６】
本発明を、一例として添付の図面を参照して説明する。
【００２７】
同じ参照番号が、異なる図において同じ構成要素に対して使用されており、このような構成要素の説明は繰り返さないこととする。
【００２８】
図３は、既知の閾値補償画素配置を示す。夫々の画素は、やはり、電界発光（ＥＬ）表示素子２及び駆動トランジスタＴＤを、電源供給ライン２６と接地された共通陰極２８との間に直列に有する。駆動トランジスタＴＤは、表示素子２に電流を流すために使用される。
【００２９】
第１及び第２のキャパシタＣ１及びＣ２は、駆動トランジスタＴＤのゲートとソースとの間に直列に接続されている。画素へのデータ入力は、第１及び第２のキャパシタの間の接点３０へ供給され、第２のキャパシタＣ２を、以下で説明する画素データ電圧へと充電する。第１のキャパシタＣ１は、駆動トランジスタ閾値電圧を蓄積するために使用される。
【００３０】
アドレストランジスタＡ１は、入力データライン６と、第１及び第２のキャパシタの間の接点３０との間に接続されている。このアドレストランジスタは、第２のキャパシタＣ２での蓄電のために、画素へのデータ電圧の印加の時間を設定する。
【００３１】
第２の短絡トランジスタＡ２は、駆動トランジスタＴＤのゲートとドレインとの間に接続されている。これは、駆動トランジスタＴＤがオンである場合に、電源ライン２６と第１のキャパシタＣ１との間の電流のフローを制御するために使用される。
【００３２】
第３の分離トランジスタＡ３は、駆動トランジスタＴＤと表示素子２の陽極との間に接続されている。これは、画素プログラミングシーケンスの閾値測定動作の間に、表示素子２をオフとするために使用される。
【００３３】
トランジスタＡ１からＡ３は、それらのゲートへ接続された夫々の行導電体によって制御される。
【００３４】
画素の配列のアドレス指定は、従来の方法では、画素の全ての行が同時にアドレス指定されるように、画素の行をアドレス指定する。データライン６は、列導電体を有する。
【００３５】
図３の回路は、多数の異なる様式で動作可能である。１つの基本的な動作について記述し、当該回路に関連した問題について説明する。
【００３６】
１つの駆動トランジスタＴＤしか、定電流モードでは使用されない。回路内の他の全てのＴＦＴＡ１からＡ３は、短いデューティーサイクルで動作するスイッチとして使用される。
【００３７】
回路動作は、駆動トランジスタＴＤのゲート−ソース間電圧がデータ電圧と駆動トランジスタＴＤの閾値電圧との和であるように、閾値電圧を第１のキャパシタＣ１に蓄積し、データ電圧を第２のキャパシタＣ２に蓄積すべきである。
【００３８】
閾値電圧測定の間に、アドレストランジスタＡ１は、短絡トランジスタＡ２のようにオンとされる。分離トランジスタＡ３は、電流が、駆動トランジスタをオンとする程に大きな駆動トランジスタのゲート−ソース間電圧を確立するために、少しの間表示素子に流されるように、最初はオンである。
【００３９】
次に、分離トランジスタＡ３はオフとされ、駆動トランジスタによって供給された電流は、ソースからドレインへと流れ、トランジスタＡ２、キャパシタＣ１及びアドレストランジスタＡ１を介してデータライン６へ向かう。適切な電圧、例えば電源ライン電圧と同じ電圧が、この動作のためにデータライン６に供給される。これは、すべて、行アドレス指定期間内（即ち、アドレストランジスタＡ１がオンとされている間）に起こる。
【００４０】
充電のフローは、ゲート−ソース間電圧が閾値電圧に達するまで、キャパシタＣ１の両端に蓄えられる電圧を変化させる。この時点で、駆動トランジスタはオフとなる。（電源ライン電圧がデータライン６上にあることにより）キャパシタＣ２が短絡されると、キャパシタＣ１は、閾値電圧を蓄積し、保持する。
【００４１】
その後、短絡トランジスタＡ２がオフとされ、画素データが、アドレストランジスタＡ１を介してキャパシタＣ２に蓄積される。トランジスタＡ３は、照明期間の間、オンとされる。
【００４２】
この回路に対する変形は、例えば、閾値測定動作の間に光のパルスが出力される必要性を回避するよう、当然可能である。しかし、アドレス周期のかなりの部分が閾値測定によって占められるという問題が残っている。
【００４３】
本発明は、隣接する行の制御信号の間に幾らかのタイミング重複が存在しうるように、パイプライン式アドレス指定シーケンスを提供する。
【００４４】
図４は、本発明の画素回路の一例を示す。当該回路は、図３に示された画素回路と同一であるが、接点３０と電源ライン２６との間に接続された放電トランジスタＡ４を更に有する。このトランジスタの機能は、他の行の画素へ画素データを供給する際に使用される列導電体を解放するように、閾値電圧測定の間にアドレストランジスタＡ１がオフとされることを可能にすべきである。
【００４５】
当該回路の動作を、図５を参照して説明する。
【００４６】
図５に示されたグラフの開始時には、表示装置は、前のアドレス指定期間から光を放射している。プログラミング相の開始時には、短絡トランジスタＡ２及び放電トランジスタＡ４はオンとされる。その場合に、接点３０は、電源レール電圧へと引き上げられ、駆動トランジスタＴＤのゲート及びドレインは、共に接続される。光の短パルスが、駆動トランジスタのゲート電圧が安定している間放射され、次に、分離トランジスタＡ３がオフとされる（図５においてプロットＡ３は高くなる。）。これにより、駆動トランジスタＴＤのソース−ドレイン間電流は、駆動トランジスタＴＤのゲートへと導かれる。上述した回路と同様に、ゲートは、駆動トランジスタＴＤのゲートがその閾値電圧に達するまで充電し、これは、キャパシタＣ１に蓄積される。
【００４７】
ゲートのこのような充電は、比較的長い時定数を有する。本発明は、時間が、画素データによる画素の他の列のプログラミングと共にパイプライン化され得るように、ゲート充電が、アドレストランジスタＡ１がオフとされている状態で実行されることを可能にする。
【００４８】
次に、短絡トランジスタＡ２及び放電トランジスタＡ４は、駆動トランジスタＴＤの閾値電圧がキャパシタＣ１の両端に蓄積された状態で、駆動トランジスタのゲートが浮動するようにオフとされる。分離トランジスタＡ３は、また、それと同時にオンとされ得、電流は、画素がデータ電圧によりアドレス指定されるまで表示素子へ流れない。
【００４９】
アドレストランジスタＡ１に対する短アドレスパルスは、列上のデータに同期して、その後に必要とされる（図５におけるデータプロットのハッチのない部分）。列は、電源ライン電圧よりも低い電圧にあって、第２のキャパシタＣ２に画素データ電圧を蓄積するように駆動トランジスタのゲート電圧をプルダウンする。従って、ソース−ゲート間接合の両端の結合電圧は、画素駆動電圧に加えられた実測の閾値電圧である。
【００５０】
トランジスタＡ２及びＡ４のプロットは同一であるから、それらが共有の制御ラインによって制御され得ることは明らかである。
【００５１】
アドレス指定シーケンスのこのようなパイプライン化は、画素の１よりも多い行がどの時点においてもプログラムされ得ることを可能にする。従って、ラインＡ２からＡ４上のアドレス指定信号は、異なる行に対して同じ信号で重複することができる。その場合に、アドレス指定シーケンスの長さは、長い画素プログラミング時間を含まない。効率的なライン時間は、アドレスラインＡ１が高い（Ｈｉｇｈ）場合に第２のキャパシタＣ２を充電するために必要とされる時間によってのみ限定される。この時間期間は、標準的なアクティブマトリクスアドレス指定シーケンスと同じである。アドレス指定の他の部分は、フレーム時間全体が、表示装置の最初の数行に必要とされるセットアップによって、僅かに長くされるに過ぎない。しかし、このセットアップは、フレームブランキング期間内に容易に実行され得るので、閾値電圧測定に必要とされる時間は問題ではない。
【００５２】
パイプライン式アドレス指定は、図６のタイミング図において更に明確に示されている。トランジスタＡ２からＡ４に対する制御信号は、単一のプロットに一体化されているが、動作は、図４及び５を参照して説明した通りである。図６の「データ」プロットは、データライン６が、データを連続的な行へ供給するよう、ほぼ連続的に使用されることを示す。
【００５３】
図４及び５の方法では、閾値測定動作は、閾値測定及び表示が画素の夫々の行に対して順に実行されるように、表示動作と組み合わされる。
【００５４】
代わりに、表示装置全体に対して閾値測定の全てを実行し、次にアドレス指定することが可能である。
【００５５】
上述したような特定の回路配置に対する変形は、多数存在し、同じように動作することが可能である。好ましくは、画素プログラミングの間に光のフラッシュが生ずることを防ぐ点で相違しても良い。駆動トランジスタのドレインを接地する経路が、表示素子を流れる電流を使用せずに、閾値測定の直前に電流フローを確実にするために使用されるように、例えば、更なるトランジスタが、このような経路を与えるよう設けられても良い。
【００５６】
当該回路は、現在のところ利用可能なＬＥＤデバイスに対して使用されえる。なお、電界発光（ＥＬ）表示素子は、電気泳動（ｅｌｅｃｔｒｏｐｈｏｓｐｈｏｒｅｓｃｅｎｔ）有機電界発光表示素子を有しても良い。
【００５７】
上記回路は、ｐ形駆動トランジスタにより実施されるよう示されていた。本発明は、画素回路が、より長い画素アドレス指定時間を必要とせずに、画素毎のばらつきを補償するので、より大きな面積のポリシリコン配列が製造されることを可能にする。このような画素アドレス指定時間は、大きな表示装置を設計する場合に限定因子となる。本発明は、特に、駆動トランジスタがＬＰＴＳトランジスタを有する表示装置に適している。
【００５８】
本発明は、例えば微結晶性シリコンのような他のトランジスタ技術に適用可能である。
【００５９】
様々な他の変形は、当業者には明らかであろう。
【図面の簡単な説明】
【００６０】
【図１】既知のＥＬ表示装置を示す。
【図２】入力駆動電圧を用いてＥＬ表示画素を電流アドレス指定するための既知の画素回路の回路図である。
【図３】既知の閾値補償回路の回路図を示す。
【図４】本発明の表示装置用の画素配置の一例の回路図を示す。
【図５】図４の画素配置の動作に関するタイミング図である。
【図６】本発明の回路が、パイプライン化が実行されることを如何に可能にするかを示す図である。
【特許請求の範囲】
【請求項１】
表示画素の配列を有するアクティブマトリクス表示装置であって、
夫々の画素は：
電流駆動式発光表示素子；
該表示素子に電流を流す駆動トランジスタ；
該駆動トランジスタのゲートとソース又はドレインとの間に直列に接続された第１及び第２のキャパシタ；及び
該第１及び第２のキャパシタの間の接点と、当該表示装置の全ての画素のための共通ラインとの間に接続された放電トランジスタ；
を有し、
前記画素へ入力されるデータは、前記第１及び第２のキャパシタの間の接点へ供給され、それによって前記第２のキャパシタを前記画素のデータ電圧から導出される電圧へと充電し、前記駆動トランジスタの閾値電圧から導出される電圧は、前記第１のキャパシタに蓄積されることを特徴とする装置。
【請求項２】
前記駆動トランジスタは、ｐ形薄膜トランジスタを有することを特徴とする請求項１記載の装置。
【請求項３】
前記駆動トランジスタは、ポリシリコン又は微結晶性シリコントランジスタを有することを特徴とする請求項１又は２記載の装置。
【請求項４】
前記駆動トランジスタは、低温ポリシリコントランジスタであることを特徴とする請求項３記載の装置。
【請求項５】
夫々の画素は、入力データラインと、前記第１及び第２のキャパシタの間の接点との間に接続された入力トランジスタを更に有することを特徴とする請求項１乃至４のうちいずれか一項記載の装置。
【請求項６】
夫々の画素は、前記入力トランジスタがオフであり、前記駆動トランジスタの閾値電圧から導出される電圧が第１のキャパシタに蓄積される第１のモードと、前記入力トランジスタがオンであり、前記画素へ入力されるデータが前記第２のキャパシタを前記画素のデータ電圧から導出される電圧へと充電する第２のモードとから成る２つのモードで動作可能であることを特徴とする請求項１乃至５のうちいずれか一項記載の装置。
【請求項７】
前記駆動トランジスタは、ｐ形トランジスタであり、前記駆動トランジスタのソースは、電源ラインへ接続されることを特徴とする請求項１乃至６のうちいずれか一項記載。
【請求項８】
前記共通ラインは、前記電源ラインを有することを特徴とする請求項７記載の装置。
【請求項９】
夫々の画素は、前記駆動トランジスタのゲートとドレインとの間に接続された第２のトランジスタを更に有することを特徴とする請求項１乃至８のうちいずれか一項記載の装置。
【請求項１０】
前記第２のトランジスタは、１行の画素の間で共有される第１のゲート制御ラインによって制御されることを特徴とする請求項９記載の装置。
【請求項１１】
前記第１及び第２のキャパシタは、前記駆動トランジスタのゲートとソースとの間に直列に接続されることを特徴とする請求項１乃至１０のうちいずれか一項記載の装置。
【請求項１２】
夫々の画素は、前記駆動トランジスタと前記表示素子との間に接続された第３のトランジスタを更に有することを特徴とする請求項１乃至１１のうちいずれか一項記載の装置。
【請求項１３】
前記表示素子は、電界発光表示素子を有することを特徴とする請求項１乃至１２のうちいずれか一項記載の装置。
【請求項１４】
前記電界発光表示素子は、電気泳動有機電界発光表示素子を有することを特徴とする請求項１乃至１３のうちいずれか一項記載の装置。
【請求項１５】
表示素子と、該表示素子に電流を流す駆動トランジスタとを夫々が有する電流駆動式発光表示画素の配列を有するアクティブマトリクス表示装置を駆動する方法であって：
夫々の画素に対して、
データラインを前記画素から分離し、前記データラインが分離されている間に、
前記駆動トランジスタに電流を流し、結果として生ずるゲート−ソース間電圧へと第１のキャパシタを充電し、
前記第１のキャパシタが閾値電圧を蓄えるよう、前記駆動トランジスタがオフとなるまで、前記第１のキャパシタの一方の端子と共通ラインとの間に接続された放電トランジスタを介して前記第１のキャパシタを放電するステップ；及び
データラインを前記画素へ結合し、前記データラインが結合されている間に、
前記駆動トランジスタのゲートとソース又はドレインとの間で前記第１のキャパシタに直列な第２のキャパシタを前記データラインからのデータ入力電圧へと充電し、
前記第１及び第２のキャパシタの両端の電圧から導出されるゲート電圧を用いて前記表示素子に電流を流すよう前記駆動トランジスタを使用するステップ；
を有する方法。
【請求項１６】
前記分離及び結合は、前記データラインと前記画素への入力部との間に接続されたアドレストランジスタを切り替えるステップを有することを特徴とする請求項１５記載の方法。
【請求項１７】
１つの行にある夫々の画素の前記アドレストランジスタは、共通の行アドレス制御ラインによって同時にオンに切り替えられることを特徴とする請求項１６記載の方法。
【請求項１８】
画素の１つの行の前記アドレストランジスタは、隣の行のアドレストランジスタがオフとされた後に実質的に即座にオンとされることを特徴とする請求項１７記載の方法。
【請求項１９】
前記データラインが前記画素から分離され、前記第１のキャパシタが充電されている場合に、前記データラインは、該データラインに結合された他の画素へデータ入力電圧を供給するために使用されることを特徴とする請求項１５乃至１８のうちいずれか一項記載の方法。
【請求項２０】
夫々の画素がｐ形駆動トランジスタを有する表示装置を駆動するための請求項１５乃至１９のうちいずれか一項記載の方法。
【請求項２１】
前記駆動トランジスタがポリシリコン又は微結晶性シリコントランジスタを有する表示装置を駆動するための請求項１５乃至２０のうちのいずれか一項記載の方法。
【請求項２２】
夫々の画素の前記駆動トランジスタがＬＰＴＳトランジスタを有する表示装置を駆動するための請求項２１記載の方法。
【請求項１】
表示画素の配列を有するアクティブマトリクス表示装置であって、
夫々の画素は：
電流駆動式発光表示素子；
該表示素子に電流を流す駆動トランジスタ；
該駆動トランジスタのゲートとソース又はドレインとの間に直列に接続された第１及び第２のキャパシタ；及び
該第１及び第２のキャパシタの間の接点と、当該表示装置の全ての画素のための共通ラインとの間に接続された放電トランジスタ；
を有し、
前記画素へ入力されるデータは、前記第１及び第２のキャパシタの間の接点へ供給され、それによって前記第２のキャパシタを前記画素のデータ電圧から導出される電圧へと充電し、前記駆動トランジスタの閾値電圧から導出される電圧は、前記第１のキャパシタに蓄積されることを特徴とする装置。
【請求項２】
前記駆動トランジスタは、ｐ形薄膜トランジスタを有することを特徴とする請求項１記載の装置。
【請求項３】
前記駆動トランジスタは、ポリシリコン又は微結晶性シリコントランジスタを有することを特徴とする請求項１又は２記載の装置。
【請求項４】
前記駆動トランジスタは、低温ポリシリコントランジスタであることを特徴とする請求項３記載の装置。
【請求項５】
夫々の画素は、入力データラインと、前記第１及び第２のキャパシタの間の接点との間に接続された入力トランジスタを更に有することを特徴とする請求項１乃至４のうちいずれか一項記載の装置。
【請求項６】
夫々の画素は、前記入力トランジスタがオフであり、前記駆動トランジスタの閾値電圧から導出される電圧が第１のキャパシタに蓄積される第１のモードと、前記入力トランジスタがオンであり、前記画素へ入力されるデータが前記第２のキャパシタを前記画素のデータ電圧から導出される電圧へと充電する第２のモードとから成る２つのモードで動作可能であることを特徴とする請求項１乃至５のうちいずれか一項記載の装置。
【請求項７】
前記駆動トランジスタは、ｐ形トランジスタであり、前記駆動トランジスタのソースは、電源ラインへ接続されることを特徴とする請求項１乃至６のうちいずれか一項記載。
【請求項８】
前記共通ラインは、前記電源ラインを有することを特徴とする請求項７記載の装置。
【請求項９】
夫々の画素は、前記駆動トランジスタのゲートとドレインとの間に接続された第２のトランジスタを更に有することを特徴とする請求項１乃至８のうちいずれか一項記載の装置。
【請求項１０】
前記第２のトランジスタは、１行の画素の間で共有される第１のゲート制御ラインによって制御されることを特徴とする請求項９記載の装置。
【請求項１１】
前記第１及び第２のキャパシタは、前記駆動トランジスタのゲートとソースとの間に直列に接続されることを特徴とする請求項１乃至１０のうちいずれか一項記載の装置。
【請求項１２】
夫々の画素は、前記駆動トランジスタと前記表示素子との間に接続された第３のトランジスタを更に有することを特徴とする請求項１乃至１１のうちいずれか一項記載の装置。
【請求項１３】
前記表示素子は、電界発光表示素子を有することを特徴とする請求項１乃至１２のうちいずれか一項記載の装置。
【請求項１４】
前記電界発光表示素子は、電気泳動有機電界発光表示素子を有することを特徴とする請求項１乃至１３のうちいずれか一項記載の装置。
【請求項１５】
表示素子と、該表示素子に電流を流す駆動トランジスタとを夫々が有する電流駆動式発光表示画素の配列を有するアクティブマトリクス表示装置を駆動する方法であって：
夫々の画素に対して、
データラインを前記画素から分離し、前記データラインが分離されている間に、
前記駆動トランジスタに電流を流し、結果として生ずるゲート−ソース間電圧へと第１のキャパシタを充電し、
前記第１のキャパシタが閾値電圧を蓄えるよう、前記駆動トランジスタがオフとなるまで、前記第１のキャパシタの一方の端子と共通ラインとの間に接続された放電トランジスタを介して前記第１のキャパシタを放電するステップ；及び
データラインを前記画素へ結合し、前記データラインが結合されている間に、
前記駆動トランジスタのゲートとソース又はドレインとの間で前記第１のキャパシタに直列な第２のキャパシタを前記データラインからのデータ入力電圧へと充電し、
前記第１及び第２のキャパシタの両端の電圧から導出されるゲート電圧を用いて前記表示素子に電流を流すよう前記駆動トランジスタを使用するステップ；
を有する方法。
【請求項１６】
前記分離及び結合は、前記データラインと前記画素への入力部との間に接続されたアドレストランジスタを切り替えるステップを有することを特徴とする請求項１５記載の方法。
【請求項１７】
１つの行にある夫々の画素の前記アドレストランジスタは、共通の行アドレス制御ラインによって同時にオンに切り替えられることを特徴とする請求項１６記載の方法。
【請求項１８】
画素の１つの行の前記アドレストランジスタは、隣の行のアドレストランジスタがオフとされた後に実質的に即座にオンとされることを特徴とする請求項１７記載の方法。
【請求項１９】
前記データラインが前記画素から分離され、前記第１のキャパシタが充電されている場合に、前記データラインは、該データラインに結合された他の画素へデータ入力電圧を供給するために使用されることを特徴とする請求項１５乃至１８のうちいずれか一項記載の方法。
【請求項２０】
夫々の画素がｐ形駆動トランジスタを有する表示装置を駆動するための請求項１５乃至１９のうちいずれか一項記載の方法。
【請求項２１】
前記駆動トランジスタがポリシリコン又は微結晶性シリコントランジスタを有する表示装置を駆動するための請求項１５乃至２０のうちのいずれか一項記載の方法。
【請求項２２】
夫々の画素の前記駆動トランジスタがＬＰＴＳトランジスタを有する表示装置を駆動するための請求項２１記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００７−５２２４９２（Ｐ２００７−５２２４９２Ａ）
【公表日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願番号】特願２００６−５４８４９３（Ｐ２００６−５４８４９３）
【出願日】平成１７年１月４日（２００５．１．４）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５００２７
【国際公開番号】ＷＯ２００５／０６９２６６
【国際公開日】平成１７年７月２８日（２００５．７．２８）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願日】平成１７年１月４日（２００５．１．４）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５００２７
【国際公開番号】ＷＯ２００５／０６９２６６
【国際公開日】平成１７年７月２８日（２００５．７．２８）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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