エアーギャップ構造を有する半導体素子のインターポーザ
【課題】エアーギャップ構造を有する半導体素子のインターポーザを提供する。
【解決手段】空き空間を含む半導体基板３１と、前記半導体基板３１の前記空き空間内部に位置する金属配線３２と、を備え、前記半導体基板３１の前記空き空間は、絶縁エアーギャップ３３を形成することによって前記金属配線を絶縁させ、金属配線ライン、前記金属配線３２の周囲をエアーギャップ３３で絶縁させた、絶縁手段、前記金属配線ラインの一側に形成された半導体集積回路と電気的に連結される接触手段、及び前記金属配線ライン及び前記接触手段を固定させたインターポーザ３０。
【解決手段】空き空間を含む半導体基板３１と、前記半導体基板３１の前記空き空間内部に位置する金属配線３２と、を備え、前記半導体基板３１の前記空き空間は、絶縁エアーギャップ３３を形成することによって前記金属配線を絶縁させ、金属配線ライン、前記金属配線３２の周囲をエアーギャップ３３で絶縁させた、絶縁手段、前記金属配線ラインの一側に形成された半導体集積回路と電気的に連結される接触手段、及び前記金属配線ライン及び前記接触手段を固定させたインターポーザ３０。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子インターポーザの構造に係り、具体的には、エアーギャップ構造を有する半導体素子のインターポーザの構造に関する。
【背景技術】
【０００２】
半導体素子において、半導体基板に複数個のトランジスタ、抵抗及びキャパシタなどの単位素子（ｅｌｅｍｅｎｔ）を形成され、これら単位素子が電気的に連結されて半導体集積回路が構成される。前記単位素子は金属配線を通じて互いに連結される。
【０００３】
一方、高速動作のために開発された半導体素子は、半導体集積回路の内部に設けられた金属配線を通じて単位素子を連結せず、インターポーザを通じて単位素子を電気的に連結させる。
【０００４】
図１は、従来のインターポーザを用いた半導体素子を示す構成図である。
【０００５】
図１を参照すれば、半導体素子１０は、インターポーザ１１及び半導体集積回路１２で構成され、インターポーザ１１は、半導体基板１４、金属配線１６及び層間絶縁膜（Ｉｎｔｅｒ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）１８を含む。半導体基板１４は、インターポーザ１１の金属配線１６を固定させ、金属配線１６と半導体集積回路１２との結合に用いられる。金属配線１６は、半導体集積回路１２の単位素子を、接触手段１９を介して電気的に連結させる。金属配線１６は、層間絶縁膜１８を介して半導体基板１４と絶縁される。
【０００６】
層間絶縁膜１８は、一般的にＳｉＯ２などの絶縁物質からなる。しかし、このような絶縁物質の誘電率（ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ；ε）は、空気の誘電率より大きい。これにより、層間絶縁膜１８による内部寄生容量の増加によってトータルキャパシタンス（Ｃ）が大きくなって、半導体素子の信号伝達に必要な反応速度が遅くなる。すなわち、τ＝Ｒ＊Ｃにおいて、τが増加し、全体的な半導体素子の動作反応速度も遅くなるしかない。
【０００７】
したがって、誘電率の小さな層間絶縁膜が必要となる。
【０００８】
特に、複数の半導体チップを１つの半導体素子に連結するマルチチップパッケージの場合には、半導体チップの間を連結する金属配線のキャパシタンスローディング（ｃａｐａｃｉｔａｎｃｅ ｌｏａｄｉｎｇ）が問題となる。
【０００９】
図２は、従来のマルチチップパッケージで各チップの例示的な連結関係を示す図面である。
【００１０】
図２Ａは、２つの半導体チップを並列に連結したマルチチップパッケージを示し、図２Ｂは、２つ以上の半導体チップが積層されたマルチチップパッケージを示し、図２Ｃは、２つ以上の半導体チップが並列に連結されて、積層された構造を有するマルチチップパッケージを示す。
【００１１】
マルチチップパッケージで、半導体チップ間の配線が図２に図示されたように基板上または基板内の金属配線を介して連結されれば、金属配線が有する大きなキャパシタンスローディングにより、半導体素子の反応速度が遅くなる。このような金属配線によるキャパシタンスローディングの問題は、高速で動作する集積回路の製作に障害となる。
【００１２】
また、図２に示されたように、基板上の金属配線を介して半導体チップを連結する場合には、マルチチップパッケージが占める面積が増加し、これにより、半導体素子の製作コストが増加する問題がある。
【００１３】
マルチチップパッケージがインターポーザを用いて構成される場合にも、インターポーザ内の層間絶縁膜（ＩＬＤ）の誘電率が大きいために、絶縁層によるキャパシタンスローディングが依然として問題となる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする課題は、半導体素子のインターポーザ絶縁層の誘電率を小さくして、キャパシタンスを減らしうるインターポーザを提供することである。
【００１５】
本発明が解決しようとする他の技術的課題は、インターポーザ絶縁層によるキャパシタンスを低減して動作反応速度を向上させた半導体装置を提供することである。
【００１６】
本発明が解決しようとするさらに他の技術的課題は、動作反応速度が速く、設置面積が小さいマルチチップパッケージを提供することである。
【課題を解決するための手段】
【００１７】
前記技術的課題を達成するためのインターポーザは、空き空間を含む半導体基板と、前記半導体基板の前記空き空間内部に位置する金属配線と、を備え、前記半導体基板の前記空き空間においては絶縁エアーギャップをさらに備え、該絶縁エアーギャップによって前記金属配線を前記半導体基板から絶縁させる。
【００１８】
金属配線ライン、前記金属配線の周囲をエアーギャップで絶縁させた絶縁手段、前記金属配線ラインの一側に形成されて半導体集積回路と電気的に連結される接触手段、及び前記金属配線ライン及び前記接続手段を固定するための半導体基板を備える。
【００１９】
前記金属配線ラインは、前記接触手段で前記エアーギャップ内に固定されうる。また、前記絶縁手段は、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）を用いて製作しうる。
【００２０】
本発明の他の特徴によれば、半導体素子は、金属配線ライン、前記金属配線周囲をエアーギャップで絶縁させた絶縁手段、前記金属配線ラインの一側に形成されて半導体集積回路と電気的に連結される接触手段、及び前記金属配線ライン及び前記接続手段を固定するための半導体基板を含むインターポーザ、及びトランジスタ、キャパシタ、または抵抗などの構成要素を含む回路部、及び前記回路部と前記インターポーザの接触手段とを連結するためのパッドを含む半導体集積回路を備える。
【００２１】
前記金属配線ラインは、前記接触手段で前記エアーギャップ内に固定されうる。また、前記半導体集積回路は、内部構成要素の電気的連結のための金属配線を含めないことがある。また、前記絶縁手段は、ＭＥＭＳを用いて製作されうる。
【００２２】
前記インターポーザの面積は、前記半導体集積回路の面積と同じであり、前記インターポーザは、ＰＣＢ（Printed Circuit Board）との連結のための外部パッドをさらに含み、前記外部パッドはボンディング手段を介して前記ＰＣＢと連結される。
【００２３】
前記インターポーザの面積は、前記半導体集積回路の面積より大きく、前記インターポーザは、ＰＣＢとの連結のための外部パッドをさらに含み、前記外部パッドは、前記インターポーザと前記半導体集積回路とが接合されて余る余裕面積に形成され、ボンディング手段を介して前記ＰＣＢと連結される。
【００２４】
本発明のさらに他の特徴によれば、マルチチップパッケージは、金属配線ライン、前記金属配線周囲をエアーギャップで絶縁させた絶縁手段、前記金属配線ラインの一側に形成されて半導体集積回路と電気的に連結される接触手段、及び前記金属配線ライン及び前記接続手段を固定するための半導体基板を含むインターポーザ、及びトランジスタ、キャパシタ、または抵抗などの構成要素を含む回路部、及び前記回路部と前記インターポーザの接触手段とを連結するためのパッドを含む複数の半導体集積回路を備え、前記インターポーザは、前記複数の半導体集積回路と接合され、前記接触手段を介して前記各半導体集積回路の回路部と連結される。
【００２５】
本発明の他の特徴によれば、半導体素子のインターポーザの製作方法は、半導体基板上にフォトレジストを形成する段階、前記半導体基板上で前記フォトレジストを用いてホールを形成する段階、前記フォトレジストを除去する段階、及び前記ホールと金属配線間にエアーギャップが存在するように前記ホール内部に前記金属配線を形成する段階を含む。
【００２６】
本発明のさらに他の特徴によれば、半導体素子のインターポーザ製作方法は、第１半導体基板上にフォトレジストを形成する段階、前記第１半導体基板上で前記フォトレジストを用いてホールを形成する段階、前記フォトレジストを除去する段階、前記ホールと金属配線との間にエアーギャップが存在するように前記ホール内部に前記金属配線を形成する段階、第２半導体基板上にフォトレジストを形成する段階、前記第２半導体基板上で前記フォトレジストを用いてホールを形成する段階、前記フォトレジストを除去する段階、前記ホールと金属配線との間にエアーギャップが存在するように前記ホール内部に前記金属配線を形成する段階、及び前記第１半導体基板と前記第２半導体基板とを前記金属配線が接合されるように結合する段階を含む。
【発明の効果】
【００２７】
本発明による半導体素子のインターポーザは、インターポーザ内の金属配線を取り囲む絶縁層として誘電率の非常に低いエアーギャップを備えることによって、従来の層間絶縁膜（ＳｉＯ２）を用いる時より、はるかに低いキャパシタンスを有する。したがって、半導体素子の動作反応速度を向上させることができて、高速で動作する半導体素子の開発に役に立つ。
【００２８】
また、電気的連結配線は、インターポーザを通じて具現され、半導体集積回路には、構成要素だけが配置されるために、半導体素子の製作が容易であり、半導体素子の製作コストを節減しうる。
【００２９】
本発明によるマルチチップパッケージで、半導体チップ間の連結は、インターポーザを通じてなされる。したがって、半導体チップ間の電気的配線が基板に形成される一般的なマルチタップパッケージに比べて、マルチチップパッケージの面積を顕著に減らしうる。
【発明を実施するための最良の形態】
【００３０】
本発明と本発明の動作性の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００３１】
以下、添付された図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００３２】
図３は、本発明によるインターポーザの構造を示す構成図である。
【００３３】
図３に示されたインターポーザ３０は、半導体基板３１、金属配線３２及びエアーギャップ３３を備える。金属配線３２と半導体基板３１との間に位置するエアーギャップ３３は半導体基板３１と金属配線３２とを絶縁させる。
【００３４】
空気の誘電率εは、１である。一方、従来の層間絶縁膜の材料であるＳｉＯ２は、誘電率εが４である。したがって、空気の誘電率は、ＳｉＯ２の誘電率の１／４である。したがって、本発明によるエアーギャップを備えるインターポーザを用いる場合に、従来のインターポーザを用いる場合より信号伝達のための動作反応速度は４倍程度速くなる。
【００３５】
図４は、本発明によるインターポーザを製作する過程を示す図面である。
【００３６】
まず、図４Ａに示されたように、半導体基板４１上に酸化膜４２を覆ってから、図４Ｂに示されたように、酸化膜４２上にフォトレジスト４３を形成する。フォトレジスト４３は、金属配線の配置箇所以外の場所に形成される。次いで、図４Ｃに示されたように、エッチングしてホール４４を形成する。そして、フォトレジスト４３を除去する（図４Ｄ）。次いで、ホール４４の内部に金属配線４５を形成する（図４Ｅ）。金属配線４５は、ＭＥＭＳを用いて形成しうる。金属配線４５は、半導体基板４１と半導体集積回路との電気的連結のための接触端子（図示せず）に固定しうる。
【００３７】
そして、図４Ｆに示されたように、同じ方式で形成された半導体基板４６を半導体基板４１と結合する。その結果、半導体基板４１、４６と金属配線４５との間にエアーギャップ４４が形成される。
【００３８】
図５は、本発明による半導体素子の一例を示す構成図である。
【００３９】
図５Ａは、本発明によるインターポーザ５１と半導体集積回路５２との結合前の状態を示し、図５Ｂは、インターポーザ５１と半導体集積回路５２とを結合した半導体素子５０を示す。
【００４０】
図５Ａを参照すれば、インターポーザ５１は、半導体基板５３、エアーギャップ５４、金属配線５５及び接触手段５６を備える。半導体集積回路５２は、接触手段５６との結合のためのパッド５７を備える。
【００４１】
インターポーザ５１は、図３を参照して説明されたように、金属配線５５と半導体基板５３との間にエアーギャップ５４を絶縁層として使用する。これにより、絶縁層により発生するキャパシタンスの問題が解決される。
【００４２】
図５Ｂの半導体素子５０は、インターポーザ５１と半導体集積回路５２とを結合して生成される。半導体集積回路５２は、半導体集積回路５２に含まれる構成要素、すなわち、トランジスタ、キャパシタンス及び抵抗の電気的連結のための内部連結配線を備えない。その代わりに、前記構成要素の電気的連結は、インターポーザ５１の金属配線５５を通じてなされる。
【００４３】
本発明による半導体素子５０は、誘電率の低いエアーギャップ５４を使用して、半導体素子の動作反応速度を向上させうる。また、電気的連結配線は、インターポーザ５１を通じて具現され、半導体集積回路５２には構成要素のみが配置されるために、半導体素子の製作が容易であり、高速で動作する半導体素子の製作コストを節減しうる。
【００４４】
図６は、本発明によるマルチチップパッケージを示す。
【００４５】
図６を参照すれば、本発明によるマルチチップパッケージ６０は、１つ以上の半導体チップ（図６の例では、２個の半導体チップ６１、６２）とインターポーザ６３とを連結して構成される。半導体チップ６１、６２は、内部電気的連結配線構造を有さず、トランジスタ、キャパシタ、抵抗などの構成要素のみを備える。各半導体チップの構成要素間の電気的連結及び半導体チップ間の電気的連結は、インターポーザ６３内の金属配線６５を通じてなされる。金属配線６５は、エアーギャップ６４を通じて他の構成要素と絶縁され、接触手段６６を介してインターポーザ６３及び半導体チップ６１、６２に固定される。接触手段６６は、インターポーザ６３の金属配線６５と半導体チップ６１、６２の構成要素とを電気的に連結させる機能だけでなく、金属配線６５を固定させる役割をも行える。
【００４６】
図６に示されたマルチチップパッケージ６０では半導体チップ間の連結がインターポーザを通じてなされる。したがって、半導体チップ間の電気的配線が基板に形成される一般的なマルチチップパッケージに比べてマルチチップパッケージが占める面積を顕著に減らしうる。
【００４７】
また、半導体チップ間の電気的配線により発生するキャパシタンス問題を発生させず、インターポーザ内の金属配線をエアーギャップを通じて絶縁させることによって、絶縁層によるキャパシタンスロードを顕著に減らせる。したがって、半導体素子の反応速度が向上して高速で動作しうる半導体素子の製作が容易になる。
【００４８】
図７は、半導体素子をＰＣＢに連結させる例を示す図面である。
【００４９】
図７Ａは、１つの半導体チップで構成された半導体素子をＰＣＢに連結させる例を示し、図７Ｂは、マルチチップパッケージをＰＣＢに連結させる例を示す。
【００５０】
図７Ａを参照すれば、インターポーザ５１の接触面積は、半導体集積回路５２の接触面積より大きい。インターポーザ５１の接触面のうち、半導体集積回路５２と接触しない接触面上に外部パッド７３が備えられる。外部パッド７３は、ボンディングワイヤー７４を通じてＰＣＢ７１上の接触パッド７２と連結される。
【００５１】
図７Ｂでも、インターポーザ６３は、２つの半導体チップ６１、６２より大きい面積を有する。インターポーザ６３上に形成される外部パッド７３は、半導体チップ６１、６２と結合される面積以外の所に形成される。外部パッド７３は、ボンディングワイヤー７４を通じてＰＣＢ７１上の接触パッド７２と連結される。
【００５２】
図８は、半導体素子をＰＣＢに連結させる他の例を示す図面である。
【００５３】
図８Ａは、１つの半導体チップで構成された半導体素子をＰＣＢに連結させる例を示し、図８Ｂは、マルチチップパッケージをＰＣＢに連結させる例を示す。
【００５４】
図８Ａを参照すれば、インターポーザ５１は、半導体集積回路５２と同じ面積を有する。インターポーザ５１は、インターポーザ５１とＰＣＢ７１との接触場所に外部パッド８１を備える。外部パッド８１は、ＰＣＢ７１上の接触パッド８２と直接連結される。外部パッド８１はボールグリッドアレイであり得る。
【００５５】
図８Ｂでもインターポーザ６３は、２つの半導体チップ６１、６２の面積と同じ面積を有する。インターポーザ６３とＰＣＢ７１との接触場所に外部パッド８１を備える。外部パッド８１はＰＣＢ７１上の接触パッド８２と直接連結される。外部パッド８１は、ボールグリッドアレイであり得る。
【００５６】
本発明は図面に示された一実施例を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施例が可能であるという点を理解するであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００５７】
本発明は、半導体素子の関連技術分野に好適に適用されうる。
【図面の簡単な説明】
【００５８】
【図１】従来のインターポーザを用いた半導体素子を示す構成図である。
【図２Ａ】従来のマルチチップパッケージにおける各チップの例示的な連結関係を示す図面である。
【図２Ｂ】従来のマルチチップパッケージにおける各チップの例示的な連結関係を示す図面である。
【図２Ｃ】従来のマルチチップパッケージにおける各チップの例示的な連結関係を示す図面である。
【図３】本発明によるインターポーザの構造を示す構成図である。
【図４Ａ】本発明によるインターポーザを製作する過程を示す図面である。
【図４Ｂ】本発明によるインターポーザを製作する過程を示す図面である。
【図４Ｃ】本発明によるインターポーザを製作する過程を示す図面である。
【図４Ｄ】本発明によるインターポーザを製作する過程を示す図面である。
【図４Ｅ】本発明によるインターポーザを製作する過程を示す図面である。
【図４Ｆ】本発明によるインターポーザを製作する過程を示す図面である。
【図５Ａ】本発明による半導体素子の一例を示す構成図である。
【図５Ｂ】本発明による半導体素子の一例を示す構成図である。
【図６】本発明によるマルチチップパッケージを示す図面である。
【図７Ａ】半導体素子をＰＣＢに連結させる例を示す図面である。
【図７Ｂ】半導体素子をＰＣＢに連結させる例を示す図面である。
【図８Ａ】半導体素子をＰＣＢに連結させる他の例を示す図面である。
【図８Ｂ】半導体素子をＰＣＢに連結させる他の例を示す図面である。
【符号の説明】
【００５９】
３０ インターポーザ
３１ 半導体基板
３２ 金属配線
３３ エアーギャップ
【技術分野】
【０００１】
本発明は、半導体素子インターポーザの構造に係り、具体的には、エアーギャップ構造を有する半導体素子のインターポーザの構造に関する。
【背景技術】
【０００２】
半導体素子において、半導体基板に複数個のトランジスタ、抵抗及びキャパシタなどの単位素子（ｅｌｅｍｅｎｔ）を形成され、これら単位素子が電気的に連結されて半導体集積回路が構成される。前記単位素子は金属配線を通じて互いに連結される。
【０００３】
一方、高速動作のために開発された半導体素子は、半導体集積回路の内部に設けられた金属配線を通じて単位素子を連結せず、インターポーザを通じて単位素子を電気的に連結させる。
【０００４】
図１は、従来のインターポーザを用いた半導体素子を示す構成図である。
【０００５】
図１を参照すれば、半導体素子１０は、インターポーザ１１及び半導体集積回路１２で構成され、インターポーザ１１は、半導体基板１４、金属配線１６及び層間絶縁膜（Ｉｎｔｅｒ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）１８を含む。半導体基板１４は、インターポーザ１１の金属配線１６を固定させ、金属配線１６と半導体集積回路１２との結合に用いられる。金属配線１６は、半導体集積回路１２の単位素子を、接触手段１９を介して電気的に連結させる。金属配線１６は、層間絶縁膜１８を介して半導体基板１４と絶縁される。
【０００６】
層間絶縁膜１８は、一般的にＳｉＯ２などの絶縁物質からなる。しかし、このような絶縁物質の誘電率（ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ；ε）は、空気の誘電率より大きい。これにより、層間絶縁膜１８による内部寄生容量の増加によってトータルキャパシタンス（Ｃ）が大きくなって、半導体素子の信号伝達に必要な反応速度が遅くなる。すなわち、τ＝Ｒ＊Ｃにおいて、τが増加し、全体的な半導体素子の動作反応速度も遅くなるしかない。
【０００７】
したがって、誘電率の小さな層間絶縁膜が必要となる。
【０００８】
特に、複数の半導体チップを１つの半導体素子に連結するマルチチップパッケージの場合には、半導体チップの間を連結する金属配線のキャパシタンスローディング（ｃａｐａｃｉｔａｎｃｅ ｌｏａｄｉｎｇ）が問題となる。
【０００９】
図２は、従来のマルチチップパッケージで各チップの例示的な連結関係を示す図面である。
【００１０】
図２Ａは、２つの半導体チップを並列に連結したマルチチップパッケージを示し、図２Ｂは、２つ以上の半導体チップが積層されたマルチチップパッケージを示し、図２Ｃは、２つ以上の半導体チップが並列に連結されて、積層された構造を有するマルチチップパッケージを示す。
【００１１】
マルチチップパッケージで、半導体チップ間の配線が図２に図示されたように基板上または基板内の金属配線を介して連結されれば、金属配線が有する大きなキャパシタンスローディングにより、半導体素子の反応速度が遅くなる。このような金属配線によるキャパシタンスローディングの問題は、高速で動作する集積回路の製作に障害となる。
【００１２】
また、図２に示されたように、基板上の金属配線を介して半導体チップを連結する場合には、マルチチップパッケージが占める面積が増加し、これにより、半導体素子の製作コストが増加する問題がある。
【００１３】
マルチチップパッケージがインターポーザを用いて構成される場合にも、インターポーザ内の層間絶縁膜（ＩＬＤ）の誘電率が大きいために、絶縁層によるキャパシタンスローディングが依然として問題となる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする課題は、半導体素子のインターポーザ絶縁層の誘電率を小さくして、キャパシタンスを減らしうるインターポーザを提供することである。
【００１５】
本発明が解決しようとする他の技術的課題は、インターポーザ絶縁層によるキャパシタンスを低減して動作反応速度を向上させた半導体装置を提供することである。
【００１６】
本発明が解決しようとするさらに他の技術的課題は、動作反応速度が速く、設置面積が小さいマルチチップパッケージを提供することである。
【課題を解決するための手段】
【００１７】
前記技術的課題を達成するためのインターポーザは、空き空間を含む半導体基板と、前記半導体基板の前記空き空間内部に位置する金属配線と、を備え、前記半導体基板の前記空き空間においては絶縁エアーギャップをさらに備え、該絶縁エアーギャップによって前記金属配線を前記半導体基板から絶縁させる。
【００１８】
金属配線ライン、前記金属配線の周囲をエアーギャップで絶縁させた絶縁手段、前記金属配線ラインの一側に形成されて半導体集積回路と電気的に連結される接触手段、及び前記金属配線ライン及び前記接続手段を固定するための半導体基板を備える。
【００１９】
前記金属配線ラインは、前記接触手段で前記エアーギャップ内に固定されうる。また、前記絶縁手段は、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）を用いて製作しうる。
【００２０】
本発明の他の特徴によれば、半導体素子は、金属配線ライン、前記金属配線周囲をエアーギャップで絶縁させた絶縁手段、前記金属配線ラインの一側に形成されて半導体集積回路と電気的に連結される接触手段、及び前記金属配線ライン及び前記接続手段を固定するための半導体基板を含むインターポーザ、及びトランジスタ、キャパシタ、または抵抗などの構成要素を含む回路部、及び前記回路部と前記インターポーザの接触手段とを連結するためのパッドを含む半導体集積回路を備える。
【００２１】
前記金属配線ラインは、前記接触手段で前記エアーギャップ内に固定されうる。また、前記半導体集積回路は、内部構成要素の電気的連結のための金属配線を含めないことがある。また、前記絶縁手段は、ＭＥＭＳを用いて製作されうる。
【００２２】
前記インターポーザの面積は、前記半導体集積回路の面積と同じであり、前記インターポーザは、ＰＣＢ（Printed Circuit Board）との連結のための外部パッドをさらに含み、前記外部パッドはボンディング手段を介して前記ＰＣＢと連結される。
【００２３】
前記インターポーザの面積は、前記半導体集積回路の面積より大きく、前記インターポーザは、ＰＣＢとの連結のための外部パッドをさらに含み、前記外部パッドは、前記インターポーザと前記半導体集積回路とが接合されて余る余裕面積に形成され、ボンディング手段を介して前記ＰＣＢと連結される。
【００２４】
本発明のさらに他の特徴によれば、マルチチップパッケージは、金属配線ライン、前記金属配線周囲をエアーギャップで絶縁させた絶縁手段、前記金属配線ラインの一側に形成されて半導体集積回路と電気的に連結される接触手段、及び前記金属配線ライン及び前記接続手段を固定するための半導体基板を含むインターポーザ、及びトランジスタ、キャパシタ、または抵抗などの構成要素を含む回路部、及び前記回路部と前記インターポーザの接触手段とを連結するためのパッドを含む複数の半導体集積回路を備え、前記インターポーザは、前記複数の半導体集積回路と接合され、前記接触手段を介して前記各半導体集積回路の回路部と連結される。
【００２５】
本発明の他の特徴によれば、半導体素子のインターポーザの製作方法は、半導体基板上にフォトレジストを形成する段階、前記半導体基板上で前記フォトレジストを用いてホールを形成する段階、前記フォトレジストを除去する段階、及び前記ホールと金属配線間にエアーギャップが存在するように前記ホール内部に前記金属配線を形成する段階を含む。
【００２６】
本発明のさらに他の特徴によれば、半導体素子のインターポーザ製作方法は、第１半導体基板上にフォトレジストを形成する段階、前記第１半導体基板上で前記フォトレジストを用いてホールを形成する段階、前記フォトレジストを除去する段階、前記ホールと金属配線との間にエアーギャップが存在するように前記ホール内部に前記金属配線を形成する段階、第２半導体基板上にフォトレジストを形成する段階、前記第２半導体基板上で前記フォトレジストを用いてホールを形成する段階、前記フォトレジストを除去する段階、前記ホールと金属配線との間にエアーギャップが存在するように前記ホール内部に前記金属配線を形成する段階、及び前記第１半導体基板と前記第２半導体基板とを前記金属配線が接合されるように結合する段階を含む。
【発明の効果】
【００２７】
本発明による半導体素子のインターポーザは、インターポーザ内の金属配線を取り囲む絶縁層として誘電率の非常に低いエアーギャップを備えることによって、従来の層間絶縁膜（ＳｉＯ２）を用いる時より、はるかに低いキャパシタンスを有する。したがって、半導体素子の動作反応速度を向上させることができて、高速で動作する半導体素子の開発に役に立つ。
【００２８】
また、電気的連結配線は、インターポーザを通じて具現され、半導体集積回路には、構成要素だけが配置されるために、半導体素子の製作が容易であり、半導体素子の製作コストを節減しうる。
【００２９】
本発明によるマルチチップパッケージで、半導体チップ間の連結は、インターポーザを通じてなされる。したがって、半導体チップ間の電気的配線が基板に形成される一般的なマルチタップパッケージに比べて、マルチチップパッケージの面積を顕著に減らしうる。
【発明を実施するための最良の形態】
【００３０】
本発明と本発明の動作性の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００３１】
以下、添付された図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００３２】
図３は、本発明によるインターポーザの構造を示す構成図である。
【００３３】
図３に示されたインターポーザ３０は、半導体基板３１、金属配線３２及びエアーギャップ３３を備える。金属配線３２と半導体基板３１との間に位置するエアーギャップ３３は半導体基板３１と金属配線３２とを絶縁させる。
【００３４】
空気の誘電率εは、１である。一方、従来の層間絶縁膜の材料であるＳｉＯ２は、誘電率εが４である。したがって、空気の誘電率は、ＳｉＯ２の誘電率の１／４である。したがって、本発明によるエアーギャップを備えるインターポーザを用いる場合に、従来のインターポーザを用いる場合より信号伝達のための動作反応速度は４倍程度速くなる。
【００３５】
図４は、本発明によるインターポーザを製作する過程を示す図面である。
【００３６】
まず、図４Ａに示されたように、半導体基板４１上に酸化膜４２を覆ってから、図４Ｂに示されたように、酸化膜４２上にフォトレジスト４３を形成する。フォトレジスト４３は、金属配線の配置箇所以外の場所に形成される。次いで、図４Ｃに示されたように、エッチングしてホール４４を形成する。そして、フォトレジスト４３を除去する（図４Ｄ）。次いで、ホール４４の内部に金属配線４５を形成する（図４Ｅ）。金属配線４５は、ＭＥＭＳを用いて形成しうる。金属配線４５は、半導体基板４１と半導体集積回路との電気的連結のための接触端子（図示せず）に固定しうる。
【００３７】
そして、図４Ｆに示されたように、同じ方式で形成された半導体基板４６を半導体基板４１と結合する。その結果、半導体基板４１、４６と金属配線４５との間にエアーギャップ４４が形成される。
【００３８】
図５は、本発明による半導体素子の一例を示す構成図である。
【００３９】
図５Ａは、本発明によるインターポーザ５１と半導体集積回路５２との結合前の状態を示し、図５Ｂは、インターポーザ５１と半導体集積回路５２とを結合した半導体素子５０を示す。
【００４０】
図５Ａを参照すれば、インターポーザ５１は、半導体基板５３、エアーギャップ５４、金属配線５５及び接触手段５６を備える。半導体集積回路５２は、接触手段５６との結合のためのパッド５７を備える。
【００４１】
インターポーザ５１は、図３を参照して説明されたように、金属配線５５と半導体基板５３との間にエアーギャップ５４を絶縁層として使用する。これにより、絶縁層により発生するキャパシタンスの問題が解決される。
【００４２】
図５Ｂの半導体素子５０は、インターポーザ５１と半導体集積回路５２とを結合して生成される。半導体集積回路５２は、半導体集積回路５２に含まれる構成要素、すなわち、トランジスタ、キャパシタンス及び抵抗の電気的連結のための内部連結配線を備えない。その代わりに、前記構成要素の電気的連結は、インターポーザ５１の金属配線５５を通じてなされる。
【００４３】
本発明による半導体素子５０は、誘電率の低いエアーギャップ５４を使用して、半導体素子の動作反応速度を向上させうる。また、電気的連結配線は、インターポーザ５１を通じて具現され、半導体集積回路５２には構成要素のみが配置されるために、半導体素子の製作が容易であり、高速で動作する半導体素子の製作コストを節減しうる。
【００４４】
図６は、本発明によるマルチチップパッケージを示す。
【００４５】
図６を参照すれば、本発明によるマルチチップパッケージ６０は、１つ以上の半導体チップ（図６の例では、２個の半導体チップ６１、６２）とインターポーザ６３とを連結して構成される。半導体チップ６１、６２は、内部電気的連結配線構造を有さず、トランジスタ、キャパシタ、抵抗などの構成要素のみを備える。各半導体チップの構成要素間の電気的連結及び半導体チップ間の電気的連結は、インターポーザ６３内の金属配線６５を通じてなされる。金属配線６５は、エアーギャップ６４を通じて他の構成要素と絶縁され、接触手段６６を介してインターポーザ６３及び半導体チップ６１、６２に固定される。接触手段６６は、インターポーザ６３の金属配線６５と半導体チップ６１、６２の構成要素とを電気的に連結させる機能だけでなく、金属配線６５を固定させる役割をも行える。
【００４６】
図６に示されたマルチチップパッケージ６０では半導体チップ間の連結がインターポーザを通じてなされる。したがって、半導体チップ間の電気的配線が基板に形成される一般的なマルチチップパッケージに比べてマルチチップパッケージが占める面積を顕著に減らしうる。
【００４７】
また、半導体チップ間の電気的配線により発生するキャパシタンス問題を発生させず、インターポーザ内の金属配線をエアーギャップを通じて絶縁させることによって、絶縁層によるキャパシタンスロードを顕著に減らせる。したがって、半導体素子の反応速度が向上して高速で動作しうる半導体素子の製作が容易になる。
【００４８】
図７は、半導体素子をＰＣＢに連結させる例を示す図面である。
【００４９】
図７Ａは、１つの半導体チップで構成された半導体素子をＰＣＢに連結させる例を示し、図７Ｂは、マルチチップパッケージをＰＣＢに連結させる例を示す。
【００５０】
図７Ａを参照すれば、インターポーザ５１の接触面積は、半導体集積回路５２の接触面積より大きい。インターポーザ５１の接触面のうち、半導体集積回路５２と接触しない接触面上に外部パッド７３が備えられる。外部パッド７３は、ボンディングワイヤー７４を通じてＰＣＢ７１上の接触パッド７２と連結される。
【００５１】
図７Ｂでも、インターポーザ６３は、２つの半導体チップ６１、６２より大きい面積を有する。インターポーザ６３上に形成される外部パッド７３は、半導体チップ６１、６２と結合される面積以外の所に形成される。外部パッド７３は、ボンディングワイヤー７４を通じてＰＣＢ７１上の接触パッド７２と連結される。
【００５２】
図８は、半導体素子をＰＣＢに連結させる他の例を示す図面である。
【００５３】
図８Ａは、１つの半導体チップで構成された半導体素子をＰＣＢに連結させる例を示し、図８Ｂは、マルチチップパッケージをＰＣＢに連結させる例を示す。
【００５４】
図８Ａを参照すれば、インターポーザ５１は、半導体集積回路５２と同じ面積を有する。インターポーザ５１は、インターポーザ５１とＰＣＢ７１との接触場所に外部パッド８１を備える。外部パッド８１は、ＰＣＢ７１上の接触パッド８２と直接連結される。外部パッド８１はボールグリッドアレイであり得る。
【００５５】
図８Ｂでもインターポーザ６３は、２つの半導体チップ６１、６２の面積と同じ面積を有する。インターポーザ６３とＰＣＢ７１との接触場所に外部パッド８１を備える。外部パッド８１はＰＣＢ７１上の接触パッド８２と直接連結される。外部パッド８１は、ボールグリッドアレイであり得る。
【００５６】
本発明は図面に示された一実施例を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施例が可能であるという点を理解するであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。
【産業上の利用可能性】
【００５７】
本発明は、半導体素子の関連技術分野に好適に適用されうる。
【図面の簡単な説明】
【００５８】
【図１】従来のインターポーザを用いた半導体素子を示す構成図である。
【図２Ａ】従来のマルチチップパッケージにおける各チップの例示的な連結関係を示す図面である。
【図２Ｂ】従来のマルチチップパッケージにおける各チップの例示的な連結関係を示す図面である。
【図２Ｃ】従来のマルチチップパッケージにおける各チップの例示的な連結関係を示す図面である。
【図３】本発明によるインターポーザの構造を示す構成図である。
【図４Ａ】本発明によるインターポーザを製作する過程を示す図面である。
【図４Ｂ】本発明によるインターポーザを製作する過程を示す図面である。
【図４Ｃ】本発明によるインターポーザを製作する過程を示す図面である。
【図４Ｄ】本発明によるインターポーザを製作する過程を示す図面である。
【図４Ｅ】本発明によるインターポーザを製作する過程を示す図面である。
【図４Ｆ】本発明によるインターポーザを製作する過程を示す図面である。
【図５Ａ】本発明による半導体素子の一例を示す構成図である。
【図５Ｂ】本発明による半導体素子の一例を示す構成図である。
【図６】本発明によるマルチチップパッケージを示す図面である。
【図７Ａ】半導体素子をＰＣＢに連結させる例を示す図面である。
【図７Ｂ】半導体素子をＰＣＢに連結させる例を示す図面である。
【図８Ａ】半導体素子をＰＣＢに連結させる他の例を示す図面である。
【図８Ｂ】半導体素子をＰＣＢに連結させる他の例を示す図面である。
【符号の説明】
【００５９】
３０ インターポーザ
３１ 半導体基板
３２ 金属配線
３３ エアーギャップ
【特許請求の範囲】
【請求項１】
空き空間を含む半導体基板と、
前記半導体基板の前記空き空間内に位置する金属配線と、を備え、
前記半導体基板の前記空き空間内において絶縁エアーギャップをさらに備えて、該絶縁エアーギャップによって前記金属配線を前記半導体基板から絶縁されることを特徴とする半導体装置のインターポーザ。
【請求項２】
前記金属配線の一側に形成され、前記金属配線を半導体集積回路に電気的に連結させる少なくとも１つの接触手段をさらに備え、
前記少なくとも１つの接触手段は、前記半導体基板に付着されることを特徴とする請求項１に記載の半導体装置のインターポーザ。
【請求項３】
前記金属配線は、
前記接触手段によって前記エアーギャップ内に固定されることを特徴とする請求項１に記載の半導体装置のインターポーザ。
【請求項４】
前記金属配線は、
ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）を用いて製作されることを特徴とする請求項１に記載の半導体装置のインターポーザ。
【請求項５】
空き空間を含む半導体基板と、前記半導体基板の前記空き空間内に位置する金属配線と、を備え、前記半導体基板の前記空き空間内において絶縁エアーギャップをさらに備えて、該絶縁エアーギャップによって前記金属配線を前記半導体基板から絶縁されるインターポーザと、
内部構成要素を備える回路部を備える半導体集積回路と、を備え、
前記インターポーザの金属配線は、前記内部構成要素に電気的に連結されることを特徴とする半導体装置。
【請求項６】
前記インターポーザは、
前記金属配線の一側に形成され、前記金属配線を半導体集積回路に電気的に連結させる少なくとも１つの接触手段をさらに備え、
前記半導体集積回路は、
前記回路部を前記少なくとも１つの接触手段に連結させるパッドを備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記金属配線は、
前記接触手段によって前記エアーギャップ内に固定されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体集積回路は、
前記内部構成要素を電気的に連結させるための内部金属配線を備えないことを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記インターポーザの面積は、前記半導体集積回路の面積と同じであることを特徴とする請求項５に記載の半導体装置。
【請求項１０】
前記インターポーザは、
ボンディング手段を通じてＰＣＢと連結される外部パッドをさらに備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記インターポーザの面積は、
前記半導体集積回路の面積より広いことを特徴とする請求項５に記載の半導体装置。
【請求項１２】
前記インターポーザは、ＰＣＢと連結される外部パッドをさらに含み、
前記外部パッドは、前記インターポーザと前記半導体集積回路とが接合されて余る余裕面積に形成され、ボンディング手段を通じて前記ＰＣＢと連結されることを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記金属配線は、
ＭＥＭＳを用いて製作されることを特徴とする請求項１１に記載の半導体装置のインターポーザ。
【請求項１４】
空き空間を含む半導体基板と、前記半導体基板の前記空き空間内に位置する金属配線と、を備え、前記半導体基板の前記空き空間内において絶縁エアーギャップをさらに備えて該絶縁エアーギャップによって前記金属配線を前記半導体基板から絶縁され、前記金属配線の一側に形成され、前記金属配線を半導体集積回路に電気的に連結させる少なくとも１つの接触手段をさらに備えるインターポーザと、
内部構成要素を含む回路部及び前記回路部を前記接触手段に連結させるパッドを各々備える複数個の半導体集積回路を備え、
前記インターポーザは、前記複数個の半導体集積回路にボンディングされ、前記接触手段を通じて前記それぞれの半導体集積回路の前記回路部に連結されることを特徴とするマルチチップパッケージ。
【請求項１５】
前記金属配線は、
前記接触手段によって前記エアーギャップ内に固定されることを特徴とする請求項１４に記載のマルチチップパッケージ。
【請求項１６】
前記それぞれの半導体集積回路は、
前記内部構成要素を電気的に連結させるための内部金属配線を備えないことを特徴とする請求項１４に記載のマルチチップパッケージ。
【請求項１７】
前記インターポーザの面積は、前記半導体集積回路の面積の和と同じであることを特徴とする請求項１４に記載のマルチチップパッケージ。
【請求項１８】
前記インターポーザは、
ボンディング手段を通じてＰＣＢと連結される外部パッドをさらに備えることを特徴とする請求項１７に記載のマルチチップパッケージ。
【請求項１９】
前記インターポーザの面積は、
前記半導体集積回路の面積の和より大きいことを特徴とする請求項１４に記載のマルチチップパッケージ。
【請求項２０】
前記インターポーザは、ＰＣＢと連結される外部パッドをさらに含み、
前記外部パッドは、前記インターポーザと前記半導体集積回路とが接合されて余る余裕面積に形成され、ボンディング手段を通じて前記ＰＣＢと連結されることを特徴とする請求項１９に記載のマルチチップパッケージ。
【請求項２１】
前記金属配線は、
ＭＥＭＳを用いて製作されることを特徴とする請求項１４に記載のマルチチップパッケージ。
【請求項２２】
半導体装置のインターポーザ製作方法において、
第１半導体基板上に第１フォトレジストを形成する段階と、
前記第１半導体基板上で前記第１フォトレジストを用いて第１ホールを形成する段階と、
前記第１フォトレジストを除去する段階と、
前記第１エアーギャップが前記第１半導体基板と前記第１金属配線との間に位置するように、前記第１ホール内部に前記第１金属配線を形成する段階と、を含むことを特徴とする製作方法。
【請求項２３】
前記第１金属配線を形成する段階は、
ＭＥＭＳを用いて前記第１金属配線を前記第１ホール内部に形成することを特徴とする請求項２２に記載の半導体装置のインターポーザ製作方法。
【請求項２４】
第２半導体基板上にフォトレジストを形成する段階と、
前記第２半導体基板上で前記フォトレジストを用いてホールを形成する段階と、
前記フォトレジストを除去する段階と、
前記第２エアーギャップが前記第２半導体基板と前記第２金属配線との間に位置するように、前記第２ホール内部に前記第２金属配線を形成する段階と、
前記ホールと金属配線との間にエアーギャップが存在するように、前記ホール内部に前記金属配線を形成する段階と、
前記第１半導体基板と前記第２半導体基板とを前記金属配線が接合されるように結合させる段階と、を含むことを特徴とする請求項２２に記載の半導体装置のインターポーザ製作方法。
【請求項２５】
前記第１及び第２金属配線を形成する段階は、
ＭＥＭＳを用いて前記第１及び第２金属配線を前記第１及び第２ホール内部に形成することを特徴とする請求項２４に記載の半導体装置のインターポーザ製作方法。
【請求項１】
空き空間を含む半導体基板と、
前記半導体基板の前記空き空間内に位置する金属配線と、を備え、
前記半導体基板の前記空き空間内において絶縁エアーギャップをさらに備えて、該絶縁エアーギャップによって前記金属配線を前記半導体基板から絶縁されることを特徴とする半導体装置のインターポーザ。
【請求項２】
前記金属配線の一側に形成され、前記金属配線を半導体集積回路に電気的に連結させる少なくとも１つの接触手段をさらに備え、
前記少なくとも１つの接触手段は、前記半導体基板に付着されることを特徴とする請求項１に記載の半導体装置のインターポーザ。
【請求項３】
前記金属配線は、
前記接触手段によって前記エアーギャップ内に固定されることを特徴とする請求項１に記載の半導体装置のインターポーザ。
【請求項４】
前記金属配線は、
ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）を用いて製作されることを特徴とする請求項１に記載の半導体装置のインターポーザ。
【請求項５】
空き空間を含む半導体基板と、前記半導体基板の前記空き空間内に位置する金属配線と、を備え、前記半導体基板の前記空き空間内において絶縁エアーギャップをさらに備えて、該絶縁エアーギャップによって前記金属配線を前記半導体基板から絶縁されるインターポーザと、
内部構成要素を備える回路部を備える半導体集積回路と、を備え、
前記インターポーザの金属配線は、前記内部構成要素に電気的に連結されることを特徴とする半導体装置。
【請求項６】
前記インターポーザは、
前記金属配線の一側に形成され、前記金属配線を半導体集積回路に電気的に連結させる少なくとも１つの接触手段をさらに備え、
前記半導体集積回路は、
前記回路部を前記少なくとも１つの接触手段に連結させるパッドを備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記金属配線は、
前記接触手段によって前記エアーギャップ内に固定されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体集積回路は、
前記内部構成要素を電気的に連結させるための内部金属配線を備えないことを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記インターポーザの面積は、前記半導体集積回路の面積と同じであることを特徴とする請求項５に記載の半導体装置。
【請求項１０】
前記インターポーザは、
ボンディング手段を通じてＰＣＢと連結される外部パッドをさらに備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記インターポーザの面積は、
前記半導体集積回路の面積より広いことを特徴とする請求項５に記載の半導体装置。
【請求項１２】
前記インターポーザは、ＰＣＢと連結される外部パッドをさらに含み、
前記外部パッドは、前記インターポーザと前記半導体集積回路とが接合されて余る余裕面積に形成され、ボンディング手段を通じて前記ＰＣＢと連結されることを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記金属配線は、
ＭＥＭＳを用いて製作されることを特徴とする請求項１１に記載の半導体装置のインターポーザ。
【請求項１４】
空き空間を含む半導体基板と、前記半導体基板の前記空き空間内に位置する金属配線と、を備え、前記半導体基板の前記空き空間内において絶縁エアーギャップをさらに備えて該絶縁エアーギャップによって前記金属配線を前記半導体基板から絶縁され、前記金属配線の一側に形成され、前記金属配線を半導体集積回路に電気的に連結させる少なくとも１つの接触手段をさらに備えるインターポーザと、
内部構成要素を含む回路部及び前記回路部を前記接触手段に連結させるパッドを各々備える複数個の半導体集積回路を備え、
前記インターポーザは、前記複数個の半導体集積回路にボンディングされ、前記接触手段を通じて前記それぞれの半導体集積回路の前記回路部に連結されることを特徴とするマルチチップパッケージ。
【請求項１５】
前記金属配線は、
前記接触手段によって前記エアーギャップ内に固定されることを特徴とする請求項１４に記載のマルチチップパッケージ。
【請求項１６】
前記それぞれの半導体集積回路は、
前記内部構成要素を電気的に連結させるための内部金属配線を備えないことを特徴とする請求項１４に記載のマルチチップパッケージ。
【請求項１７】
前記インターポーザの面積は、前記半導体集積回路の面積の和と同じであることを特徴とする請求項１４に記載のマルチチップパッケージ。
【請求項１８】
前記インターポーザは、
ボンディング手段を通じてＰＣＢと連結される外部パッドをさらに備えることを特徴とする請求項１７に記載のマルチチップパッケージ。
【請求項１９】
前記インターポーザの面積は、
前記半導体集積回路の面積の和より大きいことを特徴とする請求項１４に記載のマルチチップパッケージ。
【請求項２０】
前記インターポーザは、ＰＣＢと連結される外部パッドをさらに含み、
前記外部パッドは、前記インターポーザと前記半導体集積回路とが接合されて余る余裕面積に形成され、ボンディング手段を通じて前記ＰＣＢと連結されることを特徴とする請求項１９に記載のマルチチップパッケージ。
【請求項２１】
前記金属配線は、
ＭＥＭＳを用いて製作されることを特徴とする請求項１４に記載のマルチチップパッケージ。
【請求項２２】
半導体装置のインターポーザ製作方法において、
第１半導体基板上に第１フォトレジストを形成する段階と、
前記第１半導体基板上で前記第１フォトレジストを用いて第１ホールを形成する段階と、
前記第１フォトレジストを除去する段階と、
前記第１エアーギャップが前記第１半導体基板と前記第１金属配線との間に位置するように、前記第１ホール内部に前記第１金属配線を形成する段階と、を含むことを特徴とする製作方法。
【請求項２３】
前記第１金属配線を形成する段階は、
ＭＥＭＳを用いて前記第１金属配線を前記第１ホール内部に形成することを特徴とする請求項２２に記載の半導体装置のインターポーザ製作方法。
【請求項２４】
第２半導体基板上にフォトレジストを形成する段階と、
前記第２半導体基板上で前記フォトレジストを用いてホールを形成する段階と、
前記フォトレジストを除去する段階と、
前記第２エアーギャップが前記第２半導体基板と前記第２金属配線との間に位置するように、前記第２ホール内部に前記第２金属配線を形成する段階と、
前記ホールと金属配線との間にエアーギャップが存在するように、前記ホール内部に前記金属配線を形成する段階と、
前記第１半導体基板と前記第２半導体基板とを前記金属配線が接合されるように結合させる段階と、を含むことを特徴とする請求項２２に記載の半導体装置のインターポーザ製作方法。
【請求項２５】
前記第１及び第２金属配線を形成する段階は、
ＭＥＭＳを用いて前記第１及び第２金属配線を前記第１及び第２ホール内部に形成することを特徴とする請求項２４に記載の半導体装置のインターポーザ製作方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【公開番号】特開２００７−２７７５４（Ｐ２００７−２７７５４Ａ）
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００６−１９４６８９（Ｐ２００６−１９４６８９）
【出願日】平成１８年７月１４日（２００６．７．１４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１８年７月１４日（２００６．７．１４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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