クロック乗せ換え回路およびクロック乗せ換え方法
【課題】より安定してクロックの乗せ換えを行う。
【解決手段】２ポートRAMは、独立して書き込みと読み出しが可能であり、書き込みアドレス制御部は、２ポートRAMにおいて、入力データが書き込まれる書き込みアドレスを制御し、ブランクアドレス検出部は、書き込みアドレスにおいて、入力データが書き込まれないブランクアドレスを検出し、読み出しアドレス変換部は、２ポートRAMにおいて、ブランクアドレス以外の書き込みアドレスを、出力データが読み出される読み出しアドレスに変換する。本技術は、例えば、データ伝送システムに適用することができる。
【解決手段】２ポートRAMは、独立して書き込みと読み出しが可能であり、書き込みアドレス制御部は、２ポートRAMにおいて、入力データが書き込まれる書き込みアドレスを制御し、ブランクアドレス検出部は、書き込みアドレスにおいて、入力データが書き込まれないブランクアドレスを検出し、読み出しアドレス変換部は、２ポートRAMにおいて、ブランクアドレス以外の書き込みアドレスを、出力データが読み出される読み出しアドレスに変換する。本技術は、例えば、データ伝送システムに適用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、クロック乗せ換え回路およびクロック乗せ換え方法に関し、特に、より安定してクロックの乗せ換えを行うことができるようにするクロック乗せ換え回路およびクロック乗せ換え方法に関する。
【背景技術】
【０００２】
従来、あるクロックに同期した入力データを、異なるクロックに同期した出力データとして出力するクロック乗せ換え回路がある。クロック乗せ換え回路においては、書き込みと読み出しが可能な２ポートRAM（Random Access Memory）における書き込みアドレスと読み出しアドレスの位相を比較して、これらが競合しないように書き込みアドレスと読み出しアドレスとを制御することが行われている。
【０００３】
例えば、書き込みフレームパルス信号に基づいて、書き込みアドレスを制御するとともに、書き込みフレームパルス信号とは異なる位相の読み出しフレームパルス信号に基づいて、読み出しアドレスを制御するようにしたクロック乗せ換え回路がある（例えば、特許文献１参照）。
【０００４】
また、書き込みアドレスと読み出しアドレスの位相の接近を監視し、所定の距離になると、書き込みアドレスと読み出しアドレスとを、ある距離をもって初期化するようにしたクロック乗せ換え回路がある（例えば、特許文献２参照）。
【０００５】
一方で、高次伝送フレームのデスタッフ処理において、FIFO（First In First Out）メモリの書き込みアドレスの位相と読み出しアドレスの位相とを、PLL（Phase-Locked Loop）回路の位相比較器により比較することで、書き込みアドレスと読み出しアドレスを適切に制御するようにした光信号伝送システムが提案されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１４０６１９号公報
【特許文献２】特開２００９−２１８８８５号公報
【特許文献３】特開２００８−１４８２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１においては、書き込みフレームパルス信号の位相と読み出しフレームパルス信号に位相とが重ならないことが前提とされているものの、これらの位相が重ならないように設定する手段については開示されておらず、実際に、安定してクロックの乗せ換えを行うことはできない。
【０００８】
また、特許文献２の技術では、書き込みアドレスと読み出しアドレスの位相が接近した状態で安定動作している場合でも、クロックの揺らぎによって書き込みアドレスと読み出しアドレスが初期化される可能性があり、クロックの乗せ換えにおけるデータの正当性が保証されない。
【０００９】
一方、特許文献３の高次伝送フレームのデスタッフ処理においては、デスタッフの頻度が小さいため、デスタッフによりPLL回路のクロックに変化が生じた場合でも、その変化は軽微であるので、PLL回路の動作には影響しない。しかしながら、特許文献３の技術をクロック乗せ換え回路に適用した場合、書き込みアドレスと読み出しアドレスの位相を制御する位相制御情報の出現の頻度が、デスタッフの頻度より大きくなるため、位相制御情報に誤りが生じた場合、PLL回路の動作に影響を及ぼしてしまう。これにより、PLL回路において再引き込みが行われ、PLL回路の出力クロックが不安定になり、後段のシステムにも影響を及ぼす恐れがある。
【００１０】
本技術は、このような状況に鑑みてなされたものであり、より安定してクロックの乗せ換えを行うことができるようにするものである。
【課題を解決するための手段】
【００１１】
本技術の一側面のクロック乗せ換え回路は、第１のクロックに同期した入力データを、第２のクロックに同期した出力データとして出力するクロック乗せ換え回路であって、独立して書き込みと読み出しが可能な２ポートRAMと、前記２ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御する書き込みアドレス制御部と、前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出するブランクアドレス検出部と、前記２ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する読み出しアドレス変換部とを備える。
【００１２】
前記クロック乗せ換え回路には、前記書き込みアドレスの上位ビットと前記読み出しアドレスの上位ビットの位相を同期させる位相同期回路をさらに設け、前記読み出しアドレス変換部には、前記書き込みアドレスの上位ビットの位相に同期した前記読み出しアドレスの上位ビットの位相を反転させることができる。
【００１３】
前記第１のクロックの周波数は、前記第２のクロックの周波数より高く、前記第１のクロックの周波数と前記第２のクロックの周波数との比は、整数比で表されるようにすることができる。
【００１４】
前記読み出しアドレス変換部には、前記整数比に応じて、前記ブランクアドレスと前記読み出しアドレスとを対応づけたテーブルに基づいて、前記書き込みアドレスを前記読み出しアドレスに変換させることができる。
【００１５】
本技術の一側面のクロック乗せ換え方法は、第１のクロックに同期した入力データを、第２のクロックに同期した出力データとして出力するクロック乗せ換え回路であって、独立して書き込みと読み出しが可能な２ポートRAMを備えるクロック乗せ換え回路のクロック乗せ換え方法であって、前記クロック乗せ換え回路が、前記２ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御し、前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出し、前記２ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換するステップを含む。
【００１６】
本技術の一側面においては、２ポートRAMにおいて、入力データが書き込まれる書き込みアドレスが制御され、書き込みアドレスにおいて、入力データが書き込まれないブランクアドレスが検出され、２ポートRAMにおいて、ブランクアドレス以外の書き込みアドレスが、出力データが読み出される読み出しアドレスに変換される。
【発明の効果】
【００１７】
本技術の一側面によれば、より安定してクロックの乗せ換えを行うことが可能となる。
【図面の簡単な説明】
【００１８】
【図１】従来のクロック乗せ換え回路を備えるデータ伝送システムの構成例を示す図である。
【図２】データ多重方法について説明する図である。
【図３】データ分離方法について説明する図である。
【図４】本技術を適用したクロック乗せ換え回路の構成例を示す図である。
【図５】クロック乗せ換え回路の動作について説明する図である。
【図６】周波数比に応じた変換テーブルについて説明する図である。
【図７】クロック乗せ換え処理について説明するフローチャートである。
【図８】本技術を適用したクロック乗せ換え回路の具体的な構成例を示す図である。
【図９】クロック乗せ換え方法について説明する図である。
【図１０】ブランクアドレスに応じた出力データの遅延量について説明する図である。
【発明を実施するための形態】
【００１９】
以下、本技術の実施の形態について図を参照して説明する。なお、説明は以下の順序で行う。
１．従来のクロック乗せ換え回路
２．本技術を適用したクロック乗せ換え回路
３．本技術を適用したクロック乗せ換え回路の具体的な構成例
【００２０】
＜１．従来のクロック乗せ換え回路＞
図１は、従来のクロック乗せ換え回路を備えるデータ伝送システムの構成例を示している。
【００２１】
図１のデータ伝送システムにおいて、データ多重装置１１は、データを多重化し、並直列変換部１２に供給する。並直列変換部１２は、データ多重装置１１からの多重化されたデータを、パラレル−シリアル変換し、シリアル伝送信号として、直並列変換部１３に送信する。直並列変換部１３は、並直列変換部１２から送信されてきたシリアル伝送信号を、シリアル−パラレル変換し、データ分離装置１４に供給する。データ分離装置１４は、直並列変換部１３からのデータを分離する。
【００２２】
データ多重装置１１は、クロック乗せ換え回路として構成される。データ多重装置１１においては、書き込みクロックCK_Aに同期した入力データDA1乃至DA6が、２ポートRAM（Random Access Memory）２１に書き込まれ、読み出しクロックCK_Bに同期した出力データDB1乃至DB6が、２ポートRAM２１から読み出される。
【００２３】
書き込みアドレス制御部２２は、２ポートRAM２１において、入力データDA1乃至DA6が書き込まれる書き込みアドレスを制御する。読み出しアドレス制御部２３は、２ポートRAM２１において、出力データDB1乃至DB6が読み出される読み出しアドレスを制御する。PLL（Phase-Locked Loop）回路２４は、書き込みクロックCK_Aに基づいて、読み出しクロックCK_Bを出力する。読み出しクロックCK_Bは、書き込みクロックCK_Aの周波数の5/4倍の周波数で出力される。すなわち、書き込みクロックCK_Aの周波数と、読み出しクロックCK_Bの周波数との比は、４：５とされる。
【００２４】
図２は、データ多重装置１１によるデータの多重方法について説明する図である。
【００２５】
データ多重装置１１のクロックの乗せ換えによれば、図２に示されるように、書き込みクロックCK_Aの４クロック分の入力データDA1乃至DA6は、読み出しクロックCK_Bの５クロック分の出力データDB1乃至DB6として読み出される。
【００２６】
このとき、読み出しクロックCK_Bの５クロック分の出力データDB1乃至DB6には、図中黒塗りで示される空のデータ（以下、ブランクデータという）が読み出されるようになる。
【００２７】
データ多重装置１１は、このブランクデータの領域に新規データを格納し、データ分離装置１４に伝送することができる。なお、読み出しアドレス制御部２３によって、出力データにおけるブランクデータの位置を表すBLNK信号が生成され、出力データDB1乃至DB6とともに、データ分離装置１４に伝送される。
【００２８】
このように、データ多重装置１１は、クロックの乗せ換えを行うことで、入力データに新規データを多重し、データ分離装置１４に伝送することができる。
【００２９】
データ分離装置１４もまた、クロック乗せ換え回路として構成される。データ分離装置１４においては、書き込みクロックRCK_Bに同期した入力データRDB1乃至RDB6（＝DB1乃至DB6）が、２ポートRAM３１に書き込まれ、読み出しクロックRCK_Aに同期した出力データRDA1乃至RDA6（＝DA1乃至DA6）が、２ポートRAM３１から読み出される。
【００３０】
書き込みアドレス制御部３２は、２ポートRAM３１において、入力データRDB1乃至RDB6が書き込まれる書き込みアドレスを制御する。読み出しアドレス制御部３３は、２ポートRAM３１において、出力データRDA1乃至RDA6が読み出される読み出しアドレスを制御する。PLL回路３４は、書き込みアドレスと読み出しアドレスに基づいて、読み出しクロックRCK_Aを出力する。読み出しクロックRCK_Aは、書き込みクロックRCK_Bの周波数の4/5倍の周波数で出力される。すなわち、書き込みクロックRCK_Bの周波数と、読み出しクロックRCK_Aの周波数との比は、５：４とされる。
【００３１】
図３は、データ分離装置１４によるデータの分離方法について説明する図である。
【００３２】
データ分離装置１４のクロックの乗せ換えによれば、図３に示されるように、書き込みクロックRCK_Bの５クロック分の入力データRDB1乃至RDB6は、読み出しクロックRCK_Aの４クロック分の出力データRDA1乃至RDA6として読み出される。
【００３３】
まず、データ分離装置１４においては、書き込みアドレス制御部３２が、入力データにおけるブランクデータの位置を表すRBLNK信号と書き込みクロックRCK_Bとに基づいて、書き込みアドレス制御信号４１（以下、書き込みアドレス４１という）を生成する。書き込みアドレス４１は、図３に示されるように、書き込みアドレス上位、書き込みアドレス下位2bit、および書き込みイネーブル信号を含む。
【００３４】
また、読み出しアドレス制御部３３は、PLL回路３４によって出力される読み出しクロックRCK_Aに基づいて、読み出しアドレス制御信号４２（以下、読み出しアドレス４２という）を生成する。読み出しアドレス４２は、図３に示されるように、読み出しアドレス上位および読み出しアドレス下位2bitを含む。
【００３５】
ここで、データ分離装置１４においては、読み出しアドレス制御部３３が、書き込みアドレス上位（Ｗ）の位相を反転した読み出しアドレス上位（Ｒ）をPLL回路に入力することで、書き込みアドレスと読み出しアドレスとが重ならないように制御される。
【００３６】
また、書き込みアドレス制御部３２が、RBLNK信号に基づいて、書き込みアドレス下位2bitを“０”にリセットすることにより、RBLNK信号の位相と書き込みアドレスの位相を同期させるとともに、書き込みイネーブル信号をディスエーブルにすることにより、ブランクデータが２ポートRAM３１に書き込まれないようにする。
【００３７】
このように、データ分離装置１４は、クロックの乗せ換えを行うことで、ブランクデータを含む入力データを、ブランクデータを含まない出力データとして出力するとともに、ブランクデータの領域に新規データが多重されている場合には、RBLNK信号に基づいて、入力データから新規データを分離することができる。
【００３８】
しかしながら、RBLNK信号は、シリアル伝送信号として伝送されるため、伝送エラーが発生した場合、PLL回路３４の動作に影響を及ぼし、PLL回路３４から出力される読み出しクロックRCK_Aが不連続となるか、またはその周波数が変化し、後段のシステムにも影響を及ぼす恐れがある。
【００３９】
そこで、以下においては、安定したクロックの乗せ換えを実現する、本技術を適用したクロック乗せ換え回路について説明する。
【００４０】
＜２．本技術を適用したクロック乗せ換え回路＞
［クロック乗せ換え回路の構成例］
図４は、上述したデータ分離装置１４に対応する、本技術を適用したクロック乗せ換え回路の構成例を示す図である。
【００４１】
図４のクロック乗せ換え回路１００は、２ポートRAM１０１、書き込みアドレス制御部１０２、読み出しアドレスカウンタ１０３、PLL回路１０４、ブランクアドレス検出部１０５、および読み出しアドレス変換部１０６から構成される。
【００４２】
クロック乗せ換え回路１００においては、書き込みクロックRCK_Bに同期した入力データRDB1乃至RDB6が、２ポートRAM１０１に書き込まれ、読み出しクロックRCK_Aに同期した出力データRDA1乃至RDA6が、２ポートRAM１０１から読み出される。
【００４３】
書き込みアドレス制御部１０２は、２ポートRAM１０１において、入力データRDB1乃至RDB6が書き込まれる書き込みアドレスを制御する。読み出しアドレスカウンタ１０３は、PLL回路１０４によって出力される読み出しクロックRCK_Aに基づいてカウントする。
【００４４】
PLL回路１０４は、書き込みアドレスと読み出しアドレスカウンタ１０３によるカウントに基づいて、読み出しクロックRCK_Aを出力する。ブランクアドレス検出部１０５は、書き込みアドレスと、入力データにおけるブランクデータの位置を表すRBLNK信号とに基づいて、書き込みアドレスにおいて入力データが書き込まれないアドレス（ブランクアドレス）を検出する。
【００４５】
読み出しアドレス変換部１０６は、２ポートRAM１０１において、ブランクアドレス検出部１０５によって検出されたブランクアドレス以外の書き込みアドレスを、出力データRDA1乃至RDA6が読み出される読み出しアドレスに変換する。
【００４６】
なお、読み出しクロックRCK_Aは、書き込みクロックRCK_Bの周波数の4/5倍の周波数で出力される。すなわち、書き込みクロックRCK_Bの周波数と、読み出しクロックRCK_Aの周波数との比は、５：４とされる。
【００４７】
［クロック乗せ換え回路の動作］
次に、図５を参照して、クロック乗せ換え回路１００の動作について説明する。
【００４８】
クロック乗せ換え回路１００のクロックの乗せ換えによれば、図５に示されるように、書き込みクロックRCK_Bの５クロック分の入力データRDB1乃至RDB6は、読み出しクロックRCK_Aの４クロック分の出力データRDA1乃至RDA6として読み出される。図５の入力データRDB1乃至RDB6においては、２クロック目がブランクデータとなっている。
【００４９】
まず、クロック乗せ換え回路１００においては、書き込みアドレス制御部１０２が、書き込みクロックRCK_Bに基づいて、書き込みアドレス制御信号１１１（以下、書き込みアドレス１１１という）を生成する。書き込みアドレス１１１は、図５に示されるように、書き込みアドレス上位、書き込みアドレス下位2bit、および書き込みイネーブル信号を含む。
【００５０】
ブランクアドレス検出部１０５は、書き込みアドレス１１１と、入力データにおけるブランクデータの位置を表すRBLNK信号とに基づいてブランクアドレスを検出し、そのブランクアドレスを示すブランクアドレス信号１１２（以下、ブランクアドレス１１２という）を出力する。このブランクアドレス１１２は、クロック乗せ換え回路１００のシステム立ち上げ時から変化しない（図５の例では“１”）。
【００５１】
読み出しアドレスカウンタ１０３は、PLL回路１０４によって出力される読み出しクロックRCK_Aに基づいてカウントし、読み出しアドレスカウンタ信号１１３（以下、読み出しアドレスカウンタ１１３という）を出力する。読み出しアドレスカウンタ１１３は、図５に示されるように、読み出しアドレスカウンタ上位および読み出しアドレスカウンタ下位2bitを含む。
【００５２】
読み出しアドレス変換部１０６は、ブランクアドレス検出部１０５によって出力されるブランクアドレス１１２と、読み出しアドレスカウンタ１０３によって出力される読み出しアドレスカウンタ１１３とに基づいて、読み出しアドレス制御信号１１４（以下、読み出しアドレス１１４という）を生成する。読み出しアドレス１１４は、図５に示されるように、読み出しアドレス上位および読み出しアドレス下位3bitを含む。
【００５３】
ここで、クロック乗せ換え回路１００において、書き込みアドレス制御部１０２は、RBLNK信号にかかわらず自走の状態で動作する。すなわち、RBLNK信号がPLL回路１０４の動作に影響を及ぼさないようになされている。
【００５４】
そして、図５に示される書き込みアドレス１１１は、書き込みクロックRCK_Bの５クロックを１周期として出力され、書き込みアドレス上位がPLL回路１０４の位相比較器に入力されるようになる。なお、書き込みアドレス下位3bitは、図３のように、RBLNK信号に基づいて“０”にリセットされない。また、PLL回路１０４の位相比較器には、読み出しクロックRCK_Aの４クロックを１周期とした読み出しアドレスカウンタ１１３の読み出しアドレスカウンタ上位が入力されるようになる。これにより、書き込み側の上位bitと読み出し側の上位bitの位相の同期が実現されるようになる。
【００５５】
また、クロック乗せ換え回路１００において、ブランクアドレス検出部１０５は、図５に示されるようにRBLNK信号が“１”となったとき（すなわち、ブランクデータが書き込まれたとき）、書き込みアドレス下位3bit（図５の例では“１”）を保持し、ブランクアドレス１１２として出力する。そして、読み出しアドレス変換部１０６は、ブランクアドレス１１２および読み出しアドレスカウンタ下位2bitに読み出しアドレス下位3bitが対応付けられた変換テーブルに基づいて、読み出しアドレス下位3bitを出力する。
【００５６】
図６は、この変換テーブルの例を示している。
【００５７】
この変換テーブルは、書き込みクロックRCK_Bの周波数と読み出しクロックRCK_Aの周波数との比（以下、周波数比という）に応じて与えられている。具体的には、図６Ａは、周波数比が５：４の場合の変換テーブルを示しており、図６Ｂは、周波数比が６：４の場合の変換テーブルを示しており、図６Ｃは、周波数比が６：５の場合の変換テーブルを示している。また、図６Ｄは、周波数比が７：５の場合の変換テーブルを示しており、図６Ｅは、周波数比が７：４の場合の変換テーブルを示している。
【００５８】
なお、図６において、BL_Pは、ブランクアドレスを示しており、RCNTは、図６Ａ，Ｂ，Ｅにおいては読み出しアドレスカウンタ下位2bitを示しており、図６Ｃ，Ｄにおいては読み出しアドレスカウンタ下位3bitを示している。
【００５９】
図５の例では、周波数比は５：４であり、ブランクアドレスBL_Pは“１”であるので、例えば、読み出しアドレスカウンタ下位2bit RCNTが“２”である場合には、図６Ａに示される変換テーブルによって、読み出しアドレス下位3bitとして“３”が出力されるようになる。
【００６０】
この変換テーブルは、RBLNK信号が“１”となった時の書き込みアドレスを読み出しアドレスとしないように与えられている。これにより、書き込み側のブランクデータが、読み出し側で読み出されないようになり、書き込み側の位相に対して読み出し側の位相を簡単に確定させることができる。
【００６１】
また、図５に示されるように、読み出しアドレス変換部１０６は、PLL回路１０４の位相比較器に入力される、読み出しアドレスカウンタ１１３の読み出しアドレスカウンタ上位の位相を反転したものを、読み出しアドレス１１４の読み出しアドレス上位として出力する。これにより、書き込みアドレスと読み出しアドレスとが重ならないように制御される。
【００６２】
［クロック乗せ換え処理］
ここで、図７のフローチャートを参照して、クロック乗せ換え回路１００のクロック乗せ換え処理について説明する。
【００６３】
ステップＳ１１において、書き込みアドレス制御部１０２は、書き込みクロックRCK_Bに基づいて、書き込みアドレス１１１を生成する。
【００６４】
ステップＳ１２において、ブランクアドレス検出部１０５は、書き込みアドレス１１１とRBLNK信号とに基づいてブランクアドレスを検出し、ブランクアドレス１１２として出力する。
【００６５】
ステップＳ１３において、ブランクアドレス検出部１０５からのブランクアドレス１１２と、読み出しアドレスカウンタ１０３によって出力される読み出しアドレスカウンタ１１３とに基づいて、ブランクアドレスを除いた書き込みアドレス１１１を、読み出しアドレス１１４に変換する。
【００６６】
以上の構成および処理によれば、RBLNK信号がPLL回路の動作に影響を及ぼすことなく、かつ、書き込みアドレスと読み出しアドレスとが重ならないようにすることができるようになるので、より安定してクロックの乗せ換えを行うことが可能となる。
【００６７】
＜３．本技術を適用したクロック乗せ換え回路の具体的な構成例＞
［クロック乗せ換え回路の具体的な構成例］
図８は、本技術を適用したクロック乗せ換え回路の具体的な構成例を示す図である。
【００６８】
図８のクロック乗せ換え回路２００は、２ポートRAM２０１、PLL回路２０２、ブランクアドレス検出部２０３、および読み出しアドレス変換部２０４から構成される。
【００６９】
図８のクロック乗せ換え回路２００の２ポートRAM２０１、ブランクアドレス検出部２０３、および読み出しアドレス変換部２０４は、それぞれ、図４のクロック乗せ換え回路１００の２ポートRAM１０１、ブランクアドレス検出部１０５、および読み出しアドレス変換部１０６に対応し、同様の機能および構成を有するので、その詳細な説明は省略する。
【００７０】
また、図８のクロック乗せ換え回路２００のPLL回路２０２は、図４のクロック乗せ換え回路１００の書き込みアドレス制御部１０２、読み出しアドレスカウンタ１０３、およびPLL回路１０４に対応する。
【００７１】
PLL回路２０２は、分周器２１１，２１２、位相比較器２１３、電圧制御発振器（VCO：Voltage Controlled Oscillator）２１４、分周器２１５，２１６、および反転器２１７を備える。
【００７２】
分周器２１１は、入力された信号の周波数を1/5分周し、分周器２１２は、入力された信号の周波数を1/2分周する。位相比較器２１３は、入力された２つの信号の位相差を電圧に変換し出力する。VCO２１４は、入力された信号の電圧に応じて出力する信号の周波数を制御する。分周器２１５は、入力された信号の周波数を1/4分周し、分周器２１６は、入力された信号の周波数を1/2分周する。反転器２１７は、入力された信号を反転して出力する。
【００７３】
なお、図８においても、読み出しクロックRCK_Aは、書き込みクロックRCK_Bの周波数の4/5倍の周波数で出力される。すなわち、書き込みクロックRCK_Bの周波数と、読み出しクロックRCK_Aの周波数との比（周波数比）は、５：４とされる。
【００７４】
ここで、図８，９を参照して、クロック乗せ換え回路２００の動作について説明する。
【００７５】
入力データRDB1乃至RDB6は、書き込みクロックRCK_Bに同期して、２ポートRAM２０１に書き込まれる。入力データRDB1乃至RDB6には、書き込みクロックRCK_Bの５クロックに１回、ブランクデータBLNK_DATAが含まれ、そのブランクデータBLNK_DATAの時間的な位置は、RBLNK信号によって特定される。
【００７６】
分周器２１１は、書き込みクロックRCK_Bの周波数を1/5分周した周波数でカウントし、書き込みアドレスWA[2:0]を出力する。なお、WA[2:0]は、書き込みアドレスWAの0bit乃至2bitの信号であることを示しており、以下、同様の表記もこれに従うものとする。
【００７７】
分周器２１２は、分周器２１１からの書き込みアドレスWA[2:0]を1/2分周し、書き込みアドレスWA[3]として出力する。書き込みアドレスWA[3]は、２ポートRAM２０１および位相比較器２１３に入力される。
【００７８】
このようにして、書き込みアドレスWA[3]は、書き込みアドレスの上位bitとして、書き込みアドレスWA[2:0]は、書き込みアドレスの下位bitとして、２ポートRAM２０１に入力される。
【００７９】
ブランクアドレス検出部２０３は、RBLNK信号によって特定されるブランクデータBLNK_DATAの位置に対応する書き込みアドレスWA[2:0]をラッチすることで、ブランクアドレス（図９の例では、“２”）を検出し、ブランクアドレス信号BL_Pを出力する。図９に示されるように、ブランクアドレス信号BL_Pは時間に対して変化しない。
【００８０】
さて、VCO２１４は、位相比較器２１３の出力の電圧に応じた周波数の信号を出力する。分周器２１５は、VCO２１４の出力の周波数を1/4分周した周波数でカウントし、読み出しアドレスカウンタ信号RCNT[1:0]を出力する。分周器２１６は、分周器２１５からの読み出しアドレスカウンタ信号RCNT[1:0]を1/2分周し、読み出しアドレスカウンタ信号RCNT[2]として出力する。反転器２１７は、分周器２１６からの読み出しアドレスカウンタ信号RCNT[2]を反転して、読み出しアドレスRA[3]として、２ポートRAM２０１に入力する。
【００８１】
このようにして、PLL回路２０２は、書き込みクロックRCK_Bの4/5倍の周波数の読み出しクロックRCK_Aを出力するようになる。
【００８２】
２ポートRAM２０１の書き込み側においては、ブランクデータBLNK_DATAを含む入力データRDB1乃至RDB6が書き込まれるが、読み出し側においては、ブランクデータBLNK_DATAが読み出されないようにする必要がある。
【００８３】
そこで、読み出しアドレス変換部２０４は、ブランクアドレス信号BL_Pおよび読み出しアドレスカウンタ信号RCNT[1:0]に基づいて、ブランクアドレスを含まない読み出しアドレスRA[2:0]を生成し、２ポートRAM２０１に入力する。
【００８４】
具体的には、読み出しアドレス変換部２０４は、図６Ａに示された変換テーブルを用いて、例えば、ブランクアドレス信号BL_Pが“２”の場合、読み出しアドレスカウンタ信号RCNT[1:0]が０，１，２，３と変化したときには、“２”を含まない、０，１，３，４を読み出しアドレスRA[2:0]として出力する。
【００８５】
このようにして、読み出しアドレスRA[3]は、読み出しアドレスの上位bitとして、読み出しアドレスRA[2:0]は、読み出しアドレスの下位bitとして、２ポートRAM２０１に入力される。
【００８６】
また、反転器２１７によって、分周器２１６からの読み出しアドレスカウンタ信号RCNT[2]が反転されて、読み出しアドレスRA[3]として、２ポートRAM２０１に入力されるため、PLL回路２０２によって、書き込み側の最上位アドレスである書き込みアドレスWA[3]と、読み出し側の最上位アドレスである読み出しアドレスRA[3]とは、互いの位相距離が最長となるように制御される。また、PLL回路２０２は、書き込みクロックRCK_Bおよび読み出しクロックRCK_Aの分周だけで動作し、位相比較器２１３に入力される信号は、シリアル伝送信号として伝送されるRBLNK信号の伝送エラーの影響を受けないので、安定した読み出しクロックRCK_Aが出力されるようになる。
【００８７】
また、以上の動作によれば、入力データRDB1乃至RDB6は、ブランクアドレス信号BL_Pの値によって、読み出しクロックRCK_Aを５分割した単位で、その遅延量（位相）が決定され、出力データRDA1乃至RDA6として読み出されるようになる。
【００８８】
図１０は、ブランクアドレス信号BL_Pの値に応じた出力データの遅延量について説明する図である。
【００８９】
図１０においては、上から順番に、ブランクアドレス信号BL_Pの値が４である場合、３である場合、２である場合、１である場合、０である場合の出力データの遅延量を示している。なお、ここでも、書き込みクロックRCK_Bと読み出しクロックRCK_Aの周波数比は、５：４とする。
【００９０】
ブランクアドレス信号BL_Pの値が４である場合には、書き込みアドレスWA[2:0]に“０”が書き込まれてから、読み出しアドレスRA[2:0]から“０”が読み出されるまでの遅延量Delayは、読み出しクロックRCK_Aの4.0クロック分となる。
【００９１】
ブランクアドレス信号BL_Pの値が３である場合には、書き込みアドレスWA[2:0]に“４”が書き込まれてから、読み出しアドレスRA[2:0]から“４”が読み出されるまでの遅延量Delayは、読み出しクロックRCK_Aの3.8クロック分となる。
【００９２】
ブランクアドレス信号BL_Pの値が２である場合には、書き込みアドレスWA[2:0]に“３”が書き込まれてから、読み出しアドレスRA[2:0]に“３”が読み出されるまでの遅延量Delayは、読み出しクロックRCK_Aの3.6クロック分となる。
【００９３】
ブランクアドレス信号BL_Pの値が１である場合には、書き込みアドレスWA[2:0]に“２”が書き込まれてから、読み出しアドレスRA[2:0]から“２”が読み出されるまでの遅延量Delayは、読み出しクロックRCK_Aの3.4クロック分となる。
【００９４】
ブランクアドレス信号BL_Pの値が０である場合には、書き込みアドレスWA[2:0]に“１”が書き込まれてから、読み出しアドレスRA[2:0]から“１”が読み出されるまでの遅延量Delayは、読み出しクロックRCK_Aの3.2クロック分となる。
【００９５】
図１０に示されるように、PLL回路２０２によって、書き込みアドレスWA[3]の位相と読み出しアドレスRA[3]の位相とが同期されていれば、遅延量Delayは、ブランクアドレス信号BL_Pの値によって常に一定に保たれるようになる。
【００９６】
また、PLL回路２０２を含めて、クロック乗せ換え回路２００全体が再起動されるような場合であっても、遅延量Delayのばらつきは、読み出しクロックRCK_Aの0.8クロック以内に収まり、0.2クロックの精度で遅延量Delayを推定することが可能となる。
【００９７】
なお、以上においては、書き込みクロックRCK_Bと読み出しクロックRCK_Aの周波数比が５：４である場合のクロックの乗せ換えについて説明したが、書き込みクロックRCK_Bの周波数が読み出しクロックRCK_Aの周波数より高く、その周波数比が簡単な整数比で表わされる場合には、本技術を適用することが可能である。
【００９８】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術
の要旨を逸脱しない範囲において種々の変更が可能である。
【００９９】
さらに、本技術は以下のような構成をとることができる。
（１） 第１のクロックに同期した入力データを、第２のクロックに同期した出力データとして出力するクロック乗せ換え回路において、
独立して書き込みと読み出しが可能な２ポートRAMと、
前記２ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御する書き込みアドレス制御部と、
前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出するブランクアドレス検出部と、
前記２ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する読み出しアドレス変換部と
を備えるクロック乗せ換え回路。
（２） 前記書き込みアドレスの上位ビットと前記読み出しアドレスの上位ビットの位相を同期させる位相同期回路をさらに備え、
前記読み出しアドレス変換部は、前記書き込みアドレスの上位ビットの位相に同期した前記読み出しアドレスの上位ビットの位相を反転する
（２）に記載のクロック乗せ換え回路。
（３） 前記第１のクロックの周波数は、前記第２のクロックの周波数より高く、前記第１のクロックの周波数と前記第２のクロックの周波数との比は、整数比で表される
（１）または（２）に記載のクロック乗せ換え回路。
（４） 前記読み出しアドレス変換部は、前記整数比に応じて、前記ブランクアドレスと前記読み出しアドレスとを対応づけたテーブルに基づいて、前記書き込みアドレスを前記読み出しアドレスに変換する
（３）に記載のクロック乗せ換え回路。
（５） 第１のクロックに同期した入力データを、第２のクロックに同期した出力データとして出力するクロック乗せ換え回路であって、独立して書き込みと読み出しが可能な２ポートRAMを備えるクロック乗せ換え回路のクロック乗せ換え方法において、
前記クロック乗せ換え回路が、
前記２ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御し、
前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出し、
前記２ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する
ステップを含むクロック乗せ換え方法。
【符号の説明】
【０１００】
１０１ ２ポートRAM， １０２ 書き込みアドレス制御部， １０３ 読み出しアドレスカウンタ， １０４ PLL回路， １０５ ブランクアドレス検出部， １０６ 読み出しアドレス変換部
【技術分野】
【０００１】
本技術は、クロック乗せ換え回路およびクロック乗せ換え方法に関し、特に、より安定してクロックの乗せ換えを行うことができるようにするクロック乗せ換え回路およびクロック乗せ換え方法に関する。
【背景技術】
【０００２】
従来、あるクロックに同期した入力データを、異なるクロックに同期した出力データとして出力するクロック乗せ換え回路がある。クロック乗せ換え回路においては、書き込みと読み出しが可能な２ポートRAM（Random Access Memory）における書き込みアドレスと読み出しアドレスの位相を比較して、これらが競合しないように書き込みアドレスと読み出しアドレスとを制御することが行われている。
【０００３】
例えば、書き込みフレームパルス信号に基づいて、書き込みアドレスを制御するとともに、書き込みフレームパルス信号とは異なる位相の読み出しフレームパルス信号に基づいて、読み出しアドレスを制御するようにしたクロック乗せ換え回路がある（例えば、特許文献１参照）。
【０００４】
また、書き込みアドレスと読み出しアドレスの位相の接近を監視し、所定の距離になると、書き込みアドレスと読み出しアドレスとを、ある距離をもって初期化するようにしたクロック乗せ換え回路がある（例えば、特許文献２参照）。
【０００５】
一方で、高次伝送フレームのデスタッフ処理において、FIFO（First In First Out）メモリの書き込みアドレスの位相と読み出しアドレスの位相とを、PLL（Phase-Locked Loop）回路の位相比較器により比較することで、書き込みアドレスと読み出しアドレスを適切に制御するようにした光信号伝送システムが提案されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１４０６１９号公報
【特許文献２】特開２００９−２１８８８５号公報
【特許文献３】特開２００８−１４８２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１においては、書き込みフレームパルス信号の位相と読み出しフレームパルス信号に位相とが重ならないことが前提とされているものの、これらの位相が重ならないように設定する手段については開示されておらず、実際に、安定してクロックの乗せ換えを行うことはできない。
【０００８】
また、特許文献２の技術では、書き込みアドレスと読み出しアドレスの位相が接近した状態で安定動作している場合でも、クロックの揺らぎによって書き込みアドレスと読み出しアドレスが初期化される可能性があり、クロックの乗せ換えにおけるデータの正当性が保証されない。
【０００９】
一方、特許文献３の高次伝送フレームのデスタッフ処理においては、デスタッフの頻度が小さいため、デスタッフによりPLL回路のクロックに変化が生じた場合でも、その変化は軽微であるので、PLL回路の動作には影響しない。しかしながら、特許文献３の技術をクロック乗せ換え回路に適用した場合、書き込みアドレスと読み出しアドレスの位相を制御する位相制御情報の出現の頻度が、デスタッフの頻度より大きくなるため、位相制御情報に誤りが生じた場合、PLL回路の動作に影響を及ぼしてしまう。これにより、PLL回路において再引き込みが行われ、PLL回路の出力クロックが不安定になり、後段のシステムにも影響を及ぼす恐れがある。
【００１０】
本技術は、このような状況に鑑みてなされたものであり、より安定してクロックの乗せ換えを行うことができるようにするものである。
【課題を解決するための手段】
【００１１】
本技術の一側面のクロック乗せ換え回路は、第１のクロックに同期した入力データを、第２のクロックに同期した出力データとして出力するクロック乗せ換え回路であって、独立して書き込みと読み出しが可能な２ポートRAMと、前記２ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御する書き込みアドレス制御部と、前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出するブランクアドレス検出部と、前記２ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する読み出しアドレス変換部とを備える。
【００１２】
前記クロック乗せ換え回路には、前記書き込みアドレスの上位ビットと前記読み出しアドレスの上位ビットの位相を同期させる位相同期回路をさらに設け、前記読み出しアドレス変換部には、前記書き込みアドレスの上位ビットの位相に同期した前記読み出しアドレスの上位ビットの位相を反転させることができる。
【００１３】
前記第１のクロックの周波数は、前記第２のクロックの周波数より高く、前記第１のクロックの周波数と前記第２のクロックの周波数との比は、整数比で表されるようにすることができる。
【００１４】
前記読み出しアドレス変換部には、前記整数比に応じて、前記ブランクアドレスと前記読み出しアドレスとを対応づけたテーブルに基づいて、前記書き込みアドレスを前記読み出しアドレスに変換させることができる。
【００１５】
本技術の一側面のクロック乗せ換え方法は、第１のクロックに同期した入力データを、第２のクロックに同期した出力データとして出力するクロック乗せ換え回路であって、独立して書き込みと読み出しが可能な２ポートRAMを備えるクロック乗せ換え回路のクロック乗せ換え方法であって、前記クロック乗せ換え回路が、前記２ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御し、前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出し、前記２ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換するステップを含む。
【００１６】
本技術の一側面においては、２ポートRAMにおいて、入力データが書き込まれる書き込みアドレスが制御され、書き込みアドレスにおいて、入力データが書き込まれないブランクアドレスが検出され、２ポートRAMにおいて、ブランクアドレス以外の書き込みアドレスが、出力データが読み出される読み出しアドレスに変換される。
【発明の効果】
【００１７】
本技術の一側面によれば、より安定してクロックの乗せ換えを行うことが可能となる。
【図面の簡単な説明】
【００１８】
【図１】従来のクロック乗せ換え回路を備えるデータ伝送システムの構成例を示す図である。
【図２】データ多重方法について説明する図である。
【図３】データ分離方法について説明する図である。
【図４】本技術を適用したクロック乗せ換え回路の構成例を示す図である。
【図５】クロック乗せ換え回路の動作について説明する図である。
【図６】周波数比に応じた変換テーブルについて説明する図である。
【図７】クロック乗せ換え処理について説明するフローチャートである。
【図８】本技術を適用したクロック乗せ換え回路の具体的な構成例を示す図である。
【図９】クロック乗せ換え方法について説明する図である。
【図１０】ブランクアドレスに応じた出力データの遅延量について説明する図である。
【発明を実施するための形態】
【００１９】
以下、本技術の実施の形態について図を参照して説明する。なお、説明は以下の順序で行う。
１．従来のクロック乗せ換え回路
２．本技術を適用したクロック乗せ換え回路
３．本技術を適用したクロック乗せ換え回路の具体的な構成例
【００２０】
＜１．従来のクロック乗せ換え回路＞
図１は、従来のクロック乗せ換え回路を備えるデータ伝送システムの構成例を示している。
【００２１】
図１のデータ伝送システムにおいて、データ多重装置１１は、データを多重化し、並直列変換部１２に供給する。並直列変換部１２は、データ多重装置１１からの多重化されたデータを、パラレル−シリアル変換し、シリアル伝送信号として、直並列変換部１３に送信する。直並列変換部１３は、並直列変換部１２から送信されてきたシリアル伝送信号を、シリアル−パラレル変換し、データ分離装置１４に供給する。データ分離装置１４は、直並列変換部１３からのデータを分離する。
【００２２】
データ多重装置１１は、クロック乗せ換え回路として構成される。データ多重装置１１においては、書き込みクロックCK_Aに同期した入力データDA1乃至DA6が、２ポートRAM（Random Access Memory）２１に書き込まれ、読み出しクロックCK_Bに同期した出力データDB1乃至DB6が、２ポートRAM２１から読み出される。
【００２３】
書き込みアドレス制御部２２は、２ポートRAM２１において、入力データDA1乃至DA6が書き込まれる書き込みアドレスを制御する。読み出しアドレス制御部２３は、２ポートRAM２１において、出力データDB1乃至DB6が読み出される読み出しアドレスを制御する。PLL（Phase-Locked Loop）回路２４は、書き込みクロックCK_Aに基づいて、読み出しクロックCK_Bを出力する。読み出しクロックCK_Bは、書き込みクロックCK_Aの周波数の5/4倍の周波数で出力される。すなわち、書き込みクロックCK_Aの周波数と、読み出しクロックCK_Bの周波数との比は、４：５とされる。
【００２４】
図２は、データ多重装置１１によるデータの多重方法について説明する図である。
【００２５】
データ多重装置１１のクロックの乗せ換えによれば、図２に示されるように、書き込みクロックCK_Aの４クロック分の入力データDA1乃至DA6は、読み出しクロックCK_Bの５クロック分の出力データDB1乃至DB6として読み出される。
【００２６】
このとき、読み出しクロックCK_Bの５クロック分の出力データDB1乃至DB6には、図中黒塗りで示される空のデータ（以下、ブランクデータという）が読み出されるようになる。
【００２７】
データ多重装置１１は、このブランクデータの領域に新規データを格納し、データ分離装置１４に伝送することができる。なお、読み出しアドレス制御部２３によって、出力データにおけるブランクデータの位置を表すBLNK信号が生成され、出力データDB1乃至DB6とともに、データ分離装置１４に伝送される。
【００２８】
このように、データ多重装置１１は、クロックの乗せ換えを行うことで、入力データに新規データを多重し、データ分離装置１４に伝送することができる。
【００２９】
データ分離装置１４もまた、クロック乗せ換え回路として構成される。データ分離装置１４においては、書き込みクロックRCK_Bに同期した入力データRDB1乃至RDB6（＝DB1乃至DB6）が、２ポートRAM３１に書き込まれ、読み出しクロックRCK_Aに同期した出力データRDA1乃至RDA6（＝DA1乃至DA6）が、２ポートRAM３１から読み出される。
【００３０】
書き込みアドレス制御部３２は、２ポートRAM３１において、入力データRDB1乃至RDB6が書き込まれる書き込みアドレスを制御する。読み出しアドレス制御部３３は、２ポートRAM３１において、出力データRDA1乃至RDA6が読み出される読み出しアドレスを制御する。PLL回路３４は、書き込みアドレスと読み出しアドレスに基づいて、読み出しクロックRCK_Aを出力する。読み出しクロックRCK_Aは、書き込みクロックRCK_Bの周波数の4/5倍の周波数で出力される。すなわち、書き込みクロックRCK_Bの周波数と、読み出しクロックRCK_Aの周波数との比は、５：４とされる。
【００３１】
図３は、データ分離装置１４によるデータの分離方法について説明する図である。
【００３２】
データ分離装置１４のクロックの乗せ換えによれば、図３に示されるように、書き込みクロックRCK_Bの５クロック分の入力データRDB1乃至RDB6は、読み出しクロックRCK_Aの４クロック分の出力データRDA1乃至RDA6として読み出される。
【００３３】
まず、データ分離装置１４においては、書き込みアドレス制御部３２が、入力データにおけるブランクデータの位置を表すRBLNK信号と書き込みクロックRCK_Bとに基づいて、書き込みアドレス制御信号４１（以下、書き込みアドレス４１という）を生成する。書き込みアドレス４１は、図３に示されるように、書き込みアドレス上位、書き込みアドレス下位2bit、および書き込みイネーブル信号を含む。
【００３４】
また、読み出しアドレス制御部３３は、PLL回路３４によって出力される読み出しクロックRCK_Aに基づいて、読み出しアドレス制御信号４２（以下、読み出しアドレス４２という）を生成する。読み出しアドレス４２は、図３に示されるように、読み出しアドレス上位および読み出しアドレス下位2bitを含む。
【００３５】
ここで、データ分離装置１４においては、読み出しアドレス制御部３３が、書き込みアドレス上位（Ｗ）の位相を反転した読み出しアドレス上位（Ｒ）をPLL回路に入力することで、書き込みアドレスと読み出しアドレスとが重ならないように制御される。
【００３６】
また、書き込みアドレス制御部３２が、RBLNK信号に基づいて、書き込みアドレス下位2bitを“０”にリセットすることにより、RBLNK信号の位相と書き込みアドレスの位相を同期させるとともに、書き込みイネーブル信号をディスエーブルにすることにより、ブランクデータが２ポートRAM３１に書き込まれないようにする。
【００３７】
このように、データ分離装置１４は、クロックの乗せ換えを行うことで、ブランクデータを含む入力データを、ブランクデータを含まない出力データとして出力するとともに、ブランクデータの領域に新規データが多重されている場合には、RBLNK信号に基づいて、入力データから新規データを分離することができる。
【００３８】
しかしながら、RBLNK信号は、シリアル伝送信号として伝送されるため、伝送エラーが発生した場合、PLL回路３４の動作に影響を及ぼし、PLL回路３４から出力される読み出しクロックRCK_Aが不連続となるか、またはその周波数が変化し、後段のシステムにも影響を及ぼす恐れがある。
【００３９】
そこで、以下においては、安定したクロックの乗せ換えを実現する、本技術を適用したクロック乗せ換え回路について説明する。
【００４０】
＜２．本技術を適用したクロック乗せ換え回路＞
［クロック乗せ換え回路の構成例］
図４は、上述したデータ分離装置１４に対応する、本技術を適用したクロック乗せ換え回路の構成例を示す図である。
【００４１】
図４のクロック乗せ換え回路１００は、２ポートRAM１０１、書き込みアドレス制御部１０２、読み出しアドレスカウンタ１０３、PLL回路１０４、ブランクアドレス検出部１０５、および読み出しアドレス変換部１０６から構成される。
【００４２】
クロック乗せ換え回路１００においては、書き込みクロックRCK_Bに同期した入力データRDB1乃至RDB6が、２ポートRAM１０１に書き込まれ、読み出しクロックRCK_Aに同期した出力データRDA1乃至RDA6が、２ポートRAM１０１から読み出される。
【００４３】
書き込みアドレス制御部１０２は、２ポートRAM１０１において、入力データRDB1乃至RDB6が書き込まれる書き込みアドレスを制御する。読み出しアドレスカウンタ１０３は、PLL回路１０４によって出力される読み出しクロックRCK_Aに基づいてカウントする。
【００４４】
PLL回路１０４は、書き込みアドレスと読み出しアドレスカウンタ１０３によるカウントに基づいて、読み出しクロックRCK_Aを出力する。ブランクアドレス検出部１０５は、書き込みアドレスと、入力データにおけるブランクデータの位置を表すRBLNK信号とに基づいて、書き込みアドレスにおいて入力データが書き込まれないアドレス（ブランクアドレス）を検出する。
【００４５】
読み出しアドレス変換部１０６は、２ポートRAM１０１において、ブランクアドレス検出部１０５によって検出されたブランクアドレス以外の書き込みアドレスを、出力データRDA1乃至RDA6が読み出される読み出しアドレスに変換する。
【００４６】
なお、読み出しクロックRCK_Aは、書き込みクロックRCK_Bの周波数の4/5倍の周波数で出力される。すなわち、書き込みクロックRCK_Bの周波数と、読み出しクロックRCK_Aの周波数との比は、５：４とされる。
【００４７】
［クロック乗せ換え回路の動作］
次に、図５を参照して、クロック乗せ換え回路１００の動作について説明する。
【００４８】
クロック乗せ換え回路１００のクロックの乗せ換えによれば、図５に示されるように、書き込みクロックRCK_Bの５クロック分の入力データRDB1乃至RDB6は、読み出しクロックRCK_Aの４クロック分の出力データRDA1乃至RDA6として読み出される。図５の入力データRDB1乃至RDB6においては、２クロック目がブランクデータとなっている。
【００４９】
まず、クロック乗せ換え回路１００においては、書き込みアドレス制御部１０２が、書き込みクロックRCK_Bに基づいて、書き込みアドレス制御信号１１１（以下、書き込みアドレス１１１という）を生成する。書き込みアドレス１１１は、図５に示されるように、書き込みアドレス上位、書き込みアドレス下位2bit、および書き込みイネーブル信号を含む。
【００５０】
ブランクアドレス検出部１０５は、書き込みアドレス１１１と、入力データにおけるブランクデータの位置を表すRBLNK信号とに基づいてブランクアドレスを検出し、そのブランクアドレスを示すブランクアドレス信号１１２（以下、ブランクアドレス１１２という）を出力する。このブランクアドレス１１２は、クロック乗せ換え回路１００のシステム立ち上げ時から変化しない（図５の例では“１”）。
【００５１】
読み出しアドレスカウンタ１０３は、PLL回路１０４によって出力される読み出しクロックRCK_Aに基づいてカウントし、読み出しアドレスカウンタ信号１１３（以下、読み出しアドレスカウンタ１１３という）を出力する。読み出しアドレスカウンタ１１３は、図５に示されるように、読み出しアドレスカウンタ上位および読み出しアドレスカウンタ下位2bitを含む。
【００５２】
読み出しアドレス変換部１０６は、ブランクアドレス検出部１０５によって出力されるブランクアドレス１１２と、読み出しアドレスカウンタ１０３によって出力される読み出しアドレスカウンタ１１３とに基づいて、読み出しアドレス制御信号１１４（以下、読み出しアドレス１１４という）を生成する。読み出しアドレス１１４は、図５に示されるように、読み出しアドレス上位および読み出しアドレス下位3bitを含む。
【００５３】
ここで、クロック乗せ換え回路１００において、書き込みアドレス制御部１０２は、RBLNK信号にかかわらず自走の状態で動作する。すなわち、RBLNK信号がPLL回路１０４の動作に影響を及ぼさないようになされている。
【００５４】
そして、図５に示される書き込みアドレス１１１は、書き込みクロックRCK_Bの５クロックを１周期として出力され、書き込みアドレス上位がPLL回路１０４の位相比較器に入力されるようになる。なお、書き込みアドレス下位3bitは、図３のように、RBLNK信号に基づいて“０”にリセットされない。また、PLL回路１０４の位相比較器には、読み出しクロックRCK_Aの４クロックを１周期とした読み出しアドレスカウンタ１１３の読み出しアドレスカウンタ上位が入力されるようになる。これにより、書き込み側の上位bitと読み出し側の上位bitの位相の同期が実現されるようになる。
【００５５】
また、クロック乗せ換え回路１００において、ブランクアドレス検出部１０５は、図５に示されるようにRBLNK信号が“１”となったとき（すなわち、ブランクデータが書き込まれたとき）、書き込みアドレス下位3bit（図５の例では“１”）を保持し、ブランクアドレス１１２として出力する。そして、読み出しアドレス変換部１０６は、ブランクアドレス１１２および読み出しアドレスカウンタ下位2bitに読み出しアドレス下位3bitが対応付けられた変換テーブルに基づいて、読み出しアドレス下位3bitを出力する。
【００５６】
図６は、この変換テーブルの例を示している。
【００５７】
この変換テーブルは、書き込みクロックRCK_Bの周波数と読み出しクロックRCK_Aの周波数との比（以下、周波数比という）に応じて与えられている。具体的には、図６Ａは、周波数比が５：４の場合の変換テーブルを示しており、図６Ｂは、周波数比が６：４の場合の変換テーブルを示しており、図６Ｃは、周波数比が６：５の場合の変換テーブルを示している。また、図６Ｄは、周波数比が７：５の場合の変換テーブルを示しており、図６Ｅは、周波数比が７：４の場合の変換テーブルを示している。
【００５８】
なお、図６において、BL_Pは、ブランクアドレスを示しており、RCNTは、図６Ａ，Ｂ，Ｅにおいては読み出しアドレスカウンタ下位2bitを示しており、図６Ｃ，Ｄにおいては読み出しアドレスカウンタ下位3bitを示している。
【００５９】
図５の例では、周波数比は５：４であり、ブランクアドレスBL_Pは“１”であるので、例えば、読み出しアドレスカウンタ下位2bit RCNTが“２”である場合には、図６Ａに示される変換テーブルによって、読み出しアドレス下位3bitとして“３”が出力されるようになる。
【００６０】
この変換テーブルは、RBLNK信号が“１”となった時の書き込みアドレスを読み出しアドレスとしないように与えられている。これにより、書き込み側のブランクデータが、読み出し側で読み出されないようになり、書き込み側の位相に対して読み出し側の位相を簡単に確定させることができる。
【００６１】
また、図５に示されるように、読み出しアドレス変換部１０６は、PLL回路１０４の位相比較器に入力される、読み出しアドレスカウンタ１１３の読み出しアドレスカウンタ上位の位相を反転したものを、読み出しアドレス１１４の読み出しアドレス上位として出力する。これにより、書き込みアドレスと読み出しアドレスとが重ならないように制御される。
【００６２】
［クロック乗せ換え処理］
ここで、図７のフローチャートを参照して、クロック乗せ換え回路１００のクロック乗せ換え処理について説明する。
【００６３】
ステップＳ１１において、書き込みアドレス制御部１０２は、書き込みクロックRCK_Bに基づいて、書き込みアドレス１１１を生成する。
【００６４】
ステップＳ１２において、ブランクアドレス検出部１０５は、書き込みアドレス１１１とRBLNK信号とに基づいてブランクアドレスを検出し、ブランクアドレス１１２として出力する。
【００６５】
ステップＳ１３において、ブランクアドレス検出部１０５からのブランクアドレス１１２と、読み出しアドレスカウンタ１０３によって出力される読み出しアドレスカウンタ１１３とに基づいて、ブランクアドレスを除いた書き込みアドレス１１１を、読み出しアドレス１１４に変換する。
【００６６】
以上の構成および処理によれば、RBLNK信号がPLL回路の動作に影響を及ぼすことなく、かつ、書き込みアドレスと読み出しアドレスとが重ならないようにすることができるようになるので、より安定してクロックの乗せ換えを行うことが可能となる。
【００６７】
＜３．本技術を適用したクロック乗せ換え回路の具体的な構成例＞
［クロック乗せ換え回路の具体的な構成例］
図８は、本技術を適用したクロック乗せ換え回路の具体的な構成例を示す図である。
【００６８】
図８のクロック乗せ換え回路２００は、２ポートRAM２０１、PLL回路２０２、ブランクアドレス検出部２０３、および読み出しアドレス変換部２０４から構成される。
【００６９】
図８のクロック乗せ換え回路２００の２ポートRAM２０１、ブランクアドレス検出部２０３、および読み出しアドレス変換部２０４は、それぞれ、図４のクロック乗せ換え回路１００の２ポートRAM１０１、ブランクアドレス検出部１０５、および読み出しアドレス変換部１０６に対応し、同様の機能および構成を有するので、その詳細な説明は省略する。
【００７０】
また、図８のクロック乗せ換え回路２００のPLL回路２０２は、図４のクロック乗せ換え回路１００の書き込みアドレス制御部１０２、読み出しアドレスカウンタ１０３、およびPLL回路１０４に対応する。
【００７１】
PLL回路２０２は、分周器２１１，２１２、位相比較器２１３、電圧制御発振器（VCO：Voltage Controlled Oscillator）２１４、分周器２１５，２１６、および反転器２１７を備える。
【００７２】
分周器２１１は、入力された信号の周波数を1/5分周し、分周器２１２は、入力された信号の周波数を1/2分周する。位相比較器２１３は、入力された２つの信号の位相差を電圧に変換し出力する。VCO２１４は、入力された信号の電圧に応じて出力する信号の周波数を制御する。分周器２１５は、入力された信号の周波数を1/4分周し、分周器２１６は、入力された信号の周波数を1/2分周する。反転器２１７は、入力された信号を反転して出力する。
【００７３】
なお、図８においても、読み出しクロックRCK_Aは、書き込みクロックRCK_Bの周波数の4/5倍の周波数で出力される。すなわち、書き込みクロックRCK_Bの周波数と、読み出しクロックRCK_Aの周波数との比（周波数比）は、５：４とされる。
【００７４】
ここで、図８，９を参照して、クロック乗せ換え回路２００の動作について説明する。
【００７５】
入力データRDB1乃至RDB6は、書き込みクロックRCK_Bに同期して、２ポートRAM２０１に書き込まれる。入力データRDB1乃至RDB6には、書き込みクロックRCK_Bの５クロックに１回、ブランクデータBLNK_DATAが含まれ、そのブランクデータBLNK_DATAの時間的な位置は、RBLNK信号によって特定される。
【００７６】
分周器２１１は、書き込みクロックRCK_Bの周波数を1/5分周した周波数でカウントし、書き込みアドレスWA[2:0]を出力する。なお、WA[2:0]は、書き込みアドレスWAの0bit乃至2bitの信号であることを示しており、以下、同様の表記もこれに従うものとする。
【００７７】
分周器２１２は、分周器２１１からの書き込みアドレスWA[2:0]を1/2分周し、書き込みアドレスWA[3]として出力する。書き込みアドレスWA[3]は、２ポートRAM２０１および位相比較器２１３に入力される。
【００７８】
このようにして、書き込みアドレスWA[3]は、書き込みアドレスの上位bitとして、書き込みアドレスWA[2:0]は、書き込みアドレスの下位bitとして、２ポートRAM２０１に入力される。
【００７９】
ブランクアドレス検出部２０３は、RBLNK信号によって特定されるブランクデータBLNK_DATAの位置に対応する書き込みアドレスWA[2:0]をラッチすることで、ブランクアドレス（図９の例では、“２”）を検出し、ブランクアドレス信号BL_Pを出力する。図９に示されるように、ブランクアドレス信号BL_Pは時間に対して変化しない。
【００８０】
さて、VCO２１４は、位相比較器２１３の出力の電圧に応じた周波数の信号を出力する。分周器２１５は、VCO２１４の出力の周波数を1/4分周した周波数でカウントし、読み出しアドレスカウンタ信号RCNT[1:0]を出力する。分周器２１６は、分周器２１５からの読み出しアドレスカウンタ信号RCNT[1:0]を1/2分周し、読み出しアドレスカウンタ信号RCNT[2]として出力する。反転器２１７は、分周器２１６からの読み出しアドレスカウンタ信号RCNT[2]を反転して、読み出しアドレスRA[3]として、２ポートRAM２０１に入力する。
【００８１】
このようにして、PLL回路２０２は、書き込みクロックRCK_Bの4/5倍の周波数の読み出しクロックRCK_Aを出力するようになる。
【００８２】
２ポートRAM２０１の書き込み側においては、ブランクデータBLNK_DATAを含む入力データRDB1乃至RDB6が書き込まれるが、読み出し側においては、ブランクデータBLNK_DATAが読み出されないようにする必要がある。
【００８３】
そこで、読み出しアドレス変換部２０４は、ブランクアドレス信号BL_Pおよび読み出しアドレスカウンタ信号RCNT[1:0]に基づいて、ブランクアドレスを含まない読み出しアドレスRA[2:0]を生成し、２ポートRAM２０１に入力する。
【００８４】
具体的には、読み出しアドレス変換部２０４は、図６Ａに示された変換テーブルを用いて、例えば、ブランクアドレス信号BL_Pが“２”の場合、読み出しアドレスカウンタ信号RCNT[1:0]が０，１，２，３と変化したときには、“２”を含まない、０，１，３，４を読み出しアドレスRA[2:0]として出力する。
【００８５】
このようにして、読み出しアドレスRA[3]は、読み出しアドレスの上位bitとして、読み出しアドレスRA[2:0]は、読み出しアドレスの下位bitとして、２ポートRAM２０１に入力される。
【００８６】
また、反転器２１７によって、分周器２１６からの読み出しアドレスカウンタ信号RCNT[2]が反転されて、読み出しアドレスRA[3]として、２ポートRAM２０１に入力されるため、PLL回路２０２によって、書き込み側の最上位アドレスである書き込みアドレスWA[3]と、読み出し側の最上位アドレスである読み出しアドレスRA[3]とは、互いの位相距離が最長となるように制御される。また、PLL回路２０２は、書き込みクロックRCK_Bおよび読み出しクロックRCK_Aの分周だけで動作し、位相比較器２１３に入力される信号は、シリアル伝送信号として伝送されるRBLNK信号の伝送エラーの影響を受けないので、安定した読み出しクロックRCK_Aが出力されるようになる。
【００８７】
また、以上の動作によれば、入力データRDB1乃至RDB6は、ブランクアドレス信号BL_Pの値によって、読み出しクロックRCK_Aを５分割した単位で、その遅延量（位相）が決定され、出力データRDA1乃至RDA6として読み出されるようになる。
【００８８】
図１０は、ブランクアドレス信号BL_Pの値に応じた出力データの遅延量について説明する図である。
【００８９】
図１０においては、上から順番に、ブランクアドレス信号BL_Pの値が４である場合、３である場合、２である場合、１である場合、０である場合の出力データの遅延量を示している。なお、ここでも、書き込みクロックRCK_Bと読み出しクロックRCK_Aの周波数比は、５：４とする。
【００９０】
ブランクアドレス信号BL_Pの値が４である場合には、書き込みアドレスWA[2:0]に“０”が書き込まれてから、読み出しアドレスRA[2:0]から“０”が読み出されるまでの遅延量Delayは、読み出しクロックRCK_Aの4.0クロック分となる。
【００９１】
ブランクアドレス信号BL_Pの値が３である場合には、書き込みアドレスWA[2:0]に“４”が書き込まれてから、読み出しアドレスRA[2:0]から“４”が読み出されるまでの遅延量Delayは、読み出しクロックRCK_Aの3.8クロック分となる。
【００９２】
ブランクアドレス信号BL_Pの値が２である場合には、書き込みアドレスWA[2:0]に“３”が書き込まれてから、読み出しアドレスRA[2:0]に“３”が読み出されるまでの遅延量Delayは、読み出しクロックRCK_Aの3.6クロック分となる。
【００９３】
ブランクアドレス信号BL_Pの値が１である場合には、書き込みアドレスWA[2:0]に“２”が書き込まれてから、読み出しアドレスRA[2:0]から“２”が読み出されるまでの遅延量Delayは、読み出しクロックRCK_Aの3.4クロック分となる。
【００９４】
ブランクアドレス信号BL_Pの値が０である場合には、書き込みアドレスWA[2:0]に“１”が書き込まれてから、読み出しアドレスRA[2:0]から“１”が読み出されるまでの遅延量Delayは、読み出しクロックRCK_Aの3.2クロック分となる。
【００９５】
図１０に示されるように、PLL回路２０２によって、書き込みアドレスWA[3]の位相と読み出しアドレスRA[3]の位相とが同期されていれば、遅延量Delayは、ブランクアドレス信号BL_Pの値によって常に一定に保たれるようになる。
【００９６】
また、PLL回路２０２を含めて、クロック乗せ換え回路２００全体が再起動されるような場合であっても、遅延量Delayのばらつきは、読み出しクロックRCK_Aの0.8クロック以内に収まり、0.2クロックの精度で遅延量Delayを推定することが可能となる。
【００９７】
なお、以上においては、書き込みクロックRCK_Bと読み出しクロックRCK_Aの周波数比が５：４である場合のクロックの乗せ換えについて説明したが、書き込みクロックRCK_Bの周波数が読み出しクロックRCK_Aの周波数より高く、その周波数比が簡単な整数比で表わされる場合には、本技術を適用することが可能である。
【００９８】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術
の要旨を逸脱しない範囲において種々の変更が可能である。
【００９９】
さらに、本技術は以下のような構成をとることができる。
（１） 第１のクロックに同期した入力データを、第２のクロックに同期した出力データとして出力するクロック乗せ換え回路において、
独立して書き込みと読み出しが可能な２ポートRAMと、
前記２ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御する書き込みアドレス制御部と、
前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出するブランクアドレス検出部と、
前記２ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する読み出しアドレス変換部と
を備えるクロック乗せ換え回路。
（２） 前記書き込みアドレスの上位ビットと前記読み出しアドレスの上位ビットの位相を同期させる位相同期回路をさらに備え、
前記読み出しアドレス変換部は、前記書き込みアドレスの上位ビットの位相に同期した前記読み出しアドレスの上位ビットの位相を反転する
（２）に記載のクロック乗せ換え回路。
（３） 前記第１のクロックの周波数は、前記第２のクロックの周波数より高く、前記第１のクロックの周波数と前記第２のクロックの周波数との比は、整数比で表される
（１）または（２）に記載のクロック乗せ換え回路。
（４） 前記読み出しアドレス変換部は、前記整数比に応じて、前記ブランクアドレスと前記読み出しアドレスとを対応づけたテーブルに基づいて、前記書き込みアドレスを前記読み出しアドレスに変換する
（３）に記載のクロック乗せ換え回路。
（５） 第１のクロックに同期した入力データを、第２のクロックに同期した出力データとして出力するクロック乗せ換え回路であって、独立して書き込みと読み出しが可能な２ポートRAMを備えるクロック乗せ換え回路のクロック乗せ換え方法において、
前記クロック乗せ換え回路が、
前記２ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御し、
前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出し、
前記２ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する
ステップを含むクロック乗せ換え方法。
【符号の説明】
【０１００】
１０１ ２ポートRAM， １０２ 書き込みアドレス制御部， １０３ 読み出しアドレスカウンタ， １０４ PLL回路， １０５ ブランクアドレス検出部， １０６ 読み出しアドレス変換部
【特許請求の範囲】
【請求項１】
第１のクロックに同期した入力データを、第２のクロックに同期した出力データとして出力するクロック乗せ換え回路において、
独立して書き込みと読み出しが可能な２ポートRAMと、
前記２ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御する書き込みアドレス制御部と、
前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出するブランクアドレス検出部と、
前記２ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する読み出しアドレス変換部と
を備えるクロック乗せ換え回路。
【請求項２】
前記書き込みアドレスの上位ビットと前記読み出しアドレスの上位ビットの位相を同期させる位相同期回路をさらに備え、
前記読み出しアドレス変換部は、前記書き込みアドレスの上位ビットの位相に同期した前記読み出しアドレスの上位ビットの位相を反転する
請求項１に記載のクロック乗せ換え回路。
【請求項３】
前記第１のクロックの周波数は、前記第２のクロックの周波数より高く、前記第１のクロックの周波数と前記第２のクロックの周波数との比は、整数比で表される
請求項１に記載のクロック乗せ換え回路。
【請求項４】
前記読み出しアドレス変換部は、前記整数比に応じて、前記ブランクアドレスと前記読み出しアドレスとを対応づけたテーブルに基づいて、前記書き込みアドレスを前記読み出しアドレスに変換する
請求項３に記載のクロック乗せ換え回路。
【請求項５】
第１のクロックに同期した入力データを、第２のクロックに同期した出力データとして出力するクロック乗せ換え回路であって、独立して書き込みと読み出しが可能な２ポートRAMを備えるクロック乗せ換え回路のクロック乗せ換え方法において、
前記クロック乗せ換え回路が、
前記２ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御し、
前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出し、
前記２ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する
ステップを含むクロック乗せ換え方法。
【請求項１】
第１のクロックに同期した入力データを、第２のクロックに同期した出力データとして出力するクロック乗せ換え回路において、
独立して書き込みと読み出しが可能な２ポートRAMと、
前記２ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御する書き込みアドレス制御部と、
前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出するブランクアドレス検出部と、
前記２ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する読み出しアドレス変換部と
を備えるクロック乗せ換え回路。
【請求項２】
前記書き込みアドレスの上位ビットと前記読み出しアドレスの上位ビットの位相を同期させる位相同期回路をさらに備え、
前記読み出しアドレス変換部は、前記書き込みアドレスの上位ビットの位相に同期した前記読み出しアドレスの上位ビットの位相を反転する
請求項１に記載のクロック乗せ換え回路。
【請求項３】
前記第１のクロックの周波数は、前記第２のクロックの周波数より高く、前記第１のクロックの周波数と前記第２のクロックの周波数との比は、整数比で表される
請求項１に記載のクロック乗せ換え回路。
【請求項４】
前記読み出しアドレス変換部は、前記整数比に応じて、前記ブランクアドレスと前記読み出しアドレスとを対応づけたテーブルに基づいて、前記書き込みアドレスを前記読み出しアドレスに変換する
請求項３に記載のクロック乗せ換え回路。
【請求項５】
第１のクロックに同期した入力データを、第２のクロックに同期した出力データとして出力するクロック乗せ換え回路であって、独立して書き込みと読み出しが可能な２ポートRAMを備えるクロック乗せ換え回路のクロック乗せ換え方法において、
前記クロック乗せ換え回路が、
前記２ポートRAMにおいて、前記入力データが書き込まれる書き込みアドレスを制御し、
前記書き込みアドレスにおいて、前記入力データが書き込まれないブランクアドレスを検出し、
前記２ポートRAMにおいて、前記ブランクアドレス以外の前記書き込みアドレスを、前記出力データが読み出される読み出しアドレスに変換する
ステップを含むクロック乗せ換え方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２３８９９２（Ｐ２０１２−２３８９９２Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１１−１０５９９２（Ｐ２０１１−１０５９９２）
【出願日】平成２３年５月１１日（２０１１．５．１１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２３年５月１１日（２０１１．５．１１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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