クロック制御回路
【課題】 クロック信号に起因するＥＭＩを低減する際、ハザードやスパイクを回避するための回路設計が面倒になることがある。
【解決手段】 クロック制御回路１０において、遅延回路群１００は、入力クロック信号ＩＮを段階的に遅延せしめる第１〜第６３遅延回路２０１〜２６３、および入力クロック信号ＩＮ自体を出力する仮の第０の遅延回路を含む。選択回路３０は、第０から第６３の遅延回路それぞれの出力信号ＤＬＹ０〜ＤＬＹ６３のいずれかを選択する。制御回路４０は、選択回路３０によって選択された出力信号の立ち下がりや立ち上がりを契機とし、選択回路３０によって異なる信号が選択されるよう制御する。これにより、入力クロック信号ＩＮに対し段階的に遅延されたクロック信号を順に出力することができ、入力クロック信号ＩＮと周期が異なる信号を出力できる。出力される信号の周波数が変化するため、スペクトルを拡散でき、ＥＭＩを低減できる。
【解決手段】 クロック制御回路１０において、遅延回路群１００は、入力クロック信号ＩＮを段階的に遅延せしめる第１〜第６３遅延回路２０１〜２６３、および入力クロック信号ＩＮ自体を出力する仮の第０の遅延回路を含む。選択回路３０は、第０から第６３の遅延回路それぞれの出力信号ＤＬＹ０〜ＤＬＹ６３のいずれかを選択する。制御回路４０は、選択回路３０によって選択された出力信号の立ち下がりや立ち上がりを契機とし、選択回路３０によって異なる信号が選択されるよう制御する。これにより、入力クロック信号ＩＮに対し段階的に遅延されたクロック信号を順に出力することができ、入力クロック信号ＩＮと周期が異なる信号を出力できる。出力される信号の周波数が変化するため、スペクトルを拡散でき、ＥＭＩを低減できる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はクロック制御回路に関し、特にクロック信号を制御することで出力信号の周波数を制御するクロック制御回路に関する。
【背景技術】
【０００２】
携帯電話やＰＤＡ（Personal Digital Assistance）などの小型情報端末においては、その内部で使用される半導体装置を駆動し、あるいは無線通信に必要な高周波信号を生成するために、クロック制御回路が用いられている。このクロック制御回路の出力クロック信号の周波数は、近年の小型情報端末の高速化に伴い、ますます高くなっている。その結果、クロック制御回路から輻射される電磁波が、周辺回路や他の電子機器の誤動作を誘発したり、無線通信などに影響を及ぼしてしまうという問題が生じている。
【０００３】
このような問題はＥＭＩ（Electro Magnetic Interference）として知られ、このＥＭＩを低減する手法として、クロック制御回路から得られるクロック信号を周波数変調することによってスペクトルを拡散させ、不要輻射を低減する技術が注目されている。例えば、特許文献１には、複数段の遅延回路から順次出力される最短遅延時間の出力クロック信号とそれ以外の遅延時間の出力クロック信号とを交互に選択することで、複数の種類の周波数の最終出力クロック信号を生成させ、スペクトルを拡散させる技術が開示されている。
【特許文献１】国際公開００／４５２４６号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
確かに、特許文献１によれば、出力クロック信号のスペクトルを拡散させることによって不要輻射の低減を行い、上述のＥＭＩを低減できるが、最短遅延時間の出力クロック信号とそれ以外の遅延時間の出力クロック信号とを交互に選択しているため、現在選択している段の遅延回路からの出力信号と次回選択される遅延回路からの出力信号との位相差は一定でなく、切り替え時に発生するハザードやスパイクを回避するための回路設計が面倒になることがある。
【０００５】
本発明はこうした課題に鑑みてなされたものであり、その目的は、回路設計が容易なＥＭＩを低減できるクロック制御回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、クロック制御回路に関する。このクロック制御回路は、クロック信号の伝達経路に直列に間挿され、クロック信号を段階的に遅延せしめる第１から第ｎの遅延回路と、クロック信号自体を第０の遅延回路の出力信号と仮称するとき、第０から第ｎの遅延回路それぞれの内の所定の出力信号を入力し、それら複数の出力信号のいずれかを選択して出力する選択回路と、選択回路における選択動作を制御する制御回路と、を備え、制御回路は、選択回路によって選択され出力された信号の内の所定の変化点を契機とし、選択回路によって出力している信号とは異なる信号が選択されるよう制御する。
【０００７】
この態様によれば、クロック制御回路は、選択回路から出力された信号の変化点を契機に、次の異なる信号を選択し出力するため、前回選択した出力信号を異なる出力信号に切り替えて出力できる。このとき、前回選択した出力信号と今回選択する出力信号間には時間差が存在するため、出力される信号の周期は増減し、周波数が変化する。これにより、出力される信号のスペクトルを拡散させることで不要輻射の低減を行い、ＥＭＩを低減できる。また、この態様によれば、ＰＬＬ（Phase Locked Loop）回路などを用いずに周波数を変化させることができ、比較的簡素な構成でＥＭＩを低減できるため、ＩＣのコストアップを抑制できるとともに機器の部品点数を削減できる。
【０００８】
制御回路は、第０から第ｎの遅延回路のうち現在選択している段に近接する段の遅延回路を次回選択すべき遅延回路として制御してもよい。制御回路はアップ動作およびダウン動作が可能なカウンタを備え、カウンタは変化点の到来ごとにアップ動作を実行して遅延が大きくなる方向で遅延回路を選択していき、第ｎの遅延回路が選択されたときダウン動作に切り替え、変化点の到来ごとにダウン動作を実行して遅延が小さくなる方向で遅延回路を選択していき、第０の遅延回路が選択されたとき再びアップ動作に切り替え、以降同様に第０から第ｎの遅延回路間でアップ動作とダウン動作を繰り返し実行してもよい。第１から第ｎの遅延回路はそれぞれ２段のインバータ回路を備えてもよい。
【０００９】
選択回路により選択され出力される出力信号のクロック信号に対する遅延時間と、次に選択回路により選択され出力される出力信号のクロック信号に対する遅延時間との差を順次加算することで得られる合計遅延時間が、クロック信号の周期の半分に相当する時間と略等しくなるように、遅延回路の段数が決められてもよい。選択回路により選択され出力される出力信号と、次に選択回路により選択され出力される出力信号とに基づいて生成される信号をクロック制御回路の出力クロック信号とし、選択回路は、出力クロック信号の周波数に起因するノイズのレベルの最大値が、クロック信号の周波数に起因するノイズのレベルの最大値よりも５ｄＢ以上低下するよう、複数の出力信号のうちいずれかの出力信号を選択して出力してもよい。
【００１０】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１１】
本発明によれば、比較的簡素な構成でＥＭＩを低減できるため、ＩＣのコストアップを抑制できるとともに機器の部品点数を削減できる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１
図１は、本実施の形態に係るクロック制御回路１０の構成を示す。このクロック制御回路１０は、各種の電子機器のクロック発生部にＥＭＩ対策として用いれられる。クロック制御回路１０は、入力端子１２、遅延回路群１００、選択回路３０、制御回路４０および出力端子１４を備える。入力端子１２には一定周波数の入力クロック信号ＩＮが入力され、出力端子１４からは入力クロック信号ＩＮの周波数が変化された出力クロック信号ＯＵＴが出力される。入力クロック信号ＩＮの伝達経路である入力端子１２および出力端子１４間には、遅延回路群１００および選択回路３０が直列に間挿される。入力端子１２からの入力クロック信号ＩＮは、複数の遅延回路を有する遅延回路群１００に入力される。
【００１３】
遅延回路群１００は、入力クロック信号ＩＮを段階的に遅延させる合計６３段の第１〜第６３遅延回路２０１〜２６３を含む。さらに、遅延回路素子として実在はしないが、入力クロック信号ＩＮ自体を出力する回路を「第０遅延回路」と仮称し、遅延回路群１００に含めることとする。すなわち、遅延回路群１００は、第１〜第６３遅延回路２０１〜２６３と第０遅延回路の合計６４段の遅延回路を含む。遅延回路群１００において、適宜、第０遅延回路を「第０段の遅延回路」、第１遅延回路２０１を「第１段の遅延回路」と称し、以下同様に、第６３遅延回路２６３を「第６３段の遅延回路」と称する。
【００１４】
詳細は後述するが、遅延回路の段数は、後述の選択回路３０により選択され出力される出力信号の入力クロック信号ＩＮに対する遅延時間と、次に選択回路３０により選択され出力される出力信号の入力クロック信号ＩＮに対する遅延時間との差を順次加算することで得られる合計遅延時間が、入力クロック信号ＩＮの周期の半分に相当する時間と略等しくなるように、あらかじめ回路設計時に決められる。「合計遅延時間が周期の半分に相当する時間と略等しくなる」とは、合計遅延時間が周期の半分に相当する時間と同一、あるいは近い値になることをいう。「近い値になる」とは、例えば、合計遅延時間と周期の半分に相当する時間との時間差が、合計遅延時間の１５％以下に収まるときの状態を指してもよい。
【００１５】
第１〜第６３遅延回路２０１〜２６３は、それぞれ２段のインバータ回路を備える。例えば、第１遅延回路２０１は、入力端子１２および出力端子１４間に直列に間挿された第１前段インバータ３０１ａおよび第１後段インバータ３０１ｂを備える。以下、同様に、第２遅延回路２０２は第２前段インバータ３０２ａおよび第２後段インバータ３０２ｂを、第６３遅延回路２６３は第６３前段インバータ３６３ａおよび第６３後段インバータ３６３ｂを備える。これにより、入力クロック信号ＩＮのデューティ比を保持できる。本実施の形態では、各遅延回路は２段のインバータ回路を備えるものとしたが、別の例として、遅延回路の構成は所定の遅延時間が得られるものであれば、どのような構成であっても構わない。遅延回路群１００の第１〜第６３遅延回路２０１〜２６３にて遅延されたそれぞれの出力信号ＤＬＹ１〜ＤＬＹ６３、および第０の遅延回路にて出力された出力信号ＤＬＹ０は、選択回路３０に入力される。
【００１６】
選択回路３０は、後述の制御回路４０からの信号に基づいて、遅延回路群１００から出力された出力信号ＤＬＹ０〜６３のいずれかを選択して出力する。選択回路３０と制御回路４０間は、６本の第０〜第５信号線Ｌ０〜Ｌ５で接続されている。それら信号線のそれぞれには、制御回路４０から２進数で「１」または「０」の信号が送出される。これにより、２進数で「００００００」〜「１１１１１１」の６４通りの異なる信号を送出できる。ここで、第０の信号線Ｌ０に送出する信号は６ビット中の最下位ビットに対応し、第５の信号線Ｌ５に送出する信号は最上位ビットに対応する。
【００１７】
本実施の形態では、制御回路４０からの信号が２進数で「００００００」、すなわち１０進数で「０」であれば、選択回路３０は出力信号ＤＬＹ０を選択して出力し、制御回路４０からの信号が２進数で「１１１１１１」、すなわち１０進数で「６３」であれば、選択回路３０は出力信号ＤＬＹ６３を選択して出力する。
【００１８】
制御回路４０は、選択回路３０によって選択され出力された信号の変化点を契機とし、選択回路３０によって異なる信号が選択されるよう制御する。選択回路３０による、現在出力している信号から当該信号と異なる信号への切り替えは、ハザードやスパイクが発生しないよう、第０〜第６３遅延回路それぞれからの出力信号がすべてＬレベルである時間内に行われる。詳細は後述するが、その時間はあらかじめ回路設計の段階で決められる。また、制御回路４０は、出力クロック信号ＯＵＴの立ち下がりのタイミング毎に、遅延が大きくなる方向で遅延回路を選択していくか、あるいは遅延が小さくなる方向で遅延回路を選択していく。別の例として、制御回路４０は、出力クロック信号ＯＵＴの立ち上がりのタイミング毎に遅延回路を選択してもよい。
【００１９】
制御回路４０は、アップ動作およびダウン動作が可能なカウンタ４２と、カウンタ４２をダウン動作からアップ動作に切り替えるアンドゲート４４と、カウンタ４２をダウン動作からアップ動作に切り替えるＮＯＲゲート４６とを備える。ここで、制御回路４０から選択回路３０に出力される信号、すなわち２進数で「００００００」〜「１１１１１１」の信号は、アンドゲート４４およびＮＯＲゲート４６にも入力される。ここで、アンドゲート４４は、入力される信号がすべてＨレベルであるとき、Ｈレベルの制御信号Ａをカウンタ４２に送出する。同様に、ＮＯＲゲート４６は、入力される信号がすべてＬレベルであるとき、Ｈレベルの制御信号Ｂをカウンタ４２に送出する。
【００２０】
選択回路３０からの出力クロック信号ＯＵＴの立ち下がりに応じてカウンタ値が増加し、そのカウンタ値が１０進数で「６３」になったとき、アンドゲート４４は、Ｈレベルの制御信号Ａを送出し、カウンタ４２をアップ動作からダウン動作に切り替える。同様に、ＮＯＲゲート４６は、カウンタ値が１０進数で「０」になったとき、ＮＯＲゲート４６は、Ｈレベルの制御信号Ｂを送出し、カウンタ４２をダウン動作からアップ動作に切り替える。カウンタ４２は、制御信号Ａおよび制御信号ＢがともにＬレベルである間は、前回行ったアップ動作あるいはダウン動作をそのまま継続して行う。制御回路４０内にて、カウンタ４２のアップ動作およびダウン動作が繰り返し行われることで、選択回路３０は第０から第６３の遅延回路間で、遅延が大きくなる方向での遅延回路の選択動作、および遅延が小さくなる方向での遅延回路の選択動作を繰り返し行うことができる。
【００２１】
図２は、選択回路３０の構成を示す。選択回路３０は、デコーダ３２および組み合わせ回路３４を備える。デコーダ３２は、第０〜第５信号線Ｌ０〜Ｌ５から出力される６ビットの信号を６４本にデコードし、組み合わせ回路３４に送出する。組み合わせ回路３４は、デコーダ３２から送出された６４本の出力をもとに、遅延回路群１００から送出された出力信号ＤＬＹ０〜６３のうち、いずれかの出力信号を選択し、出力クロック信号ＯＵＴとして出力する。例えば、組み合わせ回路３４は、制御回路４０からデコーダ３２を介して１０進数で「３０」が指示されれば、出力信号ＤＬＹ３０を選択し、出力クロック信号ＯＵＴとして出力する。
【００２２】
組み合わせ回路３４は、合計６４個の第０〜第６３アンドゲートＳ０〜Ｓ６３、およびそれらアンドゲートの出力をオアするオアゲート３８を備える。第０〜第６３アンドゲートＳ０〜Ｓ６３の入力端子の一端には、それぞれ出力信号ＤＬＹ０〜ＤＬＹ６３が入力される。第０〜第６３アンドゲートＳ０〜Ｓ６３の入力端子の他端には、それぞれデコーダ３２から出力される６４本のそれぞれに対応した信号が入力される。例えば、制御回路４０から１０進数で「３０」が指定されたとき、デコーダ３２から第３０アンドゲートＳ３０に送出される信号だけがＨレベルになり、その結果、出力信号ＤＬＹ３０だけがオアゲート３８を介してそのまま出力クロック信号ＯＵＴとして出力される。
【００２３】
図３は、入力クロック信号ＩＮのタイミングチャートと、それに対応する第０〜第６３段の遅延回路から出力される出力信号ＤＬＹ０〜ＤＬＹ６３、および出力クロック信号ＯＵＴの時間的推移の一例を表すグラフを示す。また、カウンタ値の時間的推移もこのグラフにて示す。ここで、入力端子１２に入力される入力クロック信号ＩＮの一周期を１５．０ｎｓとし、各遅延回路で遅延される遅延時間を０．１ｎｓとする。すなわち、第１遅延回路２０１からの出力信号ＤＬＹ１は、入力クロック信号ＩＮの立ち上がりよりも０．１ｎｓだけ遅れて立ち上がる。同様に、出力信号ＤＬＹ２は、入力クロック信号ＩＮに対して０．２ｎｓだけ遅延されている。なお、図３では、選択回路３０で生じる遅延時間を無視しているとともに、入力クロック信号ＩＮの一周期の時間に対して、各出力信号ＤＬＹ０〜ＤＬＹ６３の遅延量を誇張して描いている。
【００２４】
選択回路３０により選択され出力される出力信号の入力クロック信号ＩＮに対する遅延時間と、次に選択回路３０により選択され出力される出力信号の入力クロック信号ＩＮに対する遅延時間との差は、０．１ｎｓである。また、入力クロック信号ＩＮの一周期の半分に相当する時間は、７．５ｎｓである。例えば、遅延回路を７５段設けたとき、上述の合計遅延時間は７．５ｎｓとなり、理論上、入力クロック信号ＩＮの一周期の半分に相当する時間に等しくなる。このとき、最短遅延時間の出力信号と最長遅延時間の出力信号の位相は１８０度ずれる。なお、本実施の形態では６４段の遅延回路を設けており、入力クロック信号ＩＮの一周期の半分に相当する時間に略等しい。
【００２５】
図３に示す出力クロック信号ＯＵＴは、出力信号ＤＬＹ０〜ＤＬＹ６３の中から、入力クロック信号ＩＮに対して遅延が大きくなる方向で選択することで得られる波形の一例を示している。出力クロック信号ＯＵＴとして出力信号ＤＬＹ０が選択されているとき、制御回路４０は、出力信号ＤＬＹ０が立ち下がるタイミングで、不図示の１０進数でのカウンタ値「０」を一つ増加させて「１」にする。カウンタ値が１０進数で「１」になったとき、選択回路３０は、次に出力信号ＤＬＹ１を選択し、出力クロック信号ＯＵＴとして出力する。
【００２６】
ここで、選択回路３０は、出力信号ＤＬＹ０が立ち下がるタイミングから本図では７．５ｎｓの間に、出力信号ＤＬＹ０を出力信号ＤＬＹ１に切り替える。この間であれば、第０〜第６３遅延回路それぞれからの出力信号がすべてＬレベルであるため、信号切り替え時の出力クロック信号ＯＵＴへのハザードやスパイクの発生を回避することができる。さらに、出力信号ＤＬＹ１を出力信号ＤＬＹ２に切り替えるときは、出力信号ＤＬＹ１が立ち下がるタイミングから７．４ｎｓの間に行う。減少幅は０．１ｎｓで一定であり予測可能であるため、あらかじめ上述の時間内に切り替えるような回路設計をすることは容易である。図３に示す出力クロック信号ＯＵＴは、ＤＬＹ０→ＤＬＹ１→ＤＬＹ２→〜→ＤＬＹ６３の順に選択することで得られる。このとき、出力クロック信号ＯＵＴの一周期は１５．１ｎｓとなる。
【００２７】
図４は、入力クロック信号ＩＮのタイミングチャートと、それに対応する第０〜第６３段の遅延回路から出力される出力信号ＤＬＹ０〜ＤＬＹ６３、および出力クロック信号ＯＵＴの時間的推移の一例を表すグラフを示す。また、カウンタ値の時間的推移もこのグラフにて示す。図４に示す出力クロック信号ＯＵＴは、出力信号ＤＬＹ０〜ＤＬＹ６３の中から、入力クロック信号ＩＮに対して遅延が小さくなる方向で選択することで得られる波形の一例を示している。出力クロック信号ＯＵＴとして出力信号ＤＬＹ６３が選択されているとき、制御回路４０は、出力信号ＤＬＹ０が立ち下がるタイミングで、１０進数でのカウンタ値「６３」を一つ減少させて「６２」にする。カウンタ値が１０進数で「６２」に変化したとき、選択回路３０は、次に出力信号ＤＬＹ６２を選択し、出力クロック信号ＯＵＴとして出力する。すなわち、図４に示す出力クロック信号ＯＵＴは、ＤＬＹ６３→ＤＬＹ６２→ＤＬＹ６１→〜→ＤＬＹ０の順に選択することで得られるものである。このとき、出力クロック信号ＯＵＴの一周期は１４．９ｎｓとなる。
【００２８】
本実施の形態によれば、現在選択している段の一つ前段や一つ後段の遅延回路からの出力信号を次の周期での出力信号として出力することができる。例えば、制御回路４０により第３２段の遅延回路が選択されたとき、次回選択すべき遅延回路は、その一つ後段に位置する第３３段の遅延回路、あるいは一つ前段に位置する第３１段の遅延回路になる。
【００２９】
なお、遅延回路をランダムに選択するという従来の方法では、現在選択している段の遅延回路からの出力信号と次回選択される遅延回路からの出力信号との位相差は一定でなくなり、出力信号どうしの相関関係が不明確になる。相関関係が不明確であれば、現在選択されている出力信号の立ち上がるタイミングと次回選択される出力信号の立ち上がるタイミングの時間差をあらかじめ予測できず、切り替え時に発生する既知のハザードやスパイクを回避するための回路設計が必要になる。また、一度そのような回路設計がなされた後、遅延回路の新たな追加による設計変更を行う場合、新たな時間差が生じることがあり、再度、ハザードやスパイクを回避するよう回路設計全体を見直す必要に迫られる。
【００３０】
本実施の形態に係るクロック制御回路１０は、現在選択している段の一つ前段や一つ後段の遅延回路を次回選択すべき遅延回路とするため、前後の出力信号の位相差は一定であり、以上の問題が回避できる。
【００３１】
図５は、入力クロック信号ＩＮおよび出力クロック信号ＯＵＴに起因するＥＭＩノイズのスペクトルの一例を模式的に示す。横軸は周波数を、縦軸は電磁波強度で表現されるＥＭＩノイズレベルを示す。図中点線Ｅ１は、入力クロック信号ＩＮに起因するＥＭＩノイズのスペクトルで、図中実線Ｅ２は、本実施の形態に係るクロック制御回路１０により出力される出力クロック信号ＯＵＴに起因するＥＭＩノイズのスペクトルを示す。入力クロック信号ＩＮの一周期は１５．０ｎｓで一定であったのに対し、出力クロック信号ＯＵＴの一周期は、１５．１ｎｓと１４．９ｎｓの２種類に変化される。従って、クロック周波数は６６．２３ＭＨｚおよび６７．１１ＭＨｚの２種類に変化する。この出力クロック信号ＯＵＴを用いれば、ＥＭＩノイズのピークは、６６．２３ＭＨｚ〜６７．１１ＭＨｚの範囲の２つのピークに分散され、ピークノイズレベルは理論上、１／２に低減される。
【００３２】
これにより、出力クロック信号ＯＵＴのスペクトルを拡散させることで不要輻射の低減を行い、ＥＭＩを低減できる。本実施の形態のクロック制御回路１０を各種の電子機器のクロック発生部にＥＭＩ対策として用いれば、機器全体としてのＥＭＩの低減効果が得られる。さらに、本実施の形態によれば、ＰＬＬ（Phase Locked Loop）回路などを用いずに複数の周波数を生成することができるため、比較的簡素な構成でＥＭＩを低減できる。これにより、ＩＣのコストアップを抑制できるとともに機器の部品点数を削減できる。
【００３３】
実施の形態２
実施の形態１では、選択回路３０により、一段ずつ順番に遅延回路が選択されていたが、実施の形態２では、その選択動作に加え、選択回路３０により、一段跳びに遅延回路が選択される。一段跳びに選択されるとは、例えば、第２段の遅延回路が選択された後、次に第４段の遅延回路が選択されることをいう。図６は、本実施の形態に係る選択回路３０の構成を示す。図２と同等の構成には同じ符号を与え適宜説明を略す。実施の形態２に係るクロック制御回路１０の選択回路３０には、図２に示す選択回路３０に、新たにビットシフト回路３６が設けられる。ビットシフト回路３６と制御回路４０間は、第０〜第５信号線Ｌ０〜Ｌ５で接続され、ビットシフト回路３６とデコーダ３２間は、第０〜第５代替信号線ＡＬ０〜ＡＬ５で接続される。
【００３４】
ビットシフト回路３６は、不図示のＣＰＵなどの外部から与えられるＳＥＬ信号をもとに、制御回路４０から送出された信号に含まれる６ビットを一つずつ上位のビット位置にシフトするか否かの信号をデコーダ３２に送出する。このＳＥＬ信号は、ＨレベルかＬレベルかのいずれかに設定され、そのレベルに従って、一つずつ順番に遅延回路を選択していくか、一つ跳びで遅延回路を選択していくかを切り替える。ＳＥＬ信号は通常、実験などによりあらかじめどちらかのレベルに設定され運用されるが、運用中にＣＰＵなどの外部からの指示により、その設定が変えられてもよい。このとき、選択回路３０からの出力クロック信号ＯＵＴの立ち下がりに同期して設定を切り替えるようにする。
【００３５】
ＳＥＬ信号がＬレベルであるとき、すなわち、一段ずつの遅延回路の選択を外部から指示されたとき、ビットシフト回路３６は、第１入力端子ａに入力される信号をそのまま、第０〜第５代替信号線ＡＬ０〜ＡＬ５に出力する。一方、ＳＥＬ信号がＨレベルであるとき、すなわち、一段跳びの遅延回路の選択を外部から指示されたとき、第２入力端子ｂに入力される信号を、第０〜第５代替信号線ＡＬ０〜ＡＬ５に出力する。このとき、第０〜第５信号線Ｌ０〜Ｌ５により入力されたビットは、それぞれ、一つ上位のビット位置にシフトされる。このとき、最上位ビットにあたる信号は破棄され、最下位ビットにあたる信号は２進数で「０」になる。これにより、一段跳びで遅延回路を選択していくことが可能になる。
【００３６】
図７は、入力クロック信号ＩＮのタイミングチャートと、それに対応する第０〜第６３段の遅延回路から出力される出力信号ＤＬＹ０〜ＤＬＹ６３、および出力クロック信号ＯＵＴの時間的推移の一例を表すグラフを示す。また、カウンタ値の時間的推移もこのグラフにて示す。図７に示す出力クロック信号ＯＵＴは、出力信号ＤＬＹ０〜ＤＬＹ６３の中から、入力クロック信号ＩＮに対して遅延が大きくなる方向で選択することで得られる波形の一例を示している。
【００３７】
まず、図７に示す出力クロック信号ＯＵＴが得られるときのクロック制御回路１０の動作を説明する前に、ＳＥＬ信号がＨレベルに設定され、その設定が維持されるとき、すなわち継続して一段跳びで遅延回路を選択していくときのクロック制御回路１０の動作を説明する。出力クロック信号ＯＵＴとして出力信号ＤＬＹ０が選択されているとき、ＳＥＬ信号がＨレベルであるため、制御回路４０は、出力信号ＤＬＹ０が立ち下がるタイミングで、不図示の１０進数のカウンタ値「０」を二つ増加させて「２」にする。１０進数のカウンタ値が「２」に変化したとき、選択回路３０は、次に出力信号ＤＬＹ２を選択し、出力クロック信号ＯＵＴとして出力する。以降、同様の動作を繰り返すことで、クロック制御回路１０は、ＤＬＹ０→ＤＬＹ２→ＤＬＹ４→ＤＬＹ６→ＤＬＹ８→〜→ＤＬＹ６２の順に選択されることで得られる出力クロック信号ＯＵＴを出力する。一方、ＳＥＬ信号がＬレベルに設定され、その設定が維持されるとき、すなわち継続して一段ずつ遅延回路を選択していくときのクロック制御回路１０の動作は、実施の形態１で示した通りである。
【００３８】
図７は、運用途中、ＳＥＬ信号のレベルが途中切り替えられる場合の出力クロック信号ＯＵＴの様子を示す。出力クロック信号ＯＵＴとして出力信号ＤＬＹ０が選択され、ＳＥＬ信号がＨレベルに設定されているとき、制御回路４０は、出力信号ＤＬＹ０が立ち下がるタイミングで、不図示の１０進数のカウンタ値「０」を二つ増加させて「２」にする。１０進数のカウンタ値が「２」に変化したとき、選択回路３０は、次に出力信号ＤＬＹ２を選択し、出力クロック信号ＯＵＴとして出力する。ＳＥＬ信号がＬレベルに切り替えられるまで、以降、同様の動作が繰り返し行われる。
【００３９】
ここで、出力クロック信号ＯＵＴとして出力信号ＤＬＹ３０が選択されているときに、ＳＥＬ信号がＬレベルに切り替えられるとする。このとき、出力信号ＤＬＹ３０が立ち下がるタイミングと同期して、ＳＥＬ信号がＬレベルに切り替えられる。ＳＥＬ信号がＬレベルであるため、制御回路４０は、出力信号ＤＬＹ０が立ち下がるタイミングで、不図示の１０進数の現在のカウンタ値「３０」を一つ増加させて「３１」にする。１０進数のカウンタ値が「３１」に変化したとき、選択回路３０は、次に出力信号ＤＬＹ３１を選択し、出力クロック信号ＯＵＴとして出力する。以降、Ｌレベルの設定がそのまま維持され、同様の動作が繰り返し行われるものとする。これにより、クロック制御回路１０は、ＤＬＹ０→ＤＬＹ２→〜→ＤＬＹ３０→ＤＬＹ３１→ＤＬＹ３２→〜→ＤＬＹ６３の順に選択されることで得られる出力クロック信号ＯＵＴを出力できる。
【００４０】
このとき、出力クロック信号ＯＵＴの一周期は１５．２ｎｓあるいは１５．１ｎｓとなる。同様に、遅延が小さくなる方向で遅延回路を選択する場合であれば、出力クロック信号ＯＵＴの一周期は１４．９ｎｓあるいは１４．８ｎｓとなる。
【００４１】
図８は、入力クロック信号ＩＮおよび出力クロック信号ＯＵＴに起因するＥＭＩノイズのスペクトルの一例を模式的に示す。横軸は周波数を、縦軸は電磁波強度で表現されるＥＭＩノイズレベルを示す。図中点線Ｅ１は、入力クロック信号ＩＮに起因するＥＭＩノイズのスペクトルで、図中実線Ｅ２は、本実施の形態に係るクロック制御回路１０により出力される出力クロック信号ＯＵＴに起因するＥＭＩノイズのスペクトルを示す。
【００４２】
入力クロック信号ＩＮの一周期は１５．０ｎｓで一定であったのに対し、出力クロック信号ＯＵＴの一周期は、１５．２ｎｓ、１５．１ｎｓ、１４．９ｎｓあるいは１４．８ｎｓの４種類に変化される。従って、クロック周波数は６５．７９ＭＨｚ、６６．２３ＭＨｚ、６７．１１ＭＨｚ、６７．５７ＭＨｚの４種類に変化する。この出力クロック信号ＯＵＴを用いれば、ＥＭＩノイズのピークは、６５．７９ＭＨｚ〜６７．５７ＭＨｚの範囲の４つのピークに分散され、ピークノイズレベルは理論上、１／４に低減される。
【００４３】
これにより、クロック制御回路１０が一段跳びの場合を選択できるようになることで、出力クロック信号ＯＵＴの周波数の種類を増やすことができる。その結果、出力クロック信号ＯＵＴのスペクトルをさらに拡散でき、さらなるＥＭＩの低減効果を得ることができる。本実施の形態のクロック制御回路１０を各種の電子機器のクロック発生部にＥＭＩ対策として用いれば、機器全体としてのＥＭＩのさらなる低減効果が得られる。
【００４４】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。
【００４５】
実施の形態に係るクロック制御回路１０は、一段ずつ順番にあるいは一段跳びに遅延回路を選択していたが、それに限定しない。すなわち、変形例として、現在選択している段に近接する段の遅延回路であればよく、例えば二段跳びや三段跳びに遅延回路を選択してもよい。近接する段であれば、現在選択している段の遅延回路による出力信号と次回選択する段の遅延回路による出力信号との位相差が明確であるため、ハザードやスパイクの発生を回避するような回路設計が容易になる。また、クロック制御回路１０が、一段ずつ順番にあるいは一段跳びに遅延回路を選択することに加え、二段跳びや三段跳びに遅延回路を選択することで、出力クロック信号ＯＵＴの周波数の種類をさらに増やすことができる。その結果、出力クロック信号ＯＵＴのスペクトルをさらに拡散でき、さらなるＥＭＩの低減効果を得ることができる。
【００４６】
実施の形態あるいは上述の変形例において、選択回路３０は、近接する段の遅延回路の出力信号を次の出力信号として選択しているが、別の変形例として、選択回路３０は、出力クロック信号ＯＵＴの周波数に起因するＥＭＩノイズのレベルの最大値が、入力クロック信号ＩＮの周波数に起因するＥＭＩノイズのレベルの最大値よりも５ｄＢ以上低下するよう、複数の出力信号ＤＬＹ０〜ＤＬＹ６３のうちいずれかの出力信号を選択して出力する。このとき、結果として、上記の５ｄＢ以上の低下を実現できるものであればよく、例えば、「一段ずつ順番」、「一段跳び」、「二段跳び」、「三段跳び」の遅延回路の選択方法のうち、どの選択方法をクロック制御回路１０に設定するかは問わない。すなわち、順番に一段ずつ遅延回路を選択することで５ｄＢ以上の低下が実現できればそれでよく、「一段ずつ順番」および「一段跳び」を組み合わせることで、５ｄＢ以上の低下を実現できればそれでよい。設定された遅延回路の選択方法で５ｄＢ以上の低下を実現できるかどうかは、あらかじめ実験などにより確認され、その方法で実現できない場合は、別の遅延回路の選択方法が設定される。これにより、一定レベル以上のＥＭＩの低減効果を得ることができる。
【００４７】
実施の形態では遅延回路による遅延時間がすべて同一の場合のみを示したが、各遅延回路によって遅延時間が異なっていてもよい。また、遅延回路の段数は入力クロック信号ＩＮの周波数やその変動幅に応じて設定すればよい。遅延回路の構成は所定の遅延時間が得られるものであれば、どのような構成でも構わない。
【図面の簡単な説明】
【００４８】
【図１】実施の形態１に係るクロック制御回路の構成を示す図である。
【図２】実施の形態１に係る選択回路の構成を示す図である。
【図３】実施の形態１に係る遅延が大きくなるときのそれぞれの遅延回路から出力される出力信号の時間的推移の一例を表す図である。
【図４】実施の形態１に係る遅延が小さくなるときのそれぞれの遅延回路から出力される出力信号の時間的推移の一例を表す図である。
【図５】実施の形態１に係る入力クロック信号および出力クロック信号に起因するＥＭＩノイズのスペクトルの一例を模式的に示す図である。
【図６】実施の形態２に係る選択回路の構成を示す図である。
【図７】実施の形態２に係る遅延が大きくなるときのそれぞれの遅延回路から出力される出力信号の時間的推移の一例を表す図である。
【図８】実施の形態２に係る入力クロック信号および出力クロック信号に起因するＥＭＩノイズのスペクトルの一例を模式的に示す図である。
【符号の説明】
【００４９】
１０ クロック制御回路、 ３０ 選択回路、 ４０ 制御回路、 ４２ カウンタ、 ２０１〜２６３ 第１〜第６３遅延回路、 ３０１ａ 第１前段インバータ、 ３０１ｂ 第１後段インバータ、 ＩＮ 入力クロック信号、 ＤＬＹ０〜ＤＬＹ６３ 出力信号。
【技術分野】
【０００１】
この発明はクロック制御回路に関し、特にクロック信号を制御することで出力信号の周波数を制御するクロック制御回路に関する。
【背景技術】
【０００２】
携帯電話やＰＤＡ（Personal Digital Assistance）などの小型情報端末においては、その内部で使用される半導体装置を駆動し、あるいは無線通信に必要な高周波信号を生成するために、クロック制御回路が用いられている。このクロック制御回路の出力クロック信号の周波数は、近年の小型情報端末の高速化に伴い、ますます高くなっている。その結果、クロック制御回路から輻射される電磁波が、周辺回路や他の電子機器の誤動作を誘発したり、無線通信などに影響を及ぼしてしまうという問題が生じている。
【０００３】
このような問題はＥＭＩ（Electro Magnetic Interference）として知られ、このＥＭＩを低減する手法として、クロック制御回路から得られるクロック信号を周波数変調することによってスペクトルを拡散させ、不要輻射を低減する技術が注目されている。例えば、特許文献１には、複数段の遅延回路から順次出力される最短遅延時間の出力クロック信号とそれ以外の遅延時間の出力クロック信号とを交互に選択することで、複数の種類の周波数の最終出力クロック信号を生成させ、スペクトルを拡散させる技術が開示されている。
【特許文献１】国際公開００／４５２４６号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
確かに、特許文献１によれば、出力クロック信号のスペクトルを拡散させることによって不要輻射の低減を行い、上述のＥＭＩを低減できるが、最短遅延時間の出力クロック信号とそれ以外の遅延時間の出力クロック信号とを交互に選択しているため、現在選択している段の遅延回路からの出力信号と次回選択される遅延回路からの出力信号との位相差は一定でなく、切り替え時に発生するハザードやスパイクを回避するための回路設計が面倒になることがある。
【０００５】
本発明はこうした課題に鑑みてなされたものであり、その目的は、回路設計が容易なＥＭＩを低減できるクロック制御回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、クロック制御回路に関する。このクロック制御回路は、クロック信号の伝達経路に直列に間挿され、クロック信号を段階的に遅延せしめる第１から第ｎの遅延回路と、クロック信号自体を第０の遅延回路の出力信号と仮称するとき、第０から第ｎの遅延回路それぞれの内の所定の出力信号を入力し、それら複数の出力信号のいずれかを選択して出力する選択回路と、選択回路における選択動作を制御する制御回路と、を備え、制御回路は、選択回路によって選択され出力された信号の内の所定の変化点を契機とし、選択回路によって出力している信号とは異なる信号が選択されるよう制御する。
【０００７】
この態様によれば、クロック制御回路は、選択回路から出力された信号の変化点を契機に、次の異なる信号を選択し出力するため、前回選択した出力信号を異なる出力信号に切り替えて出力できる。このとき、前回選択した出力信号と今回選択する出力信号間には時間差が存在するため、出力される信号の周期は増減し、周波数が変化する。これにより、出力される信号のスペクトルを拡散させることで不要輻射の低減を行い、ＥＭＩを低減できる。また、この態様によれば、ＰＬＬ（Phase Locked Loop）回路などを用いずに周波数を変化させることができ、比較的簡素な構成でＥＭＩを低減できるため、ＩＣのコストアップを抑制できるとともに機器の部品点数を削減できる。
【０００８】
制御回路は、第０から第ｎの遅延回路のうち現在選択している段に近接する段の遅延回路を次回選択すべき遅延回路として制御してもよい。制御回路はアップ動作およびダウン動作が可能なカウンタを備え、カウンタは変化点の到来ごとにアップ動作を実行して遅延が大きくなる方向で遅延回路を選択していき、第ｎの遅延回路が選択されたときダウン動作に切り替え、変化点の到来ごとにダウン動作を実行して遅延が小さくなる方向で遅延回路を選択していき、第０の遅延回路が選択されたとき再びアップ動作に切り替え、以降同様に第０から第ｎの遅延回路間でアップ動作とダウン動作を繰り返し実行してもよい。第１から第ｎの遅延回路はそれぞれ２段のインバータ回路を備えてもよい。
【０００９】
選択回路により選択され出力される出力信号のクロック信号に対する遅延時間と、次に選択回路により選択され出力される出力信号のクロック信号に対する遅延時間との差を順次加算することで得られる合計遅延時間が、クロック信号の周期の半分に相当する時間と略等しくなるように、遅延回路の段数が決められてもよい。選択回路により選択され出力される出力信号と、次に選択回路により選択され出力される出力信号とに基づいて生成される信号をクロック制御回路の出力クロック信号とし、選択回路は、出力クロック信号の周波数に起因するノイズのレベルの最大値が、クロック信号の周波数に起因するノイズのレベルの最大値よりも５ｄＢ以上低下するよう、複数の出力信号のうちいずれかの出力信号を選択して出力してもよい。
【００１０】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１１】
本発明によれば、比較的簡素な構成でＥＭＩを低減できるため、ＩＣのコストアップを抑制できるとともに機器の部品点数を削減できる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１
図１は、本実施の形態に係るクロック制御回路１０の構成を示す。このクロック制御回路１０は、各種の電子機器のクロック発生部にＥＭＩ対策として用いれられる。クロック制御回路１０は、入力端子１２、遅延回路群１００、選択回路３０、制御回路４０および出力端子１４を備える。入力端子１２には一定周波数の入力クロック信号ＩＮが入力され、出力端子１４からは入力クロック信号ＩＮの周波数が変化された出力クロック信号ＯＵＴが出力される。入力クロック信号ＩＮの伝達経路である入力端子１２および出力端子１４間には、遅延回路群１００および選択回路３０が直列に間挿される。入力端子１２からの入力クロック信号ＩＮは、複数の遅延回路を有する遅延回路群１００に入力される。
【００１３】
遅延回路群１００は、入力クロック信号ＩＮを段階的に遅延させる合計６３段の第１〜第６３遅延回路２０１〜２６３を含む。さらに、遅延回路素子として実在はしないが、入力クロック信号ＩＮ自体を出力する回路を「第０遅延回路」と仮称し、遅延回路群１００に含めることとする。すなわち、遅延回路群１００は、第１〜第６３遅延回路２０１〜２６３と第０遅延回路の合計６４段の遅延回路を含む。遅延回路群１００において、適宜、第０遅延回路を「第０段の遅延回路」、第１遅延回路２０１を「第１段の遅延回路」と称し、以下同様に、第６３遅延回路２６３を「第６３段の遅延回路」と称する。
【００１４】
詳細は後述するが、遅延回路の段数は、後述の選択回路３０により選択され出力される出力信号の入力クロック信号ＩＮに対する遅延時間と、次に選択回路３０により選択され出力される出力信号の入力クロック信号ＩＮに対する遅延時間との差を順次加算することで得られる合計遅延時間が、入力クロック信号ＩＮの周期の半分に相当する時間と略等しくなるように、あらかじめ回路設計時に決められる。「合計遅延時間が周期の半分に相当する時間と略等しくなる」とは、合計遅延時間が周期の半分に相当する時間と同一、あるいは近い値になることをいう。「近い値になる」とは、例えば、合計遅延時間と周期の半分に相当する時間との時間差が、合計遅延時間の１５％以下に収まるときの状態を指してもよい。
【００１５】
第１〜第６３遅延回路２０１〜２６３は、それぞれ２段のインバータ回路を備える。例えば、第１遅延回路２０１は、入力端子１２および出力端子１４間に直列に間挿された第１前段インバータ３０１ａおよび第１後段インバータ３０１ｂを備える。以下、同様に、第２遅延回路２０２は第２前段インバータ３０２ａおよび第２後段インバータ３０２ｂを、第６３遅延回路２６３は第６３前段インバータ３６３ａおよび第６３後段インバータ３６３ｂを備える。これにより、入力クロック信号ＩＮのデューティ比を保持できる。本実施の形態では、各遅延回路は２段のインバータ回路を備えるものとしたが、別の例として、遅延回路の構成は所定の遅延時間が得られるものであれば、どのような構成であっても構わない。遅延回路群１００の第１〜第６３遅延回路２０１〜２６３にて遅延されたそれぞれの出力信号ＤＬＹ１〜ＤＬＹ６３、および第０の遅延回路にて出力された出力信号ＤＬＹ０は、選択回路３０に入力される。
【００１６】
選択回路３０は、後述の制御回路４０からの信号に基づいて、遅延回路群１００から出力された出力信号ＤＬＹ０〜６３のいずれかを選択して出力する。選択回路３０と制御回路４０間は、６本の第０〜第５信号線Ｌ０〜Ｌ５で接続されている。それら信号線のそれぞれには、制御回路４０から２進数で「１」または「０」の信号が送出される。これにより、２進数で「００００００」〜「１１１１１１」の６４通りの異なる信号を送出できる。ここで、第０の信号線Ｌ０に送出する信号は６ビット中の最下位ビットに対応し、第５の信号線Ｌ５に送出する信号は最上位ビットに対応する。
【００１７】
本実施の形態では、制御回路４０からの信号が２進数で「００００００」、すなわち１０進数で「０」であれば、選択回路３０は出力信号ＤＬＹ０を選択して出力し、制御回路４０からの信号が２進数で「１１１１１１」、すなわち１０進数で「６３」であれば、選択回路３０は出力信号ＤＬＹ６３を選択して出力する。
【００１８】
制御回路４０は、選択回路３０によって選択され出力された信号の変化点を契機とし、選択回路３０によって異なる信号が選択されるよう制御する。選択回路３０による、現在出力している信号から当該信号と異なる信号への切り替えは、ハザードやスパイクが発生しないよう、第０〜第６３遅延回路それぞれからの出力信号がすべてＬレベルである時間内に行われる。詳細は後述するが、その時間はあらかじめ回路設計の段階で決められる。また、制御回路４０は、出力クロック信号ＯＵＴの立ち下がりのタイミング毎に、遅延が大きくなる方向で遅延回路を選択していくか、あるいは遅延が小さくなる方向で遅延回路を選択していく。別の例として、制御回路４０は、出力クロック信号ＯＵＴの立ち上がりのタイミング毎に遅延回路を選択してもよい。
【００１９】
制御回路４０は、アップ動作およびダウン動作が可能なカウンタ４２と、カウンタ４２をダウン動作からアップ動作に切り替えるアンドゲート４４と、カウンタ４２をダウン動作からアップ動作に切り替えるＮＯＲゲート４６とを備える。ここで、制御回路４０から選択回路３０に出力される信号、すなわち２進数で「００００００」〜「１１１１１１」の信号は、アンドゲート４４およびＮＯＲゲート４６にも入力される。ここで、アンドゲート４４は、入力される信号がすべてＨレベルであるとき、Ｈレベルの制御信号Ａをカウンタ４２に送出する。同様に、ＮＯＲゲート４６は、入力される信号がすべてＬレベルであるとき、Ｈレベルの制御信号Ｂをカウンタ４２に送出する。
【００２０】
選択回路３０からの出力クロック信号ＯＵＴの立ち下がりに応じてカウンタ値が増加し、そのカウンタ値が１０進数で「６３」になったとき、アンドゲート４４は、Ｈレベルの制御信号Ａを送出し、カウンタ４２をアップ動作からダウン動作に切り替える。同様に、ＮＯＲゲート４６は、カウンタ値が１０進数で「０」になったとき、ＮＯＲゲート４６は、Ｈレベルの制御信号Ｂを送出し、カウンタ４２をダウン動作からアップ動作に切り替える。カウンタ４２は、制御信号Ａおよび制御信号ＢがともにＬレベルである間は、前回行ったアップ動作あるいはダウン動作をそのまま継続して行う。制御回路４０内にて、カウンタ４２のアップ動作およびダウン動作が繰り返し行われることで、選択回路３０は第０から第６３の遅延回路間で、遅延が大きくなる方向での遅延回路の選択動作、および遅延が小さくなる方向での遅延回路の選択動作を繰り返し行うことができる。
【００２１】
図２は、選択回路３０の構成を示す。選択回路３０は、デコーダ３２および組み合わせ回路３４を備える。デコーダ３２は、第０〜第５信号線Ｌ０〜Ｌ５から出力される６ビットの信号を６４本にデコードし、組み合わせ回路３４に送出する。組み合わせ回路３４は、デコーダ３２から送出された６４本の出力をもとに、遅延回路群１００から送出された出力信号ＤＬＹ０〜６３のうち、いずれかの出力信号を選択し、出力クロック信号ＯＵＴとして出力する。例えば、組み合わせ回路３４は、制御回路４０からデコーダ３２を介して１０進数で「３０」が指示されれば、出力信号ＤＬＹ３０を選択し、出力クロック信号ＯＵＴとして出力する。
【００２２】
組み合わせ回路３４は、合計６４個の第０〜第６３アンドゲートＳ０〜Ｓ６３、およびそれらアンドゲートの出力をオアするオアゲート３８を備える。第０〜第６３アンドゲートＳ０〜Ｓ６３の入力端子の一端には、それぞれ出力信号ＤＬＹ０〜ＤＬＹ６３が入力される。第０〜第６３アンドゲートＳ０〜Ｓ６３の入力端子の他端には、それぞれデコーダ３２から出力される６４本のそれぞれに対応した信号が入力される。例えば、制御回路４０から１０進数で「３０」が指定されたとき、デコーダ３２から第３０アンドゲートＳ３０に送出される信号だけがＨレベルになり、その結果、出力信号ＤＬＹ３０だけがオアゲート３８を介してそのまま出力クロック信号ＯＵＴとして出力される。
【００２３】
図３は、入力クロック信号ＩＮのタイミングチャートと、それに対応する第０〜第６３段の遅延回路から出力される出力信号ＤＬＹ０〜ＤＬＹ６３、および出力クロック信号ＯＵＴの時間的推移の一例を表すグラフを示す。また、カウンタ値の時間的推移もこのグラフにて示す。ここで、入力端子１２に入力される入力クロック信号ＩＮの一周期を１５．０ｎｓとし、各遅延回路で遅延される遅延時間を０．１ｎｓとする。すなわち、第１遅延回路２０１からの出力信号ＤＬＹ１は、入力クロック信号ＩＮの立ち上がりよりも０．１ｎｓだけ遅れて立ち上がる。同様に、出力信号ＤＬＹ２は、入力クロック信号ＩＮに対して０．２ｎｓだけ遅延されている。なお、図３では、選択回路３０で生じる遅延時間を無視しているとともに、入力クロック信号ＩＮの一周期の時間に対して、各出力信号ＤＬＹ０〜ＤＬＹ６３の遅延量を誇張して描いている。
【００２４】
選択回路３０により選択され出力される出力信号の入力クロック信号ＩＮに対する遅延時間と、次に選択回路３０により選択され出力される出力信号の入力クロック信号ＩＮに対する遅延時間との差は、０．１ｎｓである。また、入力クロック信号ＩＮの一周期の半分に相当する時間は、７．５ｎｓである。例えば、遅延回路を７５段設けたとき、上述の合計遅延時間は７．５ｎｓとなり、理論上、入力クロック信号ＩＮの一周期の半分に相当する時間に等しくなる。このとき、最短遅延時間の出力信号と最長遅延時間の出力信号の位相は１８０度ずれる。なお、本実施の形態では６４段の遅延回路を設けており、入力クロック信号ＩＮの一周期の半分に相当する時間に略等しい。
【００２５】
図３に示す出力クロック信号ＯＵＴは、出力信号ＤＬＹ０〜ＤＬＹ６３の中から、入力クロック信号ＩＮに対して遅延が大きくなる方向で選択することで得られる波形の一例を示している。出力クロック信号ＯＵＴとして出力信号ＤＬＹ０が選択されているとき、制御回路４０は、出力信号ＤＬＹ０が立ち下がるタイミングで、不図示の１０進数でのカウンタ値「０」を一つ増加させて「１」にする。カウンタ値が１０進数で「１」になったとき、選択回路３０は、次に出力信号ＤＬＹ１を選択し、出力クロック信号ＯＵＴとして出力する。
【００２６】
ここで、選択回路３０は、出力信号ＤＬＹ０が立ち下がるタイミングから本図では７．５ｎｓの間に、出力信号ＤＬＹ０を出力信号ＤＬＹ１に切り替える。この間であれば、第０〜第６３遅延回路それぞれからの出力信号がすべてＬレベルであるため、信号切り替え時の出力クロック信号ＯＵＴへのハザードやスパイクの発生を回避することができる。さらに、出力信号ＤＬＹ１を出力信号ＤＬＹ２に切り替えるときは、出力信号ＤＬＹ１が立ち下がるタイミングから７．４ｎｓの間に行う。減少幅は０．１ｎｓで一定であり予測可能であるため、あらかじめ上述の時間内に切り替えるような回路設計をすることは容易である。図３に示す出力クロック信号ＯＵＴは、ＤＬＹ０→ＤＬＹ１→ＤＬＹ２→〜→ＤＬＹ６３の順に選択することで得られる。このとき、出力クロック信号ＯＵＴの一周期は１５．１ｎｓとなる。
【００２７】
図４は、入力クロック信号ＩＮのタイミングチャートと、それに対応する第０〜第６３段の遅延回路から出力される出力信号ＤＬＹ０〜ＤＬＹ６３、および出力クロック信号ＯＵＴの時間的推移の一例を表すグラフを示す。また、カウンタ値の時間的推移もこのグラフにて示す。図４に示す出力クロック信号ＯＵＴは、出力信号ＤＬＹ０〜ＤＬＹ６３の中から、入力クロック信号ＩＮに対して遅延が小さくなる方向で選択することで得られる波形の一例を示している。出力クロック信号ＯＵＴとして出力信号ＤＬＹ６３が選択されているとき、制御回路４０は、出力信号ＤＬＹ０が立ち下がるタイミングで、１０進数でのカウンタ値「６３」を一つ減少させて「６２」にする。カウンタ値が１０進数で「６２」に変化したとき、選択回路３０は、次に出力信号ＤＬＹ６２を選択し、出力クロック信号ＯＵＴとして出力する。すなわち、図４に示す出力クロック信号ＯＵＴは、ＤＬＹ６３→ＤＬＹ６２→ＤＬＹ６１→〜→ＤＬＹ０の順に選択することで得られるものである。このとき、出力クロック信号ＯＵＴの一周期は１４．９ｎｓとなる。
【００２８】
本実施の形態によれば、現在選択している段の一つ前段や一つ後段の遅延回路からの出力信号を次の周期での出力信号として出力することができる。例えば、制御回路４０により第３２段の遅延回路が選択されたとき、次回選択すべき遅延回路は、その一つ後段に位置する第３３段の遅延回路、あるいは一つ前段に位置する第３１段の遅延回路になる。
【００２９】
なお、遅延回路をランダムに選択するという従来の方法では、現在選択している段の遅延回路からの出力信号と次回選択される遅延回路からの出力信号との位相差は一定でなくなり、出力信号どうしの相関関係が不明確になる。相関関係が不明確であれば、現在選択されている出力信号の立ち上がるタイミングと次回選択される出力信号の立ち上がるタイミングの時間差をあらかじめ予測できず、切り替え時に発生する既知のハザードやスパイクを回避するための回路設計が必要になる。また、一度そのような回路設計がなされた後、遅延回路の新たな追加による設計変更を行う場合、新たな時間差が生じることがあり、再度、ハザードやスパイクを回避するよう回路設計全体を見直す必要に迫られる。
【００３０】
本実施の形態に係るクロック制御回路１０は、現在選択している段の一つ前段や一つ後段の遅延回路を次回選択すべき遅延回路とするため、前後の出力信号の位相差は一定であり、以上の問題が回避できる。
【００３１】
図５は、入力クロック信号ＩＮおよび出力クロック信号ＯＵＴに起因するＥＭＩノイズのスペクトルの一例を模式的に示す。横軸は周波数を、縦軸は電磁波強度で表現されるＥＭＩノイズレベルを示す。図中点線Ｅ１は、入力クロック信号ＩＮに起因するＥＭＩノイズのスペクトルで、図中実線Ｅ２は、本実施の形態に係るクロック制御回路１０により出力される出力クロック信号ＯＵＴに起因するＥＭＩノイズのスペクトルを示す。入力クロック信号ＩＮの一周期は１５．０ｎｓで一定であったのに対し、出力クロック信号ＯＵＴの一周期は、１５．１ｎｓと１４．９ｎｓの２種類に変化される。従って、クロック周波数は６６．２３ＭＨｚおよび６７．１１ＭＨｚの２種類に変化する。この出力クロック信号ＯＵＴを用いれば、ＥＭＩノイズのピークは、６６．２３ＭＨｚ〜６７．１１ＭＨｚの範囲の２つのピークに分散され、ピークノイズレベルは理論上、１／２に低減される。
【００３２】
これにより、出力クロック信号ＯＵＴのスペクトルを拡散させることで不要輻射の低減を行い、ＥＭＩを低減できる。本実施の形態のクロック制御回路１０を各種の電子機器のクロック発生部にＥＭＩ対策として用いれば、機器全体としてのＥＭＩの低減効果が得られる。さらに、本実施の形態によれば、ＰＬＬ（Phase Locked Loop）回路などを用いずに複数の周波数を生成することができるため、比較的簡素な構成でＥＭＩを低減できる。これにより、ＩＣのコストアップを抑制できるとともに機器の部品点数を削減できる。
【００３３】
実施の形態２
実施の形態１では、選択回路３０により、一段ずつ順番に遅延回路が選択されていたが、実施の形態２では、その選択動作に加え、選択回路３０により、一段跳びに遅延回路が選択される。一段跳びに選択されるとは、例えば、第２段の遅延回路が選択された後、次に第４段の遅延回路が選択されることをいう。図６は、本実施の形態に係る選択回路３０の構成を示す。図２と同等の構成には同じ符号を与え適宜説明を略す。実施の形態２に係るクロック制御回路１０の選択回路３０には、図２に示す選択回路３０に、新たにビットシフト回路３６が設けられる。ビットシフト回路３６と制御回路４０間は、第０〜第５信号線Ｌ０〜Ｌ５で接続され、ビットシフト回路３６とデコーダ３２間は、第０〜第５代替信号線ＡＬ０〜ＡＬ５で接続される。
【００３４】
ビットシフト回路３６は、不図示のＣＰＵなどの外部から与えられるＳＥＬ信号をもとに、制御回路４０から送出された信号に含まれる６ビットを一つずつ上位のビット位置にシフトするか否かの信号をデコーダ３２に送出する。このＳＥＬ信号は、ＨレベルかＬレベルかのいずれかに設定され、そのレベルに従って、一つずつ順番に遅延回路を選択していくか、一つ跳びで遅延回路を選択していくかを切り替える。ＳＥＬ信号は通常、実験などによりあらかじめどちらかのレベルに設定され運用されるが、運用中にＣＰＵなどの外部からの指示により、その設定が変えられてもよい。このとき、選択回路３０からの出力クロック信号ＯＵＴの立ち下がりに同期して設定を切り替えるようにする。
【００３５】
ＳＥＬ信号がＬレベルであるとき、すなわち、一段ずつの遅延回路の選択を外部から指示されたとき、ビットシフト回路３６は、第１入力端子ａに入力される信号をそのまま、第０〜第５代替信号線ＡＬ０〜ＡＬ５に出力する。一方、ＳＥＬ信号がＨレベルであるとき、すなわち、一段跳びの遅延回路の選択を外部から指示されたとき、第２入力端子ｂに入力される信号を、第０〜第５代替信号線ＡＬ０〜ＡＬ５に出力する。このとき、第０〜第５信号線Ｌ０〜Ｌ５により入力されたビットは、それぞれ、一つ上位のビット位置にシフトされる。このとき、最上位ビットにあたる信号は破棄され、最下位ビットにあたる信号は２進数で「０」になる。これにより、一段跳びで遅延回路を選択していくことが可能になる。
【００３６】
図７は、入力クロック信号ＩＮのタイミングチャートと、それに対応する第０〜第６３段の遅延回路から出力される出力信号ＤＬＹ０〜ＤＬＹ６３、および出力クロック信号ＯＵＴの時間的推移の一例を表すグラフを示す。また、カウンタ値の時間的推移もこのグラフにて示す。図７に示す出力クロック信号ＯＵＴは、出力信号ＤＬＹ０〜ＤＬＹ６３の中から、入力クロック信号ＩＮに対して遅延が大きくなる方向で選択することで得られる波形の一例を示している。
【００３７】
まず、図７に示す出力クロック信号ＯＵＴが得られるときのクロック制御回路１０の動作を説明する前に、ＳＥＬ信号がＨレベルに設定され、その設定が維持されるとき、すなわち継続して一段跳びで遅延回路を選択していくときのクロック制御回路１０の動作を説明する。出力クロック信号ＯＵＴとして出力信号ＤＬＹ０が選択されているとき、ＳＥＬ信号がＨレベルであるため、制御回路４０は、出力信号ＤＬＹ０が立ち下がるタイミングで、不図示の１０進数のカウンタ値「０」を二つ増加させて「２」にする。１０進数のカウンタ値が「２」に変化したとき、選択回路３０は、次に出力信号ＤＬＹ２を選択し、出力クロック信号ＯＵＴとして出力する。以降、同様の動作を繰り返すことで、クロック制御回路１０は、ＤＬＹ０→ＤＬＹ２→ＤＬＹ４→ＤＬＹ６→ＤＬＹ８→〜→ＤＬＹ６２の順に選択されることで得られる出力クロック信号ＯＵＴを出力する。一方、ＳＥＬ信号がＬレベルに設定され、その設定が維持されるとき、すなわち継続して一段ずつ遅延回路を選択していくときのクロック制御回路１０の動作は、実施の形態１で示した通りである。
【００３８】
図７は、運用途中、ＳＥＬ信号のレベルが途中切り替えられる場合の出力クロック信号ＯＵＴの様子を示す。出力クロック信号ＯＵＴとして出力信号ＤＬＹ０が選択され、ＳＥＬ信号がＨレベルに設定されているとき、制御回路４０は、出力信号ＤＬＹ０が立ち下がるタイミングで、不図示の１０進数のカウンタ値「０」を二つ増加させて「２」にする。１０進数のカウンタ値が「２」に変化したとき、選択回路３０は、次に出力信号ＤＬＹ２を選択し、出力クロック信号ＯＵＴとして出力する。ＳＥＬ信号がＬレベルに切り替えられるまで、以降、同様の動作が繰り返し行われる。
【００３９】
ここで、出力クロック信号ＯＵＴとして出力信号ＤＬＹ３０が選択されているときに、ＳＥＬ信号がＬレベルに切り替えられるとする。このとき、出力信号ＤＬＹ３０が立ち下がるタイミングと同期して、ＳＥＬ信号がＬレベルに切り替えられる。ＳＥＬ信号がＬレベルであるため、制御回路４０は、出力信号ＤＬＹ０が立ち下がるタイミングで、不図示の１０進数の現在のカウンタ値「３０」を一つ増加させて「３１」にする。１０進数のカウンタ値が「３１」に変化したとき、選択回路３０は、次に出力信号ＤＬＹ３１を選択し、出力クロック信号ＯＵＴとして出力する。以降、Ｌレベルの設定がそのまま維持され、同様の動作が繰り返し行われるものとする。これにより、クロック制御回路１０は、ＤＬＹ０→ＤＬＹ２→〜→ＤＬＹ３０→ＤＬＹ３１→ＤＬＹ３２→〜→ＤＬＹ６３の順に選択されることで得られる出力クロック信号ＯＵＴを出力できる。
【００４０】
このとき、出力クロック信号ＯＵＴの一周期は１５．２ｎｓあるいは１５．１ｎｓとなる。同様に、遅延が小さくなる方向で遅延回路を選択する場合であれば、出力クロック信号ＯＵＴの一周期は１４．９ｎｓあるいは１４．８ｎｓとなる。
【００４１】
図８は、入力クロック信号ＩＮおよび出力クロック信号ＯＵＴに起因するＥＭＩノイズのスペクトルの一例を模式的に示す。横軸は周波数を、縦軸は電磁波強度で表現されるＥＭＩノイズレベルを示す。図中点線Ｅ１は、入力クロック信号ＩＮに起因するＥＭＩノイズのスペクトルで、図中実線Ｅ２は、本実施の形態に係るクロック制御回路１０により出力される出力クロック信号ＯＵＴに起因するＥＭＩノイズのスペクトルを示す。
【００４２】
入力クロック信号ＩＮの一周期は１５．０ｎｓで一定であったのに対し、出力クロック信号ＯＵＴの一周期は、１５．２ｎｓ、１５．１ｎｓ、１４．９ｎｓあるいは１４．８ｎｓの４種類に変化される。従って、クロック周波数は６５．７９ＭＨｚ、６６．２３ＭＨｚ、６７．１１ＭＨｚ、６７．５７ＭＨｚの４種類に変化する。この出力クロック信号ＯＵＴを用いれば、ＥＭＩノイズのピークは、６５．７９ＭＨｚ〜６７．５７ＭＨｚの範囲の４つのピークに分散され、ピークノイズレベルは理論上、１／４に低減される。
【００４３】
これにより、クロック制御回路１０が一段跳びの場合を選択できるようになることで、出力クロック信号ＯＵＴの周波数の種類を増やすことができる。その結果、出力クロック信号ＯＵＴのスペクトルをさらに拡散でき、さらなるＥＭＩの低減効果を得ることができる。本実施の形態のクロック制御回路１０を各種の電子機器のクロック発生部にＥＭＩ対策として用いれば、機器全体としてのＥＭＩのさらなる低減効果が得られる。
【００４４】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。
【００４５】
実施の形態に係るクロック制御回路１０は、一段ずつ順番にあるいは一段跳びに遅延回路を選択していたが、それに限定しない。すなわち、変形例として、現在選択している段に近接する段の遅延回路であればよく、例えば二段跳びや三段跳びに遅延回路を選択してもよい。近接する段であれば、現在選択している段の遅延回路による出力信号と次回選択する段の遅延回路による出力信号との位相差が明確であるため、ハザードやスパイクの発生を回避するような回路設計が容易になる。また、クロック制御回路１０が、一段ずつ順番にあるいは一段跳びに遅延回路を選択することに加え、二段跳びや三段跳びに遅延回路を選択することで、出力クロック信号ＯＵＴの周波数の種類をさらに増やすことができる。その結果、出力クロック信号ＯＵＴのスペクトルをさらに拡散でき、さらなるＥＭＩの低減効果を得ることができる。
【００４６】
実施の形態あるいは上述の変形例において、選択回路３０は、近接する段の遅延回路の出力信号を次の出力信号として選択しているが、別の変形例として、選択回路３０は、出力クロック信号ＯＵＴの周波数に起因するＥＭＩノイズのレベルの最大値が、入力クロック信号ＩＮの周波数に起因するＥＭＩノイズのレベルの最大値よりも５ｄＢ以上低下するよう、複数の出力信号ＤＬＹ０〜ＤＬＹ６３のうちいずれかの出力信号を選択して出力する。このとき、結果として、上記の５ｄＢ以上の低下を実現できるものであればよく、例えば、「一段ずつ順番」、「一段跳び」、「二段跳び」、「三段跳び」の遅延回路の選択方法のうち、どの選択方法をクロック制御回路１０に設定するかは問わない。すなわち、順番に一段ずつ遅延回路を選択することで５ｄＢ以上の低下が実現できればそれでよく、「一段ずつ順番」および「一段跳び」を組み合わせることで、５ｄＢ以上の低下を実現できればそれでよい。設定された遅延回路の選択方法で５ｄＢ以上の低下を実現できるかどうかは、あらかじめ実験などにより確認され、その方法で実現できない場合は、別の遅延回路の選択方法が設定される。これにより、一定レベル以上のＥＭＩの低減効果を得ることができる。
【００４７】
実施の形態では遅延回路による遅延時間がすべて同一の場合のみを示したが、各遅延回路によって遅延時間が異なっていてもよい。また、遅延回路の段数は入力クロック信号ＩＮの周波数やその変動幅に応じて設定すればよい。遅延回路の構成は所定の遅延時間が得られるものであれば、どのような構成でも構わない。
【図面の簡単な説明】
【００４８】
【図１】実施の形態１に係るクロック制御回路の構成を示す図である。
【図２】実施の形態１に係る選択回路の構成を示す図である。
【図３】実施の形態１に係る遅延が大きくなるときのそれぞれの遅延回路から出力される出力信号の時間的推移の一例を表す図である。
【図４】実施の形態１に係る遅延が小さくなるときのそれぞれの遅延回路から出力される出力信号の時間的推移の一例を表す図である。
【図５】実施の形態１に係る入力クロック信号および出力クロック信号に起因するＥＭＩノイズのスペクトルの一例を模式的に示す図である。
【図６】実施の形態２に係る選択回路の構成を示す図である。
【図７】実施の形態２に係る遅延が大きくなるときのそれぞれの遅延回路から出力される出力信号の時間的推移の一例を表す図である。
【図８】実施の形態２に係る入力クロック信号および出力クロック信号に起因するＥＭＩノイズのスペクトルの一例を模式的に示す図である。
【符号の説明】
【００４９】
１０ クロック制御回路、 ３０ 選択回路、 ４０ 制御回路、 ４２ カウンタ、 ２０１〜２６３ 第１〜第６３遅延回路、 ３０１ａ 第１前段インバータ、 ３０１ｂ 第１後段インバータ、 ＩＮ 入力クロック信号、 ＤＬＹ０〜ＤＬＹ６３ 出力信号。
【特許請求の範囲】
【請求項１】
クロック信号の伝達経路に直列に間挿され、前記クロック信号を段階的に遅延せしめる第１から第ｎの遅延回路と、
前記クロック信号自体を第０の遅延回路の出力信号と仮称するとき、前記第０から第ｎの遅延回路それぞれの内の所定の出力信号を入力し、それら複数の出力信号のいずれかを選択して出力する選択回路と、
前記選択回路における選択動作を制御する制御回路と、
を備え、前記制御回路は、前記選択回路によって選択され出力された信号の内の所定の変化点を契機とし、前記選択回路によって出力している信号とは異なる信号が選択されるよう制御することを特徴とするクロック制御回路。
【請求項２】
請求項１に記載のクロック制御回路において、前記制御回路は、前記第０から第ｎの遅延回路のうち現在選択している段に近接する段の遅延回路を次回選択すべき遅延回路として制御することを特徴とするクロック制御回路。
【請求項３】
請求項２に記載のクロック制御回路において、
前記制御回路はアップ動作およびダウン動作が可能なカウンタを備え、
前記カウンタは前記変化点の到来ごとにアップ動作を実行して遅延が大きくなる方向で前記遅延回路を選択していき、第ｎの遅延回路が選択されたときダウン動作に切り替え、前記変化点の到来ごとにダウン動作を実行して遅延が小さくなる方向で前記遅延回路を選択していき、第０の遅延回路が選択されたとき再びアップ動作に切り替え、以降同様に第０から第ｎの遅延回路間でアップ動作とダウン動作を繰り返し実行することを特徴とするクロック制御回路。
【請求項４】
請求項１乃至３のいずれかに記載のクロック制御回路において、前記第１から第ｎの遅延回路はそれぞれ２段のインバータ回路を備えることを特徴とするクロック制御回路。
【請求項５】
請求項１乃至４のいずれかに記載のクロック制御回路において、前記選択回路により選択され出力される出力信号の前記クロック信号に対する遅延時間と、次に前記選択回路により選択され出力される出力信号の前記クロック信号に対する遅延時間との差を順次加算することで得られる合計遅延時間が、前記クロック信号の周期の半分に相当する時間と略等しくなるように、前記遅延回路の段数が決められることを特徴とするクロック制御回路。
【請求項６】
請求項１乃至５のいずれかに記載のクロック制御回路において、前記選択回路により選択され出力される出力信号と、次に前記選択回路により選択され出力される出力信号とに基づいて生成される信号を前記クロック制御回路の出力クロック信号とし、
前記選択回路は、前記出力クロック信号の周波数に起因するノイズのレベルの最大値が、前記クロック信号の周波数に起因するノイズのレベルの最大値よりも５ｄＢ以上低下するよう、前記複数の出力信号のうちいずれかの出力信号を選択して出力することを特徴とするクロック制御回路。
【請求項１】
クロック信号の伝達経路に直列に間挿され、前記クロック信号を段階的に遅延せしめる第１から第ｎの遅延回路と、
前記クロック信号自体を第０の遅延回路の出力信号と仮称するとき、前記第０から第ｎの遅延回路それぞれの内の所定の出力信号を入力し、それら複数の出力信号のいずれかを選択して出力する選択回路と、
前記選択回路における選択動作を制御する制御回路と、
を備え、前記制御回路は、前記選択回路によって選択され出力された信号の内の所定の変化点を契機とし、前記選択回路によって出力している信号とは異なる信号が選択されるよう制御することを特徴とするクロック制御回路。
【請求項２】
請求項１に記載のクロック制御回路において、前記制御回路は、前記第０から第ｎの遅延回路のうち現在選択している段に近接する段の遅延回路を次回選択すべき遅延回路として制御することを特徴とするクロック制御回路。
【請求項３】
請求項２に記載のクロック制御回路において、
前記制御回路はアップ動作およびダウン動作が可能なカウンタを備え、
前記カウンタは前記変化点の到来ごとにアップ動作を実行して遅延が大きくなる方向で前記遅延回路を選択していき、第ｎの遅延回路が選択されたときダウン動作に切り替え、前記変化点の到来ごとにダウン動作を実行して遅延が小さくなる方向で前記遅延回路を選択していき、第０の遅延回路が選択されたとき再びアップ動作に切り替え、以降同様に第０から第ｎの遅延回路間でアップ動作とダウン動作を繰り返し実行することを特徴とするクロック制御回路。
【請求項４】
請求項１乃至３のいずれかに記載のクロック制御回路において、前記第１から第ｎの遅延回路はそれぞれ２段のインバータ回路を備えることを特徴とするクロック制御回路。
【請求項５】
請求項１乃至４のいずれかに記載のクロック制御回路において、前記選択回路により選択され出力される出力信号の前記クロック信号に対する遅延時間と、次に前記選択回路により選択され出力される出力信号の前記クロック信号に対する遅延時間との差を順次加算することで得られる合計遅延時間が、前記クロック信号の周期の半分に相当する時間と略等しくなるように、前記遅延回路の段数が決められることを特徴とするクロック制御回路。
【請求項６】
請求項１乃至５のいずれかに記載のクロック制御回路において、前記選択回路により選択され出力される出力信号と、次に前記選択回路により選択され出力される出力信号とに基づいて生成される信号を前記クロック制御回路の出力クロック信号とし、
前記選択回路は、前記出力クロック信号の周波数に起因するノイズのレベルの最大値が、前記クロック信号の周波数に起因するノイズのレベルの最大値よりも５ｄＢ以上低下するよう、前記複数の出力信号のうちいずれかの出力信号を選択して出力することを特徴とするクロック制御回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−３９８５３（Ｐ２００６−３９８５３Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２１７５０１（Ｐ２００４−２１７５０１）
【出願日】平成１６年７月２６日（２００４．７．２６）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月２６日（２００４．７．２６）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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