シリアルデータ読み出し回路及びその読み出し方法
【課題】読み出しフォーマットを持たない３線シリアルデータ受信回路のシリパラ変換データを、フォーマットを変更することなく、検査としてのシリアル読み出しを可能にする。
【解決手段】シリアルデータ入出力端子１１と、入出力端子１１を介して入力されたシリアルデータを格納する、第１のデータ格納用レジスタ３００と、第１のデータ格納用レジスタ３００と接続し、与えられた読み出し信号ＲＡ〜ＲＨに基づき、第１のデータ格納用レジスタ３００に事前に格納されたデータが送出される読み出し用バス６００と、読み出し用バス６００から出力されるデータを格納する第２のデータ格納用レジスタ５００とを備え、第２のデータ格納用レジスタ５００に格納されたデータを入出力端子１１を介して外部に出力することで、書き込まれたデータを検査する。
【解決手段】シリアルデータ入出力端子１１と、入出力端子１１を介して入力されたシリアルデータを格納する、第１のデータ格納用レジスタ３００と、第１のデータ格納用レジスタ３００と接続し、与えられた読み出し信号ＲＡ〜ＲＨに基づき、第１のデータ格納用レジスタ３００に事前に格納されたデータが送出される読み出し用バス６００と、読み出し用バス６００から出力されるデータを格納する第２のデータ格納用レジスタ５００とを備え、第２のデータ格納用レジスタ５００に格納されたデータを入出力端子１１を介して外部に出力することで、書き込まれたデータを検査する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＶ機器等に使用される半導体装置に使用される３線シリアルデータ受信回路に関する。
【背景技術】
【０００２】
従来の半導体装置では、コマンド指令用あるいは電子ボリューム（以下「ＥＶＲ」と称する。）用の３線シリアルデータ受信回路は、通常リードバック（以下「読み出し」と称する。）機能を持っていない。したがって、シリパラ変換後のレジスタに正しくデータが書き込まれたかどうかについて、３線シリアルデータ受信回路を検査するにあたっては、半導体装置の動作モード設定や、ＥＶＲ用のＲ−２Ｒの出力でもって間接的にしか検査ができなかった。さらに、半導体装置の動作モードや、ＥＶＲ用のＲ−２Ｒに不具合動作があった場合、レジスタへの書き込み不具合との判別がつかないという不都合も生じていた。
【０００３】
一方、従来のシリアルデータ受信回路には以下のようなものがあるが、それぞれ課題を有している。
【０００４】
特許文献１に記載の回路は、データ読み出しにＲＡＭを使用するものであるが、集積化した場合にサイズの増大を招くという課題がある。
【０００５】
特許文献２に記載の回路は、シリパラ変換されたレジスタ値を全加算器で加算した結果で、正しく書き込みがされていたかどうかを判定するものであるが、検査回路部の増大を招いている。
【０００６】
特許文献３に記載の回路は、受信したシリアルデータの格納レジスタからの読み出し機能がない。
【０００７】
すなわち、従来の３線シリアルデータ受信回路には、読み出し検査が容易にできないものが多い。シリアルデータのフォーマット仕様上で読み出し機能があるものは、シリアルデータの送受信回路であり、その送信つまり読み出し機能を使ってレジスタへ書き込みされたシリパラ変換データを読み出して検査することは可能である。
【０００８】
一方、３線シリアルデータの受信のみの回路で、受信フォーマットの仕様を変えずに、書き込みされたシリパラ変換データを、シリアルデータの入出力端子から読み出しが行なえるシリアルデータの受信回路の提案がなかった。
【０００９】
図５は従来のシリアルデータ読み出し回路のブロック構成図である。図５ではシリアルデータの例として、アドレス部を３ビット、データ部を８ビットとしている。
【００１０】
図５において、１００は入力信号のシリアルデータＳＤＡＴＡを入力信号のシリアルクロックＳＣＬＫとともに受信するシフトレジスタ、１１０はシフトレジスタ１００のアドレスデータ格納部、１２０はシフトレジスタ１００のレジスタデータ格納部、２００は３ビットのアドレスデータ（Ａ２，Ａ１，Ａ０）からアドレス選択信号（Ａ，Ｂ，・・・，Ｇ，Ｈ）を作成するアドレスデコーダ部、２５０は入力信号のロードパルスＬＯＡＤとアドレス選択信号を各々ＡＮＤして得られるシリパラ変換用ラッチ信号作成部、３００は各アドレス用のシリパラ変換データの格納レジスタ部、１０００はシリパラ変換データの格納レジスタ部３００の全出力端子である。１０はシリアルデータ入力端子、２０はシリアルクロック入力端子、３０はＬＯＡＤパルス入力端子である。
【００１１】
次に、図５の従来のシリアルデータ読み出し回路の動作を簡単に説明する。例えば、入力されるシリアルデータＳＤＡＴＡを、図６のようにＭＳＢファーストで３ビットのアドレスデータに続いて８ビットレジスタデータが入力されるというフォーマットとする。この場合、１１個のシリアルデータをシフトレジスタ１００にシフトインすると、アドレス部１１０の出力（Ａ２，Ａ１，Ａ０）がアドレスデコーダ部２００でデコードされアドレス選択信号（Ａ，Ｂ，・・・，Ｇ，Ｈ）のうちの１本が選択される。
【００１２】
次に、１１個のシリアルデータのシフトインに続いて入力されるＬＯＡＤパルスが、シリパラ変換用ラッチ信号作成部２５０でアドレス選択信号によりアドレス選択されたラッチ信号（ＷＡ，ＷＢ，・・・，ＷＧ，ＷＨ）のうちの１本となり、シフトレジスタ１００のデータ部１２０の出力データが選択されたアドレスの格納レジスタ（３１０〜３８０）に転送される。
【００１３】
この動作を繰り返して全アドレス（Ａ，Ｂ，・・・，Ｇ，Ｈ）に８ビットデータが書き込まれる。
【特許文献１】特開昭５９−２２５４５７号公報
【特許文献２】特開昭６２−２２５９７０号公報
【特許文献３】特開平５−２５２０３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来例のシリアルデータ読み出し回路での課題は、各アドレスのレジスタ（３１０〜３８０）に書き込みデータが正常に書き込まれたかどうかを判定することができない、ということである。
【００１５】
アドレス部１１０を１ビット拡張して書き込み／読み出しの判別ビットを設定し、この判別ビットとアドレスデータとがシフトインされた時点で、読み出しモードとし、アドレス指定された格納レジスタに書き込まれていたデータを読み出すということが公知であるが、この場合は書き込み／読み出しの判別ビットを設定しなければならない。
【００１６】
シリパラ変換レジスタとして集積化された半導体装置における検査として、書き込みデータの読み出しが必要である。しかし、３線シリアルデータのフォーマット仕様として、書き込みのみの場合には、すなわち読み出しモードを仕様として持っていない場合に検査ができないという問題があった。
【００１７】
上記課題に鑑み、本発明は、シリアルデータの入出力端子から検査モードとして容易に、書き込みデータのシリアル読み出しが可能なシリアルデータ読み出し回路及びその方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明は、シリアルデータ入出力端子と、前記入出力端子を介して入力されたシリアルデータを格納する、第１のデータ格納用レジスタと、前記第１のデータ格納用レジスタと接続し、与えられた読み出し信号に基づき、前記第１のデータ格納用レジスタに事前に格納されたデータが送出される読み出し用バスと、前記読み出し用バスから出力されるデータを格納する第２のデータ格納用レジスタとを備え、前記第２のデータ格納用レジスタに格納されたデータを前記入出力端子を介して外部に出力するシリアルデータ読み出し回路であることを第１の特徴とする。
【００１９】
本発明の第２の特徴は、第１の特徴のシリアルデータ読み出し回路において、パルス信号を入力し、前記パルス信号に基づいて、プリセットパルス信号を生成するプリセットパルス信号生成部をさらに備え、前記第２のデータ格納用レジスタは、前記プリセットパルスに従って前記読み出し用バスに送出されたデータを格納すると共に、格納されたデータを１ビット毎にシフトしながら出力することである。
【００２０】
本発明の第３の特徴は、第１又は第２の特徴のシリアルデータ読み出し回路において、前記読み出し信号は、前記シリアルデータと同一のフォーマットを有し、且つ、読み出しデータのアドレスのみを指定するシリアルデータから生成されることである。
【００２１】
本発明の第４の特徴は、シリアルデータ入出力端子を介して第１のシリアルデータを入力し、あらかじめ指定されたアドレス毎に格納する第１のステップと、前記シリアルデータと同一のフォーマットを有し、且つ、アドレスのみ指定する第２のシリアルデータを前記入出力端子を介して入力する第２のステップと、前記第２のシリアルデータで指定されたアドレスに従って、前記第１のステップで格納されたデータを前記入出力端子を介して出力する第３のステップとを含むシリアルデータ読み出し方法であることである。
【００２２】
本発明の第５の特徴は、第４の特徴のシリアルデータ読み出し方法において、前記第１及び第２のシリアルデータは、データ部とアドレス部とから構成され、前記第２のシリアルデータのデータ部は無効であることである。
【発明の効果】
【００２３】
従来、シリパラ変換後のレジスタに正しくデータが書き込まれたかどうかという、３線シリアルデータ受信回路の検査を行う場合に、半導体装置の動作モード設定や、ＥＶＲ用のＲ−２Ｒの出力でもって間接的にしか検査ができなかったが、本発明によれば、シリアルデータの入力フォーマットを変えることなく、シリパラ変換格納レジスタの任意の１ビットの値と、ＬＯＡＤ入力パルスのレベル操作によって、内部レジスタへの書き込みデータを、シリアルデータ入出力端子から読み出すことができ、この結果、また、半導体装置の動作モードや、ＥＶＲ用のＲ−２Ｒに不具合動作があった場合のレジスタへの書き込み不具合かどうかは、読み出しデータで判定できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２５】
図１は、本発明の実施の形態に係るシリアルデータ読み出し回路の構成を示す図、図２は、図１のシリパラ変換データ格納レジスタ部３００の構成を示す図、図３は、図１のシリアルデータ読み出し回路の読み出し動作を説明するためのタイムチャートである。
【００２６】
図１において、本実施の形態に係る読み出し回路では、シリアルデータ入出力端子１１に入力されるシリアルデータＳＤＡＴＡを、シリアルクロック入力端子２０に入力されるシリアルクロックＳＣＬＫでシフトインする。そして、シフトレジスタ１００のアドレス部１１０の出力をアドレスデコーダ部２００でデコードして８ビットのアドレス選択信号Ａ〜Ｈを生成する。
【００２７】
アドレス選択された読み出し信号作成部３５０で、ＬＯＡＤパルス入力端子３０に入力されるＬＯＡＤパルスをアドレス選択信号Ａ〜Ｈにしたがって、書き込み信号ＷＡ〜ＷＨと読み出し信号ＲＡ〜ＲＨを作成する。
【００２８】
シリアルデータをシフトインしたシフトレジスタ１００のデータ部１２０の出力は、アドレス選択された書き込み信号ＷＡ〜ＷＨによりシリパラ変換レジスタ３００の各レジスタ３１０〜３８０にそのデータが書き込まれ、各レジスタ３１０〜３８０の出力は、出力端子１０００に出力される。
【００２９】
このようにして書き込まれた各レジスタ３１０〜３８０の値を、シリアルデータ入出力端子１１から読み出す手段として、ＬＯＡＤパルス入力のＬｏからＨｉへの移行時にシリアルクロックＳＣＬＫの１周期分の幅を持つプリセットパルスを作成するプリセットパルス作成部４００と、読み出しデータＴＢＩＴ７〜ＴＢＩＴ０がそのプリセットパルスでプリセットされる読み出し用シフトレジスタ部５００と、格納レジスタ部３００の各格納レジスタ３１０〜３８０に書き込まれたデータを、アドレス選択された読み出し信号作成部３５０からの読み出し信号（ＲＡ，ＲＢ，・・・，ＲＧ，ＲＨ）によりシリパラ変換後格納レジスタの値を出力する読み出しバス６００とを備える。
【００３０】
任意の格納レジスタ（図１では第８のレジスタ３８０）の任意の１ビットのデータ（ＴＢＩＴ＝１）を読み出し条件とし、この条件のときにＬＯＡＤパルス入力のＬｏからＨｉへの移行が到来することで、読み出しモードＲＥＡＤとしている。
【００３１】
読み出しモードＲＥＡＤすなわち、読み出し条件ＴＢＩＴ＝１で、かつ、ＬＯＡＤ＝Ｈｉが成立すると、読み出し条件ＴＢＩＴ＝１とアドレスデータとでアドレス選択された読み出し信号（ＲＡ，ＲＢ，・・・，ＲＧ，ＲＨ）により読み出しバス６００に送出されていた読み出しデータが、ＬＯＡＤ入力のＨｉ移行によって作成されるシリアルクロックＳＣＬＫの１周期分の幅を持つプリセットパルスによって読み出し用シフトレジスタ部５００にプリセットされ、この読み出し用シフトレジスタ５５０の出力を、シリアルデータ入出力端子１１から読み出しデータとしてＳＣＬＫのタイミングで出力することができる。
【００３２】
次に、この読み出し動作を詳細に説明する。
【００３３】
読み出しモードＲＥＡＤが成立条件の１つであるＴＢＩＴ＝１によって、書き込み信号ＷＡ〜ＷＧを非活性（Ｌｏ固定）にするので、ＴＢＩＴ＝１にした時点で、第８のレジスタ３８０以外のアドレスのレジスタへは書き込みができないようになる。
【００３４】
この状態で、図３に示すように、書き込み時と同じようにアドレス指定を行うためのシリアルデータをシフトレジスタ１００にシフトインする。データの書き込みができない状態（ＴＢＩＴ＝１）であるので、シリアルデータのデータ部１２０は、どういうデータでも良い。
【００３５】
アドレスデータが、アドレス部１１０にシフトインされると、アドレス選択された読み出し信号ＲＡ〜ＲＨのうち１本が活性（出力Ｌｏ）になり、図１及び図２に示す読み出しバス６００（ＴＢＩＴ７〜ＴＢＩＴ０）に読み出しデータを送出する。読み出しバス６００は、読み出しデータが送出される前は、非活性であるＲＥＡＤ信号により、Ｈｉ−ｚにならないようにしている（図２ではＬｏ固定）。
【００３６】
次に、図３に示すように、読み出しモードＲＥＡＤにするため、ＬＯＡＤパルス入力信号をＬｏからＨｉへ移行する。ＬＯＡＤパルス入力をＬｏからＨｉへ移行すると、プリセットパルス作成部４００内の、Ｄ入力が電源（ＶＤＤ）に接続されたＤ−ＦＦ４１０のＱ出力がＨｉになり、次に到来するシリアルクロックＳＣＬＫの立ち上がりタイミングでプリセットパルス作成部４００内の、Ｄ入力がＤ−ＦＦ４１０のＱ出力に接続されたＤ−ＦＦ４２０のＱ出力がＨｉになると同時にＤ−ＦＦ４１０のリセット入力がＤ−ＦＦ４２０のＮＱ出力に接続されているのでＤ−ＦＦ４１０のＱ出力はＬｏに戻される。このようにして、シリアルクロックＳＣＬＫの立ち上がりから立ち上がりまでの１周期分の幅を持つプリセットパルス（Ｄ−ＦＦ４２０のＱ出力）が作成される。
【００３７】
次に、このプリセットパルスによって、読み出しデータバス６００に送出された読み出しデータ（ＴＢＩＴ７〜ＴＢＩＴ０）が、読み出し用シフトレジスタ部５００にプリセットされる。プリセットされる期間は、シリアルクロックＳＣＬＫの１周期分であるので、その後は、シリアルクロックＳＣＬＫ（の立ち上がり）で１ビットずつシフトしながら読み出し用シフトレジスタ部から読み出しデータをシリアルにシフトレジスタ５５０の出力として得ることができる。このとき、シフトレジスタ５５０の初段からの入力は、Ｌｏ（ＶＳＳ）に固定されているので、最終の読み出しデータが５５０から出力された時点で、シフトレジスタ５５０の内部の値はａｌｌ“０”となっている。したがって、次の読み出しデータがプリセットされるときには、読み出しデータの“１”のビットのみがプリセットされば良い。
【００３８】
ＲＥＡＤモードによって入出力の方向が図１のトライステートゲート５６０で切り替えられるので、この読み出し用シフトレジスタ部５００の出力は、シリアルデータ入出力端子１１（ＳＤＡＴＡ）からＳＣＬＫ毎にシリアルデータ入出力端子から出力される。
【００３９】
このようにして、読み出したいアドレスを指定してその読み出しデータをシリアル出力としてＳＤＡＴＡ端子から得ることができる。
【００４０】
次の読み出しデータのアドレスを指定するシリアルデータのシフトインでは、ＬＯＡＤパルスをＨｉからＬｏへ戻し、ＳＤＡＴＡ入出力端子の方向を切り替えてシリアルデータを入力する。このとき、ＴＢＩＴは“１”のままで良い。また、ＴＢＩＴのレジスタがあるアドレスのレジスタ３８０は、ＴＢＩＴ＝１でも書き込みを禁止しないので、ＴＢＩＴにはいつでも書き込み、ＴＢＩＴ＝０に戻すことができる。
【００４１】
以上に説明をしたように、３線シリアルデータのフォーマットでシリアルデータを受信し、アドレスにしたがってシリパラ変換して複数のデータセットを格納するレジスタ群を備える書き込み（データの受信のみの）回路において、すなわちフォーマットとしての読み出しモードがない場合でも、この集積化されたシリアルデータ受信回路を、検査としてのデータ読み出しができるようにした３線シリアルデータ読み出し回路を提供する。
【００４２】
従来は、３線シリアルデータ受信回路への書き込みが正しいかどうかは、このデータ読み出しを行なわないと、アナログ回路出力や、デジタル回路出力からの間接的な検査にならざるを得なかったが、本発明の３線シリアルデータ読み出し回路を半導体集積回路に搭載した場合、図４に示すように、アナログブロックやデジタルブロック、ＥＶＲ用のＲ−２Ｒの入力部へ送出される各格納レジスタ（シリパラ変換レジスタ）の出力（Ｘ，Ｙ，Ｚ）が、正しい値かどうかを、そのデータの読み出しを行なうことができるので、容易に検査が可能である。
【産業上の利用可能性】
【００４３】
シリアルデータ読み出し回路は、３線シリアルのシリアルデータフォーマットで、読み出しモードが無い場合でも、シリアルデータの入出力端子から検査モードとして容易に、書き込みデータのシリアル読み出しが可能な検査回路を提供するもので、大なる効果がある。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態のシリアルデータ読み出し回路の構成を示す回路図
【図２】図１のシリパラ変換データの格納レジスタ部３００の構成を示す回路図
【図３】図１のシリアルデータ読み出し回路の読み出し動作を説明するためのタイムチャート
【図４】図１のシリアルデータ読み出し回路を搭載した半導体集積回路の検査状態を説明するための図
【図５】従来の３線シリアルデータ書き込み回路の構成を示す回路図
【図６】図５の回路の動作を説明するためのタイムチャート
【符号の説明】
【００４５】
１１ シリアルデータ入出力端子
２０ シリアルクロック入力端子
３０ ＬＯＡＤパルス入力端子
１００ シフトレジスタ
１１０ アドレスデータ格納部
１２０ レジスタデータ格納部
３００ 格納レジスタ部
３５０ 読み出し信号作成部
４００ プリセットパルス作成部
５００ 読み出し用シフトレジスタ部
５５０ 読み出し用シフトレジスタ
６００ 読み出しバス
【技術分野】
【０００１】
本発明は、ＡＶ機器等に使用される半導体装置に使用される３線シリアルデータ受信回路に関する。
【背景技術】
【０００２】
従来の半導体装置では、コマンド指令用あるいは電子ボリューム（以下「ＥＶＲ」と称する。）用の３線シリアルデータ受信回路は、通常リードバック（以下「読み出し」と称する。）機能を持っていない。したがって、シリパラ変換後のレジスタに正しくデータが書き込まれたかどうかについて、３線シリアルデータ受信回路を検査するにあたっては、半導体装置の動作モード設定や、ＥＶＲ用のＲ−２Ｒの出力でもって間接的にしか検査ができなかった。さらに、半導体装置の動作モードや、ＥＶＲ用のＲ−２Ｒに不具合動作があった場合、レジスタへの書き込み不具合との判別がつかないという不都合も生じていた。
【０００３】
一方、従来のシリアルデータ受信回路には以下のようなものがあるが、それぞれ課題を有している。
【０００４】
特許文献１に記載の回路は、データ読み出しにＲＡＭを使用するものであるが、集積化した場合にサイズの増大を招くという課題がある。
【０００５】
特許文献２に記載の回路は、シリパラ変換されたレジスタ値を全加算器で加算した結果で、正しく書き込みがされていたかどうかを判定するものであるが、検査回路部の増大を招いている。
【０００６】
特許文献３に記載の回路は、受信したシリアルデータの格納レジスタからの読み出し機能がない。
【０００７】
すなわち、従来の３線シリアルデータ受信回路には、読み出し検査が容易にできないものが多い。シリアルデータのフォーマット仕様上で読み出し機能があるものは、シリアルデータの送受信回路であり、その送信つまり読み出し機能を使ってレジスタへ書き込みされたシリパラ変換データを読み出して検査することは可能である。
【０００８】
一方、３線シリアルデータの受信のみの回路で、受信フォーマットの仕様を変えずに、書き込みされたシリパラ変換データを、シリアルデータの入出力端子から読み出しが行なえるシリアルデータの受信回路の提案がなかった。
【０００９】
図５は従来のシリアルデータ読み出し回路のブロック構成図である。図５ではシリアルデータの例として、アドレス部を３ビット、データ部を８ビットとしている。
【００１０】
図５において、１００は入力信号のシリアルデータＳＤＡＴＡを入力信号のシリアルクロックＳＣＬＫとともに受信するシフトレジスタ、１１０はシフトレジスタ１００のアドレスデータ格納部、１２０はシフトレジスタ１００のレジスタデータ格納部、２００は３ビットのアドレスデータ（Ａ２，Ａ１，Ａ０）からアドレス選択信号（Ａ，Ｂ，・・・，Ｇ，Ｈ）を作成するアドレスデコーダ部、２５０は入力信号のロードパルスＬＯＡＤとアドレス選択信号を各々ＡＮＤして得られるシリパラ変換用ラッチ信号作成部、３００は各アドレス用のシリパラ変換データの格納レジスタ部、１０００はシリパラ変換データの格納レジスタ部３００の全出力端子である。１０はシリアルデータ入力端子、２０はシリアルクロック入力端子、３０はＬＯＡＤパルス入力端子である。
【００１１】
次に、図５の従来のシリアルデータ読み出し回路の動作を簡単に説明する。例えば、入力されるシリアルデータＳＤＡＴＡを、図６のようにＭＳＢファーストで３ビットのアドレスデータに続いて８ビットレジスタデータが入力されるというフォーマットとする。この場合、１１個のシリアルデータをシフトレジスタ１００にシフトインすると、アドレス部１１０の出力（Ａ２，Ａ１，Ａ０）がアドレスデコーダ部２００でデコードされアドレス選択信号（Ａ，Ｂ，・・・，Ｇ，Ｈ）のうちの１本が選択される。
【００１２】
次に、１１個のシリアルデータのシフトインに続いて入力されるＬＯＡＤパルスが、シリパラ変換用ラッチ信号作成部２５０でアドレス選択信号によりアドレス選択されたラッチ信号（ＷＡ，ＷＢ，・・・，ＷＧ，ＷＨ）のうちの１本となり、シフトレジスタ１００のデータ部１２０の出力データが選択されたアドレスの格納レジスタ（３１０〜３８０）に転送される。
【００１３】
この動作を繰り返して全アドレス（Ａ，Ｂ，・・・，Ｇ，Ｈ）に８ビットデータが書き込まれる。
【特許文献１】特開昭５９−２２５４５７号公報
【特許文献２】特開昭６２−２２５９７０号公報
【特許文献３】特開平５−２５２０３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来例のシリアルデータ読み出し回路での課題は、各アドレスのレジスタ（３１０〜３８０）に書き込みデータが正常に書き込まれたかどうかを判定することができない、ということである。
【００１５】
アドレス部１１０を１ビット拡張して書き込み／読み出しの判別ビットを設定し、この判別ビットとアドレスデータとがシフトインされた時点で、読み出しモードとし、アドレス指定された格納レジスタに書き込まれていたデータを読み出すということが公知であるが、この場合は書き込み／読み出しの判別ビットを設定しなければならない。
【００１６】
シリパラ変換レジスタとして集積化された半導体装置における検査として、書き込みデータの読み出しが必要である。しかし、３線シリアルデータのフォーマット仕様として、書き込みのみの場合には、すなわち読み出しモードを仕様として持っていない場合に検査ができないという問題があった。
【００１７】
上記課題に鑑み、本発明は、シリアルデータの入出力端子から検査モードとして容易に、書き込みデータのシリアル読み出しが可能なシリアルデータ読み出し回路及びその方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明は、シリアルデータ入出力端子と、前記入出力端子を介して入力されたシリアルデータを格納する、第１のデータ格納用レジスタと、前記第１のデータ格納用レジスタと接続し、与えられた読み出し信号に基づき、前記第１のデータ格納用レジスタに事前に格納されたデータが送出される読み出し用バスと、前記読み出し用バスから出力されるデータを格納する第２のデータ格納用レジスタとを備え、前記第２のデータ格納用レジスタに格納されたデータを前記入出力端子を介して外部に出力するシリアルデータ読み出し回路であることを第１の特徴とする。
【００１９】
本発明の第２の特徴は、第１の特徴のシリアルデータ読み出し回路において、パルス信号を入力し、前記パルス信号に基づいて、プリセットパルス信号を生成するプリセットパルス信号生成部をさらに備え、前記第２のデータ格納用レジスタは、前記プリセットパルスに従って前記読み出し用バスに送出されたデータを格納すると共に、格納されたデータを１ビット毎にシフトしながら出力することである。
【００２０】
本発明の第３の特徴は、第１又は第２の特徴のシリアルデータ読み出し回路において、前記読み出し信号は、前記シリアルデータと同一のフォーマットを有し、且つ、読み出しデータのアドレスのみを指定するシリアルデータから生成されることである。
【００２１】
本発明の第４の特徴は、シリアルデータ入出力端子を介して第１のシリアルデータを入力し、あらかじめ指定されたアドレス毎に格納する第１のステップと、前記シリアルデータと同一のフォーマットを有し、且つ、アドレスのみ指定する第２のシリアルデータを前記入出力端子を介して入力する第２のステップと、前記第２のシリアルデータで指定されたアドレスに従って、前記第１のステップで格納されたデータを前記入出力端子を介して出力する第３のステップとを含むシリアルデータ読み出し方法であることである。
【００２２】
本発明の第５の特徴は、第４の特徴のシリアルデータ読み出し方法において、前記第１及び第２のシリアルデータは、データ部とアドレス部とから構成され、前記第２のシリアルデータのデータ部は無効であることである。
【発明の効果】
【００２３】
従来、シリパラ変換後のレジスタに正しくデータが書き込まれたかどうかという、３線シリアルデータ受信回路の検査を行う場合に、半導体装置の動作モード設定や、ＥＶＲ用のＲ−２Ｒの出力でもって間接的にしか検査ができなかったが、本発明によれば、シリアルデータの入力フォーマットを変えることなく、シリパラ変換格納レジスタの任意の１ビットの値と、ＬＯＡＤ入力パルスのレベル操作によって、内部レジスタへの書き込みデータを、シリアルデータ入出力端子から読み出すことができ、この結果、また、半導体装置の動作モードや、ＥＶＲ用のＲ−２Ｒに不具合動作があった場合のレジスタへの書き込み不具合かどうかは、読み出しデータで判定できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２５】
図１は、本発明の実施の形態に係るシリアルデータ読み出し回路の構成を示す図、図２は、図１のシリパラ変換データ格納レジスタ部３００の構成を示す図、図３は、図１のシリアルデータ読み出し回路の読み出し動作を説明するためのタイムチャートである。
【００２６】
図１において、本実施の形態に係る読み出し回路では、シリアルデータ入出力端子１１に入力されるシリアルデータＳＤＡＴＡを、シリアルクロック入力端子２０に入力されるシリアルクロックＳＣＬＫでシフトインする。そして、シフトレジスタ１００のアドレス部１１０の出力をアドレスデコーダ部２００でデコードして８ビットのアドレス選択信号Ａ〜Ｈを生成する。
【００２７】
アドレス選択された読み出し信号作成部３５０で、ＬＯＡＤパルス入力端子３０に入力されるＬＯＡＤパルスをアドレス選択信号Ａ〜Ｈにしたがって、書き込み信号ＷＡ〜ＷＨと読み出し信号ＲＡ〜ＲＨを作成する。
【００２８】
シリアルデータをシフトインしたシフトレジスタ１００のデータ部１２０の出力は、アドレス選択された書き込み信号ＷＡ〜ＷＨによりシリパラ変換レジスタ３００の各レジスタ３１０〜３８０にそのデータが書き込まれ、各レジスタ３１０〜３８０の出力は、出力端子１０００に出力される。
【００２９】
このようにして書き込まれた各レジスタ３１０〜３８０の値を、シリアルデータ入出力端子１１から読み出す手段として、ＬＯＡＤパルス入力のＬｏからＨｉへの移行時にシリアルクロックＳＣＬＫの１周期分の幅を持つプリセットパルスを作成するプリセットパルス作成部４００と、読み出しデータＴＢＩＴ７〜ＴＢＩＴ０がそのプリセットパルスでプリセットされる読み出し用シフトレジスタ部５００と、格納レジスタ部３００の各格納レジスタ３１０〜３８０に書き込まれたデータを、アドレス選択された読み出し信号作成部３５０からの読み出し信号（ＲＡ，ＲＢ，・・・，ＲＧ，ＲＨ）によりシリパラ変換後格納レジスタの値を出力する読み出しバス６００とを備える。
【００３０】
任意の格納レジスタ（図１では第８のレジスタ３８０）の任意の１ビットのデータ（ＴＢＩＴ＝１）を読み出し条件とし、この条件のときにＬＯＡＤパルス入力のＬｏからＨｉへの移行が到来することで、読み出しモードＲＥＡＤとしている。
【００３１】
読み出しモードＲＥＡＤすなわち、読み出し条件ＴＢＩＴ＝１で、かつ、ＬＯＡＤ＝Ｈｉが成立すると、読み出し条件ＴＢＩＴ＝１とアドレスデータとでアドレス選択された読み出し信号（ＲＡ，ＲＢ，・・・，ＲＧ，ＲＨ）により読み出しバス６００に送出されていた読み出しデータが、ＬＯＡＤ入力のＨｉ移行によって作成されるシリアルクロックＳＣＬＫの１周期分の幅を持つプリセットパルスによって読み出し用シフトレジスタ部５００にプリセットされ、この読み出し用シフトレジスタ５５０の出力を、シリアルデータ入出力端子１１から読み出しデータとしてＳＣＬＫのタイミングで出力することができる。
【００３２】
次に、この読み出し動作を詳細に説明する。
【００３３】
読み出しモードＲＥＡＤが成立条件の１つであるＴＢＩＴ＝１によって、書き込み信号ＷＡ〜ＷＧを非活性（Ｌｏ固定）にするので、ＴＢＩＴ＝１にした時点で、第８のレジスタ３８０以外のアドレスのレジスタへは書き込みができないようになる。
【００３４】
この状態で、図３に示すように、書き込み時と同じようにアドレス指定を行うためのシリアルデータをシフトレジスタ１００にシフトインする。データの書き込みができない状態（ＴＢＩＴ＝１）であるので、シリアルデータのデータ部１２０は、どういうデータでも良い。
【００３５】
アドレスデータが、アドレス部１１０にシフトインされると、アドレス選択された読み出し信号ＲＡ〜ＲＨのうち１本が活性（出力Ｌｏ）になり、図１及び図２に示す読み出しバス６００（ＴＢＩＴ７〜ＴＢＩＴ０）に読み出しデータを送出する。読み出しバス６００は、読み出しデータが送出される前は、非活性であるＲＥＡＤ信号により、Ｈｉ−ｚにならないようにしている（図２ではＬｏ固定）。
【００３６】
次に、図３に示すように、読み出しモードＲＥＡＤにするため、ＬＯＡＤパルス入力信号をＬｏからＨｉへ移行する。ＬＯＡＤパルス入力をＬｏからＨｉへ移行すると、プリセットパルス作成部４００内の、Ｄ入力が電源（ＶＤＤ）に接続されたＤ−ＦＦ４１０のＱ出力がＨｉになり、次に到来するシリアルクロックＳＣＬＫの立ち上がりタイミングでプリセットパルス作成部４００内の、Ｄ入力がＤ−ＦＦ４１０のＱ出力に接続されたＤ−ＦＦ４２０のＱ出力がＨｉになると同時にＤ−ＦＦ４１０のリセット入力がＤ−ＦＦ４２０のＮＱ出力に接続されているのでＤ−ＦＦ４１０のＱ出力はＬｏに戻される。このようにして、シリアルクロックＳＣＬＫの立ち上がりから立ち上がりまでの１周期分の幅を持つプリセットパルス（Ｄ−ＦＦ４２０のＱ出力）が作成される。
【００３７】
次に、このプリセットパルスによって、読み出しデータバス６００に送出された読み出しデータ（ＴＢＩＴ７〜ＴＢＩＴ０）が、読み出し用シフトレジスタ部５００にプリセットされる。プリセットされる期間は、シリアルクロックＳＣＬＫの１周期分であるので、その後は、シリアルクロックＳＣＬＫ（の立ち上がり）で１ビットずつシフトしながら読み出し用シフトレジスタ部から読み出しデータをシリアルにシフトレジスタ５５０の出力として得ることができる。このとき、シフトレジスタ５５０の初段からの入力は、Ｌｏ（ＶＳＳ）に固定されているので、最終の読み出しデータが５５０から出力された時点で、シフトレジスタ５５０の内部の値はａｌｌ“０”となっている。したがって、次の読み出しデータがプリセットされるときには、読み出しデータの“１”のビットのみがプリセットされば良い。
【００３８】
ＲＥＡＤモードによって入出力の方向が図１のトライステートゲート５６０で切り替えられるので、この読み出し用シフトレジスタ部５００の出力は、シリアルデータ入出力端子１１（ＳＤＡＴＡ）からＳＣＬＫ毎にシリアルデータ入出力端子から出力される。
【００３９】
このようにして、読み出したいアドレスを指定してその読み出しデータをシリアル出力としてＳＤＡＴＡ端子から得ることができる。
【００４０】
次の読み出しデータのアドレスを指定するシリアルデータのシフトインでは、ＬＯＡＤパルスをＨｉからＬｏへ戻し、ＳＤＡＴＡ入出力端子の方向を切り替えてシリアルデータを入力する。このとき、ＴＢＩＴは“１”のままで良い。また、ＴＢＩＴのレジスタがあるアドレスのレジスタ３８０は、ＴＢＩＴ＝１でも書き込みを禁止しないので、ＴＢＩＴにはいつでも書き込み、ＴＢＩＴ＝０に戻すことができる。
【００４１】
以上に説明をしたように、３線シリアルデータのフォーマットでシリアルデータを受信し、アドレスにしたがってシリパラ変換して複数のデータセットを格納するレジスタ群を備える書き込み（データの受信のみの）回路において、すなわちフォーマットとしての読み出しモードがない場合でも、この集積化されたシリアルデータ受信回路を、検査としてのデータ読み出しができるようにした３線シリアルデータ読み出し回路を提供する。
【００４２】
従来は、３線シリアルデータ受信回路への書き込みが正しいかどうかは、このデータ読み出しを行なわないと、アナログ回路出力や、デジタル回路出力からの間接的な検査にならざるを得なかったが、本発明の３線シリアルデータ読み出し回路を半導体集積回路に搭載した場合、図４に示すように、アナログブロックやデジタルブロック、ＥＶＲ用のＲ−２Ｒの入力部へ送出される各格納レジスタ（シリパラ変換レジスタ）の出力（Ｘ，Ｙ，Ｚ）が、正しい値かどうかを、そのデータの読み出しを行なうことができるので、容易に検査が可能である。
【産業上の利用可能性】
【００４３】
シリアルデータ読み出し回路は、３線シリアルのシリアルデータフォーマットで、読み出しモードが無い場合でも、シリアルデータの入出力端子から検査モードとして容易に、書き込みデータのシリアル読み出しが可能な検査回路を提供するもので、大なる効果がある。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態のシリアルデータ読み出し回路の構成を示す回路図
【図２】図１のシリパラ変換データの格納レジスタ部３００の構成を示す回路図
【図３】図１のシリアルデータ読み出し回路の読み出し動作を説明するためのタイムチャート
【図４】図１のシリアルデータ読み出し回路を搭載した半導体集積回路の検査状態を説明するための図
【図５】従来の３線シリアルデータ書き込み回路の構成を示す回路図
【図６】図５の回路の動作を説明するためのタイムチャート
【符号の説明】
【００４５】
１１ シリアルデータ入出力端子
２０ シリアルクロック入力端子
３０ ＬＯＡＤパルス入力端子
１００ シフトレジスタ
１１０ アドレスデータ格納部
１２０ レジスタデータ格納部
３００ 格納レジスタ部
３５０ 読み出し信号作成部
４００ プリセットパルス作成部
５００ 読み出し用シフトレジスタ部
５５０ 読み出し用シフトレジスタ
６００ 読み出しバス
【特許請求の範囲】
【請求項１】
シリアルデータ入出力端子と、
前記入出力端子を介して入力されたシリアルデータを格納する第１のデータ格納用レジスタと、
前記第１のデータ格納用レジスタと接続し、与えられた読み出し信号に基づき、前記第１のデータ格納用レジスタに事前に格納されたデータが送出される読み出し用バスと、
前記読み出し用バスから出力されるデータを格納する第２のデータ格納用レジスタと
を備え、
前記第２のデータ格納用レジスタに格納されたデータを前記入出力端子を介して外部に出力することを特徴とするシリアルデータ読み出し回路。
【請求項２】
パルス信号を入力し、前記パルス信号に基づいて、プリセットパルス信号を生成するプリセットパルス信号生成部をさらに備え、
前記第２のデータ格納用レジスタは、前記プリセットパルスに従って前記読み出し用バスに送出されたデータを格納すると共に、格納されたデータを１ビット毎にシフトしながら出力することを特徴とする請求項１に記載のシリアルデータ読み出し回路。
【請求項３】
前記読み出し信号は、前記シリアルデータと同一のフォーマットを有し、且つ、読み出しデータのアドレスのみを指定するシリアルデータから生成されることを特徴とする請求項１又は２に記載のシリアルデータ読み出し回路。
【請求項４】
シリアルデータ入出力端子を介して第１のシリアルデータを入力し、あらかじめ指定されたアドレス毎に格納する第１のステップと、
前記シリアルデータと同一のフォーマットを有し、且つ、アドレスのみ指定する第２のシリアルデータを前記入出力端子を介して入力する第２のステップと、
前記第２のシリアルデータで指定されたアドレスに従って、前記第１のステップで格納されたデータを前記入出力端子を介して出力する第３のステップと
を含むことを特徴とするシリアルデータ読み出し方法。
【請求項５】
前記第１及び第２のシリアルデータは、データ部とアドレス部とから構成され、前記第２のシリアルデータのデータ部は無効であることを特徴とする請求項３に記載のシリアルデータ読み出し方法。
【請求項１】
シリアルデータ入出力端子と、
前記入出力端子を介して入力されたシリアルデータを格納する第１のデータ格納用レジスタと、
前記第１のデータ格納用レジスタと接続し、与えられた読み出し信号に基づき、前記第１のデータ格納用レジスタに事前に格納されたデータが送出される読み出し用バスと、
前記読み出し用バスから出力されるデータを格納する第２のデータ格納用レジスタと
を備え、
前記第２のデータ格納用レジスタに格納されたデータを前記入出力端子を介して外部に出力することを特徴とするシリアルデータ読み出し回路。
【請求項２】
パルス信号を入力し、前記パルス信号に基づいて、プリセットパルス信号を生成するプリセットパルス信号生成部をさらに備え、
前記第２のデータ格納用レジスタは、前記プリセットパルスに従って前記読み出し用バスに送出されたデータを格納すると共に、格納されたデータを１ビット毎にシフトしながら出力することを特徴とする請求項１に記載のシリアルデータ読み出し回路。
【請求項３】
前記読み出し信号は、前記シリアルデータと同一のフォーマットを有し、且つ、読み出しデータのアドレスのみを指定するシリアルデータから生成されることを特徴とする請求項１又は２に記載のシリアルデータ読み出し回路。
【請求項４】
シリアルデータ入出力端子を介して第１のシリアルデータを入力し、あらかじめ指定されたアドレス毎に格納する第１のステップと、
前記シリアルデータと同一のフォーマットを有し、且つ、アドレスのみ指定する第２のシリアルデータを前記入出力端子を介して入力する第２のステップと、
前記第２のシリアルデータで指定されたアドレスに従って、前記第１のステップで格納されたデータを前記入出力端子を介して出力する第３のステップと
を含むことを特徴とするシリアルデータ読み出し方法。
【請求項５】
前記第１及び第２のシリアルデータは、データ部とアドレス部とから構成され、前記第２のシリアルデータのデータ部は無効であることを特徴とする請求項３に記載のシリアルデータ読み出し方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００７−７２９２３（Ｐ２００７−７２９２３Ａ）
【公開日】平成１９年３月２２日（２００７．３．２２）
【国際特許分類】
【出願番号】特願２００５−２６１５４７（Ｐ２００５−２６１５４７）
【出願日】平成１７年９月９日（２００５．９．９）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年３月２２日（２００７．３．２２）
【国際特許分類】
【出願日】平成１７年９月９日（２００５．９．９）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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