シリアルパラレル変換システムの異常検出装置及び異常検出方法
【課題】シリアルパラレル変換システムにおけるシリアル信号の変換処理に影響を与えることなく短時間で確実にＲＡＭの異常を検出する。
【解決手段】シリアル信号をパラレル信号に変換するシリアルパラレル変換回路１０１とＲＡＭ１２２の異常を検出する自己診断回路１０５と前記自己診断回路１０５で検出されたエラー情報が入力されるエラー制御部１０９とを備えたシリアルパラレル変換部１００と、前記シリアルパラレル変換回路１０１で変換されたパラレル信号が書き込まれるＲＡＭ１２２とを有するシリアルパラレル変換システムの異常検出装置において、前記自己診断回路１０５は前記シリアルパラレル変換回路１０１におけるシリアルパラレル変換処理期間にＲＡＭ１２２の異常診断をおこなう。
【解決手段】シリアル信号をパラレル信号に変換するシリアルパラレル変換回路１０１とＲＡＭ１２２の異常を検出する自己診断回路１０５と前記自己診断回路１０５で検出されたエラー情報が入力されるエラー制御部１０９とを備えたシリアルパラレル変換部１００と、前記シリアルパラレル変換回路１０１で変換されたパラレル信号が書き込まれるＲＡＭ１２２とを有するシリアルパラレル変換システムの異常検出装置において、前記自己診断回路１０５は前記シリアルパラレル変換回路１０１におけるシリアルパラレル変換処理期間にＲＡＭ１２２の異常診断をおこなう。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は原子力プラント等の計装システムに用いられるシリアルパラレル変換システムの異常検出装置及び異常検出方法に関する。
【背景技術】
【０００２】
原子力プラント等の計装システムは、プラントからの放射線量、流量、温度等の各種プロセス信号が入力され、それらを処理することで、プラントの監視、制御をおこなっている。
【０００３】
計装システムはシリアルパラレル変換システムを備えており、プラントからのプロセス信号はシリアル伝送信号としてシリアルパラレル変換システムに入力され、シリアルパラレル変換部によりパラレル伝送信号に変換され、そのパラレルデータはＲＡＭに保存される。ＲＡＭに保存されたパラレルデータは、その後の処理のために、適宜読み出され、再びシリアル伝送信号に変換した後、計装システムの演算処理部等に伝送される。
【０００４】
また、シリアルパラレル変換システムでは、ＲＡＭの異常を専用のソフトウェアで検出し、異常が検出されたＲＡＭを正常なＲＡＭに交換するか、又はシリアルパラレル変換システムを多重化し故障したシステムを正常なシステムに切り替え、故障したＲＡＭを交換して正常動作に復帰させることがおこなわれている（特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−８１９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、従来のシリアルパラレル変換システムでは、ＲＡＭの異常を検出する際に専用のソフトウェアが用いられているが、シリアルパラレル変換システムにおける信号処理に影響を与えることなく、異常診断を実行することは困難であった。また、従来の異常検出処理はＣＰＵに所定の負担をかけるとともに、異常診断に所要の時間を要し、その間のデータが喪失する可能性もあった。特に、プラントからの放射線量、流量、温度等の各種プロセス信号が連続的に入力される原子力プラントの計装システムでは、このような異常検出処理時間の長期化及びデータ喪失は重大事故につながる危険性があった。
【０００７】
本発明は上記課題を解決するためになされたものであり、プラントからの放射線量、流量、温度等の各種プロセス信号が連続的に入力される原子力プラントの計装システムにおいて、シリアルパラレル変換システムにおけるシリアル信号の変換処理に影響を与えることなく短時間で確実にＲＡＭの異常を検出することができるとともに、ＲＡＭの異常を検出した場合もシリアルパラレル変換システムを中断することなく継続的に使用することができるシリアルパラレル変換システムの異常検出装置及び異常検出方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明に係るシリアルパラレル変換システムの異常検出装置は、シリアル信号をパラレル信号に変換するシリアルパラレル変換回路とＲＡＭの異常を検出する自己診断回路と前記自己診断回路で検出されたエラー情報が入力されるエラー制御部とを備えたシリアルパラレル変換部と、前記シリアルパラレル変換回路で変換されたパラレル信号が書き込まれるＲＡＭとを有するシリアルパラレル変換システムの異常検出装置において、前記自己診断回路は前記シリアルパラレル変換回路におけるシリアルパラレル変換処理期間にＲＡＭの異常診断をおこなうことを特徴とする。
【０００９】
また、本発明に係るシリアルパラレル変換システムの異常検出装置は、シリアル信号をパラレル信号に変換するシリアルパラレル変換回路とＲＡＭの異常を検出する自己診断回路と前記自己診断回路で検出されたエラー情報が入力されるエラー制御部とＲＡＭアクセス切替回路とを備えたシリアルパラレル変換部と、パラレル信号をシリアル信号に変換するパラレルシリアル変換回路とＲＡＭの異常を検出する自己診断回路と前記自己診断回路で検出されたエラー情報が入力されるエラー制御部とエラー情報出力回路とＲＡＭアクセス切替回路とを備えたパラレルシリアル変換部と、前記シリアルパラレル変換回路で変換されたパラレル信号の書き込み及び読み出しがおこなわれるＲＡＭ及び代替ＲＡＭと、を有するシリアルパラレル変換システムの異常検出装置において、前記シリアルパラレル変換部とパラレルシリアル変換部の自己診断回路は、前記シリアルパラレル変換回路におけるシリアルパラレル変換処理期間にＲＡＭの異常診断をおこない、前記シリアルパラレル変換部又はパラレルシリアル変換部の自己診断回路が当該ＲＡＭの異常を検出した場合、前記シリアルパラレル変換部及びパラレルシリアル変換部のＲＡＭアクセス切替回路は当該ＲＡＭから代替ＲＡＭにデータパスを切替えることを特徴とする。
【００１０】
また、本発明に係るシリアルパラレル変換システムの異常検出方法は、本発明に係るシリアルパラレル変換システムの異常検出装置を用いて、シリアルパラレル変換処理期間にＲＡＭの異常診断をおこなうことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、シリアルパラレル変換システムにおけるシリアルパラレル変換処理期間の一部を有効に活用することにより、シリアル信号の変換処理に影響を与えることなく短時間で確実にＲＡＭの異常を検出するとともに、ＲＡＭの異常を検出した場合もシリアルパラレル変換システムを中断することなく継続的に使用することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係るシリアルパラレル変換システムの全体構成図。
【図２】本発明の実施形態に係るＲＡＭアクセス切替回路の構成図。
【図３】本発明の実施形態に係る自己診断回路における異常検出期間のタイミングチャート図。
【図４】本発明の実施形態に係るシリアルパラレル変換部における自己診断回路のタイミングチャート図。
【図５】本発明の実施形態に係るパラレルシリアル変換部における自己診断回路のタイミングチャート図。
【図６】本発明の実施形態に係るシリアルパラレル変換部における異常動作切り替えタイミングチャート図。
【図７】本発明の実施形態に係るシリアルパラレル変換部及びパラレルシリアル変換部における異常動作切り替えタイミングチャート図。
【図８】本発明の実施形態に係るエラー情報の構成図。
【発明を実施するための形態】
【００１３】
以下、本発明に係るシリアルパラレル変換システムの故障検出装置の実施形態について、図面を参照して説明する。
【００１４】
（構成）
図１は本実施形態に係るシリアルパラレル変換システムの全体構成図である。
本実施形態に係るシリアルパラレル変換システムは、シリアルパラレル変換回路１０１〜１０４、自己診断回路１０５〜１０８、エラー制御部１０９、ＲＡＭアクセス切替回路１１０とからなるシリアルパラレル変換部１００と、シリアルパラレル変換回路１０１〜１０４で変換されたパラレル信号が書き込まれるＲＡＭ１２２〜１２５と、代替ＲＡＭ１２６とから構成される。
【００１５】
また、本実施形態では、データ読み出し用のパラレルシリアル変換部１１１が設けられており、このパラレルシリアル変換部１１１は、エラー制御部１１２、ＲＡＭアクセス切替回路１１３、自己診断回路１１４〜１１７、エラー情報出力回路１３１〜１３４、パラレルシリアル変換回路１１８〜１２１から構成されている。
上記シリアルパラレル変換部１００及びパラレルシリアル変換部１１１は、通常、ＦＰＧＡ（Field Programmable Gate Array）が用いられている。
【００１６】
なお、図１では４つのデータパスを示しているが、これは単なる例示であって、１又は４以上でもよい。また、ＲＡＭ１２２〜１２５及び代替ＲＡＭ１２６はデュアルポートＲＡＭ又はシングルポートＲＡＭが用いられる。
【００１７】
このように、シリアルパラレル変換部１００は、シリアルデータをパラレル化しＲＡＭへデータを書き込み、パラレルシリアル変換部１１１はＲＡＭからデータを読み出しデータをシリアル化して出力する。
【００１８】
シリアルパラレル変換部１００において、自己診断回路１０５〜１０８はそれぞれに対応するＲＡＭ１２２〜１２５の自己診断を実行する。自己診断回路１０５〜１０８は前段のシリアルパラレル変換回路１０１〜１０４において実行されるシリアルパラレル変換処理期間の一部を利用して自己診断を実行する。
【００１９】
エラー制御部１０９は、自己診断回路１０５〜１０８で検出したエラー情報をパラレルシリアル変換部１１１のエラー制御部１１２に出力し、またエラーが発生したＲＡＭに対してデータパスの切り替えを実行するための情報をＲＡＭアクセス切替回路１１０に出力する。
パラレルシリアル変換部１１１はＲＡＭからデータを読み出し、パラレルシリアル変換回路１１８〜１２１でパラレルシリアル変換を実行し外部へシリアルデータを出力する。
【００２０】
パラレルシリアル変換部１１１においても同様に、自己診断回路１１４〜１１７はそれぞれに対応するＲＡＭ１２２〜１２５の自己診断を実行する。エラー制御部１１２は自己診断回路１１４〜１１７で検出したエラー情報が入力されるとともにシリアルパラレル変換部１００のエラー制御部１０９とエラー情報を共有し、故障発生時にＲＡＭアクセス切替回路１１３にエラー情報を出力し、データパスの切り替えを実行する。
また、エラー情報はエラー情報出力回路１３１〜１３４に入力され、外部へ出力される。
【００２１】
次に、本実施形態に係るシリアルパラレル変換システムを構成する各要素の作用を説明する。
（シリアルパラレル変換部１００及びパラレルシリアル変換部１１１）
上述したリアルパラレル変換システムにおいて、通常動作時は、シリアルパラレル変換部１００に入力されるシリアルデータはシリアルパラレル変換回路１０１で変換された後、ＲＡＭ１２２に書き込まれ、パラレルシリアル変換部１１１はＲＡＭ１２２に書き込まれたデータを読み出し、パラレルシリアル変換回路１１８より外部へシリアルデータとして出力する。
【００２２】
一方、シリアルパラレル変換中に、後述する自己診断回路１０５によってＲＡＭ１２２の異常又は故障が検出された場合、それ以降のデータはＲＡＭアクセス切替回路１１０によって代替ＲＡＭ１２６にデータが書き込まれる。パラレルシリアル変換部１１１は、エラー制御部１０９、１１２を介してエラー情報を取得し、ＲＡＭアクセス切替回路１１３によりデータパスを切り替え、代替ＲＡＭ１２６に書き込まれたデータを読み出し、エラー情報出力回路１２２及びパラレルシリアル変換回路１１８を介してシリアルデータとしてデータを外部へ出力する。
【００２３】
同様に、パラレルシリアル変換部１１１において、自己診断回路１１４がＲＡＭ１２２の異常を検出した場合、エラー制御部１１２、エラー制御部１０９を介して、シリアルパラレル変換回路からのデータをＲＡＭアクセス切替回路１１０によって代替ＲＡＭ１２６に書き込ませ、ＲＡＭアクセス切替回路１１３によって、代替ＲＡＭ１２６に書き込まれたデータを読み出す。
【００２４】
（ＲＡＭアクセス切替回路１１０、１１３）
図２はＲＡＭアクセス切替回路１１０、１１３の構成図であり、ＲＡＭアクセス切替回路１１０はＲＡＭの正常／異常に応じて経路を切り替えるセレクター２０４〜２０７を有し、ＲＡＭアクセス切替回路１１３は同様にセレクター２１０〜２１３を有している。セレクター２０４〜２０７にはシリアルパラレル変換回路１０１〜１０４で変換されたパラレルデータ２００〜２０３が入力され、セレクター２１０〜２１３にはＲＡＭ（Ａ）〜ＲＡＭ（Ｄ）又は代替ＲＡＭから読み出したデータが入力され、自己診断回路１１７〜１１５にデータ２１６〜２１９を出力する。
【００２５】
例えば、シリアルパラレル変換部１００のシリアルパラレル変換回路１０１で変換されたパラレルデータ２００は自己診断回路１０５を介してセレクター２０４に入力される。その際、ＲＡＭアクセス切替回路１１０は、自己診断回路１０５によりＲＡＭ（Ａ）１２２が正常と判断されればデータ２００をＲＡＭ（Ａ）１２２に書き込む。一方、ＲＡＭ（Ａ）１２２の異常が検出されれば、セレクター２０４によりデータパスを切り替え代替ＲＡＭ１２６にデータを書き込む。
【００２６】
同様に、パラレルシリアル変換部１１１においても、例えば、ＲＡＭ（Ａ）１２２が正常であれば、セレクター２１０はＲＡＭ（Ａ）１２２に格納されているデータを読み出し、自己診断回路１０５又は１１４がＲＡＭ（Ａ）１２２の異常を検出すれば、ＲＡＭアクセス切替回路１１３はセレクター２１０によりデータパスを切り替え、データが格納されている代替ＲＡＭ１２６からデータを読み出す。
【００２７】
（自己診断回路）
図３〜図７により自己診断回路の構成及び作用を説明する。
図３は自己診断回路における異常検出期間のタイミングチャート図である。
シリアルパラレル変換部１００では、シリアルクロック４００に対して、シリアルデータ４０１が同期して出力される。パラレルデータ４０２は、シリアルパラレル変換回路１０１、１０２、１０３、１０４が内部バスとして出力するデータ（データＡ４０３、データＢ４０６、データＣ４０７、データＤ４０８…）となる。図３では一例として８ビットのシリアルパラレル変換を示す。
【００２８】
例えば、パラレル変換後のデータＢ４０６において、変換後８シリアルクロック分の時間であるＴａ４０４＋Ｔｂ４０５期間中にパラレルデータをラッチするが、そのうち、ＲＡＭにデータを書き込む処理はＴａ４０４期間におこなわれるため、Ｔｂ４０５期間をＲＡＭの異常診断に用いることができる。
【００２９】
このように、シリアルパラレル変換部１００内部での次のパラレルデータが確定するまでのＴｂ４０５時間中に、すなわち各パラレルデータを得るための変換処理期間のうち、ＲＡＭに書き込む処理をおこなうＴａ４０４期間を除いたＴｂ４０５期間中に、自己診断回路１０５〜１０８は、それぞれＲＡＭ（Ａ）１２２〜ＲＡＭ（Ｄ）１２５の自己診断を実行する。
【００３０】
なお、図３ではシリアルクロックの８クロック分のデータをパラレル変換しているが、内部バスを３２ビットにすれば図３の４倍の内部処理時間を取れることとなる。本実施形態は８ビットのシリアルパラレル変換に限定するものではない。
【００３１】
一方、パラレルシリアル変換部１１１では、Ｔａ４０４で書込み側のデータが確定しているのでＴc４０９期間にＲＡＭからデータを読み出す。書込み側と同様に次のデータが確定するまでのＴｄ―Ｔａ期間中に自己診断回路１１４〜１１７はＲＡＭ（Ａ）１２２〜、ＲＡＭ（Ｄ）１２５の自己診断を実行する。
なお、この自己診断により各ＲＡＭの内部異常及びＲＡＭの接続配線の異常を検出することができる。
【００３２】
次に、図４によりシリアルパラレル変換部１００における自己診断方法を説明する。
システムクロック５００は、シリアルクロック４００よりも動作周波数が早いものを選択すると処理速度は向上する。図５ではシステムクロック５００はシリアルクロック４００の約２倍の周波数で示している。
【００３３】
ここで自己診断時はＴｂ４０５期間に終了させる必要があるため、シリアルクロック４００とシステムクロック５００をＴｂ４０５期間内にアクセスが完了するように選択する。リード・ライト信号５０２は“０”でリード“１”でライトを示す。
【００３４】
自己診断は読み取り・書込み・読み取りを１セットとして動作する。当該動作は同一のアドレスに対して実行し、例えば、アドレス５０３のアドレスＡ５０８に対して読み出したデータＡ５０５をラッチしデータ５０４のデータＢ５０６としてＲＡＭにデータを書込み、読み出したデータＣ５０７がデータＡと一致していた場合正常動作と判断する。正常動作の場合次のＴｂ４０５期間はアドレスＡをインクリメントした値であるアドレスＡ＋１のアドレスに対して実行する。
一方、図５にパラレルシリアル変換部１１１における自己診断方法を示す。動作は上記のシリアルパラレル変換部１００と同等であるが自己診断期間がＴｄ−Ｔａ期間となる。
【００３５】
（エラー制御）
自己診断回路によって異常が検出されたときの処理を、図６の異常動作切り替えタイミングチャート図を用いて説明する。
【００３６】
自己診断回路１０５〜１０８において、データＡ５０５とデータＣ５０７の値が一致しない場合に６０１のタイミングで、異常信号検出フラグＡ６００を有効にする。異常信号検出フラグＡ６００はエラー制御部１０９、１１２に出力される。
自己診断回路１１４〜１１７も同様に異常信号検出フラグＡ６００を有効にし、エラー制御部１０９、１１２に出力される。
【００３７】
図７はシリアルパラレル変換部１００とパラレルシリアル変換部１１１において、それぞれ異常を検出した場合の異常動作切り替えタイミングチャート図である。
異常検出フラグＢ７００はパラレルシリアル変換部１１１の自己診断回路１１４〜１１７が出力する異常信号検出フラグである。ここで、異常検出フラグＡ６００及び異常検出フラグＢ７００は、それぞれのフラグをエラー制御部１０９、１１２に出力し、エラー制御１０９、１１２は内部フラグであるバス切り替えフラグ７０１を共通の内部フラグとして搭載している。バス切り替えフラグ７０１はＲＡＭアクセス切り替え回路１１０、１１３に出力され、異常検出したパスに対して代替ＲＡＭ１２６へデータパスが切り替えられる。
【００３８】
（エラー情報出力回路）
エラー情報は自己診断回路１０５〜１０８および１１４〜１１７からエラー制御部１０９、１１２に出力される情報であり、それらの情報はエラー情報出力回路１２２〜１２５に入力される。
【００３９】
図８にエラー情報のフォーマットを示す。エラーフラグヘッダ３００は通常データとエラー情報を区別するための情報である。当該情報はユーザが任意に決定し、エラー情報と判断する。故障パス番号３０１は、シリアルパラレル変換データパスのうち何番目のデータパスに相当するか判断するものである。故障アドレス３０２は、故障と判断したＲＡＭのアドレスを示す。書込みパス故障３０３は、書込み側が故障したときに有効となるフラグである。読み込みパス故障３０４は読み込み側が故障したときに有効となるフラグである。書込みパス故障３０３、読み込みパス故障３０４により故障発生場所の詳細を判断することができる。
【００４０】
このような情報が付加されたエラー情報は、パラレルシリアル変換回路を介してシリアルデータとともに外部へ伝送され、異常検出箇所の特定及びその後のメンテナンス作業に用いられる。
【００４１】
（効果）
以上説明したように、本実施形態によれば、シリアルパラレル変換システムにおけるシリアルパラレル変換処理期間の一部を有効に活用することにより、シリアル信号の変換処理に影響を与えることなく短時間で確実にＲＡＭの異常を検出するとともに、ＲＡＭの異常を検出した場合もシリアルパラレル変換システムを中断することなく継続的に使用することができるため、シリアルパラレル変換システムが搭載された計装システムの信頼性を大幅に改善することができる。
【００４２】
また、各パラレルデータの変換毎に自己診断をおこなうので、各ＲＡＭの内部異常及び配線等の異常を早期に検出することが可能となり、データの損失を最小限に抑えることができる信頼性の高いシリアルパラレル変換システムを実現することができる。
【００４３】
さらに、各ＲＡＭの内部異常及び配線異常を個々に把握できるため、故障箇所及び故障状態を容易に短時間で検出することが可能となり、メンテナンス作業の短縮化、低コスト化を図ることができる。
【符号の説明】
【００４４】
１００…シリアルパラレル変換部、１０１〜１０４…シリアルパラレル変換回路、１０５〜１０８，１１４〜１１７…自己診断回路、１０９，１１２…エラー制御部、１１０，１１３…ＲＡＭアクセス切替回路、１２２〜１２５…ＲＡＭ、１２６…代替ＲＡＭ、１１１…パラレルシリアル変換部、１１８〜１２１…パラレルシリアル変換回路、１３１〜１３４…エラー情報出力回路、２００〜２０３，２１６〜２１９…データ、２０４〜２０７、２１０〜２１３…セレクター、４００…シリアルクロック、４０１…シリアルデータ、４０２…パラレルデータ、５００…システムクロック、５０２…リード・ライト信号、６００，７００…異常検出フラグ。
【技術分野】
【０００１】
本発明は原子力プラント等の計装システムに用いられるシリアルパラレル変換システムの異常検出装置及び異常検出方法に関する。
【背景技術】
【０００２】
原子力プラント等の計装システムは、プラントからの放射線量、流量、温度等の各種プロセス信号が入力され、それらを処理することで、プラントの監視、制御をおこなっている。
【０００３】
計装システムはシリアルパラレル変換システムを備えており、プラントからのプロセス信号はシリアル伝送信号としてシリアルパラレル変換システムに入力され、シリアルパラレル変換部によりパラレル伝送信号に変換され、そのパラレルデータはＲＡＭに保存される。ＲＡＭに保存されたパラレルデータは、その後の処理のために、適宜読み出され、再びシリアル伝送信号に変換した後、計装システムの演算処理部等に伝送される。
【０００４】
また、シリアルパラレル変換システムでは、ＲＡＭの異常を専用のソフトウェアで検出し、異常が検出されたＲＡＭを正常なＲＡＭに交換するか、又はシリアルパラレル変換システムを多重化し故障したシステムを正常なシステムに切り替え、故障したＲＡＭを交換して正常動作に復帰させることがおこなわれている（特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−８１９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、従来のシリアルパラレル変換システムでは、ＲＡＭの異常を検出する際に専用のソフトウェアが用いられているが、シリアルパラレル変換システムにおける信号処理に影響を与えることなく、異常診断を実行することは困難であった。また、従来の異常検出処理はＣＰＵに所定の負担をかけるとともに、異常診断に所要の時間を要し、その間のデータが喪失する可能性もあった。特に、プラントからの放射線量、流量、温度等の各種プロセス信号が連続的に入力される原子力プラントの計装システムでは、このような異常検出処理時間の長期化及びデータ喪失は重大事故につながる危険性があった。
【０００７】
本発明は上記課題を解決するためになされたものであり、プラントからの放射線量、流量、温度等の各種プロセス信号が連続的に入力される原子力プラントの計装システムにおいて、シリアルパラレル変換システムにおけるシリアル信号の変換処理に影響を与えることなく短時間で確実にＲＡＭの異常を検出することができるとともに、ＲＡＭの異常を検出した場合もシリアルパラレル変換システムを中断することなく継続的に使用することができるシリアルパラレル変換システムの異常検出装置及び異常検出方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明に係るシリアルパラレル変換システムの異常検出装置は、シリアル信号をパラレル信号に変換するシリアルパラレル変換回路とＲＡＭの異常を検出する自己診断回路と前記自己診断回路で検出されたエラー情報が入力されるエラー制御部とを備えたシリアルパラレル変換部と、前記シリアルパラレル変換回路で変換されたパラレル信号が書き込まれるＲＡＭとを有するシリアルパラレル変換システムの異常検出装置において、前記自己診断回路は前記シリアルパラレル変換回路におけるシリアルパラレル変換処理期間にＲＡＭの異常診断をおこなうことを特徴とする。
【０００９】
また、本発明に係るシリアルパラレル変換システムの異常検出装置は、シリアル信号をパラレル信号に変換するシリアルパラレル変換回路とＲＡＭの異常を検出する自己診断回路と前記自己診断回路で検出されたエラー情報が入力されるエラー制御部とＲＡＭアクセス切替回路とを備えたシリアルパラレル変換部と、パラレル信号をシリアル信号に変換するパラレルシリアル変換回路とＲＡＭの異常を検出する自己診断回路と前記自己診断回路で検出されたエラー情報が入力されるエラー制御部とエラー情報出力回路とＲＡＭアクセス切替回路とを備えたパラレルシリアル変換部と、前記シリアルパラレル変換回路で変換されたパラレル信号の書き込み及び読み出しがおこなわれるＲＡＭ及び代替ＲＡＭと、を有するシリアルパラレル変換システムの異常検出装置において、前記シリアルパラレル変換部とパラレルシリアル変換部の自己診断回路は、前記シリアルパラレル変換回路におけるシリアルパラレル変換処理期間にＲＡＭの異常診断をおこない、前記シリアルパラレル変換部又はパラレルシリアル変換部の自己診断回路が当該ＲＡＭの異常を検出した場合、前記シリアルパラレル変換部及びパラレルシリアル変換部のＲＡＭアクセス切替回路は当該ＲＡＭから代替ＲＡＭにデータパスを切替えることを特徴とする。
【００１０】
また、本発明に係るシリアルパラレル変換システムの異常検出方法は、本発明に係るシリアルパラレル変換システムの異常検出装置を用いて、シリアルパラレル変換処理期間にＲＡＭの異常診断をおこなうことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、シリアルパラレル変換システムにおけるシリアルパラレル変換処理期間の一部を有効に活用することにより、シリアル信号の変換処理に影響を与えることなく短時間で確実にＲＡＭの異常を検出するとともに、ＲＡＭの異常を検出した場合もシリアルパラレル変換システムを中断することなく継続的に使用することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係るシリアルパラレル変換システムの全体構成図。
【図２】本発明の実施形態に係るＲＡＭアクセス切替回路の構成図。
【図３】本発明の実施形態に係る自己診断回路における異常検出期間のタイミングチャート図。
【図４】本発明の実施形態に係るシリアルパラレル変換部における自己診断回路のタイミングチャート図。
【図５】本発明の実施形態に係るパラレルシリアル変換部における自己診断回路のタイミングチャート図。
【図６】本発明の実施形態に係るシリアルパラレル変換部における異常動作切り替えタイミングチャート図。
【図７】本発明の実施形態に係るシリアルパラレル変換部及びパラレルシリアル変換部における異常動作切り替えタイミングチャート図。
【図８】本発明の実施形態に係るエラー情報の構成図。
【発明を実施するための形態】
【００１３】
以下、本発明に係るシリアルパラレル変換システムの故障検出装置の実施形態について、図面を参照して説明する。
【００１４】
（構成）
図１は本実施形態に係るシリアルパラレル変換システムの全体構成図である。
本実施形態に係るシリアルパラレル変換システムは、シリアルパラレル変換回路１０１〜１０４、自己診断回路１０５〜１０８、エラー制御部１０９、ＲＡＭアクセス切替回路１１０とからなるシリアルパラレル変換部１００と、シリアルパラレル変換回路１０１〜１０４で変換されたパラレル信号が書き込まれるＲＡＭ１２２〜１２５と、代替ＲＡＭ１２６とから構成される。
【００１５】
また、本実施形態では、データ読み出し用のパラレルシリアル変換部１１１が設けられており、このパラレルシリアル変換部１１１は、エラー制御部１１２、ＲＡＭアクセス切替回路１１３、自己診断回路１１４〜１１７、エラー情報出力回路１３１〜１３４、パラレルシリアル変換回路１１８〜１２１から構成されている。
上記シリアルパラレル変換部１００及びパラレルシリアル変換部１１１は、通常、ＦＰＧＡ（Field Programmable Gate Array）が用いられている。
【００１６】
なお、図１では４つのデータパスを示しているが、これは単なる例示であって、１又は４以上でもよい。また、ＲＡＭ１２２〜１２５及び代替ＲＡＭ１２６はデュアルポートＲＡＭ又はシングルポートＲＡＭが用いられる。
【００１７】
このように、シリアルパラレル変換部１００は、シリアルデータをパラレル化しＲＡＭへデータを書き込み、パラレルシリアル変換部１１１はＲＡＭからデータを読み出しデータをシリアル化して出力する。
【００１８】
シリアルパラレル変換部１００において、自己診断回路１０５〜１０８はそれぞれに対応するＲＡＭ１２２〜１２５の自己診断を実行する。自己診断回路１０５〜１０８は前段のシリアルパラレル変換回路１０１〜１０４において実行されるシリアルパラレル変換処理期間の一部を利用して自己診断を実行する。
【００１９】
エラー制御部１０９は、自己診断回路１０５〜１０８で検出したエラー情報をパラレルシリアル変換部１１１のエラー制御部１１２に出力し、またエラーが発生したＲＡＭに対してデータパスの切り替えを実行するための情報をＲＡＭアクセス切替回路１１０に出力する。
パラレルシリアル変換部１１１はＲＡＭからデータを読み出し、パラレルシリアル変換回路１１８〜１２１でパラレルシリアル変換を実行し外部へシリアルデータを出力する。
【００２０】
パラレルシリアル変換部１１１においても同様に、自己診断回路１１４〜１１７はそれぞれに対応するＲＡＭ１２２〜１２５の自己診断を実行する。エラー制御部１１２は自己診断回路１１４〜１１７で検出したエラー情報が入力されるとともにシリアルパラレル変換部１００のエラー制御部１０９とエラー情報を共有し、故障発生時にＲＡＭアクセス切替回路１１３にエラー情報を出力し、データパスの切り替えを実行する。
また、エラー情報はエラー情報出力回路１３１〜１３４に入力され、外部へ出力される。
【００２１】
次に、本実施形態に係るシリアルパラレル変換システムを構成する各要素の作用を説明する。
（シリアルパラレル変換部１００及びパラレルシリアル変換部１１１）
上述したリアルパラレル変換システムにおいて、通常動作時は、シリアルパラレル変換部１００に入力されるシリアルデータはシリアルパラレル変換回路１０１で変換された後、ＲＡＭ１２２に書き込まれ、パラレルシリアル変換部１１１はＲＡＭ１２２に書き込まれたデータを読み出し、パラレルシリアル変換回路１１８より外部へシリアルデータとして出力する。
【００２２】
一方、シリアルパラレル変換中に、後述する自己診断回路１０５によってＲＡＭ１２２の異常又は故障が検出された場合、それ以降のデータはＲＡＭアクセス切替回路１１０によって代替ＲＡＭ１２６にデータが書き込まれる。パラレルシリアル変換部１１１は、エラー制御部１０９、１１２を介してエラー情報を取得し、ＲＡＭアクセス切替回路１１３によりデータパスを切り替え、代替ＲＡＭ１２６に書き込まれたデータを読み出し、エラー情報出力回路１２２及びパラレルシリアル変換回路１１８を介してシリアルデータとしてデータを外部へ出力する。
【００２３】
同様に、パラレルシリアル変換部１１１において、自己診断回路１１４がＲＡＭ１２２の異常を検出した場合、エラー制御部１１２、エラー制御部１０９を介して、シリアルパラレル変換回路からのデータをＲＡＭアクセス切替回路１１０によって代替ＲＡＭ１２６に書き込ませ、ＲＡＭアクセス切替回路１１３によって、代替ＲＡＭ１２６に書き込まれたデータを読み出す。
【００２４】
（ＲＡＭアクセス切替回路１１０、１１３）
図２はＲＡＭアクセス切替回路１１０、１１３の構成図であり、ＲＡＭアクセス切替回路１１０はＲＡＭの正常／異常に応じて経路を切り替えるセレクター２０４〜２０７を有し、ＲＡＭアクセス切替回路１１３は同様にセレクター２１０〜２１３を有している。セレクター２０４〜２０７にはシリアルパラレル変換回路１０１〜１０４で変換されたパラレルデータ２００〜２０３が入力され、セレクター２１０〜２１３にはＲＡＭ（Ａ）〜ＲＡＭ（Ｄ）又は代替ＲＡＭから読み出したデータが入力され、自己診断回路１１７〜１１５にデータ２１６〜２１９を出力する。
【００２５】
例えば、シリアルパラレル変換部１００のシリアルパラレル変換回路１０１で変換されたパラレルデータ２００は自己診断回路１０５を介してセレクター２０４に入力される。その際、ＲＡＭアクセス切替回路１１０は、自己診断回路１０５によりＲＡＭ（Ａ）１２２が正常と判断されればデータ２００をＲＡＭ（Ａ）１２２に書き込む。一方、ＲＡＭ（Ａ）１２２の異常が検出されれば、セレクター２０４によりデータパスを切り替え代替ＲＡＭ１２６にデータを書き込む。
【００２６】
同様に、パラレルシリアル変換部１１１においても、例えば、ＲＡＭ（Ａ）１２２が正常であれば、セレクター２１０はＲＡＭ（Ａ）１２２に格納されているデータを読み出し、自己診断回路１０５又は１１４がＲＡＭ（Ａ）１２２の異常を検出すれば、ＲＡＭアクセス切替回路１１３はセレクター２１０によりデータパスを切り替え、データが格納されている代替ＲＡＭ１２６からデータを読み出す。
【００２７】
（自己診断回路）
図３〜図７により自己診断回路の構成及び作用を説明する。
図３は自己診断回路における異常検出期間のタイミングチャート図である。
シリアルパラレル変換部１００では、シリアルクロック４００に対して、シリアルデータ４０１が同期して出力される。パラレルデータ４０２は、シリアルパラレル変換回路１０１、１０２、１０３、１０４が内部バスとして出力するデータ（データＡ４０３、データＢ４０６、データＣ４０７、データＤ４０８…）となる。図３では一例として８ビットのシリアルパラレル変換を示す。
【００２８】
例えば、パラレル変換後のデータＢ４０６において、変換後８シリアルクロック分の時間であるＴａ４０４＋Ｔｂ４０５期間中にパラレルデータをラッチするが、そのうち、ＲＡＭにデータを書き込む処理はＴａ４０４期間におこなわれるため、Ｔｂ４０５期間をＲＡＭの異常診断に用いることができる。
【００２９】
このように、シリアルパラレル変換部１００内部での次のパラレルデータが確定するまでのＴｂ４０５時間中に、すなわち各パラレルデータを得るための変換処理期間のうち、ＲＡＭに書き込む処理をおこなうＴａ４０４期間を除いたＴｂ４０５期間中に、自己診断回路１０５〜１０８は、それぞれＲＡＭ（Ａ）１２２〜ＲＡＭ（Ｄ）１２５の自己診断を実行する。
【００３０】
なお、図３ではシリアルクロックの８クロック分のデータをパラレル変換しているが、内部バスを３２ビットにすれば図３の４倍の内部処理時間を取れることとなる。本実施形態は８ビットのシリアルパラレル変換に限定するものではない。
【００３１】
一方、パラレルシリアル変換部１１１では、Ｔａ４０４で書込み側のデータが確定しているのでＴc４０９期間にＲＡＭからデータを読み出す。書込み側と同様に次のデータが確定するまでのＴｄ―Ｔａ期間中に自己診断回路１１４〜１１７はＲＡＭ（Ａ）１２２〜、ＲＡＭ（Ｄ）１２５の自己診断を実行する。
なお、この自己診断により各ＲＡＭの内部異常及びＲＡＭの接続配線の異常を検出することができる。
【００３２】
次に、図４によりシリアルパラレル変換部１００における自己診断方法を説明する。
システムクロック５００は、シリアルクロック４００よりも動作周波数が早いものを選択すると処理速度は向上する。図５ではシステムクロック５００はシリアルクロック４００の約２倍の周波数で示している。
【００３３】
ここで自己診断時はＴｂ４０５期間に終了させる必要があるため、シリアルクロック４００とシステムクロック５００をＴｂ４０５期間内にアクセスが完了するように選択する。リード・ライト信号５０２は“０”でリード“１”でライトを示す。
【００３４】
自己診断は読み取り・書込み・読み取りを１セットとして動作する。当該動作は同一のアドレスに対して実行し、例えば、アドレス５０３のアドレスＡ５０８に対して読み出したデータＡ５０５をラッチしデータ５０４のデータＢ５０６としてＲＡＭにデータを書込み、読み出したデータＣ５０７がデータＡと一致していた場合正常動作と判断する。正常動作の場合次のＴｂ４０５期間はアドレスＡをインクリメントした値であるアドレスＡ＋１のアドレスに対して実行する。
一方、図５にパラレルシリアル変換部１１１における自己診断方法を示す。動作は上記のシリアルパラレル変換部１００と同等であるが自己診断期間がＴｄ−Ｔａ期間となる。
【００３５】
（エラー制御）
自己診断回路によって異常が検出されたときの処理を、図６の異常動作切り替えタイミングチャート図を用いて説明する。
【００３６】
自己診断回路１０５〜１０８において、データＡ５０５とデータＣ５０７の値が一致しない場合に６０１のタイミングで、異常信号検出フラグＡ６００を有効にする。異常信号検出フラグＡ６００はエラー制御部１０９、１１２に出力される。
自己診断回路１１４〜１１７も同様に異常信号検出フラグＡ６００を有効にし、エラー制御部１０９、１１２に出力される。
【００３７】
図７はシリアルパラレル変換部１００とパラレルシリアル変換部１１１において、それぞれ異常を検出した場合の異常動作切り替えタイミングチャート図である。
異常検出フラグＢ７００はパラレルシリアル変換部１１１の自己診断回路１１４〜１１７が出力する異常信号検出フラグである。ここで、異常検出フラグＡ６００及び異常検出フラグＢ７００は、それぞれのフラグをエラー制御部１０９、１１２に出力し、エラー制御１０９、１１２は内部フラグであるバス切り替えフラグ７０１を共通の内部フラグとして搭載している。バス切り替えフラグ７０１はＲＡＭアクセス切り替え回路１１０、１１３に出力され、異常検出したパスに対して代替ＲＡＭ１２６へデータパスが切り替えられる。
【００３８】
（エラー情報出力回路）
エラー情報は自己診断回路１０５〜１０８および１１４〜１１７からエラー制御部１０９、１１２に出力される情報であり、それらの情報はエラー情報出力回路１２２〜１２５に入力される。
【００３９】
図８にエラー情報のフォーマットを示す。エラーフラグヘッダ３００は通常データとエラー情報を区別するための情報である。当該情報はユーザが任意に決定し、エラー情報と判断する。故障パス番号３０１は、シリアルパラレル変換データパスのうち何番目のデータパスに相当するか判断するものである。故障アドレス３０２は、故障と判断したＲＡＭのアドレスを示す。書込みパス故障３０３は、書込み側が故障したときに有効となるフラグである。読み込みパス故障３０４は読み込み側が故障したときに有効となるフラグである。書込みパス故障３０３、読み込みパス故障３０４により故障発生場所の詳細を判断することができる。
【００４０】
このような情報が付加されたエラー情報は、パラレルシリアル変換回路を介してシリアルデータとともに外部へ伝送され、異常検出箇所の特定及びその後のメンテナンス作業に用いられる。
【００４１】
（効果）
以上説明したように、本実施形態によれば、シリアルパラレル変換システムにおけるシリアルパラレル変換処理期間の一部を有効に活用することにより、シリアル信号の変換処理に影響を与えることなく短時間で確実にＲＡＭの異常を検出するとともに、ＲＡＭの異常を検出した場合もシリアルパラレル変換システムを中断することなく継続的に使用することができるため、シリアルパラレル変換システムが搭載された計装システムの信頼性を大幅に改善することができる。
【００４２】
また、各パラレルデータの変換毎に自己診断をおこなうので、各ＲＡＭの内部異常及び配線等の異常を早期に検出することが可能となり、データの損失を最小限に抑えることができる信頼性の高いシリアルパラレル変換システムを実現することができる。
【００４３】
さらに、各ＲＡＭの内部異常及び配線異常を個々に把握できるため、故障箇所及び故障状態を容易に短時間で検出することが可能となり、メンテナンス作業の短縮化、低コスト化を図ることができる。
【符号の説明】
【００４４】
１００…シリアルパラレル変換部、１０１〜１０４…シリアルパラレル変換回路、１０５〜１０８，１１４〜１１７…自己診断回路、１０９，１１２…エラー制御部、１１０，１１３…ＲＡＭアクセス切替回路、１２２〜１２５…ＲＡＭ、１２６…代替ＲＡＭ、１１１…パラレルシリアル変換部、１１８〜１２１…パラレルシリアル変換回路、１３１〜１３４…エラー情報出力回路、２００〜２０３，２１６〜２１９…データ、２０４〜２０７、２１０〜２１３…セレクター、４００…シリアルクロック、４０１…シリアルデータ、４０２…パラレルデータ、５００…システムクロック、５０２…リード・ライト信号、６００，７００…異常検出フラグ。
【特許請求の範囲】
【請求項１】
シリアル信号をパラレル信号に変換するシリアルパラレル変換回路とＲＡＭの異常を検出する自己診断回路と前記自己診断回路で検出されたエラー情報が入力されるエラー制御部とを備えたシリアルパラレル変換部と、前記シリアルパラレル変換回路で変換されたパラレル信号が書き込まれるＲＡＭとを有するシリアルパラレル変換システムの異常検出装置において、
前記自己診断回路は前記シリアルパラレル変換回路におけるシリアルパラレル変換処理期間にＲＡＭの異常診断をおこなうことを特徴とするシリアルパラレル変換システムの異常検出装置。
【請求項２】
シリアルパラレル変換部はＲＡＭアクセス切替回路を備え、前記自己診断回路がＲＡＭの異常を検出した場合前記ＲＡＭアクセス切替回路は当該ＲＡＭから代替ＲＡＭにデータパスを切替えることを特徴とする請求項１記載のシリアルパラレル変換システムの異常検出装置。
【請求項３】
シリアル信号をパラレル信号に変換するシリアルパラレル変換回路とＲＡＭの異常を検出する自己診断回路と前記自己診断回路で検出されたエラー情報が入力されるエラー制御部とＲＡＭアクセス切替回路とを備えたシリアルパラレル変換部と、
パラレル信号をシリアル信号に変換するパラレルシリアル変換回路とＲＡＭの異常を検出する自己診断回路と前記自己診断回路で検出されたエラー情報が入力されるエラー制御部とエラー情報出力回路とＲＡＭアクセス切替回路とを備えたパラレルシリアル変換部と、
前記シリアルパラレル変換回路で変換されたパラレル信号の書き込み及び読み出しがおこなわれるＲＡＭ及び代替ＲＡＭと、を有するシリアルパラレル変換システムの異常検出装置において、
前記シリアルパラレル変換部とパラレルシリアル変換部の自己診断回路は、前記シリアルパラレル変換回路におけるシリアルパラレル変換処理期間にＲＡＭの異常診断をおこない、前記シリアルパラレル変換部又はパラレルシリアル変換部の自己診断回路が当該ＲＡＭの異常を検出した場合、前記シリアルパラレル変換部及びパラレルシリアル変換部のＲＡＭアクセス切替回路は当該ＲＡＭから代替ＲＡＭにデータパスを切替えることを特徴とするシリアルパラレル変換システムの異常検出装置。
【請求項４】
前記自己診断回路は、ＲＡＭへの書き込み期間又は読み出し期間を除いたシリアルパラレル変換処理期間にＲＡＭの異常診断をおこなうことを特徴とする請求項１乃至３いずれかに記載のシリアルパラレル変換システムの異常検出装置。
【請求項５】
前記自己診断回路は、ＲＡＭの全領域に対して、読み取り・書込み・読み取りの３つの動作を実行し読み取ったデータが正しく書き込まれていることを確認することによりＲＡＭの異常診断をおこなうことを特徴とする請求項１乃至４いずれかに記載のシリアルパラレル変換システムの異常検出装置。
【請求項６】
前記シリアルパラレル変換部とパラレルシリアル変換部のエラー制御部は、前記シリアルパラレル変換部又はパラレルシリアル変換部の自己診断回路がＲＡＭの異常を検出した場合、当該異常情報を共有するとともに、前記シリアルパラレル変換部及びパラレルシリアル変換部のＲＡＭアクセス切替回路は当該ＲＡＭから代替ＲＡＭにデータパスを同時に切替えることを特徴とする請求項３記載のシリアルパラレル変換システムの異常検出装置。
【請求項７】
請求項１乃至６に記載のシリアルパラレル変換システムの異常検出装置を用いて、シリアルパラレル変換処理期間にＲＡＭの異常診断をおこなうことを特徴とするシリアルパラレル変換システムの異常検出方法。
【請求項１】
シリアル信号をパラレル信号に変換するシリアルパラレル変換回路とＲＡＭの異常を検出する自己診断回路と前記自己診断回路で検出されたエラー情報が入力されるエラー制御部とを備えたシリアルパラレル変換部と、前記シリアルパラレル変換回路で変換されたパラレル信号が書き込まれるＲＡＭとを有するシリアルパラレル変換システムの異常検出装置において、
前記自己診断回路は前記シリアルパラレル変換回路におけるシリアルパラレル変換処理期間にＲＡＭの異常診断をおこなうことを特徴とするシリアルパラレル変換システムの異常検出装置。
【請求項２】
シリアルパラレル変換部はＲＡＭアクセス切替回路を備え、前記自己診断回路がＲＡＭの異常を検出した場合前記ＲＡＭアクセス切替回路は当該ＲＡＭから代替ＲＡＭにデータパスを切替えることを特徴とする請求項１記載のシリアルパラレル変換システムの異常検出装置。
【請求項３】
シリアル信号をパラレル信号に変換するシリアルパラレル変換回路とＲＡＭの異常を検出する自己診断回路と前記自己診断回路で検出されたエラー情報が入力されるエラー制御部とＲＡＭアクセス切替回路とを備えたシリアルパラレル変換部と、
パラレル信号をシリアル信号に変換するパラレルシリアル変換回路とＲＡＭの異常を検出する自己診断回路と前記自己診断回路で検出されたエラー情報が入力されるエラー制御部とエラー情報出力回路とＲＡＭアクセス切替回路とを備えたパラレルシリアル変換部と、
前記シリアルパラレル変換回路で変換されたパラレル信号の書き込み及び読み出しがおこなわれるＲＡＭ及び代替ＲＡＭと、を有するシリアルパラレル変換システムの異常検出装置において、
前記シリアルパラレル変換部とパラレルシリアル変換部の自己診断回路は、前記シリアルパラレル変換回路におけるシリアルパラレル変換処理期間にＲＡＭの異常診断をおこない、前記シリアルパラレル変換部又はパラレルシリアル変換部の自己診断回路が当該ＲＡＭの異常を検出した場合、前記シリアルパラレル変換部及びパラレルシリアル変換部のＲＡＭアクセス切替回路は当該ＲＡＭから代替ＲＡＭにデータパスを切替えることを特徴とするシリアルパラレル変換システムの異常検出装置。
【請求項４】
前記自己診断回路は、ＲＡＭへの書き込み期間又は読み出し期間を除いたシリアルパラレル変換処理期間にＲＡＭの異常診断をおこなうことを特徴とする請求項１乃至３いずれかに記載のシリアルパラレル変換システムの異常検出装置。
【請求項５】
前記自己診断回路は、ＲＡＭの全領域に対して、読み取り・書込み・読み取りの３つの動作を実行し読み取ったデータが正しく書き込まれていることを確認することによりＲＡＭの異常診断をおこなうことを特徴とする請求項１乃至４いずれかに記載のシリアルパラレル変換システムの異常検出装置。
【請求項６】
前記シリアルパラレル変換部とパラレルシリアル変換部のエラー制御部は、前記シリアルパラレル変換部又はパラレルシリアル変換部の自己診断回路がＲＡＭの異常を検出した場合、当該異常情報を共有するとともに、前記シリアルパラレル変換部及びパラレルシリアル変換部のＲＡＭアクセス切替回路は当該ＲＡＭから代替ＲＡＭにデータパスを同時に切替えることを特徴とする請求項３記載のシリアルパラレル変換システムの異常検出装置。
【請求項７】
請求項１乃至６に記載のシリアルパラレル変換システムの異常検出装置を用いて、シリアルパラレル変換処理期間にＲＡＭの異常診断をおこなうことを特徴とするシリアルパラレル変換システムの異常検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−５９２０１（Ｐ２０１２−５９２０１Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０４４３６（Ｐ２０１０−２０４４３６）
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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