スイッチング電源装置
【課題】ディスクリート部品を用いることなく必要な振幅のリップル成分を得ることができるリップルモード方式のスイッチング電源装置を提供する。
【解決手段】ＣＲ積分回路１１のキャパシタＣｉには、インダクタＬｏに印加される電圧の積分値に応じた電圧が発生する。キャパシタＣｉに生じるリップル電圧は、インダクタＬｏに流れるリップル電流と相似な波形を持つ。このキャパシタＣｉの電圧が電圧電流変換回路１２において電流Ｉｑに変換され、コンパレータ２における出力フィードバック電圧ＶＦＢの伝達経路上に設けられた誤差増幅器に注入される。誤差増幅器には、インダクタＬｏに流れるリップル電流に応じたリップル電圧が印加され、このリップル電圧と出力フィードバック電圧ＶＦＢとの合成電圧が参照電圧Ｖｒｅｆと比較される。
【解決手段】ＣＲ積分回路１１のキャパシタＣｉには、インダクタＬｏに印加される電圧の積分値に応じた電圧が発生する。キャパシタＣｉに生じるリップル電圧は、インダクタＬｏに流れるリップル電流と相似な波形を持つ。このキャパシタＣｉの電圧が電圧電流変換回路１２において電流Ｉｑに変換され、コンパレータ２における出力フィードバック電圧ＶＦＢの伝達経路上に設けられた誤差増幅器に注入される。誤差増幅器には、インダクタＬｏに流れるリップル電流に応じたリップル電圧が印加され、このリップル電圧と出力フィードバック電圧ＶＦＢとの合成電圧が参照電圧Ｖｒｅｆと比較される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高効率で応答が高速なスイッチング電源装置に係り、例えば出力のリップル成分としきい値との比較に基づいて出力制御を行うリップルモード方式のスイッチング電源装置に関するものである。
【背景技術】
【０００２】
携帯電話機に代表されるモバイル機器の急速な普及を背景として、モバイル機器向けのスイッチング電源装置に求められる性能はますます厳しくなっている。低電圧で動作し、高効率で応答が速く、しかも部品点数の少ないスイッチング電源装置の技術開発が活発に行われている。
【０００３】
図１７は、一般的な電圧モード方式のスイッチング電源装置の構成例を示す図である。
図１７の例において、ＭＯＳトランジスタＭＨ，ＭＬ、インダクタＬｏ及びキャパシタＣｏは降圧型コンバータを構成する。降圧型コンバータは、ハイサイドのＭＯＳトランジスタＭＨとローサイドのＭＯＳトランジスタＭＬを交互にオンさせることで、入力電圧Ｖｉｎより低い出力電圧Ｖｏを発生する。インダクタＬｏにおいて連続的に電流が流れる場合、ハイサイドのＭＯＳトランジスタＭＨのデューティ比（スイッチング周期に対するオン時間の比）にほぼ比例した出力電圧Ｖｏが得られる。
【０００４】
抵抗Ｒ３１〜Ｒ３４，キャパシタＣ３１〜Ｃ３３及び演算増幅器１０１は誤差増幅回路を構成する。誤差増幅回路は、参照電圧Ｖｒｅｆと出力電圧Ｖｏｕｔに対応するＶＦＢとの誤差を増幅する。コンパレータ１０２は、この誤差増幅回路から出力される誤差信号と三角波発生器１０３より出力される三角波信号とを比較し、この比較結果に応じたＰＷＭ信号を生成する。ＰＷＭ信号は、誤差信号のレベルに応じてパルス幅が変化する。ゲート駆動回路１０５は、ＭＯＳトランジスタＭＬのゲートを駆動するローサイド・ドライバと、ＭＯＳトランジスタＭＨのゲートを駆動するハイサイド・ドライバを有する。ローサイド・ドライバはＰＷＭ信号に応じてゲート駆動電圧を発生し、ハイサイド・ドライバはＰＷＭ信号をインバータ１０４により反転した信号に応じて駆動電圧を発生する。
上記の構成により、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとの誤差が増大すると、その誤差を減少させるようにＭＯＳトランジスタＭＨのデューティ比が調節される。
【０００５】
電圧モード方式のスイッチング電源装置は、インダクタＬｏとキャパシタＣｏの共振周波数で生じる位相の遅れによりフィードバック制御系が不安定になることを防止するため、高域でのループ・ゲインが比較的低く設定されることから、一般に応答速度が遅い。近年、消費電力を低減するために、機器の動作状態に応じて電源電圧をダイナミックに変化させる手法が広く採用されるようになってきており、スイッチング電源装置には高速な応答が要求されている。しかしながら、電圧モード方式では上記のような事情があることから、この高速化要求に対して十分に応えることができない。また、位相補償のために単体部品（ディスクリート部品）として抵抗Ｒ３３〜Ｒ３４やキャパシタＣ３１〜Ｃ３３を設けなければならないため基板面積の増大や実装コストの上昇を招くという不利益や、それらの適切な素子値を評価するために多くの工数を要するという不利益もある。
【０００６】
上述した電圧モード方式の欠点を克服するものとして、リップルモード方式が知られている（非特許文献１を参照）。リップルモード方式は、Ｂａｎｇ−Ｂａｎｇ制御やヒステリシスＰＷＭ制御、Ｄ−ｃａｐモードなどとも呼ばれている。
【０００７】
図１８は、一般的なリップルモード方式のスイッチング電源装置の構成例を示す図である。
抵抗Ｒ３１及びＲ３２の直列回路は出力電圧Ｖｏｕｔを分圧し、出力フィードバック電圧ＶＦＢとしてコンパレータ１０２に入力する。コンパレータ１０２は、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとを比較し、出力フィードバック電圧ＶＦＢが参照電圧Ｖｒｅｆより低くなると「１」、参照電圧Ｖｒｅｆより高くなると「０」を出力する。制御回路１０６は、コンパレータ１０２の出力が「０」から「１」へ変化したときに一定時間だけＭＯＳトランジスタＭＨをオン、ＭＯＳトランジスタＭＬをオフさせる制御信号を生成する。
【０００８】
ＭＯＳトランジスタＭＨがオン、ＭＯＳトランジスタＭＬがオフするとき、インダクタＬｏには電圧（Ｖｉｎ−Ｖｏｕｔ）が印加されるため、インダクタＬｏに流れる電流は直線的に増大する。他方、ＭＯＳトランジスタＭＨがオフ、ＭＯＳトランジスタＭＬがオンするとき、インダクタＬｏには上記と逆極性の出力電圧Ｖｏｕｔが印加されるため、インダクタＬｏに流れる電流は直線的に減少する。すなわち、インダクタＬｏには三角波状のリップル電流が流れる。このリップル電流がキャパシタＣｏの等価直列抵抗ＥＳＲ（equivalent series resistance）に流れることにより、出力電圧Ｖｏにはリップル電流と相似なリップル電圧が重畳する。図１８に示すリップルモード方式のスイッチング電源装置においては、出力フィードバック電圧ＶＦＢに重畳するリップル成分のボトムと参照電圧Ｖｒｅｆとが定常状態においてほぼ等しくなるように帰還制御が働く。リップルモード方式は、電圧モード方式のような位相補償が不要であり、高速な負荷応答を実現できる。
【０００９】
しかしながら、リップルモード方式において制御系を安定に動作させるためには、出力フィードバック電圧ＶＦＢに適切な振幅のリップル成分が含まれていなければならない。出力電圧Ｖｏｕｔのリップル成分を「Ｖｏｒｐ」、抵抗Ｒ３１，Ｒ３２の抵抗値をそれぞれ「ｒ３１」，「ｒ３２」とすると、出力フィードバック電圧ＶＦＢのリップル成分Ｖｆｒｐは次式で表わされる。
【００１０】
（数１）
Ｖｆｒｐ＝Ｖｏｒｐ×（ｒ３１／（ｒ３１＋ｒ３２））…（１）
【００１１】
図１８に示すリップルモード方式において出力フィードバック電圧ＶＦＢのリップル成分Ｖｆｒｐを大きくするには、例えば、抵抗Ｒ３１，Ｒ３２の抵抗比を変更したり、抵抗Ｒ３２と並列にキャパシタを接続するなどの方法が考えられる。しかし、それでも限界がある場合には、出力電圧Ｖｏｕｔのリップル成分Ｖｏｒｐそのものを大きくしなければならない。
メモリやＣＰＵ等のＬＳＩの動作電圧は低消費電力化のために年々低くなっており、電源システムに要求される出力電圧は１Ｖを下回るまでになりつつある。そのような状況で、電源電圧のリップル成分を大きくすることはＬＳＩの動作マージンを減少させることに繋がるので、システムの信頼性の観点から好ましくない。
【非特許文献１】鍋島隆他３名、「ＣＲ積分回路を用いたヒステリシスＰＷＭ制御による降圧形コンバータの制御特性」、電子情報通信学会論文誌、社団法人電子情報通信学会、２００６年５月、Ｖｏｌ．Ｊ８９−Ｂ、Ｎｏ．５、ｐ．６６４−６７２
【発明の概要】
【発明が解決しようとする課題】
【００１２】
リップルモード方式において出力電圧のリップル成分そのものを大きくすることなく安定な帰還制御を実現する方法として、例えば非特許文献１に記載されるようにＣＲ積分回路を用いる手法が知られている。この手法では、インダクタＬｏと並列に接続したＣＲ積分回路によってインダクタＬｏに流れるリップル電流と相似な信号を取り出し、これを出力フィードバック電圧に重畳する。
【００１３】
図１９は、ＣＲ積分回路により取り出したリップル信号を用いるリップルモード方式のスイッチング電源装置の構成例を示す図である。
図１９に示すスイッチング電源装置では、抵抗Ｒ３５とキャパシタＣ３５の直列回路によるＣＲ積分回路がインダクタＬｏと並列に接続されている。キャパシタＣ３５には、インダクタＬｏに流れるリップル電流と相似なリップル電圧が生じる。抵抗Ｒ３５とキャパシタＣ３５の接続ノードがキャパシタＣ３４を介して抵抗Ｒ３１及びＲ３２の接続ノードと接続されるため、キャパシタＣ３５に生じるリップル電圧が出力フィードバック電圧ＶＦＢに重畳される。
【００１４】
図２０は、図１９に示すスイッチング電源装置における各部の信号波形を例示する図である。
出力電圧Ｖｏｕｔのリップル電圧が比較的小さい場合でも（図２０（Ｂ））、出力フィードバック電圧ＶＦＢにおいて十分な振幅のリップル電圧Ｖｒｐが得られる（図２０（Ｃ））。出力フィードバック電圧ＶＦＢのボトムが参照電圧Ｖｒｅｆより低くなると、ＭＯＳトランジスタＭＨのゲート−ソース電圧Ｖｇｓが一定時間ハイレベルになる（図２０（Ａ））。
【００１５】
図１９に示すスイッチング電源装置は、出力フィードバック電圧ＶＦＢに適切な振幅のリップル電圧Ｖｒｐを重畳させることにより、出力電圧Ｖｏｕｔのリップル電圧が比較的小さい場合でも、制御系の動作を安定させることができるという利点を有する。
【００１６】
ところで、リップルモード方式では、リップル成分のピークやボトムを参照電圧Ｖｒｅｆと一致させるように制御を行うため、リップル電圧Ｖｒｐの振幅をあまり大きくできない。リップル電圧Ｖｒｐの振幅が大き過ぎると、参照電圧Ｖｒｅｆによって規定される直流レベルと実際の出力電圧Ｖｏｕｔの直流レベルとのズレが大きくなってしまい、出力電圧Ｖｏｕｔの直流精度を確保する上で不利になるからである。従って、リップル電圧Ｖｒｐの振幅は、出力電圧Ｖｏｕｔに要求される精度等を勘案して適切な範囲内に設定しなくてはならない。ところが、そうすると、スイッチング周波数との兼ね合いによって、ＣＲ積分回路（Ｒ３５，Ｃ３５）の時定数を比較的大きくしなくてはならない場合がある。キャパシタの容量が例えば数千ｐＦ程度になると、これを半導体チップ上に形成するのは困難であり、ディスクリート部品として基板に実装する必要が生じる。
一般に、図１９に示すスイッチング電源装置では、抵抗Ｒ３５やキャパシタＣ３４，Ｃ３５をディスクリート部品として基板に実装しなくてはならないため、基板面積の増大や部品実装コストの上昇といった不利益がある。
【００１７】
本発明はかかる事情に鑑みてなされたものであり、その目的は、ディスクリート部品を用いることなく必要な振幅のリップル成分を得ることができるリップルモード方式のスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明に係るスイッチング電源装置は、入力電圧を受ける入力端子と、出力電圧を出力する出力端子と、上記入力端子と第１のノードとの間に接続される第１のスイッチングトランジスタと、上記第１のノードと基準電位との間に接続され、上記第１のスイッチングトランジスタと相補的に動作する第２のスイッチングトランジスタと、上記第１のノードと上記出力端子との間に接続されるインダクタンス素子と、上記出力端子と基準電位との間に接続される出力キャパシタンス素子と、上記出力端子に接続され、上記出力電圧に応じたフィードバック電圧を生成する分圧回路と、上記出力電圧に含まれており、上記スイッチングトランジスタのスイッチング動作に対応するリップル電圧を検出するリップル電圧検出回路と、上記フィードバック電圧と上記リップル電圧との加算電圧を基準電圧と比較して比較結果を出力する比較回路と、上記比較結果に応じて上記第１及び第２のスイッチングトランジスタをオン・オフ制御する制御回路とを含む。上記リップル電圧検出回路が上記インダクタンス素子に接続される積分回路を含み、上記第１のスイッチングトランジスタのオン時間が、上記出力電圧と上記入力電圧との比と、上記第１及び第２のスイッチングトランジスタのスイッチング周期との積で定義される。
【００１９】
好適には、上記積分回路が、上記第１のノードと上記出力端子との間に直列に接続される抵抗素子とキャパシタンス素子とを含んでよい。
また、上記リップル電圧を入力して当該リップル電圧に応じた電流信号を出力する電圧電流変換回路を更に含み、上記比較回路が、上記電流信号を電圧信号に変換するための第１の抵抗素子と、上記フィードバック電圧と上記電圧信号との加算電圧を上記基準電圧と比較するための差動回路とを含んでもよい。
【００２０】
更には、上記比較回路が、上記フィードバック電圧を入力する第１のバッファ回路と、上記基準電圧を入力する第２のバッファ回路と、上記第２のバッファ回路の出力に結合された第２の抵抗素子とを更に含み、上記フィードバック電圧が、上記第１のバッファ回路と上記第１の抵抗素子とを介して上記差動回路の第１の入力に供給され、上記基準電圧が、上記第２のバッファ回路と上記第２の抵抗素子とを介して上記差動回路の第２の入力に供給され、上記差動回路の第１の入力と上記第１の抵抗素子との接続中点に上記電圧電流変換回路から第１の電流が供給され、上記第２のバッファ回路の出力と上記第２の抵抗素子との接続中点に上記電圧電流変換回路から第２の電流が供給される構成としてもよい。
【００２１】
好適に、上記キャパシタンス素子の一方の端子の電圧を入力する第１のトランジスタと、上記キャパシタンス素子の他方の端子の電圧を入力する第２のトランジスタとを含む差動増幅回路と、上記第１のトランジスタに流れる電流に対応する上記第１の電流を出力する第１の電流源回路と、上記第２のトランジスタに流れる電流に対応する上記第２の電流を出力する第２の電流源回路とを含んでよい。
【発明の効果】
【００２２】
本発明によれば、上記積分回路のキャパシタに生じるリップル電圧の振幅を変換してリップル信号を生成することにより、ディスクリート部品を用いることなく必要な振幅のリップル成分を得ることができるリップルモード方式のスイッチング電源装置を提供できる。
【図面の簡単な説明】
【００２３】
【図１】第１の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
【図２】電圧電流変換回路の構成の一例を示す図である。
【図３】図１に示すスイッチング電源装置におけるコンパレータの構成の一例を示す図である。
【図４】ＣＲ積分回路に生じる電圧と電圧電流変換回路の電流の波形を例示する図である。
【図５】図３に示すコンパレータの各部の信号波形を例示する図である。
【図６】第２の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
【図７】第３の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
【図８】第４の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
【図９】図８に示すスイッチング電源装置におけるリップル信号生成回路の構成の一例を示す図である。
【図１０】図８に示すスイッチング電源装置における合成信号と参照電圧の関係を例示する図である。
【図１１】第５の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
【図１２】図１１に示すスイッチング電源装置における、コンパレータの構成の一例を示す図である。
【図１３】第６の実施形態に係るスイッチング電源装置の構成の一例を示す図
【図１４】図１３に示すスイッチング電源装置におけるリップル信号生成回路の一構成例を示す図である。
【図１５】図１３に示すスイッチング電源装置における合成信号と出力フィードバック電圧の関係を例示する図である。
【図１６】図１３に示すスイッチング電源装置におけるリップル信号生成回路の他の構成例を示す図である。
【図１７】一般的な電圧モード方式のスイッチング電源装置の構成例を示す図である。
【図１８】一般的なリップルモード方式のスイッチング電源装置の構成例を示す図である。
【図１９】ＣＲ積分回路により取り出したリップル信号を用いるリップルモード方式のスイッチング電源装置の構成例を示す図である。
【図２０】図１９に示すスイッチング電源装置における各部の信号波形を例示する図である。
【発明を実施するための形態】
【００２４】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
図１に示すスイッチング電源装置は、リップル信号生成回路１と、コンパレータ２と、制御回路３と、駆動回路４と、電圧フィードバック用の抵抗Ｒｆ１，Ｒｆ２と、ｎ型のＭＯＳトランジスタＭＬ及びＭＨと、インダクタＬｏと、キャパシタＣｏを有する。リップル信号生成回路１は、キャパシタＣｉ及び抵抗Ｒｉの直列回路からなるＣＲ積分回路１１と、電圧電流変換回路１２を有する。
キャパシタＣｏは、本発明における第１キャパシタの一実施形態である。
インダクタＬｏは、本発明におけるインダクタの一実施形態である。
ＭＯＳトランジスタＭＬ及びＭＨは、本発明におけるスイッチング回路の一実施形態である。
リップル信号生成回路１は、本発明におけるリップル信号生成回路の一実施形態である。
コンパレータ２は、本発明における比較回路の一実施形態である。
制御回路３は、本発明における制御回路の一実施形態である。
ＣＲ積分回路１１は、本発明における積分回路の一実施形態である。
キャパシタＣｉは、本発明における第２キャパシタの一実施形態である。
電圧電流変換回路１２は、本発明における電圧電流変換回路の一実施形態である。
【００２５】
ＭＯＳトランジスタＭＬはノードＮｓｗと基準電位Ｇの間に接続され、ＭＯＳトランジスタＭＨは入力電圧Ｖｉｎの供給ラインとノードＮｓｗの間に接続される。駆動回路４は、制御信号ＳＬに応じてＭＯＳトランジスタＭＬのゲートを駆動するとともに、制御信号ＳＨに応じてＭＯＳトランジスタＭＨのゲートを駆動する。
【００２６】
インダクタＬｏは、ノードＮｓｗとノードＮｏｕｔとの間に接続される。キャパシタＣｏは、ノードＮｏｕｔと基準電位Ｇとの間に接続される。キャパシタＣｏは、等価直列抵抗ＥＳＲを有する。
ノードＮｏｕｔには、負荷ＲＬが接続される。負荷ＲＬは、例えば、ノードＮｏｕｔに発生する電圧Ｖｏｕｔを受けて動作するＬＳＩ等の電子回路を表す。
【００２７】
抵抗Ｒｆ１，Ｒｆ２は、ノードＮｏｕｔと基準電位Ｇの間に直列に接続される。抵抗Ｒｆ１はノードＮｆｂと基準電位Ｇの間に接続され、抵抗Ｒｆ２はノードＮｏｕｔとノードＮｆｂの間に接続される。ノードＮｆｂには、出力電圧Ｖｏｕｔを抵抗Ｒｆ１及びＲｆ２の直列回路により分圧した出力フィードバック電圧ＶＦＢが発生する。
【００２８】
ＣＲ積分回路１１は、抵抗Ｒｉ及びキャパシタＣｉの直列回路により構成されており、インダクタＬｏと並列に接続される。抵抗ＲｉはノードＮｓｗとノードＮｃｉの間に接続され、キャパシタＣｉはノードＮｃｉとノードＮｏｕｔの間に接続される。
ＭＯＳトランジスタＭＬ及びＭＨによるスイッチングの１サイクル期間がＣＲ積分回路１１の時定数に比べて十分に短い場合、この１サイクル期間におけるキャパシタＣｉの電圧の変化（すなわちキャパシタＣｉのリップル電圧の振幅）はインダクタＬｏに印加される方形波状の電圧の振幅に比べて十分に小さく無視できる。この場合、抵抗Ｒｉに流れる電流は、インダクタＬｏに印加される電圧にほぼ比例する。キャパシタＣｉは、抵抗Ｒｉに流れる電流によって充放電されるため、キャパシタＣｉに発生する電圧は、インダクタＬｏに印加される電圧の積分値にほぼ比例する。ここで、インダクタＬｏに流れる電流はインダクタＬｏに印加される電圧の積分値に比例することから、キャパシタＣｉに生じるリップル電圧の波形は、インダクタＬｏに流れるリップル電流の波形と相似になる。
【００２９】
電圧電流変換回路１２は、キャパシタＣｉに生じる電圧を電流に変換する回路であり、例えば次式に示すように、キャパシタＣｉに生じる電圧と所定の相互コンダクタンスｇｍとの積に応じた電流Ｉｑを生成する。
【００３０】
（数２）
Ｉｑ＝（Ｖｃｉ−Ｖｏｕｔ）×ｇｍ＝Ｖｉｄ×ｇｍ…（２）
【００３１】
図２は、電圧電流変換回路１２の構成の一例を示す図である。
図２に示す電圧電流変換回路１２は、ｐ型のＭＯＳトランジスタＭ１〜Ｍ６と、ｎ型のＭＯＳトランジスタＭ７〜Ｍ１０と、ｎｐｎトランジスタＱ１，Ｑ２と、抵抗Ｒ１，Ｒ２と、電流源ＣＳ１を有する。
【００３２】
ｎｐｎトランジスタＱ１のエミッタは抵抗Ｒ１を介してノードＮｍに接続され、そのコレクタはＭＯＳトランジスタＭ１のドレインに接続され、そのベースはノードＮｏｕｔに接続される。ｎｐｎトランジスタＱ２のエミッタは抵抗Ｒ２を介してノードＮｍに接続され、そのコレクタはＭＯＳトランジスタＭ２のドレインに接続され、そのベースはノードＮｃｉに接続される。
電流源ＣＳ１は、ノードＮｍと基準電位Ｇの間に接続される。
ＭＯＳトランジスタＭ１〜Ｍ６の各ソースは、電源ラインＶｄｄに接続される。ＭＯＳトランジスタＭ１のゲートとドレインが共通に接続され、ＭＯＳトランジスタＭ３，Ｍ４のゲートがＭＯＳトランジスタＭ１のゲートに接続される。ＭＯＳトランジスタＭ２のゲートとドレインが共通に接続され、ＭＯＳトランジスタＭ５，Ｍ６のゲートがＭＯＳトランジスタＭ２のゲートに接続される。ＭＯＳトランジスタＭ３のドレインは、ＭＯＳトランジスタＭ７のドレインに接続される。ＭＯＳトランジスタＭ４のドレインは、ＭＯＳトランジスタＭ８のドレインに接続される。
ＭＯＳトランジスタＭ７〜Ｍ１０の各ソースは、基準電位Ｇに接続される。ＭＯＳトランジスタＭ７のゲートとドレインが共通に接続され、ＭＯＳトランジスタＭ９のゲートがＭＯＳトランジスタＭ７のゲートに接続される。ＭＯＳトランジスタＭ８のゲートとドレインが共通に接続され、ＭＯＳトランジスタＭ１０のゲートがＭＯＳトランジスタＭ８のゲートに接続される。ＭＯＳトランジスタＭ９のドレインとＭＯＳトランジスタＭ５のドレインは、ノードＮ１に共通接続される。ＭＯＳトランジスタＭ１０のドレインとＭＯＳトランジスタＭ６のドレインは、ノードＮ４に共通接続される。
【００３３】
ｎｐｎトランジスタＱ２のベースには電圧Ｖｃｉが印加され、ｎｐｎトランジスタＱ１のベースには電圧Ｖｏｕｔが印加される。対をなすｎｐｎトランジスタＱ１，Ｑ２のコレクタ電流には、電圧差Ｖｉｄ（＝Ｖｃｉ−Ｖｏｕｔ）に応じた電流差が生じる。
【００３４】
ＭＯＳトランジスタＭ１，Ｍ３，Ｍ４，Ｍ７，Ｍ８，Ｍ９，Ｍ１０はカレントミラー回路を構成しており、ＭＯＳトランジスタＭ９，Ｍ１０のドレイン電流はＭＯＳトランジスタＭ１のドレイン電流に比例する。他方、ＭＯＳトランジスタＭ２，Ｍ５，Ｍ６はカレントミラー回路を構成しており、ＭＯＳトランジスタＭ５，Ｍ６のドレイン電流はＭＯＳトランジスタＭ２のドレイン電流に比例する。
ここで、ＭＯＳトランジスタＭ９，Ｍ１０のドレイン電流とＭＯＳトランジスタＭ１のドレイン電流が等しく、かつ、ＭＯＳトランジスタＭ５，Ｍ６のドレイン電流とＭＯＳトランジスタＭ２のドレイン電流が等しいとすると、ノードＮ１，Ｎ２からそれぞれ電圧差Ｖｉｄに応じた電流Ｉｑが出力される。
図２に示す電圧電流変換回路１２の相互コンダクタンスｇｍは概ね次式で表わされる。
【００３５】
（数３）
ｇｍ＝１／［ｒ１＋（０．０２６×２／Ｉｃｓ２）］…（３）
【００３６】
式（３）において、「ｒ１」は抵抗Ｒ１，Ｒ２の抵抗値を示し、「Ｉｃｓ２」は電流源ＣＳ２の電流値を示す。
以上が、電圧電流変換回路１２の説明である。
【００３７】
コンパレータ２は、電圧電流変換回路１２により取り出されたキャパシタＣｉのリップル信号と出力電圧Ｖｏｕｔに応じた出力フィードバック電圧ＶＦＢとの合成信号を参照電圧Ｖｒｅｆと比較し、この比較結果に応じた信号Ｓｃｐを出力する。コンパレータ２は、出力フィードバック電圧ＶＦＢの伝達経路に設けられた抵抗に対して電圧電流変換回路１２の電流Ｉｑを注入されており、これにより発生する出力フィードバック電圧ＶＦＢとリップル信号との合成信号を参照電圧Ｖｒｅｆと比較する。
【００３８】
図３は、コンパレータ２の構成の一例を示す図である。
図１に示すコンパレータ２は、ｐｎｐトランジスタＱ３，Ｑ４と、ｎｐｎトランジスタＱ５，Ｑ６と、抵抗Ｒ３，Ｒ４と、電流源ＣＳ２〜ＣＳ６と、出力増幅回路２１とを有する。
ｐｎｐトランジスタＱ３及び電流源ＣＳ３を含む回路は、本発明における第１バッファ回路の一実施形態である。
ｐｎｐトランジスタＱ４及び電流源ＣＳ４を含む回路は、本発明における第２バッファ回路の一実施形態である。
ｎｐｎトランジスタＱ５，Ｑ６及び電流源ＣＳ２，ＣＳ５，ＣＳ６を含む回路は、本発明における増幅段の一実施形態である。
抵抗Ｒ３は、本発明における第１抵抗の一実施形態である。
【００３９】
ｐｎｐトランジスタＱ３，Ｑ４の各コレクタは基準電位Ｇに接続される。ｐｎｐトランジスタＱ３のエミッタは電流源ＣＳ３を介して電源ラインＶｄｄに接続され、そのベースはノードＮｆｂに接続される。ｐｎｐトランジスタＱ４のエミッタは電流源ＣＳ４を介して電源ラインＶｄｄに接続され、そのベースには参照電圧Ｖｒｅｆが入力される。
ｎｐｎトランジスタＱ５，Ｑ６のエミッタは共通に接続されており、そのエミッタと基準電位Ｇの間に電流源ＣＳ２が接続される。ｎｐｎトランジスタＱ５のコレクタは電流源ＣＳ５を介して電源ラインＶｄｄに接続され、そのベースは抵抗Ｒ３を介してｐｎｐトランジスタＱ３のエミッタに接続される。ｎｐｎトランジスタＱ６のコレクタは電流源ＣＳ６を介して電源ラインＶｄｄに接続され、そのベースは抵抗Ｒ４を介してｐｎｐトランジスタＱ４のエミッタに接続される。
なお図３において、ノードＮ１はｐｎｐトランジスタＱ３のエミッタを示し、ノードＮ２はｐｎｐトランジスタＱ４のエミッタを示し、ノードＮ３はｎｐｎトランジスタＱ５のベースを示し、ノードＮ４はｎｐｎトランジスタＱ６のベースを示す。
【００４０】
出力増幅回路２１は、ｎｐｎトランジスタＱ５，Ｑ６のコレクタ電圧の差を増幅し、ハイレベル又はローレベルを有する信号Ｓｃｐを生成する。
【００４１】
ｐｎｐトランジスタＱ３と電流源ＣＳ３は、高入力インピーダンスかつ低出力インピーダンスのバッファ回路（エミッタフォロワ回路）を構成する。ｐｎｐトランジスタＱ３のエミッタ（ノードＮ１）には、出力フィードバック電圧ＶＦＢをほぼ一定のベース−エミッタ電圧だけレベルシフトした電圧Ｖｎ１が発生する。ｐｎｐトランジスタＱ４と電流源ＣＳ４も同様なバッファ回路（エミッタフォロワ回路）を構成しており、ｐｎｐトランジスタＱ４のエミッタ（ノードＮ２）には、参照電圧Ｖｒｅｆをレベルシフトした電圧Ｖｎ２が発生する。
【００４２】
上述した２つのバッファ回路の出力電圧Ｖｎ１，Ｖｎ２は、ｎｐｎトランジスタＱ５，Ｑ６及び電流源ＣＳ２，ＣＳ５，ＣＳ６により構成される差動増幅回路に入力される。差動増幅回路は、ｎｐｎトランジスタＱ５，Ｑ６のベースに入力される電圧の差を増幅し、コレクタ電圧の差として出力する。
電流Ｉｑの注入を考慮しない場合、この差動増幅回路では、電圧Ｖｎ１及びＶｎ２の電圧差、すなわち出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとの電圧差が増幅される。
【００４３】
さて、図３に示すコンパレータ２においては、上述したバッファ回路（Ｑ３，ＣＳ３）から差動増幅回路へ電圧Ｖｎ１を伝達する経路上に抵抗Ｒ３が設けられており、この抵抗Ｒ３に対してトランジスタＱ５のベース側（ノードＮ３側）から電流Ｉｑが注入される。ｎｐｎトランジスタＱ５のベース抵抗が十分に大きい場合、電流Ｉｑの大半が抵抗Ｒ３を介してバッファ回路（Ｑ３，ＣＳ３）に流れるため、抵抗Ｒ３の両端には電流Ｉｑに応じた電圧が発生する。この抵抗Ｒ３に発生する電圧とノードＮ１の電圧Ｖｎ１とを加算した電圧Ｖｎ３が、ｎｐｎトランジスタＱ５のベースに入力される。
【００４４】
一方、バッファ回路（Ｑ４，ＣＳ４）から差動増幅回路へ電圧Ｖｎ２を伝達する経路にも抵抗Ｒ４が設けられているが、この経路においては、バッファ回路の出力側、すなわちｐｎｐトランジスタＱ４のエミッタ（ノードＮ２）に対して電流Ｉｑが注入される。
ノードＮ２に電流Ｉｑを注入することで、上述した２つのバッファ回路には等価な電流Ｉｑが注入される。これにより、ｐｎｐトランジスタＱ３，Ｑ４のエミッタ電流の直流的なバランスが向上し、両者のベース−エミッタ電圧のアンバランスが小さくなるので、入力オフセット電圧が低減するという効果が得られる。
【００４５】
バッファ回路（Ｑ４，ＣＳ４）の出力インピーダンスは、ｎｐｎトランジスタＱ６のベースに比べてインピーダンスが十分小さいため、ノードＮ２に注入された電流Ｉｑの大半は抵抗Ｒ４へ流れずバッファ回路（Ｑ４，ＣＳ４）に流れる。ｎｐｎトランジスタＱ６のベース電流を無視すると、ｎｐｎトランジスタＱ６のベースに入力される電圧Ｖｎ４は、ノードＮ２の電圧Ｖｎ２とほぼ等しくなる。すなわち、ｎｐｎトランジスタＱ６のベースには、電流Ｉｑによるリップル信号が重畳されていない電圧Ｖｎ４が入力される。
【００４６】
このように、ｎｐｎトランジスタＱ５及びＱ６による差動増幅回路では、電流Ｉｑによるリップル信号が重畳された電圧Ｖｎ３と、リップル信号が重畳されていない電圧Ｖｎ４との差が増幅される。この増幅結果が更に出力増幅回路２１において増幅されることにより、ロジック信号Ｓｃｐが生成される。
以上が、コンパレータ２の説明である。
【００４７】
制御回路３は、コンパレータ２から出力される信号Ｓｐに応じてＭＯＳトランジスタＭＬ，ＭＨのオン又はオフを制御する制御信号ＳＬ，ＳＨを生成する。例えば制御回路３は、リップル信号を重畳された電圧Ｖｎ３が電圧Ｖｎ４より低くなったことを示すコンパレータ２の信号Ｓｐを入力すると、一定の時間ＭＯＳトランジスタＭＨをオンさせるとともにＭＯＳトランジスタＭＬをオフさせる制御信号ＳＬ，ＳＨを生成する。これにより、定常状態においては、電圧Ｖｎ３のボトムが電圧Ｖｎ４とほぼ等しくなるように出力電圧Ｖｏｕｔが制御される。例えば、スイッチングの周期をＴ、入力電圧をＶｉｎ、出力電圧をＶｏｕｔ、トランジスタＭＨのオン期間（トランジスタＨＬのオフ期間）をＴｏｎとすると、Ｔｏｎ＝Ｔ・（Ｖｏｕｔ／Ｖｉｎ）の関係式が成立する。
【００４８】
ここで、上述した構成を有するスイッチング電源装置の動作を説明する。
【００４９】
図４は、ＣＲ積分回路１１に生じる電圧Ｖｃｉと電圧電流変換回路１２の電流Ｉｑの波形を例示する図である。
ＭＯＳトランジスタＭＨは、例えば図４（Ａ)に示すようなゲート−ソース電圧Ｖｇｓを受けて周期的にオンし、ＭＯＳトランジスタＭＬはＭＯＳトランジスタＭＨのオンの期間に同期してオフする。ＭＯＳトランジスタＭＬ及びＭＨが交互にオンすることにより、インダクタＬｏの電圧波形は方形波状になる。
【００５０】
ＭＯＳトランジスタＭＬ及びＭＨによるスイッチングの周期がＣＲ積分回路１１の時定数に比べて十分に短い場合、抵抗Ｒｉを介してキャパシタＣｉを充放電する電流はインダクタＬｏの方形波状の電圧と相似になる。この場合、キャパシタＣｉには、インダクタＬｏに流れるリップル電流と相似なリップル電圧Ｖｒｃが生じる。
リップル電圧Ｖｒｃは概ね次式で表わされる。
【００５１】
（数４）
Ｖｒｃ＝（ＶＬ／ｒ３）×（１／ｃ２）×（Ｖｏｕｔ／Ｖｉｎ）×（１／ｆｓ）…（４）
【００５２】
式（４）において、「ＶＬ」はインダクタＬｏの電圧（Ｖｉｎ−Ｖｏｕｔ）を示し、「ｆｓ」はスイッチング周波数を示す。
【００５３】
図４（Ｂ）に示すように、出力電圧ＶｏｕｔにもインダクタＬｏのリップル電流に相似なリップル電圧が生じているが、その振幅は電圧Ｖｃｉに含まれるリップル電圧の振幅に比べて小さい。キャパシタＣｏに例えばセラミックコンデンサなどＥＳＲの小さい素子を用いることで、出力電圧Ｖｏｕｔのリップル電圧は非常に小さくなる。
【００５４】
キャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）は、電圧電流変換回路１２において電流Ｉｑに変換される。例えば図４（Ｂ）に示すように、ノードＮｃｉの電圧Ｖｃｉは出力電圧Ｖｏｕｔを中心に振動する。この場合、キャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）は正負に振動しているため、電圧電流変換回路１２より出力される電流Ｉｑも正負に振動する（図４（Ｃ））。
【００５５】
図５は、図３に示すコンパレータ２の各部の信号波形を例示する図である。
図５（Ａ），（Ｂ）に示すように、出力フィードバック電圧ＶＦＢは、バッファ回路（Ｑ３，ＣＳ３）の出力において、ｐｎｐトランジスタＱ３のベース−エミッタ電圧Ｖｂｅだけ高電位側にレベルシフトされた電圧Ｖｎ１となる。また参照電圧Ｖｒｅｆは、バッファ回路（Ｑ４，ＣＳ４）の出力において、ｐｎｐトランジスタＱ４のベース−エミッタ電圧Ｖｂｅだけ高電位側にレベルシフトされた電圧Ｖｎ２となる。
ｐｎｐトランジスタＱ３及びＱ４のベース−エミッタ電圧が等しい場合（Ｖｂｅ）、電圧Ｖｎ１とＶｎ２の電位差は、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆの電位差と等しくなる。電圧Ｖｎ１，Ｖｎ２は、抵抗Ｒ３，Ｒ４を介して差動増幅回路（Ｑ５，Ｑ６，ＣＳ２，ＣＳ５，ＣＳ６）に入力される。
【００５６】
コンパレータ２のノードＮ３に注入される電流Ｉｑは、インピーダンスの大きいｎｐｎトランジスタＱ５のベースには流れず、その大半が抵抗Ｒ３を介してバッファ回路（Ｑ３，ＣＳ３）に流れる。そのため、ノードＮ３の電圧Ｖｎ３は、図５（Ｃ）の鎖線の波形に示すように、電流Ｉｑによって抵抗Ｒ３（抵抗値ｒ３）に生じるリップル電圧（Ｉｑ×ｒ３）とノードＮ１の電圧Ｖｎ１とを加算した電圧にほぼ等しくなる。
【００５７】
一方、コンパレータ２のノードＮ４に注入される電流Ｉｑの大半は、低インピーダンスのバッファ回路（Ｑ４，ＣＳ４）に流れる。そのため、抵抗Ｒ４に流れる電流は微小となり、ノードＮ４の電圧Ｖｎ４はノードＮ２の電圧Ｖｎ２とほぼ等しくなる。
従って、差動増幅回路（Ｑ５，Ｑ６，ＣＳ２，ＣＳ５，ＣＳ６）には、電流Ｉｑによるリップル信号を重畳された電圧Ｖｎ３と、リップル信号を重畳されていない電圧Ｖｎ４とが入力される。
【００５８】
差動増幅回路（Ｑ５，Ｑ６，ＣＳ２，ＣＳ５，ＣＳ６）において電圧Ｖｎ３，Ｖｎ４の電圧差が増幅され、その増幅結果が更に出力増幅回路２１で増幅されることにより、電圧Ｖｎ３及びＶｎ４の大小関係に応じたハイレベル又はローレベルのロジック信号Ｓｃｐが生成される。
【００５９】
電圧Ｖｎ３が電圧Ｖｎ４より低くなったことを示す信号Ｓｃｐがコンパレータ２において生成されると、制御回路３によって一定の時間ＭＯＳトランジスタＭＨがオンに設定されるとともにＭＯＳトランジスタＭＬがオフに設定される。ＭＯＳトランジスタＭＨがオンすると、ノードＮｓｗの電圧がノードＮｏｕｔの電圧より高くなるので、キャパシタＣｉの電圧が直線的に上昇し、これに応じて電圧Ｖｎ３も直線的に上昇する。一定時間後にＭＯＳトランジスタＭＨがオフしＭＯＳトランジスタＭＬがオンすると、ノードＮｓｗの電圧がノードＮｏｕｔの電圧より低くなるので、キャパシタＣｉの電圧が直線的に低下し、これに応じて電圧Ｖｎ３も直線的に低下する。従って、定常状態においては、電圧Ｖｎ３が低下から上昇へ転じるボトム付近のレベルと電圧Ｖｎ４とが等しくなる。
【００６０】
以上述べたように、図１に示すスイッチング電源装置では、ＣＲ積分回路１１のキャパシタＣｉにおいて、インダクタＬｏに印加される電圧の積分値に応じた電圧が発生する。キャパシタＣｉに生じるリップル電圧は、インダクタＬｏに流れるリップル電流と相似な波形を持つ。このキャパシタＣｉの電圧が電圧電流変換回路１２において電流Ｉｑに変換され、コンパレータ２における出力フィードバック電圧ＶＦＢの伝達経路上に設けられた抵抗Ｒ３に注入される。抵抗Ｒ３（抵抗値ｒ３）には、インダクタＬｏに流れるリップル電流に応じたリップル電圧（Ｉｑ×ｒ３）が生じる。その結果、コンパレータ２においては、インダクタＬｏのリップル電流に応じたリップル電圧（Ｉｑ×ｒ３）と出力フィードバック電圧ＶＦＢに応じた電圧Ｖｎ１との合成信号である電圧Ｖｎ３が生成され、この電圧Ｖｎ３と参照電圧Ｖｒｅｆに応じた電圧Ｖｎ４とが比較される。コンパレータ２の出力信号Ｓｃｐに応じて、電圧Ｖｎ３のボトム（若しくはピーク）と電圧Ｖｎ４とが等しくなるように、ＭＯＳトランジスタＭＬ及びＭＨのスイッチングが制御回路３により制御される。
【００６１】
ところで、コンパレータ２の抵抗Ｒ３（抵抗値ｒ３）に生じるリップル電圧（Ｉｑ×ｒ３）の振幅は、電圧電流変換回路１２の相互インダクタンスｇｍと抵抗値ｒ３に応じて任意に設定可能である。ＣＲ積分回路１１の時定数が小さい場合、キャパシタＣｉに生じるリップル電圧Ｖｒｃの振幅が必要以上に大きくなる可能性があるが、その場合でも、相互インダクタンスｇｍと抵抗値ｒ３を適切に設定することによって、抵抗Ｒ３に生じるリップル電圧（Ｉｑ×ｒ３）の振幅を適当に小さくなるように変換できる。すなわち、キャパシタＣｉに生じるリップル電圧と相似な信号であって、当該リップル電圧より振幅が小さいリップル信号を生成して、出力フィードバック電圧ＶＦＢに合成させることができる。
従って、図１に示すスイッチング電源装置によれば、キャパシタＣｉ及び抵抗Ｒｉの素子値が半導体チップ上に形成可能な値となるように、ＣＲ積分回路１１の時定数を小さく設定することが可能である。これにより、キャパシタＣｉと抵抗Ｒｉを半導体チップ上に集積することが可能となり、ディスクリート部品を削減することができる。
ディスクリート部品を削減できるので、従来に比べて回路面積を小さくすることが可能になるとともに、部品実装に係るコストを削減できる。また、部品の実装設計が容易になり、設計工数を短縮できる。
【００６２】
また、図１に示すスイッチング電源装置によれば、図４（Ｂ）に示すように出力電圧Ｖｏｕｔのリップル電圧が微小な場合であっても、十分な振幅のリップル信号を取り出して出力フィードバック電圧ＶＦＢに重畳できるので、キャパシタＣｏには低ＥＳＲタイプのキャパシタを使用できる。
【００６３】
従来、リップルモード方式のスイッチング電源装置では、出力電圧において適当な振幅のリップル電圧を得るために、例えば機能性高分子アルミニウム電解コンデンサや導電性高分子アルミニウム固体コンデンサなど、比較的ＥＳＲの大きいキャパシタが使用されていた。セラミックコンデンサは、これらのキャパシタに比べて安価であり、占有面積が小さいという利点があるものの、ＥＳＲが非常に小さいため、リップルモード方式においては一般に使用されていなかった。
図１に示すスイッチング電源装置によれば、キャパシタＣｏにＥＳＲの小さいセラミックコンデンサを使用できるので、アルミニウム電解コンデンサ等を使用する場合に比べて部品コストを削減できるとともに回路面積を小さくすることができる。
また、セラミックコンデンサは故障時において一般にオープン状態となるので、キャパシタＣｏにセラミックコンデンサを用いれば、故障時にショート状態となるタイプのキャパシタを用いる場合に比べて信頼性を向上できる。
【００６４】
更に、図１に示すスイッチング電源装置によれば、出力のキャパシタＣｏにセラミックコンデンサ等の低ＥＳＲタイプのキャパシタを用いることができるので、出力電圧Ｖｏｕｔのリップル電圧を小さくできる。これにより、電圧Ｖｏｕｔを電源電圧として使用する場合に電子回路の動作マージンを拡大することができ、信頼性を向上できる。
【００６５】
また、図１に示すスイッチング電源装置においては、出力フィードバック電圧ＶＦＢを入力するバッファ回路（Ｑ３，ＣＳ３）と参照電圧Ｖｒｅｆを入力するバッファ回路（Ｑ４，ＣＳ４）がそれぞれ設けられており、前者のバッファ回路（Ｑ３，ＣＳ３）の出力に接続された抵抗Ｒ３へ注入される電流Ｉｑと等価な電流が後者のバッファ回路（Ｑ３，ＣＳ３）の出力にも注入される。これにより、２つのバッファ回路に流れる電流のバランスが向上するので、当該２つのバッファ回路の入力オフセット電圧を低減できる。
【００６６】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
【００６７】
図６は、第２の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
図６に示すスイッチング電源装置は、図１に示すスイッチング電源装置におけるリップル信号生成回路１を次に述べるリップル信号生成回路１Ａに置き換えたものであり、他の構成要素については図１に示すスイッチング電源装置と同じである。
【００６８】
リップル信号生成回路１Ａは、図１におけるリップル信号生成回路１と同様な構成（ＣＲ積分回路１１，電圧電流変換回路１２）に加えて、キャパシタＣｉに生じる電圧を分圧する分圧回路１３を有する。
分圧回路１３は、本発明における分圧回路の一実施形態である。
【００６９】
分圧回路１３は、直列に接続された抵抗Ｒ５及びＲ６を含んでおり、抵抗Ｒ６の一方の端子がノードＮｃｉに接続され、他方の端子が抵抗Ｒ５を介してノードＮｏｕｔに接続される。電圧電流変換回路１２は、この分圧回路１３により分圧された電圧、すなわち、抵抗Ｒ５の両端の電圧を電流Ｉｑに変換する。
【００７０】
キャパシタＣｉ及び抵抗Ｒｉの素子値を半導体チップに集積可能な値に設定した場合、ＣＲ積分回路１１の時定数が小さくなり、キャパシタＣｉに生じるリップル電圧の振幅が必要以上に大きくなってしまうことが考えられる。この振幅があまり大きいと、電圧電流変換回路１２の入力レンジが不足してしまう可能性がある。本実施形態では、キャパシタＣｉに生じるリップル電圧の振幅を分圧回路１３により分圧して電圧電流変換回路１２に入力することにより、電圧電流変換回路１２に入力されるリップル電圧を適切な範囲に設定することができる。
【００７１】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
【００７２】
図７は、第３の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
図７に示すスイッチング電源装置は、図１に示すスイッチング電源装置におけるリップル信号生成回路１を次に述べるリップル信号生成回路１Ｂに置き換えたものであり、他の構成要素については図１に示すスイッチング電源装置と同じである。
【００７３】
リップル信号生成回路１Ｂは、ＣＲ積分回路１１Ｂと、電圧電流変換回路１２と、分圧回路１３Ｂ及び１４を有する。
分圧回路１３Ｂは、本発明における第１分圧回路の一実施形態である。
分圧回路１４は、本発明における第２分圧回路の一実施形態である。
【００７４】
ＣＲ積分回路１１Ｂは、直列接続された抵抗Ｒｉ及びキャパシタＣｉを含んでおり、インダクタＬｏ及びキャパシタＣｏの直列回路と並列に接続される。抵抗Ｒｉの一方の端子がノードＮｓｗに接続され、他方の端子がキャパシタＣｉを介して基準電位Ｇに接続される。
【００７５】
分圧回路１３Ｂは、キャパシタＣｉに生じる電圧を分圧する。分圧回路１３Ｂは、直列接続された抵抗Ｒ５及びＲ６を含んでおり、抵抗Ｒ６の一方の端子が抵抗ＲｉとキャパシタＣｉの接続ノード（ノードＮｃｉ）に接続され、他方の端子が抵抗Ｒ５を介して基準電位Ｇに接続される。
【００７６】
分圧回路１４は、キャパシタＣｏに生じる電圧を分圧回路１３Ｂと等価な分圧比により分圧する。分圧回路１４は、直列接続された抵抗Ｒ７及びＲ８を含んでおり、抵抗Ｒ８の一方の端子がノードＮｏｕｔに接続され、他方の端子が抵抗Ｒ７を介して基準電位Ｇに接続される。
【００７７】
電圧電流変換回路１２は、分圧回路１３Ｂ及び１４において分圧された電圧の差を電流Ｉｑに変換する。図７の例では、抵抗Ｒ５及びＲ６の中間接続ノードと抵抗Ｒ７及びＲ８の中間接続ノードとの電圧差（Ｖｄｐ−Ｖｄｎ）を電流に変換する。電圧電流変換回路１２は、例えば図２に示す構成を有する。
【００７８】
図７に示すスイッチング電源装置においては、インダクタＬｏ及びキャパシタＣｏの直列回路と並列にＣＲ積分回路１１Ｂが接続される。このＣＲ積分回路１１Ｂに印加される電圧は、インダクタＬｏのみに並列接続されたＣＲ積分回路１１（図１）に印加される電圧と比較して、キャパシタＣｏの電圧Ｖｏｕｔだけ高くなる。従って、もし、ＣＲ積分回路１１ＢのキャパシタＣｏに生じる電圧から電圧Ｖｏｕｔを減算すれば、ＣＲ積分回路１１（図１）のキャパシタＣｏに生じる電圧と等価な電圧が得られる。
ここで、分圧回路１３Ｂ，１４の分圧比を「γ」とすると、ＣＲ積分回路１１ＢのキャパシタＣｏの電圧を分圧回路１３Ｂによって分圧した電圧Ｖｐｎは、インダクタＬｏのみに並列接続されたＣＲ積分回路１１（図６）の電圧を分圧比γにより分圧した電圧に比べて「γ×Ｖｏｕｔ」だけ高くなる。従って、図７に示すように、分圧回路１４によって得られる電圧「γ×Ｖｏｕｔ」と分圧回路１３Ｂによって得られる電圧Ｖｐｎとの差（Ｖｄｐ−Ｖｄｎ）は、ＣＲ積分回路１１の電圧を分圧比γにより分圧した電圧（図６参照）と等価になる。
【００７９】
図７に示すスイッチング電源装置によれば、図６に示すスイッチング電源装置と同様に、キャパシタＣｉに生じるリップル電圧の振幅を電圧電流変換回路１２の入力レンジに合わせて適切に低減できる。
また、図７に示すスイッチング電源装置では、電圧電流変換回路１２の入力同相電圧がほぼ「γ×Ｖｏｕｔ」になっており、図６に示すスイッチング電源装置における電流電圧変換回路１２の入力同相電圧「Ｖｏｕｔ」に比べて低くなる。これにより、電圧電流変換回路１２の動作に使用する電源電圧を「Ｖｏｕｔ」より低くすることが可能となり、昨今の低電圧化したＩＣに集積する上で有利である。
【００８０】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
【００８１】
図８は、第４の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
図８に示すスイッチング電源装置は、図１に示すスイッチング電源装置におけるリップル信号生成回路１を次に述べるリップル信号生成回路１Ｃに置き換えたものであり、他の構成要素については図１に示すスイッチング電源装置と同じである。
【００８２】
リップル信号生成回路１Ｃは、リップル信号生成回路１と同じＣＲ積分回路１１を有するとともに、キャパシタＣｉに生じるリップル電圧と出力フィードバック電圧ＶＦＢとを合成した合成信号Ｖｃｉ＿ｆｂを出力する信号合成回路１５を有する。
信号合成回路１５は、本発明における第１信号合成回路の一実施形態である。
【００８３】
図９は、リップル信号生成回路１Ｃの構成の一例を示す図である。
図９に示すリップル信号生成回路１Ｃは、増幅器１５１〜１５３と抵抗Ｒ９〜Ｒ１４を有する。
増幅器１５１の非反転入力端子はノードＮｃｉに接続され、その出力端子は反転入力端子に接続される。増幅器１５２の非反転入力端子はノードＮｆｂに接続され、その出力端子は反転入力端子に接続される。増幅器１５３の反転入力端子は、抵抗Ｒ９を介して増幅器１５１の出力端子に接続されるとともに、抵抗Ｒ１０を介して増幅器１５２の出力端子に接続される。増幅器１５３の出力端子は、抵抗Ｒ１１を介してその反転入力端子に接続される。増幅器１５３の非反転入力端子は、抵抗Ｒ１２を介してノードＮｏｕｔに接続されるとともに、抵抗Ｒ１３及びＲ１４の並列回路を介して参照電圧Ｖｒｅｆに接続される。増幅器１５３において合成信号Ｖｃｉ＿ｆｂが出力される。
コンパレータ２は、この合成信号Ｖｃｉ＿ｆｂと参照電圧Ｖｒｅｆとを比較し、その比較結果に応じて信号Ｓｃｐを生成する。
【００８４】
図９に示す信号合成回路１５において、増幅器１５１及び１５２はバッファ回路を構成しており、高インピーダンスで入力した電圧Ｖｃｉ，ＶＦＢを低インピーダンスで出力する。また、抵抗Ｒ９〜Ｒ１１及び増幅器１５３は反転増幅回路を構成しており、増幅器１５１及び１５２で入力された電圧Ｖｃｉ，ＶＦＢにそれぞれ所定のゲインを乗じて加算する。反転増幅回路のゲインは負であり、各入力信号は反転増幅回路によって位相を反転される。
【００８５】
増幅器１５３の非反転入力端子には、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとを所定の割合で合成した合成電圧Ｖｂが入力される。合成電圧Ｖｂは、例えば次式で表わされる。
【００８６】
（数５）
Ｖｂ＝α・Ｖｏｕｔ＋β・Ｖｒｅf…（５）
【００８７】
合成電圧Ｖｂにおける出力電圧Ｖｏｕｔの成分（α・Ｖｏｕｔ）は、増幅器１５１に入力される電圧Ｖｃｉの成分とともに、キャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）に比例した成分を生成する。割合αは、合成信号Ｖｃｉ＿ｆｂにおいてキャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）に比例した成分が生成されるように設定される。
【００８８】
他方、合成電圧Ｖｂにおける参照電圧Ｖｒｅｆの成分（β・Ｖｒｅｆ）は、合成信号Ｖｃｉ＿ｆｂにおける直流オフセット成分を生成する。割合βは、増幅器１５１において電圧Ｖｃｉの代わりに出力電圧Ｖｏｕｔを入力し（すなわちキャパシタＣｉの電圧をゼロとし）、かつ、増幅器１５２において出力フィードバック電圧ＶＦＢの代わりに参照電圧Ｖｒｅｆを入力した場合に生成される合成信号Ｖｃｉ＿ｆｂが参照電圧Ｖｒｅｆと等しくなるように設定される。
【００８９】
ここで、図８に示すスイッチング電源装置の定常状態における動作について、図１０を参照して説明する。図１０は、合成信号Ｖｃｉ＿ｆｂと参照電圧Ｖｒｅｆの関係を例示する図である。
【００９０】
合成信号Ｖｃｉ＿ｆｂに含まれる出力フィードバック電圧ＶＦＢの成分及びキャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）の成分は、共に位相が反転している。すなわち、出力フィードバック電圧ＶＦＢやキャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）が上昇すると合成信号Ｖｃｉ＿ｆｂのレベルは低下し、逆に、これらの電圧が低下すると合成信号Ｖｃｉ＿ｆｂのレベルは上昇する。
他方、本実施形態において、制御回路３は、合成信号Ｖｃｉ＿ｆｂが参照電圧Ｖｒｅｆより大きいことを示す信号Ｓｃｐをコンパレータ２から入力すると、ＭＯＳトランジスタＭＨを一定時間オンさせる（図１０（Ａ））。ＭＯＳトランジスタＭＨがオンすると、インダクタＬｏに流れる電流が増大し、これに合わせてキャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）が上昇するため、合成信号Ｖｃｉ＿ｆｂは低下する（図１０（Ｂ））。上記一定時間の後に制御回路３がＭＯＳトランジスタＭＨをオフさせると（図１０（Ａ））、インダクタＬｏに流れる電流が減少し、キャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）も低下するため、合成信号Ｖｃｉ＿ｆｂは上昇する（図１０（Ｂ））。従って、定常状態では、図１０（Ｂ）に示すように、合成信号Ｖｃｉ＿ｆｂのピークと参照電圧Ｖｒｅｆとがほぼ等しくなる。
【００９１】
さて、図９に示す信号合成回路１５において、合成信号Ｖｃｉ＿ｆｂの直流オフセット成分は、キャパシタＣｉの電圧をゼロとし、かつ、出力フィードバック電圧ＶＦＢの代わりに参照電圧Ｖｒｅｆを入力した場合において、合成信号Ｖｃｉ＿ｆｂと参照電圧Ｖｒｅｆとが等しくなるように設定されている。従って、合成信号Ｖｃｉ＿ｆｂのピークと参照電圧Ｖｒｅｆとがほぼ等しくなる場合（図１０（Ｂ））、キャパシタＣｉの微小なリップル電圧を無視すると、出力フィードバック電圧ＶＦＢは参照電圧Ｖｒｅｆに近似する。すなわち、定常状態の出力電圧Ｖｏｕｔは、参照電圧Ｖｒｅｆと抵抗Ｒｆ１，Ｒｆ２の分圧比によって定められた目標電圧に近似する。
【００９２】
図８に示すスイッチング電源装置によれば、信号合成回路１５における電圧（Ｖｃｉ−Ｖｏｕｔ）のゲインを任意に設定できる。そのため、ＣＲ積分回路１１の時定数を小さくしてキャパシタＣｉの電圧振幅を大きくした場合でも、合成信号Ｖｃｉ＿ｆｂに含まれるキャパシタＣｉの電圧成分の振幅を適当に小さくなるように変換することが可能である。従って、図８に示すスイッチング電源装置においても、ＣＲ積分回路１１を半導体チップに集積化することが可能であり、図１に示すスイッチング電源装置と同様の効果を奏することができる。
【００９３】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
【００９４】
図１１は、第５の実施形態に係るスイッチング電源装置の構成の一例を示す図である。図１１に示すスイッチング電源装置は、図１に示すスイッチング電源装置におけるリップル信号生成回路１を次に述べるリップル信号生成回路１Ｄに置き換え、更にコンパレータ２をコンパレータ２Ｄに置き換えたものであり、他の構成要素については図１に示すスイッチング電源装置と同じである。
【００９５】
リップル信号生成回路１Ｄは、リップル信号生成回路１と同じＣＲ積分回路１１を有するともに、キャパシタＣｉの電圧振幅を変換する振幅変換回路１６を有する。
【００９６】
振幅変換回路１６は、キャパシタＣｉに生じるリップル電圧と相似な信号であって、当該リップル電圧より振幅が小さいリップル信号Ｖｃｉ＿Ｘを生成する。図１１の例において、リップル信号Ｖｃｉ＿Ｘは出力電圧Ｖｏｕｔを基準とする信号である。
【００９７】
コンパレータ２Ｄは、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとの差を増幅するとともにリップル信号Ｖｃｉ＿Ｘを増幅し、これらの増幅結果を合成して更に増幅することにより、ロジック信号Ｓｃｐを生成する。
【００９８】
図１２は、コンパレータ２Ｄの構成の一例を示す図である。
図１２に示すコンパレータ２Ｄは、ｎｐｎトランジスタＱ７〜Ｑ１０と電流源ＣＳ７〜ＣＳ１０と、抵抗Ｒ１５〜Ｒ１８と、出力増幅回路２１を有する。
ｎｐｎトランジスタＱ７，Ｑ８、抵抗Ｒ１５，Ｒ１６及び電流源ＣＳ９を含む回路は、本発明の第１増幅段の一実施形態である。
ｎｐｎトランジスタＱ９，Ｑ１０、抵抗Ｒ１７，Ｒ１８及び電流源ＣＳ１０を含む回路は、本発明の第２増幅段の一実施形態である。
電流源ＣＳ７は、本発明の第１負荷回路の一実施形態である。
電流源ＣＳ８は、本発明の第２負荷回路の一実施形態である。
出力増幅回路２１は、本発明の第３増幅段の一実施形態である。
【００９９】
ｎｐｎトランジスタＱ７のエミッタは抵抗Ｒ１５を介してノードＮｍ１に接続され、そのコレクタは電流合成ノードＮＳ１（第１電流合成ノード）に接続され、そのベースには参照電圧Ｖｒｅｆが入力される。ｎｐｎトランジスタＱ８のエミッタは抵抗Ｒ１６を介してノードＮｍ１に接続され、そのコレクタは電流合成ノードＮＳ２（第２電流合成ノード）に接続され、そのベースはノードＮｆｂに接続される。電流源ＣＳ９は、ノードＮｍ１と基準電位Ｇの間に接続される。
ｎｐｎトランジスタＱ９のエミッタは抵抗Ｒ１７を介してノードＮｍ２に接続され、そのコレクタは電流合成ノードＮＳ１に接続され、そのベースはノードＮｏｕｔに接続される。ｎｐｎトランジスタＱ１０のエミッタは抵抗Ｒ１８を介してノードＮｍ２に接続され、そのコレクタは電流合成ノードＮＳ２に接続され、そのベースにはリップル信号Ｖｃｉ＿ｘが入力される。電流源ＣＳ１０は、ノードＮｍ２と基準電位Ｇの間に接続される。
電流源ＣＳ７は電流合成ノードＮＳ１と電源ラインＶｄｄの間に接続され、電流源ＳＣ８は電流合成ノードＮＳ２と電源ラインＶｄｄの間に接続される。
【０１００】
ｎｐｎトランジスタＱ７，Ｑ８、抵抗Ｒ１５，Ｒ１６及び電流源ＣＳ９は差動電圧を差動電流に変換する差動増幅回路を構成しており、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとの差に応じて、ｎｐｎトランジスタＱ７及びＱ８のコレクタ電流の差（Ｉｑ８−Ｉｑ７）を発生する。
また、ｎｐｎトランジスタＱ９，Ｑ１０、抵抗Ｒ１７，Ｒ１８及び電流源ＣＳ１０も差動電圧を差動電流に変換する差動増幅回路を構成しており、リップル信号Ｖｃｉ＿Ｘと出力電圧Ｖｏｕｔとの差（すなわちキャパシタＣｉの電圧）に応じて、ｎｐｎトランジスタＱ９及びＱ１０のコレクタ電流の差（Ｉｑ１０−Ｉｑ９）を発生する。
そして、電流Ｉｑ７と電流Ｉｑ９が電流合成ノードＮＳ１において合成されて電流源ＣＳ７に流れ、電流Ｉｑ８と電流Ｉｑ１０が電流合成ノードＮＳ２において合成されて電流源ＣＳ８に流れる。
従って、電流源ＣＳ７及びＣＳ８に生じる電圧の差（すなわち電流合成ノードＮＳ１及びＮＳ２の電圧）は、差動電流（Ｉｑ８−Ｉｑ７）によって生じる成分と、差動電流（Ｉｑ１０−Ｉｑ９）によって生じる成分とを合成したものになる。例えば、出力フィードバック電圧ＶＦＢが参照電圧Ｖｒｅｆに対して上昇する場合や、リップル信号Ｖｃｉ＿Ｘが出力電圧Ｖｏｕｔに対して上昇する場合には、電流合成ノードＮＳ２の電流（Ｉｑ８＋Ｉｑ１０）が増大するため、電流合成ノードＮＳ２の電圧が電流合成ノードＮＳ１の電圧に対して低下する。逆に、出力フィードバック電圧ＶＦＢが参照電圧Ｖｒｅｆに対して低下する場合や、リップル信号Ｖｃｉ＿Ｘが出力電圧Ｖｏｕｔに対して低下する場合には、電流合成ノードＮＳ２の電流（Ｉｑ８＋Ｉｑ１０）が減少するため、電流合成ノードＮＳ２の電圧が電流合成ノードＮＳ１の電圧に対して上昇する。
この電流合成ノードＮＳ１及びＮＳ２の電圧を、更に出力増幅回路２１において増幅することにより、ハイレベル又はローレベルを有するロジック信号Ｓｃｐが生成される。
【０１０１】
このように、図１１にスイッチング電源装置では、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとの差を増幅した信号に対してリップル信号Ｖｃｉ＿Ｘを合成し、その合成結果を更に増幅することにより、コンパレータ２Ｄのロジック信号Ｓｃｐを生成している。そのため、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとの差が大きい段階では、ロジック信号Ｓｃｐがハイレベル又はローレベルで一定となり、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとの差が十分小さくなると、リップル信号Ｖｃｉ＿Ｘのピーク若しくはボトムを示すようにロジック信号Ｓｃｐがハイレベル又はローレベルに切り替わる。
従って、図１１に示すスイッチング電源装置においてもリップルモード方式の動作が可能である。
【０１０２】
また、図１１に示すスイッチング電源装置によれば、振幅変換回路１６においてキャパシタＣｉの電圧振幅を任意に変換できるため、ＣＲ積分回路１１を半導体チップに集積化することが可能であり、図１に示すスイッチング電源装置と同様の効果を奏することができる。
【０１０３】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
【０１０４】
図１３は、第６の実施形態に係るスイッチング電源装置の構成の一例を示す図である。図１３に示すスイッチング電源装置は、図１に示すスイッチング電源装置におけるリップル信号生成回路１を次に述べるリップル信号生成回路１Ｅに置き換えたものであり、他の構成要素については図１に示すスイッチング電源装置と同じである。
【０１０５】
リップル信号生成回路１Ｅは、リップル信号生成回路１と同じＣＲ積分回路１１を有するとともに、キャパシタＣｉに生じるリップル電圧と参照電圧Ｖｒｅｆとを合成した合成信号Ｖｒｅｆ＿ｃｉを出力する信号合成回路１７を有する。
信号合成回路１７は、本発明における第２信号合成回路の一実施形態である。
【０１０６】
図１４は、リップル信号生成回路１Ｅの一構成例を示す図である。
図１４に示すリップル信号生成回路１Ｅは、電圧電流変換回路１７１と抵抗Ｒ１９を有する。
電圧電流変換回路１７１は、キャパシタＣｉに生じる電圧（Ｖｃｉ−Ｖｏｕｔ）を電流Ｉｒｐに変換する。電圧Ｖｃｉが電圧Ｖｏｕｔより低い場合に正の電流（吐き出し電流）を発生し、電圧Ｖｃｉが電圧Ｖｏｕｔより高い場合に負の電流（引き込み電流）を発生する。電圧電流変換回路１７１は、例えば図２に示す電圧電流変換回路１２と同様な構成を有する。
抵抗Ｒ１９は、一方の端子が電圧電流変換回路１７１の電流出力端子に接続され、他方の端子に参照電圧Ｖｒｅｆが印加される。電圧電流変換回路１７１の電流出力端子と抵抗Ｒ１９との接続ノードにおいて合成信号Ｖｒｅｆ＿ｃｉが発生する。
コンパレータ２は、この合成信号Ｖｒｅｆ＿ｃｉと出力フィードバック電圧ＶＦＢとの比較結果に応じてロジック信号Ｓｃｐを生成する。
【０１０７】
ここで、図１３に示すスイッチング電源装置の定常状態における動作について、図１５を参照して説明する。図１５は、合成信号Ｖｒｅｆ＿ｃｉと出力フィードバック電圧ＶＦＢの関係を例示する図である。
【０１０８】
コンパレータ２の入力インピーダンスが十分に高い場合、電圧電流変換回路１７１から出力される電流の大半は抵抗Ｒ１９に流れる。従って、抵抗Ｒ１９の抵抗値を「ｒ１９」とすると、合成信号Ｖｒｅｆ＿ｃｉは次式で表わされる。
【０１０９】
（数６）
Ｖｃｉ＿ｆｂ＝ｒ１９×Ｉｒｐ＋Ｖｒｅｆ…（６）
【０１１０】
制御回路３は、合成信号Ｖｒｅｆ＿ｃｉが出力フィードバック電圧ＶＦＢより高くなったことを示すコンパレータ２の信号Ｓｃｐに応じて、ＭＯＳトランジスタＭＨを一定時間オンに設定する。ＭＯＳトランジスタＭＨがオンすると、インダクタＬｏの電流が増大し、キャパシタＣｉの電圧が上昇する。電流Ｉｒｐは、「Ｖｃｉ＜Ｖｏｕｔ」の場合に正となり、「Ｖｃｉ＞Ｖｏｕｔ」の場合に負となるため、キャパシタＣｉの電圧が上昇すると合成信号Ｖｃｉ＿ｆｂは低下する。一定時間後、制御回路３がＭＯＳトランジスタＭＨをオフに設定すると、インダクタＬｏの電流が減少し、キャパシタＣｉの電圧が低下するため、合成信号Ｖｃｉ＿ｆｂは上昇する。そして、合成信号Ｖｒｅｆ＿ｃｉが出力フィードバック電圧ＶＦＢより高くなると、再びＭＯＳトランジスタＭＨがオンする。
このようにして、図１５（Ｂ）に示すように、出力フィードバック電圧ＶＦＢは合成信号Ｖｒｅｆ＿ｃｉのピークとほぼ等しくなる。
【０１１１】
以上述べたように、図１３に示すスイッチング電源装置によれば、電圧電流変換回路１７１の相互コンダクタンスや抵抗Ｒ１９の抵抗値などを調整することによって、信号合成回路１７における電圧（Ｖｃｉ−Ｖｏｕｔ）のゲインを任意に設定できるため、ＣＲ積分回路１１の時定数を小さくしてキャパシタＣｉの電圧振幅を大きくした場合でも、合成信号Ｖｃｉ＿ｆｂに含まれるキャパシタＣｉの電圧成分の振幅を適当に小さくすることが可能である。従って、図１３に示すスイッチング電源装置においても、ＣＲ積分回路１１を半導体チップに集積化することが可能であり、図１に示すスイッチング電源装置と同様の効果を奏することができる。
【０１１２】
図１６は、リップル信号生成回路１Ｅの他の構成例を示す図である。
図１６に示すリップル信号生成回路１Ｅは、増幅器１７２〜１７４と抵抗Ｒ２０〜Ｒ２４を有する。
増幅器１７２の反転入力端子は、抵抗Ｒ２０を介してノードＮｏｕｔに接続される。増幅器１７２の出力端子は、抵抗Ｒ２１を介してその反転入力端子に接続される。増幅器１７４の非反転入力端子は、ノードＮｃｉに接続される。増幅器１７４の反転入力端子は、その出力端子に接続される。増幅器１７３の反転入力端子は、抵抗Ｒ２２を介して増幅器１７２の出力端子に接続されるとともに、抵抗Ｒ２３を介して増幅器１７４の出力端子に接続される。増幅器１７３の出力端子は、抵抗Ｒ２４を介してその反転入力端子に接続される。増幅器１７２及び１７３の非反転入力端子には参照電圧Ｖｒｅｆが印加される。
【０１１３】
増幅器１７４は、ノードＮｃｉの電圧Ｖｃｉを高インピーダンスで入力し、これとほぼ等しい電圧を低インピーダンスで出力するバッファ回路を構成する。
増幅器１７２及び抵抗Ｒ２０，Ｒ２１は、電圧Ｖｏｕｔを所定のゲインで位相を反転させて増幅する反転増幅回路を構成する。
また、増幅器１７３及び抵抗Ｒ２２〜Ｒ２４は、前段の反転増幅回路（１７２，Ｒ２０，Ｒ２１）の出力電圧及びバッファ回路（１７４）の出力電圧Ｖｃｉをそれぞれ所定のゲインで位相を反転させて増幅し、加算する反転増幅回路を構成する。それぞれの反転増幅回路のゲインを適切に設定することにより、増幅器１７３から出力される合成信号Ｖｃｉ＿ｆｂには、キャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）に比例した成分が生じる。また、２つの反転増幅回路は何れも参照電圧Ｖｒｅｆを基準に増幅を行うため、キャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）がゼロの場合、合成信号Ｖｃｉ＿ｆｂは参照電圧Ｖｒｅｆと等しくなる。
従って、図１６に示す回路構成でも、図１４に示すリップル信号生成回路１Ｅと同等な合成信号Ｖｃｉ＿ｆｂを生成することができる。
【０１１４】
以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態のみに限定されるものではなく、種々のバリエーションを含んでいる。
【０１１５】
上述した実施形態では、インダクタＬｏに流れるリップル電流のボトム若しくはピークにおいてＭＯＳトランジスタＭＨを一定時間オンさせ、これによりインダクタＬｏの電流を増大させる方式（固定オン時間方式）を例として挙げているが、本発明はこれに限定されない。例えば、インダクタＬｏに流れるリップル電流のボトム若しくはピークにおいてＭＯＳトランジスタＭＨを一定時間オフさせ、これによりインダクタＬｏの電流を減少させる方式（固定オフ時間方式）にも本発明は適用可能である。また、入力電圧Ｖｉｎや出力電圧Ｖｏｕｔに応じて上記のオン時間やオフ時間を適応的に変化させることにより、スイッチング周波数の変動を抑える方式にも本発明は適用可能である。
あるいは、リップル成分と参照電圧を比較するコンパレータにヒステリシス特性を持たせてＰＷＭ信号を生成するヒステリシスＰＷＭ制御方式にも本発明は適用可能である。
すなわち、本発明は、様々なリップルモード方式のスイッチング電源装置に広く適用可能である。
【０１１６】
上述した第２、第３の実施形態は、その他の実施形態にも適用可能である。
例えば、図９に示すスイッチング電源装置では、キャパシタＣｉと並列に分圧回路１３（図６）を設けて、その分圧回路１３の出力電圧を信号合成回路１５に入力してもよい。あるいは、ＣＲ積分回路１１をＣＲ積分回路１１Ｂ（図７）に置換し、そのキャパシタＣｉと並列に分圧回路１３Ｂ（図７）を設けて、分圧回路１３Ｂの出力電圧を信号合成回路１５に入力してもよい。
図１１に示すスイッチング電源装置では、キャパシタＣｉと並列に分圧回路１３（図６）を設けて、その分圧回路１３の出力電圧を振幅変換回路１６に入力してもよい。あるいは、ＣＲ積分回路１１をＣＲ積分回路１１Ｂ（図７）に置換し、そのキャパシタＣｉと並列に分圧回路１３Ｂ（図７）を設けるとともに、出力フィードバック電圧ＶＦＢを分圧する分圧回路１４を設けて、分圧回路１３Ｂ及び１４の出力電圧の差を振幅変換回路１６に入力してもよい。
図１３に示すスイッチング電源装置では、キャパシタＣｉと並列に分圧回路１３（図６）を設けて、その分圧回路１３の出力電圧を信号合成回路１７に入力してもよい。あるいは、ＣＲ積分回路１１をＣＲ積分回路１１Ｂ（図７）に置換し、そのキャパシタＣｉと並列に分圧回路１３Ｂ（図７）を設けるとともに、出力フィードバック電圧ＶＦＢを分圧する分圧回路１４を設けて、分圧回路１３Ｂ及び１４の出力電圧の差を信号合成回路１７に入力してもよい。
【０１１７】
上述した第１の実施形態では、出力フィードバック電圧ＶＦＢの伝達経路に設けられた抵抗Ｒ３に対して電流Ｉｑを注入しているが、本発明はこれに限定されない。例えば、上記とは逆に、参照電圧Ｖｒｅｆが伝達される経路の抵抗Ｒ４に対して電流Ｉｑを注入してもよい。すなわち、参照電圧Ｖｒｅｆとリップル信号との合成信号を生成してもよい。この場合、ノードＮ１にも同じ電流Ｉｑを注入することで、ｐｎｐトランジスタＱ３，Ｑ４に流れる電流の直流バランスを向上させて、入力オフセット電圧誤差を低減させることができる。
【符号の説明】
【０１１８】
１，１Ａ〜１Ｅ…リップル信号生成回路、
２，２Ｄ…コンパレータ、
３…制御回路、
４…駆動回路、
１１，１１Ｂ…ＣＲ積分回路、
１２，１７１…電圧電流変換回路、
１３，１３Ｂ，１４…分圧回路、
１５，１７…信号合成回路、
１６…振幅変換回路、
２１…出力増幅回路、
１５１〜１５３，１７２，１７３…増幅器、
Ｌｏ…インダクタ、
Ｃｉ，Ｃｏ…キャパシタ、
ＣＳ１〜ＣＳ１０…電流源、
ＭＨ，ＭＬ…ＭＯＳトランジスタ、
Ｍ１〜Ｍ１０…ＭＯＳトランジスタ、
Ｑ１，Ｑ２，Ｑ５〜Ｑ１０…ｎｐｎトランジスタ、
Ｑ３，Ｑ４…ｐｎｐトランジスタ、
Ｒ１〜Ｒ２４…抵抗、
Ｒｆ１，Ｒｆ２…抵抗、
Ｖｒｅｆ…参照電圧、
ＶＦＢ…出力フィードバック電圧
【技術分野】
【０００１】
本発明は、高効率で応答が高速なスイッチング電源装置に係り、例えば出力のリップル成分としきい値との比較に基づいて出力制御を行うリップルモード方式のスイッチング電源装置に関するものである。
【背景技術】
【０００２】
携帯電話機に代表されるモバイル機器の急速な普及を背景として、モバイル機器向けのスイッチング電源装置に求められる性能はますます厳しくなっている。低電圧で動作し、高効率で応答が速く、しかも部品点数の少ないスイッチング電源装置の技術開発が活発に行われている。
【０００３】
図１７は、一般的な電圧モード方式のスイッチング電源装置の構成例を示す図である。
図１７の例において、ＭＯＳトランジスタＭＨ，ＭＬ、インダクタＬｏ及びキャパシタＣｏは降圧型コンバータを構成する。降圧型コンバータは、ハイサイドのＭＯＳトランジスタＭＨとローサイドのＭＯＳトランジスタＭＬを交互にオンさせることで、入力電圧Ｖｉｎより低い出力電圧Ｖｏを発生する。インダクタＬｏにおいて連続的に電流が流れる場合、ハイサイドのＭＯＳトランジスタＭＨのデューティ比（スイッチング周期に対するオン時間の比）にほぼ比例した出力電圧Ｖｏが得られる。
【０００４】
抵抗Ｒ３１〜Ｒ３４，キャパシタＣ３１〜Ｃ３３及び演算増幅器１０１は誤差増幅回路を構成する。誤差増幅回路は、参照電圧Ｖｒｅｆと出力電圧Ｖｏｕｔに対応するＶＦＢとの誤差を増幅する。コンパレータ１０２は、この誤差増幅回路から出力される誤差信号と三角波発生器１０３より出力される三角波信号とを比較し、この比較結果に応じたＰＷＭ信号を生成する。ＰＷＭ信号は、誤差信号のレベルに応じてパルス幅が変化する。ゲート駆動回路１０５は、ＭＯＳトランジスタＭＬのゲートを駆動するローサイド・ドライバと、ＭＯＳトランジスタＭＨのゲートを駆動するハイサイド・ドライバを有する。ローサイド・ドライバはＰＷＭ信号に応じてゲート駆動電圧を発生し、ハイサイド・ドライバはＰＷＭ信号をインバータ１０４により反転した信号に応じて駆動電圧を発生する。
上記の構成により、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとの誤差が増大すると、その誤差を減少させるようにＭＯＳトランジスタＭＨのデューティ比が調節される。
【０００５】
電圧モード方式のスイッチング電源装置は、インダクタＬｏとキャパシタＣｏの共振周波数で生じる位相の遅れによりフィードバック制御系が不安定になることを防止するため、高域でのループ・ゲインが比較的低く設定されることから、一般に応答速度が遅い。近年、消費電力を低減するために、機器の動作状態に応じて電源電圧をダイナミックに変化させる手法が広く採用されるようになってきており、スイッチング電源装置には高速な応答が要求されている。しかしながら、電圧モード方式では上記のような事情があることから、この高速化要求に対して十分に応えることができない。また、位相補償のために単体部品（ディスクリート部品）として抵抗Ｒ３３〜Ｒ３４やキャパシタＣ３１〜Ｃ３３を設けなければならないため基板面積の増大や実装コストの上昇を招くという不利益や、それらの適切な素子値を評価するために多くの工数を要するという不利益もある。
【０００６】
上述した電圧モード方式の欠点を克服するものとして、リップルモード方式が知られている（非特許文献１を参照）。リップルモード方式は、Ｂａｎｇ−Ｂａｎｇ制御やヒステリシスＰＷＭ制御、Ｄ−ｃａｐモードなどとも呼ばれている。
【０００７】
図１８は、一般的なリップルモード方式のスイッチング電源装置の構成例を示す図である。
抵抗Ｒ３１及びＲ３２の直列回路は出力電圧Ｖｏｕｔを分圧し、出力フィードバック電圧ＶＦＢとしてコンパレータ１０２に入力する。コンパレータ１０２は、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとを比較し、出力フィードバック電圧ＶＦＢが参照電圧Ｖｒｅｆより低くなると「１」、参照電圧Ｖｒｅｆより高くなると「０」を出力する。制御回路１０６は、コンパレータ１０２の出力が「０」から「１」へ変化したときに一定時間だけＭＯＳトランジスタＭＨをオン、ＭＯＳトランジスタＭＬをオフさせる制御信号を生成する。
【０００８】
ＭＯＳトランジスタＭＨがオン、ＭＯＳトランジスタＭＬがオフするとき、インダクタＬｏには電圧（Ｖｉｎ−Ｖｏｕｔ）が印加されるため、インダクタＬｏに流れる電流は直線的に増大する。他方、ＭＯＳトランジスタＭＨがオフ、ＭＯＳトランジスタＭＬがオンするとき、インダクタＬｏには上記と逆極性の出力電圧Ｖｏｕｔが印加されるため、インダクタＬｏに流れる電流は直線的に減少する。すなわち、インダクタＬｏには三角波状のリップル電流が流れる。このリップル電流がキャパシタＣｏの等価直列抵抗ＥＳＲ（equivalent series resistance）に流れることにより、出力電圧Ｖｏにはリップル電流と相似なリップル電圧が重畳する。図１８に示すリップルモード方式のスイッチング電源装置においては、出力フィードバック電圧ＶＦＢに重畳するリップル成分のボトムと参照電圧Ｖｒｅｆとが定常状態においてほぼ等しくなるように帰還制御が働く。リップルモード方式は、電圧モード方式のような位相補償が不要であり、高速な負荷応答を実現できる。
【０００９】
しかしながら、リップルモード方式において制御系を安定に動作させるためには、出力フィードバック電圧ＶＦＢに適切な振幅のリップル成分が含まれていなければならない。出力電圧Ｖｏｕｔのリップル成分を「Ｖｏｒｐ」、抵抗Ｒ３１，Ｒ３２の抵抗値をそれぞれ「ｒ３１」，「ｒ３２」とすると、出力フィードバック電圧ＶＦＢのリップル成分Ｖｆｒｐは次式で表わされる。
【００１０】
（数１）
Ｖｆｒｐ＝Ｖｏｒｐ×（ｒ３１／（ｒ３１＋ｒ３２））…（１）
【００１１】
図１８に示すリップルモード方式において出力フィードバック電圧ＶＦＢのリップル成分Ｖｆｒｐを大きくするには、例えば、抵抗Ｒ３１，Ｒ３２の抵抗比を変更したり、抵抗Ｒ３２と並列にキャパシタを接続するなどの方法が考えられる。しかし、それでも限界がある場合には、出力電圧Ｖｏｕｔのリップル成分Ｖｏｒｐそのものを大きくしなければならない。
メモリやＣＰＵ等のＬＳＩの動作電圧は低消費電力化のために年々低くなっており、電源システムに要求される出力電圧は１Ｖを下回るまでになりつつある。そのような状況で、電源電圧のリップル成分を大きくすることはＬＳＩの動作マージンを減少させることに繋がるので、システムの信頼性の観点から好ましくない。
【非特許文献１】鍋島隆他３名、「ＣＲ積分回路を用いたヒステリシスＰＷＭ制御による降圧形コンバータの制御特性」、電子情報通信学会論文誌、社団法人電子情報通信学会、２００６年５月、Ｖｏｌ．Ｊ８９−Ｂ、Ｎｏ．５、ｐ．６６４−６７２
【発明の概要】
【発明が解決しようとする課題】
【００１２】
リップルモード方式において出力電圧のリップル成分そのものを大きくすることなく安定な帰還制御を実現する方法として、例えば非特許文献１に記載されるようにＣＲ積分回路を用いる手法が知られている。この手法では、インダクタＬｏと並列に接続したＣＲ積分回路によってインダクタＬｏに流れるリップル電流と相似な信号を取り出し、これを出力フィードバック電圧に重畳する。
【００１３】
図１９は、ＣＲ積分回路により取り出したリップル信号を用いるリップルモード方式のスイッチング電源装置の構成例を示す図である。
図１９に示すスイッチング電源装置では、抵抗Ｒ３５とキャパシタＣ３５の直列回路によるＣＲ積分回路がインダクタＬｏと並列に接続されている。キャパシタＣ３５には、インダクタＬｏに流れるリップル電流と相似なリップル電圧が生じる。抵抗Ｒ３５とキャパシタＣ３５の接続ノードがキャパシタＣ３４を介して抵抗Ｒ３１及びＲ３２の接続ノードと接続されるため、キャパシタＣ３５に生じるリップル電圧が出力フィードバック電圧ＶＦＢに重畳される。
【００１４】
図２０は、図１９に示すスイッチング電源装置における各部の信号波形を例示する図である。
出力電圧Ｖｏｕｔのリップル電圧が比較的小さい場合でも（図２０（Ｂ））、出力フィードバック電圧ＶＦＢにおいて十分な振幅のリップル電圧Ｖｒｐが得られる（図２０（Ｃ））。出力フィードバック電圧ＶＦＢのボトムが参照電圧Ｖｒｅｆより低くなると、ＭＯＳトランジスタＭＨのゲート−ソース電圧Ｖｇｓが一定時間ハイレベルになる（図２０（Ａ））。
【００１５】
図１９に示すスイッチング電源装置は、出力フィードバック電圧ＶＦＢに適切な振幅のリップル電圧Ｖｒｐを重畳させることにより、出力電圧Ｖｏｕｔのリップル電圧が比較的小さい場合でも、制御系の動作を安定させることができるという利点を有する。
【００１６】
ところで、リップルモード方式では、リップル成分のピークやボトムを参照電圧Ｖｒｅｆと一致させるように制御を行うため、リップル電圧Ｖｒｐの振幅をあまり大きくできない。リップル電圧Ｖｒｐの振幅が大き過ぎると、参照電圧Ｖｒｅｆによって規定される直流レベルと実際の出力電圧Ｖｏｕｔの直流レベルとのズレが大きくなってしまい、出力電圧Ｖｏｕｔの直流精度を確保する上で不利になるからである。従って、リップル電圧Ｖｒｐの振幅は、出力電圧Ｖｏｕｔに要求される精度等を勘案して適切な範囲内に設定しなくてはならない。ところが、そうすると、スイッチング周波数との兼ね合いによって、ＣＲ積分回路（Ｒ３５，Ｃ３５）の時定数を比較的大きくしなくてはならない場合がある。キャパシタの容量が例えば数千ｐＦ程度になると、これを半導体チップ上に形成するのは困難であり、ディスクリート部品として基板に実装する必要が生じる。
一般に、図１９に示すスイッチング電源装置では、抵抗Ｒ３５やキャパシタＣ３４，Ｃ３５をディスクリート部品として基板に実装しなくてはならないため、基板面積の増大や部品実装コストの上昇といった不利益がある。
【００１７】
本発明はかかる事情に鑑みてなされたものであり、その目的は、ディスクリート部品を用いることなく必要な振幅のリップル成分を得ることができるリップルモード方式のスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明に係るスイッチング電源装置は、入力電圧を受ける入力端子と、出力電圧を出力する出力端子と、上記入力端子と第１のノードとの間に接続される第１のスイッチングトランジスタと、上記第１のノードと基準電位との間に接続され、上記第１のスイッチングトランジスタと相補的に動作する第２のスイッチングトランジスタと、上記第１のノードと上記出力端子との間に接続されるインダクタンス素子と、上記出力端子と基準電位との間に接続される出力キャパシタンス素子と、上記出力端子に接続され、上記出力電圧に応じたフィードバック電圧を生成する分圧回路と、上記出力電圧に含まれており、上記スイッチングトランジスタのスイッチング動作に対応するリップル電圧を検出するリップル電圧検出回路と、上記フィードバック電圧と上記リップル電圧との加算電圧を基準電圧と比較して比較結果を出力する比較回路と、上記比較結果に応じて上記第１及び第２のスイッチングトランジスタをオン・オフ制御する制御回路とを含む。上記リップル電圧検出回路が上記インダクタンス素子に接続される積分回路を含み、上記第１のスイッチングトランジスタのオン時間が、上記出力電圧と上記入力電圧との比と、上記第１及び第２のスイッチングトランジスタのスイッチング周期との積で定義される。
【００１９】
好適には、上記積分回路が、上記第１のノードと上記出力端子との間に直列に接続される抵抗素子とキャパシタンス素子とを含んでよい。
また、上記リップル電圧を入力して当該リップル電圧に応じた電流信号を出力する電圧電流変換回路を更に含み、上記比較回路が、上記電流信号を電圧信号に変換するための第１の抵抗素子と、上記フィードバック電圧と上記電圧信号との加算電圧を上記基準電圧と比較するための差動回路とを含んでもよい。
【００２０】
更には、上記比較回路が、上記フィードバック電圧を入力する第１のバッファ回路と、上記基準電圧を入力する第２のバッファ回路と、上記第２のバッファ回路の出力に結合された第２の抵抗素子とを更に含み、上記フィードバック電圧が、上記第１のバッファ回路と上記第１の抵抗素子とを介して上記差動回路の第１の入力に供給され、上記基準電圧が、上記第２のバッファ回路と上記第２の抵抗素子とを介して上記差動回路の第２の入力に供給され、上記差動回路の第１の入力と上記第１の抵抗素子との接続中点に上記電圧電流変換回路から第１の電流が供給され、上記第２のバッファ回路の出力と上記第２の抵抗素子との接続中点に上記電圧電流変換回路から第２の電流が供給される構成としてもよい。
【００２１】
好適に、上記キャパシタンス素子の一方の端子の電圧を入力する第１のトランジスタと、上記キャパシタンス素子の他方の端子の電圧を入力する第２のトランジスタとを含む差動増幅回路と、上記第１のトランジスタに流れる電流に対応する上記第１の電流を出力する第１の電流源回路と、上記第２のトランジスタに流れる電流に対応する上記第２の電流を出力する第２の電流源回路とを含んでよい。
【発明の効果】
【００２２】
本発明によれば、上記積分回路のキャパシタに生じるリップル電圧の振幅を変換してリップル信号を生成することにより、ディスクリート部品を用いることなく必要な振幅のリップル成分を得ることができるリップルモード方式のスイッチング電源装置を提供できる。
【図面の簡単な説明】
【００２３】
【図１】第１の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
【図２】電圧電流変換回路の構成の一例を示す図である。
【図３】図１に示すスイッチング電源装置におけるコンパレータの構成の一例を示す図である。
【図４】ＣＲ積分回路に生じる電圧と電圧電流変換回路の電流の波形を例示する図である。
【図５】図３に示すコンパレータの各部の信号波形を例示する図である。
【図６】第２の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
【図７】第３の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
【図８】第４の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
【図９】図８に示すスイッチング電源装置におけるリップル信号生成回路の構成の一例を示す図である。
【図１０】図８に示すスイッチング電源装置における合成信号と参照電圧の関係を例示する図である。
【図１１】第５の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
【図１２】図１１に示すスイッチング電源装置における、コンパレータの構成の一例を示す図である。
【図１３】第６の実施形態に係るスイッチング電源装置の構成の一例を示す図
【図１４】図１３に示すスイッチング電源装置におけるリップル信号生成回路の一構成例を示す図である。
【図１５】図１３に示すスイッチング電源装置における合成信号と出力フィードバック電圧の関係を例示する図である。
【図１６】図１３に示すスイッチング電源装置におけるリップル信号生成回路の他の構成例を示す図である。
【図１７】一般的な電圧モード方式のスイッチング電源装置の構成例を示す図である。
【図１８】一般的なリップルモード方式のスイッチング電源装置の構成例を示す図である。
【図１９】ＣＲ積分回路により取り出したリップル信号を用いるリップルモード方式のスイッチング電源装置の構成例を示す図である。
【図２０】図１９に示すスイッチング電源装置における各部の信号波形を例示する図である。
【発明を実施するための形態】
【００２４】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
図１に示すスイッチング電源装置は、リップル信号生成回路１と、コンパレータ２と、制御回路３と、駆動回路４と、電圧フィードバック用の抵抗Ｒｆ１，Ｒｆ２と、ｎ型のＭＯＳトランジスタＭＬ及びＭＨと、インダクタＬｏと、キャパシタＣｏを有する。リップル信号生成回路１は、キャパシタＣｉ及び抵抗Ｒｉの直列回路からなるＣＲ積分回路１１と、電圧電流変換回路１２を有する。
キャパシタＣｏは、本発明における第１キャパシタの一実施形態である。
インダクタＬｏは、本発明におけるインダクタの一実施形態である。
ＭＯＳトランジスタＭＬ及びＭＨは、本発明におけるスイッチング回路の一実施形態である。
リップル信号生成回路１は、本発明におけるリップル信号生成回路の一実施形態である。
コンパレータ２は、本発明における比較回路の一実施形態である。
制御回路３は、本発明における制御回路の一実施形態である。
ＣＲ積分回路１１は、本発明における積分回路の一実施形態である。
キャパシタＣｉは、本発明における第２キャパシタの一実施形態である。
電圧電流変換回路１２は、本発明における電圧電流変換回路の一実施形態である。
【００２５】
ＭＯＳトランジスタＭＬはノードＮｓｗと基準電位Ｇの間に接続され、ＭＯＳトランジスタＭＨは入力電圧Ｖｉｎの供給ラインとノードＮｓｗの間に接続される。駆動回路４は、制御信号ＳＬに応じてＭＯＳトランジスタＭＬのゲートを駆動するとともに、制御信号ＳＨに応じてＭＯＳトランジスタＭＨのゲートを駆動する。
【００２６】
インダクタＬｏは、ノードＮｓｗとノードＮｏｕｔとの間に接続される。キャパシタＣｏは、ノードＮｏｕｔと基準電位Ｇとの間に接続される。キャパシタＣｏは、等価直列抵抗ＥＳＲを有する。
ノードＮｏｕｔには、負荷ＲＬが接続される。負荷ＲＬは、例えば、ノードＮｏｕｔに発生する電圧Ｖｏｕｔを受けて動作するＬＳＩ等の電子回路を表す。
【００２７】
抵抗Ｒｆ１，Ｒｆ２は、ノードＮｏｕｔと基準電位Ｇの間に直列に接続される。抵抗Ｒｆ１はノードＮｆｂと基準電位Ｇの間に接続され、抵抗Ｒｆ２はノードＮｏｕｔとノードＮｆｂの間に接続される。ノードＮｆｂには、出力電圧Ｖｏｕｔを抵抗Ｒｆ１及びＲｆ２の直列回路により分圧した出力フィードバック電圧ＶＦＢが発生する。
【００２８】
ＣＲ積分回路１１は、抵抗Ｒｉ及びキャパシタＣｉの直列回路により構成されており、インダクタＬｏと並列に接続される。抵抗ＲｉはノードＮｓｗとノードＮｃｉの間に接続され、キャパシタＣｉはノードＮｃｉとノードＮｏｕｔの間に接続される。
ＭＯＳトランジスタＭＬ及びＭＨによるスイッチングの１サイクル期間がＣＲ積分回路１１の時定数に比べて十分に短い場合、この１サイクル期間におけるキャパシタＣｉの電圧の変化（すなわちキャパシタＣｉのリップル電圧の振幅）はインダクタＬｏに印加される方形波状の電圧の振幅に比べて十分に小さく無視できる。この場合、抵抗Ｒｉに流れる電流は、インダクタＬｏに印加される電圧にほぼ比例する。キャパシタＣｉは、抵抗Ｒｉに流れる電流によって充放電されるため、キャパシタＣｉに発生する電圧は、インダクタＬｏに印加される電圧の積分値にほぼ比例する。ここで、インダクタＬｏに流れる電流はインダクタＬｏに印加される電圧の積分値に比例することから、キャパシタＣｉに生じるリップル電圧の波形は、インダクタＬｏに流れるリップル電流の波形と相似になる。
【００２９】
電圧電流変換回路１２は、キャパシタＣｉに生じる電圧を電流に変換する回路であり、例えば次式に示すように、キャパシタＣｉに生じる電圧と所定の相互コンダクタンスｇｍとの積に応じた電流Ｉｑを生成する。
【００３０】
（数２）
Ｉｑ＝（Ｖｃｉ−Ｖｏｕｔ）×ｇｍ＝Ｖｉｄ×ｇｍ…（２）
【００３１】
図２は、電圧電流変換回路１２の構成の一例を示す図である。
図２に示す電圧電流変換回路１２は、ｐ型のＭＯＳトランジスタＭ１〜Ｍ６と、ｎ型のＭＯＳトランジスタＭ７〜Ｍ１０と、ｎｐｎトランジスタＱ１，Ｑ２と、抵抗Ｒ１，Ｒ２と、電流源ＣＳ１を有する。
【００３２】
ｎｐｎトランジスタＱ１のエミッタは抵抗Ｒ１を介してノードＮｍに接続され、そのコレクタはＭＯＳトランジスタＭ１のドレインに接続され、そのベースはノードＮｏｕｔに接続される。ｎｐｎトランジスタＱ２のエミッタは抵抗Ｒ２を介してノードＮｍに接続され、そのコレクタはＭＯＳトランジスタＭ２のドレインに接続され、そのベースはノードＮｃｉに接続される。
電流源ＣＳ１は、ノードＮｍと基準電位Ｇの間に接続される。
ＭＯＳトランジスタＭ１〜Ｍ６の各ソースは、電源ラインＶｄｄに接続される。ＭＯＳトランジスタＭ１のゲートとドレインが共通に接続され、ＭＯＳトランジスタＭ３，Ｍ４のゲートがＭＯＳトランジスタＭ１のゲートに接続される。ＭＯＳトランジスタＭ２のゲートとドレインが共通に接続され、ＭＯＳトランジスタＭ５，Ｍ６のゲートがＭＯＳトランジスタＭ２のゲートに接続される。ＭＯＳトランジスタＭ３のドレインは、ＭＯＳトランジスタＭ７のドレインに接続される。ＭＯＳトランジスタＭ４のドレインは、ＭＯＳトランジスタＭ８のドレインに接続される。
ＭＯＳトランジスタＭ７〜Ｍ１０の各ソースは、基準電位Ｇに接続される。ＭＯＳトランジスタＭ７のゲートとドレインが共通に接続され、ＭＯＳトランジスタＭ９のゲートがＭＯＳトランジスタＭ７のゲートに接続される。ＭＯＳトランジスタＭ８のゲートとドレインが共通に接続され、ＭＯＳトランジスタＭ１０のゲートがＭＯＳトランジスタＭ８のゲートに接続される。ＭＯＳトランジスタＭ９のドレインとＭＯＳトランジスタＭ５のドレインは、ノードＮ１に共通接続される。ＭＯＳトランジスタＭ１０のドレインとＭＯＳトランジスタＭ６のドレインは、ノードＮ４に共通接続される。
【００３３】
ｎｐｎトランジスタＱ２のベースには電圧Ｖｃｉが印加され、ｎｐｎトランジスタＱ１のベースには電圧Ｖｏｕｔが印加される。対をなすｎｐｎトランジスタＱ１，Ｑ２のコレクタ電流には、電圧差Ｖｉｄ（＝Ｖｃｉ−Ｖｏｕｔ）に応じた電流差が生じる。
【００３４】
ＭＯＳトランジスタＭ１，Ｍ３，Ｍ４，Ｍ７，Ｍ８，Ｍ９，Ｍ１０はカレントミラー回路を構成しており、ＭＯＳトランジスタＭ９，Ｍ１０のドレイン電流はＭＯＳトランジスタＭ１のドレイン電流に比例する。他方、ＭＯＳトランジスタＭ２，Ｍ５，Ｍ６はカレントミラー回路を構成しており、ＭＯＳトランジスタＭ５，Ｍ６のドレイン電流はＭＯＳトランジスタＭ２のドレイン電流に比例する。
ここで、ＭＯＳトランジスタＭ９，Ｍ１０のドレイン電流とＭＯＳトランジスタＭ１のドレイン電流が等しく、かつ、ＭＯＳトランジスタＭ５，Ｍ６のドレイン電流とＭＯＳトランジスタＭ２のドレイン電流が等しいとすると、ノードＮ１，Ｎ２からそれぞれ電圧差Ｖｉｄに応じた電流Ｉｑが出力される。
図２に示す電圧電流変換回路１２の相互コンダクタンスｇｍは概ね次式で表わされる。
【００３５】
（数３）
ｇｍ＝１／［ｒ１＋（０．０２６×２／Ｉｃｓ２）］…（３）
【００３６】
式（３）において、「ｒ１」は抵抗Ｒ１，Ｒ２の抵抗値を示し、「Ｉｃｓ２」は電流源ＣＳ２の電流値を示す。
以上が、電圧電流変換回路１２の説明である。
【００３７】
コンパレータ２は、電圧電流変換回路１２により取り出されたキャパシタＣｉのリップル信号と出力電圧Ｖｏｕｔに応じた出力フィードバック電圧ＶＦＢとの合成信号を参照電圧Ｖｒｅｆと比較し、この比較結果に応じた信号Ｓｃｐを出力する。コンパレータ２は、出力フィードバック電圧ＶＦＢの伝達経路に設けられた抵抗に対して電圧電流変換回路１２の電流Ｉｑを注入されており、これにより発生する出力フィードバック電圧ＶＦＢとリップル信号との合成信号を参照電圧Ｖｒｅｆと比較する。
【００３８】
図３は、コンパレータ２の構成の一例を示す図である。
図１に示すコンパレータ２は、ｐｎｐトランジスタＱ３，Ｑ４と、ｎｐｎトランジスタＱ５，Ｑ６と、抵抗Ｒ３，Ｒ４と、電流源ＣＳ２〜ＣＳ６と、出力増幅回路２１とを有する。
ｐｎｐトランジスタＱ３及び電流源ＣＳ３を含む回路は、本発明における第１バッファ回路の一実施形態である。
ｐｎｐトランジスタＱ４及び電流源ＣＳ４を含む回路は、本発明における第２バッファ回路の一実施形態である。
ｎｐｎトランジスタＱ５，Ｑ６及び電流源ＣＳ２，ＣＳ５，ＣＳ６を含む回路は、本発明における増幅段の一実施形態である。
抵抗Ｒ３は、本発明における第１抵抗の一実施形態である。
【００３９】
ｐｎｐトランジスタＱ３，Ｑ４の各コレクタは基準電位Ｇに接続される。ｐｎｐトランジスタＱ３のエミッタは電流源ＣＳ３を介して電源ラインＶｄｄに接続され、そのベースはノードＮｆｂに接続される。ｐｎｐトランジスタＱ４のエミッタは電流源ＣＳ４を介して電源ラインＶｄｄに接続され、そのベースには参照電圧Ｖｒｅｆが入力される。
ｎｐｎトランジスタＱ５，Ｑ６のエミッタは共通に接続されており、そのエミッタと基準電位Ｇの間に電流源ＣＳ２が接続される。ｎｐｎトランジスタＱ５のコレクタは電流源ＣＳ５を介して電源ラインＶｄｄに接続され、そのベースは抵抗Ｒ３を介してｐｎｐトランジスタＱ３のエミッタに接続される。ｎｐｎトランジスタＱ６のコレクタは電流源ＣＳ６を介して電源ラインＶｄｄに接続され、そのベースは抵抗Ｒ４を介してｐｎｐトランジスタＱ４のエミッタに接続される。
なお図３において、ノードＮ１はｐｎｐトランジスタＱ３のエミッタを示し、ノードＮ２はｐｎｐトランジスタＱ４のエミッタを示し、ノードＮ３はｎｐｎトランジスタＱ５のベースを示し、ノードＮ４はｎｐｎトランジスタＱ６のベースを示す。
【００４０】
出力増幅回路２１は、ｎｐｎトランジスタＱ５，Ｑ６のコレクタ電圧の差を増幅し、ハイレベル又はローレベルを有する信号Ｓｃｐを生成する。
【００４１】
ｐｎｐトランジスタＱ３と電流源ＣＳ３は、高入力インピーダンスかつ低出力インピーダンスのバッファ回路（エミッタフォロワ回路）を構成する。ｐｎｐトランジスタＱ３のエミッタ（ノードＮ１）には、出力フィードバック電圧ＶＦＢをほぼ一定のベース−エミッタ電圧だけレベルシフトした電圧Ｖｎ１が発生する。ｐｎｐトランジスタＱ４と電流源ＣＳ４も同様なバッファ回路（エミッタフォロワ回路）を構成しており、ｐｎｐトランジスタＱ４のエミッタ（ノードＮ２）には、参照電圧Ｖｒｅｆをレベルシフトした電圧Ｖｎ２が発生する。
【００４２】
上述した２つのバッファ回路の出力電圧Ｖｎ１，Ｖｎ２は、ｎｐｎトランジスタＱ５，Ｑ６及び電流源ＣＳ２，ＣＳ５，ＣＳ６により構成される差動増幅回路に入力される。差動増幅回路は、ｎｐｎトランジスタＱ５，Ｑ６のベースに入力される電圧の差を増幅し、コレクタ電圧の差として出力する。
電流Ｉｑの注入を考慮しない場合、この差動増幅回路では、電圧Ｖｎ１及びＶｎ２の電圧差、すなわち出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとの電圧差が増幅される。
【００４３】
さて、図３に示すコンパレータ２においては、上述したバッファ回路（Ｑ３，ＣＳ３）から差動増幅回路へ電圧Ｖｎ１を伝達する経路上に抵抗Ｒ３が設けられており、この抵抗Ｒ３に対してトランジスタＱ５のベース側（ノードＮ３側）から電流Ｉｑが注入される。ｎｐｎトランジスタＱ５のベース抵抗が十分に大きい場合、電流Ｉｑの大半が抵抗Ｒ３を介してバッファ回路（Ｑ３，ＣＳ３）に流れるため、抵抗Ｒ３の両端には電流Ｉｑに応じた電圧が発生する。この抵抗Ｒ３に発生する電圧とノードＮ１の電圧Ｖｎ１とを加算した電圧Ｖｎ３が、ｎｐｎトランジスタＱ５のベースに入力される。
【００４４】
一方、バッファ回路（Ｑ４，ＣＳ４）から差動増幅回路へ電圧Ｖｎ２を伝達する経路にも抵抗Ｒ４が設けられているが、この経路においては、バッファ回路の出力側、すなわちｐｎｐトランジスタＱ４のエミッタ（ノードＮ２）に対して電流Ｉｑが注入される。
ノードＮ２に電流Ｉｑを注入することで、上述した２つのバッファ回路には等価な電流Ｉｑが注入される。これにより、ｐｎｐトランジスタＱ３，Ｑ４のエミッタ電流の直流的なバランスが向上し、両者のベース−エミッタ電圧のアンバランスが小さくなるので、入力オフセット電圧が低減するという効果が得られる。
【００４５】
バッファ回路（Ｑ４，ＣＳ４）の出力インピーダンスは、ｎｐｎトランジスタＱ６のベースに比べてインピーダンスが十分小さいため、ノードＮ２に注入された電流Ｉｑの大半は抵抗Ｒ４へ流れずバッファ回路（Ｑ４，ＣＳ４）に流れる。ｎｐｎトランジスタＱ６のベース電流を無視すると、ｎｐｎトランジスタＱ６のベースに入力される電圧Ｖｎ４は、ノードＮ２の電圧Ｖｎ２とほぼ等しくなる。すなわち、ｎｐｎトランジスタＱ６のベースには、電流Ｉｑによるリップル信号が重畳されていない電圧Ｖｎ４が入力される。
【００４６】
このように、ｎｐｎトランジスタＱ５及びＱ６による差動増幅回路では、電流Ｉｑによるリップル信号が重畳された電圧Ｖｎ３と、リップル信号が重畳されていない電圧Ｖｎ４との差が増幅される。この増幅結果が更に出力増幅回路２１において増幅されることにより、ロジック信号Ｓｃｐが生成される。
以上が、コンパレータ２の説明である。
【００４７】
制御回路３は、コンパレータ２から出力される信号Ｓｐに応じてＭＯＳトランジスタＭＬ，ＭＨのオン又はオフを制御する制御信号ＳＬ，ＳＨを生成する。例えば制御回路３は、リップル信号を重畳された電圧Ｖｎ３が電圧Ｖｎ４より低くなったことを示すコンパレータ２の信号Ｓｐを入力すると、一定の時間ＭＯＳトランジスタＭＨをオンさせるとともにＭＯＳトランジスタＭＬをオフさせる制御信号ＳＬ，ＳＨを生成する。これにより、定常状態においては、電圧Ｖｎ３のボトムが電圧Ｖｎ４とほぼ等しくなるように出力電圧Ｖｏｕｔが制御される。例えば、スイッチングの周期をＴ、入力電圧をＶｉｎ、出力電圧をＶｏｕｔ、トランジスタＭＨのオン期間（トランジスタＨＬのオフ期間）をＴｏｎとすると、Ｔｏｎ＝Ｔ・（Ｖｏｕｔ／Ｖｉｎ）の関係式が成立する。
【００４８】
ここで、上述した構成を有するスイッチング電源装置の動作を説明する。
【００４９】
図４は、ＣＲ積分回路１１に生じる電圧Ｖｃｉと電圧電流変換回路１２の電流Ｉｑの波形を例示する図である。
ＭＯＳトランジスタＭＨは、例えば図４（Ａ)に示すようなゲート−ソース電圧Ｖｇｓを受けて周期的にオンし、ＭＯＳトランジスタＭＬはＭＯＳトランジスタＭＨのオンの期間に同期してオフする。ＭＯＳトランジスタＭＬ及びＭＨが交互にオンすることにより、インダクタＬｏの電圧波形は方形波状になる。
【００５０】
ＭＯＳトランジスタＭＬ及びＭＨによるスイッチングの周期がＣＲ積分回路１１の時定数に比べて十分に短い場合、抵抗Ｒｉを介してキャパシタＣｉを充放電する電流はインダクタＬｏの方形波状の電圧と相似になる。この場合、キャパシタＣｉには、インダクタＬｏに流れるリップル電流と相似なリップル電圧Ｖｒｃが生じる。
リップル電圧Ｖｒｃは概ね次式で表わされる。
【００５１】
（数４）
Ｖｒｃ＝（ＶＬ／ｒ３）×（１／ｃ２）×（Ｖｏｕｔ／Ｖｉｎ）×（１／ｆｓ）…（４）
【００５２】
式（４）において、「ＶＬ」はインダクタＬｏの電圧（Ｖｉｎ−Ｖｏｕｔ）を示し、「ｆｓ」はスイッチング周波数を示す。
【００５３】
図４（Ｂ）に示すように、出力電圧ＶｏｕｔにもインダクタＬｏのリップル電流に相似なリップル電圧が生じているが、その振幅は電圧Ｖｃｉに含まれるリップル電圧の振幅に比べて小さい。キャパシタＣｏに例えばセラミックコンデンサなどＥＳＲの小さい素子を用いることで、出力電圧Ｖｏｕｔのリップル電圧は非常に小さくなる。
【００５４】
キャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）は、電圧電流変換回路１２において電流Ｉｑに変換される。例えば図４（Ｂ）に示すように、ノードＮｃｉの電圧Ｖｃｉは出力電圧Ｖｏｕｔを中心に振動する。この場合、キャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）は正負に振動しているため、電圧電流変換回路１２より出力される電流Ｉｑも正負に振動する（図４（Ｃ））。
【００５５】
図５は、図３に示すコンパレータ２の各部の信号波形を例示する図である。
図５（Ａ），（Ｂ）に示すように、出力フィードバック電圧ＶＦＢは、バッファ回路（Ｑ３，ＣＳ３）の出力において、ｐｎｐトランジスタＱ３のベース−エミッタ電圧Ｖｂｅだけ高電位側にレベルシフトされた電圧Ｖｎ１となる。また参照電圧Ｖｒｅｆは、バッファ回路（Ｑ４，ＣＳ４）の出力において、ｐｎｐトランジスタＱ４のベース−エミッタ電圧Ｖｂｅだけ高電位側にレベルシフトされた電圧Ｖｎ２となる。
ｐｎｐトランジスタＱ３及びＱ４のベース−エミッタ電圧が等しい場合（Ｖｂｅ）、電圧Ｖｎ１とＶｎ２の電位差は、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆの電位差と等しくなる。電圧Ｖｎ１，Ｖｎ２は、抵抗Ｒ３，Ｒ４を介して差動増幅回路（Ｑ５，Ｑ６，ＣＳ２，ＣＳ５，ＣＳ６）に入力される。
【００５６】
コンパレータ２のノードＮ３に注入される電流Ｉｑは、インピーダンスの大きいｎｐｎトランジスタＱ５のベースには流れず、その大半が抵抗Ｒ３を介してバッファ回路（Ｑ３，ＣＳ３）に流れる。そのため、ノードＮ３の電圧Ｖｎ３は、図５（Ｃ）の鎖線の波形に示すように、電流Ｉｑによって抵抗Ｒ３（抵抗値ｒ３）に生じるリップル電圧（Ｉｑ×ｒ３）とノードＮ１の電圧Ｖｎ１とを加算した電圧にほぼ等しくなる。
【００５７】
一方、コンパレータ２のノードＮ４に注入される電流Ｉｑの大半は、低インピーダンスのバッファ回路（Ｑ４，ＣＳ４）に流れる。そのため、抵抗Ｒ４に流れる電流は微小となり、ノードＮ４の電圧Ｖｎ４はノードＮ２の電圧Ｖｎ２とほぼ等しくなる。
従って、差動増幅回路（Ｑ５，Ｑ６，ＣＳ２，ＣＳ５，ＣＳ６）には、電流Ｉｑによるリップル信号を重畳された電圧Ｖｎ３と、リップル信号を重畳されていない電圧Ｖｎ４とが入力される。
【００５８】
差動増幅回路（Ｑ５，Ｑ６，ＣＳ２，ＣＳ５，ＣＳ６）において電圧Ｖｎ３，Ｖｎ４の電圧差が増幅され、その増幅結果が更に出力増幅回路２１で増幅されることにより、電圧Ｖｎ３及びＶｎ４の大小関係に応じたハイレベル又はローレベルのロジック信号Ｓｃｐが生成される。
【００５９】
電圧Ｖｎ３が電圧Ｖｎ４より低くなったことを示す信号Ｓｃｐがコンパレータ２において生成されると、制御回路３によって一定の時間ＭＯＳトランジスタＭＨがオンに設定されるとともにＭＯＳトランジスタＭＬがオフに設定される。ＭＯＳトランジスタＭＨがオンすると、ノードＮｓｗの電圧がノードＮｏｕｔの電圧より高くなるので、キャパシタＣｉの電圧が直線的に上昇し、これに応じて電圧Ｖｎ３も直線的に上昇する。一定時間後にＭＯＳトランジスタＭＨがオフしＭＯＳトランジスタＭＬがオンすると、ノードＮｓｗの電圧がノードＮｏｕｔの電圧より低くなるので、キャパシタＣｉの電圧が直線的に低下し、これに応じて電圧Ｖｎ３も直線的に低下する。従って、定常状態においては、電圧Ｖｎ３が低下から上昇へ転じるボトム付近のレベルと電圧Ｖｎ４とが等しくなる。
【００６０】
以上述べたように、図１に示すスイッチング電源装置では、ＣＲ積分回路１１のキャパシタＣｉにおいて、インダクタＬｏに印加される電圧の積分値に応じた電圧が発生する。キャパシタＣｉに生じるリップル電圧は、インダクタＬｏに流れるリップル電流と相似な波形を持つ。このキャパシタＣｉの電圧が電圧電流変換回路１２において電流Ｉｑに変換され、コンパレータ２における出力フィードバック電圧ＶＦＢの伝達経路上に設けられた抵抗Ｒ３に注入される。抵抗Ｒ３（抵抗値ｒ３）には、インダクタＬｏに流れるリップル電流に応じたリップル電圧（Ｉｑ×ｒ３）が生じる。その結果、コンパレータ２においては、インダクタＬｏのリップル電流に応じたリップル電圧（Ｉｑ×ｒ３）と出力フィードバック電圧ＶＦＢに応じた電圧Ｖｎ１との合成信号である電圧Ｖｎ３が生成され、この電圧Ｖｎ３と参照電圧Ｖｒｅｆに応じた電圧Ｖｎ４とが比較される。コンパレータ２の出力信号Ｓｃｐに応じて、電圧Ｖｎ３のボトム（若しくはピーク）と電圧Ｖｎ４とが等しくなるように、ＭＯＳトランジスタＭＬ及びＭＨのスイッチングが制御回路３により制御される。
【００６１】
ところで、コンパレータ２の抵抗Ｒ３（抵抗値ｒ３）に生じるリップル電圧（Ｉｑ×ｒ３）の振幅は、電圧電流変換回路１２の相互インダクタンスｇｍと抵抗値ｒ３に応じて任意に設定可能である。ＣＲ積分回路１１の時定数が小さい場合、キャパシタＣｉに生じるリップル電圧Ｖｒｃの振幅が必要以上に大きくなる可能性があるが、その場合でも、相互インダクタンスｇｍと抵抗値ｒ３を適切に設定することによって、抵抗Ｒ３に生じるリップル電圧（Ｉｑ×ｒ３）の振幅を適当に小さくなるように変換できる。すなわち、キャパシタＣｉに生じるリップル電圧と相似な信号であって、当該リップル電圧より振幅が小さいリップル信号を生成して、出力フィードバック電圧ＶＦＢに合成させることができる。
従って、図１に示すスイッチング電源装置によれば、キャパシタＣｉ及び抵抗Ｒｉの素子値が半導体チップ上に形成可能な値となるように、ＣＲ積分回路１１の時定数を小さく設定することが可能である。これにより、キャパシタＣｉと抵抗Ｒｉを半導体チップ上に集積することが可能となり、ディスクリート部品を削減することができる。
ディスクリート部品を削減できるので、従来に比べて回路面積を小さくすることが可能になるとともに、部品実装に係るコストを削減できる。また、部品の実装設計が容易になり、設計工数を短縮できる。
【００６２】
また、図１に示すスイッチング電源装置によれば、図４（Ｂ）に示すように出力電圧Ｖｏｕｔのリップル電圧が微小な場合であっても、十分な振幅のリップル信号を取り出して出力フィードバック電圧ＶＦＢに重畳できるので、キャパシタＣｏには低ＥＳＲタイプのキャパシタを使用できる。
【００６３】
従来、リップルモード方式のスイッチング電源装置では、出力電圧において適当な振幅のリップル電圧を得るために、例えば機能性高分子アルミニウム電解コンデンサや導電性高分子アルミニウム固体コンデンサなど、比較的ＥＳＲの大きいキャパシタが使用されていた。セラミックコンデンサは、これらのキャパシタに比べて安価であり、占有面積が小さいという利点があるものの、ＥＳＲが非常に小さいため、リップルモード方式においては一般に使用されていなかった。
図１に示すスイッチング電源装置によれば、キャパシタＣｏにＥＳＲの小さいセラミックコンデンサを使用できるので、アルミニウム電解コンデンサ等を使用する場合に比べて部品コストを削減できるとともに回路面積を小さくすることができる。
また、セラミックコンデンサは故障時において一般にオープン状態となるので、キャパシタＣｏにセラミックコンデンサを用いれば、故障時にショート状態となるタイプのキャパシタを用いる場合に比べて信頼性を向上できる。
【００６４】
更に、図１に示すスイッチング電源装置によれば、出力のキャパシタＣｏにセラミックコンデンサ等の低ＥＳＲタイプのキャパシタを用いることができるので、出力電圧Ｖｏｕｔのリップル電圧を小さくできる。これにより、電圧Ｖｏｕｔを電源電圧として使用する場合に電子回路の動作マージンを拡大することができ、信頼性を向上できる。
【００６５】
また、図１に示すスイッチング電源装置においては、出力フィードバック電圧ＶＦＢを入力するバッファ回路（Ｑ３，ＣＳ３）と参照電圧Ｖｒｅｆを入力するバッファ回路（Ｑ４，ＣＳ４）がそれぞれ設けられており、前者のバッファ回路（Ｑ３，ＣＳ３）の出力に接続された抵抗Ｒ３へ注入される電流Ｉｑと等価な電流が後者のバッファ回路（Ｑ３，ＣＳ３）の出力にも注入される。これにより、２つのバッファ回路に流れる電流のバランスが向上するので、当該２つのバッファ回路の入力オフセット電圧を低減できる。
【００６６】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
【００６７】
図６は、第２の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
図６に示すスイッチング電源装置は、図１に示すスイッチング電源装置におけるリップル信号生成回路１を次に述べるリップル信号生成回路１Ａに置き換えたものであり、他の構成要素については図１に示すスイッチング電源装置と同じである。
【００６８】
リップル信号生成回路１Ａは、図１におけるリップル信号生成回路１と同様な構成（ＣＲ積分回路１１，電圧電流変換回路１２）に加えて、キャパシタＣｉに生じる電圧を分圧する分圧回路１３を有する。
分圧回路１３は、本発明における分圧回路の一実施形態である。
【００６９】
分圧回路１３は、直列に接続された抵抗Ｒ５及びＲ６を含んでおり、抵抗Ｒ６の一方の端子がノードＮｃｉに接続され、他方の端子が抵抗Ｒ５を介してノードＮｏｕｔに接続される。電圧電流変換回路１２は、この分圧回路１３により分圧された電圧、すなわち、抵抗Ｒ５の両端の電圧を電流Ｉｑに変換する。
【００７０】
キャパシタＣｉ及び抵抗Ｒｉの素子値を半導体チップに集積可能な値に設定した場合、ＣＲ積分回路１１の時定数が小さくなり、キャパシタＣｉに生じるリップル電圧の振幅が必要以上に大きくなってしまうことが考えられる。この振幅があまり大きいと、電圧電流変換回路１２の入力レンジが不足してしまう可能性がある。本実施形態では、キャパシタＣｉに生じるリップル電圧の振幅を分圧回路１３により分圧して電圧電流変換回路１２に入力することにより、電圧電流変換回路１２に入力されるリップル電圧を適切な範囲に設定することができる。
【００７１】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
【００７２】
図７は、第３の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
図７に示すスイッチング電源装置は、図１に示すスイッチング電源装置におけるリップル信号生成回路１を次に述べるリップル信号生成回路１Ｂに置き換えたものであり、他の構成要素については図１に示すスイッチング電源装置と同じである。
【００７３】
リップル信号生成回路１Ｂは、ＣＲ積分回路１１Ｂと、電圧電流変換回路１２と、分圧回路１３Ｂ及び１４を有する。
分圧回路１３Ｂは、本発明における第１分圧回路の一実施形態である。
分圧回路１４は、本発明における第２分圧回路の一実施形態である。
【００７４】
ＣＲ積分回路１１Ｂは、直列接続された抵抗Ｒｉ及びキャパシタＣｉを含んでおり、インダクタＬｏ及びキャパシタＣｏの直列回路と並列に接続される。抵抗Ｒｉの一方の端子がノードＮｓｗに接続され、他方の端子がキャパシタＣｉを介して基準電位Ｇに接続される。
【００７５】
分圧回路１３Ｂは、キャパシタＣｉに生じる電圧を分圧する。分圧回路１３Ｂは、直列接続された抵抗Ｒ５及びＲ６を含んでおり、抵抗Ｒ６の一方の端子が抵抗ＲｉとキャパシタＣｉの接続ノード（ノードＮｃｉ）に接続され、他方の端子が抵抗Ｒ５を介して基準電位Ｇに接続される。
【００７６】
分圧回路１４は、キャパシタＣｏに生じる電圧を分圧回路１３Ｂと等価な分圧比により分圧する。分圧回路１４は、直列接続された抵抗Ｒ７及びＲ８を含んでおり、抵抗Ｒ８の一方の端子がノードＮｏｕｔに接続され、他方の端子が抵抗Ｒ７を介して基準電位Ｇに接続される。
【００７７】
電圧電流変換回路１２は、分圧回路１３Ｂ及び１４において分圧された電圧の差を電流Ｉｑに変換する。図７の例では、抵抗Ｒ５及びＲ６の中間接続ノードと抵抗Ｒ７及びＲ８の中間接続ノードとの電圧差（Ｖｄｐ−Ｖｄｎ）を電流に変換する。電圧電流変換回路１２は、例えば図２に示す構成を有する。
【００７８】
図７に示すスイッチング電源装置においては、インダクタＬｏ及びキャパシタＣｏの直列回路と並列にＣＲ積分回路１１Ｂが接続される。このＣＲ積分回路１１Ｂに印加される電圧は、インダクタＬｏのみに並列接続されたＣＲ積分回路１１（図１）に印加される電圧と比較して、キャパシタＣｏの電圧Ｖｏｕｔだけ高くなる。従って、もし、ＣＲ積分回路１１ＢのキャパシタＣｏに生じる電圧から電圧Ｖｏｕｔを減算すれば、ＣＲ積分回路１１（図１）のキャパシタＣｏに生じる電圧と等価な電圧が得られる。
ここで、分圧回路１３Ｂ，１４の分圧比を「γ」とすると、ＣＲ積分回路１１ＢのキャパシタＣｏの電圧を分圧回路１３Ｂによって分圧した電圧Ｖｐｎは、インダクタＬｏのみに並列接続されたＣＲ積分回路１１（図６）の電圧を分圧比γにより分圧した電圧に比べて「γ×Ｖｏｕｔ」だけ高くなる。従って、図７に示すように、分圧回路１４によって得られる電圧「γ×Ｖｏｕｔ」と分圧回路１３Ｂによって得られる電圧Ｖｐｎとの差（Ｖｄｐ−Ｖｄｎ）は、ＣＲ積分回路１１の電圧を分圧比γにより分圧した電圧（図６参照）と等価になる。
【００７９】
図７に示すスイッチング電源装置によれば、図６に示すスイッチング電源装置と同様に、キャパシタＣｉに生じるリップル電圧の振幅を電圧電流変換回路１２の入力レンジに合わせて適切に低減できる。
また、図７に示すスイッチング電源装置では、電圧電流変換回路１２の入力同相電圧がほぼ「γ×Ｖｏｕｔ」になっており、図６に示すスイッチング電源装置における電流電圧変換回路１２の入力同相電圧「Ｖｏｕｔ」に比べて低くなる。これにより、電圧電流変換回路１２の動作に使用する電源電圧を「Ｖｏｕｔ」より低くすることが可能となり、昨今の低電圧化したＩＣに集積する上で有利である。
【００８０】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
【００８１】
図８は、第４の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
図８に示すスイッチング電源装置は、図１に示すスイッチング電源装置におけるリップル信号生成回路１を次に述べるリップル信号生成回路１Ｃに置き換えたものであり、他の構成要素については図１に示すスイッチング電源装置と同じである。
【００８２】
リップル信号生成回路１Ｃは、リップル信号生成回路１と同じＣＲ積分回路１１を有するとともに、キャパシタＣｉに生じるリップル電圧と出力フィードバック電圧ＶＦＢとを合成した合成信号Ｖｃｉ＿ｆｂを出力する信号合成回路１５を有する。
信号合成回路１５は、本発明における第１信号合成回路の一実施形態である。
【００８３】
図９は、リップル信号生成回路１Ｃの構成の一例を示す図である。
図９に示すリップル信号生成回路１Ｃは、増幅器１５１〜１５３と抵抗Ｒ９〜Ｒ１４を有する。
増幅器１５１の非反転入力端子はノードＮｃｉに接続され、その出力端子は反転入力端子に接続される。増幅器１５２の非反転入力端子はノードＮｆｂに接続され、その出力端子は反転入力端子に接続される。増幅器１５３の反転入力端子は、抵抗Ｒ９を介して増幅器１５１の出力端子に接続されるとともに、抵抗Ｒ１０を介して増幅器１５２の出力端子に接続される。増幅器１５３の出力端子は、抵抗Ｒ１１を介してその反転入力端子に接続される。増幅器１５３の非反転入力端子は、抵抗Ｒ１２を介してノードＮｏｕｔに接続されるとともに、抵抗Ｒ１３及びＲ１４の並列回路を介して参照電圧Ｖｒｅｆに接続される。増幅器１５３において合成信号Ｖｃｉ＿ｆｂが出力される。
コンパレータ２は、この合成信号Ｖｃｉ＿ｆｂと参照電圧Ｖｒｅｆとを比較し、その比較結果に応じて信号Ｓｃｐを生成する。
【００８４】
図９に示す信号合成回路１５において、増幅器１５１及び１５２はバッファ回路を構成しており、高インピーダンスで入力した電圧Ｖｃｉ，ＶＦＢを低インピーダンスで出力する。また、抵抗Ｒ９〜Ｒ１１及び増幅器１５３は反転増幅回路を構成しており、増幅器１５１及び１５２で入力された電圧Ｖｃｉ，ＶＦＢにそれぞれ所定のゲインを乗じて加算する。反転増幅回路のゲインは負であり、各入力信号は反転増幅回路によって位相を反転される。
【００８５】
増幅器１５３の非反転入力端子には、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとを所定の割合で合成した合成電圧Ｖｂが入力される。合成電圧Ｖｂは、例えば次式で表わされる。
【００８６】
（数５）
Ｖｂ＝α・Ｖｏｕｔ＋β・Ｖｒｅf…（５）
【００８７】
合成電圧Ｖｂにおける出力電圧Ｖｏｕｔの成分（α・Ｖｏｕｔ）は、増幅器１５１に入力される電圧Ｖｃｉの成分とともに、キャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）に比例した成分を生成する。割合αは、合成信号Ｖｃｉ＿ｆｂにおいてキャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）に比例した成分が生成されるように設定される。
【００８８】
他方、合成電圧Ｖｂにおける参照電圧Ｖｒｅｆの成分（β・Ｖｒｅｆ）は、合成信号Ｖｃｉ＿ｆｂにおける直流オフセット成分を生成する。割合βは、増幅器１５１において電圧Ｖｃｉの代わりに出力電圧Ｖｏｕｔを入力し（すなわちキャパシタＣｉの電圧をゼロとし）、かつ、増幅器１５２において出力フィードバック電圧ＶＦＢの代わりに参照電圧Ｖｒｅｆを入力した場合に生成される合成信号Ｖｃｉ＿ｆｂが参照電圧Ｖｒｅｆと等しくなるように設定される。
【００８９】
ここで、図８に示すスイッチング電源装置の定常状態における動作について、図１０を参照して説明する。図１０は、合成信号Ｖｃｉ＿ｆｂと参照電圧Ｖｒｅｆの関係を例示する図である。
【００９０】
合成信号Ｖｃｉ＿ｆｂに含まれる出力フィードバック電圧ＶＦＢの成分及びキャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）の成分は、共に位相が反転している。すなわち、出力フィードバック電圧ＶＦＢやキャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）が上昇すると合成信号Ｖｃｉ＿ｆｂのレベルは低下し、逆に、これらの電圧が低下すると合成信号Ｖｃｉ＿ｆｂのレベルは上昇する。
他方、本実施形態において、制御回路３は、合成信号Ｖｃｉ＿ｆｂが参照電圧Ｖｒｅｆより大きいことを示す信号Ｓｃｐをコンパレータ２から入力すると、ＭＯＳトランジスタＭＨを一定時間オンさせる（図１０（Ａ））。ＭＯＳトランジスタＭＨがオンすると、インダクタＬｏに流れる電流が増大し、これに合わせてキャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）が上昇するため、合成信号Ｖｃｉ＿ｆｂは低下する（図１０（Ｂ））。上記一定時間の後に制御回路３がＭＯＳトランジスタＭＨをオフさせると（図１０（Ａ））、インダクタＬｏに流れる電流が減少し、キャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）も低下するため、合成信号Ｖｃｉ＿ｆｂは上昇する（図１０（Ｂ））。従って、定常状態では、図１０（Ｂ）に示すように、合成信号Ｖｃｉ＿ｆｂのピークと参照電圧Ｖｒｅｆとがほぼ等しくなる。
【００９１】
さて、図９に示す信号合成回路１５において、合成信号Ｖｃｉ＿ｆｂの直流オフセット成分は、キャパシタＣｉの電圧をゼロとし、かつ、出力フィードバック電圧ＶＦＢの代わりに参照電圧Ｖｒｅｆを入力した場合において、合成信号Ｖｃｉ＿ｆｂと参照電圧Ｖｒｅｆとが等しくなるように設定されている。従って、合成信号Ｖｃｉ＿ｆｂのピークと参照電圧Ｖｒｅｆとがほぼ等しくなる場合（図１０（Ｂ））、キャパシタＣｉの微小なリップル電圧を無視すると、出力フィードバック電圧ＶＦＢは参照電圧Ｖｒｅｆに近似する。すなわち、定常状態の出力電圧Ｖｏｕｔは、参照電圧Ｖｒｅｆと抵抗Ｒｆ１，Ｒｆ２の分圧比によって定められた目標電圧に近似する。
【００９２】
図８に示すスイッチング電源装置によれば、信号合成回路１５における電圧（Ｖｃｉ−Ｖｏｕｔ）のゲインを任意に設定できる。そのため、ＣＲ積分回路１１の時定数を小さくしてキャパシタＣｉの電圧振幅を大きくした場合でも、合成信号Ｖｃｉ＿ｆｂに含まれるキャパシタＣｉの電圧成分の振幅を適当に小さくなるように変換することが可能である。従って、図８に示すスイッチング電源装置においても、ＣＲ積分回路１１を半導体チップに集積化することが可能であり、図１に示すスイッチング電源装置と同様の効果を奏することができる。
【００９３】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
【００９４】
図１１は、第５の実施形態に係るスイッチング電源装置の構成の一例を示す図である。図１１に示すスイッチング電源装置は、図１に示すスイッチング電源装置におけるリップル信号生成回路１を次に述べるリップル信号生成回路１Ｄに置き換え、更にコンパレータ２をコンパレータ２Ｄに置き換えたものであり、他の構成要素については図１に示すスイッチング電源装置と同じである。
【００９５】
リップル信号生成回路１Ｄは、リップル信号生成回路１と同じＣＲ積分回路１１を有するともに、キャパシタＣｉの電圧振幅を変換する振幅変換回路１６を有する。
【００９６】
振幅変換回路１６は、キャパシタＣｉに生じるリップル電圧と相似な信号であって、当該リップル電圧より振幅が小さいリップル信号Ｖｃｉ＿Ｘを生成する。図１１の例において、リップル信号Ｖｃｉ＿Ｘは出力電圧Ｖｏｕｔを基準とする信号である。
【００９７】
コンパレータ２Ｄは、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとの差を増幅するとともにリップル信号Ｖｃｉ＿Ｘを増幅し、これらの増幅結果を合成して更に増幅することにより、ロジック信号Ｓｃｐを生成する。
【００９８】
図１２は、コンパレータ２Ｄの構成の一例を示す図である。
図１２に示すコンパレータ２Ｄは、ｎｐｎトランジスタＱ７〜Ｑ１０と電流源ＣＳ７〜ＣＳ１０と、抵抗Ｒ１５〜Ｒ１８と、出力増幅回路２１を有する。
ｎｐｎトランジスタＱ７，Ｑ８、抵抗Ｒ１５，Ｒ１６及び電流源ＣＳ９を含む回路は、本発明の第１増幅段の一実施形態である。
ｎｐｎトランジスタＱ９，Ｑ１０、抵抗Ｒ１７，Ｒ１８及び電流源ＣＳ１０を含む回路は、本発明の第２増幅段の一実施形態である。
電流源ＣＳ７は、本発明の第１負荷回路の一実施形態である。
電流源ＣＳ８は、本発明の第２負荷回路の一実施形態である。
出力増幅回路２１は、本発明の第３増幅段の一実施形態である。
【００９９】
ｎｐｎトランジスタＱ７のエミッタは抵抗Ｒ１５を介してノードＮｍ１に接続され、そのコレクタは電流合成ノードＮＳ１（第１電流合成ノード）に接続され、そのベースには参照電圧Ｖｒｅｆが入力される。ｎｐｎトランジスタＱ８のエミッタは抵抗Ｒ１６を介してノードＮｍ１に接続され、そのコレクタは電流合成ノードＮＳ２（第２電流合成ノード）に接続され、そのベースはノードＮｆｂに接続される。電流源ＣＳ９は、ノードＮｍ１と基準電位Ｇの間に接続される。
ｎｐｎトランジスタＱ９のエミッタは抵抗Ｒ１７を介してノードＮｍ２に接続され、そのコレクタは電流合成ノードＮＳ１に接続され、そのベースはノードＮｏｕｔに接続される。ｎｐｎトランジスタＱ１０のエミッタは抵抗Ｒ１８を介してノードＮｍ２に接続され、そのコレクタは電流合成ノードＮＳ２に接続され、そのベースにはリップル信号Ｖｃｉ＿ｘが入力される。電流源ＣＳ１０は、ノードＮｍ２と基準電位Ｇの間に接続される。
電流源ＣＳ７は電流合成ノードＮＳ１と電源ラインＶｄｄの間に接続され、電流源ＳＣ８は電流合成ノードＮＳ２と電源ラインＶｄｄの間に接続される。
【０１００】
ｎｐｎトランジスタＱ７，Ｑ８、抵抗Ｒ１５，Ｒ１６及び電流源ＣＳ９は差動電圧を差動電流に変換する差動増幅回路を構成しており、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとの差に応じて、ｎｐｎトランジスタＱ７及びＱ８のコレクタ電流の差（Ｉｑ８−Ｉｑ７）を発生する。
また、ｎｐｎトランジスタＱ９，Ｑ１０、抵抗Ｒ１７，Ｒ１８及び電流源ＣＳ１０も差動電圧を差動電流に変換する差動増幅回路を構成しており、リップル信号Ｖｃｉ＿Ｘと出力電圧Ｖｏｕｔとの差（すなわちキャパシタＣｉの電圧）に応じて、ｎｐｎトランジスタＱ９及びＱ１０のコレクタ電流の差（Ｉｑ１０−Ｉｑ９）を発生する。
そして、電流Ｉｑ７と電流Ｉｑ９が電流合成ノードＮＳ１において合成されて電流源ＣＳ７に流れ、電流Ｉｑ８と電流Ｉｑ１０が電流合成ノードＮＳ２において合成されて電流源ＣＳ８に流れる。
従って、電流源ＣＳ７及びＣＳ８に生じる電圧の差（すなわち電流合成ノードＮＳ１及びＮＳ２の電圧）は、差動電流（Ｉｑ８−Ｉｑ７）によって生じる成分と、差動電流（Ｉｑ１０−Ｉｑ９）によって生じる成分とを合成したものになる。例えば、出力フィードバック電圧ＶＦＢが参照電圧Ｖｒｅｆに対して上昇する場合や、リップル信号Ｖｃｉ＿Ｘが出力電圧Ｖｏｕｔに対して上昇する場合には、電流合成ノードＮＳ２の電流（Ｉｑ８＋Ｉｑ１０）が増大するため、電流合成ノードＮＳ２の電圧が電流合成ノードＮＳ１の電圧に対して低下する。逆に、出力フィードバック電圧ＶＦＢが参照電圧Ｖｒｅｆに対して低下する場合や、リップル信号Ｖｃｉ＿Ｘが出力電圧Ｖｏｕｔに対して低下する場合には、電流合成ノードＮＳ２の電流（Ｉｑ８＋Ｉｑ１０）が減少するため、電流合成ノードＮＳ２の電圧が電流合成ノードＮＳ１の電圧に対して上昇する。
この電流合成ノードＮＳ１及びＮＳ２の電圧を、更に出力増幅回路２１において増幅することにより、ハイレベル又はローレベルを有するロジック信号Ｓｃｐが生成される。
【０１０１】
このように、図１１にスイッチング電源装置では、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとの差を増幅した信号に対してリップル信号Ｖｃｉ＿Ｘを合成し、その合成結果を更に増幅することにより、コンパレータ２Ｄのロジック信号Ｓｃｐを生成している。そのため、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとの差が大きい段階では、ロジック信号Ｓｃｐがハイレベル又はローレベルで一定となり、出力フィードバック電圧ＶＦＢと参照電圧Ｖｒｅｆとの差が十分小さくなると、リップル信号Ｖｃｉ＿Ｘのピーク若しくはボトムを示すようにロジック信号Ｓｃｐがハイレベル又はローレベルに切り替わる。
従って、図１１に示すスイッチング電源装置においてもリップルモード方式の動作が可能である。
【０１０２】
また、図１１に示すスイッチング電源装置によれば、振幅変換回路１６においてキャパシタＣｉの電圧振幅を任意に変換できるため、ＣＲ積分回路１１を半導体チップに集積化することが可能であり、図１に示すスイッチング電源装置と同様の効果を奏することができる。
【０１０３】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
【０１０４】
図１３は、第６の実施形態に係るスイッチング電源装置の構成の一例を示す図である。図１３に示すスイッチング電源装置は、図１に示すスイッチング電源装置におけるリップル信号生成回路１を次に述べるリップル信号生成回路１Ｅに置き換えたものであり、他の構成要素については図１に示すスイッチング電源装置と同じである。
【０１０５】
リップル信号生成回路１Ｅは、リップル信号生成回路１と同じＣＲ積分回路１１を有するとともに、キャパシタＣｉに生じるリップル電圧と参照電圧Ｖｒｅｆとを合成した合成信号Ｖｒｅｆ＿ｃｉを出力する信号合成回路１７を有する。
信号合成回路１７は、本発明における第２信号合成回路の一実施形態である。
【０１０６】
図１４は、リップル信号生成回路１Ｅの一構成例を示す図である。
図１４に示すリップル信号生成回路１Ｅは、電圧電流変換回路１７１と抵抗Ｒ１９を有する。
電圧電流変換回路１７１は、キャパシタＣｉに生じる電圧（Ｖｃｉ−Ｖｏｕｔ）を電流Ｉｒｐに変換する。電圧Ｖｃｉが電圧Ｖｏｕｔより低い場合に正の電流（吐き出し電流）を発生し、電圧Ｖｃｉが電圧Ｖｏｕｔより高い場合に負の電流（引き込み電流）を発生する。電圧電流変換回路１７１は、例えば図２に示す電圧電流変換回路１２と同様な構成を有する。
抵抗Ｒ１９は、一方の端子が電圧電流変換回路１７１の電流出力端子に接続され、他方の端子に参照電圧Ｖｒｅｆが印加される。電圧電流変換回路１７１の電流出力端子と抵抗Ｒ１９との接続ノードにおいて合成信号Ｖｒｅｆ＿ｃｉが発生する。
コンパレータ２は、この合成信号Ｖｒｅｆ＿ｃｉと出力フィードバック電圧ＶＦＢとの比較結果に応じてロジック信号Ｓｃｐを生成する。
【０１０７】
ここで、図１３に示すスイッチング電源装置の定常状態における動作について、図１５を参照して説明する。図１５は、合成信号Ｖｒｅｆ＿ｃｉと出力フィードバック電圧ＶＦＢの関係を例示する図である。
【０１０８】
コンパレータ２の入力インピーダンスが十分に高い場合、電圧電流変換回路１７１から出力される電流の大半は抵抗Ｒ１９に流れる。従って、抵抗Ｒ１９の抵抗値を「ｒ１９」とすると、合成信号Ｖｒｅｆ＿ｃｉは次式で表わされる。
【０１０９】
（数６）
Ｖｃｉ＿ｆｂ＝ｒ１９×Ｉｒｐ＋Ｖｒｅｆ…（６）
【０１１０】
制御回路３は、合成信号Ｖｒｅｆ＿ｃｉが出力フィードバック電圧ＶＦＢより高くなったことを示すコンパレータ２の信号Ｓｃｐに応じて、ＭＯＳトランジスタＭＨを一定時間オンに設定する。ＭＯＳトランジスタＭＨがオンすると、インダクタＬｏの電流が増大し、キャパシタＣｉの電圧が上昇する。電流Ｉｒｐは、「Ｖｃｉ＜Ｖｏｕｔ」の場合に正となり、「Ｖｃｉ＞Ｖｏｕｔ」の場合に負となるため、キャパシタＣｉの電圧が上昇すると合成信号Ｖｃｉ＿ｆｂは低下する。一定時間後、制御回路３がＭＯＳトランジスタＭＨをオフに設定すると、インダクタＬｏの電流が減少し、キャパシタＣｉの電圧が低下するため、合成信号Ｖｃｉ＿ｆｂは上昇する。そして、合成信号Ｖｒｅｆ＿ｃｉが出力フィードバック電圧ＶＦＢより高くなると、再びＭＯＳトランジスタＭＨがオンする。
このようにして、図１５（Ｂ）に示すように、出力フィードバック電圧ＶＦＢは合成信号Ｖｒｅｆ＿ｃｉのピークとほぼ等しくなる。
【０１１１】
以上述べたように、図１３に示すスイッチング電源装置によれば、電圧電流変換回路１７１の相互コンダクタンスや抵抗Ｒ１９の抵抗値などを調整することによって、信号合成回路１７における電圧（Ｖｃｉ−Ｖｏｕｔ）のゲインを任意に設定できるため、ＣＲ積分回路１１の時定数を小さくしてキャパシタＣｉの電圧振幅を大きくした場合でも、合成信号Ｖｃｉ＿ｆｂに含まれるキャパシタＣｉの電圧成分の振幅を適当に小さくすることが可能である。従って、図１３に示すスイッチング電源装置においても、ＣＲ積分回路１１を半導体チップに集積化することが可能であり、図１に示すスイッチング電源装置と同様の効果を奏することができる。
【０１１２】
図１６は、リップル信号生成回路１Ｅの他の構成例を示す図である。
図１６に示すリップル信号生成回路１Ｅは、増幅器１７２〜１７４と抵抗Ｒ２０〜Ｒ２４を有する。
増幅器１７２の反転入力端子は、抵抗Ｒ２０を介してノードＮｏｕｔに接続される。増幅器１７２の出力端子は、抵抗Ｒ２１を介してその反転入力端子に接続される。増幅器１７４の非反転入力端子は、ノードＮｃｉに接続される。増幅器１７４の反転入力端子は、その出力端子に接続される。増幅器１７３の反転入力端子は、抵抗Ｒ２２を介して増幅器１７２の出力端子に接続されるとともに、抵抗Ｒ２３を介して増幅器１７４の出力端子に接続される。増幅器１７３の出力端子は、抵抗Ｒ２４を介してその反転入力端子に接続される。増幅器１７２及び１７３の非反転入力端子には参照電圧Ｖｒｅｆが印加される。
【０１１３】
増幅器１７４は、ノードＮｃｉの電圧Ｖｃｉを高インピーダンスで入力し、これとほぼ等しい電圧を低インピーダンスで出力するバッファ回路を構成する。
増幅器１７２及び抵抗Ｒ２０，Ｒ２１は、電圧Ｖｏｕｔを所定のゲインで位相を反転させて増幅する反転増幅回路を構成する。
また、増幅器１７３及び抵抗Ｒ２２〜Ｒ２４は、前段の反転増幅回路（１７２，Ｒ２０，Ｒ２１）の出力電圧及びバッファ回路（１７４）の出力電圧Ｖｃｉをそれぞれ所定のゲインで位相を反転させて増幅し、加算する反転増幅回路を構成する。それぞれの反転増幅回路のゲインを適切に設定することにより、増幅器１７３から出力される合成信号Ｖｃｉ＿ｆｂには、キャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）に比例した成分が生じる。また、２つの反転増幅回路は何れも参照電圧Ｖｒｅｆを基準に増幅を行うため、キャパシタＣｉの電圧（Ｖｃｉ−Ｖｏｕｔ）がゼロの場合、合成信号Ｖｃｉ＿ｆｂは参照電圧Ｖｒｅｆと等しくなる。
従って、図１６に示す回路構成でも、図１４に示すリップル信号生成回路１Ｅと同等な合成信号Ｖｃｉ＿ｆｂを生成することができる。
【０１１４】
以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態のみに限定されるものではなく、種々のバリエーションを含んでいる。
【０１１５】
上述した実施形態では、インダクタＬｏに流れるリップル電流のボトム若しくはピークにおいてＭＯＳトランジスタＭＨを一定時間オンさせ、これによりインダクタＬｏの電流を増大させる方式（固定オン時間方式）を例として挙げているが、本発明はこれに限定されない。例えば、インダクタＬｏに流れるリップル電流のボトム若しくはピークにおいてＭＯＳトランジスタＭＨを一定時間オフさせ、これによりインダクタＬｏの電流を減少させる方式（固定オフ時間方式）にも本発明は適用可能である。また、入力電圧Ｖｉｎや出力電圧Ｖｏｕｔに応じて上記のオン時間やオフ時間を適応的に変化させることにより、スイッチング周波数の変動を抑える方式にも本発明は適用可能である。
あるいは、リップル成分と参照電圧を比較するコンパレータにヒステリシス特性を持たせてＰＷＭ信号を生成するヒステリシスＰＷＭ制御方式にも本発明は適用可能である。
すなわち、本発明は、様々なリップルモード方式のスイッチング電源装置に広く適用可能である。
【０１１６】
上述した第２、第３の実施形態は、その他の実施形態にも適用可能である。
例えば、図９に示すスイッチング電源装置では、キャパシタＣｉと並列に分圧回路１３（図６）を設けて、その分圧回路１３の出力電圧を信号合成回路１５に入力してもよい。あるいは、ＣＲ積分回路１１をＣＲ積分回路１１Ｂ（図７）に置換し、そのキャパシタＣｉと並列に分圧回路１３Ｂ（図７）を設けて、分圧回路１３Ｂの出力電圧を信号合成回路１５に入力してもよい。
図１１に示すスイッチング電源装置では、キャパシタＣｉと並列に分圧回路１３（図６）を設けて、その分圧回路１３の出力電圧を振幅変換回路１６に入力してもよい。あるいは、ＣＲ積分回路１１をＣＲ積分回路１１Ｂ（図７）に置換し、そのキャパシタＣｉと並列に分圧回路１３Ｂ（図７）を設けるとともに、出力フィードバック電圧ＶＦＢを分圧する分圧回路１４を設けて、分圧回路１３Ｂ及び１４の出力電圧の差を振幅変換回路１６に入力してもよい。
図１３に示すスイッチング電源装置では、キャパシタＣｉと並列に分圧回路１３（図６）を設けて、その分圧回路１３の出力電圧を信号合成回路１７に入力してもよい。あるいは、ＣＲ積分回路１１をＣＲ積分回路１１Ｂ（図７）に置換し、そのキャパシタＣｉと並列に分圧回路１３Ｂ（図７）を設けるとともに、出力フィードバック電圧ＶＦＢを分圧する分圧回路１４を設けて、分圧回路１３Ｂ及び１４の出力電圧の差を信号合成回路１７に入力してもよい。
【０１１７】
上述した第１の実施形態では、出力フィードバック電圧ＶＦＢの伝達経路に設けられた抵抗Ｒ３に対して電流Ｉｑを注入しているが、本発明はこれに限定されない。例えば、上記とは逆に、参照電圧Ｖｒｅｆが伝達される経路の抵抗Ｒ４に対して電流Ｉｑを注入してもよい。すなわち、参照電圧Ｖｒｅｆとリップル信号との合成信号を生成してもよい。この場合、ノードＮ１にも同じ電流Ｉｑを注入することで、ｐｎｐトランジスタＱ３，Ｑ４に流れる電流の直流バランスを向上させて、入力オフセット電圧誤差を低減させることができる。
【符号の説明】
【０１１８】
１，１Ａ〜１Ｅ…リップル信号生成回路、
２，２Ｄ…コンパレータ、
３…制御回路、
４…駆動回路、
１１，１１Ｂ…ＣＲ積分回路、
１２，１７１…電圧電流変換回路、
１３，１３Ｂ，１４…分圧回路、
１５，１７…信号合成回路、
１６…振幅変換回路、
２１…出力増幅回路、
１５１〜１５３，１７２，１７３…増幅器、
Ｌｏ…インダクタ、
Ｃｉ，Ｃｏ…キャパシタ、
ＣＳ１〜ＣＳ１０…電流源、
ＭＨ，ＭＬ…ＭＯＳトランジスタ、
Ｍ１〜Ｍ１０…ＭＯＳトランジスタ、
Ｑ１，Ｑ２，Ｑ５〜Ｑ１０…ｎｐｎトランジスタ、
Ｑ３，Ｑ４…ｐｎｐトランジスタ、
Ｒ１〜Ｒ２４…抵抗、
Ｒｆ１，Ｒｆ２…抵抗、
Ｖｒｅｆ…参照電圧、
ＶＦＢ…出力フィードバック電圧
【特許請求の範囲】
【請求項１】
入力電圧を受ける入力端子と、
出力電圧を出力する出力端子と、
上記入力端子と第１のノードとの間に接続される第１のスイッチングトランジスタと、
上記第１のノードと基準電位との間に接続され、上記第１のスイッチングトランジスタと相補的に動作する第２のスイッチングトランジスタと、
上記第１のノードと上記出力端子との間に接続されるインダクタンス素子と、
上記出力端子と基準電位との間に接続される出力キャパシタンス素子と、
上記出力端子に接続され、上記出力電圧に応じたフィードバック電圧を生成する分圧回路と、
上記出力電圧に含まれており、上記スイッチングトランジスタのスイッチング動作に対応するリップル電圧を検出するリップル電圧検出回路と、
上記フィードバック電圧と上記リップル電圧との加算電圧を基準電圧と比較して比較結果を出力する比較回路と、
上記比較結果に応じて上記第１及び第２のスイッチングトランジスタをオン・オフ制御する制御回路と、
を含み、
上記リップル電圧検出回路が上記インダクタンス素子に接続される積分回路を含み、
上記第１のスイッチングトランジスタのオン時間が、上記出力電圧と上記入力電圧との比と、上記第１及び第２のスイッチングトランジスタのスイッチング周期との積で定義される、
スイッチング電源装置。
【請求項２】
請求項１に記載のスイッチング電源装置であって、
上記積分回路が、上記第１のノードと上記出力端子との間に直列に接続される抵抗素子とキャパシタンス素子とを含む、スイッチング電源装置。
【請求項３】
請求項１又は２に記載のスイッチング電源装置であって、
上記リップル電圧を入力して当該リップル電圧に応じた電流信号を出力する電圧電流変換回路を更に含み、
上記比較回路が、上記電流信号を電圧信号に変換するための第１の抵抗素子と、上記フィードバック電圧と上記電圧信号との加算電圧を上記基準電圧と比較するための差動回路とを含む、
スイッチング電源装置。
【請求項４】
請求項３に記載のスイッチング電源装置であって、
上記比較回路が、上記フィードバック電圧を入力する第１のバッファ回路と、上記基準電圧を入力する第２のバッファ回路と、上記第２のバッファ回路の出力に結合された第２の抵抗素子とを更に含み、
上記フィードバック電圧が、上記第１のバッファ回路と上記第１の抵抗素子とを介して上記差動回路の第１の入力に供給され、上記基準電圧が、上記第２のバッファ回路と上記第２の抵抗素子とを介して上記差動回路の第２の入力に供給され、
上記差動回路の第１の入力と上記第１の抵抗素子との接続中点に上記電圧電流変換回路から第１の電流が供給され、上記第２のバッファ回路の出力と上記第２の抵抗素子との接続中点に上記電圧電流変換回路から第２の電流が供給される、
スイッチング電源装置。
【請求項５】
請求項４に記載のスイッチング電源装置であって、
上記電圧電流変換回路が、
上記キャパシタンス素子の一方の端子の電圧を入力する第１のトランジスタと、上記キャパシタンス素子の他方の端子の電圧を入力する第２のトランジスタとを含む差動増幅回路と、
上記第１のトランジスタに流れる電流に対応する上記第１の電流を出力する第１の電流源回路と、
上記第２のトランジスタに流れる電流に対応する上記第２の電流を出力する第２の電流源回路と、
を含む、
スイッチング電源装置。
【請求項１】
入力電圧を受ける入力端子と、
出力電圧を出力する出力端子と、
上記入力端子と第１のノードとの間に接続される第１のスイッチングトランジスタと、
上記第１のノードと基準電位との間に接続され、上記第１のスイッチングトランジスタと相補的に動作する第２のスイッチングトランジスタと、
上記第１のノードと上記出力端子との間に接続されるインダクタンス素子と、
上記出力端子と基準電位との間に接続される出力キャパシタンス素子と、
上記出力端子に接続され、上記出力電圧に応じたフィードバック電圧を生成する分圧回路と、
上記出力電圧に含まれており、上記スイッチングトランジスタのスイッチング動作に対応するリップル電圧を検出するリップル電圧検出回路と、
上記フィードバック電圧と上記リップル電圧との加算電圧を基準電圧と比較して比較結果を出力する比較回路と、
上記比較結果に応じて上記第１及び第２のスイッチングトランジスタをオン・オフ制御する制御回路と、
を含み、
上記リップル電圧検出回路が上記インダクタンス素子に接続される積分回路を含み、
上記第１のスイッチングトランジスタのオン時間が、上記出力電圧と上記入力電圧との比と、上記第１及び第２のスイッチングトランジスタのスイッチング周期との積で定義される、
スイッチング電源装置。
【請求項２】
請求項１に記載のスイッチング電源装置であって、
上記積分回路が、上記第１のノードと上記出力端子との間に直列に接続される抵抗素子とキャパシタンス素子とを含む、スイッチング電源装置。
【請求項３】
請求項１又は２に記載のスイッチング電源装置であって、
上記リップル電圧を入力して当該リップル電圧に応じた電流信号を出力する電圧電流変換回路を更に含み、
上記比較回路が、上記電流信号を電圧信号に変換するための第１の抵抗素子と、上記フィードバック電圧と上記電圧信号との加算電圧を上記基準電圧と比較するための差動回路とを含む、
スイッチング電源装置。
【請求項４】
請求項３に記載のスイッチング電源装置であって、
上記比較回路が、上記フィードバック電圧を入力する第１のバッファ回路と、上記基準電圧を入力する第２のバッファ回路と、上記第２のバッファ回路の出力に結合された第２の抵抗素子とを更に含み、
上記フィードバック電圧が、上記第１のバッファ回路と上記第１の抵抗素子とを介して上記差動回路の第１の入力に供給され、上記基準電圧が、上記第２のバッファ回路と上記第２の抵抗素子とを介して上記差動回路の第２の入力に供給され、
上記差動回路の第１の入力と上記第１の抵抗素子との接続中点に上記電圧電流変換回路から第１の電流が供給され、上記第２のバッファ回路の出力と上記第２の抵抗素子との接続中点に上記電圧電流変換回路から第２の電流が供給される、
スイッチング電源装置。
【請求項５】
請求項４に記載のスイッチング電源装置であって、
上記電圧電流変換回路が、
上記キャパシタンス素子の一方の端子の電圧を入力する第１のトランジスタと、上記キャパシタンス素子の他方の端子の電圧を入力する第２のトランジスタとを含む差動増幅回路と、
上記第１のトランジスタに流れる電流に対応する上記第１の電流を出力する第１の電流源回路と、
上記第２のトランジスタに流れる電流に対応する上記第２の電流を出力する第２の電流源回路と、
を含む、
スイッチング電源装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１０−２５２６２７（Ｐ２０１０−２５２６２７Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２０１０−１５０７４５（Ｐ２０１０−１５０７４５）
【出願日】平成２２年７月１日（２０１０．７．１）
【分割の表示】特願２００８−１９４２０３（Ｐ２００８−１９４２０３）の分割
【原出願日】平成２０年７月２８日（２００８．７．２８）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２２年７月１日（２０１０．７．１）
【分割の表示】特願２００８−１９４２０３（Ｐ２００８−１９４２０３）の分割
【原出願日】平成２０年７月２８日（２００８．７．２８）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【Ｆターム（参考）】
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