デバッグ支援機構およびプロセッサシステム
【課題】 キャッシュ一貫性維持機構を搭載していないプロセッサシステムについてプログラムデバッグの容易化を実現する。
【解決手段】 デバッグ支援機構（２３）は、第１マスタデバイス（２０）、第２マスタデバイス（３０）およびメインメモリ（５０）を備えるプロセッサシステム（１０）にて第１マスタデバイス（２０）内に設けられ、不一致検出部（２５）および停止要求発行部（２６）を備える。不一致検出部（２５）は、メモリアクセスの発生を契機としてキャッシュメモリ（２２）のデータ不一致を検出する。停止要求発行部（２６）は、不一致検出部（２５）によるデータ不一致の検出に伴って中央処理装置（２１）に対して停止要求を発行する。
【解決手段】 デバッグ支援機構（２３）は、第１マスタデバイス（２０）、第２マスタデバイス（３０）およびメインメモリ（５０）を備えるプロセッサシステム（１０）にて第１マスタデバイス（２０）内に設けられ、不一致検出部（２５）および停止要求発行部（２６）を備える。不一致検出部（２５）は、メモリアクセスの発生を契機としてキャッシュメモリ（２２）のデータ不一致を検出する。停止要求発行部（２６）は、不一致検出部（２５）によるデータ不一致の検出に伴って中央処理装置（２１）に対して停止要求を発行する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャッシュメモリを有するプロセッサを用いたプロセッサシステムについてプログラムのデバッグ作業を支援するためのデバッグ支援機構に関する。
【背景技術】
【０００２】
近時、プロセッサシステムに対しては、市場からの要求により高性能および低消費電力の両立が強く求められている。このため、マルチプロセッサ構成を採用したプロセッサシステムや汎用プロセッサに加えて特定の処理に専用化されたアクセラレータを搭載したプロセッサシステムなどが広く採用されている。
【０００３】
また、多くのプロセッサシステムでは、プロセッサの外部に設けられるメモリデバイスのアクセス速度が遅いことに起因して処理性能が低下するという問題がある。このため、高速にアクセス可能なキャッシュメモリをプロセッサの内部に設け、プロセッサの外部に設けられるメモリデバイスのデータのコピーをキャッシュメモリに格納する手法がよく利用されている。
【０００４】
しかしながら、キャッシュメモリを有するプロセッサを含む複数のマスタデバイスがメインメモリを共通に使用するプロセッサシステムでは、プロセッサのキャッシュメモリおよびメインメモリ間でデータの一貫性が確保されないという問題（キャッシュ一貫性問題）が生じる。例えば、プロセッサのキャッシュメモリにおいてアドレスＡのデータが書き換えられている場合、別のマスタデバイスによりアドレスＡのデータがメインメモリから読み出されると、そのマスタデバイスにおいて誤ったデータが使用されるという問題が生じる。
【０００５】
キャッシュ一貫性問題を解決する手法としては、キャッシュメモリに対するアクセスやメインメモリに対するアクセスを監視して得られる情報に基づいてキャッシュメモリを制御する手法（一般に、スヌープ方式と呼ばれる）がよく知られている。しかしながら、この手法では、メモリアクセスが発生する度に監視処理が実施されるため、消費電力が増大するという欠点がある。また、キャッシュ一貫性が確保されるまでプロセッサが待機状態になるため、処理性能が低下するという欠点もある。更に、監視装置の実現に伴って回路物量が増加するという欠点もある。
【０００６】
これらの欠点は、低消費電力化の要求が強くない用途（パーソナルコンピュータやワークステーションなど）のプロセッサシステムでは問題とならないが、低消費電力化の要求が強い用途（携帯電話機やディジタルカメラなど）のプロセッサシステムでは深刻な問題となる。このため、低消費電力化の要求が強い用途のプロセッサシステムでは、キャッシュ一貫性維持機構を搭載しないのが一般的である。なお、キャッシュメモリ、キャッシュ一貫性およびスヌープ方式については、非特許文献１などに記載されているため、ここでの詳細な説明は省略している。また、キャッシュ一貫性に関連する技術については、特許文献１、２などに開示されている。
【特許文献１】特開２００３−３４５６５３号公報
【特許文献２】特開平６−１５００３２号公報
【非特許文献１】デイビッド・Ａ・パターソン、ジョン・Ｌ・ヘネシー著、「コンピュータの構成と設計第３版」、日経ＢＰ社発行
【発明の開示】
【発明が解決しようとする課題】
【０００７】
キャッシュ一貫性維持機構が搭載されていないプロセッサシステムでは、消費電力の増大、処理性能の低下あるいは回路物量の増加などの問題はないが、キャッシュ一貫性が維持されていないことに起因するプログラムのバグが発生した場合にデバッグが容易ではなく、プログラムの開発工数が増大するという問題がある。
【０００８】
本発明の目的は、キャッシュ一貫性維持機構を搭載していないプロセッサシステムについてプログラムデバッグの容易化を実現することにある。
【課題を解決するための手段】
【０００９】
デバッグ支援機構は、中央処理装置およびキャッシュメモリを有する第１マスタデバイスと、第２マスタデバイスと、第１マスタデバイスと第２マスタデバイスとの間で共通に使用されるメインメモリとを備えるプロセッサシステムにて第１マスタデバイス内に設けられ、不一致検出部および停止要求発行部を備える。不一致検出部は、メモリアクセスの発生を契機としてキャッシュメモリのデータ不一致を検出する。停止要求発行部は、不一致検出部によるデータ不一致の検出に伴って中央処理装置に対して停止要求を発行する。
【００１０】
例えば、デバッグ支援機構は、アドレス情報格納部を更に備える。アドレス情報格納部は、不一致検出部によるデータ不一致の検出時のメモリアクセスのアドレス情報を格納する。例えば、デバッグ支援機構は、アクセス種別情報格納部を更に備える。アクセス種別情報格納部は、不一致検出部によるデータ不一致の検出時のメモリアクセスのアクセス種別情報を格納する。例えば、アクセス種別情報は、アクセス元を示す情報およびリードアクセス／ライトアクセスを示す情報を含む。例えば、デバッグ支援機構は、不一致検出制御部を更に備える。不一致検出制御部は、不一致検出部の稼働／非稼働を制御する。
【発明の効果】
【００１１】
キャッシュメモリのデータ不一致が発生した時点での中央処理装置の内部状態情報（プログラムカウンタ情報など）およびメモリアクセスのアドレス情報やアクセス種別情報をプログラム開発者に対して提供することができる。このため、キャッシュ一貫性問題に起因するプログラムのバグが発生した場合にデバッグを効率よく実施することが可能になる。この結果、プログラムの開発工数を大幅に削減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、実施形態について図面を用いて説明する。
【００１３】
図１は、第１実施形態におけるプロセッサシステムを示している。第１実施形態のプロセッサシステム１０は、プロセッサ（第１マスタデバイス）２０、アクセラレータ（第２マスタデバイス）３０、インターコネクト４０およびメインメモリ５０を備えている。プロセッサ２０およびアクセラレータ３０は、インターコネクト４０を介してメインメモリ５０にリードアクセス／ライトアクセス可能である。
【００１４】
プロセッサ２０は、ＣＰＵ（Central Processing Unit）２１、キャッシュメモリ２２およびデバッグ支援機構２３を備えている。ＣＰＵ２１は、プログラムの実行により演算処理や制御処理などを実施する。キャッシュメモリ２２は、メインメモリ５０に比べて高速にアクセス可能なメモリであり、メインメモリ５０のデータのコピーを格納するために設けられている。デバッグ支援機構２３は、プログラムのデバッグ作業を支援するための機構であり、デバッグ起動レジスタ２４、不一致検出部２５およびブレーク要求発行部２６を備えている。
【００１５】
デバッグ起動レジスタ２４は、ＣＰＵ２１からリードアクセス／ライトアクセス可能なレジスタであり、デバッグ支援機構２３の有効／無効を制御するために設けられている。例えば、デバッグ起動レジスタ２４は、デバッグ支援機構２３を有効状態にする場合に“１”に設定され、デバッグ支援機構２３を無効状態にする場合に“０”に設定される。
【００１６】
不一致検出部２５は、ＣＰＵ２１のキャッシュメモリ２２に対するアクセス、キャッシュメモリ２２のメインメモリ５０に対するアクセスおよびアクセラレータ３０のメインメモリ５０に対するアクセスの発生を契機として、キャッシュメモリ２２のデータ不一致（キャッシュメモリ２２のデータとメインメモリ５０のデータとの不一致）を検出する。不一致検出部２５は、キャッシュメモリ２２のデータ不一致を検出した場合、ブレーク要求発行部２６に供給される不一致検出信号ＤＥＴを活性化させる。
【００１７】
ブレーク要求発行部２６は、デバッグ起動レジスタ２４が“１”に設定されている場合（デバッグ支援機構２３が有効状態である場合）、不一致検出部２５から供給される不一致検出信号ＤＥＴの活性化に応答して、ＣＰＵ２１に供給されるブレーク要求信号ＢＲＫを活性化させる。デバッグ支援機構２３（ブレーク要求発行部２６）からＣＰＵ２１へのブレーク要求信号ＢＲＫが活性化されると、ＣＰＵ２１によるプログラムの実行が停止される。
【００１８】
このように、デバッグ支援機構２３においては、キャッシュメモリ２２のデータ不一致を検出した場合にＣＰＵ２１に対してブレーク要求を発行するデバッグ機能が実現されている。また、図示を省略しているが、デバッグ支援機構２３においては、所定アドレスへのアクセスが所定回数実施されたことを検出した場合にＣＰＵ２１に対してブレーク要求を発行するデバッグ機能なども実現されている。この種のデバッグ機能は、例えば、特開昭５６−５８１９９号公報に開示されている。
【００１９】
図２は、第１実施形態におけるプログラムデバッグの流れを示している。プログラム開発者は、プロセッサ２０（ＣＰＵ２１）により実行されるプログラムの開発時に、キャッシュ一貫性問題に起因するプログラムのバグが発生したことを認識すると（ステップＳ１１）、デバッグ支援機構２３のデバッグ起動レジスタ２４を“１”に設定する（ステップＳ１２）。これにより、デバッグ支援機構２３が有効状態になる（ステップＳ３１）。この後、プログラム開発者は、開発中のプログラムを起動する（ステップＳ１３）。これにより、ＣＰＵ２１によるプログラムの実行が開始される（ステップＳ２１）。ＣＰＵ２１によるプログラムの実行中には、デバッグ支援機構２３の不一致検出部２５により、キャッシュメモリ２２のデータ不一致が発生したか否かが監視される。デバッグ支援機構２３の不一致検出部２５は、キャッシュメモリ２２のデータ不一致を検出すると、不一致検出信号ＤＥＴを活性化させる（ステップＳ３２）。これに伴って、デバッグ支援機構２３のブレーク要求発行部２６は、ブレーク要求信号ＢＲＫを活性化させる（ステップＳ３３）。これにより、ＣＰＵ２１によるプログラムの実行が停止される（ステップＳ２２）。そして、プログラム開発者は、ＣＰＵ２１の内部状態情報（プログラムカウンタ情報など）を取得してバグ原因を究明する（ステップＳ１４）。
【００２０】
以上のような第１実施形態では、キャッシュメモリ一貫性問題が発生した時点でのＣＰＵ２１の内部状態情報（プログラムカウンタ情報など）をプログラム開発者に対して提供することができる。このため、キャッシュ一貫性問題に起因するプログラムのバグを効率よくデバッグすることが可能になる。この結果、プログラムの開発期間の短縮が可能になる。
【００２１】
図３は、第２実施形態におけるプロセッサシステムを示している。なお、第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００２２】
第２実施形態のプロセッサシステム１０ａは、図１（第１実施形態）のプロセッサシステム１０においてプロセッサ２０をプロセッサ２０ａに置き換えたものである。プロセッサ２０ａは、図１のプロセッサ２０においてデバッグ支援機構２３をデバッグ支援機構２３ａに置き換えたものである。
【００２３】
デバッグ支援機構２３ａは、図１のデバッグ支援機構２３において不一致検出部２５を不一致検出部２５ａに置き換えるとともにアドレスレジスタ２７を追加したものである。不一致検出部２５ａは、図１の不一致検出部２５と同様に動作するうえに、キャッシュメモリ２２のデータ不一致を検出した際のメモリアクセスのアドレス情報をアドレスレジスタ２７に格納する。なお、アドレスレジスタ２７は、ＣＰＵ２１からリードアクセス／ライトアクセス可能なレジスタである。
【００２４】
以上のような第２実施形態では、第１実施形態（図２）と同様にプログラムデバッグを実施可能であり、キャッシュ一貫性問題が発生した時点でのＣＰＵ２１の内部状態情報（プログラムカウンタ情報など）に加えてメモリアクセスのアドレス情報をプログラム開発者に対して提供することができる。従って、プログラムデバッグの効率を更に向上させることができ、プログラムの開発期間の更なる短縮が可能になる。特に、キャッシュ一貫性問題が発生した時点でのメモリアクセスのアドレス情報を、所定アドレスへのアクセスが所定回数実施されたことを検出した場合にＣＰＵ２１に対してブレーク要求を発行するデバッグ機能で利用することにより、プログラムデバッグの効率を大幅に向上させることができる。
【００２５】
図４は、第３実施形態におけるプロセッサシステムを示している。なお、第３実施形態を説明するにあたって、第１および第２実施形態で説明した要素と同一の要素については、第１および第２実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００２６】
第３実施形態のプロセッサシステム１０ｂは、図３（第２実施形態）のプロセッサシステム１０ａにおいてプロセッサ２０ａをプロセッサ２０ｂに置き換えたものである。プロセッサ２０ｂは、図３のプロセッサ２０ａにおいてデバッグ支援機構２３ａをデバッグ支援機構２３ｂに置き換えたものである。
【００２７】
デバッグ支援機構２３ｂは、図３のデバッグ支援機構２３ａにおいて不一致検出部２５ａを不一致検出部２５ｂに置き換えるとともにアクセス種別レジスタ２８を追加したものである。不一致検出部２５ｂは、図３の不一致検出部２５ａと同様に動作するうえに、キャッシュメモリ２２のデータ不一致を検出した際のメモリアクセスのアクセス種別情報（アクセス元を示す情報やリードアクセス／ライトアクセスを示す情報などを含む）をアクセス種別レジスタ２８に格納する。なお、アクセス種別レジスタ２８は、ＣＰＵ２１からリードアクセス／ライトアクセス可能なレジスタである。
【００２８】
以上のような第３実施形態では、第１実施形態（図２）と同様にプログラムデバッグを実施可能であり、キャッシュ一貫性問題が発生した時点でのＣＰＵ２１の内部状態情報（プログラムカウンタ情報など）およびメモリアクセスのアドレス情報に加えてメモリアクセスのアクセス種別情報をプログラム開発者に対して提供することができる。従って、プログラムデバッグの効率を更に向上させることができ、プログラムの開発期間の更なる短縮が可能になる。
【００２９】
図５は、第４実施形態におけるプロセッサシステムを示している。なお、第４実施形態を説明するにあたって、第１、第２および第３実施形態で説明した要素と同一の要素については、第１、第２および第３実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００３０】
第４実施形態のプロセッサシステム１０ｃは、図４（第３実施形態）のプロセッサシステム１０ｂにおいてプロセッサ２０ｂをプロセッサ２０ｃに置き換えたものである。プロセッサ２０ｃは、図４のプロセッサ２０ｂにおいてデバッグ支援機構２３ｂをデバッグ支援機構２３ｃに置き換えたものである。
【００３１】
デバッグ支援機構２３ｃは、図３のデバッグ支援機構２３ｂにおいて不一致検出部２５ｂを不一致検出部２５ｃに置き換えるとともに不一致検出起動レジスタ２９を追加したものである。不一致検出起動レジスタ２９は、ＣＰＵ２１からリードアクセス／ライトアクセス可能なレジスタであり、不一致検出部２５ｃの稼働／非稼働を制御するために設けられている。例えば、不一致検出起動レジスタ２９は、不一致検出部２５ｃを稼働状態にする場合に“１”に設定され、不一致検出部２５ｃを非稼働状態にする場合に“０”に設定される。不一致検出部２５ｃは、不一致検出起動レジスタ２９が“１”に設定されている場合、図４の不一致検出部２５ｂと同様に動作する。
【００３２】
図６は、第４実施形態におけるプログラムデバッグの流れを示している。第４実施形態におけるプログラムデバッグの流れは、第１実施形態（図２）におけるプログラムデバッグの流れに対して、プログラム開発者がデバッグ支援機構２３ｃの不一致検出起動レジスタ２９を“１”に設定することで、デバッグ支援機構２３ｃの不一致検出部２５ｃが稼働状態になるという手順（ステップＳ１２’、Ｓ３１’）が追加されたものになる。
【００３３】
以上のような第４実施形態では、不一致検出起動レジスタ２９を介して不一致検出部２５ｃの稼働／非稼働を制御可能であるため、プログラムデバッグ時にのみ不一致検出部２５ｃを稼働状態にすることができる。従って、実際のシステム運用時に消費電力を抑えることが可能になる。なお、不一致検出起動レジスタ２９の役割をデバッグ起動レジスタ２４に持たせることも可能であるが、デバッグ支援機構２３ｃにおいては、不一致検出部２５ｃを用いたデバッグ機能以外のデバッグ機能も実現されているため、デバッグ起動レジスタ２４とは別に不一致検出起動レジスタ２９が設けられている。
【００３４】
図７は、第５実施形態におけるプロセッサシステムを示している。なお、第５実施形態を説明するにあたって、第１、第２、第３および第４実施形態で説明した要素と同一の要素については、第１、第２、第３および第４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００３５】
第５実施形態のプロセッサシステム１０ｄは、図５（第４実施形態）のプロセッサシステム１０ｃにおいてプロセッサ２０ｃをプロセッサ２０ｄ−１に置き換えるとともにアクセラレータ３０をプロセッサ２０ｄ−２に置き換えたものである。プロセッサ２０ｄ−１、２０ｄ−２は、図５のプロセッサ２０ｃにおいてデバッグ支援機構２３ｃをデバッグ支援機構２３ｄに置き換えたものである。デバッグ支援機構２３ｄは、図５のデバッグ支援機構２３ｃにおいて不一致検出部２５ｃを不一致検出部２５ｄに置き換えたものである。
【００３６】
プロセッサ２０ｄ−１（２０ｄ−２）の不一致検出部２５ｄは、プロセッサ２０ｄ−１（２０ｄ−２）の不一致検出起動レジスタ２９が“１”に設定されている場合、プロセッサ２０ｄ−１（２０ｄ−２）におけるＣＰＵ２１のキャッシュメモリ２２に対するアクセス、プロセッサ２０ｄ−１（２０ｄ−２）におけるキャッシュメモリ２２のメインメモリ５０に対するアクセス、プロセッサ２０ｄ−２（２０ｄ−１）におけるＣＰＵ２１のキャッシュメモリ２２に対するアクセスおよびプロセッサ２０ｄ−２（２０ｄ−１）におけるキャッシュメモリ２２のメインメモリ５０に対するアクセスの発生を契機として、プロセッサ２０ｄ−１（２０ｄ−２）のキャッシュメモリ２２のデータ不一致（プロセッサ２０ｄ−１（２０ｄ−２）のキャッシュメモリ２２のデータとメインメモリ５０のデータとの不一致およびプロセッサ２０ｄ−１（２０ｄ−２）のキャッシュメモリ２２のデータとプロセッサ２０ｄ−２（２０ｄ−１）のキャッシュメモリ２２のデータとの不一致）を検出する。プロセッサ２０ｄ−１（２０ｄ−２）の不一致検出部２５ｄは、プロセッサ２０ｄ−１（２０ｄ−２）のキャッシュメモリ２２のデータ不一致を検出した場合、プロセッサ２０ｄ−１（２０ｄ−２）のブレーク要求発行部２６に供給される不一致検出信号ＤＥＴを活性化させる。
【００３７】
以上のような第５実施形態では、プロセッサ２０ｄ−１、２０ｄ−２を用いたマルチプロセッサ構成が採用されているが、このような場合でも、プロセッサ２０ｄ−１、２０ｄ−２にデバッグ支援機構２３ｄが設けられることで、第１、第２、第３および第４実施形態と同様の効果が得られる。
【００３８】
以上の第１〜第５実施形態に関して、更に以下の付記を開示する。
（付記１）
中央処理装置およびキャッシュメモリを有する第１マスタデバイスと、第２マスタデバイスと、前記第１マスタデバイスと前記第２マスタデバイスとの間で共通に使用されるメインメモリとを備えるプロセッサシステムにて前記第１マスタデバイス内に設けられるデバッグ支援機構であって、
メモリアクセスの発生を契機として前記キャッシュメモリのデータ不一致を検出する不一致検出部と、
前記不一致検出部によるデータ不一致の検出に伴って前記中央処理装置に対して停止要求を発行する停止要求発行部とを備えることを特徴とするデバッグ支援機構。
（付記２）
付記１に記載のデバッグ支援機構において、
前記不一致検出部によるデータ不一致の検出時のメモリアクセスのアドレス情報を格納するアドレス情報格納部を備えることを特徴とするデバッグ支援機構。
（付記３）
付記１または付記２に記載のデバッグ支援機構において、
前記不一致検出部によるデータ不一致の検出時のメモリアクセスのアクセス種別情報を格納するアクセス種別情報格納部を備えることを特徴とするデバッグ支援機構。
（付記４）
付記３に記載のデバッグ支援機構において、
前記アクセス種別情報は、アクセス元を示す情報およびリードアクセス／ライトアクセスを示す情報を含むことを特徴とするデバッグ支援機構。
（付記５）
付記１〜４のいずれか１項に記載のデバッグ支援機構において、
前記不一致検出部の稼働／非稼働を制御する不一致検出制御部を備えることを特徴とするデバッグ支援機構。
（付記６）
中央処理装置と、キャッシュメモリと、デバッグ支援機構とを有する第１マスタデバイスと、
第２マスタデバイスと、
前記第１マスタデバイスと前記第２マスタデバイスとの間で共通に使用されるメインメモリとを備え、
前記デバッグ支援機構は、
メモリアクセスの発生を契機として前記キャッシュメモリのデータ不一致を検出する不一致検出部と、
前記不一致検出部によるデータ不一致の検出に伴って前記中央処理装置に対して停止要求を発行する停止要求発行部とを備えることを特徴とするプロセッサシステム。
【００３９】
以上、本発明について詳細に説明してきたが、前述の実施形態は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００４０】
【図１】第１実施形態におけるプロセッサシステムを示す図である。
【図２】第１実施形態におけるプログラムデバッグの流れを示す図である。
【図３】第２実施形態におけるプロセッサシステムを示す図である。
【図４】第３実施形態におけるプロセッサシステムを示す図である。
【図５】第４実施形態におけるプロセッサシステムを示す図である。
【図６】第４実施形態におけるプログラムデバッグの流れを示す図である。
【図７】第５実施形態におけるプロセッサシステムを示す図である。
【符号の説明】
【００４１】
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ‥プロセッサシステム；２０、２０ａ、２０ｂ、２０ｃ、２０ｄ−１、２０ｄ−２‥プロセッサ；２１‥ＣＰＵ；２２‥キャッシュメモリ；２３、２３ａ、２３ｂ、２３ｃ、２３ｄ‥デバッグ支援機構；２４‥デバッグ起動レジスタ；２５、２５ａ、２５ｂ、２５ｃ、２５ｄ‥不一致検出部；２６‥ブレーク要求発行部；２７‥アドレスレジスタ；２８‥アクセス種別レジスタ；２９‥不一致検出起動レジスタ；３０‥アクセラレータ；４０‥インターコネクト；５０‥メインメモリ；ＢＲＫ‥ブレーク要求信号；ＤＥＴ‥不一致検出信号
【技術分野】
【０００１】
本発明は、キャッシュメモリを有するプロセッサを用いたプロセッサシステムについてプログラムのデバッグ作業を支援するためのデバッグ支援機構に関する。
【背景技術】
【０００２】
近時、プロセッサシステムに対しては、市場からの要求により高性能および低消費電力の両立が強く求められている。このため、マルチプロセッサ構成を採用したプロセッサシステムや汎用プロセッサに加えて特定の処理に専用化されたアクセラレータを搭載したプロセッサシステムなどが広く採用されている。
【０００３】
また、多くのプロセッサシステムでは、プロセッサの外部に設けられるメモリデバイスのアクセス速度が遅いことに起因して処理性能が低下するという問題がある。このため、高速にアクセス可能なキャッシュメモリをプロセッサの内部に設け、プロセッサの外部に設けられるメモリデバイスのデータのコピーをキャッシュメモリに格納する手法がよく利用されている。
【０００４】
しかしながら、キャッシュメモリを有するプロセッサを含む複数のマスタデバイスがメインメモリを共通に使用するプロセッサシステムでは、プロセッサのキャッシュメモリおよびメインメモリ間でデータの一貫性が確保されないという問題（キャッシュ一貫性問題）が生じる。例えば、プロセッサのキャッシュメモリにおいてアドレスＡのデータが書き換えられている場合、別のマスタデバイスによりアドレスＡのデータがメインメモリから読み出されると、そのマスタデバイスにおいて誤ったデータが使用されるという問題が生じる。
【０００５】
キャッシュ一貫性問題を解決する手法としては、キャッシュメモリに対するアクセスやメインメモリに対するアクセスを監視して得られる情報に基づいてキャッシュメモリを制御する手法（一般に、スヌープ方式と呼ばれる）がよく知られている。しかしながら、この手法では、メモリアクセスが発生する度に監視処理が実施されるため、消費電力が増大するという欠点がある。また、キャッシュ一貫性が確保されるまでプロセッサが待機状態になるため、処理性能が低下するという欠点もある。更に、監視装置の実現に伴って回路物量が増加するという欠点もある。
【０００６】
これらの欠点は、低消費電力化の要求が強くない用途（パーソナルコンピュータやワークステーションなど）のプロセッサシステムでは問題とならないが、低消費電力化の要求が強い用途（携帯電話機やディジタルカメラなど）のプロセッサシステムでは深刻な問題となる。このため、低消費電力化の要求が強い用途のプロセッサシステムでは、キャッシュ一貫性維持機構を搭載しないのが一般的である。なお、キャッシュメモリ、キャッシュ一貫性およびスヌープ方式については、非特許文献１などに記載されているため、ここでの詳細な説明は省略している。また、キャッシュ一貫性に関連する技術については、特許文献１、２などに開示されている。
【特許文献１】特開２００３−３４５６５３号公報
【特許文献２】特開平６−１５００３２号公報
【非特許文献１】デイビッド・Ａ・パターソン、ジョン・Ｌ・ヘネシー著、「コンピュータの構成と設計第３版」、日経ＢＰ社発行
【発明の開示】
【発明が解決しようとする課題】
【０００７】
キャッシュ一貫性維持機構が搭載されていないプロセッサシステムでは、消費電力の増大、処理性能の低下あるいは回路物量の増加などの問題はないが、キャッシュ一貫性が維持されていないことに起因するプログラムのバグが発生した場合にデバッグが容易ではなく、プログラムの開発工数が増大するという問題がある。
【０００８】
本発明の目的は、キャッシュ一貫性維持機構を搭載していないプロセッサシステムについてプログラムデバッグの容易化を実現することにある。
【課題を解決するための手段】
【０００９】
デバッグ支援機構は、中央処理装置およびキャッシュメモリを有する第１マスタデバイスと、第２マスタデバイスと、第１マスタデバイスと第２マスタデバイスとの間で共通に使用されるメインメモリとを備えるプロセッサシステムにて第１マスタデバイス内に設けられ、不一致検出部および停止要求発行部を備える。不一致検出部は、メモリアクセスの発生を契機としてキャッシュメモリのデータ不一致を検出する。停止要求発行部は、不一致検出部によるデータ不一致の検出に伴って中央処理装置に対して停止要求を発行する。
【００１０】
例えば、デバッグ支援機構は、アドレス情報格納部を更に備える。アドレス情報格納部は、不一致検出部によるデータ不一致の検出時のメモリアクセスのアドレス情報を格納する。例えば、デバッグ支援機構は、アクセス種別情報格納部を更に備える。アクセス種別情報格納部は、不一致検出部によるデータ不一致の検出時のメモリアクセスのアクセス種別情報を格納する。例えば、アクセス種別情報は、アクセス元を示す情報およびリードアクセス／ライトアクセスを示す情報を含む。例えば、デバッグ支援機構は、不一致検出制御部を更に備える。不一致検出制御部は、不一致検出部の稼働／非稼働を制御する。
【発明の効果】
【００１１】
キャッシュメモリのデータ不一致が発生した時点での中央処理装置の内部状態情報（プログラムカウンタ情報など）およびメモリアクセスのアドレス情報やアクセス種別情報をプログラム開発者に対して提供することができる。このため、キャッシュ一貫性問題に起因するプログラムのバグが発生した場合にデバッグを効率よく実施することが可能になる。この結果、プログラムの開発工数を大幅に削減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、実施形態について図面を用いて説明する。
【００１３】
図１は、第１実施形態におけるプロセッサシステムを示している。第１実施形態のプロセッサシステム１０は、プロセッサ（第１マスタデバイス）２０、アクセラレータ（第２マスタデバイス）３０、インターコネクト４０およびメインメモリ５０を備えている。プロセッサ２０およびアクセラレータ３０は、インターコネクト４０を介してメインメモリ５０にリードアクセス／ライトアクセス可能である。
【００１４】
プロセッサ２０は、ＣＰＵ（Central Processing Unit）２１、キャッシュメモリ２２およびデバッグ支援機構２３を備えている。ＣＰＵ２１は、プログラムの実行により演算処理や制御処理などを実施する。キャッシュメモリ２２は、メインメモリ５０に比べて高速にアクセス可能なメモリであり、メインメモリ５０のデータのコピーを格納するために設けられている。デバッグ支援機構２３は、プログラムのデバッグ作業を支援するための機構であり、デバッグ起動レジスタ２４、不一致検出部２５およびブレーク要求発行部２６を備えている。
【００１５】
デバッグ起動レジスタ２４は、ＣＰＵ２１からリードアクセス／ライトアクセス可能なレジスタであり、デバッグ支援機構２３の有効／無効を制御するために設けられている。例えば、デバッグ起動レジスタ２４は、デバッグ支援機構２３を有効状態にする場合に“１”に設定され、デバッグ支援機構２３を無効状態にする場合に“０”に設定される。
【００１６】
不一致検出部２５は、ＣＰＵ２１のキャッシュメモリ２２に対するアクセス、キャッシュメモリ２２のメインメモリ５０に対するアクセスおよびアクセラレータ３０のメインメモリ５０に対するアクセスの発生を契機として、キャッシュメモリ２２のデータ不一致（キャッシュメモリ２２のデータとメインメモリ５０のデータとの不一致）を検出する。不一致検出部２５は、キャッシュメモリ２２のデータ不一致を検出した場合、ブレーク要求発行部２６に供給される不一致検出信号ＤＥＴを活性化させる。
【００１７】
ブレーク要求発行部２６は、デバッグ起動レジスタ２４が“１”に設定されている場合（デバッグ支援機構２３が有効状態である場合）、不一致検出部２５から供給される不一致検出信号ＤＥＴの活性化に応答して、ＣＰＵ２１に供給されるブレーク要求信号ＢＲＫを活性化させる。デバッグ支援機構２３（ブレーク要求発行部２６）からＣＰＵ２１へのブレーク要求信号ＢＲＫが活性化されると、ＣＰＵ２１によるプログラムの実行が停止される。
【００１８】
このように、デバッグ支援機構２３においては、キャッシュメモリ２２のデータ不一致を検出した場合にＣＰＵ２１に対してブレーク要求を発行するデバッグ機能が実現されている。また、図示を省略しているが、デバッグ支援機構２３においては、所定アドレスへのアクセスが所定回数実施されたことを検出した場合にＣＰＵ２１に対してブレーク要求を発行するデバッグ機能なども実現されている。この種のデバッグ機能は、例えば、特開昭５６−５８１９９号公報に開示されている。
【００１９】
図２は、第１実施形態におけるプログラムデバッグの流れを示している。プログラム開発者は、プロセッサ２０（ＣＰＵ２１）により実行されるプログラムの開発時に、キャッシュ一貫性問題に起因するプログラムのバグが発生したことを認識すると（ステップＳ１１）、デバッグ支援機構２３のデバッグ起動レジスタ２４を“１”に設定する（ステップＳ１２）。これにより、デバッグ支援機構２３が有効状態になる（ステップＳ３１）。この後、プログラム開発者は、開発中のプログラムを起動する（ステップＳ１３）。これにより、ＣＰＵ２１によるプログラムの実行が開始される（ステップＳ２１）。ＣＰＵ２１によるプログラムの実行中には、デバッグ支援機構２３の不一致検出部２５により、キャッシュメモリ２２のデータ不一致が発生したか否かが監視される。デバッグ支援機構２３の不一致検出部２５は、キャッシュメモリ２２のデータ不一致を検出すると、不一致検出信号ＤＥＴを活性化させる（ステップＳ３２）。これに伴って、デバッグ支援機構２３のブレーク要求発行部２６は、ブレーク要求信号ＢＲＫを活性化させる（ステップＳ３３）。これにより、ＣＰＵ２１によるプログラムの実行が停止される（ステップＳ２２）。そして、プログラム開発者は、ＣＰＵ２１の内部状態情報（プログラムカウンタ情報など）を取得してバグ原因を究明する（ステップＳ１４）。
【００２０】
以上のような第１実施形態では、キャッシュメモリ一貫性問題が発生した時点でのＣＰＵ２１の内部状態情報（プログラムカウンタ情報など）をプログラム開発者に対して提供することができる。このため、キャッシュ一貫性問題に起因するプログラムのバグを効率よくデバッグすることが可能になる。この結果、プログラムの開発期間の短縮が可能になる。
【００２１】
図３は、第２実施形態におけるプロセッサシステムを示している。なお、第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００２２】
第２実施形態のプロセッサシステム１０ａは、図１（第１実施形態）のプロセッサシステム１０においてプロセッサ２０をプロセッサ２０ａに置き換えたものである。プロセッサ２０ａは、図１のプロセッサ２０においてデバッグ支援機構２３をデバッグ支援機構２３ａに置き換えたものである。
【００２３】
デバッグ支援機構２３ａは、図１のデバッグ支援機構２３において不一致検出部２５を不一致検出部２５ａに置き換えるとともにアドレスレジスタ２７を追加したものである。不一致検出部２５ａは、図１の不一致検出部２５と同様に動作するうえに、キャッシュメモリ２２のデータ不一致を検出した際のメモリアクセスのアドレス情報をアドレスレジスタ２７に格納する。なお、アドレスレジスタ２７は、ＣＰＵ２１からリードアクセス／ライトアクセス可能なレジスタである。
【００２４】
以上のような第２実施形態では、第１実施形態（図２）と同様にプログラムデバッグを実施可能であり、キャッシュ一貫性問題が発生した時点でのＣＰＵ２１の内部状態情報（プログラムカウンタ情報など）に加えてメモリアクセスのアドレス情報をプログラム開発者に対して提供することができる。従って、プログラムデバッグの効率を更に向上させることができ、プログラムの開発期間の更なる短縮が可能になる。特に、キャッシュ一貫性問題が発生した時点でのメモリアクセスのアドレス情報を、所定アドレスへのアクセスが所定回数実施されたことを検出した場合にＣＰＵ２１に対してブレーク要求を発行するデバッグ機能で利用することにより、プログラムデバッグの効率を大幅に向上させることができる。
【００２５】
図４は、第３実施形態におけるプロセッサシステムを示している。なお、第３実施形態を説明するにあたって、第１および第２実施形態で説明した要素と同一の要素については、第１および第２実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００２６】
第３実施形態のプロセッサシステム１０ｂは、図３（第２実施形態）のプロセッサシステム１０ａにおいてプロセッサ２０ａをプロセッサ２０ｂに置き換えたものである。プロセッサ２０ｂは、図３のプロセッサ２０ａにおいてデバッグ支援機構２３ａをデバッグ支援機構２３ｂに置き換えたものである。
【００２７】
デバッグ支援機構２３ｂは、図３のデバッグ支援機構２３ａにおいて不一致検出部２５ａを不一致検出部２５ｂに置き換えるとともにアクセス種別レジスタ２８を追加したものである。不一致検出部２５ｂは、図３の不一致検出部２５ａと同様に動作するうえに、キャッシュメモリ２２のデータ不一致を検出した際のメモリアクセスのアクセス種別情報（アクセス元を示す情報やリードアクセス／ライトアクセスを示す情報などを含む）をアクセス種別レジスタ２８に格納する。なお、アクセス種別レジスタ２８は、ＣＰＵ２１からリードアクセス／ライトアクセス可能なレジスタである。
【００２８】
以上のような第３実施形態では、第１実施形態（図２）と同様にプログラムデバッグを実施可能であり、キャッシュ一貫性問題が発生した時点でのＣＰＵ２１の内部状態情報（プログラムカウンタ情報など）およびメモリアクセスのアドレス情報に加えてメモリアクセスのアクセス種別情報をプログラム開発者に対して提供することができる。従って、プログラムデバッグの効率を更に向上させることができ、プログラムの開発期間の更なる短縮が可能になる。
【００２９】
図５は、第４実施形態におけるプロセッサシステムを示している。なお、第４実施形態を説明するにあたって、第１、第２および第３実施形態で説明した要素と同一の要素については、第１、第２および第３実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００３０】
第４実施形態のプロセッサシステム１０ｃは、図４（第３実施形態）のプロセッサシステム１０ｂにおいてプロセッサ２０ｂをプロセッサ２０ｃに置き換えたものである。プロセッサ２０ｃは、図４のプロセッサ２０ｂにおいてデバッグ支援機構２３ｂをデバッグ支援機構２３ｃに置き換えたものである。
【００３１】
デバッグ支援機構２３ｃは、図３のデバッグ支援機構２３ｂにおいて不一致検出部２５ｂを不一致検出部２５ｃに置き換えるとともに不一致検出起動レジスタ２９を追加したものである。不一致検出起動レジスタ２９は、ＣＰＵ２１からリードアクセス／ライトアクセス可能なレジスタであり、不一致検出部２５ｃの稼働／非稼働を制御するために設けられている。例えば、不一致検出起動レジスタ２９は、不一致検出部２５ｃを稼働状態にする場合に“１”に設定され、不一致検出部２５ｃを非稼働状態にする場合に“０”に設定される。不一致検出部２５ｃは、不一致検出起動レジスタ２９が“１”に設定されている場合、図４の不一致検出部２５ｂと同様に動作する。
【００３２】
図６は、第４実施形態におけるプログラムデバッグの流れを示している。第４実施形態におけるプログラムデバッグの流れは、第１実施形態（図２）におけるプログラムデバッグの流れに対して、プログラム開発者がデバッグ支援機構２３ｃの不一致検出起動レジスタ２９を“１”に設定することで、デバッグ支援機構２３ｃの不一致検出部２５ｃが稼働状態になるという手順（ステップＳ１２’、Ｓ３１’）が追加されたものになる。
【００３３】
以上のような第４実施形態では、不一致検出起動レジスタ２９を介して不一致検出部２５ｃの稼働／非稼働を制御可能であるため、プログラムデバッグ時にのみ不一致検出部２５ｃを稼働状態にすることができる。従って、実際のシステム運用時に消費電力を抑えることが可能になる。なお、不一致検出起動レジスタ２９の役割をデバッグ起動レジスタ２４に持たせることも可能であるが、デバッグ支援機構２３ｃにおいては、不一致検出部２５ｃを用いたデバッグ機能以外のデバッグ機能も実現されているため、デバッグ起動レジスタ２４とは別に不一致検出起動レジスタ２９が設けられている。
【００３４】
図７は、第５実施形態におけるプロセッサシステムを示している。なお、第５実施形態を説明するにあたって、第１、第２、第３および第４実施形態で説明した要素と同一の要素については、第１、第２、第３および第４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。
【００３５】
第５実施形態のプロセッサシステム１０ｄは、図５（第４実施形態）のプロセッサシステム１０ｃにおいてプロセッサ２０ｃをプロセッサ２０ｄ−１に置き換えるとともにアクセラレータ３０をプロセッサ２０ｄ−２に置き換えたものである。プロセッサ２０ｄ−１、２０ｄ−２は、図５のプロセッサ２０ｃにおいてデバッグ支援機構２３ｃをデバッグ支援機構２３ｄに置き換えたものである。デバッグ支援機構２３ｄは、図５のデバッグ支援機構２３ｃにおいて不一致検出部２５ｃを不一致検出部２５ｄに置き換えたものである。
【００３６】
プロセッサ２０ｄ−１（２０ｄ−２）の不一致検出部２５ｄは、プロセッサ２０ｄ−１（２０ｄ−２）の不一致検出起動レジスタ２９が“１”に設定されている場合、プロセッサ２０ｄ−１（２０ｄ−２）におけるＣＰＵ２１のキャッシュメモリ２２に対するアクセス、プロセッサ２０ｄ−１（２０ｄ−２）におけるキャッシュメモリ２２のメインメモリ５０に対するアクセス、プロセッサ２０ｄ−２（２０ｄ−１）におけるＣＰＵ２１のキャッシュメモリ２２に対するアクセスおよびプロセッサ２０ｄ−２（２０ｄ−１）におけるキャッシュメモリ２２のメインメモリ５０に対するアクセスの発生を契機として、プロセッサ２０ｄ−１（２０ｄ−２）のキャッシュメモリ２２のデータ不一致（プロセッサ２０ｄ−１（２０ｄ−２）のキャッシュメモリ２２のデータとメインメモリ５０のデータとの不一致およびプロセッサ２０ｄ−１（２０ｄ−２）のキャッシュメモリ２２のデータとプロセッサ２０ｄ−２（２０ｄ−１）のキャッシュメモリ２２のデータとの不一致）を検出する。プロセッサ２０ｄ−１（２０ｄ−２）の不一致検出部２５ｄは、プロセッサ２０ｄ−１（２０ｄ−２）のキャッシュメモリ２２のデータ不一致を検出した場合、プロセッサ２０ｄ−１（２０ｄ−２）のブレーク要求発行部２６に供給される不一致検出信号ＤＥＴを活性化させる。
【００３７】
以上のような第５実施形態では、プロセッサ２０ｄ−１、２０ｄ−２を用いたマルチプロセッサ構成が採用されているが、このような場合でも、プロセッサ２０ｄ−１、２０ｄ−２にデバッグ支援機構２３ｄが設けられることで、第１、第２、第３および第４実施形態と同様の効果が得られる。
【００３８】
以上の第１〜第５実施形態に関して、更に以下の付記を開示する。
（付記１）
中央処理装置およびキャッシュメモリを有する第１マスタデバイスと、第２マスタデバイスと、前記第１マスタデバイスと前記第２マスタデバイスとの間で共通に使用されるメインメモリとを備えるプロセッサシステムにて前記第１マスタデバイス内に設けられるデバッグ支援機構であって、
メモリアクセスの発生を契機として前記キャッシュメモリのデータ不一致を検出する不一致検出部と、
前記不一致検出部によるデータ不一致の検出に伴って前記中央処理装置に対して停止要求を発行する停止要求発行部とを備えることを特徴とするデバッグ支援機構。
（付記２）
付記１に記載のデバッグ支援機構において、
前記不一致検出部によるデータ不一致の検出時のメモリアクセスのアドレス情報を格納するアドレス情報格納部を備えることを特徴とするデバッグ支援機構。
（付記３）
付記１または付記２に記載のデバッグ支援機構において、
前記不一致検出部によるデータ不一致の検出時のメモリアクセスのアクセス種別情報を格納するアクセス種別情報格納部を備えることを特徴とするデバッグ支援機構。
（付記４）
付記３に記載のデバッグ支援機構において、
前記アクセス種別情報は、アクセス元を示す情報およびリードアクセス／ライトアクセスを示す情報を含むことを特徴とするデバッグ支援機構。
（付記５）
付記１〜４のいずれか１項に記載のデバッグ支援機構において、
前記不一致検出部の稼働／非稼働を制御する不一致検出制御部を備えることを特徴とするデバッグ支援機構。
（付記６）
中央処理装置と、キャッシュメモリと、デバッグ支援機構とを有する第１マスタデバイスと、
第２マスタデバイスと、
前記第１マスタデバイスと前記第２マスタデバイスとの間で共通に使用されるメインメモリとを備え、
前記デバッグ支援機構は、
メモリアクセスの発生を契機として前記キャッシュメモリのデータ不一致を検出する不一致検出部と、
前記不一致検出部によるデータ不一致の検出に伴って前記中央処理装置に対して停止要求を発行する停止要求発行部とを備えることを特徴とするプロセッサシステム。
【００３９】
以上、本発明について詳細に説明してきたが、前述の実施形態は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００４０】
【図１】第１実施形態におけるプロセッサシステムを示す図である。
【図２】第１実施形態におけるプログラムデバッグの流れを示す図である。
【図３】第２実施形態におけるプロセッサシステムを示す図である。
【図４】第３実施形態におけるプロセッサシステムを示す図である。
【図５】第４実施形態におけるプロセッサシステムを示す図である。
【図６】第４実施形態におけるプログラムデバッグの流れを示す図である。
【図７】第５実施形態におけるプロセッサシステムを示す図である。
【符号の説明】
【００４１】
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ‥プロセッサシステム；２０、２０ａ、２０ｂ、２０ｃ、２０ｄ−１、２０ｄ−２‥プロセッサ；２１‥ＣＰＵ；２２‥キャッシュメモリ；２３、２３ａ、２３ｂ、２３ｃ、２３ｄ‥デバッグ支援機構；２４‥デバッグ起動レジスタ；２５、２５ａ、２５ｂ、２５ｃ、２５ｄ‥不一致検出部；２６‥ブレーク要求発行部；２７‥アドレスレジスタ；２８‥アクセス種別レジスタ；２９‥不一致検出起動レジスタ；３０‥アクセラレータ；４０‥インターコネクト；５０‥メインメモリ；ＢＲＫ‥ブレーク要求信号；ＤＥＴ‥不一致検出信号
【特許請求の範囲】
【請求項１】
中央処理装置およびキャッシュメモリを有する第１マスタデバイスと、第２マスタデバイスと、前記第１マスタデバイスと前記第２マスタデバイスとの間で共通に使用されるメインメモリとを備えるプロセッサシステムにて前記第１マスタデバイス内に設けられるデバッグ支援機構であって、
メモリアクセスの発生を契機として前記キャッシュメモリのデータ不一致を検出する不一致検出部と、
前記不一致検出部によるデータ不一致の検出に伴って前記中央処理装置に対して停止要求を発行する停止要求発行部とを備えることを特徴とするデバッグ支援機構。
【請求項２】
請求項１に記載のデバッグ支援機構において、
前記不一致検出部によるデータ不一致の検出時のメモリアクセスのアドレス情報を格納するアドレス情報格納部を備えることを特徴とするデバッグ支援機構。
【請求項３】
請求項１または請求項２に記載のデバッグ支援機構において、
前記不一致検出部によるデータ不一致の検出時のメモリアクセスのアクセス種別情報を格納するアクセス種別情報格納部を備えることを特徴とするデバッグ支援機構。
【請求項４】
請求項３に記載のデバッグ支援機構において、
前記アクセス種別情報は、アクセス元を示す情報およびリードアクセス／ライトアクセスを示す情報を含むことを特徴とするデバッグ支援機構。
【請求項５】
中央処理装置と、キャッシュメモリと、デバッグ支援機構とを有する第１マスタデバイスと、
第２マスタデバイスと、
前記第１マスタデバイスと前記第２マスタデバイスとの間で共通に使用されるメインメモリとを備え、
前記デバッグ支援機構は、
メモリアクセスの発生を契機として前記キャッシュメモリのデータ不一致を検出する不一致検出部と、
前記不一致検出部によるデータ不一致の検出に伴って前記中央処理装置に対して停止要求を発行する停止要求発行部とを備えることを特徴とするプロセッサシステム。
【請求項１】
中央処理装置およびキャッシュメモリを有する第１マスタデバイスと、第２マスタデバイスと、前記第１マスタデバイスと前記第２マスタデバイスとの間で共通に使用されるメインメモリとを備えるプロセッサシステムにて前記第１マスタデバイス内に設けられるデバッグ支援機構であって、
メモリアクセスの発生を契機として前記キャッシュメモリのデータ不一致を検出する不一致検出部と、
前記不一致検出部によるデータ不一致の検出に伴って前記中央処理装置に対して停止要求を発行する停止要求発行部とを備えることを特徴とするデバッグ支援機構。
【請求項２】
請求項１に記載のデバッグ支援機構において、
前記不一致検出部によるデータ不一致の検出時のメモリアクセスのアドレス情報を格納するアドレス情報格納部を備えることを特徴とするデバッグ支援機構。
【請求項３】
請求項１または請求項２に記載のデバッグ支援機構において、
前記不一致検出部によるデータ不一致の検出時のメモリアクセスのアクセス種別情報を格納するアクセス種別情報格納部を備えることを特徴とするデバッグ支援機構。
【請求項４】
請求項３に記載のデバッグ支援機構において、
前記アクセス種別情報は、アクセス元を示す情報およびリードアクセス／ライトアクセスを示す情報を含むことを特徴とするデバッグ支援機構。
【請求項５】
中央処理装置と、キャッシュメモリと、デバッグ支援機構とを有する第１マスタデバイスと、
第２マスタデバイスと、
前記第１マスタデバイスと前記第２マスタデバイスとの間で共通に使用されるメインメモリとを備え、
前記デバッグ支援機構は、
メモリアクセスの発生を契機として前記キャッシュメモリのデータ不一致を検出する不一致検出部と、
前記不一致検出部によるデータ不一致の検出に伴って前記中央処理装置に対して停止要求を発行する停止要求発行部とを備えることを特徴とするプロセッサシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−２１１６３０（Ｐ２００９−２１１６３０Ａ）
【公開日】平成２１年９月１７日（２００９．９．１７）
【国際特許分類】
【出願番号】特願２００８−５６３６６（Ｐ２００８−５６３６６）
【出願日】平成２０年３月６日（２００８．３．６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年９月１７日（２００９．９．１７）
【国際特許分類】
【出願日】平成２０年３月６日（２００８．３．６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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