バッファ回路、増幅回路、および、試験装置
【課題】出力信号の信号レベルを、設定されるクランプ電圧に応じて精度よく制御するバッファ回路を実現する。
【解決手段】入力信号に応じた信号を出力するバッファ回路であって、入力信号をベース端子に受け取る第１受信トランジスタと、エミッタ端子およびコレクタ端子が第１受信トランジスタの対応する端子に接続され、バッファ回路が出力する信号レベルを制限する第１クランプ電圧をベース端子に受け取る、第１受信トランジスタと同一極性の第１クランプトランジスタと、第１受信トランジスタおよび第１クランプトランジスタに対して共通に設けられ、第１受信トランジスタおよび第１クランプトランジスタに流れるエミッタ電流の総量を規定する第１電流規定部とを備え、第１受信トランジスタのエミッタ電圧に応じた出力信号を出力するバッファ回路を提供する。
【解決手段】入力信号に応じた信号を出力するバッファ回路であって、入力信号をベース端子に受け取る第１受信トランジスタと、エミッタ端子およびコレクタ端子が第１受信トランジスタの対応する端子に接続され、バッファ回路が出力する信号レベルを制限する第１クランプ電圧をベース端子に受け取る、第１受信トランジスタと同一極性の第１クランプトランジスタと、第１受信トランジスタおよび第１クランプトランジスタに対して共通に設けられ、第１受信トランジスタおよび第１クランプトランジスタに流れるエミッタ電流の総量を規定する第１電流規定部とを備え、第１受信トランジスタのエミッタ電圧に応じた出力信号を出力するバッファ回路を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バッファ回路、増幅回路、および試験装置に関する。特に本発明は、信号レベルを所定の範囲に制限した出力信号を生成するバッファ回路、当該バッファ回路を用いた増幅回路、および当該増幅回路を用いた試験装置に関する。
【背景技術】
【０００２】
信号のレベルを制限する回路として、例えば信号伝送路と接地電位との間に、順方向のダイオードおよび逆方向のダイオードを設けた回路が知られている。また、信号伝送路には抵抗が形成される。このような回路により、信号のレベルを、ダイオードの順方向および逆方向の閾電圧で規定される範囲内に制限することができる。また、信号レベルの制限範囲は、各ダイオードに直列に電圧源を設けること等により調整できる。なお、関連する先行技術文献として、下記の特許文献がある。
【特許文献１】米国特許第５９５５９０８号明細書
【特許文献２】米国特許第６８７０４２６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上述したクランプ回路では、入力インピーダンスおよび出力インピーダンスが、信号伝送路に形成される抵抗によって定まる。このため、入力インピーダンスを十分高く、または出力インピーダンスを十分低くすることが困難である。
【０００４】
また、上述したクランプ回路を通過する信号の周波数帯域は、信号伝送路の抵抗およびダイオードの接合容量で定まる時定数に応じて制限される。このため、高周波信号の信号レベルを制限することが困難である。
【０００５】
また、バッファ回路または増幅回路と、上述したクランプ回路を組み合わせることにより、バッファ回路または増幅回路が出力する信号レベルを制限することが考えられる。しかし、当該クランプ回路を用いたバッファ回路および増幅回路においても、上述した課題と同様の課題が生じてしまう。
【０００６】
そこで本発明は、上記の課題を解決することのできるバッファ回路、増幅回路、および、試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の形態においては、入力信号に応じた信号を出力するバッファ回路であって、入力信号をベース端子に受け取る第１受信トランジスタと、エミッタ端子およびコレクタ端子が第１受信トランジスタの対応する端子に接続され、バッファ回路が出力する信号レベルを制限する第１クランプ電圧をベース端子に受け取る、第１受信トランジスタと同一極性の第１クランプトランジスタと、第１受信トランジスタおよび第１クランプトランジスタに対して共通に設けられ、第１受信トランジスタおよび第１クランプトランジスタに流れるエミッタ電流の総量を規定する第１電流規定部とを備え、第１受信トランジスタのエミッタ電圧に応じた出力信号を出力するバッファ回路を提供する。
【０００８】
本発明の第２の形態においては、入力信号を増幅して出力する増幅回路であって、入力信号の信号レベルを、与えられるクランプ電圧に応じて制限するバッファ回路と、バッファ回路が出力する信号を増幅して出力する増幅器とを備え、バッファ回路は、第１の形態のバッファ回路である増幅回路を提供する。
【０００９】
本発明の第３の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスが出力する信号を増幅する増幅回路と、増幅回路が出力する信号を測定する測定部と、測定部における測定結果に基づいて、被試験デバイスの良否を判定する判定部とを備え、増幅回路は、第２の形態の増幅回路である試験装置を提供する。
【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、本発明の一つの実施形態に係るバッファ回路１００の構成の一例を示す図である。バッファ回路１００は、入力信号に応じた出力信号を出力する。また、バッファ回路１００は、与えられるクランプ電圧に応じて、出力信号の信号レベルＶｏｕｔを制限する。
【００１３】
バッファ回路１００は、第１差動対１０−１、第２差動対１０−２、第１出力トランジスタ２０−１、第２出力トランジスタ２０−２、第１動作バイアス抵抗２２−１、第２動作バイアス抵抗２２−２、入力端子２４、出力端子２６、第１クランプ端子２８−１、および、第２クランプ端子２８−２を備える。なお、以下において説明するトランジスタはバイポーラトランジスタであってよく、ＭＯＳトランジスタであってもよい。ＭＯＳトランジスタを用いる場合、以下の説明におけるベースをＭＯＳトランジスタのゲートに対応させ、エミッタをＭＯＳトランジスタのソースに対応させ、コレクタをＭＯＳトランジスタのドレインに対応させてよい。
【００１４】
第１差動対１０−１は、入力端子２４を介して入力信号を受け取り、第１クランプ端子２８−１を介して第１クランプ電圧Ｖ１を受け取る。第１クランプ電圧Ｖ１は、バッファ回路１００が出力する出力信号の信号レベルを制限する電圧である。例えば第１クランプ電圧Ｖ１は、出力信号の信号レベルＶｏｕｔの上限値を規定する電圧であってよい。また、第１差動対１０−１には、Ｈ側電源電圧ＶｐおよびＬ側電源電圧Ｖｍが与えられる。
【００１５】
第１差動対１０−１は、第１電流規定部１６−１、第１受信トランジスタ１２−１、および、第１クランプトランジスタ１４−１を有する。第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１は同一極性のトランジスタであり、対応する端子が接続される。つまり、エミッタ端子同士が接続され、また、コレクタ端子同士が接続される。また、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１はＰＮＰ型のバイポーラトランジスタであってよく、Ｐ型のＭＯＳトランジスタであってもよい。
【００１６】
第１電流規定部１６−１は、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１に対して共通に設けられ、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１に流れるエミッタ電流の総量を規定する。本例における第１電流規定部１６−１は、Ｈ側電源電圧Ｖｐの配線と、第１受信トランジスタ１２−１のエミッタ端子および第１クランプトランジスタ１４−１のエミッタ端子との間に設けられた定電流源であってよく、抵抗であってもよい。
【００１７】
第１受信トランジスタ１２−１のコレクタ端子、および、第１クランプトランジスタ１４−１のコレクタ端子は、Ｌ側電源電圧Ｖｍの配線に接続される。このような構成により、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１は差動対として動作する。
【００１８】
第１受信トランジスタ１２−１のベース端子には、入力信号が与えられる。また、第１クランプトランジスタ１４−１のベース端子には、第１クランプ電圧Ｖ１が与えられる。上述したように、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１はＰＮＰ型の差動対として動作する。また、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１は、ベースエミッタ間電圧がより大きいトランジスタがオン状態となる。
【００１９】
例えば、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より小さい場合、第１受信トランジスタ１２−１のベースエミッタ間電圧がより大きくなるので、第１受信トランジスタ１２−１がオン状態となり、第１クランプトランジスタ１４−１がオフ状態となる。この場合、第１受信トランジスタ１２−１は、入力信号の信号レベルＶｉｎに応じた信号を、接続点１８−１に出力する。より具体的には、エミッタ端子の接続点１８−１における信号レベルは、Ｖｉｎ＋Ｖｂｅ（１２）となる（ただしＶｂｅ（１２）は、第１受信トランジスタ１２−１のベースエミッタ間電圧）。
【００２０】
また、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より大きい場合、第１クランプトランジスタ１４−１のベースエミッタ電圧がより大きくなるので、第１クランプトランジスタ１４−１がオン状態となり、第１受信トランジスタ１２−１がオフ状態となる。第１クランプトランジスタ１４−１は、第１クランプ電圧Ｖ１に応じた信号レベルを有する信号を、接続点１８−１に出力する。より具体的には、エミッタ端子の接続点１８−１における信号レベルは、Ｖ１＋Ｖｂｅ（１４）となる（ただしＶｂｅ（１４）は、第１クランプトランジスタ１４−１のベースエミッタ間電圧）。
【００２１】
バッファ回路１００は、エミッタ端子の接続点１８−１における電圧に応じた出力信号を出力する。上述したように、エミッタ端子の接続点１８−１における電圧は、第１クランプ電圧Ｖ１に応じて制限されるので、出力信号の信号レベルＶｏｕｔも、第１クランプ電圧Ｖ１により制限される。
【００２２】
第１出力トランジスタ２０−１は、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１とは異なる極性のトランジスタであり、ベース端子が接続点１８−１に接続され、ベース端子に受け取る信号に応じた出力信号を、エミッタ端子から出力する。第１出力トランジスタ２０−１は、ＮＰＮ型のバイポーラトランジスタであってよい。
【００２３】
第１出力トランジスタ２０−１のエミッタ端子は、出力端子２６に接続される。第１出力トランジスタ２０−１のエミッタ端子における信号レベルは、ベース端子に受け取る信号レベルから、ベースエミッタ間電圧を減算したレベルとなる。
【００２４】
つまり、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より小さい場合、第１出力トランジスタ２０−１のエミッタ端子における信号レベルは、Ｖｉｎ＋Ｖｂｅ（１２）−Ｖｂｅ（２０）となる（ただし、Ｖｂｅ（２０）は、第１出力トランジスタ２０−１のベースエミッタ間電圧）。また、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より大きい場合、第１出力トランジスタ２０−１のエミッタ端子における信号レベルは、Ｖ１＋Ｖｂｅ（１４）−Ｖｂｅ（２０）となる。
【００２５】
ここで、第１受信トランジスタ１２−１、第１クランプトランジスタ１４−１、および、第１出力トランジスタ２０−１におけるベースエミッタ間電圧がそれぞれ略等しいとする。この場合、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より小さい場合の第１出力トランジスタ２０−１のエミッタ端子における信号レベルはＶｉｎとなり、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より大きい場合の第１出力トランジスタ２０−１のエミッタ端子における信号レベルはＶ１となる。
【００２６】
このような構成により、出力信号の信号レベルの上限値を、第１クランプ電圧Ｖ１に精度よく制限することができる。また、伝送路と接地電位との間にダイオードを設けないので、伝送路と接地電位間の容量を小さくすることができ、高周波の信号を処理することができる。また、入出力段にトランジスタを用いるので、入力インピーダンスを十分小さくし、且つ出力インピーダンスを十分大きくすることができる。
【００２７】
第２差動対１０−２および第２出力トランジスタ２０−２の動作は、第１差動対１０−１および第１出力トランジスタ２０−１の動作と同様であってよい。第２差動対１０−２は、入力端子２４を介して入力信号を受け取り、第２クランプ端子２８−２を介して第２クランプ電圧Ｖ２を受け取る。第２クランプ電圧Ｖ２は、バッファ回路１００が出力する出力信号の信号レベルＶｏｕｔを制限する電圧である。例えば第２クランプ電圧Ｖ２は、出力信号の信号レベルＶｏｕｔの下限値を規定する電圧であってよい。また、第２差動対１０−２には、Ｈ側電源電圧ＶｐおよびＬ側電源電圧Ｖｍが与えられる。
【００２８】
第２差動対１０−２は、第２電流規定部１６−２、第２受信トランジスタ１２−２、および、第２クランプトランジスタ１４−２を有する。第２受信トランジスタ１２−２は、第１受信トランジスタ１２−１と並列に設けられる。また、第１受信トランジスタ１２−１および第２クランプトランジスタ１４−２は、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１とは異なる極性のトランジスタであり、対応する端子が接続される。第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２はＮＰＮ型のバイポーラトランジスタであってよい。
【００２９】
第２電流規定部１６−２は、第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２に対して共通に設けられ、第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２に流れるエミッタ電流の総量を規定する。本例における第２電流規定部１６−２は、Ｌ側電源電圧Ｖｍの配線と、第２受信トランジスタ１２−２のエミッタ端子および第２クランプトランジスタ１４−２のエミッタ端子との間に設けられた定電流源であってよく、抵抗であってもよい。
【００３０】
第２受信トランジスタ１２−２のコレクタ端子、および、第２クランプトランジスタ１４−２のコレクタ端子は、Ｈ側電源電圧Ｖｐの配線に接続される。このような構成により、第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２は差動対として動作する。
【００３１】
第２受信トランジスタ１２−２のベース端子には、入力信号が与えられる。また、第２クランプトランジスタ１４−２のベース端子には、第２クランプ電圧Ｖ２が与えられる。上述したように、第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２はＮＰＮ型の差動対として動作する。また、第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２は、ベースエミッタ間電圧がより大きいトランジスタがオン状態となり、より小さいトランジスタがオフ状態となる。
【００３２】
例えば、入力信号の信号レベルＶｉｎが、第２クランプ電圧Ｖ２より大きい場合、第２受信トランジスタ１２−２のベースエミッタ間電圧がより大きくなるので、第２受信トランジスタ１２−２がオン状態となり、第２クランプトランジスタ１４−２がオフ状態となる。この場合、エミッタ端子の接続点１８−２における信号レベルは、Ｖｉｎ−Ｖｂｅ（１２）となる（ただしＶｂｅ（１２）は、第２受信トランジスタ１２−２のベースエミッタ間電圧）。
【００３３】
また、入力信号の信号レベルＶｉｎが、第２クランプ電圧Ｖ２より小さい場合、第２クランプトランジスタ１４−２のベースエミッタ間電圧がより大きくなるので、第２クランプトランジスタ１４−２がオン状態となり、第２受信トランジスタ１２−２がオフ状態となる。この場合、エミッタ端子の接続点１８−２における信号レベルは、Ｖ１−Ｖｂｅ（１４）となる（ただしＶｂｅ（１４）は、第２クランプトランジスタ１４−２のベースエミッタ間電圧）。
【００３４】
第２出力トランジスタ２０−２は、第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２とは異なる極性のトランジスタであり、ベース端子が接続点１８−２に接続され、ベース端子に受け取る信号に応じた出力信号を、エミッタ端子から出力する。第２出力トランジスタ２０−２は、ＰＮＰ型のバイポーラトランジスタであってよい。
【００３５】
第２出力トランジスタ２０−２のエミッタ端子は、第１出力トランジスタ２０−１のエミッタ端子と接続され、当該接続点は出力端子２６に接続される。第２出力トランジスタ２０−２のエミッタ端子における信号レベルは、ベース端子に受け取る信号レベルから、ベースエミッタ間電圧を加算したレベルとなる。
【００３６】
つまり、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より大きい場合、第１出力トランジスタ２０−１のエミッタ端子における信号レベルは、Ｖｉｎ−Ｖｂｅ（１２）＋Ｖｂｅ（２０）となる（ただし、Ｖｂｅ（２０）は、第２出力トランジスタ２０−２のベースエミッタ間電圧）。また、入力信号の信号レベルＶｉｎが、第２クランプ電圧Ｖ２より小さい場合、第２出力トランジスタ２０−２のエミッタ端子における信号レベルは、Ｖ１−Ｖｂｅ（１４）＋Ｖｂｅ（２０）となる。
【００３７】
ここで、第２受信トランジスタ１２−２、第２クランプトランジスタ１４−２、および、第２出力トランジスタ２０−２におけるベースエミッタ間電圧がそれぞれ略等しいとする。この場合、入力信号の信号レベルＶｉｎが、第２クランプ電圧Ｖ２より大きい場合の第２出力トランジスタ２０−２のエミッタ端子における信号レベルはＶｉｎとなり、入力信号の信号レベルＶｉｎが、第２クランプ電圧Ｖ２より小さい場合の第２出力トランジスタ２０−２のエミッタ端子における信号レベルはＶ２となる。このような構成により、出力信号の信号レベルＶｏｕｔの下限値を、第２クランプ電圧Ｖ２に精度よく制限することができる。
【００３８】
図２は、バッファ回路１００の動作の一例を説明する図である。図２においては、入力信号Ｖｉｎ、接続点１８−１における信号、接続点１８−２における信号、第１出力トランジスタ２０−１のエミッタ端子３０−１における信号、および、第２出力トランジスタ２０−２のエミッタ端子３０−２における信号の、それぞれの波形の一例を示す。
【００３９】
図２に示すように、第１期間（〜Ｔ０）、第３期間（Ｔ１〜Ｔ２）、第５期間（Ｔ３〜）における入力信号の信号レベルＶｉｎは、第１クランプ電圧Ｖ１より小さく、且つ第２クランプ電圧Ｖ２より大きい。また、第２期間（Ｔ０〜Ｔ１）における入力信号の信号レベルＶｉｎは、第１クランプ電圧Ｖ１より大きい。また、第４期間（Ｔ２〜Ｔ３）における入力信号の信号レベルＶｉｎは、第２クランプ電圧Ｖ２より小さい。
【００４０】
上述したように、第１、第３、第５の期間では、第１受信トランジスタ１２−１、および、第２受信トランジスタ１２−２がオン状態となり、第１クランプトランジスタ１４−１、および、第２クランプトランジスタ１４−２がオフ状態となる。このため、接続点１８−１における信号レベルはＶｉｎ＋Ｖｂｅ（Ｖｂｅは、各トランジスタで共通するベースエミッタ間電圧）となり、接続点１８−２における信号レベルはＶｉｎ−Ｖｂｅとなる。また、第１出力トランジスタ２０−１、および、第２出力トランジスタ２０−２がオン状態となるので、エミッタ端子３０−１およびエミッタ端子３０−２における信号レベルは、共にＶｉｎとなる。つまり、バッファ回路１００は、入力信号の信号レベルＶｉｎが、クランプ電圧で規定される範囲内（Ｖ２〜Ｖ１）の場合に、入力信号を通過させる。
【００４１】
また、第２期間では、第１クランプトランジスタ１４−１、および、第２受信トランジスタ１２−２がオン状態となり、第１受信トランジスタ１２−１、および、第２クランプトランジスタ１４−２がオフ状態となる。このため、接続点１８−１における信号レベルはＶ１＋Ｖｂｅにクランプされ、接続点１８−２における信号レベルはＶｉｎ−Ｖｂｅとなる。
【００４２】
また第２期間では、Ｖｏｕｔ−Ｖｂｅ（２０−２）＜Ｖｉｎ−Ｖｂｅ（１２−２）となるので、第２出力トランジスタ２０−２はオフ状態となり、第１出力トランジスタ２０−１はオン状態となる。このため、エミッタ端子３０−１における信号レベルはＶ１となり、エミッタ端子３０−２における信号レベルは、エミッタ端子３０−１の信号レベルにより定まる。
【００４３】
ただし、第２出力トランジスタ２０−２がオフ状態となるので、第１出力トランジスタ２０−１のバイアス電流を、第２出力トランジスタ２０−２を介して供給することができない。このため、バッファ回路１００は、第１動作バイアス抵抗２２−１を、第１出力トランジスタ２０−１のエミッタ端子と、第２クランプトランジスタ１４−２のベース端子との間に設ける。これにより、第１出力トランジスタ２０−１のバイアス電流を、第２クランプ端子２８−２から供給することができる。
【００４４】
同様に第４期間では、第１受信トランジスタ１２−１、第２クランプトランジスタ１４−２、および、第２出力トランジスタ２０−２がオン状態となり、第１クランプトランジスタ１４−１、第２受信トランジスタ１２−２、および、第１出力トランジスタ２０−１がオフ状態となる。このため、エミッタ端子３０−２における信号レベルはＶ２となり、エミッタ端子３０−１における信号レベルは、エミッタ端子３０−２の信号レベルにより定まる。
【００４５】
またバッファ回路１００は、第４期間において第２出力トランジスタ２０−２にバイアス電流を供給すべく、第２出力トランジスタ２０−２のエミッタ端子と、第１クランプトランジスタ１４−１のベース端子との間に設けられた第２動作バイアス抵抗２２−２を有する。これにより、第２出力トランジスタ２０−２のバイアス電流を、第１クランプ端子２８−１から供給することができる。以上のように、バッファ回路１００によれば、出力信号の信号レベルＶｏｕｔを、設定されるクランプ電圧で精度よく制限することができる。
【００４６】
図３は、バッファ回路１００の他の構成例を示す図である。本例におけるバッファ回路１００は、図１および図２に関連して説明したバッファ回路１００の構成に加え、受信側抵抗３２および２つの第１ダイオード（３４−１、３４−２）を更に備える。他の構成は、図１および図２において説明したバッファ回路１００と同一であってよい。
【００４７】
受信側抵抗３２は、入力信号を受け取る入力端子２４と、第１受信トランジスタ１２−１のベース端子および第２受信トランジスタ１２−２のベース端子との間に設けられる。例えば受信側抵抗３２は、第１受信トランジスタ１２−１のベース端子および第２受信トランジスタのベース端子の接続点に一端が接続され、入力端子２４に他端が接続される。
【００４８】
第１ダイオード３４−１は、第１受信トランジスタ１２−１のベース端子と、第１クランプトランジスタ１４−１のベース端子との間に設けられる。例えば第１ダイオード３４−１は、第１受信トランジスタ１２−１のベース端子から、第１クランプトランジスタ１４−１のベース端子に向かう方向が順方向となるように設けられる。
【００４９】
このような構成により、第１受信トランジスタ１２−１のベース端子に入力される信号を、第１ダイオード３４−１の順方向電圧に応じて制限することができる。これにより、第１受信トランジスタ１２−１が飽和領域で動作することを防ぎ、第１受信トランジスタ１２−１のベース領域における電荷蓄積を防止することができる。このため、第１受信トランジスタ１２−１を高速に動作させることができる。
【００５０】
また、受信側抵抗３２を設けることにより、入力端子２４から流れる電流を抑制することができる。また、入力信号の信号レベルＶｉｎを、受信側抵抗３２で降圧させてクランプ電圧と比較するので、クランプ電圧により制限される入力信号の信号レベルの範囲を拡大することができる。
【００５１】
第１ダイオード３４−２は、第２受信トランジスタ１２−２のベース端子と、第２クランプトランジスタ１４−２のベース端子との間に設けられる。例えば第１ダイオード３４−２は、第２受信トランジスタ１２−２のベース端子から、第２クランプトランジスタ１４−２のベース端子に向かう方向が逆方向となるように設けられる。このような構成により、第２受信トランジスタ１２−２を高速に動作させることができる。
【００５２】
図４は、バッファ回路１００の他の構成例を示す図である。本例におけるバッファ回路１００は、図３に関連して説明したバッファ回路１００の構成に加え、２つのクランプ側抵抗（３８−１、３８−２）および２つの第２ダイオード（３６−１、３６−２）を更に備える。他の構成は、図３において説明したバッファ回路１００と同一であってよい。
【００５３】
クランプ側抵抗３８−１は、第１クランプトランジスタ１４−１のベース端子と、第１クランプ電圧Ｖ１を受け取る第１クランプ端子２８−１との間に設けられる。例えばクランプ側抵抗３８−１は、第１クランプトランジスタ１４−１のベース端子および第１ダイオード３４−１の接続点に一端が接続され、第１クランプ端子２８−１に他端が接続される。
【００５４】
第２ダイオード３６−１は、第１受信トランジスタ１２−１のベース端子と、第１クランプトランジスタ１４−１のベース端子との間に、第１ダイオード３４−１と並列に設けられ、且つ第１ダイオード３４−１と異なる極性を有する。例えば第２ダイオード３６−１は、第１受信トランジスタ１２−１のベース端子から、第１クランプトランジスタ１４−１のベース端子に向かう方向が逆方向となるように設けられる。
【００５５】
このような構成により、第１クランプトランジスタ１４−１のベース端子に入力される電圧を、第２ダイオード３６−１の逆方向電圧に応じて制限することができる。これにより、第１クランプトランジスタ１４−１が飽和領域で動作することを防ぎ、第１クランプトランジスタ１４−１を高速に動作させることができる。また、クランプ側抵抗３８−１を設けることにより、第１クランプ端子２８−１から流れる電流を抑制することができる。また、クランプ電圧により制限される入力信号の信号レベルの範囲を拡大することができる。
【００５６】
クランプ側抵抗３８−２は、第２クランプトランジスタ１４−２のベース端子と、第２クランプ電圧Ｖ１を受け取る第２クランプ端子２８−２との間に設けられる。例えばクランプ側抵抗３８−２は、第２クランプトランジスタ１４−２のベース端子および第１ダイオード３４−２の接続点に一端が接続され、第２クランプ端子２８−２に他端が接続される。
【００５７】
第２ダイオード３６−２は、第２受信トランジスタ１２−２のベース端子と、第２クランプトランジスタ１４−２のベース端子との間に、第１ダイオード３４−２と並列に設けられ、且つ第１ダイオード３４−２と異なる極性を有する。例えば第２ダイオード３６−２は、第２受信トランジスタ１２−２のベース端子から、第２クランプトランジスタ１４−２のベース端子に向かう方向が順方向となるように設けられる。
【００５８】
このような構成により、第２クランプトランジスタ１４−２のベース端子に入力される電圧を、第２ダイオード３６−２の順方向電圧に応じて制限することができる。これにより、第２クランプトランジスタ１４−２を高速に動作させることができる。また、クランプ側抵抗３８−２を設けることにより、第２クランプ端子２８−２から流れる電流を抑制することができる。また、クランプ電圧により制限される入力信号の信号レベルの範囲を拡大することができる。
【００５９】
図５は、バッファ回路１００の他の構成例を示す図である。本例におけるバッファ回路１００は、図１から図４に関連して説明したいずれかのバッファ回路１００の構成に加え、第１スイッチ４０−１および第２スイッチ４０−２を更に備える。図５においては、図１に示したバッファ回路１００の構成に、第１スイッチ４０−１および第２スイッチ４０−２を付加した構成を示す。
【００６０】
第１スイッチ４０−１は、第１差動対１０−１にＨ側電源電圧Ｖｐを印加する配線と、第２クランプトランジスタ１４−２に第２クランプ電圧Ｖ２を印加する配線との間に設けられ、両配線を電気的に接続するか否かを切り替える。また第２スイッチ４０−２は、第２差動対１０−２にＬ側電源電圧Ｖｍを印加する配線と、第１クランプトランジスタ１４−１に第１クランプ電圧Ｖ１を印加する配線との間に設けられ、両配線を電気的に接続するか否かを切り替える。
【００６１】
バッファ回路１００は、入力信号に応じた出力信号を生成する場合に、第１スイッチ４０−１および第２スイッチ４０−２をオフ状態に制御してよい。また、入力信号に応じた出力信号を生成しない場合に、第１スイッチ４０−１および第２スイッチ４０−２をオン状態に制御してよい。バッファ回路１００は、入力信号に応じた出力信号を生成するか否かに基づいて第１スイッチ４０−１および第２スイッチ４０−２を制御するスイッチ制御部を更に備えてよい。
【００６２】
また、スイッチ制御部は、第１スイッチ４０−１および第２スイッチ４０−２に代えて、第１電流規定部１６−１および第２電流規定部１６−２に電流を流させるか否かを制御してもよい。この場合、バッファ回路１００は、第１スイッチ４０−１および第２スイッチ４０−２を備えなくてよい。例えばスイッチ制御部は、入力信号に応じた出力信号を生成する場合に、第１電流規定部１６−１および第２電流規定部１６−２に所定の電流を流させてよい。また、入力信号に応じた出力信号を生成しない場合に、第１電流規定部１６−１および第２電流規定部１６−２が流す電流量を略ゼロとしてよい。このような構成により、バッファ回路１００に出力信号を生成させるか否かを制御することができる。
【００６３】
図６は、バッファ回路１００の他の構成例を示す図である。本例におけるバッファ回路１００は、図１から図５に関連して説明したいずれかのバッファ回路１００の構成に加え、出力バッファ４２を更に備える。図６においては、図１に示したバッファ回路１００の構成に、出力バッファ４２を付加した構成を示す。
【００６４】
出力バッファ４２は、第１出力トランジスタ２０−１および第２出力トランジスタ２０−２の接続点における信号を受け取り、当該信号に応じた信号を出力する。図１から図５に示したバッファ回路１００においては、クランプ動作時に第１出力トランジスタ２０−１および第２出力トランジスタ２０−２のいずれかがオフ状態となる。このためクランプ動作時において、正電圧を出力してシンク電流を生成する場合、または負電圧を出力してソース電流を生成する場合に、バッファ回路１００の出力インピーダンスが高くなってしまう。
【００６５】
本例のバッファ回路１００は、出力バッファ４２として、上述した動作においても出力インピーダンスが小さいバッファを用いる。これにより、上述した動作時においても、バッファ回路１００の出力インピーダンスを小さくすることができる。
【００６６】
図７は、バッファ回路１００の他の構成例を示す図である。本例におけるバッファ回路１００は、図１から図６に関連して説明したいずれかのバッファ回路１００の構成に対して、第１動作バイアス抵抗２２−１および第２動作バイアス抵抗２２−２に代えて、電流供給部６０を備える。
【００６７】
電流供給部６０は、クランプ動作時における第１出力トランジスタ２０−１および第２出力トランジスタ２０−２の動作バイアス電流を生成する。電流供給部６０は、第１動作バイアストランジスタ５０−１、第２動作バイアストランジスタ５０−２、第１制御トランジスタ４６−１、第２制御トランジスタ４６−２、第１制御電流源４８−１、および、第２制御電流源４８−２を有する。
【００６８】
第１動作バイアストランジスタ５０−１は、例えばＰＮＰ型のトランジスタであり、エミッタ端子が第１出力トランジスタ２０−１のエミッタ端子に接続され、コレクタ端子がＬ側電源電圧Ｖｍの配線に接続され、ベース端子が第１制御トランジスタ４６−１のエミッタ端子に接続される。第１動作バイアストランジスタ５０−１のベース端子には、第１制御トランジスタ４６−１から、Ｖ１−Ｖｂｅ（４６−１）の一定電圧を受け取る。
【００６９】
また、第１動作バイアストランジスタ５０−１のエミッタ端子には、第１出力トランジスタ２０−１のエミッタ電圧があたえられるので、第１差動対１０−１が第１クランプ電圧Ｖ１に応じてクランプ動作していない場合、Ｖｏｕｔ＝Ｖｉｎのエミッタ電圧が与えられる。このとき、Ｖｏｕｔ＜Ｖ１であるので、第１動作バイアストランジスタ５０−１には十分なベースエミッタ間電圧が印加されずオフ状態となる。
【００７０】
また、第１差動対１０−１が第１クランプ電圧Ｖ１に応じてクランプ動作している場合、第１動作バイアストランジスタ５０−１のエミッタ端子には、Ｖｏｕｔ＝Ｖ１のエミッタ電圧が与えられる。この場合、第１動作バイアストランジスタ５０−１には十分なベースエミッタ間電圧が印加されてオン状態となる。この場合、上述したように、第２出力トランジスタ２０−２はオフ状態となるが、第１動作バイアストランジスタ５０−１を介して、第１出力トランジスタ２０−１に動作バイアス電流を供給することができる。第１動作バイアストランジスタ５０−１のコレクタ端子には動作バイアス電流を生成する電流源が接続されてよい。
【００７１】
第２動作バイアストランジスタ５０−２は、例えばＮＰＮ型のトランジスタであり、エミッタ端子が第２出力トランジスタ２０−１のエミッタ端子に接続され、コレクタ端子がＨ側電源電圧Ｖｐの配線に接続され、ベース端子が第２制御トランジスタ４６−２のエミッタ端子に接続される。第２動作バイアストランジスタ５０−２も、第１動作バイアストランジスタ５０−１と同様の動作により、第１出力トランジスタ２０−１がオフ状態となる場合においてオン状態となり、第２出力トランジスタ２０−２に動作バイアス電流を供給する。第２動作バイアストランジスタ５０−２のコレクタ端子には動作バイアス電流を生成する電流源が接続されてよい。
【００７２】
第１制御トランジスタ４６−１は、例えばＮＰＮ型のトランジスタであり、エミッタ端子が第１動作バイアストランジスタ５０−１のベース端子に接続され、コレクタ端子がＨ側電源電圧Ｖｐの配線に接続され、ベース端子が第１クランプ端子２８−１に接続される。上述したように、第１制御トランジスタ４６−１は、第１出力トランジスタ２０−１のエミッタ電圧が第１クランプ電圧Ｖ１となったときに、第１動作バイアストランジスタ５０−１がオン状態となるように、第１動作バイアストランジスタ５０−１のベース端子に、第１クランプ電圧Ｖ１からベースエミッタ電圧を減じた一定の電圧を供給する。また、第１制御電流源４８−１は、第１制御トランジスタ４６−１の動作バイアス電流を生成する。
【００７３】
第２制御トランジスタ４６−２は、例えばＰＮＰ型のトランジスタであり、エミッタ端子が第２動作バイアストランジスタ５０−２のベース端子に接続され、コレクタ端子がＬ側電源電圧Ｖｍの配線に接続され、ベース端子が第２クランプ端子２８−２に接続される。上述したように、第２制御トランジスタ４６−２は、第２出力トランジスタ２０−２のエミッタ電圧が第２クランプ電圧Ｖ２となったときに、第２動作バイアストランジスタ５０−２がオン状態となるように、第２動作バイアストランジスタ５０−２のベース端子に、第２クランプ電圧Ｖ２にベースエミッタ電圧を加えた一定の電圧を供給する。また、第２制御電流源４８−２は、第２制御トランジスタ４６−２の動作バイアス電流を生成する。
【００７４】
このような構成により、動作バイアス抵抗２２を用いずに、クランプ動作時における出力トランジスタ２０の動作バイアス電流を生成することができる。このため、クランプ動作時における、バッファ回路１００の出力インピーダンスを下げることができる。また、第１制御トランジスタ４６−１および第２制御トランジスタ４６−２は、クランプ電圧にベースエミッタ間電圧を加減算した一定の電圧を生成する素子であるので、それぞれのトランジスタに応じた極性のダイオードに置き換えてもよい。
【００７５】
図８は、バッファ回路１００の他の構成例を示す図である。本例におけるバッファ回路１００は、図１から図６に関連して説明したいずれかのバッファ回路１００の構成に対して、第１動作バイアス抵抗２２−１および第２動作バイアス抵抗２２−２に代えて、共通動作バイアス抵抗４４を備える。
【００７６】
共通動作バイアス抵抗４４は、第１出力トランジスタ２０−１のエミッタ端子、および第２出力トランジスタ２０−２のエミッタ端子を、第１クランプ電圧Ｖ１および第２クランプ電圧Ｖ２の間の電位に接続する。第１クランプ電圧Ｖ１および第２クランプ電圧Ｖ２の間の電位は、第１クランプ電圧Ｖ１および第２クランプ電圧Ｖ２の中点電圧であってよい。
【００７７】
例えばＶ１＝−Ｖ２である場合、共通動作バイアス抵抗４４は、第１出力トランジスタ２０−１のエミッタ端子、および第２出力トランジスタ２０−２のエミッタ端子を、接地電位に接続してよい。このような構成によっても、クランプ動作時に、第１出力トランジスタ２０−１および第２出力トランジスタ２０−２に対して動作バイアス電流を供給できる。
【００７８】
図９は、本発明の一つの実施形態に係る、増幅回路２００の構成の一例を示す図である。増幅回路２００は、入力信号を増幅して出力する回路であって、バッファ回路１００および増幅器１１０を備える。
【００７９】
バッファ回路１００は、図１から図８において説明したいずれかのバッファ回路１００であってよい。バッファ回路１００には、入力信号が入力され、Ｈ側電源電圧Ｖｐ、Ｌ側電源電圧Ｖｍ、第１クランプ電圧Ｖ１、および、第２クランプ電圧Ｖ２が与えられる。
【００８０】
増幅器１１０は、バッファ回路１００が出力する信号を増幅して出力する。例えば増幅器１１０は、差動増幅回路であって、正入力端子にバッファ回路１００の出力信号を受け取る。また、負入力端子は抵抗１１４を介して接地電位に接続され、増幅器１１０の出力端子は、抵抗１１２を介して負入力端子に接続される。また、増幅器１１０には、Ｈ側電源電圧ＶｐおよびＬ側電源電圧Ｖｍが与えられる。増幅器１１０は、与えられる電源電圧の範囲内で、抵抗１１２および抵抗１１４の抵抗比に応じた増幅率で、バッファ回路１００の出力信号を増幅してよい。
【００８１】
バッファ回路１００は、増幅器１１０が許容する入力電圧範囲に応じて、出力信号の信号レベルを制限してよい。また、増幅回路２００は、電源電圧を所定の分圧比で分圧することにより、バッファ回路１００に与えられるクランプ電圧を生成してよい。このような構成により、増幅器１１０の入力電圧範囲に応じて、入力信号の信号レベルを精度よく制限することができる。このため、入力信号を精度よく増幅することができる。
【００８２】
また、増幅器１１０は演算増幅器であってよい。この場合、バッファ回路１００は、演算増幅器の非反転入力に接続されてよい。また、バッファ回路１００および増幅器１１０の組み合わせで、一つの増幅器として機能させてよい。
【００８３】
図１０は、本発明の一つの実施形態に係る、試験装置３００の構成の一例を示す図である。試験装置３００は、半導体回路等の被試験デバイス５００を試験する装置であって、パターン発生部３１０、波形成形部３２０、増幅回路２００、測定部３３０、および、判定部３４０を備える。
【００８４】
パターン発生部３１０は、被試験デバイス５００に入力する試験信号の論理パターン、制御信号のパターン等の試験パターンを生成する。波形成形部３２０は、パターン発生部３１０から受け取った試験パターンに基づいて試験信号を成形して被試験デバイス５００に入力する。
【００８５】
増幅回路２００は、被試験デバイス５００が試験信号に応じて出力する被測定信号を増幅する。例えば増幅回路２００は、被測定信号の振幅を、測定部３３０の特性に応じて増幅してよい。増幅回路２００は、図９に関連して説明した増幅回路２００であってよい。
【００８６】
測定部３３０は、増幅回路２００が増幅した被測定信号を測定する。例えば測定部３３０は、被測定信号の信号レベルと、所定の閾値とを比較することにより、被測定信号を２値の信号に変換してよい。増幅回路２００は、当該閾値に応じた増幅率で被測定信号を増幅してよい。そして測定部３３０は、被測定信号をビットレートに応じてサンプリングすることにより、被測定信号の論理値パターンを検出してよい。
【００８７】
判定部３４０は、測定部３３０における測定結果に基づいて、被試験デバイス５００の良否を判定する。例えば判定部３４０は、測定部３３０が検出した論理値パターンと、与えられる期待値パターンとを比較することにより、被試験デバイス５００の良否を判定してよい。当該期待値パターンは、パターン発生部３１０が、試験パターンに基づいて生成してよい。
【００８８】
試験装置３００によれば、増幅回路２００において精度よく被測定信号を増幅することができるので、被測定信号の論理パターンを精度よく検出することができる。このため、被試験デバイス５００を精度よく試験することができる。また、増幅器１１０および測定部３３０への入力信号のレベルを、所定の範囲内に精度よく制限できるので、増幅器１１０等が飽和領域で動作することを防ぎ、増幅器１１０等を精度よく動作させることができる。また、増幅器１１０等の破損を防ぐことができる。
【００８９】
図１１は、本発明の一つの実施形態に係る、試験装置４００の構成の一例を示す図である。試験装置４００は，電荷結合素子（ＣＣＤ）等の被試験デバイス６００を試験する装置であって、増幅回路２００、測定部４１０、および、判定部４２０を備える。試験装置４００は、例えばＣＣＤ等の被試験デバイス６００に対して、所定の条件で予め定められた画像を撮像させた場合の、被試験デバイス６００が出力する信号に基づいて被試験デバイス６００の良否を判定してよい。
【００９０】
増幅回路２００は、被試験デバイス６００が出力する被測定信号を増幅する。例えば増幅回路２００は、被測定信号の振幅を、測定部４１０の特性に応じて増幅してよい。増幅回路２００は、図９に関連して説明した増幅回路２００であってよい。
【００９１】
測定部４１０は、増幅回路２００が出力する被測定信号を測定する。例えば測定部４１０は、ＡＤコンバータを用いて、被測定信号の波形を測定してよい。判定部４２０は、測定部４１０における測定結果に基づいて、被試験デバイス６００の良否を判定する。例えば判定部４２０は、測定部４１０が測定した被測定信号の電気特性、周波数特性等が、所定の仕様を満たすか否かにより、被試験デバイス６００の良否を判定してよい。
【００９２】
試験装置４００によれば、増幅回路２００において精度よく被測定信号を増幅することができるので、被測定信号を精度よく測定することができる。このため、被試験デバイス６００を精度よく試験することができる。
【００９３】
以上、発明の一つの側面を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９４】
上記説明から明らかなように、本発明の実施形態によれば、出力信号の信号レベルを、設定されるクランプ電圧に応じて精度よく制御するバッファ回路を実現することができる。また、当該バッファ回路を用いた増幅回路、試験装置等を実現することができる。
【図面の簡単な説明】
【００９５】
【図１】本発明の一つの実施形態に係るバッファ回路１００の構成の一例を示す図である。
【図２】バッファ回路１００の動作の一例を説明する図である。
【図３】バッファ回路１００の他の構成例を示す図である。
【図４】バッファ回路１００の他の構成例を示す図である。
【図５】バッファ回路１００の他の構成例を示す図である。
【図６】バッファ回路１００の他の構成例を示す図である。
【図７】バッファ回路１００の他の構成例を示す図である。
【図８】バッファ回路１００の他の構成例を示す図である。
【図９】本発明の一つの実施形態に係る、増幅回路２００の構成の一例を示す図である。
【図１０】本発明の一つの実施形態に係る、試験装置３００の構成の一例を示す図である。
【図１１】本発明の一つの実施形態に係る、試験装置４００の構成の一例を示す図である。
【符号の説明】
【００９６】
１０・・・第１差動対、１２・・・受信トランジスタ、１４・・・クランプトランジスタ、１６・・・電流規定部、１８・・・接続点、２０・・・出力トランジスタ、２２・・・動作バイアス抵抗、２４・・・入力端子、２６・・・出力端子、２８・・・クランプ端子、３０・・・エミッタ端子、３２・・・受信側抵抗、３４・・・第１ダイオード、３６・・・第２ダイオード、３８・・・クランプ側抵抗、４０・・・スイッチ、４２・・・出力バッファ、４４・・・共通動作バイアス抵抗、４６・・・制御トランジスタ、４８・・・制御電流源、５０・・・動作バイアストランジスタ、６０・・・電流供給部、１００・・・バッファ回路、１１０・・・増幅器、１１２・・・抵抗、１１４・・・抵抗、２００・・・増幅回路、３００・・・試験装置、３１０・・・パターン発生部、３２０・・・波形成形部、３３０・・・測定部、３４０・・・判定部、４００・・・試験装置、４１０・・・測定部、４２０・・・判定部、５００・・・被試験デバイス、６００・・・被試験デバイス
【技術分野】
【０００１】
本発明は、バッファ回路、増幅回路、および試験装置に関する。特に本発明は、信号レベルを所定の範囲に制限した出力信号を生成するバッファ回路、当該バッファ回路を用いた増幅回路、および当該増幅回路を用いた試験装置に関する。
【背景技術】
【０００２】
信号のレベルを制限する回路として、例えば信号伝送路と接地電位との間に、順方向のダイオードおよび逆方向のダイオードを設けた回路が知られている。また、信号伝送路には抵抗が形成される。このような回路により、信号のレベルを、ダイオードの順方向および逆方向の閾電圧で規定される範囲内に制限することができる。また、信号レベルの制限範囲は、各ダイオードに直列に電圧源を設けること等により調整できる。なお、関連する先行技術文献として、下記の特許文献がある。
【特許文献１】米国特許第５９５５９０８号明細書
【特許文献２】米国特許第６８７０４２６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上述したクランプ回路では、入力インピーダンスおよび出力インピーダンスが、信号伝送路に形成される抵抗によって定まる。このため、入力インピーダンスを十分高く、または出力インピーダンスを十分低くすることが困難である。
【０００４】
また、上述したクランプ回路を通過する信号の周波数帯域は、信号伝送路の抵抗およびダイオードの接合容量で定まる時定数に応じて制限される。このため、高周波信号の信号レベルを制限することが困難である。
【０００５】
また、バッファ回路または増幅回路と、上述したクランプ回路を組み合わせることにより、バッファ回路または増幅回路が出力する信号レベルを制限することが考えられる。しかし、当該クランプ回路を用いたバッファ回路および増幅回路においても、上述した課題と同様の課題が生じてしまう。
【０００６】
そこで本発明は、上記の課題を解決することのできるバッファ回路、増幅回路、および、試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の形態においては、入力信号に応じた信号を出力するバッファ回路であって、入力信号をベース端子に受け取る第１受信トランジスタと、エミッタ端子およびコレクタ端子が第１受信トランジスタの対応する端子に接続され、バッファ回路が出力する信号レベルを制限する第１クランプ電圧をベース端子に受け取る、第１受信トランジスタと同一極性の第１クランプトランジスタと、第１受信トランジスタおよび第１クランプトランジスタに対して共通に設けられ、第１受信トランジスタおよび第１クランプトランジスタに流れるエミッタ電流の総量を規定する第１電流規定部とを備え、第１受信トランジスタのエミッタ電圧に応じた出力信号を出力するバッファ回路を提供する。
【０００８】
本発明の第２の形態においては、入力信号を増幅して出力する増幅回路であって、入力信号の信号レベルを、与えられるクランプ電圧に応じて制限するバッファ回路と、バッファ回路が出力する信号を増幅して出力する増幅器とを備え、バッファ回路は、第１の形態のバッファ回路である増幅回路を提供する。
【０００９】
本発明の第３の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスが出力する信号を増幅する増幅回路と、増幅回路が出力する信号を測定する測定部と、測定部における測定結果に基づいて、被試験デバイスの良否を判定する判定部とを備え、増幅回路は、第２の形態の増幅回路である試験装置を提供する。
【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、本発明の一つの実施形態に係るバッファ回路１００の構成の一例を示す図である。バッファ回路１００は、入力信号に応じた出力信号を出力する。また、バッファ回路１００は、与えられるクランプ電圧に応じて、出力信号の信号レベルＶｏｕｔを制限する。
【００１３】
バッファ回路１００は、第１差動対１０−１、第２差動対１０−２、第１出力トランジスタ２０−１、第２出力トランジスタ２０−２、第１動作バイアス抵抗２２−１、第２動作バイアス抵抗２２−２、入力端子２４、出力端子２６、第１クランプ端子２８−１、および、第２クランプ端子２８−２を備える。なお、以下において説明するトランジスタはバイポーラトランジスタであってよく、ＭＯＳトランジスタであってもよい。ＭＯＳトランジスタを用いる場合、以下の説明におけるベースをＭＯＳトランジスタのゲートに対応させ、エミッタをＭＯＳトランジスタのソースに対応させ、コレクタをＭＯＳトランジスタのドレインに対応させてよい。
【００１４】
第１差動対１０−１は、入力端子２４を介して入力信号を受け取り、第１クランプ端子２８−１を介して第１クランプ電圧Ｖ１を受け取る。第１クランプ電圧Ｖ１は、バッファ回路１００が出力する出力信号の信号レベルを制限する電圧である。例えば第１クランプ電圧Ｖ１は、出力信号の信号レベルＶｏｕｔの上限値を規定する電圧であってよい。また、第１差動対１０−１には、Ｈ側電源電圧ＶｐおよびＬ側電源電圧Ｖｍが与えられる。
【００１５】
第１差動対１０−１は、第１電流規定部１６−１、第１受信トランジスタ１２−１、および、第１クランプトランジスタ１４−１を有する。第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１は同一極性のトランジスタであり、対応する端子が接続される。つまり、エミッタ端子同士が接続され、また、コレクタ端子同士が接続される。また、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１はＰＮＰ型のバイポーラトランジスタであってよく、Ｐ型のＭＯＳトランジスタであってもよい。
【００１６】
第１電流規定部１６−１は、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１に対して共通に設けられ、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１に流れるエミッタ電流の総量を規定する。本例における第１電流規定部１６−１は、Ｈ側電源電圧Ｖｐの配線と、第１受信トランジスタ１２−１のエミッタ端子および第１クランプトランジスタ１４−１のエミッタ端子との間に設けられた定電流源であってよく、抵抗であってもよい。
【００１７】
第１受信トランジスタ１２−１のコレクタ端子、および、第１クランプトランジスタ１４−１のコレクタ端子は、Ｌ側電源電圧Ｖｍの配線に接続される。このような構成により、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１は差動対として動作する。
【００１８】
第１受信トランジスタ１２−１のベース端子には、入力信号が与えられる。また、第１クランプトランジスタ１４−１のベース端子には、第１クランプ電圧Ｖ１が与えられる。上述したように、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１はＰＮＰ型の差動対として動作する。また、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１は、ベースエミッタ間電圧がより大きいトランジスタがオン状態となる。
【００１９】
例えば、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より小さい場合、第１受信トランジスタ１２−１のベースエミッタ間電圧がより大きくなるので、第１受信トランジスタ１２−１がオン状態となり、第１クランプトランジスタ１４−１がオフ状態となる。この場合、第１受信トランジスタ１２−１は、入力信号の信号レベルＶｉｎに応じた信号を、接続点１８−１に出力する。より具体的には、エミッタ端子の接続点１８−１における信号レベルは、Ｖｉｎ＋Ｖｂｅ（１２）となる（ただしＶｂｅ（１２）は、第１受信トランジスタ１２−１のベースエミッタ間電圧）。
【００２０】
また、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より大きい場合、第１クランプトランジスタ１４−１のベースエミッタ電圧がより大きくなるので、第１クランプトランジスタ１４−１がオン状態となり、第１受信トランジスタ１２−１がオフ状態となる。第１クランプトランジスタ１４−１は、第１クランプ電圧Ｖ１に応じた信号レベルを有する信号を、接続点１８−１に出力する。より具体的には、エミッタ端子の接続点１８−１における信号レベルは、Ｖ１＋Ｖｂｅ（１４）となる（ただしＶｂｅ（１４）は、第１クランプトランジスタ１４−１のベースエミッタ間電圧）。
【００２１】
バッファ回路１００は、エミッタ端子の接続点１８−１における電圧に応じた出力信号を出力する。上述したように、エミッタ端子の接続点１８−１における電圧は、第１クランプ電圧Ｖ１に応じて制限されるので、出力信号の信号レベルＶｏｕｔも、第１クランプ電圧Ｖ１により制限される。
【００２２】
第１出力トランジスタ２０−１は、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１とは異なる極性のトランジスタであり、ベース端子が接続点１８−１に接続され、ベース端子に受け取る信号に応じた出力信号を、エミッタ端子から出力する。第１出力トランジスタ２０−１は、ＮＰＮ型のバイポーラトランジスタであってよい。
【００２３】
第１出力トランジスタ２０−１のエミッタ端子は、出力端子２６に接続される。第１出力トランジスタ２０−１のエミッタ端子における信号レベルは、ベース端子に受け取る信号レベルから、ベースエミッタ間電圧を減算したレベルとなる。
【００２４】
つまり、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より小さい場合、第１出力トランジスタ２０−１のエミッタ端子における信号レベルは、Ｖｉｎ＋Ｖｂｅ（１２）−Ｖｂｅ（２０）となる（ただし、Ｖｂｅ（２０）は、第１出力トランジスタ２０−１のベースエミッタ間電圧）。また、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より大きい場合、第１出力トランジスタ２０−１のエミッタ端子における信号レベルは、Ｖ１＋Ｖｂｅ（１４）−Ｖｂｅ（２０）となる。
【００２５】
ここで、第１受信トランジスタ１２−１、第１クランプトランジスタ１４−１、および、第１出力トランジスタ２０−１におけるベースエミッタ間電圧がそれぞれ略等しいとする。この場合、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より小さい場合の第１出力トランジスタ２０−１のエミッタ端子における信号レベルはＶｉｎとなり、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より大きい場合の第１出力トランジスタ２０−１のエミッタ端子における信号レベルはＶ１となる。
【００２６】
このような構成により、出力信号の信号レベルの上限値を、第１クランプ電圧Ｖ１に精度よく制限することができる。また、伝送路と接地電位との間にダイオードを設けないので、伝送路と接地電位間の容量を小さくすることができ、高周波の信号を処理することができる。また、入出力段にトランジスタを用いるので、入力インピーダンスを十分小さくし、且つ出力インピーダンスを十分大きくすることができる。
【００２７】
第２差動対１０−２および第２出力トランジスタ２０−２の動作は、第１差動対１０−１および第１出力トランジスタ２０−１の動作と同様であってよい。第２差動対１０−２は、入力端子２４を介して入力信号を受け取り、第２クランプ端子２８−２を介して第２クランプ電圧Ｖ２を受け取る。第２クランプ電圧Ｖ２は、バッファ回路１００が出力する出力信号の信号レベルＶｏｕｔを制限する電圧である。例えば第２クランプ電圧Ｖ２は、出力信号の信号レベルＶｏｕｔの下限値を規定する電圧であってよい。また、第２差動対１０−２には、Ｈ側電源電圧ＶｐおよびＬ側電源電圧Ｖｍが与えられる。
【００２８】
第２差動対１０−２は、第２電流規定部１６−２、第２受信トランジスタ１２−２、および、第２クランプトランジスタ１４−２を有する。第２受信トランジスタ１２−２は、第１受信トランジスタ１２−１と並列に設けられる。また、第１受信トランジスタ１２−１および第２クランプトランジスタ１４−２は、第１受信トランジスタ１２−１および第１クランプトランジスタ１４−１とは異なる極性のトランジスタであり、対応する端子が接続される。第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２はＮＰＮ型のバイポーラトランジスタであってよい。
【００２９】
第２電流規定部１６−２は、第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２に対して共通に設けられ、第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２に流れるエミッタ電流の総量を規定する。本例における第２電流規定部１６−２は、Ｌ側電源電圧Ｖｍの配線と、第２受信トランジスタ１２−２のエミッタ端子および第２クランプトランジスタ１４−２のエミッタ端子との間に設けられた定電流源であってよく、抵抗であってもよい。
【００３０】
第２受信トランジスタ１２−２のコレクタ端子、および、第２クランプトランジスタ１４−２のコレクタ端子は、Ｈ側電源電圧Ｖｐの配線に接続される。このような構成により、第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２は差動対として動作する。
【００３１】
第２受信トランジスタ１２−２のベース端子には、入力信号が与えられる。また、第２クランプトランジスタ１４−２のベース端子には、第２クランプ電圧Ｖ２が与えられる。上述したように、第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２はＮＰＮ型の差動対として動作する。また、第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２は、ベースエミッタ間電圧がより大きいトランジスタがオン状態となり、より小さいトランジスタがオフ状態となる。
【００３２】
例えば、入力信号の信号レベルＶｉｎが、第２クランプ電圧Ｖ２より大きい場合、第２受信トランジスタ１２−２のベースエミッタ間電圧がより大きくなるので、第２受信トランジスタ１２−２がオン状態となり、第２クランプトランジスタ１４−２がオフ状態となる。この場合、エミッタ端子の接続点１８−２における信号レベルは、Ｖｉｎ−Ｖｂｅ（１２）となる（ただしＶｂｅ（１２）は、第２受信トランジスタ１２−２のベースエミッタ間電圧）。
【００３３】
また、入力信号の信号レベルＶｉｎが、第２クランプ電圧Ｖ２より小さい場合、第２クランプトランジスタ１４−２のベースエミッタ間電圧がより大きくなるので、第２クランプトランジスタ１４−２がオン状態となり、第２受信トランジスタ１２−２がオフ状態となる。この場合、エミッタ端子の接続点１８−２における信号レベルは、Ｖ１−Ｖｂｅ（１４）となる（ただしＶｂｅ（１４）は、第２クランプトランジスタ１４−２のベースエミッタ間電圧）。
【００３４】
第２出力トランジスタ２０−２は、第２受信トランジスタ１２−２および第２クランプトランジスタ１４−２とは異なる極性のトランジスタであり、ベース端子が接続点１８−２に接続され、ベース端子に受け取る信号に応じた出力信号を、エミッタ端子から出力する。第２出力トランジスタ２０−２は、ＰＮＰ型のバイポーラトランジスタであってよい。
【００３５】
第２出力トランジスタ２０−２のエミッタ端子は、第１出力トランジスタ２０−１のエミッタ端子と接続され、当該接続点は出力端子２６に接続される。第２出力トランジスタ２０−２のエミッタ端子における信号レベルは、ベース端子に受け取る信号レベルから、ベースエミッタ間電圧を加算したレベルとなる。
【００３６】
つまり、入力信号の信号レベルＶｉｎが、第１クランプ電圧Ｖ１より大きい場合、第１出力トランジスタ２０−１のエミッタ端子における信号レベルは、Ｖｉｎ−Ｖｂｅ（１２）＋Ｖｂｅ（２０）となる（ただし、Ｖｂｅ（２０）は、第２出力トランジスタ２０−２のベースエミッタ間電圧）。また、入力信号の信号レベルＶｉｎが、第２クランプ電圧Ｖ２より小さい場合、第２出力トランジスタ２０−２のエミッタ端子における信号レベルは、Ｖ１−Ｖｂｅ（１４）＋Ｖｂｅ（２０）となる。
【００３７】
ここで、第２受信トランジスタ１２−２、第２クランプトランジスタ１４−２、および、第２出力トランジスタ２０−２におけるベースエミッタ間電圧がそれぞれ略等しいとする。この場合、入力信号の信号レベルＶｉｎが、第２クランプ電圧Ｖ２より大きい場合の第２出力トランジスタ２０−２のエミッタ端子における信号レベルはＶｉｎとなり、入力信号の信号レベルＶｉｎが、第２クランプ電圧Ｖ２より小さい場合の第２出力トランジスタ２０−２のエミッタ端子における信号レベルはＶ２となる。このような構成により、出力信号の信号レベルＶｏｕｔの下限値を、第２クランプ電圧Ｖ２に精度よく制限することができる。
【００３８】
図２は、バッファ回路１００の動作の一例を説明する図である。図２においては、入力信号Ｖｉｎ、接続点１８−１における信号、接続点１８−２における信号、第１出力トランジスタ２０−１のエミッタ端子３０−１における信号、および、第２出力トランジスタ２０−２のエミッタ端子３０−２における信号の、それぞれの波形の一例を示す。
【００３９】
図２に示すように、第１期間（〜Ｔ０）、第３期間（Ｔ１〜Ｔ２）、第５期間（Ｔ３〜）における入力信号の信号レベルＶｉｎは、第１クランプ電圧Ｖ１より小さく、且つ第２クランプ電圧Ｖ２より大きい。また、第２期間（Ｔ０〜Ｔ１）における入力信号の信号レベルＶｉｎは、第１クランプ電圧Ｖ１より大きい。また、第４期間（Ｔ２〜Ｔ３）における入力信号の信号レベルＶｉｎは、第２クランプ電圧Ｖ２より小さい。
【００４０】
上述したように、第１、第３、第５の期間では、第１受信トランジスタ１２−１、および、第２受信トランジスタ１２−２がオン状態となり、第１クランプトランジスタ１４−１、および、第２クランプトランジスタ１４−２がオフ状態となる。このため、接続点１８−１における信号レベルはＶｉｎ＋Ｖｂｅ（Ｖｂｅは、各トランジスタで共通するベースエミッタ間電圧）となり、接続点１８−２における信号レベルはＶｉｎ−Ｖｂｅとなる。また、第１出力トランジスタ２０−１、および、第２出力トランジスタ２０−２がオン状態となるので、エミッタ端子３０−１およびエミッタ端子３０−２における信号レベルは、共にＶｉｎとなる。つまり、バッファ回路１００は、入力信号の信号レベルＶｉｎが、クランプ電圧で規定される範囲内（Ｖ２〜Ｖ１）の場合に、入力信号を通過させる。
【００４１】
また、第２期間では、第１クランプトランジスタ１４−１、および、第２受信トランジスタ１２−２がオン状態となり、第１受信トランジスタ１２−１、および、第２クランプトランジスタ１４−２がオフ状態となる。このため、接続点１８−１における信号レベルはＶ１＋Ｖｂｅにクランプされ、接続点１８−２における信号レベルはＶｉｎ−Ｖｂｅとなる。
【００４２】
また第２期間では、Ｖｏｕｔ−Ｖｂｅ（２０−２）＜Ｖｉｎ−Ｖｂｅ（１２−２）となるので、第２出力トランジスタ２０−２はオフ状態となり、第１出力トランジスタ２０−１はオン状態となる。このため、エミッタ端子３０−１における信号レベルはＶ１となり、エミッタ端子３０−２における信号レベルは、エミッタ端子３０−１の信号レベルにより定まる。
【００４３】
ただし、第２出力トランジスタ２０−２がオフ状態となるので、第１出力トランジスタ２０−１のバイアス電流を、第２出力トランジスタ２０−２を介して供給することができない。このため、バッファ回路１００は、第１動作バイアス抵抗２２−１を、第１出力トランジスタ２０−１のエミッタ端子と、第２クランプトランジスタ１４−２のベース端子との間に設ける。これにより、第１出力トランジスタ２０−１のバイアス電流を、第２クランプ端子２８−２から供給することができる。
【００４４】
同様に第４期間では、第１受信トランジスタ１２−１、第２クランプトランジスタ１４−２、および、第２出力トランジスタ２０−２がオン状態となり、第１クランプトランジスタ１４−１、第２受信トランジスタ１２−２、および、第１出力トランジスタ２０−１がオフ状態となる。このため、エミッタ端子３０−２における信号レベルはＶ２となり、エミッタ端子３０−１における信号レベルは、エミッタ端子３０−２の信号レベルにより定まる。
【００４５】
またバッファ回路１００は、第４期間において第２出力トランジスタ２０−２にバイアス電流を供給すべく、第２出力トランジスタ２０−２のエミッタ端子と、第１クランプトランジスタ１４−１のベース端子との間に設けられた第２動作バイアス抵抗２２−２を有する。これにより、第２出力トランジスタ２０−２のバイアス電流を、第１クランプ端子２８−１から供給することができる。以上のように、バッファ回路１００によれば、出力信号の信号レベルＶｏｕｔを、設定されるクランプ電圧で精度よく制限することができる。
【００４６】
図３は、バッファ回路１００の他の構成例を示す図である。本例におけるバッファ回路１００は、図１および図２に関連して説明したバッファ回路１００の構成に加え、受信側抵抗３２および２つの第１ダイオード（３４−１、３４−２）を更に備える。他の構成は、図１および図２において説明したバッファ回路１００と同一であってよい。
【００４７】
受信側抵抗３２は、入力信号を受け取る入力端子２４と、第１受信トランジスタ１２−１のベース端子および第２受信トランジスタ１２−２のベース端子との間に設けられる。例えば受信側抵抗３２は、第１受信トランジスタ１２−１のベース端子および第２受信トランジスタのベース端子の接続点に一端が接続され、入力端子２４に他端が接続される。
【００４８】
第１ダイオード３４−１は、第１受信トランジスタ１２−１のベース端子と、第１クランプトランジスタ１４−１のベース端子との間に設けられる。例えば第１ダイオード３４−１は、第１受信トランジスタ１２−１のベース端子から、第１クランプトランジスタ１４−１のベース端子に向かう方向が順方向となるように設けられる。
【００４９】
このような構成により、第１受信トランジスタ１２−１のベース端子に入力される信号を、第１ダイオード３４−１の順方向電圧に応じて制限することができる。これにより、第１受信トランジスタ１２−１が飽和領域で動作することを防ぎ、第１受信トランジスタ１２−１のベース領域における電荷蓄積を防止することができる。このため、第１受信トランジスタ１２−１を高速に動作させることができる。
【００５０】
また、受信側抵抗３２を設けることにより、入力端子２４から流れる電流を抑制することができる。また、入力信号の信号レベルＶｉｎを、受信側抵抗３２で降圧させてクランプ電圧と比較するので、クランプ電圧により制限される入力信号の信号レベルの範囲を拡大することができる。
【００５１】
第１ダイオード３４−２は、第２受信トランジスタ１２−２のベース端子と、第２クランプトランジスタ１４−２のベース端子との間に設けられる。例えば第１ダイオード３４−２は、第２受信トランジスタ１２−２のベース端子から、第２クランプトランジスタ１４−２のベース端子に向かう方向が逆方向となるように設けられる。このような構成により、第２受信トランジスタ１２−２を高速に動作させることができる。
【００５２】
図４は、バッファ回路１００の他の構成例を示す図である。本例におけるバッファ回路１００は、図３に関連して説明したバッファ回路１００の構成に加え、２つのクランプ側抵抗（３８−１、３８−２）および２つの第２ダイオード（３６−１、３６−２）を更に備える。他の構成は、図３において説明したバッファ回路１００と同一であってよい。
【００５３】
クランプ側抵抗３８−１は、第１クランプトランジスタ１４−１のベース端子と、第１クランプ電圧Ｖ１を受け取る第１クランプ端子２８−１との間に設けられる。例えばクランプ側抵抗３８−１は、第１クランプトランジスタ１４−１のベース端子および第１ダイオード３４−１の接続点に一端が接続され、第１クランプ端子２８−１に他端が接続される。
【００５４】
第２ダイオード３６−１は、第１受信トランジスタ１２−１のベース端子と、第１クランプトランジスタ１４−１のベース端子との間に、第１ダイオード３４−１と並列に設けられ、且つ第１ダイオード３４−１と異なる極性を有する。例えば第２ダイオード３６−１は、第１受信トランジスタ１２−１のベース端子から、第１クランプトランジスタ１４−１のベース端子に向かう方向が逆方向となるように設けられる。
【００５５】
このような構成により、第１クランプトランジスタ１４−１のベース端子に入力される電圧を、第２ダイオード３６−１の逆方向電圧に応じて制限することができる。これにより、第１クランプトランジスタ１４−１が飽和領域で動作することを防ぎ、第１クランプトランジスタ１４−１を高速に動作させることができる。また、クランプ側抵抗３８−１を設けることにより、第１クランプ端子２８−１から流れる電流を抑制することができる。また、クランプ電圧により制限される入力信号の信号レベルの範囲を拡大することができる。
【００５６】
クランプ側抵抗３８−２は、第２クランプトランジスタ１４−２のベース端子と、第２クランプ電圧Ｖ１を受け取る第２クランプ端子２８−２との間に設けられる。例えばクランプ側抵抗３８−２は、第２クランプトランジスタ１４−２のベース端子および第１ダイオード３４−２の接続点に一端が接続され、第２クランプ端子２８−２に他端が接続される。
【００５７】
第２ダイオード３６−２は、第２受信トランジスタ１２−２のベース端子と、第２クランプトランジスタ１４−２のベース端子との間に、第１ダイオード３４−２と並列に設けられ、且つ第１ダイオード３４−２と異なる極性を有する。例えば第２ダイオード３６−２は、第２受信トランジスタ１２−２のベース端子から、第２クランプトランジスタ１４−２のベース端子に向かう方向が順方向となるように設けられる。
【００５８】
このような構成により、第２クランプトランジスタ１４−２のベース端子に入力される電圧を、第２ダイオード３６−２の順方向電圧に応じて制限することができる。これにより、第２クランプトランジスタ１４−２を高速に動作させることができる。また、クランプ側抵抗３８−２を設けることにより、第２クランプ端子２８−２から流れる電流を抑制することができる。また、クランプ電圧により制限される入力信号の信号レベルの範囲を拡大することができる。
【００５９】
図５は、バッファ回路１００の他の構成例を示す図である。本例におけるバッファ回路１００は、図１から図４に関連して説明したいずれかのバッファ回路１００の構成に加え、第１スイッチ４０−１および第２スイッチ４０−２を更に備える。図５においては、図１に示したバッファ回路１００の構成に、第１スイッチ４０−１および第２スイッチ４０−２を付加した構成を示す。
【００６０】
第１スイッチ４０−１は、第１差動対１０−１にＨ側電源電圧Ｖｐを印加する配線と、第２クランプトランジスタ１４−２に第２クランプ電圧Ｖ２を印加する配線との間に設けられ、両配線を電気的に接続するか否かを切り替える。また第２スイッチ４０−２は、第２差動対１０−２にＬ側電源電圧Ｖｍを印加する配線と、第１クランプトランジスタ１４−１に第１クランプ電圧Ｖ１を印加する配線との間に設けられ、両配線を電気的に接続するか否かを切り替える。
【００６１】
バッファ回路１００は、入力信号に応じた出力信号を生成する場合に、第１スイッチ４０−１および第２スイッチ４０−２をオフ状態に制御してよい。また、入力信号に応じた出力信号を生成しない場合に、第１スイッチ４０−１および第２スイッチ４０−２をオン状態に制御してよい。バッファ回路１００は、入力信号に応じた出力信号を生成するか否かに基づいて第１スイッチ４０−１および第２スイッチ４０−２を制御するスイッチ制御部を更に備えてよい。
【００６２】
また、スイッチ制御部は、第１スイッチ４０−１および第２スイッチ４０−２に代えて、第１電流規定部１６−１および第２電流規定部１６−２に電流を流させるか否かを制御してもよい。この場合、バッファ回路１００は、第１スイッチ４０−１および第２スイッチ４０−２を備えなくてよい。例えばスイッチ制御部は、入力信号に応じた出力信号を生成する場合に、第１電流規定部１６−１および第２電流規定部１６−２に所定の電流を流させてよい。また、入力信号に応じた出力信号を生成しない場合に、第１電流規定部１６−１および第２電流規定部１６−２が流す電流量を略ゼロとしてよい。このような構成により、バッファ回路１００に出力信号を生成させるか否かを制御することができる。
【００６３】
図６は、バッファ回路１００の他の構成例を示す図である。本例におけるバッファ回路１００は、図１から図５に関連して説明したいずれかのバッファ回路１００の構成に加え、出力バッファ４２を更に備える。図６においては、図１に示したバッファ回路１００の構成に、出力バッファ４２を付加した構成を示す。
【００６４】
出力バッファ４２は、第１出力トランジスタ２０−１および第２出力トランジスタ２０−２の接続点における信号を受け取り、当該信号に応じた信号を出力する。図１から図５に示したバッファ回路１００においては、クランプ動作時に第１出力トランジスタ２０−１および第２出力トランジスタ２０−２のいずれかがオフ状態となる。このためクランプ動作時において、正電圧を出力してシンク電流を生成する場合、または負電圧を出力してソース電流を生成する場合に、バッファ回路１００の出力インピーダンスが高くなってしまう。
【００６５】
本例のバッファ回路１００は、出力バッファ４２として、上述した動作においても出力インピーダンスが小さいバッファを用いる。これにより、上述した動作時においても、バッファ回路１００の出力インピーダンスを小さくすることができる。
【００６６】
図７は、バッファ回路１００の他の構成例を示す図である。本例におけるバッファ回路１００は、図１から図６に関連して説明したいずれかのバッファ回路１００の構成に対して、第１動作バイアス抵抗２２−１および第２動作バイアス抵抗２２−２に代えて、電流供給部６０を備える。
【００６７】
電流供給部６０は、クランプ動作時における第１出力トランジスタ２０−１および第２出力トランジスタ２０−２の動作バイアス電流を生成する。電流供給部６０は、第１動作バイアストランジスタ５０−１、第２動作バイアストランジスタ５０−２、第１制御トランジスタ４６−１、第２制御トランジスタ４６−２、第１制御電流源４８−１、および、第２制御電流源４８−２を有する。
【００６８】
第１動作バイアストランジスタ５０−１は、例えばＰＮＰ型のトランジスタであり、エミッタ端子が第１出力トランジスタ２０−１のエミッタ端子に接続され、コレクタ端子がＬ側電源電圧Ｖｍの配線に接続され、ベース端子が第１制御トランジスタ４６−１のエミッタ端子に接続される。第１動作バイアストランジスタ５０−１のベース端子には、第１制御トランジスタ４６−１から、Ｖ１−Ｖｂｅ（４６−１）の一定電圧を受け取る。
【００６９】
また、第１動作バイアストランジスタ５０−１のエミッタ端子には、第１出力トランジスタ２０−１のエミッタ電圧があたえられるので、第１差動対１０−１が第１クランプ電圧Ｖ１に応じてクランプ動作していない場合、Ｖｏｕｔ＝Ｖｉｎのエミッタ電圧が与えられる。このとき、Ｖｏｕｔ＜Ｖ１であるので、第１動作バイアストランジスタ５０−１には十分なベースエミッタ間電圧が印加されずオフ状態となる。
【００７０】
また、第１差動対１０−１が第１クランプ電圧Ｖ１に応じてクランプ動作している場合、第１動作バイアストランジスタ５０−１のエミッタ端子には、Ｖｏｕｔ＝Ｖ１のエミッタ電圧が与えられる。この場合、第１動作バイアストランジスタ５０−１には十分なベースエミッタ間電圧が印加されてオン状態となる。この場合、上述したように、第２出力トランジスタ２０−２はオフ状態となるが、第１動作バイアストランジスタ５０−１を介して、第１出力トランジスタ２０−１に動作バイアス電流を供給することができる。第１動作バイアストランジスタ５０−１のコレクタ端子には動作バイアス電流を生成する電流源が接続されてよい。
【００７１】
第２動作バイアストランジスタ５０−２は、例えばＮＰＮ型のトランジスタであり、エミッタ端子が第２出力トランジスタ２０−１のエミッタ端子に接続され、コレクタ端子がＨ側電源電圧Ｖｐの配線に接続され、ベース端子が第２制御トランジスタ４６−２のエミッタ端子に接続される。第２動作バイアストランジスタ５０−２も、第１動作バイアストランジスタ５０−１と同様の動作により、第１出力トランジスタ２０−１がオフ状態となる場合においてオン状態となり、第２出力トランジスタ２０−２に動作バイアス電流を供給する。第２動作バイアストランジスタ５０−２のコレクタ端子には動作バイアス電流を生成する電流源が接続されてよい。
【００７２】
第１制御トランジスタ４６−１は、例えばＮＰＮ型のトランジスタであり、エミッタ端子が第１動作バイアストランジスタ５０−１のベース端子に接続され、コレクタ端子がＨ側電源電圧Ｖｐの配線に接続され、ベース端子が第１クランプ端子２８−１に接続される。上述したように、第１制御トランジスタ４６−１は、第１出力トランジスタ２０−１のエミッタ電圧が第１クランプ電圧Ｖ１となったときに、第１動作バイアストランジスタ５０−１がオン状態となるように、第１動作バイアストランジスタ５０−１のベース端子に、第１クランプ電圧Ｖ１からベースエミッタ電圧を減じた一定の電圧を供給する。また、第１制御電流源４８−１は、第１制御トランジスタ４６−１の動作バイアス電流を生成する。
【００７３】
第２制御トランジスタ４６−２は、例えばＰＮＰ型のトランジスタであり、エミッタ端子が第２動作バイアストランジスタ５０−２のベース端子に接続され、コレクタ端子がＬ側電源電圧Ｖｍの配線に接続され、ベース端子が第２クランプ端子２８−２に接続される。上述したように、第２制御トランジスタ４６−２は、第２出力トランジスタ２０−２のエミッタ電圧が第２クランプ電圧Ｖ２となったときに、第２動作バイアストランジスタ５０−２がオン状態となるように、第２動作バイアストランジスタ５０−２のベース端子に、第２クランプ電圧Ｖ２にベースエミッタ電圧を加えた一定の電圧を供給する。また、第２制御電流源４８−２は、第２制御トランジスタ４６−２の動作バイアス電流を生成する。
【００７４】
このような構成により、動作バイアス抵抗２２を用いずに、クランプ動作時における出力トランジスタ２０の動作バイアス電流を生成することができる。このため、クランプ動作時における、バッファ回路１００の出力インピーダンスを下げることができる。また、第１制御トランジスタ４６−１および第２制御トランジスタ４６−２は、クランプ電圧にベースエミッタ間電圧を加減算した一定の電圧を生成する素子であるので、それぞれのトランジスタに応じた極性のダイオードに置き換えてもよい。
【００７５】
図８は、バッファ回路１００の他の構成例を示す図である。本例におけるバッファ回路１００は、図１から図６に関連して説明したいずれかのバッファ回路１００の構成に対して、第１動作バイアス抵抗２２−１および第２動作バイアス抵抗２２−２に代えて、共通動作バイアス抵抗４４を備える。
【００７６】
共通動作バイアス抵抗４４は、第１出力トランジスタ２０−１のエミッタ端子、および第２出力トランジスタ２０−２のエミッタ端子を、第１クランプ電圧Ｖ１および第２クランプ電圧Ｖ２の間の電位に接続する。第１クランプ電圧Ｖ１および第２クランプ電圧Ｖ２の間の電位は、第１クランプ電圧Ｖ１および第２クランプ電圧Ｖ２の中点電圧であってよい。
【００７７】
例えばＶ１＝−Ｖ２である場合、共通動作バイアス抵抗４４は、第１出力トランジスタ２０−１のエミッタ端子、および第２出力トランジスタ２０−２のエミッタ端子を、接地電位に接続してよい。このような構成によっても、クランプ動作時に、第１出力トランジスタ２０−１および第２出力トランジスタ２０−２に対して動作バイアス電流を供給できる。
【００７８】
図９は、本発明の一つの実施形態に係る、増幅回路２００の構成の一例を示す図である。増幅回路２００は、入力信号を増幅して出力する回路であって、バッファ回路１００および増幅器１１０を備える。
【００７９】
バッファ回路１００は、図１から図８において説明したいずれかのバッファ回路１００であってよい。バッファ回路１００には、入力信号が入力され、Ｈ側電源電圧Ｖｐ、Ｌ側電源電圧Ｖｍ、第１クランプ電圧Ｖ１、および、第２クランプ電圧Ｖ２が与えられる。
【００８０】
増幅器１１０は、バッファ回路１００が出力する信号を増幅して出力する。例えば増幅器１１０は、差動増幅回路であって、正入力端子にバッファ回路１００の出力信号を受け取る。また、負入力端子は抵抗１１４を介して接地電位に接続され、増幅器１１０の出力端子は、抵抗１１２を介して負入力端子に接続される。また、増幅器１１０には、Ｈ側電源電圧ＶｐおよびＬ側電源電圧Ｖｍが与えられる。増幅器１１０は、与えられる電源電圧の範囲内で、抵抗１１２および抵抗１１４の抵抗比に応じた増幅率で、バッファ回路１００の出力信号を増幅してよい。
【００８１】
バッファ回路１００は、増幅器１１０が許容する入力電圧範囲に応じて、出力信号の信号レベルを制限してよい。また、増幅回路２００は、電源電圧を所定の分圧比で分圧することにより、バッファ回路１００に与えられるクランプ電圧を生成してよい。このような構成により、増幅器１１０の入力電圧範囲に応じて、入力信号の信号レベルを精度よく制限することができる。このため、入力信号を精度よく増幅することができる。
【００８２】
また、増幅器１１０は演算増幅器であってよい。この場合、バッファ回路１００は、演算増幅器の非反転入力に接続されてよい。また、バッファ回路１００および増幅器１１０の組み合わせで、一つの増幅器として機能させてよい。
【００８３】
図１０は、本発明の一つの実施形態に係る、試験装置３００の構成の一例を示す図である。試験装置３００は、半導体回路等の被試験デバイス５００を試験する装置であって、パターン発生部３１０、波形成形部３２０、増幅回路２００、測定部３３０、および、判定部３４０を備える。
【００８４】
パターン発生部３１０は、被試験デバイス５００に入力する試験信号の論理パターン、制御信号のパターン等の試験パターンを生成する。波形成形部３２０は、パターン発生部３１０から受け取った試験パターンに基づいて試験信号を成形して被試験デバイス５００に入力する。
【００８５】
増幅回路２００は、被試験デバイス５００が試験信号に応じて出力する被測定信号を増幅する。例えば増幅回路２００は、被測定信号の振幅を、測定部３３０の特性に応じて増幅してよい。増幅回路２００は、図９に関連して説明した増幅回路２００であってよい。
【００８６】
測定部３３０は、増幅回路２００が増幅した被測定信号を測定する。例えば測定部３３０は、被測定信号の信号レベルと、所定の閾値とを比較することにより、被測定信号を２値の信号に変換してよい。増幅回路２００は、当該閾値に応じた増幅率で被測定信号を増幅してよい。そして測定部３３０は、被測定信号をビットレートに応じてサンプリングすることにより、被測定信号の論理値パターンを検出してよい。
【００８７】
判定部３４０は、測定部３３０における測定結果に基づいて、被試験デバイス５００の良否を判定する。例えば判定部３４０は、測定部３３０が検出した論理値パターンと、与えられる期待値パターンとを比較することにより、被試験デバイス５００の良否を判定してよい。当該期待値パターンは、パターン発生部３１０が、試験パターンに基づいて生成してよい。
【００８８】
試験装置３００によれば、増幅回路２００において精度よく被測定信号を増幅することができるので、被測定信号の論理パターンを精度よく検出することができる。このため、被試験デバイス５００を精度よく試験することができる。また、増幅器１１０および測定部３３０への入力信号のレベルを、所定の範囲内に精度よく制限できるので、増幅器１１０等が飽和領域で動作することを防ぎ、増幅器１１０等を精度よく動作させることができる。また、増幅器１１０等の破損を防ぐことができる。
【００８９】
図１１は、本発明の一つの実施形態に係る、試験装置４００の構成の一例を示す図である。試験装置４００は，電荷結合素子（ＣＣＤ）等の被試験デバイス６００を試験する装置であって、増幅回路２００、測定部４１０、および、判定部４２０を備える。試験装置４００は、例えばＣＣＤ等の被試験デバイス６００に対して、所定の条件で予め定められた画像を撮像させた場合の、被試験デバイス６００が出力する信号に基づいて被試験デバイス６００の良否を判定してよい。
【００９０】
増幅回路２００は、被試験デバイス６００が出力する被測定信号を増幅する。例えば増幅回路２００は、被測定信号の振幅を、測定部４１０の特性に応じて増幅してよい。増幅回路２００は、図９に関連して説明した増幅回路２００であってよい。
【００９１】
測定部４１０は、増幅回路２００が出力する被測定信号を測定する。例えば測定部４１０は、ＡＤコンバータを用いて、被測定信号の波形を測定してよい。判定部４２０は、測定部４１０における測定結果に基づいて、被試験デバイス６００の良否を判定する。例えば判定部４２０は、測定部４１０が測定した被測定信号の電気特性、周波数特性等が、所定の仕様を満たすか否かにより、被試験デバイス６００の良否を判定してよい。
【００９２】
試験装置４００によれば、増幅回路２００において精度よく被測定信号を増幅することができるので、被測定信号を精度よく測定することができる。このため、被試験デバイス６００を精度よく試験することができる。
【００９３】
以上、発明の一つの側面を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９４】
上記説明から明らかなように、本発明の実施形態によれば、出力信号の信号レベルを、設定されるクランプ電圧に応じて精度よく制御するバッファ回路を実現することができる。また、当該バッファ回路を用いた増幅回路、試験装置等を実現することができる。
【図面の簡単な説明】
【００９５】
【図１】本発明の一つの実施形態に係るバッファ回路１００の構成の一例を示す図である。
【図２】バッファ回路１００の動作の一例を説明する図である。
【図３】バッファ回路１００の他の構成例を示す図である。
【図４】バッファ回路１００の他の構成例を示す図である。
【図５】バッファ回路１００の他の構成例を示す図である。
【図６】バッファ回路１００の他の構成例を示す図である。
【図７】バッファ回路１００の他の構成例を示す図である。
【図８】バッファ回路１００の他の構成例を示す図である。
【図９】本発明の一つの実施形態に係る、増幅回路２００の構成の一例を示す図である。
【図１０】本発明の一つの実施形態に係る、試験装置３００の構成の一例を示す図である。
【図１１】本発明の一つの実施形態に係る、試験装置４００の構成の一例を示す図である。
【符号の説明】
【００９６】
１０・・・第１差動対、１２・・・受信トランジスタ、１４・・・クランプトランジスタ、１６・・・電流規定部、１８・・・接続点、２０・・・出力トランジスタ、２２・・・動作バイアス抵抗、２４・・・入力端子、２６・・・出力端子、２８・・・クランプ端子、３０・・・エミッタ端子、３２・・・受信側抵抗、３４・・・第１ダイオード、３６・・・第２ダイオード、３８・・・クランプ側抵抗、４０・・・スイッチ、４２・・・出力バッファ、４４・・・共通動作バイアス抵抗、４６・・・制御トランジスタ、４８・・・制御電流源、５０・・・動作バイアストランジスタ、６０・・・電流供給部、１００・・・バッファ回路、１１０・・・増幅器、１１２・・・抵抗、１１４・・・抵抗、２００・・・増幅回路、３００・・・試験装置、３１０・・・パターン発生部、３２０・・・波形成形部、３３０・・・測定部、３４０・・・判定部、４００・・・試験装置、４１０・・・測定部、４２０・・・判定部、５００・・・被試験デバイス、６００・・・被試験デバイス
【特許請求の範囲】
【請求項１】
入力信号に応じた信号を出力するバッファ回路であって、
前記入力信号をベース端子に受け取る第１受信トランジスタと、
エミッタ端子およびコレクタ端子が前記第１受信トランジスタの対応する端子に接続され、前記バッファ回路が出力する信号レベルを制限する第１クランプ電圧をベース端子に受け取る、前記第１受信トランジスタと同一極性の第１クランプトランジスタと、
前記第１受信トランジスタおよび前記第１クランプトランジスタに対して共通に設けられ、前記第１受信トランジスタおよび前記第１クランプトランジスタに流れるエミッタ電流の総量を規定する第１電流規定部と
を備え、
前記第１受信トランジスタのエミッタ電圧に応じた出力信号を出力するバッファ回路。
【請求項２】
ベース端子が前記第１受信トランジスタのエミッタ端子および前記第１クランプトランジスタのエミッタ端子と接続され、ベース端子に受け取る信号に応じた前記出力信号を出力する、前記第１受信トランジスタおよび前記第１クランプトランジスタとは異なる極性の第１出力トランジスタを更に備える
請求項１に記載のバッファ回路。
【請求項３】
前記第１受信トランジスタは、前記入力信号の信号レベルが、前記第１クランプ電圧で規定される範囲内の場合に、前記入力信号に応じた信号レベルを有する信号を出力し、
前記第１クランプトランジスタは、前記入力信号の信号レベルが、前記第１クランプ電圧で規定される範囲外の場合に、前記第１クランプ電圧に応じた信号レベルを有する信号を出力する
請求項２に記載のバッファ回路。
【請求項４】
前記第１受信トランジスタは、前記入力信号の信号レベルに対して、ベースエミッタ間電圧を加算または減算した信号レベルの信号をエミッタ端子に生成し、
前記第１クランプトランジスタは、前記第１クランプ電圧に対して、ベースエミッタ間電圧を加算または減算した信号レベルの信号をエミッタ端子に生成し、
前記第１出力トランジスタは、ベース端子に受け取った信号の信号レベルに対して、ベースエミッタ間電圧を減算または加算した信号レベルの前記出力信号を出力する
請求項３に記載のバッファ回路。
【請求項５】
前記第１受信トランジスタ、前記第１クランプトランジスタ、および前記第１出力トランジスタのベースエミッタ間電圧は略等しい
請求項４に記載のバッファ回路。
【請求項６】
前記第１受信トランジスタと並列に設けられ、前記入力信号をベース端子に受け取る、前記第１受信トランジスタとは異なる極性の第２受信トランジスタと、
エミッタ端子およびコレクタ端子が前記第２受信トランジスタの対応する端子に接続され、ベース端子に前記第１クランプ電圧より小さい第２クランプ電圧を受け取る、前記第２受信トランジスタと同一極性の第２クランプトランジスタと、
前記第２受信トランジスタおよび前記第２クランプトランジスタに対して共通に設けられ、前記第２受信トランジスタおよび前記第２クランプトランジスタに流れるエミッタ電流の総量を規定する第２電流規定部と、
ベース端子が前記第２受信トランジスタのエミッタ端子および前記第２クランプトランジスタのエミッタ端子と接続され、ベース端子に受け取る信号に応じた出力信号を出力する、前記第２受信トランジスタおよび前記第２クランプトランジスタとは異なる極性の第２出力トランジスタと
を更に備える
請求項４に記載のバッファ回路。
【請求項７】
前記第１受信トランジスタは、前記入力信号の信号レベルが、前記第１クランプ電圧以下の場合に、前記入力信号の信号レベルに対してベースエミッタ間電圧を加算した信号レベルの信号を出力し、
前記第１クランプトランジスタは、前記入力信号の信号レベルが、前記第１クランプ電圧より大きい場合に、前記第１クランプ電圧に対してベースエミッタ間電圧を加算した信号レベルの信号を出力し、
前記第１出力トランジスタは、ベース端子に受け取った信号の信号レベルに対してベースエミッタ間電圧を減算した信号レベルの信号を出力し、
前記第２受信トランジスタは、前記入力信号の信号レベルが、前記第２クランプ電圧以上の場合に、前記入力信号の信号レベルに対してベースエミッタ間電圧を減算した信号レベルの信号を出力し、
前記第２クランプトランジスタは、前記入力信号の信号レベルが、前記第２クランプ電圧より小さい場合に、前記第２クランプ電圧に対してベースエミッタ間電圧を減算した信号レベルの信号を出力し、
前記第２出力トランジスタは、ベース端子に受け取った信号の信号レベルに対してベースエミッタ間電圧を加算した信号レベルの信号を出力する
請求項６に記載のバッファ回路。
【請求項８】
前記第１出力トランジスタのエミッタ端子と、前記第２出力トランジスタのエミッタ端子とが接続され、前記バッファ回路は、２つの当該エミッタ端子の接続点における信号を出力する
請求項６に記載のバッファ回路。
【請求項９】
前記第１出力トランジスタのエミッタ端子と、前記第２クランプトランジスタのベース端子との間に設けられた第１動作バイアス抵抗と、
前記第２出力トランジスタのエミッタ端子と、前記第１クランプトランジスタのベース端子との間に設けられた第２動作バイアス抵抗と
を更に備える請求項６に記載のバッファ回路。
【請求項１０】
前記第１出力トランジスタのエミッタ端子、および前記第２出力トランジスタのエミッタ端子を、前記第１クランプ電圧および前記第２クランプ電圧の間の電位に接続する共通動作バイアス抵抗を更に備える
請求項６に記載のバッファ回路。
【請求項１１】
前記第１受信トランジスタのベース端子と、前記第１クランプトランジスタのベース端子との間に設けられた第１ダイオードを更に備える
請求項２に記載のバッファ回路。
【請求項１２】
前記入力信号を受け取る端子と、前記第１受信トランジスタのベース端子との間に設けられた受信側抵抗を更に備える
請求項１１に記載のバッファ回路。
【請求項１３】
前記第１受信トランジスタのベース端子と、前記第１クランプトランジスタのベース端子との間に前記第１ダイオードと並列に設けられ、前記第１ダイオードと異なる極性の第２ダイオードを更に備える
請求項１２に記載のバッファ回路。
【請求項１４】
前記第１クランプ電圧を受け取る端子と、前記第１クランプトランジスタのベース端子との間に設けられたクランプ側抵抗を更に備える
請求項１３に記載のバッファ回路。
【請求項１５】
前記第１出力トランジスタおよび前記第２出力トランジスタの接続点における信号を受け取り、当該信号に応じた信号を出力する出力バッファを更に備える
請求項８に記載のバッファ回路。
【請求項１６】
入力信号を増幅して出力する増幅回路であって、
前記入力信号の信号レベルを、与えられるクランプ電圧に応じて制限するバッファ回路と、
前記バッファ回路が出力する信号を増幅して出力する増幅器と
を備え、
前記バッファ回路は、
前記入力信号をベース端子に受け取る第１受信トランジスタと、
エミッタ端子およびコレクタ端子が前記第１受信トランジスタの対応する端子に接続され、前記バッファ回路が出力する信号レベルを制限する第１クランプ電圧をベース端子に受け取る、前記第１受信トランジスタと同一極性の第１クランプトランジスタと、
前記第１受信トランジスタおよび前記第１クランプトランジスタに対して共通に設けられ、前記第１受信トランジスタおよび前記第１クランプトランジスタに流れるエミッタ電流の総量を規定する第１電流規定部と
を有し、
前記バッファ回路は、前記第１受信トランジスタのエミッタ電圧に応じた出力信号を出力する増幅回路。
【請求項１７】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスが出力する信号を増幅する増幅回路と、
前記増幅回路が出力する信号を測定する測定部と、
前記測定部における測定結果に基づいて、前記被試験デバイスの良否を判定する判定部と
を備え、
前記増幅回路は、
前記被試験デバイスから与えられる入力信号の信号レベルを、与えられるクランプ電圧に応じて制限するバッファ回路と、
前記バッファ回路が出力する信号を増幅して出力する増幅器と
を有し、
前記バッファ回路は、
前記入力信号をベース端子に受け取る第１受信トランジスタと、
エミッタ端子およびコレクタ端子が前記第１受信トランジスタの対応する端子に接続され、前記バッファ回路が出力する信号レベルを制限する第１クランプ電圧をベース端子に受け取る、前記第１受信トランジスタと同一極性の第１クランプトランジスタと、
前記第１受信トランジスタおよび前記第１クランプトランジスタに対して共通に設けられ、前記第１受信トランジスタおよび前記第１クランプトランジスタに流れるエミッタ電流の総量を規定する第１電流規定部と
を含み、
前記バッファ回路は、前記第１受信トランジスタのエミッタ電圧に応じた出力信号を出力する試験装置。
【請求項１】
入力信号に応じた信号を出力するバッファ回路であって、
前記入力信号をベース端子に受け取る第１受信トランジスタと、
エミッタ端子およびコレクタ端子が前記第１受信トランジスタの対応する端子に接続され、前記バッファ回路が出力する信号レベルを制限する第１クランプ電圧をベース端子に受け取る、前記第１受信トランジスタと同一極性の第１クランプトランジスタと、
前記第１受信トランジスタおよび前記第１クランプトランジスタに対して共通に設けられ、前記第１受信トランジスタおよび前記第１クランプトランジスタに流れるエミッタ電流の総量を規定する第１電流規定部と
を備え、
前記第１受信トランジスタのエミッタ電圧に応じた出力信号を出力するバッファ回路。
【請求項２】
ベース端子が前記第１受信トランジスタのエミッタ端子および前記第１クランプトランジスタのエミッタ端子と接続され、ベース端子に受け取る信号に応じた前記出力信号を出力する、前記第１受信トランジスタおよび前記第１クランプトランジスタとは異なる極性の第１出力トランジスタを更に備える
請求項１に記載のバッファ回路。
【請求項３】
前記第１受信トランジスタは、前記入力信号の信号レベルが、前記第１クランプ電圧で規定される範囲内の場合に、前記入力信号に応じた信号レベルを有する信号を出力し、
前記第１クランプトランジスタは、前記入力信号の信号レベルが、前記第１クランプ電圧で規定される範囲外の場合に、前記第１クランプ電圧に応じた信号レベルを有する信号を出力する
請求項２に記載のバッファ回路。
【請求項４】
前記第１受信トランジスタは、前記入力信号の信号レベルに対して、ベースエミッタ間電圧を加算または減算した信号レベルの信号をエミッタ端子に生成し、
前記第１クランプトランジスタは、前記第１クランプ電圧に対して、ベースエミッタ間電圧を加算または減算した信号レベルの信号をエミッタ端子に生成し、
前記第１出力トランジスタは、ベース端子に受け取った信号の信号レベルに対して、ベースエミッタ間電圧を減算または加算した信号レベルの前記出力信号を出力する
請求項３に記載のバッファ回路。
【請求項５】
前記第１受信トランジスタ、前記第１クランプトランジスタ、および前記第１出力トランジスタのベースエミッタ間電圧は略等しい
請求項４に記載のバッファ回路。
【請求項６】
前記第１受信トランジスタと並列に設けられ、前記入力信号をベース端子に受け取る、前記第１受信トランジスタとは異なる極性の第２受信トランジスタと、
エミッタ端子およびコレクタ端子が前記第２受信トランジスタの対応する端子に接続され、ベース端子に前記第１クランプ電圧より小さい第２クランプ電圧を受け取る、前記第２受信トランジスタと同一極性の第２クランプトランジスタと、
前記第２受信トランジスタおよび前記第２クランプトランジスタに対して共通に設けられ、前記第２受信トランジスタおよび前記第２クランプトランジスタに流れるエミッタ電流の総量を規定する第２電流規定部と、
ベース端子が前記第２受信トランジスタのエミッタ端子および前記第２クランプトランジスタのエミッタ端子と接続され、ベース端子に受け取る信号に応じた出力信号を出力する、前記第２受信トランジスタおよび前記第２クランプトランジスタとは異なる極性の第２出力トランジスタと
を更に備える
請求項４に記載のバッファ回路。
【請求項７】
前記第１受信トランジスタは、前記入力信号の信号レベルが、前記第１クランプ電圧以下の場合に、前記入力信号の信号レベルに対してベースエミッタ間電圧を加算した信号レベルの信号を出力し、
前記第１クランプトランジスタは、前記入力信号の信号レベルが、前記第１クランプ電圧より大きい場合に、前記第１クランプ電圧に対してベースエミッタ間電圧を加算した信号レベルの信号を出力し、
前記第１出力トランジスタは、ベース端子に受け取った信号の信号レベルに対してベースエミッタ間電圧を減算した信号レベルの信号を出力し、
前記第２受信トランジスタは、前記入力信号の信号レベルが、前記第２クランプ電圧以上の場合に、前記入力信号の信号レベルに対してベースエミッタ間電圧を減算した信号レベルの信号を出力し、
前記第２クランプトランジスタは、前記入力信号の信号レベルが、前記第２クランプ電圧より小さい場合に、前記第２クランプ電圧に対してベースエミッタ間電圧を減算した信号レベルの信号を出力し、
前記第２出力トランジスタは、ベース端子に受け取った信号の信号レベルに対してベースエミッタ間電圧を加算した信号レベルの信号を出力する
請求項６に記載のバッファ回路。
【請求項８】
前記第１出力トランジスタのエミッタ端子と、前記第２出力トランジスタのエミッタ端子とが接続され、前記バッファ回路は、２つの当該エミッタ端子の接続点における信号を出力する
請求項６に記載のバッファ回路。
【請求項９】
前記第１出力トランジスタのエミッタ端子と、前記第２クランプトランジスタのベース端子との間に設けられた第１動作バイアス抵抗と、
前記第２出力トランジスタのエミッタ端子と、前記第１クランプトランジスタのベース端子との間に設けられた第２動作バイアス抵抗と
を更に備える請求項６に記載のバッファ回路。
【請求項１０】
前記第１出力トランジスタのエミッタ端子、および前記第２出力トランジスタのエミッタ端子を、前記第１クランプ電圧および前記第２クランプ電圧の間の電位に接続する共通動作バイアス抵抗を更に備える
請求項６に記載のバッファ回路。
【請求項１１】
前記第１受信トランジスタのベース端子と、前記第１クランプトランジスタのベース端子との間に設けられた第１ダイオードを更に備える
請求項２に記載のバッファ回路。
【請求項１２】
前記入力信号を受け取る端子と、前記第１受信トランジスタのベース端子との間に設けられた受信側抵抗を更に備える
請求項１１に記載のバッファ回路。
【請求項１３】
前記第１受信トランジスタのベース端子と、前記第１クランプトランジスタのベース端子との間に前記第１ダイオードと並列に設けられ、前記第１ダイオードと異なる極性の第２ダイオードを更に備える
請求項１２に記載のバッファ回路。
【請求項１４】
前記第１クランプ電圧を受け取る端子と、前記第１クランプトランジスタのベース端子との間に設けられたクランプ側抵抗を更に備える
請求項１３に記載のバッファ回路。
【請求項１５】
前記第１出力トランジスタおよび前記第２出力トランジスタの接続点における信号を受け取り、当該信号に応じた信号を出力する出力バッファを更に備える
請求項８に記載のバッファ回路。
【請求項１６】
入力信号を増幅して出力する増幅回路であって、
前記入力信号の信号レベルを、与えられるクランプ電圧に応じて制限するバッファ回路と、
前記バッファ回路が出力する信号を増幅して出力する増幅器と
を備え、
前記バッファ回路は、
前記入力信号をベース端子に受け取る第１受信トランジスタと、
エミッタ端子およびコレクタ端子が前記第１受信トランジスタの対応する端子に接続され、前記バッファ回路が出力する信号レベルを制限する第１クランプ電圧をベース端子に受け取る、前記第１受信トランジスタと同一極性の第１クランプトランジスタと、
前記第１受信トランジスタおよび前記第１クランプトランジスタに対して共通に設けられ、前記第１受信トランジスタおよび前記第１クランプトランジスタに流れるエミッタ電流の総量を規定する第１電流規定部と
を有し、
前記バッファ回路は、前記第１受信トランジスタのエミッタ電圧に応じた出力信号を出力する増幅回路。
【請求項１７】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスが出力する信号を増幅する増幅回路と、
前記増幅回路が出力する信号を測定する測定部と、
前記測定部における測定結果に基づいて、前記被試験デバイスの良否を判定する判定部と
を備え、
前記増幅回路は、
前記被試験デバイスから与えられる入力信号の信号レベルを、与えられるクランプ電圧に応じて制限するバッファ回路と、
前記バッファ回路が出力する信号を増幅して出力する増幅器と
を有し、
前記バッファ回路は、
前記入力信号をベース端子に受け取る第１受信トランジスタと、
エミッタ端子およびコレクタ端子が前記第１受信トランジスタの対応する端子に接続され、前記バッファ回路が出力する信号レベルを制限する第１クランプ電圧をベース端子に受け取る、前記第１受信トランジスタと同一極性の第１クランプトランジスタと、
前記第１受信トランジスタおよび前記第１クランプトランジスタに対して共通に設けられ、前記第１受信トランジスタおよび前記第１クランプトランジスタに流れるエミッタ電流の総量を規定する第１電流規定部と
を含み、
前記バッファ回路は、前記第１受信トランジスタのエミッタ電圧に応じた出力信号を出力する試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−３３７２６（Ｐ２００９−３３７２６Ａ）
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願番号】特願２００８−１５１０２１（Ｐ２００８−１５１０２１）
【出願日】平成２０年６月９日（２００８．６．９）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願日】平成２０年６月９日（２００８．６．９）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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