パルス発生回路およびUWB通信装置
【課題】素子性能限界に近い超広帯域超高周波でスカート特性の良いバンドパスフィルタが必要であった。
【解決手段】起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di}を発生する回路と、所定の電気量の電気エネルギーを供給する複数の電源{Ej}と前記信号{Di}の少なくとも一部の信号の論理関数値によって所定順序で前記出力端子に前記電源{Ej}を順次切り替えて接続するスイッチ回路と、を含んでパルス発生回路を構成する。
【解決手段】起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di}を発生する回路と、所定の電気量の電気エネルギーを供給する複数の電源{Ej}と前記信号{Di}の少なくとも一部の信号の論理関数値によって所定順序で前記出力端子に前記電源{Ej}を順次切り替えて接続するスイッチ回路と、を含んでパルス発生回路を構成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、UWB(Ultra Wide Band)通信に適するパルスを発生するパルス発生回路およびUWB通信装置に関する。
【背景技術】
【0002】
UWB通信は、非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には、従来のスペクトル拡散による方法や直交周波数分割多重(OFDM)がある。しかしながら、UWBは、非常に短時間のパルスを利用した、更に広帯域の通信方式であり、インパルスラジオ(IR)方式の通信とも呼ばれている。IR方式では、従来の変調によらない時間軸操作のみで変復調が可能であり、回路の簡略化や低消費電力化が期待できるとされている(特許文献1、2、3参照)。
【0003】
ここで、IR方式に使用されるパルス波形について図面を参照して簡単に説明する。
【0004】
図17(a)に示すようなパルス幅PD、周期TPのパルス列は、良く知られている通りで、そのパルス列の周波数スペクトルは、図17(b)に示すように、エンベロープがBW=1/PDの周波数で最初の零点を持つsinc関数である。
【0005】
この図17(b)に示すようなパルスの場合は、スペクトルが直流からBWまで広がるため使いづらく、図17(d)に示すようなスペクトルの中心周波数f0が高いところにあるパルスが好まれる。このパルス波形は、図17(a)のパルスで周波数f0=1/(2PW)の矩形波を切り取って周波数スペクトルを高いほうに移動したものである。ただしこの波形は図17(c)に一点鎖線1301に示すような直流(DC)成分を含み、正確には同図(d)に示すような理想的なスペクトルを持たない。
【0006】
このような理想的スペクトルを持つ波形は、同図(e)に示す。この波形は、同図(a)のパルスを搬送周波数f0の正弦波で乗算した波形である。また、同図(f)は、同図(a)のパルスを搬送周波数f0の矩形波で乗算した波形であり、デジタル回路での発生が容易である。デジタル回路といってもパルス幅が狭いため、このような角張った波形が生成されることはなく、同図(e)のような波形を得ることが出来る。UWB通信に理想的なパルス波形はほかにもいろいろ考案されており、ここに示した波形とは異なっているが、発生方法が簡単なために多用される。
【0007】
(従来例1)
図12は図17(c)に示すパルスを発生する従来の回路例である(非特許文献1参照)。2つのインバータ1001,1002及び否定論理和回路(NOR)1003は、NOR回路1003のもう一方の入力Ciが偽(L:ローレベル)となったとき、3段のリング発振回路を構成する。即ち、図13に示すタイム図のように、CiがLの間だけ発振し、NOR回路1003の出力NRとインバータ1001,1002の出力N1,N2は、それぞれ時間tdずつ遅れて変化が伝播していく。
【0008】
ここで簡単のためにNOR回路1003及びインバータ1001,1002の立ち上がり時間、立下り時間はすべて等しいと仮定した。従ってこの回路で発生するパルス幅(図17(c)におけるPW)は3tdとなる。即ち、回路を構成する素子の遅延時間の3倍が、発生可能な最も短いパルス幅となり、これがこの回路によって発生できる最も細いパルスの上限となる。
【0009】
(従来例2)
上述の回路よりも更に細いパルスを発生する回路として、以下のような回路が考案されている。また、上述の従来の回路で発生できるパルスはDC成分を含む。発生パルスにDC成分を含まない図17(e)、(f)のようなパルスの発生回路として、図14に示すような回路がある。この回路の動作は説明するために図15にタイム図を掲げる。
【0010】
図14において、遅延回路(インバータ)1100〜1109は、10段のインバータを縦続接続し構成する。インバータ各段内部の構成は、図16を参照して後述する。
【0011】
端子1133に入力されたパルスD0は、図15の(b)〜(l)に示すように、1段毎に時間tdずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。即ち、入力端子1133に印加される信号を正論理とするとi段目には
iが奇数のとき XDi
iが偶数のとき Di
が出力される。尚、Xは信号の否定論理を表し信号名に前置する記号である。
【0012】
NチャネルMOSトランジスタ1113および1112は、それぞれ遅延回路の1段目の出力XD1と2段目の出力D2が高いときに導通してパルス出力端子1130(図中PulseOutと表記)を第1の電位レベル1129(V1)に接続する。次に、PチャネルMOSトランジスタ1111および1110は、それぞれ遅延回路の2段目の出力D2と3段目の出力XD3が低い(即ち、D2の否定論理とD3の両方が高い(論理積が真の))ときに導通してパルス出力端子1130を第2の電位レベル1126(V2)に接続する。
【0013】
同様にNチャネルMOSトランジスタ1116,1117,1120,1121,1124および1125は、それぞれ遅延回路のi−1段目の出力XDi−1とi段目の出力Diが高いとき、即ち、XDi−1とDiの論理積が真のときに導通してパルス出力端子1130を第1の電位レベルV1に接続する。ここで、iは偶数である。次に、PチャネルMOSトランジスタ1114,1115,1118,1119,1122および1123は、それぞれ遅延回路のi段目の出力Diとi+1段目の出力XDi+1が低いとき、即ち、Diの否定XDiとXDi+1の否定論理であるDi+1の論理積が真のとき、導通してパルス出力端子1130を第2の電位レベルV2に接続する。
【0014】
以上のような動作によって図15の(m)に示すパルス波形が得られ、図17(e)または(f)に示すようなパルス波形を生成することができる。
【0015】
ここで、第1および第2の電位レベルは、それぞれ回路を構成する集積回路の負側および正側の電源電位VSS,VDDを使用することが可能であるが、他の任意の電位に設定しても良い。
【0016】
PチャネルMOSトランジスタ1127およびNチャネルMOSトランジスタ1128は、MOS抵抗であって、第1、第2の電位V1,V2を分割しMOSトランジスタ1110〜1125のスイッチ回路が上記第1、第2の電位V1,V2のいずれにも接続しないときに出力端子1130の電位(V0)を設定する。通常は、N,Pチャネルトランジスタの常数の対称性を保って、この電位がV1,V2の中間の値になるように設計する。またトランジスタ1131,1132は図15に示す時間t9、すなわち発生パルスの後縁で電位をV0に引き戻す働きをする。トランジスタ1127および1128によっても電位V0に引き戻されるが、これらのトランジスタは、オン抵抗が高いため、V0に達するまでに時間がかかり正しいパルスを発生できない。トランジスタ1131および1132は、出力端子1130の負荷容量に充電されている電荷を放電してパルス出力端子1130の電位を電位V1にしようとする。したがって、トランジスタ1131および1132のオン抵抗を調節する、あるいは遅延回路1109の遅延量を短く調節し時間t9において、ちょうど電位がV0となるように設計する。
【0017】
図16は遅延回路を構成するインバータ1100〜1109の内部を示す図である。PチャネルMOSトランジスタ1202とNチャネルMOSトランジスタ1203は、インバータ回路を構成し、端子1208に入力された信号は、遅延時間tdをともなって端子1210から反転され出力されて次段の遅延回路入力1210となる。とともに上記トランジスタ1202,1203による遅延回路の遅延量を大きくしないように小さなバッファ回路1205を通じてとりだし、更に、バッファ回路1206によって出力1211が取り出され、図14のスイッチングトランジスタ1110〜1125および1131,1132を駆動する。なお、図14ではバッファ回路1205,1206は省略している。
【0018】
NチャネルMOSトランジスタ1204は、上記インバータを構成するトランジスタ1203のソースに直列に挿入され負側電源に接続され、またPチャネルトランジスタ1201は、インバータを構成するトランジスタ1202のソースに直列に挿入され正側電源VDD1217に接続される。
【0019】
これらのトランジスタ1201および1204のゲートソース間電圧Vbp,Vbnを制御することによりインバータに流入する電源電流を制御することができる。通常VbpおよびVbnは、遅延回路出力の立ち上がり、立ち下りの対称性を保つためにその絶対値が等しくなるように制御される。この制御によってインバータの動作速度の制御が可能となり、tdをコントロールすることができる。目的の周波数スペクトルをもつパルスを発生するためには、Pw=tdとなるように端子1207および1209の電圧を制御すればよい。
【0020】
(従来例3)
UWB通信では、このようにして発生されたパルスを送信機のみでなく、受信機においても受信信号と相関を計算するためのテンプレートパルスとして使用される。受信機においては、差動型の信号処理が行われることが多く、図17(g)に示すような位相の反転した2つの信号が必要になることも多い。差動のパルス信号は、送信機においても平衡型のアンテナを駆動する際などに有効である。受信回路においては、さらに、同相と直交の位相が90度異なったいわゆるIQ信号が必要なことも多い。
【0021】
非特許文献2には、平衡型のパルスを発生するための回路が提示されている。この回路では、差動式の遅延回路を何段か縦続接続して、論理回路によって遅延回路1段の遅延量に相当するパルス幅のパルス列を作りだす回路である。同文献には、遅延回路に入力する信号の立ち上がり、および立ち下りの両方でパルス起動することができ、これによって低消費電力化の可能性や遅延回路を1段おきに使うことによってIQ信号発生の可能性も示唆されている。
【0022】
【特許文献1】米国特許第6421389号明細書
【特許文献2】米国特許第2003/0108133A1号明細書
【特許文献3】米国特許第2001/0033576号明細書
【非特許文献1】A CMOS IMPULSE RADIO ULTRA−WIDEBAND TRANCEIVER FOR 1Mb/s DATA COMMUNICATION AND ±2.5cmRANGE FINDINGS (T.Terada et.al、 2005 Symposium on VLSI Circuits Digest of Technical Papers、pp.30−33)
【非特許文献2】A Low−Power Template Generator for Coherent Impulse−Radio Ultra Wide−Band Receivers (Jose Luis et.al、Proceedings IEEE ICUWB, 2006 pp97−102)
【発明の開示】
【発明が解決しようとする課題】
【0023】
上述した従来のパルス発生回路は、簡単な回路構成ながらUWB通信に必要な超高周波超広帯域のパルスを正確に発生することができる。回路を構成する素子性能の限界程度の細いパルス発生が可能である。
【0024】
しかしながら、よく知られるように、また図17で説明したように、従来の上記のような回路で発せされたパルスのスペクトル特性は、sinc関数でありサイドローブが非常に広く、通信用としてこの回路によって発生されたパルスを用いるには何らかの帯域制限をする必要があった。従来はフィルタによってこの帯域制限を行うことによって使用していた。
【0025】
しかし、このフィルタは、素子性能限界に近い超広帯域超高周波でスカート特性の良いバンドパスフィルタが必要であり、その構成は容易ではなかった。
【0026】
そこで本発明の目的は、上記に述べた従来の回路の課題を解決し、従来の回路と同様の簡単な回路でかつ低消費電力で帯域制限された正確な短パルスの発生回路を具現し、フィルタを使用せずに目的のパルスを得ることにある。
【課題を解決するための手段】
【0027】
上記課題を解決するべく、本願では次に列記するような技術を提案する。
【0028】
[適用例1]
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、 該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di|iは所定範囲の整数}を発生する回路と、
所定の電気量の電気エネルギーを供給する複数の電源{Ej|jは整数}と、
前記信号{Di}の少なくとも一部の信号の論理関数値によって所定順序で前記出力端子に前記電源{Ej}を順次切り替えて接続するスイッチ回路と、
を備えていることを特徴とするパルス発生回路。
【0029】
適用例1のパルス発生回路によれば、パルスは、上記スイッチ回路によって上記複数の電源の出力に順次切替を行うことによって発生される。なお、ここで{Di|iは所定範囲の整数}、{Ej|jは整数}は、集合論で使われる集合を表す記号である。{*|**}の記法で”|”の前半が集合の要素を表し、後半がその説明である。後半は省略が可能である。複数の電源{Ej}を有し、{Di}の論理によって出力に接続されるEiを切り替える。ゆえに、該複数の電源{Ej}の出力値の設定によって出力パルスの周波数スペクトルを変更することができる。該電源{Ej}の設定値によってスペクトルのサイドローブが小さくなるように設定することが可能である。これによって簡単な回路構成で帯域制限されたパルスの発生が可能となる。本発明の上記構成によれば、パルスの帯域を制限する特別なフィルタを必要とせずその帯域制限することが可能であり、UWB通信装置を構成する上で極めて有用性が高い。
【0030】
[適用例2]
前記所定量の時間差を伴った複数の信号{Di}を発生する回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とする適用例1のパルス発生回路。
【0031】
適用例2のパルス発生回路によれば、スイッチ回路を制御する信号{Di}を発生する上記信号は、従属接続された遅延回路で構成される。これによって、半導体集積回路上でも容易に構成が可能な回路の供給が可能となる。
【0032】
[適用例3]
前記複数の電源{Ej}は出力しようとするパルスのエンベロープのサンプル値を出力電圧とする電圧源であること特徴とする適用例1、2のパルス発生回路。
【0033】
適用例3のパルス発生回路によれば、上記電源{Ej}によって出力パルスのエンベロープを決定することができ、パルスのエンベロープは、その周波数スペクトルに密接に関係する。各電源{Ej}の設定値によって出力パルスのエンベロープの制御が可能となり、周波数スペクトルの広がりの抑制、すなわち帯域制限が可能となる。本発明の上記構成によれば、パルスの帯域を制限する特別なフィルタを必要とせずその帯域制限することが可能であり、UWB通信装置を構成する上で極めて有用性が高い。
【0034】
[適用例4]
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、 該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di|iは所定範囲の整数}を発生する回路と、
前記起動信号から発生しようとするパルスの継続時間に相当するパルス幅の信号を発生するパルス幅信号発生回路と、
前記パルス幅信号発生回路の出力信号の帯域を制限するフィルタ手段と、
前記信号{Di}の少なくとも一部の信号の論理関数値によって交互に前記出力端子を前記フィルタ手段の出力と所定の電源に交互に切り替えて接続するスイッチ回路と、
を備えて構成されることを特徴とするパルス発生回路。
【0035】
適用例4のパルス発生回路によれば、該パルス発生回路は、パルス継続時間に相当するパルス幅の信号を得て該信号を帯域制限し、この信号と所定の電源電位間を{Di}を論理変数とする論理関数に従って切り替える。このような構成の場合、帯域制限のフィルタとしては、ローパスフィルタを用いることができる。しかもその周波数は、出力パルスの中心周波数よりもずっと低いパルス継続時間の逆数の半分程度である。従来の帯域制限のように出力パルスの中心周波数を中心とするような高い動作周波数帯域のバンドパスフィルタを用いる必要が無く構成が容易であり、しかも安定した正確なパルスが得られる。
【0036】
[適用例5]
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、 該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di|iは所定範囲の整数}を発生する回路と、
前記起動信号から発生しようとするパルスの継続時間に相当するパルス幅の互いに相補な2つの信号を発生するパルス幅信号発生回路と、
前記パルス幅信号発生回路のそれぞれの出力信号の帯域を制限する2つのフィルタ手段と、
前記信号{Di}の少なくとも一部の信号の論理関数値によって交互に前記出力端子を前記2つのフィルタ手段の出力を交互に切り替えて接続するスイッチ回路と、
を備えて構成されることを特徴とするパルス発生回路。
【0037】
適用例5のパルス発生回路によれば、該パルス発生回路は、パルス継続時間に相当するパルス幅の相補な2つの信号を得てそれらの信号を帯域制限し、この2つの信号の間を{Di}を論理変数とする論理関数に従って切り替える。このような構成の場合、帯域制限のフィルタとしては、ローパスフィルタを用いることができる。しかもその周波数は、出力パルスの中心周波数よりもずっと低いパルス継続時間の逆数の半分程度である。従来の帯域制限のように出力パルスの中心周波数を中心とするような高い動作周波数帯域のバンドパスフィルタを用いる必要が無く構成が容易であり、しかも安定した正確なパルスが得られる。
【0038】
[適用例6]
前記所定量の時間差を伴った複数の信号{Di}を発生する回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とする適用例4、5のパルス発生回路。
【0039】
適用例6のパルス発生回路によれば、{Di}は、集積回路による構成が容易な遅延回路列によって構成できる。これによって集積回路化が容易であり機器の小型化や高信頼性、低価格化が可能となる。
【0040】
[適用例7]
前記所定量の時間差を伴った複数の信号{Di}を発生する回路は、所定量の遅延量を持つ遅延回路を少なくとも一部に含むリング発振回路にて構成されることを特徴とする適用例4、5のパルス発生回路。
【0041】
適用例7のパルス発生回路によれば、{Di}は、集積回路による構成が容易なリング発振回路によって構成できる。これによって集積回路化が容易であり機器の小型化や高信頼性、低価格化が可能となる。
【0042】
[適用例8]
適用例1〜7の何れかに記載のパルス発生回路を含んで構成されるUWB通信装置。
【0043】
適用例8のUWB通信装置では、適用例1〜7のパルス発生回路によってUWBに特有の極細のしかも正確なパルスを簡単に発生できるので、これらを変調回路や復調回路のテンプレート発生回路として用いることにより、これらの安定した回路方式の適用が可能となり安定で信頼性が高くまた高感度の装置を安価に構成することが可能となる。特に本発明によるパルス発生回路では、素子の性能限界程度程に高周波の正確なパルスを発生することが可能でありその有用性は高い。
【0044】
本発明の実施の形態としてのパルス発生回路は、CMOS集積回路等により構成が可能であり、しかも素子の動作遷移時間程度の細いパルスであっても簡単な回路で、正確なパルス波形のパルス発生が可能である。更に、CMOS集積回路による論理回路で構成することができるので、動作電力の増大なしに簡単にしかもCMOS回路の最高速度で動作させることが構成でき、UWB通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
【発明を実施するための最良の形態】
【0045】
以下に、実施の形態に係るパルス発生回路について図面を参照しながら説明する。
【0046】
まず最初に実施形態で発生しようとするパルスについて図17〜図23を参照しながら説明する。発生しようとしているパルスは図17(e)、(f)に示すようなシングルエンド出力のパルス、または同図(g)に示す互いに位相が180度異なったパルスのペアを帯域制限したパルスである。この帯域制限されたパルスの波形については図18〜23でさらに詳しく後述する。図17(g)は差動出力のパルス信号でありその出力の電位差は同図(e)の波形に等しくなる。差動信号としてその出力電位差に注目すれば、図中にtsで示したパルスの無い期間のDCレベルは同じ値であれば任意の値をとることができる。
【0047】
本明細書では、一例として最小線幅0.18μのCMOS(相補型金属酸化膜半導体)プロセスを用いて容易に実現可能な以下の諸元の波形を発生する場合について説明するが、本発明はこの場合のみに限定されるものではない。
【0048】
パルス間隔:TP=任意
搬送波周波数:f0=4GHz
搬送波パルス幅:Pw=125psec
パルス幅:PD=任意
時間PDの中に含まれるパルス数(フィンガ数):4(PD=フィンガ数×PW)
信号形態:シングルエンド出力、差動出力、および差動出力のIQ信号ペア
【0049】
図18は図17(e)、(g)に示した波形に帯域制限をかけた場合の波形について説明する。図18の波形1401は図17(e)、(g)の帯域制限のかかっていない波形である。例として上記に示した諸元のパルスを図示した。帯域制限をかけるためにパルスの前後縁の波高値を低くしてパルスエンベロープに丸みをつける。波形1402は、最初および最後のパルスのフィンガの波高値を元の波形の半分にした波形であり、また波形1403は最初のフィンガおよび最後のフィンガを元の波形の波高値の1/3、2番目および後ろから2番目のフィンガを元の波形の波高値の2/3とした波形である。
【0050】
図19〜22は、これらの波形のスペクトルを表す図である。図19は、帯域制限なしの波形1401の、図20、21は、それぞれ帯域制限された波形1402,1403のスペクトルを示す。この図は図18に示した単発のパルスを繰り返し周波数200MHzで繰り返したものであり、変調がかかっていないためスペクトルは200MHzごとの線スペクトルとなる。それらの波形のスペクトルの広がりを見ると、メインローブはわずかながら帯域制限されていない波形1401に比較し波形1402,1403の順に広くなっている。これは帯域制限のためにパルス前後縁での波高値を削ったため、透過的にパルス継続時間が短くなったためである。スペクトルのサイドローブを見てみると、帯域制限のためにパルスの前後縁の波高値を削ると明らかに効果があることが分かる。第一サイドローブでは高々数dB程度の違いであるが、この数dBの違いはシステムを組む上では貴重であり効果が大きい。
【0051】
図19〜21は変調をかけていない場合のスペクトルであった。図22に例として波形1403に長さ31のPNコードによってBPM(Bi−Phase Modulation)変調をかけた場合のスペクトルを示す。変調をかけることによって線スペクトルは帯スペクトルとなり、スペクトルの強度も下がる。実際、UWB通信では法規制によってスペクトルの許容上限が決まっており、線スペクトルによってスペクトル強度が上がるのは好ましくなく、実使用においてはディザによって帯スペクトルが生じるような対策が採られている。図23は、このようにディザなどの対策によって帯スペクトルにした場合のスペクトルを知るために例として上記3種の波形の変調なしのスペクトル、長さ31のPNコードによるBPMによって帯スペクトルとした場合のスペクトル分布を示す。なお同図において、線スペクトルはそのピークのみを結ぶ包絡線で示してある。同図において1404,1405,1406はそれぞれ波形1401,1402,1403の変調なしの場合のスペクトル包絡線であり、1407,1408,1809はそれぞれに変調を施したば場合の帯スペクトルを示す。どちらにおいてもパルスの包絡線に丸みをつける、すなわちパルス前後縁の包絡線変化率を小さくすることによってスペクトルのサイドローブを小さくすることが可能であることが分かる。
【0052】
(実施例1)
図1に実施例1を示す。図3にその動作を示すタイム図を掲載する。
【0053】
インバータ遅延回路101〜109の内部構成は、図16に説明した従来の技術に使用されたインバータ遅延回路と同様の構成をとる。インバータ遅延回路の1段あたりの遅延量はPw(本願の例では125ps)となるように調整されているとする。遅延量がこの値をとるとき、上記に示した目的のパルスすなわち搬送波周波数:f0=4GHz(搬送波パルス幅:Pw=125ps)のパルスを発生することができる。インバータ遅延回路101〜109各段出力は、起動信号D0を反転しながら遅延するので、奇数番目を否定論理を表す記号Xを前置してXD1,D2,XD3,・・・,D10と表す。
【0054】
すなわち、端子133に入力されたパルス起動信号D0は、図3のXD1〜D10に示すように、1段毎に時間tdずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち、入力端子133に印加される信号を正論理としiを偶数とするとi段目およびi+1段目には、それぞれXDi−1およびDiが出力される。
【0055】
一点鎖線内は、スイッチアレイ150であって以下のように動作する。Nチャネルトランジスタ112および113は、それぞれD2およびXD1がH(ハイレベル)のとき導通してパルス出力端子130を端子141に接続する。端子141には電圧値VN2の電源が接続されている。すなわち、D2およびXD1の論理積が真のときパルス出力端子には電圧VN2が出力される。
【0056】
Pチャネルトランジスタ111および110は、それぞれD2およびXD3がL(ローレベル)のとき導通してパルス出力端子130を端子142に接続する。端子142には電圧値VP2の電源が接続されている。すなわち、D2およびXD3の論理和が偽のときパルス出力端子には電圧VP2が出力される。
【0057】
同様にNチャネルトランジスタ116および117,120および121,124および125は、それぞれDiおよびXDi-1がH(ハイレベル)のとき導通して、それぞれパルス出力端子130を端子143,145,147に接続する。端子143,145,147には電圧値VNiの電源が接続されている。すなわち、DiおよびXDi−1の論理積が真のときパルス出力端子には電圧VNiが出力される。
【0058】
Pチャネルトランジスタ115および114,119および118,123および122は、それぞれDiおよびXDi+1がL(ローレベル)のとき導通して、それぞれパルス出力端子130を端子144,146,148に接続する。端子144,146,148には電圧値VPiの電源が接続されている。すなわち、DiおよびXDi−1の論理和が偽のときパルス出力端子には電圧VPiが出力される。
【0059】
PチャネルMOSトランジスタ127およびNチャネルMOSトランジスタ128は、MOS抵抗であって、端子126および129に与えられる電位を分割しスイッチトランジスタ110〜125によるスイッチ回路が上記VNi,VPiのいずれにも接続しないときに出力端子130の電位(PulseOut)を設定する。またPチャネルトランジスタ131および132は、XD9およびD10の論理積が真のとき(すなわち発生するパルスの後縁)においてパルス出力端子130の電位をVP8から規定の値に引き戻すために必要である。
【0060】
以上のような動作によってパルス出力端子はtd毎にVNi,VPiに切り替えられる。期間DiおよびXDi−1の論理積が真のときをti-1、DiおよびXDi−1の論理和が偽のときをtiで表せば図3のPulseOutで示すようにパルス出力端子130は
期間ti-1: VNi
期間ti: VPi
に接続される。
【0061】
したがって、VNi,VPiを帯域制限されたパルス波形の包絡線となるように決めておけば発生されるパルスは自動的に帯域制限されたパルスとなる。VNi、VPiの決め方は任意であるので、図18に示したように出力パルスの前後縁の波高値を小さくする以外の設定も可能でありスペクトル特性を自由に設定できる。目的とするスペクトルが与えられると、その逆フーリエ変換が時間軸上の波形となるので、出力パルスのエンベロープ波形は、必要な帯域特性から算出することができこの値によってVNi、VPiを決めれば所望の帯域特性を得ることができる。また、VNi、VPiをガウス関数をサンプリングして決めれば、パルスの時間的広がりと周波数軸上での広がり、すなわち帯域の広がりの両方(両者の積)を理論的に可能な最小値とすることができる。
【0062】
以上述べたように本実施例によれば、従来の回路と同程度の簡単な回路で必要な帯域制限を施したパルスが発生できる。発生されるパルスは、回路素子の動作限界近くの高周波高速であっても特性の良い精密なパルス発生が可能である。
【0063】
(実施例2)
図2に本発明の実施例2を示す。図3は実施例1と共用して、その動作を示すタイム図を掲載する。実施例1で行った説明と同じ素子については図2においても図1と同じ番号を付番して説明を省略する。
【0064】
本実施例で実施例1におけるVPiを接続する端子142,144,146,148を互いに接続して帯域制限フィルタ202の出力信号V2に接続される。また、第1の実施形態におけるVNiを接続する端子141,143,145,147を互いに接続して帯域制限フィルタ203の出力信号V1に接続される。
【0065】
本実施例では、上記信号V1,V2は、以下のようにして生成される。すなわち論理回路201によって生成するパルスのパルス幅に相当する平衡出力のパルス信号Eおよびパルス信号XEを生成する。これらの信号は、インバータ遅延回路の出力から論理E=XD1*D7およびパルス信号XE=XD1+D7によって作られる(図3のE,XE参照、なお同図ではE,XE,PulseOutは図を見やすくするため振幅方向に拡大した図を掲載している)。
【0066】
これらのパルス信号E,XEは互いに論理が逆であり、そのパルス幅は生成するパルスのパルス幅に相当する。該信号X,XEは、帯域を制限するためにそれぞれローパスフィルタ202,203を通して信号V2,V1が生成される。ローパスフィルタ202,203に遅延が伴う場合は、インバータ遅延回路のタップを前のほうに移してタイミングを調整する。図3において、303,304は、上記信号V2,V1である。スイッチトランジスタ110〜125は、実施例1と同様の動作によって上記信号V2,V1間を時間tdおきに切り替えて、図3PulseOutに示すようなパルスの前後縁においては高値が低く、帯域制限されたパルスを生成する。
【0067】
従来の技術によれば、生成パルスに帯域制限を課すためには出力されたパルスにバンドパスフィルタを使用した。本実施例では、バンドパスフィルタではなく設計のしやすいローパスフィルタを使用する。しかも、その対象とする周波数は従来技術で用いるバンドパスフィルタのパスバンドに比較して数段低く、この事実もフィルタの設計や実装、製造をいっそう容易にする。また、出力パルスは、このローパスフィルタによって帯域制限された信号V1,V2に周波数1/tdの搬送波を乗算することになるので、スペクトル分布も上記搬送波周波数を中心として対称性がよく正確なパルスが生成できる。
【0068】
(実施例3)
図4に実施例3の回路図、図5にその動作を説明するタイム図を示す。
【0069】
同図においてNOR回路403,404,405は遅延回路である。それぞれの出力をQ1,Q2,Q3とする。これらNOR回路403,404,405のそれぞれ2つある入力端子の一方は、それぞれNOR回路405,403,404の出力Q3,Q1,Q2に接続されたリング状回路である。またそれらのNOR回路403,404,405のもう一方の入力端子408,407,406をそれぞれC1,C2,C3とする。スイッチトランジスタ411〜422による回路は、(Q1+Q2)*(Q3+Q1)*(Q2+Q3)が偽のときパルス出力端子Pout410をローパスフィルタ409の出力V1に接続し、またQ3*Q1+Q2*Q3+Q1*Q2が真のときパルス出力端子Pout410をローパスフィルタ424の出力V2に接続する。
【0070】
同図において点線423で囲んだ部分は、(Q1,Q2,Q3)→(Q2,Q3,Q1)、(C1,C2,C3)→(C2,C3,C1)のように入れ替えても元の回路と一致する。このような回路を本願では循環対称回路とよぶ。また論理回路の入出力値を真(H)、偽(L)で表し、回路の論理値の状態を(Q1,Q2,Q3)=(H,L,L)のように略記する。Q1=H,Q2=L,Q3=Lという意味である。
【0071】
いま、(C1,C2,C3)=(H,L,L)であるとすると(Q1,Q2,Q3)=(L,H,L)であり、Pチャネルスイッチトランジスタ417およびPチャネルスイッチトランジスタ418が導通して、パルス出力端子Pout410は信号V1(ローパスフィルタ409の出力)に接続されている。(図5で時間t0の状態)この状態から(C1,C2,C3)=(L,L,L)(同t1)とすると、NOR回路403,404,405は、インバータ3段によるリング発振回路と等価となり発振を開始する。リング発振回路が発振を継続している間は、上記に説明した論理によってスイッチトランジスタ411〜422が動作してNOR回路403,404,405の1段あたりの遅延量td毎にパルス出力端子Pout410に信号V1,すなわちローパスフィルタ409の出力、および信号V2,すなわちローパスフィルタ424の出力に切り替え目的のパルスを生成する。
【0072】
実際にはこれらのスイッチトランジスタが切替を行う時間は非常に短いため負荷容量や浮遊容量を十分に充電しないうちに切り替えられることになる。従って図3で模式的に示したPulseOutのような角ばった波形とはならずに、図5のような丸みを帯びた波形が出力される。図5のほうがより現実に近い波形を描いている。
【0073】
つづいて(C1,C2,C3)のいずれかひとつをHに設定するとリング発振回路は発振を停止してパルスの出力は停止され、このときスイッチトランジスタ413および414,417および418,421および422の何れかが同時に導通してパルス出力端子Pout410の電位はV1、すなわちローパスフィルタ409の出力電位となり停止する(図5の時間t15)。すなわちこの回路では任意長の継続時間を持つパルスの発生が可能である。
【0074】
従って、静止状態のV1の値は適切に選択する必要がある。静止状態、すなわち図5において時間t0より前では信号E,XEの値をVcとして、このときローパスフィルタ409,424の出力電位すなわちV1,V2はVcとなるようにする。パルスを出力するときの信号Eの電位レベルを上記Vcよりも高い電位Vpに、またXEをVcよりも低い電位Vnに設定しVc=(Vp+Vn)/2となるように設定すれば、得られるパルスは、DC成分を含まない正確なパルスとなる。なお、静止状態では本実施例ではPチャネルのスイッチトランジスタによって出力の電位はV1(=Vc)としようとしているが、P,Nチャネルの不均衡から出力波形に歪を生じる場合は、Vc,Vp,Vnを適当に調整して修正することができる。
【0075】
論理回路402は、起動信号端子401に入力されるパルス起動信号C0を受けてパルス発生を起動すべく(C1,C2,C3)を(L,L,L)設定しリング発振回路の発振を開始させてパルスを発生させる。所定のパルス長となった時点で再度(C1,C2,C3)に信号を出力してリング発振回路の発振を停止させてパルス発生を止める。論理回路402は、同時にパルス継続時間に相当する時間幅の差動信号E,XEをローパスフィルタ409,424に出力する。ローパスフィルタ409,424が出力に遅延を伴う場合は、それを補償すべく、該遅延時間分だけ早く発生させることは改めて言う必要は無いだろう。
【0076】
(C1,C2,C3)は、(L,L,L)のときはパルス発生の動作時であり、それ以外の場合はすべてパルス発生の動作は停止される。従って、(C1,C2,C3)の制御は、かなり自由度があるように思えるがそうではない。(C1,C2,C3)のうちの何れかひとつの端子のみを使用して回路を制御したときは、パルスフィンガ数が、本実施例のように、3段のリング発振回路を構成してなるときは3の倍数に限定されてしまう。
【0077】
いま、初期値として論理回路402が(C1,C2,C3)=(H,L,L)を出力していたとする。このとき(Q1,Q2,Q3)=(L、H、L)である。この状態でパルス起動信号C0が端子401に入力されると論理回路402は(C1,C2,C3)=(L,L,L)を発生させる。
【0078】
これに伴いNOR回路403,404,405により構成されるリング発振回路は、発振を開始し、端子Pout410からパルスの出力を開始する。所望のフィンガ数のパルスを得るために論理回路402は、(C1,C2,C3)に信号を設定する。即ち、図5で例示したように、例えばフィンガ数が3n+1(nは整数)のパルスを発生する場合、論理回路402は、Q1,Q2,Q3の状態を監視しQ3がLとなったとき、(C1,C2,C3)=(L,L,H)を出力しパルスの発生を終了させる。
【0079】
論理回路402はこの状態を保持し、次にパルス起動信号C0が端子401に入力されるのを待つ。先ほどの初期状態では(C1,C2,C3)=(H,L,L)でパルス起動信号C0を待っていたが、今度は(C1,C2,C3)=(L,L,H)の状態でC0を待つことになる。回路は循環対称回路であるので、C1,C2,C3をそれぞれC2,C3,C1に入れ替えて考えれば以下の動作は同じになる。
【0080】
即ち、この状態で次のC0が入力された場合、論理回路402は、(C1,C2,C3)=(L,L,L)を発生させパルスの発生を開始し、Q1がLとなったとき(C1,C2,C3)=(L,H,L)を出力しパルスの発生を終了させれば、同じパルスフィンガ数のパルスが発生できる。
【0081】
このように、回路の対称性を利用すると制御が容易となり、また論理回路402も循環対称性を考慮して容易に設計することができる。
【0082】
本実施例によれば、簡単な回路で帯域制限された任意長のUWBパルス信号の発生が可能である。
【0083】
(実施例4)
実施例4は、図17(g)で説明した差動出力のパルス信号に帯域制限を課したパルスを発する回路について本発明に基づいて構成された例を示す。図6はその回路図であり、図8に動作を説明するタイム図を示す。
【0084】
パルスの起動は端子607に入力される起動信号によってなされる。変換回路606は、この起動信号を受け2相の信号に変換する回路であり、差動のインバータ遅延回路605が起動される。
【0085】
差動のインバータ遅延回路605は、各段の遅延素子が図7に示すような回路構成をとることができる。図7は、該遅延回路605の1段あたりの構成例を示す図であり、図16に示したインバータ遅延回路の遅延素子708,709を2列に並べクロスカップルインバータ701で結合したものである。個々の回路についてはすでに説明されているので、図16と同じ番号を付してその動作の説明は省略する。
【0086】
遅延素子708,709のおのおのの入力端子1208は、i番目において入力端子Di702,XDi703となって互いに逆位相の信号で駆動される。おのおのの出力1210は、XDi+1 704,Di+1 705となって次段の遅延素子に接続されるとともに、小さいバッファ回路1205にて信号を抜き取り続いて大きなバッファ回路1206によって駆動能力を高めそれぞれスイッチアレイを駆動する信号の出力端子706,707となる。以下の説明では、バッファ回路1205,1206の遅れを伴うがこれらのバッファ回路は省略し、スイッチアレイを駆動する信号の信号名は、同じXDi+1およびDi+1を使うものとする。
【0087】
変換回路606によって差動のインバータ遅延回路605が位相の反転した信号D0,XD0で同時に起動されると、図8に示したXD1,D2,・・・,D10のようにtdの遅れを伴って位相を反転させながら10個の遅延信号が得られるとともに、さらにそれらの信号を反転した10個の遅延信号D1,XD2,・・・・,XD10が得られる。図8では信号D1,XD2,・・・・,XD10は省略されている。
【0088】
スイッチアレイ601,602,603,604の内部の構造は、図1の一点鎖線で囲った部分であるスイッチアレイ150と同じである。すなわちトランジスタ111〜125によるスイッチアレイとおのおの所定の電位VNi、VPi(iは偶数、例として本実施例では2≦i≦8の偶数)が接続された電源端子141〜148から構成される。kを整数とする時、それぞれのゲート端子Gka,Gkbが同時にHのとき、出力端子POはVN2kに接続され、Gkb,Gkcが両方ともLのとき、出力端子POはVP2kに接続される。それぞれのスイッチアレイは、表1に示すように接続されている。
【0089】
【表1】
【0090】
表1に示す接続によってスイッチアレイ601は、D9およびD2が同時にHのときすなわちD9およびD2の論理積が真のとき(図8で期間t9から期間xt1まで)およびXDi−1とDiの論理積が真のときすなわち図8で期間xti-1のときに、パルス出力端子POに電位レベルVNiを出力し、Di−2およびXDi−1が両方ともLのとき、すなわちXDi−2とDi−1の論理積が真のとき(期間xtiのとき)、パルス出力端子POに電位レベルVPiを出力する(図8に付番801で示す。なお各フィンガの波高値はVNi,VPiに比例したものとなるが、図では等波高値で示し波高値は文字で記した)。ここに、iは4≦i≦8の偶数である。
【0091】
同様にスイッチアレイ602は、XD10およびXD3が同時にHのときすなわちXD10およびXD3の論理積が真のとき(図8で期間xt10から期間t2まで)およびDiとXDi+1の論理積が真のときすなわち図8で期間tiのときに、パルス出力端子POに電位レベルVNiを出力し、XDi−1およびDiが両方ともLのとき、すなわちDi−1とXDiの論理積が真のとき(期間xti+1のとき)、パルス出力端子POに電位レベルVPiを出力する(図8に付番802で示す。なお各フィンガの波高値はVNi,VPiに比例したものとなるが、図では等波高値で示し波高値は文字で記した)。ここに、iは4≦i≦8の偶数である。
【0092】
またスイッチアレイ603はXD9およびXD2が同時にHのときすなわちXD9およびXD2の論理積が真のとき(図8で期間xt9から期間t1まで)およびDi−1とXDiの論理積が真のときすなわち図8で期間ti-1のときに、パルス出力端子POに電位レベルVNiを出力し、XDi−2およびDi−1が両方ともLのとき、すなわちDi−2とXDi−1の論理積が真のとき(期間ti-1のとき)、パルス出力端子POに電位レベルVPiを出力する(図8に付番803で示す。なお各フィンガの波高値はVNi,VPiに比例したものとなるが、図では等波高値で示し波高値は文字で記した)。ここに、iは4≦i≦8の偶数である。
【0093】
またスイッチアレイ604はD10およびD3が同時にHのときすなわちD10およびD3の論理積が真のとき(図8で期間t10から期間xt2まで)およびXDiとDi+1の論理積が真のときすなわち図8で期間xtiのときに、パルス出力端子POに電位レベルVNiを出力し、Di−1およびXDiが両方ともLのとき、すなわちXDi−1とDiの論理積が真のとき(期間xtiのとき)、パルス出力端子POに電位レベルVPiを出力する(図8に付番804で示す。なお各フィンガの波高値はVNi,VPiに比例したものとなるが、図では等波高値で示し波高値は文字で記した)。ここに、iは4≦i≦8の偶数である。
【0094】
さらにスイッチアレイ601の出力POとスイッチアレイ603の出力POをワイヤードオア接続して、差動出力の一方のパルス出力端子Poutp611とし、スイッチアレイ602の出力POとスイッチアレイ604の出力POをワイヤードオア接続して、差動出力のもう一方のパルス出力端子Poutm610とする。
【0095】
上記の接続によって出力されるパルスは、スイッチアレイ601,602,603,604内で接続された電源電位の値VNi,VPiを所定の値に設定することによって帯域制限されたものとなる。具体的には出力パルスの前後縁でフィンガの波高値を小さく設定する。本実施例ではVN1,VP1,VN4,VP4の絶対値をVN2,VP2,VN3,VP3の絶対値より小さくなるように設定する。
【0096】
上記では各スイッチアレイ601,602,603,604内で接続する電源電位の値VNi,VPiは共通の値で説明したが、各スイッチアレイ毎に異なる電源電位を設定しても良い。こうすることにより、より設定の自由度が増して木目の細かい設定が可能となる。
【0097】
さらに、{VNi},{VPi}のどちらか一方は共通の電位で設定しても良い。こうすることによって必要な電源数を減らすことができる。この場合でも最終的な差動信号としてPoutp−Poutmを考えるならば、同じように帯域制限された目的のパルスを生成できる。
【0098】
上記のような接続をとる場合、D0の立ち下がりに呼応して(期間xt2〜xt8に)パルス列を発するスイッチアレイ601とXD0の立ち下りに呼応して(期間t2〜t8に)パルス列を発するスイッチアレイ603は回路的にはまったく対称である。また同様にD0の立ち下がりに呼応して(期間xt3〜xt9に)パルス列を発するスイッチアレイ604とXD0の立ち下りに呼応して(期間t3〜t9に)パルス列を発するスイッチアレイ602は回路的にはまったく対称である。すなわち図3においてインバータ遅延回路の名端子名のXDiとDi(iは0≦i≦10の整数)を入れ替えても元の回路に一致する。ゆえにスイッチアレイ601および603、またはスイッチアレイ602および604はD0,XD0の立ち上がりまたは立ち下りに呼応してまったく同一のパルス波形を発生する。少なくとも同一半導体基板上に対称性の良いパターン配置によって回路を作りこめば発生されるパルスは、事実上同一の対称性の良い波形となる。さらにスイッチアレイ602、またはスイッチアレイ604の接続は、接続されるインバータ遅延回路の端子名をDi→XDi−1、またはXDi→Di−1と変更すると、それぞれスイッチアレイ601または603の接続と一致し事実上同一の回路トポロジーとなる。ゆえにそれらの生成するパルス波形はtdだけ発生される時間がずれているが、事実上同一の対称性の良いパルスが発生される。
【0099】
スイッチアレイ601の出力POとスイッチアレイ603の出力POをワイヤードオア接続して、差動出力の一方のパルス出力端子Poutp611とし、スイッチアレイ602の出力POとスイッチアレイ604の出力POをワイヤードオア接続して、差動出力のもう一方のパルス出力端子Poutm610とすることにより、その差Poutp−Poutmは図8に示すような対称性の良いパルスとなる。なお同図では負荷容量を考慮したパルス出力波形は省略したが、重い容量性負荷が接続される場合であってもその対称性は崩れないことは自明であろう。
【0100】
本実施例では実施例1における中間レベルを定めるトランジスタ127,128が不要であり、この部分によって生じるリーク電流をなくすことができ、回路の低消費電力化が可能となる。またトランジスタ131,132のようにtdの半分で駆動されることが望ましいスイッチ素子も無く回路設計が容易となる。さらに実施例1ではインバータ遅延素子の段数が10段必要であったが、本実施例では9段あれば十分であり、わずかながら使用される素子数を減らすことができる(1段目の出力D1,XD1が使用されていないことに注意、1段目は省略が可能である)。
【0101】
なお、上記説明ではインバータ遅延回路の段番号を1から付番しているが、スイッチ切替動作の順序と論理およびVNi,VPiの設定値が重要であって、インバータ遅延回路の各出力は、任意の数字から付番してよい。またiはそれに呼応した所定の範囲の偶数となる。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。
【0102】
また、ブール代数の定理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり、本願の請求項には、これらの等価な回路は当然含まれるべきである。
【0103】
以上述べたように本実施例によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こるたびにパルス発生が可能となる。これによってパルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは、回路素子の動作限界近くの高周波高速であっても対称性の良い精密な帯域制限された差動のパルス発生が可能である。
【0104】
(実施例5)
図9〜図11は実施例1〜4のパルス発生回路を用いた電子装置の要部を説明する図であり、UWB送受信装置に応用した場合の例を示す。
【0105】
UWB送信回路901は図1、図2、図4または図6のパルス発生回路が含まれる。端子903は、起動信号を入力する端子であり、端子904は、送信するデータの入力端子である。端子904に入力される信号に応じて発生されるパルスに変調をかけるが、変調の方法については後述する。
【0106】
実施例4(図6)パルス発生回路の出力端子は2つあり、差動のパルス信号を発する。そのため、このパルス発生回路を使用した送信機は、平衡型のアンテナを駆動することができる。図9では、送信機として平衡型アンテナ902を駆動する場合を例示しているが、実施例1、2または3(図1、図2、図4)のパルス発生回路を用いてシングルエンド出力のパルスを発生させてモノポールアンテナのような不平衡型のアンテナを駆動することもできる。
【0107】
変調の方式としては出力されるパルスの極性を入力端子904に入力される送信データの値に従って切り替え変調するパルスの2相変調(BPM:Bi−Phase Modulation)や、起動信号に遅延回路を接続してその遅延時間を送信データに従って切り替えるパルス位置変調(PPM:Pulse Position Modulation)などが可能である。
【0108】
図10はPPMの変調回路を示す。端子915は、起動信号を入力する端子である。この信号から遅延回路917によって遅延させた信号と、遅延回路917を通さずに遅延させないそのままの信号を生成し、スイッチ919によって選択する。端子916に入力される送信データのビットの値が1か0かによって遅延回路917を通した信号、通さない信号のどちらかを選ぶことにすれば、送信データの値によって、起動信号は、遅延回路の遅延時間シフトすることができPPM変調を行うことができる。
【0109】
図11は変調方式としてBPMを用いる場合である。端子922に入力されるパルス起動信号は、パルス発生回路925の起動端子に入力される。パルス発生回路925には、上記実施例4の回路を使用することができる。パルス発生回路925によって発生されたパルスは、スイッチ926によって切り替えて、端子923に印加される送信データに基づきその極性を反転させる。この操作によって、端子927にはBPM変調された平衡型のパルスが得られる。
【0110】
本実施例のように、UWB送信機のパルス発生回路として本発明によるパルス発生回路を使用すれば、発生されるパルスは、スペクトルの広がりが小さくサイドローブのレベルが低いために、特別なフィルタ等を用いなくても他に与える影響を低減することができる。
【0111】
図9においてアンテナ905以降は受信回路の構成を示す。すなわち受信アンテナ905で受信されたUWBパルス信号は、低雑音増幅回路906で増幅し、I,Qのミキサ回路907,908に入力される。ミキサ回路907,908は、テンプレートパルス発生回路909,929によって発生されたテンプレートパルスとの乗算を行い積分回路(∫)910,911に送る。積分回路910,911では、ミキサ回路907,908で混合(乗算)した信号の高域成分を取り除き復調を行う。判定回路912は、それぞれの信号の強度を見て送信されたビットを判断し元の送信データに戻す。
【0112】
ここでテンプレートパルス発生回路909,929として、本願実施例のパルス発生回路が使用できる。特に実施例4のパルス発生回路は差動のテンプレートパルス発生が可能であり、低雑音増幅回路906やミキサ回路907,908を差動式の回路を使用することを可能とする。差動式の回路は、同相ノイズをキャンセルしまた低電圧動作に適しており低電力低雑音の機器構成に都合が良い。また位相の互いに90度異なるIQのテンプレートパルスを用いることができると、BPMやPPMでも効率の良い受信が可能となる。すなわちBPMやPPMの変調時において、Iチャネルをデータの復調にあてて、Qチャネルをトラッキングに使うなどの方法を取ることが可能である。なぜならQチャネル出力を常に0になるようにテンプレート発生のタイミングを調整すれば、Iチャネルではその出力振幅値が最大となるので、このような制御によって同期検波のトラッキングが可能となる。図9に示すように、2つのテンプレートパルス発生回路909,929を用いてそれを90度位相となるように起動パルスを発生させ起動することによってIQテンプレートパルスの発生が可能である。
【0113】
テンプレートパルス発生回路として本発明による他の回路、すなわち実施例1〜3の回路を用いることももちろん可能である。それらの回路を用いる場合は、低雑音増幅回路906やミキサ回路907,908には不平衡型の回路を用いる。また、IQ2チャネルのテンプレートが必要な場合は、上記同様に実施例1〜3の回路を2つ用いて所定量の時間差で起動すればよい。
【0114】
受信機のテンプレートパルス発生回路で発生されるテンプレートパルスは、空間へエネルギーを放射することを意図したものでないので、帯域制限は必要ないと思われるかもしれない。しかしながら、テンプレートパルスは、送信機で使用したパルスと同一波形のときがもっとも相関値が高くなるため、理想的には受信機のテンプレート発生回路は送信機で使用した回路と同じものを使用すべきである。また、多くの受信機で課題となるスプリアス放射の低減には大いに効果があることは言うまでも無いだろう。
【0115】
本発明によるパルス発生回路は簡単な回路で信号間の振幅などのばらつきが少なく平衡度の良いひずみの少ない信号が発生できる。しかも消費電力が少ない。したがって、本発明のパルス発生回路は、UWB通信装置の高性能化に必要な差動型の信号発生、IQ信号の発生、低歪などのすべての要求仕様を備えている。従って本発明によるパルス発生回路をUWB通信装置に応用すれば高性能な装置を実現できる。
【0116】
また本回路をCMOS集積回路で実現すれば、パルス発生時の遷移時間でしか電力を消費せず、いわゆるアイドリングカレントがない。通信装置に応用した場合は、伝送する情報量(ビットレート)に応じて常に最小の消費電力で作動させることが可能である。
【0117】
(産業上の利用可能性)
以上、各スイッチアレイに接続された電源は電位{VNi},{VPi}を供給する電圧源であるとして説明したが、電流源、あるいは他の電気量を供給する電源であっても良い。
【0118】
本発明は、短パルスを利用するUWB通信に利用すれば、特にその効果が大きい。
【図面の簡単な説明】
【0119】
【図1】本発明のパルス発生回路の実施例を表す図である。
【図2】本発明の他のパルス発生回路の実施例を表す図である。
【図3】本発明の他のパルス発生回路の動作を表すタイム図である。
【図4】本発明のさらに他のパルス発生回路の実施例を表す図である。
【図5】本発明のさらに他のパルス発生回路の動作を表すタイム図である。
【図6】本発明のさらに他のパルス発生回路の実施例を表す図である。
【図7】本発明に使用するインバータ遅延回路を説明する図である。
【図8】本発明のさらに他のパルス発生回路の動作を表すタイム図である。
【図9】本発明に係るUWB通信装置の実施例を表す図である(その1)。
【図10】本発明に係るUWB通信装置の実施例を表す図である(その2)。
【図11】本発明に係るUWB通信装置の実施例を表す図である(その3)。
【図12】従来のパルス発生回路の図である。
【図13】従来のパルス発生回路の動作タイム図である。
【図14】従来の他のパルス発生回路の図である。
【図15】従来の他のパルス発生回路の動作タイム図である。
【図16】インバータ遅延回路を説明する図である。
【図17】本発明で発生しようとするパルスを説明する図である。
【図18】本発明で発生しようとするパルスの波形とスペクトルを説明する図である(その1)。
【図19】本発明で発生しようとするパルスの波形とスペクトルを説明する図である(その2)。
【図20】本発明で発生しようとするパルスの波形とスペクトルを説明する図である(その3)。
【図21】本発明で発生しようとするパルスの波形とスペクトルを説明する図である(その4)。
【図22】本発明で発生しようとするパルスの波形とスペクトルを説明する図である(その5)。
【図23】本発明で発生しようとするパルスの波形とスペクトルを説明する図である(その6)。
【符号の説明】
【0120】
101,101,102,103,104,105,106,107,108,109,707,708…インバータ遅延回路
110,111,112,113,114,115,116,117,118,119,120,121,122,123,124,125,131,132,411,412,413,414,415,416,417,419,420,421,422…トランジスタ
141,142,143,144,145,146,147,148,126,129…電源端子201,402…論理回路
202,203,409,424…ローパスフィルタ
403,404,405…NOR遅延回路
605…差動出力の遅延回路列
150,601,602,603,604…スイッチアレイ
701…クロスカップルインバータ
708,709…インバータ遅延回路
901,909,921,925,929…パルス発生回路
906…低雑音増幅回路
907,908…ミキサ回路。
【技術分野】
【0001】
本発明は、UWB(Ultra Wide Band)通信に適するパルスを発生するパルス発生回路およびUWB通信装置に関する。
【背景技術】
【0002】
UWB通信は、非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には、従来のスペクトル拡散による方法や直交周波数分割多重(OFDM)がある。しかしながら、UWBは、非常に短時間のパルスを利用した、更に広帯域の通信方式であり、インパルスラジオ(IR)方式の通信とも呼ばれている。IR方式では、従来の変調によらない時間軸操作のみで変復調が可能であり、回路の簡略化や低消費電力化が期待できるとされている(特許文献1、2、3参照)。
【0003】
ここで、IR方式に使用されるパルス波形について図面を参照して簡単に説明する。
【0004】
図17(a)に示すようなパルス幅PD、周期TPのパルス列は、良く知られている通りで、そのパルス列の周波数スペクトルは、図17(b)に示すように、エンベロープがBW=1/PDの周波数で最初の零点を持つsinc関数である。
【0005】
この図17(b)に示すようなパルスの場合は、スペクトルが直流からBWまで広がるため使いづらく、図17(d)に示すようなスペクトルの中心周波数f0が高いところにあるパルスが好まれる。このパルス波形は、図17(a)のパルスで周波数f0=1/(2PW)の矩形波を切り取って周波数スペクトルを高いほうに移動したものである。ただしこの波形は図17(c)に一点鎖線1301に示すような直流(DC)成分を含み、正確には同図(d)に示すような理想的なスペクトルを持たない。
【0006】
このような理想的スペクトルを持つ波形は、同図(e)に示す。この波形は、同図(a)のパルスを搬送周波数f0の正弦波で乗算した波形である。また、同図(f)は、同図(a)のパルスを搬送周波数f0の矩形波で乗算した波形であり、デジタル回路での発生が容易である。デジタル回路といってもパルス幅が狭いため、このような角張った波形が生成されることはなく、同図(e)のような波形を得ることが出来る。UWB通信に理想的なパルス波形はほかにもいろいろ考案されており、ここに示した波形とは異なっているが、発生方法が簡単なために多用される。
【0007】
(従来例1)
図12は図17(c)に示すパルスを発生する従来の回路例である(非特許文献1参照)。2つのインバータ1001,1002及び否定論理和回路(NOR)1003は、NOR回路1003のもう一方の入力Ciが偽(L:ローレベル)となったとき、3段のリング発振回路を構成する。即ち、図13に示すタイム図のように、CiがLの間だけ発振し、NOR回路1003の出力NRとインバータ1001,1002の出力N1,N2は、それぞれ時間tdずつ遅れて変化が伝播していく。
【0008】
ここで簡単のためにNOR回路1003及びインバータ1001,1002の立ち上がり時間、立下り時間はすべて等しいと仮定した。従ってこの回路で発生するパルス幅(図17(c)におけるPW)は3tdとなる。即ち、回路を構成する素子の遅延時間の3倍が、発生可能な最も短いパルス幅となり、これがこの回路によって発生できる最も細いパルスの上限となる。
【0009】
(従来例2)
上述の回路よりも更に細いパルスを発生する回路として、以下のような回路が考案されている。また、上述の従来の回路で発生できるパルスはDC成分を含む。発生パルスにDC成分を含まない図17(e)、(f)のようなパルスの発生回路として、図14に示すような回路がある。この回路の動作は説明するために図15にタイム図を掲げる。
【0010】
図14において、遅延回路(インバータ)1100〜1109は、10段のインバータを縦続接続し構成する。インバータ各段内部の構成は、図16を参照して後述する。
【0011】
端子1133に入力されたパルスD0は、図15の(b)〜(l)に示すように、1段毎に時間tdずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。即ち、入力端子1133に印加される信号を正論理とするとi段目には
iが奇数のとき XDi
iが偶数のとき Di
が出力される。尚、Xは信号の否定論理を表し信号名に前置する記号である。
【0012】
NチャネルMOSトランジスタ1113および1112は、それぞれ遅延回路の1段目の出力XD1と2段目の出力D2が高いときに導通してパルス出力端子1130(図中PulseOutと表記)を第1の電位レベル1129(V1)に接続する。次に、PチャネルMOSトランジスタ1111および1110は、それぞれ遅延回路の2段目の出力D2と3段目の出力XD3が低い(即ち、D2の否定論理とD3の両方が高い(論理積が真の))ときに導通してパルス出力端子1130を第2の電位レベル1126(V2)に接続する。
【0013】
同様にNチャネルMOSトランジスタ1116,1117,1120,1121,1124および1125は、それぞれ遅延回路のi−1段目の出力XDi−1とi段目の出力Diが高いとき、即ち、XDi−1とDiの論理積が真のときに導通してパルス出力端子1130を第1の電位レベルV1に接続する。ここで、iは偶数である。次に、PチャネルMOSトランジスタ1114,1115,1118,1119,1122および1123は、それぞれ遅延回路のi段目の出力Diとi+1段目の出力XDi+1が低いとき、即ち、Diの否定XDiとXDi+1の否定論理であるDi+1の論理積が真のとき、導通してパルス出力端子1130を第2の電位レベルV2に接続する。
【0014】
以上のような動作によって図15の(m)に示すパルス波形が得られ、図17(e)または(f)に示すようなパルス波形を生成することができる。
【0015】
ここで、第1および第2の電位レベルは、それぞれ回路を構成する集積回路の負側および正側の電源電位VSS,VDDを使用することが可能であるが、他の任意の電位に設定しても良い。
【0016】
PチャネルMOSトランジスタ1127およびNチャネルMOSトランジスタ1128は、MOS抵抗であって、第1、第2の電位V1,V2を分割しMOSトランジスタ1110〜1125のスイッチ回路が上記第1、第2の電位V1,V2のいずれにも接続しないときに出力端子1130の電位(V0)を設定する。通常は、N,Pチャネルトランジスタの常数の対称性を保って、この電位がV1,V2の中間の値になるように設計する。またトランジスタ1131,1132は図15に示す時間t9、すなわち発生パルスの後縁で電位をV0に引き戻す働きをする。トランジスタ1127および1128によっても電位V0に引き戻されるが、これらのトランジスタは、オン抵抗が高いため、V0に達するまでに時間がかかり正しいパルスを発生できない。トランジスタ1131および1132は、出力端子1130の負荷容量に充電されている電荷を放電してパルス出力端子1130の電位を電位V1にしようとする。したがって、トランジスタ1131および1132のオン抵抗を調節する、あるいは遅延回路1109の遅延量を短く調節し時間t9において、ちょうど電位がV0となるように設計する。
【0017】
図16は遅延回路を構成するインバータ1100〜1109の内部を示す図である。PチャネルMOSトランジスタ1202とNチャネルMOSトランジスタ1203は、インバータ回路を構成し、端子1208に入力された信号は、遅延時間tdをともなって端子1210から反転され出力されて次段の遅延回路入力1210となる。とともに上記トランジスタ1202,1203による遅延回路の遅延量を大きくしないように小さなバッファ回路1205を通じてとりだし、更に、バッファ回路1206によって出力1211が取り出され、図14のスイッチングトランジスタ1110〜1125および1131,1132を駆動する。なお、図14ではバッファ回路1205,1206は省略している。
【0018】
NチャネルMOSトランジスタ1204は、上記インバータを構成するトランジスタ1203のソースに直列に挿入され負側電源に接続され、またPチャネルトランジスタ1201は、インバータを構成するトランジスタ1202のソースに直列に挿入され正側電源VDD1217に接続される。
【0019】
これらのトランジスタ1201および1204のゲートソース間電圧Vbp,Vbnを制御することによりインバータに流入する電源電流を制御することができる。通常VbpおよびVbnは、遅延回路出力の立ち上がり、立ち下りの対称性を保つためにその絶対値が等しくなるように制御される。この制御によってインバータの動作速度の制御が可能となり、tdをコントロールすることができる。目的の周波数スペクトルをもつパルスを発生するためには、Pw=tdとなるように端子1207および1209の電圧を制御すればよい。
【0020】
(従来例3)
UWB通信では、このようにして発生されたパルスを送信機のみでなく、受信機においても受信信号と相関を計算するためのテンプレートパルスとして使用される。受信機においては、差動型の信号処理が行われることが多く、図17(g)に示すような位相の反転した2つの信号が必要になることも多い。差動のパルス信号は、送信機においても平衡型のアンテナを駆動する際などに有効である。受信回路においては、さらに、同相と直交の位相が90度異なったいわゆるIQ信号が必要なことも多い。
【0021】
非特許文献2には、平衡型のパルスを発生するための回路が提示されている。この回路では、差動式の遅延回路を何段か縦続接続して、論理回路によって遅延回路1段の遅延量に相当するパルス幅のパルス列を作りだす回路である。同文献には、遅延回路に入力する信号の立ち上がり、および立ち下りの両方でパルス起動することができ、これによって低消費電力化の可能性や遅延回路を1段おきに使うことによってIQ信号発生の可能性も示唆されている。
【0022】
【特許文献1】米国特許第6421389号明細書
【特許文献2】米国特許第2003/0108133A1号明細書
【特許文献3】米国特許第2001/0033576号明細書
【非特許文献1】A CMOS IMPULSE RADIO ULTRA−WIDEBAND TRANCEIVER FOR 1Mb/s DATA COMMUNICATION AND ±2.5cmRANGE FINDINGS (T.Terada et.al、 2005 Symposium on VLSI Circuits Digest of Technical Papers、pp.30−33)
【非特許文献2】A Low−Power Template Generator for Coherent Impulse−Radio Ultra Wide−Band Receivers (Jose Luis et.al、Proceedings IEEE ICUWB, 2006 pp97−102)
【発明の開示】
【発明が解決しようとする課題】
【0023】
上述した従来のパルス発生回路は、簡単な回路構成ながらUWB通信に必要な超高周波超広帯域のパルスを正確に発生することができる。回路を構成する素子性能の限界程度の細いパルス発生が可能である。
【0024】
しかしながら、よく知られるように、また図17で説明したように、従来の上記のような回路で発せされたパルスのスペクトル特性は、sinc関数でありサイドローブが非常に広く、通信用としてこの回路によって発生されたパルスを用いるには何らかの帯域制限をする必要があった。従来はフィルタによってこの帯域制限を行うことによって使用していた。
【0025】
しかし、このフィルタは、素子性能限界に近い超広帯域超高周波でスカート特性の良いバンドパスフィルタが必要であり、その構成は容易ではなかった。
【0026】
そこで本発明の目的は、上記に述べた従来の回路の課題を解決し、従来の回路と同様の簡単な回路でかつ低消費電力で帯域制限された正確な短パルスの発生回路を具現し、フィルタを使用せずに目的のパルスを得ることにある。
【課題を解決するための手段】
【0027】
上記課題を解決するべく、本願では次に列記するような技術を提案する。
【0028】
[適用例1]
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、 該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di|iは所定範囲の整数}を発生する回路と、
所定の電気量の電気エネルギーを供給する複数の電源{Ej|jは整数}と、
前記信号{Di}の少なくとも一部の信号の論理関数値によって所定順序で前記出力端子に前記電源{Ej}を順次切り替えて接続するスイッチ回路と、
を備えていることを特徴とするパルス発生回路。
【0029】
適用例1のパルス発生回路によれば、パルスは、上記スイッチ回路によって上記複数の電源の出力に順次切替を行うことによって発生される。なお、ここで{Di|iは所定範囲の整数}、{Ej|jは整数}は、集合論で使われる集合を表す記号である。{*|**}の記法で”|”の前半が集合の要素を表し、後半がその説明である。後半は省略が可能である。複数の電源{Ej}を有し、{Di}の論理によって出力に接続されるEiを切り替える。ゆえに、該複数の電源{Ej}の出力値の設定によって出力パルスの周波数スペクトルを変更することができる。該電源{Ej}の設定値によってスペクトルのサイドローブが小さくなるように設定することが可能である。これによって簡単な回路構成で帯域制限されたパルスの発生が可能となる。本発明の上記構成によれば、パルスの帯域を制限する特別なフィルタを必要とせずその帯域制限することが可能であり、UWB通信装置を構成する上で極めて有用性が高い。
【0030】
[適用例2]
前記所定量の時間差を伴った複数の信号{Di}を発生する回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とする適用例1のパルス発生回路。
【0031】
適用例2のパルス発生回路によれば、スイッチ回路を制御する信号{Di}を発生する上記信号は、従属接続された遅延回路で構成される。これによって、半導体集積回路上でも容易に構成が可能な回路の供給が可能となる。
【0032】
[適用例3]
前記複数の電源{Ej}は出力しようとするパルスのエンベロープのサンプル値を出力電圧とする電圧源であること特徴とする適用例1、2のパルス発生回路。
【0033】
適用例3のパルス発生回路によれば、上記電源{Ej}によって出力パルスのエンベロープを決定することができ、パルスのエンベロープは、その周波数スペクトルに密接に関係する。各電源{Ej}の設定値によって出力パルスのエンベロープの制御が可能となり、周波数スペクトルの広がりの抑制、すなわち帯域制限が可能となる。本発明の上記構成によれば、パルスの帯域を制限する特別なフィルタを必要とせずその帯域制限することが可能であり、UWB通信装置を構成する上で極めて有用性が高い。
【0034】
[適用例4]
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、 該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di|iは所定範囲の整数}を発生する回路と、
前記起動信号から発生しようとするパルスの継続時間に相当するパルス幅の信号を発生するパルス幅信号発生回路と、
前記パルス幅信号発生回路の出力信号の帯域を制限するフィルタ手段と、
前記信号{Di}の少なくとも一部の信号の論理関数値によって交互に前記出力端子を前記フィルタ手段の出力と所定の電源に交互に切り替えて接続するスイッチ回路と、
を備えて構成されることを特徴とするパルス発生回路。
【0035】
適用例4のパルス発生回路によれば、該パルス発生回路は、パルス継続時間に相当するパルス幅の信号を得て該信号を帯域制限し、この信号と所定の電源電位間を{Di}を論理変数とする論理関数に従って切り替える。このような構成の場合、帯域制限のフィルタとしては、ローパスフィルタを用いることができる。しかもその周波数は、出力パルスの中心周波数よりもずっと低いパルス継続時間の逆数の半分程度である。従来の帯域制限のように出力パルスの中心周波数を中心とするような高い動作周波数帯域のバンドパスフィルタを用いる必要が無く構成が容易であり、しかも安定した正確なパルスが得られる。
【0036】
[適用例5]
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、 該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di|iは所定範囲の整数}を発生する回路と、
前記起動信号から発生しようとするパルスの継続時間に相当するパルス幅の互いに相補な2つの信号を発生するパルス幅信号発生回路と、
前記パルス幅信号発生回路のそれぞれの出力信号の帯域を制限する2つのフィルタ手段と、
前記信号{Di}の少なくとも一部の信号の論理関数値によって交互に前記出力端子を前記2つのフィルタ手段の出力を交互に切り替えて接続するスイッチ回路と、
を備えて構成されることを特徴とするパルス発生回路。
【0037】
適用例5のパルス発生回路によれば、該パルス発生回路は、パルス継続時間に相当するパルス幅の相補な2つの信号を得てそれらの信号を帯域制限し、この2つの信号の間を{Di}を論理変数とする論理関数に従って切り替える。このような構成の場合、帯域制限のフィルタとしては、ローパスフィルタを用いることができる。しかもその周波数は、出力パルスの中心周波数よりもずっと低いパルス継続時間の逆数の半分程度である。従来の帯域制限のように出力パルスの中心周波数を中心とするような高い動作周波数帯域のバンドパスフィルタを用いる必要が無く構成が容易であり、しかも安定した正確なパルスが得られる。
【0038】
[適用例6]
前記所定量の時間差を伴った複数の信号{Di}を発生する回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とする適用例4、5のパルス発生回路。
【0039】
適用例6のパルス発生回路によれば、{Di}は、集積回路による構成が容易な遅延回路列によって構成できる。これによって集積回路化が容易であり機器の小型化や高信頼性、低価格化が可能となる。
【0040】
[適用例7]
前記所定量の時間差を伴った複数の信号{Di}を発生する回路は、所定量の遅延量を持つ遅延回路を少なくとも一部に含むリング発振回路にて構成されることを特徴とする適用例4、5のパルス発生回路。
【0041】
適用例7のパルス発生回路によれば、{Di}は、集積回路による構成が容易なリング発振回路によって構成できる。これによって集積回路化が容易であり機器の小型化や高信頼性、低価格化が可能となる。
【0042】
[適用例8]
適用例1〜7の何れかに記載のパルス発生回路を含んで構成されるUWB通信装置。
【0043】
適用例8のUWB通信装置では、適用例1〜7のパルス発生回路によってUWBに特有の極細のしかも正確なパルスを簡単に発生できるので、これらを変調回路や復調回路のテンプレート発生回路として用いることにより、これらの安定した回路方式の適用が可能となり安定で信頼性が高くまた高感度の装置を安価に構成することが可能となる。特に本発明によるパルス発生回路では、素子の性能限界程度程に高周波の正確なパルスを発生することが可能でありその有用性は高い。
【0044】
本発明の実施の形態としてのパルス発生回路は、CMOS集積回路等により構成が可能であり、しかも素子の動作遷移時間程度の細いパルスであっても簡単な回路で、正確なパルス波形のパルス発生が可能である。更に、CMOS集積回路による論理回路で構成することができるので、動作電力の増大なしに簡単にしかもCMOS回路の最高速度で動作させることが構成でき、UWB通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
【発明を実施するための最良の形態】
【0045】
以下に、実施の形態に係るパルス発生回路について図面を参照しながら説明する。
【0046】
まず最初に実施形態で発生しようとするパルスについて図17〜図23を参照しながら説明する。発生しようとしているパルスは図17(e)、(f)に示すようなシングルエンド出力のパルス、または同図(g)に示す互いに位相が180度異なったパルスのペアを帯域制限したパルスである。この帯域制限されたパルスの波形については図18〜23でさらに詳しく後述する。図17(g)は差動出力のパルス信号でありその出力の電位差は同図(e)の波形に等しくなる。差動信号としてその出力電位差に注目すれば、図中にtsで示したパルスの無い期間のDCレベルは同じ値であれば任意の値をとることができる。
【0047】
本明細書では、一例として最小線幅0.18μのCMOS(相補型金属酸化膜半導体)プロセスを用いて容易に実現可能な以下の諸元の波形を発生する場合について説明するが、本発明はこの場合のみに限定されるものではない。
【0048】
パルス間隔:TP=任意
搬送波周波数:f0=4GHz
搬送波パルス幅:Pw=125psec
パルス幅:PD=任意
時間PDの中に含まれるパルス数(フィンガ数):4(PD=フィンガ数×PW)
信号形態:シングルエンド出力、差動出力、および差動出力のIQ信号ペア
【0049】
図18は図17(e)、(g)に示した波形に帯域制限をかけた場合の波形について説明する。図18の波形1401は図17(e)、(g)の帯域制限のかかっていない波形である。例として上記に示した諸元のパルスを図示した。帯域制限をかけるためにパルスの前後縁の波高値を低くしてパルスエンベロープに丸みをつける。波形1402は、最初および最後のパルスのフィンガの波高値を元の波形の半分にした波形であり、また波形1403は最初のフィンガおよび最後のフィンガを元の波形の波高値の1/3、2番目および後ろから2番目のフィンガを元の波形の波高値の2/3とした波形である。
【0050】
図19〜22は、これらの波形のスペクトルを表す図である。図19は、帯域制限なしの波形1401の、図20、21は、それぞれ帯域制限された波形1402,1403のスペクトルを示す。この図は図18に示した単発のパルスを繰り返し周波数200MHzで繰り返したものであり、変調がかかっていないためスペクトルは200MHzごとの線スペクトルとなる。それらの波形のスペクトルの広がりを見ると、メインローブはわずかながら帯域制限されていない波形1401に比較し波形1402,1403の順に広くなっている。これは帯域制限のためにパルス前後縁での波高値を削ったため、透過的にパルス継続時間が短くなったためである。スペクトルのサイドローブを見てみると、帯域制限のためにパルスの前後縁の波高値を削ると明らかに効果があることが分かる。第一サイドローブでは高々数dB程度の違いであるが、この数dBの違いはシステムを組む上では貴重であり効果が大きい。
【0051】
図19〜21は変調をかけていない場合のスペクトルであった。図22に例として波形1403に長さ31のPNコードによってBPM(Bi−Phase Modulation)変調をかけた場合のスペクトルを示す。変調をかけることによって線スペクトルは帯スペクトルとなり、スペクトルの強度も下がる。実際、UWB通信では法規制によってスペクトルの許容上限が決まっており、線スペクトルによってスペクトル強度が上がるのは好ましくなく、実使用においてはディザによって帯スペクトルが生じるような対策が採られている。図23は、このようにディザなどの対策によって帯スペクトルにした場合のスペクトルを知るために例として上記3種の波形の変調なしのスペクトル、長さ31のPNコードによるBPMによって帯スペクトルとした場合のスペクトル分布を示す。なお同図において、線スペクトルはそのピークのみを結ぶ包絡線で示してある。同図において1404,1405,1406はそれぞれ波形1401,1402,1403の変調なしの場合のスペクトル包絡線であり、1407,1408,1809はそれぞれに変調を施したば場合の帯スペクトルを示す。どちらにおいてもパルスの包絡線に丸みをつける、すなわちパルス前後縁の包絡線変化率を小さくすることによってスペクトルのサイドローブを小さくすることが可能であることが分かる。
【0052】
(実施例1)
図1に実施例1を示す。図3にその動作を示すタイム図を掲載する。
【0053】
インバータ遅延回路101〜109の内部構成は、図16に説明した従来の技術に使用されたインバータ遅延回路と同様の構成をとる。インバータ遅延回路の1段あたりの遅延量はPw(本願の例では125ps)となるように調整されているとする。遅延量がこの値をとるとき、上記に示した目的のパルスすなわち搬送波周波数:f0=4GHz(搬送波パルス幅:Pw=125ps)のパルスを発生することができる。インバータ遅延回路101〜109各段出力は、起動信号D0を反転しながら遅延するので、奇数番目を否定論理を表す記号Xを前置してXD1,D2,XD3,・・・,D10と表す。
【0054】
すなわち、端子133に入力されたパルス起動信号D0は、図3のXD1〜D10に示すように、1段毎に時間tdずつ遅れてかつロジックが反転されながら遅延回路内を伝播し各段から出力される。すなわち、入力端子133に印加される信号を正論理としiを偶数とするとi段目およびi+1段目には、それぞれXDi−1およびDiが出力される。
【0055】
一点鎖線内は、スイッチアレイ150であって以下のように動作する。Nチャネルトランジスタ112および113は、それぞれD2およびXD1がH(ハイレベル)のとき導通してパルス出力端子130を端子141に接続する。端子141には電圧値VN2の電源が接続されている。すなわち、D2およびXD1の論理積が真のときパルス出力端子には電圧VN2が出力される。
【0056】
Pチャネルトランジスタ111および110は、それぞれD2およびXD3がL(ローレベル)のとき導通してパルス出力端子130を端子142に接続する。端子142には電圧値VP2の電源が接続されている。すなわち、D2およびXD3の論理和が偽のときパルス出力端子には電圧VP2が出力される。
【0057】
同様にNチャネルトランジスタ116および117,120および121,124および125は、それぞれDiおよびXDi-1がH(ハイレベル)のとき導通して、それぞれパルス出力端子130を端子143,145,147に接続する。端子143,145,147には電圧値VNiの電源が接続されている。すなわち、DiおよびXDi−1の論理積が真のときパルス出力端子には電圧VNiが出力される。
【0058】
Pチャネルトランジスタ115および114,119および118,123および122は、それぞれDiおよびXDi+1がL(ローレベル)のとき導通して、それぞれパルス出力端子130を端子144,146,148に接続する。端子144,146,148には電圧値VPiの電源が接続されている。すなわち、DiおよびXDi−1の論理和が偽のときパルス出力端子には電圧VPiが出力される。
【0059】
PチャネルMOSトランジスタ127およびNチャネルMOSトランジスタ128は、MOS抵抗であって、端子126および129に与えられる電位を分割しスイッチトランジスタ110〜125によるスイッチ回路が上記VNi,VPiのいずれにも接続しないときに出力端子130の電位(PulseOut)を設定する。またPチャネルトランジスタ131および132は、XD9およびD10の論理積が真のとき(すなわち発生するパルスの後縁)においてパルス出力端子130の電位をVP8から規定の値に引き戻すために必要である。
【0060】
以上のような動作によってパルス出力端子はtd毎にVNi,VPiに切り替えられる。期間DiおよびXDi−1の論理積が真のときをti-1、DiおよびXDi−1の論理和が偽のときをtiで表せば図3のPulseOutで示すようにパルス出力端子130は
期間ti-1: VNi
期間ti: VPi
に接続される。
【0061】
したがって、VNi,VPiを帯域制限されたパルス波形の包絡線となるように決めておけば発生されるパルスは自動的に帯域制限されたパルスとなる。VNi、VPiの決め方は任意であるので、図18に示したように出力パルスの前後縁の波高値を小さくする以外の設定も可能でありスペクトル特性を自由に設定できる。目的とするスペクトルが与えられると、その逆フーリエ変換が時間軸上の波形となるので、出力パルスのエンベロープ波形は、必要な帯域特性から算出することができこの値によってVNi、VPiを決めれば所望の帯域特性を得ることができる。また、VNi、VPiをガウス関数をサンプリングして決めれば、パルスの時間的広がりと周波数軸上での広がり、すなわち帯域の広がりの両方(両者の積)を理論的に可能な最小値とすることができる。
【0062】
以上述べたように本実施例によれば、従来の回路と同程度の簡単な回路で必要な帯域制限を施したパルスが発生できる。発生されるパルスは、回路素子の動作限界近くの高周波高速であっても特性の良い精密なパルス発生が可能である。
【0063】
(実施例2)
図2に本発明の実施例2を示す。図3は実施例1と共用して、その動作を示すタイム図を掲載する。実施例1で行った説明と同じ素子については図2においても図1と同じ番号を付番して説明を省略する。
【0064】
本実施例で実施例1におけるVPiを接続する端子142,144,146,148を互いに接続して帯域制限フィルタ202の出力信号V2に接続される。また、第1の実施形態におけるVNiを接続する端子141,143,145,147を互いに接続して帯域制限フィルタ203の出力信号V1に接続される。
【0065】
本実施例では、上記信号V1,V2は、以下のようにして生成される。すなわち論理回路201によって生成するパルスのパルス幅に相当する平衡出力のパルス信号Eおよびパルス信号XEを生成する。これらの信号は、インバータ遅延回路の出力から論理E=XD1*D7およびパルス信号XE=XD1+D7によって作られる(図3のE,XE参照、なお同図ではE,XE,PulseOutは図を見やすくするため振幅方向に拡大した図を掲載している)。
【0066】
これらのパルス信号E,XEは互いに論理が逆であり、そのパルス幅は生成するパルスのパルス幅に相当する。該信号X,XEは、帯域を制限するためにそれぞれローパスフィルタ202,203を通して信号V2,V1が生成される。ローパスフィルタ202,203に遅延が伴う場合は、インバータ遅延回路のタップを前のほうに移してタイミングを調整する。図3において、303,304は、上記信号V2,V1である。スイッチトランジスタ110〜125は、実施例1と同様の動作によって上記信号V2,V1間を時間tdおきに切り替えて、図3PulseOutに示すようなパルスの前後縁においては高値が低く、帯域制限されたパルスを生成する。
【0067】
従来の技術によれば、生成パルスに帯域制限を課すためには出力されたパルスにバンドパスフィルタを使用した。本実施例では、バンドパスフィルタではなく設計のしやすいローパスフィルタを使用する。しかも、その対象とする周波数は従来技術で用いるバンドパスフィルタのパスバンドに比較して数段低く、この事実もフィルタの設計や実装、製造をいっそう容易にする。また、出力パルスは、このローパスフィルタによって帯域制限された信号V1,V2に周波数1/tdの搬送波を乗算することになるので、スペクトル分布も上記搬送波周波数を中心として対称性がよく正確なパルスが生成できる。
【0068】
(実施例3)
図4に実施例3の回路図、図5にその動作を説明するタイム図を示す。
【0069】
同図においてNOR回路403,404,405は遅延回路である。それぞれの出力をQ1,Q2,Q3とする。これらNOR回路403,404,405のそれぞれ2つある入力端子の一方は、それぞれNOR回路405,403,404の出力Q3,Q1,Q2に接続されたリング状回路である。またそれらのNOR回路403,404,405のもう一方の入力端子408,407,406をそれぞれC1,C2,C3とする。スイッチトランジスタ411〜422による回路は、(Q1+Q2)*(Q3+Q1)*(Q2+Q3)が偽のときパルス出力端子Pout410をローパスフィルタ409の出力V1に接続し、またQ3*Q1+Q2*Q3+Q1*Q2が真のときパルス出力端子Pout410をローパスフィルタ424の出力V2に接続する。
【0070】
同図において点線423で囲んだ部分は、(Q1,Q2,Q3)→(Q2,Q3,Q1)、(C1,C2,C3)→(C2,C3,C1)のように入れ替えても元の回路と一致する。このような回路を本願では循環対称回路とよぶ。また論理回路の入出力値を真(H)、偽(L)で表し、回路の論理値の状態を(Q1,Q2,Q3)=(H,L,L)のように略記する。Q1=H,Q2=L,Q3=Lという意味である。
【0071】
いま、(C1,C2,C3)=(H,L,L)であるとすると(Q1,Q2,Q3)=(L,H,L)であり、Pチャネルスイッチトランジスタ417およびPチャネルスイッチトランジスタ418が導通して、パルス出力端子Pout410は信号V1(ローパスフィルタ409の出力)に接続されている。(図5で時間t0の状態)この状態から(C1,C2,C3)=(L,L,L)(同t1)とすると、NOR回路403,404,405は、インバータ3段によるリング発振回路と等価となり発振を開始する。リング発振回路が発振を継続している間は、上記に説明した論理によってスイッチトランジスタ411〜422が動作してNOR回路403,404,405の1段あたりの遅延量td毎にパルス出力端子Pout410に信号V1,すなわちローパスフィルタ409の出力、および信号V2,すなわちローパスフィルタ424の出力に切り替え目的のパルスを生成する。
【0072】
実際にはこれらのスイッチトランジスタが切替を行う時間は非常に短いため負荷容量や浮遊容量を十分に充電しないうちに切り替えられることになる。従って図3で模式的に示したPulseOutのような角ばった波形とはならずに、図5のような丸みを帯びた波形が出力される。図5のほうがより現実に近い波形を描いている。
【0073】
つづいて(C1,C2,C3)のいずれかひとつをHに設定するとリング発振回路は発振を停止してパルスの出力は停止され、このときスイッチトランジスタ413および414,417および418,421および422の何れかが同時に導通してパルス出力端子Pout410の電位はV1、すなわちローパスフィルタ409の出力電位となり停止する(図5の時間t15)。すなわちこの回路では任意長の継続時間を持つパルスの発生が可能である。
【0074】
従って、静止状態のV1の値は適切に選択する必要がある。静止状態、すなわち図5において時間t0より前では信号E,XEの値をVcとして、このときローパスフィルタ409,424の出力電位すなわちV1,V2はVcとなるようにする。パルスを出力するときの信号Eの電位レベルを上記Vcよりも高い電位Vpに、またXEをVcよりも低い電位Vnに設定しVc=(Vp+Vn)/2となるように設定すれば、得られるパルスは、DC成分を含まない正確なパルスとなる。なお、静止状態では本実施例ではPチャネルのスイッチトランジスタによって出力の電位はV1(=Vc)としようとしているが、P,Nチャネルの不均衡から出力波形に歪を生じる場合は、Vc,Vp,Vnを適当に調整して修正することができる。
【0075】
論理回路402は、起動信号端子401に入力されるパルス起動信号C0を受けてパルス発生を起動すべく(C1,C2,C3)を(L,L,L)設定しリング発振回路の発振を開始させてパルスを発生させる。所定のパルス長となった時点で再度(C1,C2,C3)に信号を出力してリング発振回路の発振を停止させてパルス発生を止める。論理回路402は、同時にパルス継続時間に相当する時間幅の差動信号E,XEをローパスフィルタ409,424に出力する。ローパスフィルタ409,424が出力に遅延を伴う場合は、それを補償すべく、該遅延時間分だけ早く発生させることは改めて言う必要は無いだろう。
【0076】
(C1,C2,C3)は、(L,L,L)のときはパルス発生の動作時であり、それ以外の場合はすべてパルス発生の動作は停止される。従って、(C1,C2,C3)の制御は、かなり自由度があるように思えるがそうではない。(C1,C2,C3)のうちの何れかひとつの端子のみを使用して回路を制御したときは、パルスフィンガ数が、本実施例のように、3段のリング発振回路を構成してなるときは3の倍数に限定されてしまう。
【0077】
いま、初期値として論理回路402が(C1,C2,C3)=(H,L,L)を出力していたとする。このとき(Q1,Q2,Q3)=(L、H、L)である。この状態でパルス起動信号C0が端子401に入力されると論理回路402は(C1,C2,C3)=(L,L,L)を発生させる。
【0078】
これに伴いNOR回路403,404,405により構成されるリング発振回路は、発振を開始し、端子Pout410からパルスの出力を開始する。所望のフィンガ数のパルスを得るために論理回路402は、(C1,C2,C3)に信号を設定する。即ち、図5で例示したように、例えばフィンガ数が3n+1(nは整数)のパルスを発生する場合、論理回路402は、Q1,Q2,Q3の状態を監視しQ3がLとなったとき、(C1,C2,C3)=(L,L,H)を出力しパルスの発生を終了させる。
【0079】
論理回路402はこの状態を保持し、次にパルス起動信号C0が端子401に入力されるのを待つ。先ほどの初期状態では(C1,C2,C3)=(H,L,L)でパルス起動信号C0を待っていたが、今度は(C1,C2,C3)=(L,L,H)の状態でC0を待つことになる。回路は循環対称回路であるので、C1,C2,C3をそれぞれC2,C3,C1に入れ替えて考えれば以下の動作は同じになる。
【0080】
即ち、この状態で次のC0が入力された場合、論理回路402は、(C1,C2,C3)=(L,L,L)を発生させパルスの発生を開始し、Q1がLとなったとき(C1,C2,C3)=(L,H,L)を出力しパルスの発生を終了させれば、同じパルスフィンガ数のパルスが発生できる。
【0081】
このように、回路の対称性を利用すると制御が容易となり、また論理回路402も循環対称性を考慮して容易に設計することができる。
【0082】
本実施例によれば、簡単な回路で帯域制限された任意長のUWBパルス信号の発生が可能である。
【0083】
(実施例4)
実施例4は、図17(g)で説明した差動出力のパルス信号に帯域制限を課したパルスを発する回路について本発明に基づいて構成された例を示す。図6はその回路図であり、図8に動作を説明するタイム図を示す。
【0084】
パルスの起動は端子607に入力される起動信号によってなされる。変換回路606は、この起動信号を受け2相の信号に変換する回路であり、差動のインバータ遅延回路605が起動される。
【0085】
差動のインバータ遅延回路605は、各段の遅延素子が図7に示すような回路構成をとることができる。図7は、該遅延回路605の1段あたりの構成例を示す図であり、図16に示したインバータ遅延回路の遅延素子708,709を2列に並べクロスカップルインバータ701で結合したものである。個々の回路についてはすでに説明されているので、図16と同じ番号を付してその動作の説明は省略する。
【0086】
遅延素子708,709のおのおのの入力端子1208は、i番目において入力端子Di702,XDi703となって互いに逆位相の信号で駆動される。おのおのの出力1210は、XDi+1 704,Di+1 705となって次段の遅延素子に接続されるとともに、小さいバッファ回路1205にて信号を抜き取り続いて大きなバッファ回路1206によって駆動能力を高めそれぞれスイッチアレイを駆動する信号の出力端子706,707となる。以下の説明では、バッファ回路1205,1206の遅れを伴うがこれらのバッファ回路は省略し、スイッチアレイを駆動する信号の信号名は、同じXDi+1およびDi+1を使うものとする。
【0087】
変換回路606によって差動のインバータ遅延回路605が位相の反転した信号D0,XD0で同時に起動されると、図8に示したXD1,D2,・・・,D10のようにtdの遅れを伴って位相を反転させながら10個の遅延信号が得られるとともに、さらにそれらの信号を反転した10個の遅延信号D1,XD2,・・・・,XD10が得られる。図8では信号D1,XD2,・・・・,XD10は省略されている。
【0088】
スイッチアレイ601,602,603,604の内部の構造は、図1の一点鎖線で囲った部分であるスイッチアレイ150と同じである。すなわちトランジスタ111〜125によるスイッチアレイとおのおの所定の電位VNi、VPi(iは偶数、例として本実施例では2≦i≦8の偶数)が接続された電源端子141〜148から構成される。kを整数とする時、それぞれのゲート端子Gka,Gkbが同時にHのとき、出力端子POはVN2kに接続され、Gkb,Gkcが両方ともLのとき、出力端子POはVP2kに接続される。それぞれのスイッチアレイは、表1に示すように接続されている。
【0089】
【表1】
【0090】
表1に示す接続によってスイッチアレイ601は、D9およびD2が同時にHのときすなわちD9およびD2の論理積が真のとき(図8で期間t9から期間xt1まで)およびXDi−1とDiの論理積が真のときすなわち図8で期間xti-1のときに、パルス出力端子POに電位レベルVNiを出力し、Di−2およびXDi−1が両方ともLのとき、すなわちXDi−2とDi−1の論理積が真のとき(期間xtiのとき)、パルス出力端子POに電位レベルVPiを出力する(図8に付番801で示す。なお各フィンガの波高値はVNi,VPiに比例したものとなるが、図では等波高値で示し波高値は文字で記した)。ここに、iは4≦i≦8の偶数である。
【0091】
同様にスイッチアレイ602は、XD10およびXD3が同時にHのときすなわちXD10およびXD3の論理積が真のとき(図8で期間xt10から期間t2まで)およびDiとXDi+1の論理積が真のときすなわち図8で期間tiのときに、パルス出力端子POに電位レベルVNiを出力し、XDi−1およびDiが両方ともLのとき、すなわちDi−1とXDiの論理積が真のとき(期間xti+1のとき)、パルス出力端子POに電位レベルVPiを出力する(図8に付番802で示す。なお各フィンガの波高値はVNi,VPiに比例したものとなるが、図では等波高値で示し波高値は文字で記した)。ここに、iは4≦i≦8の偶数である。
【0092】
またスイッチアレイ603はXD9およびXD2が同時にHのときすなわちXD9およびXD2の論理積が真のとき(図8で期間xt9から期間t1まで)およびDi−1とXDiの論理積が真のときすなわち図8で期間ti-1のときに、パルス出力端子POに電位レベルVNiを出力し、XDi−2およびDi−1が両方ともLのとき、すなわちDi−2とXDi−1の論理積が真のとき(期間ti-1のとき)、パルス出力端子POに電位レベルVPiを出力する(図8に付番803で示す。なお各フィンガの波高値はVNi,VPiに比例したものとなるが、図では等波高値で示し波高値は文字で記した)。ここに、iは4≦i≦8の偶数である。
【0093】
またスイッチアレイ604はD10およびD3が同時にHのときすなわちD10およびD3の論理積が真のとき(図8で期間t10から期間xt2まで)およびXDiとDi+1の論理積が真のときすなわち図8で期間xtiのときに、パルス出力端子POに電位レベルVNiを出力し、Di−1およびXDiが両方ともLのとき、すなわちXDi−1とDiの論理積が真のとき(期間xtiのとき)、パルス出力端子POに電位レベルVPiを出力する(図8に付番804で示す。なお各フィンガの波高値はVNi,VPiに比例したものとなるが、図では等波高値で示し波高値は文字で記した)。ここに、iは4≦i≦8の偶数である。
【0094】
さらにスイッチアレイ601の出力POとスイッチアレイ603の出力POをワイヤードオア接続して、差動出力の一方のパルス出力端子Poutp611とし、スイッチアレイ602の出力POとスイッチアレイ604の出力POをワイヤードオア接続して、差動出力のもう一方のパルス出力端子Poutm610とする。
【0095】
上記の接続によって出力されるパルスは、スイッチアレイ601,602,603,604内で接続された電源電位の値VNi,VPiを所定の値に設定することによって帯域制限されたものとなる。具体的には出力パルスの前後縁でフィンガの波高値を小さく設定する。本実施例ではVN1,VP1,VN4,VP4の絶対値をVN2,VP2,VN3,VP3の絶対値より小さくなるように設定する。
【0096】
上記では各スイッチアレイ601,602,603,604内で接続する電源電位の値VNi,VPiは共通の値で説明したが、各スイッチアレイ毎に異なる電源電位を設定しても良い。こうすることにより、より設定の自由度が増して木目の細かい設定が可能となる。
【0097】
さらに、{VNi},{VPi}のどちらか一方は共通の電位で設定しても良い。こうすることによって必要な電源数を減らすことができる。この場合でも最終的な差動信号としてPoutp−Poutmを考えるならば、同じように帯域制限された目的のパルスを生成できる。
【0098】
上記のような接続をとる場合、D0の立ち下がりに呼応して(期間xt2〜xt8に)パルス列を発するスイッチアレイ601とXD0の立ち下りに呼応して(期間t2〜t8に)パルス列を発するスイッチアレイ603は回路的にはまったく対称である。また同様にD0の立ち下がりに呼応して(期間xt3〜xt9に)パルス列を発するスイッチアレイ604とXD0の立ち下りに呼応して(期間t3〜t9に)パルス列を発するスイッチアレイ602は回路的にはまったく対称である。すなわち図3においてインバータ遅延回路の名端子名のXDiとDi(iは0≦i≦10の整数)を入れ替えても元の回路に一致する。ゆえにスイッチアレイ601および603、またはスイッチアレイ602および604はD0,XD0の立ち上がりまたは立ち下りに呼応してまったく同一のパルス波形を発生する。少なくとも同一半導体基板上に対称性の良いパターン配置によって回路を作りこめば発生されるパルスは、事実上同一の対称性の良い波形となる。さらにスイッチアレイ602、またはスイッチアレイ604の接続は、接続されるインバータ遅延回路の端子名をDi→XDi−1、またはXDi→Di−1と変更すると、それぞれスイッチアレイ601または603の接続と一致し事実上同一の回路トポロジーとなる。ゆえにそれらの生成するパルス波形はtdだけ発生される時間がずれているが、事実上同一の対称性の良いパルスが発生される。
【0099】
スイッチアレイ601の出力POとスイッチアレイ603の出力POをワイヤードオア接続して、差動出力の一方のパルス出力端子Poutp611とし、スイッチアレイ602の出力POとスイッチアレイ604の出力POをワイヤードオア接続して、差動出力のもう一方のパルス出力端子Poutm610とすることにより、その差Poutp−Poutmは図8に示すような対称性の良いパルスとなる。なお同図では負荷容量を考慮したパルス出力波形は省略したが、重い容量性負荷が接続される場合であってもその対称性は崩れないことは自明であろう。
【0100】
本実施例では実施例1における中間レベルを定めるトランジスタ127,128が不要であり、この部分によって生じるリーク電流をなくすことができ、回路の低消費電力化が可能となる。またトランジスタ131,132のようにtdの半分で駆動されることが望ましいスイッチ素子も無く回路設計が容易となる。さらに実施例1ではインバータ遅延素子の段数が10段必要であったが、本実施例では9段あれば十分であり、わずかながら使用される素子数を減らすことができる(1段目の出力D1,XD1が使用されていないことに注意、1段目は省略が可能である)。
【0101】
なお、上記説明ではインバータ遅延回路の段番号を1から付番しているが、スイッチ切替動作の順序と論理およびVNi,VPiの設定値が重要であって、インバータ遅延回路の各出力は、任意の数字から付番してよい。またiはそれに呼応した所定の範囲の偶数となる。スイッチの制御は、インバータ遅延回路の出力すべてを使用していなくてもよいし、パルスの前後では所定の異なる論理で制御しても良い。
【0102】
また、ブール代数の定理によって正論理、負論理で上記の異なる表現をとることもできるが、これらは等価であり、本願の請求項には、これらの等価な回路は当然含まれるべきである。
【0103】
以上述べたように本実施例によれば、起動信号の反転に呼応してインバータ遅延回路の反転が起こるたびにパルス発生が可能となる。これによってパルス発生回路の消費電力の大部分を消費するインバータ遅延回路の反転毎にパルスが発生され、発生されるパルスあたりの消費電力を最小とすることが可能となる。しかも発生されるパルスは、回路素子の動作限界近くの高周波高速であっても対称性の良い精密な帯域制限された差動のパルス発生が可能である。
【0104】
(実施例5)
図9〜図11は実施例1〜4のパルス発生回路を用いた電子装置の要部を説明する図であり、UWB送受信装置に応用した場合の例を示す。
【0105】
UWB送信回路901は図1、図2、図4または図6のパルス発生回路が含まれる。端子903は、起動信号を入力する端子であり、端子904は、送信するデータの入力端子である。端子904に入力される信号に応じて発生されるパルスに変調をかけるが、変調の方法については後述する。
【0106】
実施例4(図6)パルス発生回路の出力端子は2つあり、差動のパルス信号を発する。そのため、このパルス発生回路を使用した送信機は、平衡型のアンテナを駆動することができる。図9では、送信機として平衡型アンテナ902を駆動する場合を例示しているが、実施例1、2または3(図1、図2、図4)のパルス発生回路を用いてシングルエンド出力のパルスを発生させてモノポールアンテナのような不平衡型のアンテナを駆動することもできる。
【0107】
変調の方式としては出力されるパルスの極性を入力端子904に入力される送信データの値に従って切り替え変調するパルスの2相変調(BPM:Bi−Phase Modulation)や、起動信号に遅延回路を接続してその遅延時間を送信データに従って切り替えるパルス位置変調(PPM:Pulse Position Modulation)などが可能である。
【0108】
図10はPPMの変調回路を示す。端子915は、起動信号を入力する端子である。この信号から遅延回路917によって遅延させた信号と、遅延回路917を通さずに遅延させないそのままの信号を生成し、スイッチ919によって選択する。端子916に入力される送信データのビットの値が1か0かによって遅延回路917を通した信号、通さない信号のどちらかを選ぶことにすれば、送信データの値によって、起動信号は、遅延回路の遅延時間シフトすることができPPM変調を行うことができる。
【0109】
図11は変調方式としてBPMを用いる場合である。端子922に入力されるパルス起動信号は、パルス発生回路925の起動端子に入力される。パルス発生回路925には、上記実施例4の回路を使用することができる。パルス発生回路925によって発生されたパルスは、スイッチ926によって切り替えて、端子923に印加される送信データに基づきその極性を反転させる。この操作によって、端子927にはBPM変調された平衡型のパルスが得られる。
【0110】
本実施例のように、UWB送信機のパルス発生回路として本発明によるパルス発生回路を使用すれば、発生されるパルスは、スペクトルの広がりが小さくサイドローブのレベルが低いために、特別なフィルタ等を用いなくても他に与える影響を低減することができる。
【0111】
図9においてアンテナ905以降は受信回路の構成を示す。すなわち受信アンテナ905で受信されたUWBパルス信号は、低雑音増幅回路906で増幅し、I,Qのミキサ回路907,908に入力される。ミキサ回路907,908は、テンプレートパルス発生回路909,929によって発生されたテンプレートパルスとの乗算を行い積分回路(∫)910,911に送る。積分回路910,911では、ミキサ回路907,908で混合(乗算)した信号の高域成分を取り除き復調を行う。判定回路912は、それぞれの信号の強度を見て送信されたビットを判断し元の送信データに戻す。
【0112】
ここでテンプレートパルス発生回路909,929として、本願実施例のパルス発生回路が使用できる。特に実施例4のパルス発生回路は差動のテンプレートパルス発生が可能であり、低雑音増幅回路906やミキサ回路907,908を差動式の回路を使用することを可能とする。差動式の回路は、同相ノイズをキャンセルしまた低電圧動作に適しており低電力低雑音の機器構成に都合が良い。また位相の互いに90度異なるIQのテンプレートパルスを用いることができると、BPMやPPMでも効率の良い受信が可能となる。すなわちBPMやPPMの変調時において、Iチャネルをデータの復調にあてて、Qチャネルをトラッキングに使うなどの方法を取ることが可能である。なぜならQチャネル出力を常に0になるようにテンプレート発生のタイミングを調整すれば、Iチャネルではその出力振幅値が最大となるので、このような制御によって同期検波のトラッキングが可能となる。図9に示すように、2つのテンプレートパルス発生回路909,929を用いてそれを90度位相となるように起動パルスを発生させ起動することによってIQテンプレートパルスの発生が可能である。
【0113】
テンプレートパルス発生回路として本発明による他の回路、すなわち実施例1〜3の回路を用いることももちろん可能である。それらの回路を用いる場合は、低雑音増幅回路906やミキサ回路907,908には不平衡型の回路を用いる。また、IQ2チャネルのテンプレートが必要な場合は、上記同様に実施例1〜3の回路を2つ用いて所定量の時間差で起動すればよい。
【0114】
受信機のテンプレートパルス発生回路で発生されるテンプレートパルスは、空間へエネルギーを放射することを意図したものでないので、帯域制限は必要ないと思われるかもしれない。しかしながら、テンプレートパルスは、送信機で使用したパルスと同一波形のときがもっとも相関値が高くなるため、理想的には受信機のテンプレート発生回路は送信機で使用した回路と同じものを使用すべきである。また、多くの受信機で課題となるスプリアス放射の低減には大いに効果があることは言うまでも無いだろう。
【0115】
本発明によるパルス発生回路は簡単な回路で信号間の振幅などのばらつきが少なく平衡度の良いひずみの少ない信号が発生できる。しかも消費電力が少ない。したがって、本発明のパルス発生回路は、UWB通信装置の高性能化に必要な差動型の信号発生、IQ信号の発生、低歪などのすべての要求仕様を備えている。従って本発明によるパルス発生回路をUWB通信装置に応用すれば高性能な装置を実現できる。
【0116】
また本回路をCMOS集積回路で実現すれば、パルス発生時の遷移時間でしか電力を消費せず、いわゆるアイドリングカレントがない。通信装置に応用した場合は、伝送する情報量(ビットレート)に応じて常に最小の消費電力で作動させることが可能である。
【0117】
(産業上の利用可能性)
以上、各スイッチアレイに接続された電源は電位{VNi},{VPi}を供給する電圧源であるとして説明したが、電流源、あるいは他の電気量を供給する電源であっても良い。
【0118】
本発明は、短パルスを利用するUWB通信に利用すれば、特にその効果が大きい。
【図面の簡単な説明】
【0119】
【図1】本発明のパルス発生回路の実施例を表す図である。
【図2】本発明の他のパルス発生回路の実施例を表す図である。
【図3】本発明の他のパルス発生回路の動作を表すタイム図である。
【図4】本発明のさらに他のパルス発生回路の実施例を表す図である。
【図5】本発明のさらに他のパルス発生回路の動作を表すタイム図である。
【図6】本発明のさらに他のパルス発生回路の実施例を表す図である。
【図7】本発明に使用するインバータ遅延回路を説明する図である。
【図8】本発明のさらに他のパルス発生回路の動作を表すタイム図である。
【図9】本発明に係るUWB通信装置の実施例を表す図である(その1)。
【図10】本発明に係るUWB通信装置の実施例を表す図である(その2)。
【図11】本発明に係るUWB通信装置の実施例を表す図である(その3)。
【図12】従来のパルス発生回路の図である。
【図13】従来のパルス発生回路の動作タイム図である。
【図14】従来の他のパルス発生回路の図である。
【図15】従来の他のパルス発生回路の動作タイム図である。
【図16】インバータ遅延回路を説明する図である。
【図17】本発明で発生しようとするパルスを説明する図である。
【図18】本発明で発生しようとするパルスの波形とスペクトルを説明する図である(その1)。
【図19】本発明で発生しようとするパルスの波形とスペクトルを説明する図である(その2)。
【図20】本発明で発生しようとするパルスの波形とスペクトルを説明する図である(その3)。
【図21】本発明で発生しようとするパルスの波形とスペクトルを説明する図である(その4)。
【図22】本発明で発生しようとするパルスの波形とスペクトルを説明する図である(その5)。
【図23】本発明で発生しようとするパルスの波形とスペクトルを説明する図である(その6)。
【符号の説明】
【0120】
101,101,102,103,104,105,106,107,108,109,707,708…インバータ遅延回路
110,111,112,113,114,115,116,117,118,119,120,121,122,123,124,125,131,132,411,412,413,414,415,416,417,419,420,421,422…トランジスタ
141,142,143,144,145,146,147,148,126,129…電源端子201,402…論理回路
202,203,409,424…ローパスフィルタ
403,404,405…NOR遅延回路
605…差動出力の遅延回路列
150,601,602,603,604…スイッチアレイ
701…クロスカップルインバータ
708,709…インバータ遅延回路
901,909,921,925,929…パルス発生回路
906…低雑音増幅回路
907,908…ミキサ回路。
【特許請求の範囲】
【請求項1】
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di|iは所定範囲の整数}を発生する回路と、
所定の電気量の電気エネルギーを供給する複数の電源{Ej|jは整数}と、
前記信号{Di}の少なくとも一部の信号の論理関数値によって所定順序で前記出力端子に前記電源{Ej}を順次切り替えて接続するスイッチ回路と、
を備えていることを特徴とするパルス発生回路。
【請求項2】
前記所定量の時間差を伴った複数の信号{Di}を発生する回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とする請求項1記載のパルス発生回路。
【請求項3】
前記複数の電源{Ej}は、出力しようとするパルスのエンベロープのサンプル値を出力電圧とする電圧源であること特徴とする請求項1または2記載のパルス発生回路。
【請求項4】
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di|iは所定範囲の整数}を発生する回路と、
前記起動信号から発生しようとするパルスの継続時間に相当するパルス幅の信号を発生するパルス幅信号発生回路と、
前記パルス幅信号発生回路の出力信号の帯域を制限するフィルタ手段と、
前記信号{Di}の少なくとも一部の信号の論理関数値によって交互に前記出力端子を前記フィルタ手段の出力と所定の電源に交互に切り替えて接続するスイッチ回路と、
を備えて構成されることを特徴とするパルス発生回路。
【請求項5】
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di|iは所定範囲の整数}を発生する回路と、
前記起動信号から発生しようとするパルスの継続時間に相当するパルス幅の互いに相補な2つの信号を発生するパルス幅信号発生回路と、
前記パルス幅信号発生回路のそれぞれの出力信号の帯域を制限する2つのフィルタ手段と、
前記信号{Di}の少なくとも一部の信号の論理関数値によって交互に前記出力端子を前記2つのフィルタ手段の出力を交互に切り替えて接続するスイッチ回路と、
を備えて構成されることを特徴とするパルス発生回路。
【請求項6】
前記所定量の時間差を伴った複数の信号{Di}を発生する回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とする請求項4または5記載のパルス発生回路。
【請求項7】
前記所定量の時間差を伴った複数の信号{Di}を発生する回路は、所定量の遅延量を持つ遅延回路を少なくとも一部に含むリング発振回路にて構成されることを特徴とする請求項4または5記載のパルス発生回路。
【請求項8】
請求項1〜7の何れかに記載のパルス発生回路を含んで構成されるUWB通信装置。
【請求項1】
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di|iは所定範囲の整数}を発生する回路と、
所定の電気量の電気エネルギーを供給する複数の電源{Ej|jは整数}と、
前記信号{Di}の少なくとも一部の信号の論理関数値によって所定順序で前記出力端子に前記電源{Ej}を順次切り替えて接続するスイッチ回路と、
を備えていることを特徴とするパルス発生回路。
【請求項2】
前記所定量の時間差を伴った複数の信号{Di}を発生する回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とする請求項1記載のパルス発生回路。
【請求項3】
前記複数の電源{Ej}は、出力しようとするパルスのエンベロープのサンプル値を出力電圧とする電圧源であること特徴とする請求項1または2記載のパルス発生回路。
【請求項4】
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di|iは所定範囲の整数}を発生する回路と、
前記起動信号から発生しようとするパルスの継続時間に相当するパルス幅の信号を発生するパルス幅信号発生回路と、
前記パルス幅信号発生回路の出力信号の帯域を制限するフィルタ手段と、
前記信号{Di}の少なくとも一部の信号の論理関数値によって交互に前記出力端子を前記フィルタ手段の出力と所定の電源に交互に切り替えて接続するスイッチ回路と、
を備えて構成されることを特徴とするパルス発生回路。
【請求項5】
起動信号に呼応して所定形状のパルスを出力端子に出力するパルス発生回路において、
該起動信号から該起動信号と所定量の時間差を伴った複数の信号{Di|iは所定範囲の整数}を発生する回路と、
前記起動信号から発生しようとするパルスの継続時間に相当するパルス幅の互いに相補な2つの信号を発生するパルス幅信号発生回路と、
前記パルス幅信号発生回路のそれぞれの出力信号の帯域を制限する2つのフィルタ手段と、
前記信号{Di}の少なくとも一部の信号の論理関数値によって交互に前記出力端子を前記2つのフィルタ手段の出力を交互に切り替えて接続するスイッチ回路と、
を備えて構成されることを特徴とするパルス発生回路。
【請求項6】
前記所定量の時間差を伴った複数の信号{Di}を発生する回路は、所定量の遅延量を持つ遅延回路を縦続接続して構成されることを特徴とする請求項4または5記載のパルス発生回路。
【請求項7】
前記所定量の時間差を伴った複数の信号{Di}を発生する回路は、所定量の遅延量を持つ遅延回路を少なくとも一部に含むリング発振回路にて構成されることを特徴とする請求項4または5記載のパルス発生回路。
【請求項8】
請求項1〜7の何れかに記載のパルス発生回路を含んで構成されるUWB通信装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図23】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図23】
【図22】
【公開番号】特開2009−100080(P2009−100080A)
【公開日】平成21年5月7日(2009.5.7)
【国際特許分類】
【出願番号】特願2007−267492(P2007−267492)
【出願日】平成19年10月15日(2007.10.15)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成21年5月7日(2009.5.7)
【国際特許分類】
【出願日】平成19年10月15日(2007.10.15)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
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