パワーＭＯＳＦＥＴ、ＩＧＢＴなどの縦型半導体装置とその製造方法
【課題】パワーＭＯＳ-ＦＥＴやＩＧＢＴ素子などの縦型半導体装置における、耐圧を向上させる為の構造と製造方法。
【解決手段】
ドレイン領域の主面に対向電極として選択的にソース電極と絶縁層を介したゲート配線が形成された構造のＭＯＳ-ＦＥＴやＩＧＢＴ素子などの縦型半導体装置において、ゲート配線直下のドリフト層に，ソース領域形成のマスクを修正して、アイランド状に耐圧維持用拡散層を、ソース形成と同一工程で拡散して形成し、ドリフト層のソース電極方向への空乏層の伸びを抑制し、電界集中により耐圧低下するのを改良し、耐圧を向上させた。
【解決手段】
ドレイン領域の主面に対向電極として選択的にソース電極と絶縁層を介したゲート配線が形成された構造のＭＯＳ-ＦＥＴやＩＧＢＴ素子などの縦型半導体装置において、ゲート配線直下のドリフト層に，ソース領域形成のマスクを修正して、アイランド状に耐圧維持用拡散層を、ソース形成と同一工程で拡散して形成し、ドリフト層のソース電極方向への空乏層の伸びを抑制し、電界集中により耐圧低下するのを改良し、耐圧を向上させた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は耐圧を向上させたパワーＭＯＳＦＥＴ又はＩＧＢＴなどの半導体装置の構造とその製造方法に関する。
【背景技術】
【０００２】
従来のこの種の技術としては特許文献１に耐圧向上に関する技術が開示されている。
段落（０００８）に、「図１（本書面の図５）は、本発明に係わる高耐圧ＭＯＳトランジスタの構成断面図である。この例においては、Ｎ形の横型ＭＯＳトランジスタを例示する。図において、１１はＰ形基板、２６はこの基板上に設けたドレイン・ドリフト領域層で、Ｎ形のエピタキシャル層を積み上げて形成してある。１２はドレイン・ドリフト領域層２６上に設けた素子間分離のための酸化膜で、例えば１μｍ程度の厚さのＬＯＣＯＳ（Local Oxidation of Silicon）で形成される。１８は層間膜（絶縁膜）で、酸化膜１２上に形成してある。なお、ドレイン・ドリフト領域層２６は、エピタキシャル層を積み上げて形成する場合の外に、拡散層により形成してもよい」の記述がある。
段落（０００９）に、「１４は基板上１１に形成したソース電極、１６はドレイン電極、１７はソース電極１４とドレイン電極１６との間に配置されたゲート電極である。高耐圧ＭＯＳトランジスタの特徴として、ドレイン電極１６が、ソース電極１４，ゲート電極１７から離れて配置されている。ここで、ゲート電極１７とドレイン電極１６との間をドレイン・ドリフト領域と呼んでいる。高耐圧ＭＯＳトランジスタが、高い電圧を吸収できるのは、このドレイン・ドリフト領域層に伸びる空乏層によるものである」。
段落（００１１）に、「２７ａ，２７ｂ，２７ｃは、本発明で特徴としているドレイン・ドリフト領域層２６の表面に設けた島状の浅いＰ層（基板１１がＮ形であればＮ層）で、少なくとも２以上に分割（この例では３分割）して配置してある。ここで、島状の浅いＰ層２７は、例えば、濃度１×１０16（／ｃｍ3）深さ１μｍとしてある。なお、ドレイン・ドリフト領域層２６の濃度２×１０15（／ｃｍ3）厚さ４μｍ、ドレイン電極とソース電極との間の長さ（ドレイン・ドリフト領域）は５０μｍ程度としてある」。
段落（００１２）に、「図２（本書面の図７）のドレイン電極１６とソース電極１４との間に高電圧を印加した時の電界分布を示す図で、Ｐ層を構成した場合を対比して示している。」
段落（００１３）に、「（ｂ）図では、ゲート電極１７の直下、ドレイン電極１６の直下の２カ所において電界が集中している。これに対して、（ａ）図に示す本発明の構造の場合は、分割した各浅いＰ層２７ａ，２７ｂ，２７ｃの間において、電位が入り込むために４カ所において電界が集中し、４つのピークが表れている。これにより、電界集中が分散されることとなり、ドレイン電圧がより高い電圧まで耐えうるようになって、耐圧を向上させることができる」。
段落（００１４）に、「ドレイン・ドリフト領域層２６の表面に浅いＰ層を設けることによる効果を説明する。高耐圧ＭＯＳトランジスタのオン抵抗は、ドレイン・ドリフト領域層の抵抗で決まる」。段落（００１５）に、「ＭＯＳトランジスタのオン抵抗を下げるためには、エピタキシャル濃度Ｎエピを濃く（大きく）すればよいが、これを濃くするとドレイン・ドリフト領域層内の空乏層の伸びが悪くなり、耐圧が落ちてしまう。ドレイン・ドリフト領域層の表面に浅いＰ層を設けると、ドレイン・ドリフト領域層内の空乏層は伸びやすくなり、エピタキシャル濃度Ｎエピを濃くしても、高耐圧を吸収することができるのである」と記載されている。
【０００３】
段落（００２０）に、「図５（本書面には示さず）は、本発明に係わる高耐圧ＭＯＳトランジスタの製造方法の一例を示す図である。ここでは、本発明において特徴としている、ドレイン・ドリフト領域層の表面に島状のＰ層を形成する工程より後の工程を示している。（ａ）は、酸化膜（ＬＯＣＯＳ）１２にゲート電極１７を形成した状態を示している。この状態において、酸化膜（ＬＯＣＯＳ）１２およびゲート電極１７上にマスクとなるフォト・レジスト膜３１を施し、（ｂ）に示すように、島状の浅いＰ層を形成する位置に対応するフォト・レジスト膜部分を除去する。フォト・レジスト膜３１の厚さは、高エネルギーのイオン注入に耐え得る程度厚く、例えば、通常より３倍程度の厚さとしてある」
段落（００２１）に、「（ｃ）に示すように、フォト・レジスト膜の上部よりボロン・イオンをドレイン・ドリフト領域層２６に注入する。ここでのイオン注入は、酸化膜１２を介して行われるので高エネルギー注入となる。続いて、フォト・レジスト膜３１を除去すると共に、アニールにより、ドレイン・ドリフト領域層２６の表面に形成される島状のＰ層２７が所定の深さ（例えば、１μｍ）に入るように調整する」と記載されている。
【０００４】
【特許文献１】「特開平９−８２９６０号」公報、名称「高耐圧ＭＯＳトランジスタおよびその製造方法」
【発明の開示】
【発明が解決しようとする課題】
【０００５】
段落（００２１）に、「（ｃ）に示すように、フォト・レジスト膜の上部よりボロン・イオンをドレイン・ドリフト領域層２６に注入する。ここでのイオン注入は、酸化膜１２を介して行われるので高エネルギー注入となる。」と記述されているように、イオン注入をするための高エネルギー注入設備を導入することが前提とされている。安価に製品を完成させる為に、新しく高エネルギー注入設備を導入する事なく、耐圧を改善する技術を確立する製造方法と半導体装置の構造創出が課題である。
【課題を解決するための手段】
【０００６】
イオン注入の設備導入しなければ出来ないような生産工程を不要とし、マスク形状のみ修正することで、他は従来の製作工程でよい半導体装置の実現を以下に述べる構造で可能とした。請求項１に関しては、ｐｎｐｎ基本構成のＩＧＢＴに適応される場合の技術として、アノード電極、高濃度第１導電型（p＋型）半導体のアノード層、第２導電型（ｎ-型）半導体のドリフト層、高濃度第１導電型（p+型）半導体のカソード領域の順で積層され、該カソード領域を除く前記ドリフト層にゲート酸化膜を介してストライプ構造またはメッシュ構造にゲート配線が選択的に形成される縦型半導体装置において、ゲート配線直下の第２導電型（ｎ-型）半導体の前記ドリフト層内に第１導電型（p-型）半導体または高濃度第１導電型（p＋型）半導体の耐圧維持用拡散層をアイランド状に配置し、耐圧を向上させたことを特徴とする縦型半導体装置とした。
【０００７】
請求項２に関しては、ＭＯＳＦＥＴに適応される場合であり、
ドレイン電極、高濃度第１導電型（ｐ+型）半導体のドレイン層、第２導電型（ｎ-型）半導体のドリフト層、高濃度第１導電型（p+型）半導体のソース領域の順で積層され、該ソース領域を除く前記ドリフト層に、ゲート酸化膜を介してストライプ構造またはメッシュ構造にゲート配線が選択的に形成される縦型半導体装置において、ゲート配線直下の第２導電型（ｎ-型）半導体の前記ドリフト層内に第１導電型（p-型）半導体または高濃度第１導電型（p＋型）半導体の耐圧維持用拡散層をアイランド状に配置し、耐圧を向上させたことを特徴とする縦型半導体装置とした。
【０００８】
請求項３に関しては、アイランド状に配置された耐圧維持用拡散層が、セル間の間隔寸法以下の寸法間隔で配置されたアイランド状拡散層である、請求項１乃至２記載の縦型半導体装置とした。
【０００９】
請求項４の場合では、前記アイランド状に配置された耐圧維持用拡散層は、アイランド同士が接近し一体化して一平面として配置された、第１導電型半導体の耐圧維持用拡散層である、請求項１乃至３記載の縦型半導体装置とした。
【００１０】
請求項５の場合では、
アイランド状に配置された耐圧維持用拡散層の形成には、ソース領域を拡散工程で同時に拡散される様に修正したマスクを用いる他は、新たな工程を追加する必要がない、耐圧維持用拡散層の形成方法である請求項１乃至４記載の構造の縦型半導体装置の製造方法とした。
【発明の効果】
【００１１】
ソース領域形成のマスクを修正して、アイランド状に耐圧維持用拡散層を、ソース形成と同一工程で拡散して形成し、ドリフト層のソース電極方向へ向かう空乏層の伸びを抑制し、電界集中により耐圧低下するのを抑制し、耐圧を向上させた。その為、耐圧向上の為のマスク修正以外は、製作工程が従来のままでよいから、製造上コントロールを厳密にするため高価についていた高エネルギーイオン注入工程を追加すること無く、目的としていた６００Ｖ級の耐圧が達成できた。
【発明を実施するための最良の形態】
【００１２】
図１と図３に於いて本発明の一実施形態における装置の構造を説明するとドレイン電極１、高濃度第１導電型半導体のドレイン層２、第２導電型半導体のドリフト層３、高濃度第１導電型半導体のソース領域５の順で積層され、ソース領域形成と同時工程で第１導電型半導体または高濃度第１導電型半導体の耐圧維持用拡散層８をドリフト層にアイランド状に設けた。該ソース領域５を除く前記ドリフト層３にゲート酸化膜７を介してストライプ構造またはメッシュ構造にゲート配線６が選択的に形成され、その結果、ゲート配線６の直下に前記耐圧維持用拡散層８がアイランド状に配置されることを特徴とする半導体装置とした。９はゲート電極（図３）であり、１０はソース電極、１３は層間絶縁層である。この半導体装置がOFF動作するのは、ｐ＋型ドレイン層２とｎ-型ドリフト層の接合面に空乏層１１が出来るからである。ドレイン層２の他方の主面にドレイン電極１を形成して半導体装置を完成する。
【００１３】
空乏層１１を平坦にするために、第２導電型半導体のドリフト層３の内部に第１導電型半導体または高濃度第１導電型半導体の耐圧維持用拡散層８を、間隔Ｇをセル間隔以下に保ちながらアイランド状に設けて耐圧向上が実測された。その一例はセル間隔寸法が３０μｍの場合に、耐圧維持用拡散層のアイランド間寸法を１５μｍとした場合においては、図４に示すように耐圧６００Ｖとなった。これは耐圧維持用拡散層８を形成しない場合の図６に示した耐圧２５０Ｖの約２．４倍である。
図３（ａ）の点線で描いた空乏層の伸びが、図３（ｂ）の場合に比べて大きい場合を示した、耐圧維持用拡散層８が結果的に広い間隔で配置される従来の半導体装置では、空乏層１１が平坦に分布せずに図３（ａ）の点線のようにソース方向に伸びてくるので等電位面が独立峰の形状になる、この為、矢印のように局部的に電界が集中し、耐圧が低下する要因であるとの知見を得た。図３（ｂ）に点線で描いた空乏層の伸びが前記より小さい場合を示した、耐圧維持用拡散層８が前記より狭い間隔で配置されるこの場合では、点線で描いた空乏層１１が平坦に近づくので、耐圧が低下する要因が抑制されて耐圧改善に寄与している。
【００１４】
電界集中による絶縁破壊に関しては「耐圧設計は、電界を局部的に集中させないように、一様な電界分布するように設計すること」が基本である。
【００１５】
図２に於いて本発明の第二の実施形態における装置の構造を説明すると、ドレイン電極１、高濃度第１導電型（p+型）半導体のドレイン層２、第２導電型（ｎ-型）半導体のドリフト層３、高濃度第１導電型（p+型）半導体のソース領域５の順で積層され、該ソース領域を除く前記ドリフト層３にゲート酸化膜７を介してストライプ構造またはメッシュ構造にゲート配線６が選択的に形成され、ゲート配線６の直下の第２導電型（ｎ-型）半導体のドリフト層３の内部に、結果的に、第１導電型（p-型）半導体または高濃度第１導電型（p＋型）半導体の耐圧維持用拡散層８をアイランド状に配置する半導体装置とした。１０はソース電極、１１は空乏層で、１３は層間絶縁膜である。ドレイン層２の他方の主面にドレイン電極１を形成して半導体装置を完成する。
【００１６】
アイランド状に配置された耐圧維持用拡散層８は、セル間の間隔寸法以下の寸法間隔で配置されたアイランド状拡散層である縦型半導体装置とした。
【００１７】
前記アイランド状に配置された耐圧維持用拡散層８は、例えば、ポリシリコンウインドウの（穴あけ寸法最小ルール５ミクロン）とし（拡散マスクの穴間隔４ミクロン）として拡散層を形成した結果、アイランド同士が接近し一体化し一平面として配置された、第１導電型（p-型）半導体の耐圧維持用拡散層である縦型半導体装置とした。
【００１８】
アイランド状に配置された耐圧維持用拡散層８は、その厚さ寸法が１〜３μｍの寸法に形成された拡散層である縦型半導体装置とした。図４は、本発明による実施の形態による電圧・電流特性図である。図４のグラフから分かるように耐圧６００Ｖであることが分かる。
【００１９】
アイランド状に配置された耐圧維持用拡散層８は、ソース領域５を拡散で形成する工程と同時に拡散される様に修正したマスクを用い、新工程を追加する必要がない、縦型半導体装置の製造方法とした。
【産業上の利用可能性】
【００２０】
特許文献１で開示された従来のような工程の複雑さを排除し、マスクの修正のみで他は従来と同じ工程で製作できるので安価に提供できるので産業上に貢献度が高い。
【図面の簡単な説明】
【００２１】
【図１】本発明による第１の実施の形態を示す構造図である。
【図２】本発明による第２の実施形態を示す構造図である。
【図３】本発明による第１の実施の形態による要部詳細図である。
【図４】本発明による実施の形態による電圧・電流特性図である。
【図５】特許文献１に開示されている技術による半導体装置の構造図である。
【図６】従来の半導体装置による電圧・電流特性図である。
【図７】従来の半導体装置の説明図（特許文献１の図２）である。
【符号の説明】
【００２２】
１ ドレイン電極
２ ドレイン層
３ ドリフト層
４ 空乏層
５ ソース領域
６ ゲート配線（導体）
７ ゲート酸化膜
８ 耐圧維持用拡散層
９ ゲート電極
１０ ソース電極
１１ Ｐ型基板
１２ 酸化膜
１３ 層間絶縁膜
１４ ソース電極
１６ ドレイン電極
１７ ゲート電極
１８ 層間膜
２６ ドレイン・ドリフト領域層
２７ａ 島状の浅いＰ層
２７ｂ 島状の浅いＰ層
２７ｃ 島状の浅いＰ層
Ｇ 間隔
【技術分野】
【０００１】
本発明は耐圧を向上させたパワーＭＯＳＦＥＴ又はＩＧＢＴなどの半導体装置の構造とその製造方法に関する。
【背景技術】
【０００２】
従来のこの種の技術としては特許文献１に耐圧向上に関する技術が開示されている。
段落（０００８）に、「図１（本書面の図５）は、本発明に係わる高耐圧ＭＯＳトランジスタの構成断面図である。この例においては、Ｎ形の横型ＭＯＳトランジスタを例示する。図において、１１はＰ形基板、２６はこの基板上に設けたドレイン・ドリフト領域層で、Ｎ形のエピタキシャル層を積み上げて形成してある。１２はドレイン・ドリフト領域層２６上に設けた素子間分離のための酸化膜で、例えば１μｍ程度の厚さのＬＯＣＯＳ（Local Oxidation of Silicon）で形成される。１８は層間膜（絶縁膜）で、酸化膜１２上に形成してある。なお、ドレイン・ドリフト領域層２６は、エピタキシャル層を積み上げて形成する場合の外に、拡散層により形成してもよい」の記述がある。
段落（０００９）に、「１４は基板上１１に形成したソース電極、１６はドレイン電極、１７はソース電極１４とドレイン電極１６との間に配置されたゲート電極である。高耐圧ＭＯＳトランジスタの特徴として、ドレイン電極１６が、ソース電極１４，ゲート電極１７から離れて配置されている。ここで、ゲート電極１７とドレイン電極１６との間をドレイン・ドリフト領域と呼んでいる。高耐圧ＭＯＳトランジスタが、高い電圧を吸収できるのは、このドレイン・ドリフト領域層に伸びる空乏層によるものである」。
段落（００１１）に、「２７ａ，２７ｂ，２７ｃは、本発明で特徴としているドレイン・ドリフト領域層２６の表面に設けた島状の浅いＰ層（基板１１がＮ形であればＮ層）で、少なくとも２以上に分割（この例では３分割）して配置してある。ここで、島状の浅いＰ層２７は、例えば、濃度１×１０16（／ｃｍ3）深さ１μｍとしてある。なお、ドレイン・ドリフト領域層２６の濃度２×１０15（／ｃｍ3）厚さ４μｍ、ドレイン電極とソース電極との間の長さ（ドレイン・ドリフト領域）は５０μｍ程度としてある」。
段落（００１２）に、「図２（本書面の図７）のドレイン電極１６とソース電極１４との間に高電圧を印加した時の電界分布を示す図で、Ｐ層を構成した場合を対比して示している。」
段落（００１３）に、「（ｂ）図では、ゲート電極１７の直下、ドレイン電極１６の直下の２カ所において電界が集中している。これに対して、（ａ）図に示す本発明の構造の場合は、分割した各浅いＰ層２７ａ，２７ｂ，２７ｃの間において、電位が入り込むために４カ所において電界が集中し、４つのピークが表れている。これにより、電界集中が分散されることとなり、ドレイン電圧がより高い電圧まで耐えうるようになって、耐圧を向上させることができる」。
段落（００１４）に、「ドレイン・ドリフト領域層２６の表面に浅いＰ層を設けることによる効果を説明する。高耐圧ＭＯＳトランジスタのオン抵抗は、ドレイン・ドリフト領域層の抵抗で決まる」。段落（００１５）に、「ＭＯＳトランジスタのオン抵抗を下げるためには、エピタキシャル濃度Ｎエピを濃く（大きく）すればよいが、これを濃くするとドレイン・ドリフト領域層内の空乏層の伸びが悪くなり、耐圧が落ちてしまう。ドレイン・ドリフト領域層の表面に浅いＰ層を設けると、ドレイン・ドリフト領域層内の空乏層は伸びやすくなり、エピタキシャル濃度Ｎエピを濃くしても、高耐圧を吸収することができるのである」と記載されている。
【０００３】
段落（００２０）に、「図５（本書面には示さず）は、本発明に係わる高耐圧ＭＯＳトランジスタの製造方法の一例を示す図である。ここでは、本発明において特徴としている、ドレイン・ドリフト領域層の表面に島状のＰ層を形成する工程より後の工程を示している。（ａ）は、酸化膜（ＬＯＣＯＳ）１２にゲート電極１７を形成した状態を示している。この状態において、酸化膜（ＬＯＣＯＳ）１２およびゲート電極１７上にマスクとなるフォト・レジスト膜３１を施し、（ｂ）に示すように、島状の浅いＰ層を形成する位置に対応するフォト・レジスト膜部分を除去する。フォト・レジスト膜３１の厚さは、高エネルギーのイオン注入に耐え得る程度厚く、例えば、通常より３倍程度の厚さとしてある」
段落（００２１）に、「（ｃ）に示すように、フォト・レジスト膜の上部よりボロン・イオンをドレイン・ドリフト領域層２６に注入する。ここでのイオン注入は、酸化膜１２を介して行われるので高エネルギー注入となる。続いて、フォト・レジスト膜３１を除去すると共に、アニールにより、ドレイン・ドリフト領域層２６の表面に形成される島状のＰ層２７が所定の深さ（例えば、１μｍ）に入るように調整する」と記載されている。
【０００４】
【特許文献１】「特開平９−８２９６０号」公報、名称「高耐圧ＭＯＳトランジスタおよびその製造方法」
【発明の開示】
【発明が解決しようとする課題】
【０００５】
段落（００２１）に、「（ｃ）に示すように、フォト・レジスト膜の上部よりボロン・イオンをドレイン・ドリフト領域層２６に注入する。ここでのイオン注入は、酸化膜１２を介して行われるので高エネルギー注入となる。」と記述されているように、イオン注入をするための高エネルギー注入設備を導入することが前提とされている。安価に製品を完成させる為に、新しく高エネルギー注入設備を導入する事なく、耐圧を改善する技術を確立する製造方法と半導体装置の構造創出が課題である。
【課題を解決するための手段】
【０００６】
イオン注入の設備導入しなければ出来ないような生産工程を不要とし、マスク形状のみ修正することで、他は従来の製作工程でよい半導体装置の実現を以下に述べる構造で可能とした。請求項１に関しては、ｐｎｐｎ基本構成のＩＧＢＴに適応される場合の技術として、アノード電極、高濃度第１導電型（p＋型）半導体のアノード層、第２導電型（ｎ-型）半導体のドリフト層、高濃度第１導電型（p+型）半導体のカソード領域の順で積層され、該カソード領域を除く前記ドリフト層にゲート酸化膜を介してストライプ構造またはメッシュ構造にゲート配線が選択的に形成される縦型半導体装置において、ゲート配線直下の第２導電型（ｎ-型）半導体の前記ドリフト層内に第１導電型（p-型）半導体または高濃度第１導電型（p＋型）半導体の耐圧維持用拡散層をアイランド状に配置し、耐圧を向上させたことを特徴とする縦型半導体装置とした。
【０００７】
請求項２に関しては、ＭＯＳＦＥＴに適応される場合であり、
ドレイン電極、高濃度第１導電型（ｐ+型）半導体のドレイン層、第２導電型（ｎ-型）半導体のドリフト層、高濃度第１導電型（p+型）半導体のソース領域の順で積層され、該ソース領域を除く前記ドリフト層に、ゲート酸化膜を介してストライプ構造またはメッシュ構造にゲート配線が選択的に形成される縦型半導体装置において、ゲート配線直下の第２導電型（ｎ-型）半導体の前記ドリフト層内に第１導電型（p-型）半導体または高濃度第１導電型（p＋型）半導体の耐圧維持用拡散層をアイランド状に配置し、耐圧を向上させたことを特徴とする縦型半導体装置とした。
【０００８】
請求項３に関しては、アイランド状に配置された耐圧維持用拡散層が、セル間の間隔寸法以下の寸法間隔で配置されたアイランド状拡散層である、請求項１乃至２記載の縦型半導体装置とした。
【０００９】
請求項４の場合では、前記アイランド状に配置された耐圧維持用拡散層は、アイランド同士が接近し一体化して一平面として配置された、第１導電型半導体の耐圧維持用拡散層である、請求項１乃至３記載の縦型半導体装置とした。
【００１０】
請求項５の場合では、
アイランド状に配置された耐圧維持用拡散層の形成には、ソース領域を拡散工程で同時に拡散される様に修正したマスクを用いる他は、新たな工程を追加する必要がない、耐圧維持用拡散層の形成方法である請求項１乃至４記載の構造の縦型半導体装置の製造方法とした。
【発明の効果】
【００１１】
ソース領域形成のマスクを修正して、アイランド状に耐圧維持用拡散層を、ソース形成と同一工程で拡散して形成し、ドリフト層のソース電極方向へ向かう空乏層の伸びを抑制し、電界集中により耐圧低下するのを抑制し、耐圧を向上させた。その為、耐圧向上の為のマスク修正以外は、製作工程が従来のままでよいから、製造上コントロールを厳密にするため高価についていた高エネルギーイオン注入工程を追加すること無く、目的としていた６００Ｖ級の耐圧が達成できた。
【発明を実施するための最良の形態】
【００１２】
図１と図３に於いて本発明の一実施形態における装置の構造を説明するとドレイン電極１、高濃度第１導電型半導体のドレイン層２、第２導電型半導体のドリフト層３、高濃度第１導電型半導体のソース領域５の順で積層され、ソース領域形成と同時工程で第１導電型半導体または高濃度第１導電型半導体の耐圧維持用拡散層８をドリフト層にアイランド状に設けた。該ソース領域５を除く前記ドリフト層３にゲート酸化膜７を介してストライプ構造またはメッシュ構造にゲート配線６が選択的に形成され、その結果、ゲート配線６の直下に前記耐圧維持用拡散層８がアイランド状に配置されることを特徴とする半導体装置とした。９はゲート電極（図３）であり、１０はソース電極、１３は層間絶縁層である。この半導体装置がOFF動作するのは、ｐ＋型ドレイン層２とｎ-型ドリフト層の接合面に空乏層１１が出来るからである。ドレイン層２の他方の主面にドレイン電極１を形成して半導体装置を完成する。
【００１３】
空乏層１１を平坦にするために、第２導電型半導体のドリフト層３の内部に第１導電型半導体または高濃度第１導電型半導体の耐圧維持用拡散層８を、間隔Ｇをセル間隔以下に保ちながらアイランド状に設けて耐圧向上が実測された。その一例はセル間隔寸法が３０μｍの場合に、耐圧維持用拡散層のアイランド間寸法を１５μｍとした場合においては、図４に示すように耐圧６００Ｖとなった。これは耐圧維持用拡散層８を形成しない場合の図６に示した耐圧２５０Ｖの約２．４倍である。
図３（ａ）の点線で描いた空乏層の伸びが、図３（ｂ）の場合に比べて大きい場合を示した、耐圧維持用拡散層８が結果的に広い間隔で配置される従来の半導体装置では、空乏層１１が平坦に分布せずに図３（ａ）の点線のようにソース方向に伸びてくるので等電位面が独立峰の形状になる、この為、矢印のように局部的に電界が集中し、耐圧が低下する要因であるとの知見を得た。図３（ｂ）に点線で描いた空乏層の伸びが前記より小さい場合を示した、耐圧維持用拡散層８が前記より狭い間隔で配置されるこの場合では、点線で描いた空乏層１１が平坦に近づくので、耐圧が低下する要因が抑制されて耐圧改善に寄与している。
【００１４】
電界集中による絶縁破壊に関しては「耐圧設計は、電界を局部的に集中させないように、一様な電界分布するように設計すること」が基本である。
【００１５】
図２に於いて本発明の第二の実施形態における装置の構造を説明すると、ドレイン電極１、高濃度第１導電型（p+型）半導体のドレイン層２、第２導電型（ｎ-型）半導体のドリフト層３、高濃度第１導電型（p+型）半導体のソース領域５の順で積層され、該ソース領域を除く前記ドリフト層３にゲート酸化膜７を介してストライプ構造またはメッシュ構造にゲート配線６が選択的に形成され、ゲート配線６の直下の第２導電型（ｎ-型）半導体のドリフト層３の内部に、結果的に、第１導電型（p-型）半導体または高濃度第１導電型（p＋型）半導体の耐圧維持用拡散層８をアイランド状に配置する半導体装置とした。１０はソース電極、１１は空乏層で、１３は層間絶縁膜である。ドレイン層２の他方の主面にドレイン電極１を形成して半導体装置を完成する。
【００１６】
アイランド状に配置された耐圧維持用拡散層８は、セル間の間隔寸法以下の寸法間隔で配置されたアイランド状拡散層である縦型半導体装置とした。
【００１７】
前記アイランド状に配置された耐圧維持用拡散層８は、例えば、ポリシリコンウインドウの（穴あけ寸法最小ルール５ミクロン）とし（拡散マスクの穴間隔４ミクロン）として拡散層を形成した結果、アイランド同士が接近し一体化し一平面として配置された、第１導電型（p-型）半導体の耐圧維持用拡散層である縦型半導体装置とした。
【００１８】
アイランド状に配置された耐圧維持用拡散層８は、その厚さ寸法が１〜３μｍの寸法に形成された拡散層である縦型半導体装置とした。図４は、本発明による実施の形態による電圧・電流特性図である。図４のグラフから分かるように耐圧６００Ｖであることが分かる。
【００１９】
アイランド状に配置された耐圧維持用拡散層８は、ソース領域５を拡散で形成する工程と同時に拡散される様に修正したマスクを用い、新工程を追加する必要がない、縦型半導体装置の製造方法とした。
【産業上の利用可能性】
【００２０】
特許文献１で開示された従来のような工程の複雑さを排除し、マスクの修正のみで他は従来と同じ工程で製作できるので安価に提供できるので産業上に貢献度が高い。
【図面の簡単な説明】
【００２１】
【図１】本発明による第１の実施の形態を示す構造図である。
【図２】本発明による第２の実施形態を示す構造図である。
【図３】本発明による第１の実施の形態による要部詳細図である。
【図４】本発明による実施の形態による電圧・電流特性図である。
【図５】特許文献１に開示されている技術による半導体装置の構造図である。
【図６】従来の半導体装置による電圧・電流特性図である。
【図７】従来の半導体装置の説明図（特許文献１の図２）である。
【符号の説明】
【００２２】
１ ドレイン電極
２ ドレイン層
３ ドリフト層
４ 空乏層
５ ソース領域
６ ゲート配線（導体）
７ ゲート酸化膜
８ 耐圧維持用拡散層
９ ゲート電極
１０ ソース電極
１１ Ｐ型基板
１２ 酸化膜
１３ 層間絶縁膜
１４ ソース電極
１６ ドレイン電極
１７ ゲート電極
１８ 層間膜
２６ ドレイン・ドリフト領域層
２７ａ 島状の浅いＰ層
２７ｂ 島状の浅いＰ層
２７ｃ 島状の浅いＰ層
Ｇ 間隔
【特許請求の範囲】
【請求項１】
ｐｎｐｎ基本構成のＩＧＢＴに適応され、アノード電極、高濃度第１導電型（p＋型）半導体のアノード層、第２導電型（ｎ-型）半導体のドリフト層、高濃度第１導電型（p+型）半導体のカソード領域の順で積層され、該カソード領域を除く前記ドリフト層にゲート酸化膜を介してストライプ構造またはメッシュ構造にゲート配線が選択的に形成される縦型半導体装置において、ゲート配線直下の第２導電型（ｎ-型）半導体の前記ドリフト層内に第１導電型（p-型）半導体または高濃度第１導電型（p＋型）半導体の耐圧維持用拡散層をアイランド状に配置し、耐圧を向上させたことを特徴とする縦型半導体装置。
【請求項２】
ＭＯＳＦＥＴに適応され、ドレイン電極、高濃度第１導電型（ｐ+型）半導体のドレイン層、第２導電型（ｎ-型）半導体のドリフト層、高濃度第１導電型（p+型）半導体のソース領域の順で積層され、該ソース領域を除く前記ドリフト層に、ゲート酸化膜を介してストライプ構造またはメッシュ構造にゲート配線が選択的に形成される縦型半導体装置において、ゲート配線直下の第２導電型（ｎ-型）半導体の前記ドリフト層内に第１導電型（p-型）半導体または高濃度第１導電型（p＋型）半導体の耐圧維持用拡散層をアイランド状に配置し、耐圧を向上させたことを特徴とする縦型半導体装置。
【請求項３】
アイランド状に配置された耐圧維持用拡散層は、セル間の間隔以下の寸法間隔で配置されたアイランド状拡散層である、請求項１乃至２記載の縦型半導体装置。
【請求項４】
前記アイランド状に配置された耐圧維持用拡散層は、アイランド同士が接近して一体となって一平面化して配置された、p-型半導体の耐圧維持用拡散層である、請求項１乃至３記載の縦型半導体装置。
【請求項５】
アイランド状に配置された耐圧維持用拡散層の形成工程は、ソース領域を拡散で形成するときに同時に拡散されるよう修正したマスクを用い、新工程を追加する必要がない、ソース領域形成と同時の工程で拡散して形成する工程である請求項１乃至５記載の縦型半導体装置の製造方法。
【請求項１】
ｐｎｐｎ基本構成のＩＧＢＴに適応され、アノード電極、高濃度第１導電型（p＋型）半導体のアノード層、第２導電型（ｎ-型）半導体のドリフト層、高濃度第１導電型（p+型）半導体のカソード領域の順で積層され、該カソード領域を除く前記ドリフト層にゲート酸化膜を介してストライプ構造またはメッシュ構造にゲート配線が選択的に形成される縦型半導体装置において、ゲート配線直下の第２導電型（ｎ-型）半導体の前記ドリフト層内に第１導電型（p-型）半導体または高濃度第１導電型（p＋型）半導体の耐圧維持用拡散層をアイランド状に配置し、耐圧を向上させたことを特徴とする縦型半導体装置。
【請求項２】
ＭＯＳＦＥＴに適応され、ドレイン電極、高濃度第１導電型（ｐ+型）半導体のドレイン層、第２導電型（ｎ-型）半導体のドリフト層、高濃度第１導電型（p+型）半導体のソース領域の順で積層され、該ソース領域を除く前記ドリフト層に、ゲート酸化膜を介してストライプ構造またはメッシュ構造にゲート配線が選択的に形成される縦型半導体装置において、ゲート配線直下の第２導電型（ｎ-型）半導体の前記ドリフト層内に第１導電型（p-型）半導体または高濃度第１導電型（p＋型）半導体の耐圧維持用拡散層をアイランド状に配置し、耐圧を向上させたことを特徴とする縦型半導体装置。
【請求項３】
アイランド状に配置された耐圧維持用拡散層は、セル間の間隔以下の寸法間隔で配置されたアイランド状拡散層である、請求項１乃至２記載の縦型半導体装置。
【請求項４】
前記アイランド状に配置された耐圧維持用拡散層は、アイランド同士が接近して一体となって一平面化して配置された、p-型半導体の耐圧維持用拡散層である、請求項１乃至３記載の縦型半導体装置。
【請求項５】
アイランド状に配置された耐圧維持用拡散層の形成工程は、ソース領域を拡散で形成するときに同時に拡散されるよう修正したマスクを用い、新工程を追加する必要がない、ソース領域形成と同時の工程で拡散して形成する工程である請求項１乃至５記載の縦型半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００７−１３４４２１（Ｐ２００７−１３４４２１Ａ）
【公開日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願番号】特願２００５−３２４３１９（Ｐ２００５−３２４３１９）
【出願日】平成１７年１１月９日（２００５．１１．９）
【出願人】（０００１４４３９３）株式会社三社電機製作所 (95)
【公開日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願日】平成１７年１１月９日（２００５．１１．９）
【出願人】（０００１４４３９３）株式会社三社電機製作所 (95)
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