マイクロ電源モジュール
【目的】電源ＩＣとインダクタを接続する配線（ボンディングワイヤなど）で発生する漏れ磁束を低減できるマイクロ電源モジュ−ルを提供する。
【解決手段】インダクタ１と、インダクタ１上に固着した電源ＩＣチップ５で構成されるマイクロ電源モジュール１００において、磁性粒子を含む樹脂ケース８をこれらの上に被せることで、電源ＩＣチップ５の出力端子であるＳＷｏｕｔ端子とインダクタのＭ端子を結ぶ配線（ボンディングワイヤ７と端子配線４）から樹脂ケース外に放射される漏れ磁束を低減することができる。
【解決手段】インダクタ１と、インダクタ１上に固着した電源ＩＣチップ５で構成されるマイクロ電源モジュール１００において、磁性粒子を含む樹脂ケース８をこれらの上に被せることで、電源ＩＣチップ５の出力端子であるＳＷｏｕｔ端子とインダクタのＭ端子を結ぶ配線（ボンディングワイヤ７と端子配線４）から樹脂ケース外に放射される漏れ磁束を低減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、携帯機器およびパソコンなどのＰＯＬ（Ｐｏｉｎｔ Ｏｆ Ｌｏａｄ）電源として用いられるマイクロ電源モジュールに関する。
【背景技術】
【０００２】
現在の電子機器内のＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：プリント基板）上には、各ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）固有の電源電圧に対応するために複数の低電圧供給電源を設けることが必要であり、その低電圧供給電源はＰＣＢ上の占有スペースをできるだけ小さく構成できることが求められている。
このＬＳＩに応じた低電圧供給電源はＰＯＬ電源として呼ばれており、従来はシリーズレギュレータなどの非スイッチング方式のドロッパタイプ（降圧型）電源が使用される事が多かった。
しかし、高効率でバッテリによる長時間駆動が強く求められていることから、スイッチング方式の電源が使用され、電源ＩＣ、インダクタおよびコンデンサという個別の部品をＬＳＩ付近に配置し、スイッチング電源回路が構成されていた。
しかし、最近のＰＣＢ上ではＬＳＩ１個でＰＯＬ電源が２個（２電源）、３個（３電源）と必要になることも多く、ＰＣＢスペースの制約が厳しく、かつＰＯＬ電源をＬＳＩ近傍に配置することも困難な状況になってきた。
また、機器の薄型指向から電子部品間や電子部品と機器内のケーブルが接近し、機器内での電磁干渉（ＥＭＩ：Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）が起こり、機器の動作により発生した電磁干渉で機器自身が誤動作したり、機器と接続される周辺機器に悪影響を及ぼす状況になってきた。
【０００３】
この電磁干渉を防止するために、特許文献１には、電磁波抑制シートをＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのＬＳＩ上部に貼って、クロック高周波ノイズを抑制する方策が開示されている。
また、特許文献２、３、４には、磁性粒子と樹脂からなる樹脂組成物で電磁波シールド成型品を形成する方策が開示されている。
また、特許文献５には、マイクロ電源の基本構造および磁気を帯びた微粒子（磁性粒子）を含んだ樹脂でインダクタを被覆することにより、磁束の外部への漏れを防止し、インダクタンス値を高めることが開示されている。
【特許文献１】特開２００２−１８５１８３号公報
【特許文献２】特開２００２−１６１６７号公報
【特許文献３】特開２００６−２６９８９２号公報
【特許文献４】特開２００５−１５８９０６号公報
【特許文献５】特開２００４−７２８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
各ＬＳＩに応じたＰＯＬ電源としては、制御ＩＣ、ＦＥＴ（スイッチング素子であるＭＯＳＦＥＴ）とインダクタＬを一体化してモジュール構成にしたマイクロ電源モジュールが開発されている。このマイクロ電源モジュールはＰＣＢにおける占有スペースを小さくすることができるため付加価値が高い。
また、要求基準が負荷となるＬＳＩのアプリケーション（使用方法）に依存するＳ／Ｎ比に対してこのＰＯＬ電源が直接的に影響を与えることから、ＰＯＬ電源の出力ラインの低伝導ノイズ性能が求められ、さらに放射ノイズによる周辺機器やケーブルへの電磁干渉（漏れ磁束による誘導）が起こらないことが求められる。
図７は、ＰＣＢ上に実装され、電源ＩＣとインダクタが一体化したマイクロ電源モジュールを用いたＤＣ−ＤＣコンバータを示し、同図（ａ）は回路図、同図（ｂ）は構成図である。
図８は、ＰＣＢ上に実装され、電源ＩＣとインダクタが別部品で構成されたＤＣ−ＤＣコンバータを示し、同図（ａ）は回路図、同図（ｂ）は構成図である。
図７および図８の図中の符号で、ＶＯＵＴはインダクタ１、７１の他方の端子でマイクロ電源モジュール３００の出力端子、ＶＩＮはマイクロ電源モジュールの入力端子、ＧＮＤはグランド端子、Ｃｉｎは入力コンデンサ１５、Ｃｏｕｔは出力コンデンサ１６、ＳＷｏｕｔは電源ＩＣ（電源ＩＣチップ５）の出力端子、１、７１はインダクタ、２はフェライト基板、３、７２はインダクタ端子、４は端子配線、５は電源ＩＣチップ、６は電源ＩＣチップの端子、１１、１２はＦＥＴ（ＭＯＳＦＥＴ）、１３は制御回路、７３は配線パターン、３００はマイクロ電源モジュールである。
【０００５】
図７および図８において、ＤＣ−ＤＣコンバータは入力コンデンサ１５、出力コンデンサ１６、電源ＩＣ（電源ＩＣチップ５）およびインダクタ１、７１で構成される。また、電源ＩＣチップ５には、スイッチ素子（ＦＥＴ１１、１２）とそれらのスイッチ素子を制御する制御回路１３が形成されている。ＦＥＴとはＭＯＳＦＥＴのことである。
両図のスイッチ出力（ＳＷｏｕｔ：電源ＩＣの出力）端子部分にはスイッチ素子（ＦＥＴ）のオン・オフによりスイッチング波形が現れ、スイッチ素子とインダクタを接続するボンディングワイヤ７、７３や配線４から漏れ磁束が発生する。
すなわち、図７のマイクロ電源モジュール３００では、電源ＩＣチップ５（インダクタ１上部に配置）とインダクタ１はボンディングワイヤ７およびインダクタ１上に形成されインダクタ端子３と結線された端子配線４で接続される。この配線１４（ボンディングワイヤ７と端子配線４を合わせた配線）により配線インダクタンス（Ｌｗ）が生じる。
図８では、電源ＩＣチップ５とインダクタ７１間を接続するＰＣＢ上の配線パターン７３による配線で配線インダクタンス（Ｌｗ）が生じる。
これらの配線インダクタンス（Ｌｗ）は、インダクタ１、７１が閉磁路構造であっても存在するため、これらの配線インダクタンス（Ｌｗ）により図７ではＢ部、図８ではＤ部が漏れ磁束の発生箇所となる。ここで、閉磁路構造とは磁束がフェライト基板２のような磁性基板内に閉じ込められる構造のことである。
【０００６】
マイクロ電源モジュール３００に用いられるインダクタ１はフェライト基板２にソレノイドコイルが形成された構造をしており、ソレノイドコイルで発生した磁束はフェライト基板２に閉じ込められるので閉磁路構造となる。
図９は、マイクロ電源モジュールにおいて、ＳＷｏｕｔ端子近傍以外の部分に、測定プローブを接近させた場合(同図（ａ）)とＳＷｏｕｔ端子近傍に測定プローブを接近させた場合（同図（ｂ））での漏れ磁束で生ずる誘導電圧波形図である（両者の縦軸の目盛りは同じ。）。
図１０は、電源ＩＣとインダクタを個別に構成した電源モジュールにおいて、電源ＩＣとインダクタ間の配線以外の部分に、測定プローブを接近させた場合(同図（ａ）)と同配線に測定プローブを接近させた場合（同図（ｂ））での漏れ磁束で生ずる誘導電圧波形図である（両者の縦軸の目盛りは同じ。）。図９および図１０は実験による誘導電圧波形である。
図９、図１０から、漏れ磁束による誘導電圧は配線インダクタンスに測定プローブを接近させると、マイクロ電源モジュール３００および個別構成の電源モジュールの双方で大きくなることが分かる。このことから、漏れ磁束の発生はマイクロ電源モジュール３００特有の問題ではないことが分かる。
【０００７】
前記のことから、例えば、スイッチング方式の電源回路の場合には、漏れ磁束の影響が生じないように、漏れ磁束の影響の受けやすいＩＣなどの電子部品やケーブルをマイクロ電源モジュールや個別構成の電源モジュールに接近させないなど電磁干渉への対策が必要であることがわかる。
このことはユーザの立場から見ると、使い勝手がよいとは言い難い。デバイス（マイクロ電源モジュールや個別構成の電源モジュール）を使いこなす難易度が高いことはユーザのセット機器開発の妨げになることから、使い勝手の良いデバイス開発・供給がデバイスメーカにとっても重要になってくる。
このような要求に対応するために、デバイスサイズ増大を招くことなく、コスト増加も最小限に抑えながら低漏れ磁束化を図る方法が求められる。
また、特許文献１に開示されている方策は、低漏れ磁束化に有効であるが、シートを新たに追加してアセンブリする必要があり、工数とコストの観点から問題がある。
また、特許文献２、３、４、５には、電源ＩＣとインダクタを接続するボンディングワイヤに着目して、このボンディングワイヤから発生する漏れ磁束の存在を明らかにし、その対策を行うことについては何ら記載されていない。
【０００８】
この発明の目的は、前記の課題を解決して、電源ＩＣとインダクタを接続する配線（ボンディングワイヤなど）で発生する漏れ磁束を低減できるマイクロ電源モジュールを提供することである。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、インダクタと、該インダクタ上に固着した電源ＩＣと、該電源ＩＣと前記インダクタを接続する配線とを有するマイクロ電源モジュールにおいて、少なくとも前記電源ＩＣの出力端子と前記インダクタの端子を接続する配線（例えば、ボンディングワイヤなど）を磁気シールドする構成とする。
また、磁性粒子を含んだ樹脂で前記ボンディングワイヤを被覆して磁気シールドするとよい。
また、磁性粒子を含んだ樹脂ケースを前記電源ＩＣと前記インダクタおよび前記配線に被せて磁気シールドするとよい。
また、一定電位（主としてグランド）に固定した導電体を前記電源ＩＣと前記インダクタおよび前記配線に被せてシールドするとよい。
また、前記導電体が導電ケースであるとよい。
【発明の効果】
【００１０】
この発明によれば、電源ＩＣとインダクタを接続する配線の表面を粒子状の磁性材料（磁性粒子）を含んだ樹脂で被覆することで、この配線で生じる漏れ磁束を低減することができる。
また、前記の配線の表面を絶縁しながら導電体で遮蔽することで、この配線で生じる漏れ磁束を低減することができる。
前記のように、漏れ磁束を低減することで、ＥＭＩの影響を軽減できる。
【発明を実施するための最良の形態】
【００１１】
発明の実施の形態を以下の実施例で説明する。従来と同一部位には同一の符号を付した。
【実施例１】
【００１２】
図１は、この発明の第１実施例のマイクロ電源モジュールの構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）の矢印Ａから見た要部側面図である。図２は、図１のマイクロ電源モジュールを用いたＤＣ−ＤＣコンバータの回路図である。
図１において、インダクタ１上に電源ＩＣチップ５を固着し、インダクタ端子３に接続する端子配線４と電源ＩＣチップの端子６をボンディングワイヤ７で接続し、この電源ＩＣチップ５とボンディングワイヤ７およびインダクタ１を覆うようにインダクタ１上に磁性粒子を含んだ樹脂ケース８を固着させる。
尚、図中の符号でＭはインダクタ１の一方の端子でスイッチング波形を測定するためのテストピン、ＶＯＵＴはインダクタ１の他方の端子でマイクロ電源モジュール１００の出力端子、ＶＩＮはマイクロ電源モジュールの入力端子、ＧＮＤは制御系グランド端子、ＰＧＮＤは主電流が流れるパワーグランド端子、ＳＷｏｕｔは電源ＩＣ（電源ＩＣチップ５）の出力端子、ＰＶＤＤは主電流が流れる高電圧端子、ＣＥはＯＮ／ＯＦＦ制御端子、ＶＤＤは制御系高電圧端子、ＣＯＰは位相補償用コンデンサ接続端子、ＣＲＥＳは位相補償用コンデンサ接続端子、ＩＮは出力電圧帰還端子である。図１のＰＶＤＤとＶＤＤが図２のＶＩＮに対応し、図１のＰＧＮＤとＧＮＤが図２のＧＮＤに対応する。
【００１３】
この構成においては、樹脂ケース８が上方と横方向へ漏れる磁束を低減し、インダクタ１を構成するフェライト基板２が下方へ漏れる磁束を低減する働きをする。
樹脂ケース８はインダクタ１の上部にだけあればよく、インダクタ１以上の面積を必要としないので、デバイスサイズの増大を招くことがない。
しかし、樹脂ケース８は含まれた磁性粒子が漏れ磁束を低減する働きをしているが、漏れ磁束の一部が磁性粒子間の隙間から樹脂ケース８の外部へ逃げるため、板状のフェライト基板などで形成したケースに比べると漏れ磁束の低減率は小さくなる。
これが問題となる場合は、絶縁性の磁性材料であるフェライトでケースを作成して適用するとよい。
また、樹脂ケース８の代わりに磁性粒子を含んだ樹脂で表面を被覆しても同様の効果が得られる。
このマイクロ電源モジュール１００は、磁性材料と樹脂を用いてパッケージングすることで磁気シールド効果を施している。この磁性材料は、インダクタ１の磁性材料として用いるようなバルク状のフェライトコアではなく、粒子状の磁性材料である磁性粒子である。この磁性粒子を樹脂と混ぜて組立工程で容易にアセンブリ（ポッティング、注型封止）できるようにし、これで表面を被覆して樹脂ケース８とする。
【００１４】
この樹脂ケース８は高抵抗率であるため、電源ＩＣチップ５やボンディングワイヤ７に触れても絶縁性を確保できる。
尚、漏れ磁束が最も発生する電源ＩＣチップ５の出力端子であるＳＷｏｕｔ端子と接続するボンディングワイヤ７のみを磁性粒子を含んだ樹脂で被覆するだけでも大きな効果が得られる。この場合は磁性粒子を含んだ樹脂量が少なくて済むので低コスト化できる。
図２において、ＤＣ−ＤＣコンバータはインダクタ１と電源ＩＣ（電源ＩＣチップ５）と入力コンデンサ１５と出力コンデンサ１６で構成される。電源ＩＣチップ５にはパワースイッチング素子であるＮＭＯＳ１１、１２とそれを制御する制御回路１３が形成されている。ＳＷｏｕｔ端子とインダクタ１のＭ端子を接続する配線１４の配線インダクタンスがＬｗであり、インダクタ１のインダクタンスがＬである。配線１４はＳＷｏｕｔ端子と接続するボンディングワイヤ７とＭ端子と接続する端子配線４で構成され、漏れ磁束が最も発生する箇所となる。この漏れ磁束は磁性粒子を含む樹脂ケース８によりケース外へ漏れる量が大幅に低減される。
【実施例２】
【００１５】
図３は、この発明の第２実施例のマイクロ電源モジュールの構成図であり、同図（ａ）は後述の導電ケース２２を透視した要部平面図、同図（ｂ）は同図（ａ）の矢印Ａから見た要部側面図、同図（ｃ）はマイクロ電源モジュールの要部斜視図である。図４は、図３のマイクロ電源モジュールを用いたＤＣ−ＤＣコンバータの回路図である。
図３のマイクロ電源モジュール２００は、図１のマイクロ電源モジュール１００の樹脂ケース８による磁気シールドの代わりに、導電ケース２２を用いてこの導電ケースをグランド電位（または一定電位）としたグランド電位シールド（または一定電位シールド）することにより、低漏れ磁束化を図るものである。導電ケース２２とインダクタ端子３が接触しないように導電ケース２２の側壁底部には凹部２３が形成されている。また、ボンディングワイヤ７と導電ケース２２の底部２２ａが接触しないように絶縁膜２４が被覆されている。
また、導電ケース２２とフェライト基板２１は、フェライト基板２１の側面に形成したスリット２５に導電ケースの凸部２６がはめ込まれて固定する。このスリット２５にはグランド電位につながるＳＧＮＤ端子が形成されているので、導電ケース２２の電位はグランド電位に固定される。
【００１６】
導電ケ−ス２２を用いるとシールド効果としてはほぼ完全ＢＯＸに近くなることから、前述の磁性粒子を含んだ樹脂ケース８による磁気シ−ルドに比べて漏れ磁束の低減率は高い。ここで、完全ＢＯＸとは、底面はフェライト基板２１、他の５面は金属ケース２２の６面体ＢＯＸであり、シールド効果的に（ほぼ）完全閉鎖空間のことを意味する。
また、図示しないが、インダクタ１に形成した各端子３がＳＧＮＤ端子を除きフェライト基板２１の側面や外周部に露出していないタイプのものもあり、この場合には導電ケース２２の側壁底部の凹部２３を形成する必要がなく、導電ケース２２の側壁底部は全周に亘ってフェライト基板２１と隙間なく密着するので一層完全ＢＯＸ化されて、漏れ磁束の低減率はさらに高くなる。
この導電ケース２２は、磁性粒子を含んだ樹脂ケース８と比べて磁束の外へ漏れが少ないので、漏れ磁束の低減効果は大きくなる。
尚、図３（ｃ）の斜視図では、左側が組立て前の図であり、右側は組立てた後の図である。また、フェライト基板２１に形成される各端子の内ＳＧＮＤ端子は図示されているが、それ以外の端子は省略されている。
図４において、図２との違うのは、樹脂ケース８が導電ケース２２に代わり、この導電ケース２２がグランド電位に固定されている点である。前記したように、導電ケース２２がグランド電位シールドされるので漏れ磁束は大幅に低減される。
【００１７】
つぎに、誘導電圧と結合係数の関係について説明する。
図５は、誘導電圧（ｖｏ）の結合係数（ｋ）依存性の計算例を示す図である。計算は、ＤＣ−ＤＣコンバータ内配線インダクタンス（Ｌｗ）と接近した誘導対象（電子部品やケーブル）を図６に示すようにトランスのＴ型等価回路（配線抵抗Ｒｗと配線インダクタンスＬｗ、結合係数ｋ）として算出している。計算に用いたＲｗとＬｗは実際のボンディングワイヤの数値を用いて次式から求めている。また、Ｍｏは漏れ磁束による相互インダクタンス（＝ｋＬｗ）である。図６上段の左側のコイルはＳＷｏｕｔ端子とインダクタ間で接続される配線１４（ボンディングワイヤ７およびＭ端子と接続する端子配線４）を表し、右側のコイルはこの配線と近接する電子部品やケーブルなどの配線（実験では測定プローブのリード線）を表している。
【００１８】
【数１】
【００１９】
図５から、非シールド状態では、誘導対象との距離が近いほど結合係数（ｋ）が大きいため、誘導電圧（ｖｏ）が大きくなる。逆に、誘導対象との距離が遠いほど結合係数（ｋ）が小さくなるので、誘導電圧（ｖｏ）は小さくなる。
図１や図３に示すような方法でシールドすると、図９（ａ）や図１０（ａ）に示す測定プローブをＳＷｏｕｔ端子に近接させない場合と同程度に結合係数（ｋ）を小さくできて誘導電圧（ｖｏ）を小さくできる。
本発明の説明は、ＰＯＬ電源として最も使用されている降圧型コンバータに関して行ったが、これは他のチョッパー型コンバータ（昇圧型、昇降圧型）にも適用できる。
【図面の簡単な説明】
【００２０】
【図１】この発明の第１実施例のマイクロ電源モジュールの構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）の矢印Ａから見た要部側面図
【図２】図１のマイクロ電源モジュールを用いたＤＣ−ＤＣコンバータの回路図
【図３】この発明の第２実施例のマイクロ電源モジュールの構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）の矢印Ａから見た要部側面図、（ｃ）はマイクロ電源モジュールの要部斜視図
【図４】図３のマイクロ電源モジュールを用いたＤＣ−ＤＣコンバータの回路図
【図５】誘導電圧（ｖｏ）の結合係数（ｋ）依存性の計算例を示す図
【図６】図５を計算したときのトランスをＴ型等価回路に変換した図
【図７】ＰＣＢ上に実装され、電源ＩＣとインダクタを一体化したマイクロ電源モジュールを用いたＤＣ−ＤＣコンバータを示し、（ａ）は回路図、（ｂ）は構成図
【図８】ＰＣＢ上に実装され、電源ＩＣとインダクタが別部品で構成されたＤＣ−ＤＣコンバータを示し、（ａ）は回路図、（ｂ）は構成図
【図９】マイクロ電源モジュール３００において、誘導電圧を実測した例であり、（ａ）はＳＷｏｕｔ端子近傍以外の部分に測定プローブを接近させた場合の誘導電圧波形図、（ｂ）はＳＷｏｕｔ端子近傍に測定プローブを接近させた場合の誘導電圧波形図
【図１０】個別部品の電源モジュールにおいて、誘導電圧を実測した例であり、（ａ）はＳＷｏｕｔ端子近傍以外の部分に測定プローブを接近させた場合の誘導電圧波形図、（ｂ）はＳＷｏｕｔ端子近傍に測定プローブを接近させた場合の誘導電圧波形図
【符号の説明】
【００２１】
１ インダクタ
２、２１ フェライト基板
３ インダクタ端子
４ 端子配線
５ 電源ＩＣチップ
６ 電源ＩＣチップ端子
７ ボンディングワイヤ
８ 磁性粒子を含む樹脂ケース
１１、１２ ＦＥＴ
１３ 制御回路
１４ 配線
１５ 入力コンデンサ
１６ 出力コンデンサ
２２ 導電ケース
２２ａ 底部
２３ 凹部
２４ 絶縁膜
２５ スリット
２６ 凸部
１００、２００、３００ マイクロ電源モジュール
【技術分野】
【０００１】
この発明は、携帯機器およびパソコンなどのＰＯＬ（Ｐｏｉｎｔ Ｏｆ Ｌｏａｄ）電源として用いられるマイクロ電源モジュールに関する。
【背景技術】
【０００２】
現在の電子機器内のＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：プリント基板）上には、各ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）固有の電源電圧に対応するために複数の低電圧供給電源を設けることが必要であり、その低電圧供給電源はＰＣＢ上の占有スペースをできるだけ小さく構成できることが求められている。
このＬＳＩに応じた低電圧供給電源はＰＯＬ電源として呼ばれており、従来はシリーズレギュレータなどの非スイッチング方式のドロッパタイプ（降圧型）電源が使用される事が多かった。
しかし、高効率でバッテリによる長時間駆動が強く求められていることから、スイッチング方式の電源が使用され、電源ＩＣ、インダクタおよびコンデンサという個別の部品をＬＳＩ付近に配置し、スイッチング電源回路が構成されていた。
しかし、最近のＰＣＢ上ではＬＳＩ１個でＰＯＬ電源が２個（２電源）、３個（３電源）と必要になることも多く、ＰＣＢスペースの制約が厳しく、かつＰＯＬ電源をＬＳＩ近傍に配置することも困難な状況になってきた。
また、機器の薄型指向から電子部品間や電子部品と機器内のケーブルが接近し、機器内での電磁干渉（ＥＭＩ：Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）が起こり、機器の動作により発生した電磁干渉で機器自身が誤動作したり、機器と接続される周辺機器に悪影響を及ぼす状況になってきた。
【０００３】
この電磁干渉を防止するために、特許文献１には、電磁波抑制シートをＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのＬＳＩ上部に貼って、クロック高周波ノイズを抑制する方策が開示されている。
また、特許文献２、３、４には、磁性粒子と樹脂からなる樹脂組成物で電磁波シールド成型品を形成する方策が開示されている。
また、特許文献５には、マイクロ電源の基本構造および磁気を帯びた微粒子（磁性粒子）を含んだ樹脂でインダクタを被覆することにより、磁束の外部への漏れを防止し、インダクタンス値を高めることが開示されている。
【特許文献１】特開２００２−１８５１８３号公報
【特許文献２】特開２００２−１６１６７号公報
【特許文献３】特開２００６−２６９８９２号公報
【特許文献４】特開２００５−１５８９０６号公報
【特許文献５】特開２００４−７２８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
各ＬＳＩに応じたＰＯＬ電源としては、制御ＩＣ、ＦＥＴ（スイッチング素子であるＭＯＳＦＥＴ）とインダクタＬを一体化してモジュール構成にしたマイクロ電源モジュールが開発されている。このマイクロ電源モジュールはＰＣＢにおける占有スペースを小さくすることができるため付加価値が高い。
また、要求基準が負荷となるＬＳＩのアプリケーション（使用方法）に依存するＳ／Ｎ比に対してこのＰＯＬ電源が直接的に影響を与えることから、ＰＯＬ電源の出力ラインの低伝導ノイズ性能が求められ、さらに放射ノイズによる周辺機器やケーブルへの電磁干渉（漏れ磁束による誘導）が起こらないことが求められる。
図７は、ＰＣＢ上に実装され、電源ＩＣとインダクタが一体化したマイクロ電源モジュールを用いたＤＣ−ＤＣコンバータを示し、同図（ａ）は回路図、同図（ｂ）は構成図である。
図８は、ＰＣＢ上に実装され、電源ＩＣとインダクタが別部品で構成されたＤＣ−ＤＣコンバータを示し、同図（ａ）は回路図、同図（ｂ）は構成図である。
図７および図８の図中の符号で、ＶＯＵＴはインダクタ１、７１の他方の端子でマイクロ電源モジュール３００の出力端子、ＶＩＮはマイクロ電源モジュールの入力端子、ＧＮＤはグランド端子、Ｃｉｎは入力コンデンサ１５、Ｃｏｕｔは出力コンデンサ１６、ＳＷｏｕｔは電源ＩＣ（電源ＩＣチップ５）の出力端子、１、７１はインダクタ、２はフェライト基板、３、７２はインダクタ端子、４は端子配線、５は電源ＩＣチップ、６は電源ＩＣチップの端子、１１、１２はＦＥＴ（ＭＯＳＦＥＴ）、１３は制御回路、７３は配線パターン、３００はマイクロ電源モジュールである。
【０００５】
図７および図８において、ＤＣ−ＤＣコンバータは入力コンデンサ１５、出力コンデンサ１６、電源ＩＣ（電源ＩＣチップ５）およびインダクタ１、７１で構成される。また、電源ＩＣチップ５には、スイッチ素子（ＦＥＴ１１、１２）とそれらのスイッチ素子を制御する制御回路１３が形成されている。ＦＥＴとはＭＯＳＦＥＴのことである。
両図のスイッチ出力（ＳＷｏｕｔ：電源ＩＣの出力）端子部分にはスイッチ素子（ＦＥＴ）のオン・オフによりスイッチング波形が現れ、スイッチ素子とインダクタを接続するボンディングワイヤ７、７３や配線４から漏れ磁束が発生する。
すなわち、図７のマイクロ電源モジュール３００では、電源ＩＣチップ５（インダクタ１上部に配置）とインダクタ１はボンディングワイヤ７およびインダクタ１上に形成されインダクタ端子３と結線された端子配線４で接続される。この配線１４（ボンディングワイヤ７と端子配線４を合わせた配線）により配線インダクタンス（Ｌｗ）が生じる。
図８では、電源ＩＣチップ５とインダクタ７１間を接続するＰＣＢ上の配線パターン７３による配線で配線インダクタンス（Ｌｗ）が生じる。
これらの配線インダクタンス（Ｌｗ）は、インダクタ１、７１が閉磁路構造であっても存在するため、これらの配線インダクタンス（Ｌｗ）により図７ではＢ部、図８ではＤ部が漏れ磁束の発生箇所となる。ここで、閉磁路構造とは磁束がフェライト基板２のような磁性基板内に閉じ込められる構造のことである。
【０００６】
マイクロ電源モジュール３００に用いられるインダクタ１はフェライト基板２にソレノイドコイルが形成された構造をしており、ソレノイドコイルで発生した磁束はフェライト基板２に閉じ込められるので閉磁路構造となる。
図９は、マイクロ電源モジュールにおいて、ＳＷｏｕｔ端子近傍以外の部分に、測定プローブを接近させた場合(同図（ａ）)とＳＷｏｕｔ端子近傍に測定プローブを接近させた場合（同図（ｂ））での漏れ磁束で生ずる誘導電圧波形図である（両者の縦軸の目盛りは同じ。）。
図１０は、電源ＩＣとインダクタを個別に構成した電源モジュールにおいて、電源ＩＣとインダクタ間の配線以外の部分に、測定プローブを接近させた場合(同図（ａ）)と同配線に測定プローブを接近させた場合（同図（ｂ））での漏れ磁束で生ずる誘導電圧波形図である（両者の縦軸の目盛りは同じ。）。図９および図１０は実験による誘導電圧波形である。
図９、図１０から、漏れ磁束による誘導電圧は配線インダクタンスに測定プローブを接近させると、マイクロ電源モジュール３００および個別構成の電源モジュールの双方で大きくなることが分かる。このことから、漏れ磁束の発生はマイクロ電源モジュール３００特有の問題ではないことが分かる。
【０００７】
前記のことから、例えば、スイッチング方式の電源回路の場合には、漏れ磁束の影響が生じないように、漏れ磁束の影響の受けやすいＩＣなどの電子部品やケーブルをマイクロ電源モジュールや個別構成の電源モジュールに接近させないなど電磁干渉への対策が必要であることがわかる。
このことはユーザの立場から見ると、使い勝手がよいとは言い難い。デバイス（マイクロ電源モジュールや個別構成の電源モジュール）を使いこなす難易度が高いことはユーザのセット機器開発の妨げになることから、使い勝手の良いデバイス開発・供給がデバイスメーカにとっても重要になってくる。
このような要求に対応するために、デバイスサイズ増大を招くことなく、コスト増加も最小限に抑えながら低漏れ磁束化を図る方法が求められる。
また、特許文献１に開示されている方策は、低漏れ磁束化に有効であるが、シートを新たに追加してアセンブリする必要があり、工数とコストの観点から問題がある。
また、特許文献２、３、４、５には、電源ＩＣとインダクタを接続するボンディングワイヤに着目して、このボンディングワイヤから発生する漏れ磁束の存在を明らかにし、その対策を行うことについては何ら記載されていない。
【０００８】
この発明の目的は、前記の課題を解決して、電源ＩＣとインダクタを接続する配線（ボンディングワイヤなど）で発生する漏れ磁束を低減できるマイクロ電源モジュールを提供することである。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、インダクタと、該インダクタ上に固着した電源ＩＣと、該電源ＩＣと前記インダクタを接続する配線とを有するマイクロ電源モジュールにおいて、少なくとも前記電源ＩＣの出力端子と前記インダクタの端子を接続する配線（例えば、ボンディングワイヤなど）を磁気シールドする構成とする。
また、磁性粒子を含んだ樹脂で前記ボンディングワイヤを被覆して磁気シールドするとよい。
また、磁性粒子を含んだ樹脂ケースを前記電源ＩＣと前記インダクタおよび前記配線に被せて磁気シールドするとよい。
また、一定電位（主としてグランド）に固定した導電体を前記電源ＩＣと前記インダクタおよび前記配線に被せてシールドするとよい。
また、前記導電体が導電ケースであるとよい。
【発明の効果】
【００１０】
この発明によれば、電源ＩＣとインダクタを接続する配線の表面を粒子状の磁性材料（磁性粒子）を含んだ樹脂で被覆することで、この配線で生じる漏れ磁束を低減することができる。
また、前記の配線の表面を絶縁しながら導電体で遮蔽することで、この配線で生じる漏れ磁束を低減することができる。
前記のように、漏れ磁束を低減することで、ＥＭＩの影響を軽減できる。
【発明を実施するための最良の形態】
【００１１】
発明の実施の形態を以下の実施例で説明する。従来と同一部位には同一の符号を付した。
【実施例１】
【００１２】
図１は、この発明の第１実施例のマイクロ電源モジュールの構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）の矢印Ａから見た要部側面図である。図２は、図１のマイクロ電源モジュールを用いたＤＣ−ＤＣコンバータの回路図である。
図１において、インダクタ１上に電源ＩＣチップ５を固着し、インダクタ端子３に接続する端子配線４と電源ＩＣチップの端子６をボンディングワイヤ７で接続し、この電源ＩＣチップ５とボンディングワイヤ７およびインダクタ１を覆うようにインダクタ１上に磁性粒子を含んだ樹脂ケース８を固着させる。
尚、図中の符号でＭはインダクタ１の一方の端子でスイッチング波形を測定するためのテストピン、ＶＯＵＴはインダクタ１の他方の端子でマイクロ電源モジュール１００の出力端子、ＶＩＮはマイクロ電源モジュールの入力端子、ＧＮＤは制御系グランド端子、ＰＧＮＤは主電流が流れるパワーグランド端子、ＳＷｏｕｔは電源ＩＣ（電源ＩＣチップ５）の出力端子、ＰＶＤＤは主電流が流れる高電圧端子、ＣＥはＯＮ／ＯＦＦ制御端子、ＶＤＤは制御系高電圧端子、ＣＯＰは位相補償用コンデンサ接続端子、ＣＲＥＳは位相補償用コンデンサ接続端子、ＩＮは出力電圧帰還端子である。図１のＰＶＤＤとＶＤＤが図２のＶＩＮに対応し、図１のＰＧＮＤとＧＮＤが図２のＧＮＤに対応する。
【００１３】
この構成においては、樹脂ケース８が上方と横方向へ漏れる磁束を低減し、インダクタ１を構成するフェライト基板２が下方へ漏れる磁束を低減する働きをする。
樹脂ケース８はインダクタ１の上部にだけあればよく、インダクタ１以上の面積を必要としないので、デバイスサイズの増大を招くことがない。
しかし、樹脂ケース８は含まれた磁性粒子が漏れ磁束を低減する働きをしているが、漏れ磁束の一部が磁性粒子間の隙間から樹脂ケース８の外部へ逃げるため、板状のフェライト基板などで形成したケースに比べると漏れ磁束の低減率は小さくなる。
これが問題となる場合は、絶縁性の磁性材料であるフェライトでケースを作成して適用するとよい。
また、樹脂ケース８の代わりに磁性粒子を含んだ樹脂で表面を被覆しても同様の効果が得られる。
このマイクロ電源モジュール１００は、磁性材料と樹脂を用いてパッケージングすることで磁気シールド効果を施している。この磁性材料は、インダクタ１の磁性材料として用いるようなバルク状のフェライトコアではなく、粒子状の磁性材料である磁性粒子である。この磁性粒子を樹脂と混ぜて組立工程で容易にアセンブリ（ポッティング、注型封止）できるようにし、これで表面を被覆して樹脂ケース８とする。
【００１４】
この樹脂ケース８は高抵抗率であるため、電源ＩＣチップ５やボンディングワイヤ７に触れても絶縁性を確保できる。
尚、漏れ磁束が最も発生する電源ＩＣチップ５の出力端子であるＳＷｏｕｔ端子と接続するボンディングワイヤ７のみを磁性粒子を含んだ樹脂で被覆するだけでも大きな効果が得られる。この場合は磁性粒子を含んだ樹脂量が少なくて済むので低コスト化できる。
図２において、ＤＣ−ＤＣコンバータはインダクタ１と電源ＩＣ（電源ＩＣチップ５）と入力コンデンサ１５と出力コンデンサ１６で構成される。電源ＩＣチップ５にはパワースイッチング素子であるＮＭＯＳ１１、１２とそれを制御する制御回路１３が形成されている。ＳＷｏｕｔ端子とインダクタ１のＭ端子を接続する配線１４の配線インダクタンスがＬｗであり、インダクタ１のインダクタンスがＬである。配線１４はＳＷｏｕｔ端子と接続するボンディングワイヤ７とＭ端子と接続する端子配線４で構成され、漏れ磁束が最も発生する箇所となる。この漏れ磁束は磁性粒子を含む樹脂ケース８によりケース外へ漏れる量が大幅に低減される。
【実施例２】
【００１５】
図３は、この発明の第２実施例のマイクロ電源モジュールの構成図であり、同図（ａ）は後述の導電ケース２２を透視した要部平面図、同図（ｂ）は同図（ａ）の矢印Ａから見た要部側面図、同図（ｃ）はマイクロ電源モジュールの要部斜視図である。図４は、図３のマイクロ電源モジュールを用いたＤＣ−ＤＣコンバータの回路図である。
図３のマイクロ電源モジュール２００は、図１のマイクロ電源モジュール１００の樹脂ケース８による磁気シールドの代わりに、導電ケース２２を用いてこの導電ケースをグランド電位（または一定電位）としたグランド電位シールド（または一定電位シールド）することにより、低漏れ磁束化を図るものである。導電ケース２２とインダクタ端子３が接触しないように導電ケース２２の側壁底部には凹部２３が形成されている。また、ボンディングワイヤ７と導電ケース２２の底部２２ａが接触しないように絶縁膜２４が被覆されている。
また、導電ケース２２とフェライト基板２１は、フェライト基板２１の側面に形成したスリット２５に導電ケースの凸部２６がはめ込まれて固定する。このスリット２５にはグランド電位につながるＳＧＮＤ端子が形成されているので、導電ケース２２の電位はグランド電位に固定される。
【００１６】
導電ケ−ス２２を用いるとシールド効果としてはほぼ完全ＢＯＸに近くなることから、前述の磁性粒子を含んだ樹脂ケース８による磁気シ−ルドに比べて漏れ磁束の低減率は高い。ここで、完全ＢＯＸとは、底面はフェライト基板２１、他の５面は金属ケース２２の６面体ＢＯＸであり、シールド効果的に（ほぼ）完全閉鎖空間のことを意味する。
また、図示しないが、インダクタ１に形成した各端子３がＳＧＮＤ端子を除きフェライト基板２１の側面や外周部に露出していないタイプのものもあり、この場合には導電ケース２２の側壁底部の凹部２３を形成する必要がなく、導電ケース２２の側壁底部は全周に亘ってフェライト基板２１と隙間なく密着するので一層完全ＢＯＸ化されて、漏れ磁束の低減率はさらに高くなる。
この導電ケース２２は、磁性粒子を含んだ樹脂ケース８と比べて磁束の外へ漏れが少ないので、漏れ磁束の低減効果は大きくなる。
尚、図３（ｃ）の斜視図では、左側が組立て前の図であり、右側は組立てた後の図である。また、フェライト基板２１に形成される各端子の内ＳＧＮＤ端子は図示されているが、それ以外の端子は省略されている。
図４において、図２との違うのは、樹脂ケース８が導電ケース２２に代わり、この導電ケース２２がグランド電位に固定されている点である。前記したように、導電ケース２２がグランド電位シールドされるので漏れ磁束は大幅に低減される。
【００１７】
つぎに、誘導電圧と結合係数の関係について説明する。
図５は、誘導電圧（ｖｏ）の結合係数（ｋ）依存性の計算例を示す図である。計算は、ＤＣ−ＤＣコンバータ内配線インダクタンス（Ｌｗ）と接近した誘導対象（電子部品やケーブル）を図６に示すようにトランスのＴ型等価回路（配線抵抗Ｒｗと配線インダクタンスＬｗ、結合係数ｋ）として算出している。計算に用いたＲｗとＬｗは実際のボンディングワイヤの数値を用いて次式から求めている。また、Ｍｏは漏れ磁束による相互インダクタンス（＝ｋＬｗ）である。図６上段の左側のコイルはＳＷｏｕｔ端子とインダクタ間で接続される配線１４（ボンディングワイヤ７およびＭ端子と接続する端子配線４）を表し、右側のコイルはこの配線と近接する電子部品やケーブルなどの配線（実験では測定プローブのリード線）を表している。
【００１８】
【数１】
【００１９】
図５から、非シールド状態では、誘導対象との距離が近いほど結合係数（ｋ）が大きいため、誘導電圧（ｖｏ）が大きくなる。逆に、誘導対象との距離が遠いほど結合係数（ｋ）が小さくなるので、誘導電圧（ｖｏ）は小さくなる。
図１や図３に示すような方法でシールドすると、図９（ａ）や図１０（ａ）に示す測定プローブをＳＷｏｕｔ端子に近接させない場合と同程度に結合係数（ｋ）を小さくできて誘導電圧（ｖｏ）を小さくできる。
本発明の説明は、ＰＯＬ電源として最も使用されている降圧型コンバータに関して行ったが、これは他のチョッパー型コンバータ（昇圧型、昇降圧型）にも適用できる。
【図面の簡単な説明】
【００２０】
【図１】この発明の第１実施例のマイクロ電源モジュールの構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）の矢印Ａから見た要部側面図
【図２】図１のマイクロ電源モジュールを用いたＤＣ−ＤＣコンバータの回路図
【図３】この発明の第２実施例のマイクロ電源モジュールの構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）の矢印Ａから見た要部側面図、（ｃ）はマイクロ電源モジュールの要部斜視図
【図４】図３のマイクロ電源モジュールを用いたＤＣ−ＤＣコンバータの回路図
【図５】誘導電圧（ｖｏ）の結合係数（ｋ）依存性の計算例を示す図
【図６】図５を計算したときのトランスをＴ型等価回路に変換した図
【図７】ＰＣＢ上に実装され、電源ＩＣとインダクタを一体化したマイクロ電源モジュールを用いたＤＣ−ＤＣコンバータを示し、（ａ）は回路図、（ｂ）は構成図
【図８】ＰＣＢ上に実装され、電源ＩＣとインダクタが別部品で構成されたＤＣ−ＤＣコンバータを示し、（ａ）は回路図、（ｂ）は構成図
【図９】マイクロ電源モジュール３００において、誘導電圧を実測した例であり、（ａ）はＳＷｏｕｔ端子近傍以外の部分に測定プローブを接近させた場合の誘導電圧波形図、（ｂ）はＳＷｏｕｔ端子近傍に測定プローブを接近させた場合の誘導電圧波形図
【図１０】個別部品の電源モジュールにおいて、誘導電圧を実測した例であり、（ａ）はＳＷｏｕｔ端子近傍以外の部分に測定プローブを接近させた場合の誘導電圧波形図、（ｂ）はＳＷｏｕｔ端子近傍に測定プローブを接近させた場合の誘導電圧波形図
【符号の説明】
【００２１】
１ インダクタ
２、２１ フェライト基板
３ インダクタ端子
４ 端子配線
５ 電源ＩＣチップ
６ 電源ＩＣチップ端子
７ ボンディングワイヤ
８ 磁性粒子を含む樹脂ケース
１１、１２ ＦＥＴ
１３ 制御回路
１４ 配線
１５ 入力コンデンサ
１６ 出力コンデンサ
２２ 導電ケース
２２ａ 底部
２３ 凹部
２４ 絶縁膜
２５ スリット
２６ 凸部
１００、２００、３００ マイクロ電源モジュール
【特許請求の範囲】
【請求項１】
インダクタと、該インダクタ上に固着した電源ＩＣと、該電源ＩＣと前記インダクタを接続する配線とを有するマイクロ電源モジュールにおいて、少なくとも前記電源ＩＣの出力端子と前記インダクタの端子を接続する配線を磁気シールドすることを特徴とするマイクロ電源モジュール。
【請求項２】
前記配線がボンディングワイヤであることを特徴とする請求項１に記載のマイクロ電源モジュール。
【請求項３】
磁性粒子を含んだ樹脂で前記ボンディングワイヤを被覆して磁気シールドすることを特徴とする請求項１または２に記載のマイクロ電源モジュール。
【請求項４】
磁性粒子を含んだ樹脂ケースを前記電源ＩＣと前記インダクタおよび前記配線に被せてシールドすることを特徴とする請求項１または２に記載のマイクロ電源モジュール。
【請求項５】
一定電位に固定した導電体を前記電源ＩＣと前記インダクタおよび前記配線に被せてシールドすることを特徴とする請求項１または２に記載のマイクロ電源モジュール。
【請求項６】
前記導電体が導電ケースであることを特徴とする請求項５に記載のマイクロ電源モジュール。
【請求項１】
インダクタと、該インダクタ上に固着した電源ＩＣと、該電源ＩＣと前記インダクタを接続する配線とを有するマイクロ電源モジュールにおいて、少なくとも前記電源ＩＣの出力端子と前記インダクタの端子を接続する配線を磁気シールドすることを特徴とするマイクロ電源モジュール。
【請求項２】
前記配線がボンディングワイヤであることを特徴とする請求項１に記載のマイクロ電源モジュール。
【請求項３】
磁性粒子を含んだ樹脂で前記ボンディングワイヤを被覆して磁気シールドすることを特徴とする請求項１または２に記載のマイクロ電源モジュール。
【請求項４】
磁性粒子を含んだ樹脂ケースを前記電源ＩＣと前記インダクタおよび前記配線に被せてシールドすることを特徴とする請求項１または２に記載のマイクロ電源モジュール。
【請求項５】
一定電位に固定した導電体を前記電源ＩＣと前記インダクタおよび前記配線に被せてシールドすることを特徴とする請求項１または２に記載のマイクロ電源モジュール。
【請求項６】
前記導電体が導電ケースであることを特徴とする請求項５に記載のマイクロ電源モジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−１７６８７７（Ｐ２００９−１７６８７７Ａ）
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願番号】特願２００８−１２６９８（Ｐ２００８−１２６９８）
【出願日】平成２０年１月２３日（２００８．１．２３）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願日】平成２０年１月２３日（２００８．１．２３）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
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