メモリカード
【課題】 大容量化が可能なメモリカードを提供することである。
【解決手段】 複数の接続パッドを有する配線基板と、それぞれ一方の短辺に沿って複数の電極パッドを有し該電極パッドが露出するように該一方の短辺を階段状にずらして該配線基板上に積層した複数のメモリチップと、該メモリチップの書き込み及び読み出し領域を制御するコントローラチップとを備え、該配線基板上の接続パッドと該メモリチップの電極パッドが金属ワイヤーで接続されているメモリカードであって、該コントローラチップは、該メモリチップが階段状に積層された階段裏の該配線基板上に配設されていることを特徴とする。
【解決手段】 複数の接続パッドを有する配線基板と、それぞれ一方の短辺に沿って複数の電極パッドを有し該電極パッドが露出するように該一方の短辺を階段状にずらして該配線基板上に積層した複数のメモリチップと、該メモリチップの書き込み及び読み出し領域を制御するコントローラチップとを備え、該配線基板上の接続パッドと該メモリチップの電極パッドが金属ワイヤーで接続されているメモリカードであって、該コントローラチップは、該メモリチップが階段状に積層された階段裏の該配線基板上に配設されていることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＤメモリカード、スマートメディア、メモリスティック、ＵＳＢメモリ等のメモリカードに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカードは、急速に小型化と大容量化が進められている。小型化されたメモリカードを実現するために、メモリチップやコントローラチップ等の半導体チップは配線基板上に積層して搭載される。
【０００３】
半導体チップの電極パッドはワイヤーボンディングにより配線基板の接続パッドと電気的に接続される。メモリカードの更なる大容量化を測るために、メモリチップを配線基板上に多段に積層するようになってきている。
【０００４】
メモリチップの積層数は増加傾向にあり、メモリカードの記憶容量に応じて８段、更にはそれ以上に積層することが検討されている。多段に積層されたメモリチップに対してワイヤーボンディングを行うためには、例えば片側の短辺に沿って配列された複数の電極パッドをそれぞれ露出させるように、複数のメモリチップをずらして階段状に次々と粘着フィルムを介在して積層する構造が一般的に採用されている。
【０００５】
メモリチップはＮＡＮＤ型フラッシュメモリから一般的に構成されており、ＮＡＮＤ型フラッシュメモリでは、セルを駆動するのに必要な導線を複数のセルで共有している。このため、データの書き込み及び読み出しは、ページと呼ばれる例えば２１１２バイトの複数ビット単位で、消去はブロックと呼ばれる複数のページ単位（例えば６４ページ）で一括して行われる。即ち、ＮＡＮＤ型フラッシュメモリでは、その制御方法として、ページ読み出し、ページ書き込み及びブロック消去が採用されている。
【０００６】
書き込み領域及び読み出し領域を複数のメモリチップから選択して制御するためにコントローラチップが採用されており、従来のメモリカードでは、最上段のメモリチップ上にコントローラチップが配設され、全体が規格で定められた外形となるようにカード状に樹脂封止されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１５８７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、最上段のメモリチップ上にコントローラチップを積層する構造では、更なるメモリカードの大容量化が図れないという問題がある。
【０００９】
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、メモリチップの積層数を増加可能なメモリカードを提供することである。
【課題を解決するための手段】
【００１０】
本発明によると、複数の接続パッドを有する配線基板と、それぞれ一方の短辺に沿って複数の電極パッドを有し該電極パッドが露出するように該一方の短辺を階段状にずらして該配線基板上に積層した複数のメモリチップと、該メモリチップの書き込み及び読み出し領域を制御するコントローラチップとを備え、該配線基板上の接続パッドと該メモリチップの電極パッドが金属ワイヤーで接続されているメモリカードであって、該コントローラチップは、該メモリチップが階段状に積層された階段裏の該配線基板上に配設されていることを特徴とするメモリカードが提供される。
【発明の効果】
【００１１】
本発明によると、複数のメモリチップが階段状に積層された階段裏の配線基板上にコントローラチップを配設してメモリカードを構成したので、コントローラチップの厚みが実質的に０になり、コントローラチップの厚み分メモリチップの積層枚数を増加することができる。
【図面の簡単な説明】
【００１２】
【図１】樹脂封止を除去した状態の本発明実施形態に係るメモリカードの斜視図である。
【図２】図２（Ａ）は配線基板上にコントローラチップを搭載する様子を示す分解斜視図、図２（Ｂ）はコントローラチップが搭載された状態の配線基板の斜視図である。
【図３】配線基板上に複数のメモリチップを積層する状態を示す分解斜視図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面を参照して詳細に説明する。図１を参照すると、本発明実施形態に係る樹脂封止を除去した状態のメモリカード１０の斜視図が示されている。メモリカード１０は、例えば小型フラッシュメモリカードであり、デジタル家電情報を蓄えるメディアとして、ＳＤメモリカード、スマートメディア、メモリスティック、コンパクトフラッシュ（登録商標）等種々提案されており、それぞれ規格でその仕様及び外形寸法等が規定されている。
【００１４】
図２を参照すると、配線基板１２の斜視図が示されている。配線基板１２は、例えば絶縁性樹脂基板の内部や表面に配線部を設けたものであり、具体的にはガラス‐エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が採用される。
【００１５】
配線基板１２は概略矩形状の外形を有しており、配線基板１２の裏面１２ａにはメモリカードの入出力端子となる図示しない外部接続端子が形成されている。尚、配線基板１２の裏面１２ａがメモリカード１０の表面に相当する。更に、配線基板１２の裏面１２ａには、外部接続端子の形成領域を除く領域に第１の配線網が設けられている。
【００１６】
配線基板１２の表面１２ｂはチップ搭載部１３と一方の短辺１２ｃに隣接したパッド領域１５とを有しており、パッド領域１５には複数の接続パッド１６と第２の配線網が形成されている。接続パッド１６を含む第２の配線網は、配線基板の内部に形成された内部配線（スルーホール等）を介して、配線基板１２の裏面１２ａに形成された外部接続端子や第１の配線網と電気的に接続されている。
【００１７】
図２（Ａ）に示すように、配線基板１２の他方の短辺１２ｄに隣接して複数の接続パッド１８が形成されており、接続パッド１８と配線基板１２の他方の短辺１２ｄとの間の配線基板１２上にコントローラチップ２０をダイアタッチフィルム（ＤＡＦ）等の粘着フィルムを介して接着し、図２（Ｂ）に示すように、コントローラチップ２０の電極パッド２２と配線基板１２の接続パッド１８とＡｕワイヤー等の金属ワイヤー２３で接続する。
【００１８】
図１を参照すると、１４‐１乃至１４‐６はメモリチップであり、それぞれＮＡＮＤ型フラッシュメモリから形成されている。各メモリチップ１４の一方の短辺１４ａに沿って複数の電極パッド２４が形成されている。
【００１９】
図３に示すように、最下段（一段目）のメモリチップ１４‐１は電極パッド２４を有する電極形成面を上方に向け、配線基板１２のチップ搭載部１３上に接着層（図示せず）を介して接着されている。
【００２０】
接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム（ＤＡＦ）等の粘着フィルムが用いられる。一段目のメモリチップ１４‐１は、電極パッド２４が配線基板１２の接続パッド１６に重ならないように配線基板１２上に接着される。
【００２１】
二段目のメモリチップ１４‐２は、電極パッド２４を有する電極形成面を上方に向け、一段目のメモリチップ１４‐１の電極パッド２４と重ならないように少しずらして一段目のメモリチップ１４‐１上にＤＡＦ等の粘着フィルムを介して接着される。
【００２２】
同様に、残りの４個のメモリチップ（３〜６段目のメモリチップ）１４‐３〜１４‐６は、下段側のメモリチップの電極パッド２４が露出するように階段状にずらし、それぞれＤＡＦ等の粘着フィルムを介して順に接着される。
【００２３】
メモリカード１０の複数のメモリチップ１４‐１〜１４‐６は階段状の積層構造を有するため、各メモリチップ１４の電極パッド２４は、何れも上方に向けて露出した状態でパッド領域１５の近傍に位置している。
【００２４】
メモリチップ１４‐１〜１４‐６の電極パッド２４は、それぞれパッド領域１５に配置された接続パッド１６とＡｕワイヤー等の金属ワイヤー２６を介して電気的に接続されている。
【００２５】
各電極パッド２４の電気特性や信号特性等が等しい場合には、金属ワイヤー２６で順にボンディング接続することができる。各電極２４間のワイヤーボンディングは個別に実施してもよいし、一本の金属ワイヤーで各電極パッド２４間を順に接続してもよい。
【００２６】
メモリカード１０の複数のメモリチップ１４‐１〜１４‐６は階段状の積層構造を有するため、図１に示すように、配線基板１２の他方の短辺１２ｄに隣接した階段裏のスペース１７に配線基板１２に搭載されたコントローラチップ２０が収容される。
【００２７】
このように、複数のメモリチップ１４‐１〜１４‐６を配線基板１２上に階段状に積層し、コントローラチップ２０を階段裏のスペース１７に収容したメモリカード１０は、図示しないエポキシ樹脂等により樹脂封止され、メモリカード１０の規格に合った外形に成形される。
【００２８】
上述した本実施形態のメモリカード１０では、コントローラチップ２０を他方の短辺１２ｄに隣接した配線基板１２上に搭載し、階段状に積層した複数のメモリチップ１４の階段裏のスペース１７に収容したので、コントローラチップ２０の厚みが実質的に０になり、コントローラチップ２０の厚み相当分のメモリチップ１４を余分に積層することができ、メモリカード１０の大容量化を図ることが出来る。
【符号の説明】
【００２９】
１０ メモリカード
１２ 配線基板
１４‐１〜１４‐６ メモリチップ
１６，１８ 接続パッド
２０ コントローラチップ
２２，２４ 電極パッド
２３，２６ 金属ワイヤー
【技術分野】
【０００１】
本発明は、ＳＤメモリカード、スマートメディア、メモリスティック、ＵＳＢメモリ等のメモリカードに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカードは、急速に小型化と大容量化が進められている。小型化されたメモリカードを実現するために、メモリチップやコントローラチップ等の半導体チップは配線基板上に積層して搭載される。
【０００３】
半導体チップの電極パッドはワイヤーボンディングにより配線基板の接続パッドと電気的に接続される。メモリカードの更なる大容量化を測るために、メモリチップを配線基板上に多段に積層するようになってきている。
【０００４】
メモリチップの積層数は増加傾向にあり、メモリカードの記憶容量に応じて８段、更にはそれ以上に積層することが検討されている。多段に積層されたメモリチップに対してワイヤーボンディングを行うためには、例えば片側の短辺に沿って配列された複数の電極パッドをそれぞれ露出させるように、複数のメモリチップをずらして階段状に次々と粘着フィルムを介在して積層する構造が一般的に採用されている。
【０００５】
メモリチップはＮＡＮＤ型フラッシュメモリから一般的に構成されており、ＮＡＮＤ型フラッシュメモリでは、セルを駆動するのに必要な導線を複数のセルで共有している。このため、データの書き込み及び読み出しは、ページと呼ばれる例えば２１１２バイトの複数ビット単位で、消去はブロックと呼ばれる複数のページ単位（例えば６４ページ）で一括して行われる。即ち、ＮＡＮＤ型フラッシュメモリでは、その制御方法として、ページ読み出し、ページ書き込み及びブロック消去が採用されている。
【０００６】
書き込み領域及び読み出し領域を複数のメモリチップから選択して制御するためにコントローラチップが採用されており、従来のメモリカードでは、最上段のメモリチップ上にコントローラチップが配設され、全体が規格で定められた外形となるようにカード状に樹脂封止されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１５８７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、最上段のメモリチップ上にコントローラチップを積層する構造では、更なるメモリカードの大容量化が図れないという問題がある。
【０００９】
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、メモリチップの積層数を増加可能なメモリカードを提供することである。
【課題を解決するための手段】
【００１０】
本発明によると、複数の接続パッドを有する配線基板と、それぞれ一方の短辺に沿って複数の電極パッドを有し該電極パッドが露出するように該一方の短辺を階段状にずらして該配線基板上に積層した複数のメモリチップと、該メモリチップの書き込み及び読み出し領域を制御するコントローラチップとを備え、該配線基板上の接続パッドと該メモリチップの電極パッドが金属ワイヤーで接続されているメモリカードであって、該コントローラチップは、該メモリチップが階段状に積層された階段裏の該配線基板上に配設されていることを特徴とするメモリカードが提供される。
【発明の効果】
【００１１】
本発明によると、複数のメモリチップが階段状に積層された階段裏の配線基板上にコントローラチップを配設してメモリカードを構成したので、コントローラチップの厚みが実質的に０になり、コントローラチップの厚み分メモリチップの積層枚数を増加することができる。
【図面の簡単な説明】
【００１２】
【図１】樹脂封止を除去した状態の本発明実施形態に係るメモリカードの斜視図である。
【図２】図２（Ａ）は配線基板上にコントローラチップを搭載する様子を示す分解斜視図、図２（Ｂ）はコントローラチップが搭載された状態の配線基板の斜視図である。
【図３】配線基板上に複数のメモリチップを積層する状態を示す分解斜視図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面を参照して詳細に説明する。図１を参照すると、本発明実施形態に係る樹脂封止を除去した状態のメモリカード１０の斜視図が示されている。メモリカード１０は、例えば小型フラッシュメモリカードであり、デジタル家電情報を蓄えるメディアとして、ＳＤメモリカード、スマートメディア、メモリスティック、コンパクトフラッシュ（登録商標）等種々提案されており、それぞれ規格でその仕様及び外形寸法等が規定されている。
【００１４】
図２を参照すると、配線基板１２の斜視図が示されている。配線基板１２は、例えば絶縁性樹脂基板の内部や表面に配線部を設けたものであり、具体的にはガラス‐エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が採用される。
【００１５】
配線基板１２は概略矩形状の外形を有しており、配線基板１２の裏面１２ａにはメモリカードの入出力端子となる図示しない外部接続端子が形成されている。尚、配線基板１２の裏面１２ａがメモリカード１０の表面に相当する。更に、配線基板１２の裏面１２ａには、外部接続端子の形成領域を除く領域に第１の配線網が設けられている。
【００１６】
配線基板１２の表面１２ｂはチップ搭載部１３と一方の短辺１２ｃに隣接したパッド領域１５とを有しており、パッド領域１５には複数の接続パッド１６と第２の配線網が形成されている。接続パッド１６を含む第２の配線網は、配線基板の内部に形成された内部配線（スルーホール等）を介して、配線基板１２の裏面１２ａに形成された外部接続端子や第１の配線網と電気的に接続されている。
【００１７】
図２（Ａ）に示すように、配線基板１２の他方の短辺１２ｄに隣接して複数の接続パッド１８が形成されており、接続パッド１８と配線基板１２の他方の短辺１２ｄとの間の配線基板１２上にコントローラチップ２０をダイアタッチフィルム（ＤＡＦ）等の粘着フィルムを介して接着し、図２（Ｂ）に示すように、コントローラチップ２０の電極パッド２２と配線基板１２の接続パッド１８とＡｕワイヤー等の金属ワイヤー２３で接続する。
【００１８】
図１を参照すると、１４‐１乃至１４‐６はメモリチップであり、それぞれＮＡＮＤ型フラッシュメモリから形成されている。各メモリチップ１４の一方の短辺１４ａに沿って複数の電極パッド２４が形成されている。
【００１９】
図３に示すように、最下段（一段目）のメモリチップ１４‐１は電極パッド２４を有する電極形成面を上方に向け、配線基板１２のチップ搭載部１３上に接着層（図示せず）を介して接着されている。
【００２０】
接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム（ＤＡＦ）等の粘着フィルムが用いられる。一段目のメモリチップ１４‐１は、電極パッド２４が配線基板１２の接続パッド１６に重ならないように配線基板１２上に接着される。
【００２１】
二段目のメモリチップ１４‐２は、電極パッド２４を有する電極形成面を上方に向け、一段目のメモリチップ１４‐１の電極パッド２４と重ならないように少しずらして一段目のメモリチップ１４‐１上にＤＡＦ等の粘着フィルムを介して接着される。
【００２２】
同様に、残りの４個のメモリチップ（３〜６段目のメモリチップ）１４‐３〜１４‐６は、下段側のメモリチップの電極パッド２４が露出するように階段状にずらし、それぞれＤＡＦ等の粘着フィルムを介して順に接着される。
【００２３】
メモリカード１０の複数のメモリチップ１４‐１〜１４‐６は階段状の積層構造を有するため、各メモリチップ１４の電極パッド２４は、何れも上方に向けて露出した状態でパッド領域１５の近傍に位置している。
【００２４】
メモリチップ１４‐１〜１４‐６の電極パッド２４は、それぞれパッド領域１５に配置された接続パッド１６とＡｕワイヤー等の金属ワイヤー２６を介して電気的に接続されている。
【００２５】
各電極パッド２４の電気特性や信号特性等が等しい場合には、金属ワイヤー２６で順にボンディング接続することができる。各電極２４間のワイヤーボンディングは個別に実施してもよいし、一本の金属ワイヤーで各電極パッド２４間を順に接続してもよい。
【００２６】
メモリカード１０の複数のメモリチップ１４‐１〜１４‐６は階段状の積層構造を有するため、図１に示すように、配線基板１２の他方の短辺１２ｄに隣接した階段裏のスペース１７に配線基板１２に搭載されたコントローラチップ２０が収容される。
【００２７】
このように、複数のメモリチップ１４‐１〜１４‐６を配線基板１２上に階段状に積層し、コントローラチップ２０を階段裏のスペース１７に収容したメモリカード１０は、図示しないエポキシ樹脂等により樹脂封止され、メモリカード１０の規格に合った外形に成形される。
【００２８】
上述した本実施形態のメモリカード１０では、コントローラチップ２０を他方の短辺１２ｄに隣接した配線基板１２上に搭載し、階段状に積層した複数のメモリチップ１４の階段裏のスペース１７に収容したので、コントローラチップ２０の厚みが実質的に０になり、コントローラチップ２０の厚み相当分のメモリチップ１４を余分に積層することができ、メモリカード１０の大容量化を図ることが出来る。
【符号の説明】
【００２９】
１０ メモリカード
１２ 配線基板
１４‐１〜１４‐６ メモリチップ
１６，１８ 接続パッド
２０ コントローラチップ
２２，２４ 電極パッド
２３，２６ 金属ワイヤー
【特許請求の範囲】
【請求項１】
複数の接続パッドを有する配線基板と、それぞれ一方の短辺に沿って複数の電極パッドを有し該電極パッドが露出するように該一方の短辺を階段状にずらして該配線基板上に積層した複数のメモリチップと、該メモリチップの書き込み及び読み出し領域を制御するコントローラチップとを備え、該配線基板上の接続パッドと該メモリチップの電極パッドが金属ワイヤーで接続されているメモリカードであって、
該コントローラチップは、該メモリチップが階段状に積層された階段裏の該配線基板上に配設されていることを特徴とするメモリカード。
【請求項１】
複数の接続パッドを有する配線基板と、それぞれ一方の短辺に沿って複数の電極パッドを有し該電極パッドが露出するように該一方の短辺を階段状にずらして該配線基板上に積層した複数のメモリチップと、該メモリチップの書き込み及び読み出し領域を制御するコントローラチップとを備え、該配線基板上の接続パッドと該メモリチップの電極パッドが金属ワイヤーで接続されているメモリカードであって、
該コントローラチップは、該メモリチップが階段状に積層された階段裏の該配線基板上に配設されていることを特徴とするメモリカード。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−９３９４２（Ｐ２０１２−９３９４２Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１０−２４０４３６（Ｐ２０１０−２４０４３６）
【出願日】平成２２年１０月２７日（２０１０．１０．２７）
【出願人】（０００１３４０５１）株式会社ディスコ (2,397)
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２２年１０月２７日（２０１０．１０．２７）
【出願人】（０００１３４０５１）株式会社ディスコ (2,397)
【Ｆターム（参考）】
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