不揮発性半導体メモリ素子及びその製造方法
【課題】不揮発性半導体メモリ素子及びその製造方法を提供する。
【解決手段】スイッチング素子と該スイッチング素子に連結されたストレージノードとを有し、ストレージノードは下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子において、データ保存層は、第1電圧で電流経路が形成される第1領域と、第1領域を取り囲んで第1電圧より高い第2電圧で電流経路が形成される第2領域と、を備え、第1領域は、上部及び下部電極の間で上部及び下部電極と接触することを特徴とする不揮発性メモリ素子及びその製造方法。
【解決手段】スイッチング素子と該スイッチング素子に連結されたストレージノードとを有し、ストレージノードは下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子において、データ保存層は、第1電圧で電流経路が形成される第1領域と、第1領域を取り囲んで第1電圧より高い第2電圧で電流経路が形成される第2領域と、を備え、第1領域は、上部及び下部電極の間で上部及び下部電極と接触することを特徴とする不揮発性メモリ素子及びその製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体メモリ素子及びその製造方法に係り、より詳細には、相転移層を含む不揮発性半導体メモリ素子及びその製造方法に関する。
【背景技術】
【0002】
最近、揮発性メモリ素子と不揮発性メモリ素子との特性をいずれも持っている次世代不揮発性メモリ素子、例えば、FRAM(Ferroelectric Random Access Memory)、PRAM(Phase−change Random Access Memory)、MRAM(Magnetoresistive Random Access Memory)及びRRAM(Resistance Random Access Memory)についての研究が活発に進みつつある。
【0003】
FRAM、PRAM、MRAM及びRRAMはいずれも書き込み速度が速いという利点を持っている。しかし、FRAMは、セル面積縮小が難しくて大容量メモリとしての開発が困難である。そして、PRAMは、微細化が比較的容易であるが、低電力化のためにリセット電流を低くする必要がある。また、MRAMの場合は、書き込み電流が大きくてデータ信号識別のためのセンシングマージンが小さいために、大容量化が困難である。
【0004】
現在まで紹介されたRRAM(以下、従来のRRAM)の場合、微細化が容易でフラッシュメモリやDRAMに並ぶコスト競争力を持っており、アクセス時間が短く、非破壊読み取り動作が可能な利点を持っているだけでなく大容量化も可能であると見られる。
【0005】
しかし、従来のRRAMは、セット電圧が高いだけでなくセット及びリセット電圧分散とリセット電流の分散とが大きい問題点を持っている。また、従来技術によるRRAMは、リセット電流の分散が大きいことも問題であり、リセット電流自体も大きいという問題をもっている。
【0006】
リセット電流が、RRAMに備わったトランジスタが受け入れる程度より大きい場合、トランジスタのサイズ縮小が困難であるが、これによりRRAMの集積度が制限されうる。
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであり、セット電圧を低くすることができ、セット電圧とリセット電圧とリセット電流の分散を減らしつつリセット電流の大きさも減らすことができる不揮発性半導体メモリ素子を提供するところにある。
【0008】
本発明が解決しようとする他の技術的課題はこのような不揮発性半導体メモリ素子の製造方法を提供するにある。
【課題を解決するための手段】
【0009】
前記技術的課題を達成するために、本発明は、スイッチング素子と該スイッチング素子に連結されたストレージノードとを有し、前記ストレージノードは下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子において、前記データ保存層は、第1電圧で電流経路が形成される第1領域と、前記第1領域を取り囲んで前記第1電圧より高い第2電圧で電流経路が形成される第2領域と、を備え、前記第1領域は、前記上部及び下部電極の間で前記上部及び下部電極と接触することを特徴とする不揮発性メモリ素子を提供する。
【0010】
前記第1領域のサイズは、ナノメートルサイズである。
【0011】
前記データ保存層は、遷移金属酸化物層である。
【0012】
前記他の技術的課題を達成するために、本発明は、スイッチング素子とこれに連結されたストレージノードとを有し、前記ストレージノードは、下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子の製造方法において、前記下部電極上にデータ保存層を形成する第1工程と、前記データ保存層の局所領域にストレスを加える第2工程と、前記局所領域を有する前記データ保存層の第1領域上に前記上部電極を形成する第3工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法を提供する。
【0013】
この製造方法で、前記第2工程を実施する前に、前記データ保存層上に前記第1領域を露出させる感光膜パターンを形成できる。このとき、前記第3工程は、前記第1領域上に上部電極を形成する工程と、前記感光膜パターンを除去する工程と、をさらに含む。
【0014】
また、前記第2工程は、電圧印加手段を前記データ保存層の前記局所領域上に整列させる工程と、前記電圧印加手段を前記データ保存層の前記局所領域に接触させる工程と、前記接触された電圧印加手段を通じて前記データ保存層の前記局所領域に電圧を印加する工程と、をさらに含むことができる。
【0015】
前記電圧印加手段は、C−AFM(Conducting−Atomic Force Microscopy)プローブである。
【0016】
前記局所領域は、ナノメートルサイズを持つ。
【0017】
前記データ保存層は、遷移金属酸化物層で形成できる。
【発明の効果】
【0018】
本発明は、C−AFMプローブを利用してデータ保存層(相転移層)の局所領域に電圧ストレスを加えることによって、フォーミング過程やセット動作過程でデータ保存層の電流経路が形成される領域を前記局所領域に制限できる。データ保存層の前記局所領域と接触される前記C−AFMプローブのチップ面積は、ナノメートルサイズで非常に狭いために、前記局所領域には一つあるいはほんのいくつかの電流経路のみ形成されうる。
【0019】
このようにデータ保存層に電流経路が形成される領域を非常に狭く限定することによって、フォーミング過程やセット動作過程で前記データ保存層に形成される電流経路の数は一つまたはほんのいくつかに限定し、これら電流経路はいずれもスイッチング動作に関与する。したがって、本発明のRRAM製造方法を利用すれば、フォーミング及びセット電圧を低くすることができ、セット電圧、リセット電圧及びリセット電流の分散を無視できる程度に小さく維持できるだけでなくリセット電流の大きさも小さくすることができる。
【発明を実施するための最良の形態】
【0020】
以下、本発明の実施形態による不揮発性半導体メモリ素子及びその製造方法を、添付された図面を参照して詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されたものである。また、図5で基板とトランジスタの図示は、便宜のために省略した。
【0021】
まず、本発明の実施形態による不揮発性半導体メモリ素子について説明する。
【0022】
図1を参照すれば、基板40に第1及び第2不純物領域42s、42dが形成されている。第1及び第2不純物領域42s、42dにドーピングされた導電性不純物のタイプは、基板40にドーピングされた不純物と逆である。第1及び第2不純物領域42s、42dのうち一つはソース領域として、他の一つはドレイン領域として使われる。このような第1及び第2不純物領域42s、42d間の基板40上にゲート積層物44が備わっている。ゲート積層物44は、ゲート絶縁膜、ゲート電極を備えることができる。第1及び第2不純物領域42s、42dとゲート積層物44とは、スイッチング素子、例えば、電界効果トランジスタをなす。基板40上に前記スイッチング素子を覆って表面の平坦な層間絶縁層L1が形成されている。層間絶縁層L1に第2不純物領域42dが露出されるコンタクトホールh1が形成されており、コンタクトホールh1は、導電性プラグ46で満たされている。導電性プラグ46は、アルミニウムまたはドーピングされたポリシリコンでありうる。層間絶縁層L1及び導電性プラグ46からなる平面上に、導電性プラグ46を覆う下部電極50が存在する。下部電極50は白金(Pt)電極でありうる。下部電極50上にデータ保存層52と上部電極68とが順次に積層されている。下部電極50、データ保存層52及び上部電極68はストレージノードを構成する。上部電極68は、下部電極50と同じ物質で形成できる。データ保存層52は、印加される電圧によって抵抗の相異なる第1状態及び第2状態になりうる相転移層である。データ保存層52は、第1領域P1と第2領域P2とを備える。第2領域P2は、第1領域P1を覆い包んでいる。第2領域P2は、データ保存層52で第1領域P1を除外した残りの領域である。第1領域P1は、上部及び下部電極68、50の間に位置する。第1領域P1の上部面の面積は、ナノメートル単位を持つ。第1領域P1は、電圧ストレスが加えられた領域である。したがって、第1領域P1は、第2領域P2に比べて構成物質間の結合力が弱まっている。これにより、第1領域P1に電流経路を形成するのに必要な電圧は、第2領域P2に電流経路を形成するのに必要な電圧よりはるかに小さい。したがって、本発明の実施形態による不揮発性メモリ素子、例えば、RRAMの動作でデータ保存層52に形成される電流経路はいずれも第1領域P1のみに形成され、第2領域P2には形成されていない。
【0023】
次には、前述した不揮発性半導体メモリ素子の製造方法について説明する。
【0024】
<第1実施形態>
図2を参照すれば、基板40に第1及び第2不純物領域42s、42dとゲート電極を備えるゲート積層物44とを形成してトランジスタを形成する。基板40として、p型またはn型半導体基板を使用し、第1及び第2不純物領域42s、42dは、基板40に基板40のタイプと異なる極性の導電性不純物をドーピングして形成する。基板40上に前記トランジスタを覆う層間絶縁層L1を形成する。そして、層間絶縁層L1には、図3に図示したように、第2不純物領域42dが露出されるコンタクトホールh1を形成する。
【0025】
次いで、図4に図示したように、コンタクトホールh1を導電性プラグ46で満たす。この時、導電性プラグ46は、アルミニウムまたはドーピングされたポリシリコンで形成できる。コンタクトホールh1を満たした後、層間絶縁層L1上に下部電極50及びデータ保存層52を順次に形成する。下部電極50は、導電性プラグ46の露出された面を覆うように形成する。下部電極50は、例えば、白金(Pt)電極で形成できる。データ保存層52は不揮発特性を持つ。また、データ保存層52は印加される電圧によって抵抗の相異なる第1状態と第2状態を持つ。データ保存層52の前記第1及び第2状態は、データ保存層52に相転移可能電圧が印加されるまで変化されない。データ保存層52は、遷移金属酸化物層で形成できる。前記遷移金属酸化物層は、例えば、酸化ニッケル(NiO)層や酸化ハフニウム(HfO2)層で形成できる。
【0026】
図5を参照すれば、データ保存層52上にデータ保存層52の一部領域を露出させる感光膜パターンPRを形成する。感光膜パターンPRは、データ保存層52の上部面のうち上部電極が形成される領域を限定する。後工程で上部電極はデータ保存層52の前記露出された一部領域に形成される。
【0027】
図6を参照すれば、データ保存層52の露出された領域上側にC−AFMプローブ60を整列させた後、下に下ろしてチップ62をデータ保存層52の露出された領域の第1領域P1に接触させる。この状態でプローブ60とデータ保存層52との間に所定の電圧V1を印加する。この時、電圧V1は、チップ62と接触されたデータ保存層52の第1領域P1の結合力を低くするか、または電流経路が生じる程の電圧ストレスであって、例えば、8〜10V程度でありうる。
【0028】
このような電圧ストレスによってチップ62と下部電極50との間に位置するデータ保存層52の第1領域P1における構成物質間の結合力が弱まる。これにより、本発明の不揮発性メモリ素子を完成した後、実施される最初の電流経路形成過程、すなわち、フォーミング過程で、あるいは前記フォーミング過程以後に本発明のメモリ素子のセット動作過程で形成される電流経路は、データ保存層52の前記電圧ストレスが加えられた第1領域P1にまず形成される。第1領域P1は、前記のようにデータ保存層52の前記電圧ストレスが加えられていない第2領域P2に比べて構成物質間の結合力が弱まった状態であるために、第1領域P1に形成された電流経路は、第2領域P2に電流経路を形成するのに必要な最小電圧より低い電圧で形成されうる。第1領域P1に形成された電流経路は、下部電極50に向う。第1領域P1には、前記電圧ストレスの代りに電流ストレスを加えてもよい。
【0029】
一方、チップ62のデータ保存層52と接触される面積はナノメートルサイズであるので、データ保存層52の第1領域P1の上部面の面積もナノメートルサイズである。このように、チップ62とデータ保存層52との接触面積がきわめて狭いので、前記フォーミングあるいはセット動作でデータ保存層52の第1領域P1に形成される電流経路の数は、ほんのいくつにもならない、例えば、1つでありうる。
【0030】
また、前記フォーミングあるいは前記セット動作で第1領域P1に形成された電流経路は、データ保存層52にリセット電圧が印加されてデータ保存層52がオフ状態になりつつ消えるが、その痕跡はそのまま残る。すなわち、第1領域P1に形成された電流経路はデータ保存層52に記憶される。したがって、データ保存層52にリセット電圧を印加した後に再びセット電圧を印加する場合、第1領域P1には、以前に形成された電流経路の痕跡に沿って電流経路が再び形成される。そして、形成される電流経路は1つあるいはいくつにもならないので、第1領域P1に再び電流経路を形成するのに必要なセット電圧は当然のこととして従来のセット電圧より低くなる。
【0031】
また、データ保存層52の第1領域P1に一旦電流経路が再び形成されれば、データ保存層52はオン状態になるために、データ保存層52の第2領域P2には電流経路を形成する必要がなくなる。これは、すなわち、第1領域P1に形成される電流経路のみ制御することによって、データ保存層52のオン−オフスイッチング動作を制御できるということを意味する。前記フォーミングあるいはセット動作過程でデータ保存層52の第1領域P1に形成される電流経路の数が一つあるいはほんのいくつにもならないという事実を考慮すれば、データ保存層52をオン状態からオフ状態に、あるいはその逆にスイッチングするのに必要な電圧、すなわち、リセット電圧及びセット電圧は、分散を無視できる程度に一定であるということが分かる。
【0032】
また、スイッチングに関与する電流経路の数が従来に比べてはるかに少ないために、本発明のリセット電流は当然のこととして従来のリセット電流より小さくなる。
【0033】
引続き、図7を参照すれば、前述したようにデータ保存層52の第1領域に電圧ストレスを加えた後、データ保存層52の露出された領域上に上部電極68を形成する。上部電極68は感光膜パターンPR上にも形成される。以後、リフトオフ方式によって感光膜パターンPRを除去すれば、この過程で上部電極68の感光膜パターンPR上に形成された部分も共に除去される。この結果、図8に図示したように、データ保存層52の前記露出された領域、すなわち、第1領域P1上に上部電極68が形成される。このようにして、層間絶縁層L1上に下部電極50、データ保存層52及び上部電極68を含むストレージノードが形成される。
【0034】
<第2実施形態>
第1実施形態と異なる部分のみ説明する。そして、第1実施形態と同じ部材については、第1実施形態の説明で使用した参照番号(符号)をそのまま使用する。
【0035】
図9を参照すれば、下部電極50上にデータ保存層52を形成した後、C−AFMプローブ60を利用して、後工程で上部電極が形成されるデータ保存層52の局所領域52A内の第1領域P1に電圧ストレスを加える。前記電圧ストレスを加える方法は、第1実施形態で説明した通りでありうる。このような電圧ストレスによって第1領域P1の構成物質間の結合力は弱まる。
【0036】
本発明の不揮発性メモリ素子のフォーミング過程やセット動作過程で局所領域52A内の第1領域P1に形成される電流経路は、導電性プラグ46の上側に形成されることが望ましい。したがって、C−AFMプローブ60と接触されるデータ保存層52の第1領域P1は、導電性プラグ46の真上に位置することが望ましい。
【0037】
次いで、図10を参照すれば、前記電圧ストレスが加えられたデータ保存層52上に上部電極68を形成する。次いで、上部電極68上に上部電極68の一部領域を限定する感光膜パターンPR1を形成する。感光膜パターンPR1は、導電性プラグ46上側に位置するように形成することが望ましい。以後、感光膜パターンPR1をエッチングマスクとして使用して感光膜パターンPR1周囲の上部電極68をエッチングする。前記エッチングは、乾式エッチングが望ましい。前記エッチング後、感光膜パターンPR1をアッシング及びストリップして除去する。この結果、図8に図示したような結果物が得られる。
【0038】
一方、上部電極68をエッチングする過程で感光膜パターンPR1周囲の上部電極68をエッチングした後、エッチング条件をデータ保存層52及び下部電極50に合うように順次に変化させつつ感光膜パターンPR1周囲のデータ保存層52及び下部電極50もエッチングできる。
【0039】
次いで、本発明のメモリ素子と関連して実施した本発明者の実験例を説明する。
【0040】
本発明は、前記第1及び第2実施形態のデータ保存層52をNiOで形成した後、データ保存層52に電圧ストレスを加える第1領域を選定した。また、第1領域周囲の電圧ストレスを加えていない領域で、前記第1領域と比較する第2領域を選定した。この時、前記第1及び第2領域それぞれの面積は同一ではないが、いずれもC−AFMプローブ60のチップ62のデータ保存層52と接触される面積と類似した面積を持つようにした。
【0041】
図11は、NiOで形成したデータ保存層52の一部領域に対する表面状態を示す。図11で、参照符号A1及びA2は、それぞれ前記した第1領域及び第2領域を表す。
【0042】
図11を参照すれば、第1領域A1は、電圧ストレスにより表面状態が変化したことが分かる。これは、データ保存層52の結合力が弱くなった結果である。
【0043】
図12は、図11の第1領域A1にC−AFMプローブを利用して電圧ストレスを加えた後、与えられた電圧で測定したデータ保存層52の電流イメージ、すなわち、データ保存層52で電流が通じる領域と電流が通じない領域との分布を示す。このような測定で、前記与えられた電圧は、データ保存層52の電圧ストレスが加えられていない第2領域に電流経路が形成されうる最小電圧より低いことが望ましい。
【0044】
図12を参照すれば、データ保存層52の特定領域のみ明るくて残りの領域は暗いことが分かる。図12の明るい領域は、図11の第1領域A1に対応する領域であって、電流が通じる領域、すなわち、電流経路が形成された領域である。
【0045】
図12のこのような結果は、データ保存層52で電圧ストレスが加えられた第1領域A1には、電圧ストレスが加えられていない第2領域A2に電流経路を形成するために必要な最小のフォーミングあるいはセット電圧より低い電圧で電流経路が形成されることを意味する。
【0046】
このような事実は、図13及び図14を参照することによって、さらに明らかになる。
【0047】
図13は、図11のNiOで形成されたデータ保存層52の第1領域A1に対する電流−電圧特性を示し、図14は、第2領域A2に対する電流−電圧特性を示す。
【0048】
図13で第1グラフG1は、データ保存層52の第1領域A1に対するフォーミング過程での電流−電圧特性を表し、第2グラフG2は、フォーミング過程が実施された以後、リセット動作によりオフ状態になったデータ保存層52の第1領域A1に対して実施したセット動作での電流−電圧特性を表す。
【0049】
図13の第1及び第2グラフG1、G2を参照すれば、データ保存層52の第1領域A1は4.3Vでフォーミングされ、フォーミング後には4V以下でセット状態になるということが分かる。
【0050】
図14で第1グラフG11は、データ保存層52の第2領域A2に対するフォーミング過程での電流−電圧特性を表し、第2グラフG22は、フォーミング過程が実施された後、リセット動作によりオフ状態になったデータ保存層52の第2領域A2に対して実施したセット動作での電流−電圧特性を表す。
【0051】
図14の第1及び第2グラフG11、G22を参照すれば、データ保存層52の電圧ストレスが加えられない第2領域A2は10Vになるまでフォーミングされず、セット状態もならないということが分かる。
【0052】
図13及び図14に示した結果から、データ保存層52でスイッチング特性は電圧ストレスが加えられた第1領域A1でのみ現れ、第1領域A1のフォーミングあるいはセット電圧は、電圧ストレスが加えられていない第2領域A2よりはるかに低いということが分かる。
【0053】
前述したように、本発明は、C−AFMプローブを利用してデータ保存層の局所領域に電圧ストレスを加えることによって、フォーミング過程やセット動作過程でデータ保存層の電流経路が形成される領域を前記局所領域に制限できる。そして、データ保存層の前記局所領域と接触される前記C−AFMプローブのチップ面積はナノメートルサイズで非常に狭いために、前記局所領域には一つあるいはほんのいくつかの電流経路のみ形成される。結局、一つあるいは少数の電流経路のみ制御することによってフォーミング過程やセット動作過程を制御できるところ、本発明を利用すれば、フォーミング及びセット電圧を低めることができ、セット電圧、リセット電圧及びリセット電流の分散も無視できる程度に小さいだけでなく、リセット電流の大きさも縮めることができる。
【0054】
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、C−AFMの代わりに他の手段を利用してデータ保存層52の第1領域P1に電圧ストレスを加えることができる。したがって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【0055】
本発明は、不揮発性メモリ素子が必要なあらゆる電子製品に使われうる。例えば、コンピュータ、デジタル家電製品、カムコーダ、携帯電話、PDA、GPS、MP3、各種制御装置、デジタルカメラ、その他の音声及び動画処理装置に適用できる。
【図面の簡単な説明】
【0056】
【図1】本発明の実施形態による不揮発性メモリ素子の断面図である。
【図2】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図3】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図4】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図5】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図6】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図7】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図8】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図9】図1に図示した不揮発性半導体メモリ素子の第2実施形態による製造方法のうち第1実施形態と異なる部分のみをステップ別に示した断面図である。
【図10】図1に図示した不揮発性半導体メモリ素子の第2実施形態による製造方法のうち第1実施形態と異なる部分のみをステップ別に示した断面図である。
【図11】NiOで形成したデータ保存層の一部領域に対する表面形態を示した写真である。
【図12】図11の第1領域A1にC−AFMプローブを利用して電圧ストレスを加えた後、与えられた電圧で測定したデータ保存層の電流イメージを示した写真である。
【図13】図11の電圧ストレスが加えられた第1領域A1に対するフォーミング過程あるいはセット動作過程での電流−電圧特性を示したグラフである。
【図14】図11の電圧ストレスが加えられていない第2領域A2に対するフォーミング過程あるいはセット動作過程での電流−電圧特性を示したグラフである。
【符号の説明】
【0057】
40 基板
42s 第1不純物領域
42d 第2不純物領域
44 ゲート積層物
46 導電性プラグ
50 下部電極
52 データ保存層
68 上部電極
L1 層間絶縁層
h1 コンタクトホール
P1 第1領域
P2 第2領域
【技術分野】
【0001】
本発明は、半導体メモリ素子及びその製造方法に係り、より詳細には、相転移層を含む不揮発性半導体メモリ素子及びその製造方法に関する。
【背景技術】
【0002】
最近、揮発性メモリ素子と不揮発性メモリ素子との特性をいずれも持っている次世代不揮発性メモリ素子、例えば、FRAM(Ferroelectric Random Access Memory)、PRAM(Phase−change Random Access Memory)、MRAM(Magnetoresistive Random Access Memory)及びRRAM(Resistance Random Access Memory)についての研究が活発に進みつつある。
【0003】
FRAM、PRAM、MRAM及びRRAMはいずれも書き込み速度が速いという利点を持っている。しかし、FRAMは、セル面積縮小が難しくて大容量メモリとしての開発が困難である。そして、PRAMは、微細化が比較的容易であるが、低電力化のためにリセット電流を低くする必要がある。また、MRAMの場合は、書き込み電流が大きくてデータ信号識別のためのセンシングマージンが小さいために、大容量化が困難である。
【0004】
現在まで紹介されたRRAM(以下、従来のRRAM)の場合、微細化が容易でフラッシュメモリやDRAMに並ぶコスト競争力を持っており、アクセス時間が短く、非破壊読み取り動作が可能な利点を持っているだけでなく大容量化も可能であると見られる。
【0005】
しかし、従来のRRAMは、セット電圧が高いだけでなくセット及びリセット電圧分散とリセット電流の分散とが大きい問題点を持っている。また、従来技術によるRRAMは、リセット電流の分散が大きいことも問題であり、リセット電流自体も大きいという問題をもっている。
【0006】
リセット電流が、RRAMに備わったトランジスタが受け入れる程度より大きい場合、トランジスタのサイズ縮小が困難であるが、これによりRRAMの集積度が制限されうる。
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであり、セット電圧を低くすることができ、セット電圧とリセット電圧とリセット電流の分散を減らしつつリセット電流の大きさも減らすことができる不揮発性半導体メモリ素子を提供するところにある。
【0008】
本発明が解決しようとする他の技術的課題はこのような不揮発性半導体メモリ素子の製造方法を提供するにある。
【課題を解決するための手段】
【0009】
前記技術的課題を達成するために、本発明は、スイッチング素子と該スイッチング素子に連結されたストレージノードとを有し、前記ストレージノードは下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子において、前記データ保存層は、第1電圧で電流経路が形成される第1領域と、前記第1領域を取り囲んで前記第1電圧より高い第2電圧で電流経路が形成される第2領域と、を備え、前記第1領域は、前記上部及び下部電極の間で前記上部及び下部電極と接触することを特徴とする不揮発性メモリ素子を提供する。
【0010】
前記第1領域のサイズは、ナノメートルサイズである。
【0011】
前記データ保存層は、遷移金属酸化物層である。
【0012】
前記他の技術的課題を達成するために、本発明は、スイッチング素子とこれに連結されたストレージノードとを有し、前記ストレージノードは、下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子の製造方法において、前記下部電極上にデータ保存層を形成する第1工程と、前記データ保存層の局所領域にストレスを加える第2工程と、前記局所領域を有する前記データ保存層の第1領域上に前記上部電極を形成する第3工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法を提供する。
【0013】
この製造方法で、前記第2工程を実施する前に、前記データ保存層上に前記第1領域を露出させる感光膜パターンを形成できる。このとき、前記第3工程は、前記第1領域上に上部電極を形成する工程と、前記感光膜パターンを除去する工程と、をさらに含む。
【0014】
また、前記第2工程は、電圧印加手段を前記データ保存層の前記局所領域上に整列させる工程と、前記電圧印加手段を前記データ保存層の前記局所領域に接触させる工程と、前記接触された電圧印加手段を通じて前記データ保存層の前記局所領域に電圧を印加する工程と、をさらに含むことができる。
【0015】
前記電圧印加手段は、C−AFM(Conducting−Atomic Force Microscopy)プローブである。
【0016】
前記局所領域は、ナノメートルサイズを持つ。
【0017】
前記データ保存層は、遷移金属酸化物層で形成できる。
【発明の効果】
【0018】
本発明は、C−AFMプローブを利用してデータ保存層(相転移層)の局所領域に電圧ストレスを加えることによって、フォーミング過程やセット動作過程でデータ保存層の電流経路が形成される領域を前記局所領域に制限できる。データ保存層の前記局所領域と接触される前記C−AFMプローブのチップ面積は、ナノメートルサイズで非常に狭いために、前記局所領域には一つあるいはほんのいくつかの電流経路のみ形成されうる。
【0019】
このようにデータ保存層に電流経路が形成される領域を非常に狭く限定することによって、フォーミング過程やセット動作過程で前記データ保存層に形成される電流経路の数は一つまたはほんのいくつかに限定し、これら電流経路はいずれもスイッチング動作に関与する。したがって、本発明のRRAM製造方法を利用すれば、フォーミング及びセット電圧を低くすることができ、セット電圧、リセット電圧及びリセット電流の分散を無視できる程度に小さく維持できるだけでなくリセット電流の大きさも小さくすることができる。
【発明を実施するための最良の形態】
【0020】
以下、本発明の実施形態による不揮発性半導体メモリ素子及びその製造方法を、添付された図面を参照して詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されたものである。また、図5で基板とトランジスタの図示は、便宜のために省略した。
【0021】
まず、本発明の実施形態による不揮発性半導体メモリ素子について説明する。
【0022】
図1を参照すれば、基板40に第1及び第2不純物領域42s、42dが形成されている。第1及び第2不純物領域42s、42dにドーピングされた導電性不純物のタイプは、基板40にドーピングされた不純物と逆である。第1及び第2不純物領域42s、42dのうち一つはソース領域として、他の一つはドレイン領域として使われる。このような第1及び第2不純物領域42s、42d間の基板40上にゲート積層物44が備わっている。ゲート積層物44は、ゲート絶縁膜、ゲート電極を備えることができる。第1及び第2不純物領域42s、42dとゲート積層物44とは、スイッチング素子、例えば、電界効果トランジスタをなす。基板40上に前記スイッチング素子を覆って表面の平坦な層間絶縁層L1が形成されている。層間絶縁層L1に第2不純物領域42dが露出されるコンタクトホールh1が形成されており、コンタクトホールh1は、導電性プラグ46で満たされている。導電性プラグ46は、アルミニウムまたはドーピングされたポリシリコンでありうる。層間絶縁層L1及び導電性プラグ46からなる平面上に、導電性プラグ46を覆う下部電極50が存在する。下部電極50は白金(Pt)電極でありうる。下部電極50上にデータ保存層52と上部電極68とが順次に積層されている。下部電極50、データ保存層52及び上部電極68はストレージノードを構成する。上部電極68は、下部電極50と同じ物質で形成できる。データ保存層52は、印加される電圧によって抵抗の相異なる第1状態及び第2状態になりうる相転移層である。データ保存層52は、第1領域P1と第2領域P2とを備える。第2領域P2は、第1領域P1を覆い包んでいる。第2領域P2は、データ保存層52で第1領域P1を除外した残りの領域である。第1領域P1は、上部及び下部電極68、50の間に位置する。第1領域P1の上部面の面積は、ナノメートル単位を持つ。第1領域P1は、電圧ストレスが加えられた領域である。したがって、第1領域P1は、第2領域P2に比べて構成物質間の結合力が弱まっている。これにより、第1領域P1に電流経路を形成するのに必要な電圧は、第2領域P2に電流経路を形成するのに必要な電圧よりはるかに小さい。したがって、本発明の実施形態による不揮発性メモリ素子、例えば、RRAMの動作でデータ保存層52に形成される電流経路はいずれも第1領域P1のみに形成され、第2領域P2には形成されていない。
【0023】
次には、前述した不揮発性半導体メモリ素子の製造方法について説明する。
【0024】
<第1実施形態>
図2を参照すれば、基板40に第1及び第2不純物領域42s、42dとゲート電極を備えるゲート積層物44とを形成してトランジスタを形成する。基板40として、p型またはn型半導体基板を使用し、第1及び第2不純物領域42s、42dは、基板40に基板40のタイプと異なる極性の導電性不純物をドーピングして形成する。基板40上に前記トランジスタを覆う層間絶縁層L1を形成する。そして、層間絶縁層L1には、図3に図示したように、第2不純物領域42dが露出されるコンタクトホールh1を形成する。
【0025】
次いで、図4に図示したように、コンタクトホールh1を導電性プラグ46で満たす。この時、導電性プラグ46は、アルミニウムまたはドーピングされたポリシリコンで形成できる。コンタクトホールh1を満たした後、層間絶縁層L1上に下部電極50及びデータ保存層52を順次に形成する。下部電極50は、導電性プラグ46の露出された面を覆うように形成する。下部電極50は、例えば、白金(Pt)電極で形成できる。データ保存層52は不揮発特性を持つ。また、データ保存層52は印加される電圧によって抵抗の相異なる第1状態と第2状態を持つ。データ保存層52の前記第1及び第2状態は、データ保存層52に相転移可能電圧が印加されるまで変化されない。データ保存層52は、遷移金属酸化物層で形成できる。前記遷移金属酸化物層は、例えば、酸化ニッケル(NiO)層や酸化ハフニウム(HfO2)層で形成できる。
【0026】
図5を参照すれば、データ保存層52上にデータ保存層52の一部領域を露出させる感光膜パターンPRを形成する。感光膜パターンPRは、データ保存層52の上部面のうち上部電極が形成される領域を限定する。後工程で上部電極はデータ保存層52の前記露出された一部領域に形成される。
【0027】
図6を参照すれば、データ保存層52の露出された領域上側にC−AFMプローブ60を整列させた後、下に下ろしてチップ62をデータ保存層52の露出された領域の第1領域P1に接触させる。この状態でプローブ60とデータ保存層52との間に所定の電圧V1を印加する。この時、電圧V1は、チップ62と接触されたデータ保存層52の第1領域P1の結合力を低くするか、または電流経路が生じる程の電圧ストレスであって、例えば、8〜10V程度でありうる。
【0028】
このような電圧ストレスによってチップ62と下部電極50との間に位置するデータ保存層52の第1領域P1における構成物質間の結合力が弱まる。これにより、本発明の不揮発性メモリ素子を完成した後、実施される最初の電流経路形成過程、すなわち、フォーミング過程で、あるいは前記フォーミング過程以後に本発明のメモリ素子のセット動作過程で形成される電流経路は、データ保存層52の前記電圧ストレスが加えられた第1領域P1にまず形成される。第1領域P1は、前記のようにデータ保存層52の前記電圧ストレスが加えられていない第2領域P2に比べて構成物質間の結合力が弱まった状態であるために、第1領域P1に形成された電流経路は、第2領域P2に電流経路を形成するのに必要な最小電圧より低い電圧で形成されうる。第1領域P1に形成された電流経路は、下部電極50に向う。第1領域P1には、前記電圧ストレスの代りに電流ストレスを加えてもよい。
【0029】
一方、チップ62のデータ保存層52と接触される面積はナノメートルサイズであるので、データ保存層52の第1領域P1の上部面の面積もナノメートルサイズである。このように、チップ62とデータ保存層52との接触面積がきわめて狭いので、前記フォーミングあるいはセット動作でデータ保存層52の第1領域P1に形成される電流経路の数は、ほんのいくつにもならない、例えば、1つでありうる。
【0030】
また、前記フォーミングあるいは前記セット動作で第1領域P1に形成された電流経路は、データ保存層52にリセット電圧が印加されてデータ保存層52がオフ状態になりつつ消えるが、その痕跡はそのまま残る。すなわち、第1領域P1に形成された電流経路はデータ保存層52に記憶される。したがって、データ保存層52にリセット電圧を印加した後に再びセット電圧を印加する場合、第1領域P1には、以前に形成された電流経路の痕跡に沿って電流経路が再び形成される。そして、形成される電流経路は1つあるいはいくつにもならないので、第1領域P1に再び電流経路を形成するのに必要なセット電圧は当然のこととして従来のセット電圧より低くなる。
【0031】
また、データ保存層52の第1領域P1に一旦電流経路が再び形成されれば、データ保存層52はオン状態になるために、データ保存層52の第2領域P2には電流経路を形成する必要がなくなる。これは、すなわち、第1領域P1に形成される電流経路のみ制御することによって、データ保存層52のオン−オフスイッチング動作を制御できるということを意味する。前記フォーミングあるいはセット動作過程でデータ保存層52の第1領域P1に形成される電流経路の数が一つあるいはほんのいくつにもならないという事実を考慮すれば、データ保存層52をオン状態からオフ状態に、あるいはその逆にスイッチングするのに必要な電圧、すなわち、リセット電圧及びセット電圧は、分散を無視できる程度に一定であるということが分かる。
【0032】
また、スイッチングに関与する電流経路の数が従来に比べてはるかに少ないために、本発明のリセット電流は当然のこととして従来のリセット電流より小さくなる。
【0033】
引続き、図7を参照すれば、前述したようにデータ保存層52の第1領域に電圧ストレスを加えた後、データ保存層52の露出された領域上に上部電極68を形成する。上部電極68は感光膜パターンPR上にも形成される。以後、リフトオフ方式によって感光膜パターンPRを除去すれば、この過程で上部電極68の感光膜パターンPR上に形成された部分も共に除去される。この結果、図8に図示したように、データ保存層52の前記露出された領域、すなわち、第1領域P1上に上部電極68が形成される。このようにして、層間絶縁層L1上に下部電極50、データ保存層52及び上部電極68を含むストレージノードが形成される。
【0034】
<第2実施形態>
第1実施形態と異なる部分のみ説明する。そして、第1実施形態と同じ部材については、第1実施形態の説明で使用した参照番号(符号)をそのまま使用する。
【0035】
図9を参照すれば、下部電極50上にデータ保存層52を形成した後、C−AFMプローブ60を利用して、後工程で上部電極が形成されるデータ保存層52の局所領域52A内の第1領域P1に電圧ストレスを加える。前記電圧ストレスを加える方法は、第1実施形態で説明した通りでありうる。このような電圧ストレスによって第1領域P1の構成物質間の結合力は弱まる。
【0036】
本発明の不揮発性メモリ素子のフォーミング過程やセット動作過程で局所領域52A内の第1領域P1に形成される電流経路は、導電性プラグ46の上側に形成されることが望ましい。したがって、C−AFMプローブ60と接触されるデータ保存層52の第1領域P1は、導電性プラグ46の真上に位置することが望ましい。
【0037】
次いで、図10を参照すれば、前記電圧ストレスが加えられたデータ保存層52上に上部電極68を形成する。次いで、上部電極68上に上部電極68の一部領域を限定する感光膜パターンPR1を形成する。感光膜パターンPR1は、導電性プラグ46上側に位置するように形成することが望ましい。以後、感光膜パターンPR1をエッチングマスクとして使用して感光膜パターンPR1周囲の上部電極68をエッチングする。前記エッチングは、乾式エッチングが望ましい。前記エッチング後、感光膜パターンPR1をアッシング及びストリップして除去する。この結果、図8に図示したような結果物が得られる。
【0038】
一方、上部電極68をエッチングする過程で感光膜パターンPR1周囲の上部電極68をエッチングした後、エッチング条件をデータ保存層52及び下部電極50に合うように順次に変化させつつ感光膜パターンPR1周囲のデータ保存層52及び下部電極50もエッチングできる。
【0039】
次いで、本発明のメモリ素子と関連して実施した本発明者の実験例を説明する。
【0040】
本発明は、前記第1及び第2実施形態のデータ保存層52をNiOで形成した後、データ保存層52に電圧ストレスを加える第1領域を選定した。また、第1領域周囲の電圧ストレスを加えていない領域で、前記第1領域と比較する第2領域を選定した。この時、前記第1及び第2領域それぞれの面積は同一ではないが、いずれもC−AFMプローブ60のチップ62のデータ保存層52と接触される面積と類似した面積を持つようにした。
【0041】
図11は、NiOで形成したデータ保存層52の一部領域に対する表面状態を示す。図11で、参照符号A1及びA2は、それぞれ前記した第1領域及び第2領域を表す。
【0042】
図11を参照すれば、第1領域A1は、電圧ストレスにより表面状態が変化したことが分かる。これは、データ保存層52の結合力が弱くなった結果である。
【0043】
図12は、図11の第1領域A1にC−AFMプローブを利用して電圧ストレスを加えた後、与えられた電圧で測定したデータ保存層52の電流イメージ、すなわち、データ保存層52で電流が通じる領域と電流が通じない領域との分布を示す。このような測定で、前記与えられた電圧は、データ保存層52の電圧ストレスが加えられていない第2領域に電流経路が形成されうる最小電圧より低いことが望ましい。
【0044】
図12を参照すれば、データ保存層52の特定領域のみ明るくて残りの領域は暗いことが分かる。図12の明るい領域は、図11の第1領域A1に対応する領域であって、電流が通じる領域、すなわち、電流経路が形成された領域である。
【0045】
図12のこのような結果は、データ保存層52で電圧ストレスが加えられた第1領域A1には、電圧ストレスが加えられていない第2領域A2に電流経路を形成するために必要な最小のフォーミングあるいはセット電圧より低い電圧で電流経路が形成されることを意味する。
【0046】
このような事実は、図13及び図14を参照することによって、さらに明らかになる。
【0047】
図13は、図11のNiOで形成されたデータ保存層52の第1領域A1に対する電流−電圧特性を示し、図14は、第2領域A2に対する電流−電圧特性を示す。
【0048】
図13で第1グラフG1は、データ保存層52の第1領域A1に対するフォーミング過程での電流−電圧特性を表し、第2グラフG2は、フォーミング過程が実施された以後、リセット動作によりオフ状態になったデータ保存層52の第1領域A1に対して実施したセット動作での電流−電圧特性を表す。
【0049】
図13の第1及び第2グラフG1、G2を参照すれば、データ保存層52の第1領域A1は4.3Vでフォーミングされ、フォーミング後には4V以下でセット状態になるということが分かる。
【0050】
図14で第1グラフG11は、データ保存層52の第2領域A2に対するフォーミング過程での電流−電圧特性を表し、第2グラフG22は、フォーミング過程が実施された後、リセット動作によりオフ状態になったデータ保存層52の第2領域A2に対して実施したセット動作での電流−電圧特性を表す。
【0051】
図14の第1及び第2グラフG11、G22を参照すれば、データ保存層52の電圧ストレスが加えられない第2領域A2は10Vになるまでフォーミングされず、セット状態もならないということが分かる。
【0052】
図13及び図14に示した結果から、データ保存層52でスイッチング特性は電圧ストレスが加えられた第1領域A1でのみ現れ、第1領域A1のフォーミングあるいはセット電圧は、電圧ストレスが加えられていない第2領域A2よりはるかに低いということが分かる。
【0053】
前述したように、本発明は、C−AFMプローブを利用してデータ保存層の局所領域に電圧ストレスを加えることによって、フォーミング過程やセット動作過程でデータ保存層の電流経路が形成される領域を前記局所領域に制限できる。そして、データ保存層の前記局所領域と接触される前記C−AFMプローブのチップ面積はナノメートルサイズで非常に狭いために、前記局所領域には一つあるいはほんのいくつかの電流経路のみ形成される。結局、一つあるいは少数の電流経路のみ制御することによってフォーミング過程やセット動作過程を制御できるところ、本発明を利用すれば、フォーミング及びセット電圧を低めることができ、セット電圧、リセット電圧及びリセット電流の分散も無視できる程度に小さいだけでなく、リセット電流の大きさも縮めることができる。
【0054】
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、C−AFMの代わりに他の手段を利用してデータ保存層52の第1領域P1に電圧ストレスを加えることができる。したがって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【0055】
本発明は、不揮発性メモリ素子が必要なあらゆる電子製品に使われうる。例えば、コンピュータ、デジタル家電製品、カムコーダ、携帯電話、PDA、GPS、MP3、各種制御装置、デジタルカメラ、その他の音声及び動画処理装置に適用できる。
【図面の簡単な説明】
【0056】
【図1】本発明の実施形態による不揮発性メモリ素子の断面図である。
【図2】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図3】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図4】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図5】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図6】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図7】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図8】図1に図示した不揮発性半導体メモリ素子(RRAM)の第1実施形態による製造方法をステップ別に示した断面図である。
【図9】図1に図示した不揮発性半導体メモリ素子の第2実施形態による製造方法のうち第1実施形態と異なる部分のみをステップ別に示した断面図である。
【図10】図1に図示した不揮発性半導体メモリ素子の第2実施形態による製造方法のうち第1実施形態と異なる部分のみをステップ別に示した断面図である。
【図11】NiOで形成したデータ保存層の一部領域に対する表面形態を示した写真である。
【図12】図11の第1領域A1にC−AFMプローブを利用して電圧ストレスを加えた後、与えられた電圧で測定したデータ保存層の電流イメージを示した写真である。
【図13】図11の電圧ストレスが加えられた第1領域A1に対するフォーミング過程あるいはセット動作過程での電流−電圧特性を示したグラフである。
【図14】図11の電圧ストレスが加えられていない第2領域A2に対するフォーミング過程あるいはセット動作過程での電流−電圧特性を示したグラフである。
【符号の説明】
【0057】
40 基板
42s 第1不純物領域
42d 第2不純物領域
44 ゲート積層物
46 導電性プラグ
50 下部電極
52 データ保存層
68 上部電極
L1 層間絶縁層
h1 コンタクトホール
P1 第1領域
P2 第2領域
【特許請求の範囲】
【請求項1】
スイッチング素子と該スイッチング素子に連結されたストレージノードとを有し、前記ストレージノードは下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子において、
前記データ保存層は、第1電圧で電流経路が形成される第1領域と、前記第1領域を取り囲んで前記第1電圧より高い第2電圧で電流経路が形成される第2領域と、を備え、
前記第1領域は、前記上部及び下部電極の間で前記上部及び下部電極を接触することを特徴とする不揮発性メモリ素子。
【請求項2】
前記第1領域のサイズは、ナノメートルサイズであることを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項3】
前記データ保存層は、遷移金属酸化物層であることを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項4】
スイッチング素子と該スイッチング素子に連結されたストレージノードとを有し、前記ストレージノードは、下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子の製造方法において、
前記下部電極上にデータ保存層を形成する第1工程と、
前記データ保存層の局所領域にストレスを加える第2工程と、
前記局所領域を有する前記データ保存層の第1領域上に前記上部電極を形成する第3工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項5】
前記第2工程を実施する前に、前記データ保存層上に前記第1領域を露出させる感光膜パターンを形成することを特徴とする請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項6】
前記第3工程は、
前記第1領域上に上部電極を形成する工程と、
前記感光膜パターンを除去する工程と、をさらに含むことを特徴とする請求項5に記載の不揮発性メモリ素子の製造方法。
【請求項7】
前記第2工程は、
電圧印加手段を前記データ保存層の前記局所領域上に整列させる工程と、
前記電圧印加手段を前記データ保存層の前記局所領域に接触させる工程と、
前記接触された電圧印加手段を通じて前記データ保存層の前記局所領域に電圧を印加する工程と、をさらに含むことを特徴とする請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項8】
前記電圧印加手段は、C−AFMプローブであることを特徴とする請求項7に記載の不揮発性メモリ素子の製造方法。
【請求項9】
前記局所領域は、ナノメートルサイズを持つことを特徴とする請求項8に記載の不揮発性メモリ素子の製造方法。
【請求項10】
前記データ保存層は、遷移金属酸化物層で形成することを特徴とする請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項11】
前記ストレスは、電流ストレスであることを特徴とする請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項1】
スイッチング素子と該スイッチング素子に連結されたストレージノードとを有し、前記ストレージノードは下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子において、
前記データ保存層は、第1電圧で電流経路が形成される第1領域と、前記第1領域を取り囲んで前記第1電圧より高い第2電圧で電流経路が形成される第2領域と、を備え、
前記第1領域は、前記上部及び下部電極の間で前記上部及び下部電極を接触することを特徴とする不揮発性メモリ素子。
【請求項2】
前記第1領域のサイズは、ナノメートルサイズであることを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項3】
前記データ保存層は、遷移金属酸化物層であることを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項4】
スイッチング素子と該スイッチング素子に連結されたストレージノードとを有し、前記ストレージノードは、下部電極、データ保存層及び上部電極を備える不揮発性メモリ素子の製造方法において、
前記下部電極上にデータ保存層を形成する第1工程と、
前記データ保存層の局所領域にストレスを加える第2工程と、
前記局所領域を有する前記データ保存層の第1領域上に前記上部電極を形成する第3工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項5】
前記第2工程を実施する前に、前記データ保存層上に前記第1領域を露出させる感光膜パターンを形成することを特徴とする請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項6】
前記第3工程は、
前記第1領域上に上部電極を形成する工程と、
前記感光膜パターンを除去する工程と、をさらに含むことを特徴とする請求項5に記載の不揮発性メモリ素子の製造方法。
【請求項7】
前記第2工程は、
電圧印加手段を前記データ保存層の前記局所領域上に整列させる工程と、
前記電圧印加手段を前記データ保存層の前記局所領域に接触させる工程と、
前記接触された電圧印加手段を通じて前記データ保存層の前記局所領域に電圧を印加する工程と、をさらに含むことを特徴とする請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項8】
前記電圧印加手段は、C−AFMプローブであることを特徴とする請求項7に記載の不揮発性メモリ素子の製造方法。
【請求項9】
前記局所領域は、ナノメートルサイズを持つことを特徴とする請求項8に記載の不揮発性メモリ素子の製造方法。
【請求項10】
前記データ保存層は、遷移金属酸化物層で形成することを特徴とする請求項4に記載の不揮発性メモリ素子の製造方法。
【請求項11】
前記ストレスは、電流ストレスであることを特徴とする請求項4に記載の不揮発性メモリ素子の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2007−53367(P2007−53367A)
【公開日】平成19年3月1日(2007.3.1)
【国際特許分類】
【出願番号】特願2006−220086(P2006−220086)
【出願日】平成18年8月11日(2006.8.11)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.FRAM
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
【公開日】平成19年3月1日(2007.3.1)
【国際特許分類】
【出願日】平成18年8月11日(2006.8.11)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.FRAM
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
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