低電力で動作可能なニッケル酸化層を含む抵抗スイッチングメモリセルの製造方法およびそのメモリセル
【課題】低電力で動作可能な抵抗スイッチングメモリセルの製造方法およびそのメモリセルを提供する。
【解決手段】抵抗スイッチング不揮発性メモリ素子1は、上部電極4と下部電極2の間に挟まれて接触し、実質的に等方性で半化学量論的な金属と酸素の比を有する抵抗スイッチング金属酸化物層3を含む。特定の具体例では、メモリ素子は、ニッケル上部電極とニッケル下部電極との間に挟まれて接触するニッケル酸化物抵抗スイッチング層を含み、ニッケル酸化層の酸素とニッケルの比は0と0.85との間である。
【解決手段】抵抗スイッチング不揮発性メモリ素子1は、上部電極4と下部電極2の間に挟まれて接触し、実質的に等方性で半化学量論的な金属と酸素の比を有する抵抗スイッチング金属酸化物層3を含む。特定の具体例では、メモリ素子は、ニッケル上部電極とニッケル下部電極との間に挟まれて接触するニッケル酸化物抵抗スイッチング層を含み、ニッケル酸化層の酸素とニッケルの比は0と0.85との間である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、可逆性抵抗スイッチング金属酸化物層を含む不揮発性メモリセルに関し、その抵抗値はメモリセルに蓄積されるデータを表す。
【背景技術】
【0002】
今日、フラッシュ非揮発メモリ(NVM)技術は、不揮発性メモリの市場で優位に立っている。フラッシュNVMメモリでは、MOSFET構造に組み込まれた導電性または非導電性の電荷蓄積層中に蓄積される。このタイプの不揮発性メモリ技術は、半導体の(ITRS)国際技術ロードマップ"2005 edition, Process integration, Devices and Structure" で提唱されたこのデータ蓄積メカニズムに関する基本的な物理的限界のために、45nm技術を越えると厳しい小型化の問題に直面するであろう。なぜならば、メモリセルの寸法の小型化は、本質的に、ビットの値を表す、メモリセル中に蓄積できる電荷の量の減少につながるからである。
【0003】
メモリセルの寸法の更なる小型化の可能性を有する他の不揮発性メモリ技術が現れてきている。これらの将来性のある技術の中で、抵抗スイッチングメモリ技術は、抵抗ランダムアクセスメモリ(ReRAM)技術として知られている。そのようなReRAMメモリセルは、メモリ素子と選択素子を含む。不揮発性メモリ素子の抵抗は、メモリセルに存在する抵抗スイッチング材料の導電性の電圧誘起変化または電流誘起変化を用いて、少なくとも2つの安定した抵抗状態の間で可逆的に変化できる。それぞれの抵抗状態は、メモリセルに蓄積されたビットの値に対応する。
【0004】
そのような可逆性抵抗スイッチング材料は、カルコゲナイト、カーボンポリマ、ニッケル酸化物、タングステン酸化物、酸化銅のような選択された2元系金属酸化物、ニッケルコバルト酸化物のような3元系金属酸化物、またはCrドープのSr(Ti)ZrO3やPr0.7Ca0.3Mn0.3のようなより複雑な金属酸化物である。
【0005】
2元系金属酸化物の中で、化学量論的な、ニッケルと酸素との比(nickel-to-oxide ratio)が1/1の良好な特徴の金属酸化物を形成するため、ニッケル酸化物が支配的な役割を果たす。ニッケルは、主流のCMOS技術と互換性のある金属である。NiO系ReRAMメモリセルでは、2つの明瞭な抵抗状態の間のスイッチングは、抵抗スイッチングNiOを通る導電性フィラメントの形成と破壊に関係する。フィラメント幅は、ナノメータの範囲と考えられ、NiO系ReRAMメモリセルは45nm技術ノード以下の大きさとなる。
【0006】
ユニポーラの抵抗スイッチングのNiO系ReRAMメモリセルは、以下のように示される。1)セル抵抗は最初高く、NiOマトリックスを通る導電性フィラメントを形成し、セルを低抵抗状態(LRS)にするためには、いわゆるエレクトロフォーミング(electro-forming)電圧が必要となり、このエレクトロフォーミング電圧は一般には3Vまたはそれ以上である。2)形成されたフィラメントは、リセット電流と呼ばれる高い電流を用いてヒューズを飛ばすことで破壊することができ、これによりセルは高い抵抗状態(HRS)に戻り、このリセット電流は、一般にはミリアンペアの範囲である。3)フィラメントは、エレクトロフォーミング電圧より低いセット電圧を用いて復帰させることができる。それらの動作パラメータの大幅な低減は、NiO系ReRAMメモリセルの小型化には必須である。
【0007】
Kinoshita et al. は、"Universal understanding of direct current transport properties of ReRAM based on a parallel resistance model", Journal of Material Research, Vol. 23, No. 3, March 2008 の中で、2元系金属酸化物、特に2つの白金電極の間に挟まれたニッケル酸化層のスイッチング特性について、様々なモデルを検討している。この文献では、低抵抗状態(LRS)と高抵抗状態(HRS)の温度と面積依存性について研究された。
【0008】
最先端のNiO系ReRAMメモリセルの主な欠点は、それらが高いエレクトロフォーミング電圧とリセット電流を必要とすることである。
【発明の概要】
【0009】
本発明の具体例の目的は、良好なReRAMメモリセルと、その良好な製造方法を提供することである。
【0010】
上記目的は、本発明にかかるデバイスおよび方法により達成される。
【0011】
縮小可能なことが、本発明の具体例にかかる金属酸化物系ReRAMメモリセル素子の特長である。
【0012】
低いセットおよびリセット電力で動作できることが、本発明の具体例にかかる金属酸化物系ReRAMメモリセル素子の特長である。
【0013】
本発明の具体例にかかるユニポーラ抵抗スイッチング不揮発性メモリ素子の、メモリ素子を高抵抗状態にリセットするためのリセット電流Iresetが、100μAより低く、例えば50μAより低くなることが、特長である。この高抵抗状態の抵抗は、温度とともに大きくなる。
【0014】
本発明の具体例にかかるユニポーラ抵抗スイッチング不揮発性メモリ素子のセット電圧Vsetが1Vより低くなることが、特長である。
【0015】
例えば3Vより低いような、低い形成工程電圧Vformingを有することが、本発明の具体例にかかる金属酸化物系ReRAMメモリ素子の特長である。
【0016】
再生可能なフィラメントの形成と消去を提供することが、本発明の具体例にかかる金属酸化物系ReRAMメモリ素子とそのようなメモリ素子の操作方法の特長である。
【0017】
例えば従来技術のデバイスより良好な保持特性のような、良好な保持特性を有することが、本発明の具体例にかかる金属酸化物系ReRAMメモリ素子の特長である。
【0018】
第1の形態では、ユニポーラ抵抗スイッチング不揮発性メモリ素子が開示され、かかるメモリ素子は、上部電極と下部電極の間に挟まれて接触する金属酸化物層を含み、金属酸化物層の抵抗は低抵抗状態(LRS)と高抵抗状態(HRS)との間でスイッチ可能である。抵抗スイッチング金属酸化物層は、1V以下の、メモリ素子を最初の低抵抗状態にするための、フォーミング電圧(forming voltage)Vformingを有するように選択された、本質的に等方的な半化学量論的(substoichiometric)な酸素と金属の比を有する。例えばO/Ni=1からO/Ni=0.75までの変化は、Vformingを、数Vから0.1〜1Vまで低減できることが、実験的に見出された。
【0019】
本発明の具体例にかかるメモリ素子では、メモリ素子を高抵抗状態にセットするのに必要なリセット電流Ireset、は、100μAより低く、例えば50μAより低くても良い。これは、特別な酸化時間の間に得られる特定のマイクロ構造と結びついた、金属酸化物層の半化学量論的な酸素と金属の比により得られる。
【0020】
低抵抗状態LRSの抵抗は、メモリ素子を低抵抗状態LRSにする時に供給される、測定装置にかかるコンプライアンス電流Icompの選択により選択される。異なるコンプライアンス電流では異なる低抵抗状態となり、マルチレベルのプログラミングが得られる。電圧セットスイッチのコンプライアンス電流Icompは、半導体の低抵抗状態が得られるように選択されても良い。この半導体の低抵抗状態は、抵抗スイッチング金属酸化物層中で半導体フィラメントを形成することにより得られる。
【0021】
本発明の具体例にかかるメモリ素子の金属酸化物層は、例えばニッケル酸化層のような2元系金属酸化物層でも良い。ニッケル酸化層の酸素とニッケルの比は、0と0.85の間である。
【0022】
もしニッケル酸化物が金属酸化物層として使用された場合、下部電極はニッケルを含む。下部電極は、例えば、ニッケル酸化層に接するニッケル含有層、およびニッケル含有層に接するチタン含有層を含む。特別な下部電極は、以下のような構造となる。ニッケル酸化層と接触するニッケル層、ニッケル層に接触する窒化チタン層、およびチタン窒化層に接触するチタン層。
【0023】
もしニッケル酸化物が金属酸化物層として使用された場合、上部電極はニッケルを含み、またはニッケルからなる。
【0024】
選択素子は、メモリ素子の電極の1つと電気的に接触し、これにより選択可能なメモリセルを形成しても良い。そのような選択素子は、MOSFETでも良く、MOSFETのソース/ドレイン接合の1つは、電極の1つと電気的に接続されている。
【0025】
第2の形態では、第1の形態の抵抗スイッチング不揮発性メモリ素子の作製方法が記載され、この方法は、基板を得る工程と、基板に下部電極を形成する工程と、下部電極上に、抵抗スイッチング金属酸化物層であって実質的に等方的な非化学量論的な金属と酸素とを有する金属酸化物層を形成する工程と、金属酸化物層の上に上部電極を形成する工程とを含む。
【0026】
このメモリ素子の金属酸化物層は、ニッケル酸化層のような2元系金属酸化物層である。ニッケル酸化層の酸素とニッケルの比は、0と0.85との間である。
【0027】
ニッケル酸化物が金属酸化物層として用いられた場合、下部電極はニッケルを含むことができる。下部電極は、ニッケル酸化層に接触するニッケル含有層と、ニッケル含有層に接触するチタン含有層を含んでも良い。特別な下部電極は、以下のような構造となる。ニッケル酸化層と接触するニッケル層、ニッケル層に接触する窒化チタン層、およびチタン窒化層に接触するチタン層。
【0028】
ニッケル酸化層が金属酸化物層として使用された場合、上部電極はニッケルを含み、またはニッケルからなることができる。
【0029】
第3の形態では、第1の形態にかかるユニポーラの抵抗スイッチング不揮発性メモリ素子のマルチレベルプログラミングの方法が記載され、これにより、メモリ素子は、上部電極と下部電極の間に挟まれ、これらと接触する金属酸化物層を含み、金属酸化物層の抵抗は、低抵抗状態(LRS)と高抵抗状態(HRL)の間でスイッチ可能であり、これにより、抵抗スイッチング金属酸化物層は、1V以下の、メモリ素子を最初の低抵抗状態にするための、フォーミング電圧Vformingを有するように選択された、実質的に等方的な半化学量論的な酸素と金属の比を有する。プログラミング方法は、低抵抗状態LRSの値を選択する工程と、選択された低抵抗状態と、選択されたセット電圧Vsetの適用により低抵抗状態LRSにスイッチングする観点から、セット電圧スイッチング中に適用するために、セット電力の値を選択する工程とを含む。セット電力のための値は、セット電圧スイッチング中に適用される、コンプライアンス電流ICOMPの値の選択により選択できる。特別な具体例では、選択されたセット電圧は、1V以下であり、選択されたコンプライアンス電流は、所望の低抵抗状態に依存して、0.1μAから1mAの範囲である。低抵抗状態は、抵抗スイッチング金属酸化層中に半導体フィラメントを形成することにより得られる半導体特性である。
【0030】
本発明と従来技術を越えて得られる優位点をまとめるために、本発明の所定の目的と優位点を以上で述べた。もちろん、全てのそのような目的や優位点が、本発明の特別な具体例に関して達成される必要は無いことが理解される。このように、例えば、当業者は、本発明は、ここでの教示や示唆されるような他の目的や優位点を達成する必要無しに、ここで教示された1の優位点や優位点のグループを達成または最適化する方法で、本発明を具体化または実施しても良い。
【図面の簡単な説明】
【0031】
【図1】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子の模式的な断面図を示す。
【図2】第1の形態の特定の具体例にかかる半化学量論的なニッケル酸化物メモリ素子の模式的な断面図を示す。
【図3】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第2の形態にかかるプロセス工程を示すフローチャートを示す。
【図4】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第2の形態にかかるプロセス工程を模式的な断面図で示す。
【図5】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第2の形態にかかるプロセス工程を模式的な断面図で示す。
【図6】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第2の形態にかかるプロセス工程を模式的な断面図で示す。
【図7】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第2の形態にかかるプロセス工程を模式的な断面図で示す。
【図8】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第2の形態にかかるプロセス工程を模式的な断面図で示す。
【図9】第1の形態にかかるメモリセルの電流I(A)−電圧V(V)セット/リセットスイッチング曲線を示す。それぞれ、リセット電圧VRESETがセット電圧に非常に近い場合と、電流が押し付けられ電圧コンプライアンスが用いられる場合である。
【図10】第1の形態にかかるメモリセルの電流I(A)−電圧V(V)セット/リセットスイッチング曲線を示す。それぞれ、リセット電圧VRESETがセット電圧に非常に近い場合と、電流が押し付けられ電圧コンプライアンスが用いられる場合である。
【図11】電流I(A)−電圧V(V)セット/リセットスイッチング曲線を示す。それぞれ、本発明の第1の形態にかかるメモリセル上でのマルチレベルプログラミングと、IRESET〜80μA、VSET〜0.6Vの低電力スイッチングを用いたセット−リセットサイクルとを示す。黒い印のトレースは、対応する白い印により表されるリセットスイープに先立つセットスイープを示す。
【図12】電流I(A)−電圧V(V)セット/リセットスイッチング曲線を示す。それぞれ、本発明の第1の形態にかかるメモリセル上での多層プログラミングと、IRESET〜80μA、VSET〜0.6Vのような低電力スイッチングを用いたセット−リセットサイクルとを示す。黒い印のトレースは、対応する白い印により表されるリセットスイープに先立つセットスイープを示す。
【図13】それぞれ、セットサイクル中のコンプライアンス電流ICOMPの関数として、およびセットサイクル中の電力PSETの関数としての、第1の形態にかかるメモリセルのLRS抵抗RSETを示す。
【図14】それぞれ、セットサイクル中のコンプライアンス電流ICOMPの関数として、およびセットサイクル中の電力PSETの関数としての、第1の形態にかかるメモリセルのLRS抵抗RSETを示す。
【図15】本発明の第1の形態にかかるメモリセルについて、リセット電流IRESETとリセット電力PRESETのそれぞれについて、LRS抵抗RSETに対する依存性を示す。
【図16】本発明の第1の形態にかかるメモリセルについて、リセット電流IRESETとリセット電力PRESETのそれぞれについて、LRS抵抗RSETに対する依存性を示す。
【図17】本発明の第1の形態にかかるメモリセルのLRS状態RSETの、電流I(A)−電圧V(V)特性を示す。それぞれ、異なる温度で、低いRSETを得るための高いセット電力と、高いRSETを得るための低いセット電力とを用いて記録された。
【図18】本発明の第1の形態にかかるメモリセルのLRS状態RSETの、電流I(A)−電圧V(V)特性を示す。それぞれ、異なる温度で、低いRSETを得るための高いセット電力と、高いRSETを得るための低いセット電力とを用いて記録された。
【図19】(a)金属特性から半導体特性に変わる場合の、LRS抵抗RSETに対する活性エネルギの依存性、および(b)関連する酸素空孔の量、を示す。
【図20】リード電圧が0.1Vで150℃における本発明の第1の形態にかかるメモリセルの持続特性を示す。
【図21】単体の80nm幅コンタクトホールのNi/NiO/TiNメモリセルについての電流I(A)−電圧V(V)セット/リセット曲線を示す。
【図22】Ni/NiO/NiコンタクトメモリセルとNi/NiO/TiN単体コンタクトメモリセルについての、ICOMPに対するIRESETの減少を示す
【発明を実施するための形態】
【0032】
本発明は、特定の具体例について、添付図面を参照しながら説明するが、本発明はこれらの具体例に限定されるものではない。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【0033】
更に、記載や請求の範囲中の、上に(over)、下に(under)、下方に(underneath)等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された具体例は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【0034】
また、請求の範囲で使用される「含む(comprising)」の用語は、それ以降に示される手段に限定して解釈すべきでない。これは他の要素や工程を排除しない。このように、言及された特徴、数、工程、または成分は、その通りに解釈され、1またはそれ以上の他の特徴、数、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段AおよびBを含むデバイス」の表現の範囲は、構成要素AとBのみを含むデバイスに限定されるべきではない。
【0035】
この明細書を通じて参照される「一の具体例(one embodiment)」または「ある具体例(an embodiment)」は、この具体例に関係して記載された特定の長所、構造、または特徴は、少なくとも1つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例(one embodiment)」または「ある具体例(an embodiment)」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、1またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【0036】
同様に、例示の具体例の記載中において、能率的に開示し、多くの特長の1またはそれ以上の理解を助ける目的で、多くの長所は、時には1つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特長を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、1つの記載された具体例の全ての特長より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【0037】
更に、ここで記載された幾つかの具体例は、他の具体例に含まれる他の特長以外の幾つかの特長を含み、異なった具体例の特長の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。
【0038】
ここで与えられる記載において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。
【0039】
第1の形態では、下部電極2と上部電極4との間に挟まれ、これらと接触する金属酸化物層3を含む抵抗スイッチング不揮発性メモリ素子1が記載される。下部電極2は基板5の上に形成される。抵抗スイッチング金属酸化物層(MxOy)は、実質的に等方的で非化学量論的な酸素と金属のy/x比を有し、特別な場合、酸素と金属の有効比(y/x)effは、化学量論的な酸素と金属の比(y/x)stoより小さくなる。即ち、(y/x)eff<(y/x)stoまたは[(y/x)eff/(y/x)sto]<1となる。特定の具体例では、[(y/x)eff/(y/x)sto]は0.85より小さい。図1は、そのようなメモリ素子1の模式的な断面図を示す。
【0040】
特定の金属酸化物MxOyを形成するために、金属原子と酸素原子は、良く規定された酸素と金属の比y/xで供給されなければならない。この比は、含まれる金属原子と酸素原子の比が、選択された金属酸化物を形成するために必要な正確な割合で供給される場合には、化学量論的として知られる。この化学量論的な比は、所定の結晶状態で、単位分子の化合物を形成するのに必要な元素の割合に対応する。ニッケル酸化物では、面心立方状態の場合、この化学量論的な比は、NiOに対して、(y/x)sto=1である。全てのニッケル原子Niに対して、1つの酸素原子O(または1/2O2)が提供される。しかしながら、物質の1つ、金属または酸素が、所望の金属酸化物を形成するのに必要な量とは異なって、即ち、多くまたは少なく供給された場合、結果の金属酸化物は非化学量論的となると言われている。ニッケル酸化物において、結果のニッケル酸化物において1対1の比となるのに要求されるより多くの比率でニッケルが供給された場合、ニッケル酸化物は非化学量論的になると言われ、この特定の例では、(y/x)eff<1のNixOyを、ニッケルが化学量論的な比を越えているため、金属リッチな金属酸化物と呼ぶ。代わりに、酸素が化学量論的に要求されるより少ない比率の場合、この金属は、酸素不足金属酸化物と呼ばれる。教示を目的として、ニッケル酸化物が使用されたが、金属酸化物層3は、例示であり、これらに限定されないTiOx、HfOx、ZrOx、CuOx、WOx、のような他の金属酸化物を、非化学量論的な比で提供することにより形成でき、ユニポーラの低電力スイッチング特性を示す抵抗スイッチング不揮発性メモリ素子が得られる。
【0041】
本発明の実施の形態にかかる抵抗スイッチングデバイス中の金属酸化物MxOyの組成は非化学量論的であるが、特定の酸素不足において、この組成は、形成される金属酸化物層の堆積中で実質的に均一である。特定の具体例では、どの方向に対しても、形成された金属酸化物層中で、非化学量論的な酸素と金属の比(y/x)effは本質的に傾斜も分布もしない。非化学量論的な酸素と金属の比(y/x)effは、本質的にウエハ中および金属酸化物層の厚さ中で等方的である。特定の具体例では、この比(y/x)effは、ウエハ中や層の厚さ中で、10%より少なくなり、例えば5%より少なく変化する。
【0042】
特定の具体例では、この金属酸化物層は、例えば、これらに限定されないニッケル酸化物のような、2元系金属酸化物の層でも良い。金属酸化物層がニッケル酸化物NixOy層の場合、非化学量論的な酸素とニッケルの比(y/x)effは、0と0.85の間、即ち0<(y/x)eff≦0.85となる。特定の具体例では、非化学量論的な酸素とニッケルの比(y/x)effは、0.6と0.85の間、即ち0.6<(y/x)eff≦0.85となる。特定の具体例では、非化学量論的な酸素とニッケルの比(y/x)effは、0.6と0.75の間、即ち0.6<(y/x)eff≦0.75となる。
【0043】
図1に示されるメモリ素子の下部電極2は、1またはそれ以上の導電性材料から形成される。特定の具体例では、例えば、金属酸化層3がニッケル酸化層の場合、下部電極2はニッケルを含む。特定の具体例では、下部電極2は、金属酸化物層3に接触するニッケル層またはニッケル含有層6を含んでも良い。下部電極2は、更に、ニッケル含有層6に接する例えばチタン窒化物含有層7のような第2の導電層を含む。所定のチタン窒化物含有層7の例では、下部電極3は、更に、第2の導電層に接する例えばチタン含有層8のような第3の導電層を含む。
【0044】
図1に示されるメモリ素子の上部電極4は、例えばTiNまたはNiのような、1またはそれ以上の導電性材料から形成される。上部電極4は、TiN層10を含み、またはこれからなる。TiNは、例えばニッケル酸化物のような金属酸化物の抵抗スイッチング層3と接触する。代わりの具体例では、上部電極4はニッケルを含み、またはニッケルからなる。特定の具体例では、上部電極4は、金属酸化物層3と接触するニッケル層9を含む。上部電極4は金属酸化層3と接触するニッケル層9を含み、その上にTiN層10を含む。
【0045】
図2には特定の具体例が記載され、下部電極2と上部電極4との間に挟まれ、これらと接触するニッケル酸化物NixOy層3を含む抵抗スイッチング不揮発性メモリ素子1が示される。下部電極2は、基板5の上に形成される。抵抗スイッチングニッケル酸化層は、本質的に等方性な非化学量論的な酸素とニッケルの比(y/x)eff、ここで0<(y/x)eff≦0.85を有する。下部電極2は、ニッケル酸化層3と接触するニッケル層6、ニッケル含有層6と接触するチタン窒化物含有層7、およびチタン窒化物含有層7と接触するチタン含有層8の積層である。トップ層4は、ニッケル酸化層3と接触するニッケル層9、ニッケル層9と接触するTiN層10の積層である。
【0046】
本発明の具体例にかかる不揮発性抵抗スイッチングメモリ素子は、100μAより小さい、例えば50μAより低い低電流レベルと、例えば1.5Vより低い、例えば1Vより低い低電圧レベルを用いて、セットおよび消去することができる。この低動作電力は、妥当な高さの酸素空孔欠陥の密度からなる、NixOy層のようなMxOy層の非化学量論的性質により許容される。もちろん、低電力は、下部電極から上部電極までの、酸素空孔のつながり(chain)からなると思われる導電性フィラメントを形成する。そのような低電力のフィラメント形成は、広範なダメージ形成を避け、これにより、低電力は、この後者の形成されたフィラメントのリセット(または破壊)に効果的である。
【0047】
また、本発明の先の具体例のいずれかにかかるメモリ素子と、その電極と電気的に接触する選択素子とを含むメモリセルが記載される。この選択素子はMOSFETで良く、MOSFETのソース/ドレイン接合の1つが、電極の1つの電気的に接続されている。メモリセルの動作中に、メモリ素子1への電気的なアクセスは、対応する選択素子の手段により選択された場合に、メモリ素子1の上部電極2および/または下部電極3を介して行われる。
【0048】
第2の形態では、本発明の先の形態の具体例のいずれかにかかるメモリ素子の製造方法が記載される。
【0049】
例えばNiOのような金属酸化物のメモリ素子1は、最初に、誘電体表面層を有する基板5を得ることで形成される(図3に示されるフローチャートの工程20)。この誘電体表面層は、例えばシリコン基板上に形成されたシリコン酸化物層である。次に、例えばニッケル層11のような金属層を含む下部電極2が、基板5のこの誘電体表面層の上に形成される(図3に示されるフローチャートの工程21)。例えばニッケル層11のような金属層は、例えば、室温でのDCスパッタを用いた物理気相堆積(PVD)のような好適な方法で形成される。選択的に、ニッケル層11のような金属層の酸化工程の前に、非酸化雰囲気中でのアニール工程が行われ、ニッケル層11のような金属層や、下層の下部電極2の結晶構造を制御する。ニッケル層11のようなこの金属層は、堆積(アズデポ)状態での膜厚は、20〜100nmの範囲である。例えばニッケル酸化物NixOyのような金属酸化物MxOyであって、実質的に等方性の非化学量論的な酸素と金属の比y/xを有し、実効的な酸素と金属の比(y/x)effが化学量論的な酸素と金属の比(y/x)stoより小さい抵抗スイッチング層3が、ニッケル層11のようなこの導電層と接触して形成される(図3に示されるフローチャートの工程22)。特定の具体例では、この金属酸化物層3は、下部電極2の露出した領域の熱酸化により形成され、これにより、ニッケル層11のような導電層が部分的に酸化され、ニッケル層6のような導電層が下部に残り、ニッケル酸化層3のような金属酸化物層と接触する。例えばニッケル酸化層3のような金属酸化物層の厚さは、例えばニッケル層11のような最初の導電層の厚さに依存し、そして酸化プロセスの熱量に依存して、15nmから150nmの範囲となる。ニッケル層11等の金属層のような導電層を酸化するための酸素雰囲気は、約100%のO2でも良い。所定の酸化温度において、酸化時間は、堆積(アズデポ)状態の金属層の膜厚の観点から選択された所定の時間だけ続く。例示として、約500℃で、Niの酸化時間は1分から10分であり、これにより、実際の酸化時間は、ニッケル層11のような堆積(アズデポ)状態の金属層の膜厚の観点から選択されても良い。約100nmのニッケル層11の場合、酸化時間と温度は、約500℃で1分から3分の間である。約20nmのニッケル層11の場合、酸化時間と温度は、約400℃で3分から10分の間である。この熱量の範囲では、実質的に同様の実効的な非化学量論的の比が得られる。透過電子顕微鏡(transmission electron microscopy)と電子エネルギ損失分光法(electron energy loss spectroscopy)(TEM/EELS)の調査手段により、このように形成されたニッケル酸化層3中での大きな成分のばらつきは、1分から10分の間の酸化時間では発生せず、Ni酸化物は酸素不足のままであることが分かった。一方、1分から10分の間の酸化時間では、形成されたニッケル酸化層3の厚さは、SEM像からの測定では10nmより少ない量だけ増加した。しかしながら、ブランケット層上のNiOピーク強度の強い増加が、X線回折により証明された。次に、上部電極4が、例えばニッケル酸化層3のような金属酸化物層に接触するように形成される(図3に示されるフローチャートの工程23)。上部電極4は、ニッケル酸化層3のような金属酸化物の上に堆積された、ニッケル層9のような金属層でも良い。選択的に、TiN層10のような導電層が、更に、例えばニッケル層9のような金属層に接触するように形成されても良い。
【0050】
特定の具体例では、金属酸化物メモリ素子1は、以下のように形成されたNiOメモリ素子であり、図4〜図8に示される。最初に、Ni層11が、基板5のSiO2誘電体層の上に形成されたTiN7/Ti8スタックの上に堆積される(図4)。このNi層11の厚さは、20nmから100nmの範囲である。次に、例えば厚さが約200nmのSiO2/Si3N4誘電体スタック12が、Ni層11の上に堆積される(図5)。直径が約80nmの、下層のNi層11とのコンタクトホール13が、例えば193nmフォトリソグラフィパターニングと露出した誘電体領域のドライエッチングを用いて、開口される(図6)。それらのコンタクトホール13は、下層のNi層11を露出させる。続いて、下層のNi層11の露出した領域の熱酸化が、500℃で1分間、純酸素(100%)雰囲気で行われ、コンタクトホール13中に、約40nmの厚さの非化学量論的NiO3層を成長させる(図7)。NIO3層は、少なくとも部分的に、コンタクトホール13を充填する。下層のNi層の一部は酸化されずに残り、下部電極2の一部になる。最後に、100nmの厚さの大きなNi上部電極9が、少なくとも部分的に充填されたコンタクトホール13を覆うように堆積され、約10μm2の全接触面積を有するマルチコンタクトのNi9/NiO3/Ni6メモリセルとなる(図8)。
【0051】
図4〜図8では、マルチコンタクトメモリセルの製造が示され、これにより、それぞれのメモリセルは、上部電極9から抵抗スイッチング層3まで、マルチコンタクト14を有する、シングルコンタクトのメモリセル(図示せず)を形成し、コンタクトホール中に、例えばNixOyのようなスイッチング素子MxOyを閉じ込めることにより、抵抗スイッチング層3に対してシングルコンタクトのみを形成しても良い。例えばTiN層10のような導電層は、抵抗スイッチング層3を覆うように形成される。
【0052】
第2の形態の特定の具体例で形成されたNiOメモリ素子は、非化学量論的NixOy層の抵抗スイッチング特性を決定するために用いられる。先に述べたように、ニッケル酸化層のユニポーラの抵抗スイッチングは、以下のように記載される。1)最初のNixOy層のセル抵抗は、最初は高く、ニッケル酸化物マトリックスを通る導電性フィラメントを形成し、セルを低抵抗状態(LRS)にするためには、いわゆるエレクトロフォーミング(electro-forming)電圧VFORMINGが必要となる。2)形成されたフィラメントは、リセット電流IRESETと呼ばれる高い電流を用いてヒューズを飛ばすことで破壊することができ、これによりセルは高い抵抗状態(HRS)に戻る。3)フィラメントは、エレクトロフォーミング電圧VFORMINGより低いセット電圧VSET:VSET<VFORMINGを用いて復帰させることができる。
【0053】
セットスイッチングに関係する熱メカニズムは、実際に供給される熱エネルギに依存して、例えば、非化学量論的なニッケル酸化物抵抗スイッチング層中に形成されるフィラメントの数、配置、および/または大きさのような、異なるフィラメント構造を形成する。リセットスイッチングは、形成されたフィラメントの熱駆動酸化と見なされるため、必要とされるリセット電力は、それらのフィラメントの質と量に依存して変動する。このフィラメント酸化は、所定のリセット電力で、フィラメント構造に伴って変化し、フィラメントを回復させるために必要とされるセット電圧も変動する。
【0054】
電流−電圧(I−V)特性は、標準半導体パラメータ分析(SPA)を用いて調査され、基本的なセル特性について有用な情報を与えるが、しかしながら、測定は注意深く行う必要がある。もちろん、SPAツールは、低抵抗状態にスイッチングする間に、セルとシステムの間の寄生容量の放電を、ナノ秒のスケールに制限することができず、後者はソフトブレイクダウン(soft-breakdown)と見なされる。高電圧におけるそのような電流放電は、制御できない方法で、NixOy層中でのフィラメントの形成を拡張しそうであり、この結果、ブレイクダウン関連のダメージを増加させる。これは、より高い、その後のリセット電力PRESET=IRESET×VRESETとなる。ここで、リセットスイッチングは熱メカニズムとした場合に、IRESETは、ブレイクダウン関連のダメージのフィラメントの消去や回復のためである。
【0055】
拡張されたフィラメント形成は、本発明の具体例にかかる、例えばNi/非化学量論的NixOy/Niセルのような、導電性材料/非化学量論的MxOy/導電性材料セルに限定され、これによりNixOy層3のような非化学量論的MxOyは、上部電極4と下部電極2の中のNi層のような導電層中に挟まれる。上述の具体例にかかるメモリ素子は、Ni/NixOy/Niセルとして準備された場合、約1V以下の例外的に低いVFORMINGを示した。この低いフォーミング電圧のために、SPAツールの放電電力と、関連する熱生成は限定される。酸素が不足したNi/NiO/Niセルのこの例外的に低い値のエレクトロフォーミング電圧VFORMINGは、最適化された酸素不足NixOy層の低いソフトブレイクダウン/セットフィールドと関連する。透過電子顕微鏡と電子エネルギ損失分光法(TEM/EELS)の調査手段により、非化学量論的な組成NiO0.75は、酸素とニッケルの比(y/x)effが約0.75であり、これはNiOの化学量論比(y/x)sto=1より小さくことを証明した。この強力な酸素の不足は、比較的低い初期セル抵抗と低いエレクトロフォーミングフィールドの双方でアシストされると思われる。
【0056】
非化学量論的なNixOy層3の初期の抵抗Rinitとフォーミング電圧VFORMINGは、1〜10分の間で、酸化時間とともに意味ありげに増加した。透過電子顕微鏡と電子エネルギ損失分光法(TEM/EELS)の調査手段により、このように形成された酸化ニッケル層3中の大きな組成の変化は、この1〜10分間では発生せず、Ni酸化物は非化学量論的組成NiO0.75を有する酸素不足のままであった。一方、1〜10分の酸化時間の範囲では、形成されたニッケル酸化層3の厚さは、SEM像から測定されたように、10nmより小さい範囲で増加した。しかしながら、ブランケット層上のNiOピーク強度の強い増加は、X線回折により立証された。このように、酸化時間に従ったRinitとVFORMINGの増加は、主にマイクロ構造の変化により、おおむね、膜の緻密化や結晶秩序の改良によると思われる。酸化時間が、1分より短く更に低減された場合、セルはしばしば漏れやすくなり、抵抗スイッチングを示さなかった。Ni酸化膜3で得られた強い酸素の不足は、1分間(またはそれ以上)の酸化で得られた特定のマイクロ構造とともに、低いセル抵抗と低いエレクトロフォーム電圧の双方の原因になったと考えられる。
【0057】
一方、エレクトロフォーミング状態中のSPAコンプライアンス電流ICOMPの設定、即ち、SPAツールで暗示された電流限界は、次のセルのスイッチング特性に大きな影響を与えることが観察される。特に、大きなICOMP(>1mA)設定は、例えばより多くのフィラメント、より広いフィラメント、および/またはより緻密なフィラメントネットワークを有するニッケル酸化層3のような、フィラメント構造となり、消去(リセット)に大きなリセット電力PRESETを要する。そのようなフィラメント構造は、このように、より高い電圧で得られるより高いリセット電流IRESETを必要とし、リセット電圧VRESETは、VSETに近くなる。
【0058】
セット電圧VSETに近づくリセット電圧VRESETを有する本発明の具体例にかかる非化学量論的MxOy層、または本発明の特定の具体例にかかるNiO層の、ユニポーラスイッチング特性により、I−Vリセットスイープ中の寄生セットスイッチングのリスクを増加させ、過剰のフィラメント形成によるセルの永続的な低下を増加させる。図9に示すように、最初に、エレクトロフォーミング工程が行われ、NiO層3は低抵抗状態になる。セット電圧に近いリセット電圧でこの低抵抗状態をリセットすると、NiO層3を高抵抗状態にリセットする代わりに、NiO層3は低抵抗状態のままである。続くリセットサイクルは、低抵抗状態から高抵抗状態に、NiO層3のリセットを失敗する。図10に示すように、この寄生セットスイッチングは、VSETより少し低いコンプライアンス電圧を用いた電流制御のリセットスイープを用いて、効果的に避けることができる。VSETより低いコンプライアンス電圧の使用は、リセットスイッチング後の電圧変化がVSETを克服せず、寄生セットスイッチングを形成することを確実にする。エレクトロフォーミング工程後に、限定された電圧を用いたリセットサイクルを適用することにより、NiO層3は低抵抗状態から高抵抗状態にリセットされる。この後者の場合、セルのスイッチング制御とサイクラビリティ(cyclability)が大きく改善される。
【0059】
一方、SPAの低いICOMP(<1mA)セッティングが用いられた場合、電圧制御されたI−Vモードが良好なスイッチング制御を与えることが観察された。更に、先に検討したように、より低いICOMPは、より低いPRESETを必要とするフィラメント形状の形成を可能とした。図11は、異なるICOMPセッティングを用いた場合のセットスイープを、それらに続くリセットスイープとともに示す。白い三角形はICOMP=20μA、白い円形はICOMP=600μA、白い四角形はICOMP=10mAである。黒印のトレースは、白い様々な印で表された対応するリセットスイープに先立つ、セットスイープを表す。ICOMPが減少した場合、IRESETのトレースは明らかに減少する。もちろん、低いICOMPは、形成されるフィラメントの量を制限し、必要とされるリセット電力は減少する。
【0060】
図12は、40μAと同じ位、低いリセット電流IRESETを用いて得られたセット/リセットI−Vサイクルを示す。セットスイッチング(黒い三角形)中、コンプライアント電流は、0.6Vにおいて20μAにセットされた。この40μAのリセット電流は、MOSセッティング素子無しで測定されたアンドープのNiO抵抗メモリ素子に対して、報告された最も低いリセット電流の1つである。先に述べたように、低いセット電圧を用いて得られた低抵抗状態は、ここで示す酸素不足のNiO抵抗スイッチング層に特有のものである。
【0061】
図13は、ICOMPの減少に伴って、低抵抗(LRS)Rsetが次第に増加することを示し、図14は、セット電力PSET=ICOMP×VSETの減少に伴って、LRSが次第に増加することを示し、より少数、より低密度、および/またはより狭いフィラメントの形成を示唆する。一貫にて、続いて起きるリセットサイクルのIRESETとPRESETの双方が、図15、16にそれぞれ示したように、低抵抗(LRS)PSETの増加とともに減少する。低抵抗状態のPSETの値とリセット電力PRESETとの間のこの逆の関係は、このNiO層3が低抵抗状態RSETにセットされた場合に、酸素不足のNiO層3中で形成される導電性フィラメントの数と幅を直接制御することを確認する。これらの結果は、異なるコンプライアンス電流ICOMP値の使用により制御される、マルチレベルスイッチングの可能性を示す。形成されたフィラメントの量は、セットスイッチングでのコンプライアンス電流を選択することで決定できるため、これにより、低抵抗状態の値が漸次変化し、マルチレベルスイッチングが可能となる。
【0062】
特定の具体例のSPAでの、プログラミングデバイスのコンプライアンス電流ICOMPの使用の長所は、セットサイクル中に得られる中間の抵抗状態は、リセット前に、最も導電性のセット状態にプログラムされる必要がないことである。
【0063】
図17および図18は、NiO層について異なる温度で測定された電流I−電圧Vスイープを示し、それぞれ、ICOMP>1mAおよびICOMP<1mAのコンプライアンス電流で得られた低抵抗状態にセットされている。図17に示す高電力、低抵抗状態は、従来技術で観察されるような、温度とともに、金属のような抵抗RSETの増加を示す。金属のような特性とは、温度に伴って抵抗が増加することを意味する。しかしながら、図18に示される低電力、低抵抗状態は、熱的に活性化された状態を示し、より高い空孔密度を有するフィラメントチェインに沿った酸素の空孔型欠陥間でのキャリアの移動を含むと思われ、これにより、低電力、低抵抗状態の値は、温度上昇とともに減少する。
【0064】
低電力、低抵抗状態のRSET値は、高電力、低抵抗状態のRSET値より高い。
【0065】
図17に示された試料の高抵抗状態は、温度上昇とともに増加する。
【0066】
フィラメントの物理的特性の洞察を得るために、LRS抵抗RSETに依存する、LRS状態の導電性の温度依存性が研究された。図17は、(高いスイッチング電流/電力に対応する)低LRS抵抗RSETに対する、より高い温度での導電性の減少であり、フィラメントの金属的な特性を示している。一方、図18は、(低いスイッチング電流/電力に対応する)高LRS抵抗RSETに対する、温度による電流の増加を示す。後者の影響は、温度とともにLRS抵抗RSETが減少することに対して、フィラメントの外側のNiOマトリックスの半導体特性の強い影響と関連した。この効果は、LRSとHRSの間の抵抗比が小さい、非常に大きなニッケル酸化物セルの場合に観察され、換言すれば、ニッケル酸化層3のNiOマトリックスにより組み立てられた並列抵抗が、温度が上昇した場合の全体のセル抵抗に影響する。しかしながら、この影響は、本発明の具体例にかかるメモリセルでは保持されなかった。なぜならば、150℃までの温度において、HRS状態の抵抗は、LRS抵抗より20倍以上高いことが観察されたからである。更に、温度の上昇に伴うHRS抵抗の増加が観察され、これは回復メカニズムと関連する。まとめると、これらの発見は、温度に伴うLRS抵抗RSETの増加は、フィラメントによるものであり、これにより、フィラメント自信が半導体タイプであると思われる
【0067】
図19は、(a)の部分において、図17と図18に示したI−V特性から引き出される活性化エネルギαの、LRS抵抗RSETに対する影響を示す。活性化エネルギは、(異なる温度のセット状態で測定された)セル抵抗を、1/kTの関数としてプロットすることで得られる(アーレニウス抽出)。LRS抵抗RSETに依存したフィラメントの金属特性(左)と半導体特性(右)の間の漸次的な移行が分かるであろう。移行は、RSET〜200Ωで観察され、これはICOMP〜800μAで得られる。なお、図17のはめこみ図中のアーレニウスプロットは、100℃を越えて拡張したより広い温度範囲では直線ではないが、この抽出の目的は単に定性的なものである。フィラメントの半導体特性は、再びNiO素子の強い酸素不足に関連し、図19の上部に示されるように、導電性は、より高い空孔密度を有するフィラメントチェインに沿った、酸素空孔欠陥の間のキャリアの移動を含むと思われる。より高いセット電力は、その点が金属的になるまで、フィラメントに沿った空孔の密度を増加させるであろう。
【0068】
フィラメントの半導体特性は、再びNiO素子の強い酸素不足に関連し、導電性は、より高い空孔密度を有するフィラメントチェインに沿った、酸素空孔欠陥の間のキャリアの移動を含むと思われる。図19の下部は、セットスイッチング中に形成され、導電性メカニズムに影響する、酸素空孔の量のスケッチを示す。より高いセット電力は、その点が金属的になるまで、フィラメントに沿った空孔の密度を増加させるであろう。
【0069】
より一般的には、この低電力スイッチングプロセスは、高電力セットスイッチング中のエレクトロマイグレーションプロセスと関連したNiフィラメントの破壊または形成と比較して、サイクル毎のセルの低下を遅らせる。高電力セットスイッチング中の金属のエレクトロマイグレーション効果に関連するこれらのスイッチングに関連した低下は、低セット電力を用いることで低減できるであろう。故障の無い、100回までのI−Vセット/リセットサイクルの予備的な耐久試験が、低電力スイッチングに対して観察された。
【0070】
最後に、仮定されたほんの少数の小さいフィラメントの形成/消去と関連する、低電力スイッチングは、このLRS状態の安定性に異議を唱える。この点は、検討するのに特に重要であり、リセットスイッチングメカニズムの熱活性化のために、LRS状態は高温でより記憶を損失する傾向にあると報告されていることを心に留める。それゆえに、低電力LRS状態、高電力LRS状態、およびHRS状態の記憶試験が、150℃までで行われた。セルは、室温でそれぞれの状態にプログラムされ、次に、それらは、テスト温度まで昇温され、VREAD=0.1Vまたは0.3Vを用いて、時間の関数として抵抗が読まれた。図20は、この調査の主な結果を示す。全ての状態が、強い安定性を示した。低電力LRS状態について、VREAD=0.1Vで、良好な特性が観察された。VREAD=0.3V(図20には示さず)では、小さな抵抗のジャンプが、150℃で、〜2000秒より後に観察された。しかしながら、〜20の記憶ウインドウが、150℃で104秒後に保持しており、セルの読み出しの妨害に対して良好な免疫を示す(低電力セット状態で観察されたリセット電圧は0.4V〜0.5Vの範囲であることを心に留める)。
【0071】
図21は、シングルコンタクトのメモリセルに対して、高いセット電力を用いて得られた、一般的なセット/リセットスイープを示し、これにより、シングルコンタクトはNi11を露出させて形成し、コンタクト開口部13中にNiO層3を形成する。上部電極4としてTiNを用いる。リセットスイッチング前に到達する高い電流レベルは、広いフィラメントはシングルで狭いコンタクト中でプログラムされることを示し、低電力スイッチングは、セルサイズよりプログラム条件により関連することを確認する。低電力スイッチングはまた、Ni/NiO/TiOのシングルコンタクトセルにおいても可能であることで一致した。図22は、低セット電力と、シングルコンタクトセルに対して、IRESETを劇的に減らす可能性があることを確認し、これによりシングルコンタクト中のNIOセルの小型化の可能性を示す。マルチコンタクトNio/NiO/Niメモリセルと、シングルコンタクトNi/NiO/TiOメモリセルの双方で、ICOMPに対するIRESETの、同じ依存性を示す。
【技術分野】
【0001】
本発明は、可逆性抵抗スイッチング金属酸化物層を含む不揮発性メモリセルに関し、その抵抗値はメモリセルに蓄積されるデータを表す。
【背景技術】
【0002】
今日、フラッシュ非揮発メモリ(NVM)技術は、不揮発性メモリの市場で優位に立っている。フラッシュNVMメモリでは、MOSFET構造に組み込まれた導電性または非導電性の電荷蓄積層中に蓄積される。このタイプの不揮発性メモリ技術は、半導体の(ITRS)国際技術ロードマップ"2005 edition, Process integration, Devices and Structure" で提唱されたこのデータ蓄積メカニズムに関する基本的な物理的限界のために、45nm技術を越えると厳しい小型化の問題に直面するであろう。なぜならば、メモリセルの寸法の小型化は、本質的に、ビットの値を表す、メモリセル中に蓄積できる電荷の量の減少につながるからである。
【0003】
メモリセルの寸法の更なる小型化の可能性を有する他の不揮発性メモリ技術が現れてきている。これらの将来性のある技術の中で、抵抗スイッチングメモリ技術は、抵抗ランダムアクセスメモリ(ReRAM)技術として知られている。そのようなReRAMメモリセルは、メモリ素子と選択素子を含む。不揮発性メモリ素子の抵抗は、メモリセルに存在する抵抗スイッチング材料の導電性の電圧誘起変化または電流誘起変化を用いて、少なくとも2つの安定した抵抗状態の間で可逆的に変化できる。それぞれの抵抗状態は、メモリセルに蓄積されたビットの値に対応する。
【0004】
そのような可逆性抵抗スイッチング材料は、カルコゲナイト、カーボンポリマ、ニッケル酸化物、タングステン酸化物、酸化銅のような選択された2元系金属酸化物、ニッケルコバルト酸化物のような3元系金属酸化物、またはCrドープのSr(Ti)ZrO3やPr0.7Ca0.3Mn0.3のようなより複雑な金属酸化物である。
【0005】
2元系金属酸化物の中で、化学量論的な、ニッケルと酸素との比(nickel-to-oxide ratio)が1/1の良好な特徴の金属酸化物を形成するため、ニッケル酸化物が支配的な役割を果たす。ニッケルは、主流のCMOS技術と互換性のある金属である。NiO系ReRAMメモリセルでは、2つの明瞭な抵抗状態の間のスイッチングは、抵抗スイッチングNiOを通る導電性フィラメントの形成と破壊に関係する。フィラメント幅は、ナノメータの範囲と考えられ、NiO系ReRAMメモリセルは45nm技術ノード以下の大きさとなる。
【0006】
ユニポーラの抵抗スイッチングのNiO系ReRAMメモリセルは、以下のように示される。1)セル抵抗は最初高く、NiOマトリックスを通る導電性フィラメントを形成し、セルを低抵抗状態(LRS)にするためには、いわゆるエレクトロフォーミング(electro-forming)電圧が必要となり、このエレクトロフォーミング電圧は一般には3Vまたはそれ以上である。2)形成されたフィラメントは、リセット電流と呼ばれる高い電流を用いてヒューズを飛ばすことで破壊することができ、これによりセルは高い抵抗状態(HRS)に戻り、このリセット電流は、一般にはミリアンペアの範囲である。3)フィラメントは、エレクトロフォーミング電圧より低いセット電圧を用いて復帰させることができる。それらの動作パラメータの大幅な低減は、NiO系ReRAMメモリセルの小型化には必須である。
【0007】
Kinoshita et al. は、"Universal understanding of direct current transport properties of ReRAM based on a parallel resistance model", Journal of Material Research, Vol. 23, No. 3, March 2008 の中で、2元系金属酸化物、特に2つの白金電極の間に挟まれたニッケル酸化層のスイッチング特性について、様々なモデルを検討している。この文献では、低抵抗状態(LRS)と高抵抗状態(HRS)の温度と面積依存性について研究された。
【0008】
最先端のNiO系ReRAMメモリセルの主な欠点は、それらが高いエレクトロフォーミング電圧とリセット電流を必要とすることである。
【発明の概要】
【0009】
本発明の具体例の目的は、良好なReRAMメモリセルと、その良好な製造方法を提供することである。
【0010】
上記目的は、本発明にかかるデバイスおよび方法により達成される。
【0011】
縮小可能なことが、本発明の具体例にかかる金属酸化物系ReRAMメモリセル素子の特長である。
【0012】
低いセットおよびリセット電力で動作できることが、本発明の具体例にかかる金属酸化物系ReRAMメモリセル素子の特長である。
【0013】
本発明の具体例にかかるユニポーラ抵抗スイッチング不揮発性メモリ素子の、メモリ素子を高抵抗状態にリセットするためのリセット電流Iresetが、100μAより低く、例えば50μAより低くなることが、特長である。この高抵抗状態の抵抗は、温度とともに大きくなる。
【0014】
本発明の具体例にかかるユニポーラ抵抗スイッチング不揮発性メモリ素子のセット電圧Vsetが1Vより低くなることが、特長である。
【0015】
例えば3Vより低いような、低い形成工程電圧Vformingを有することが、本発明の具体例にかかる金属酸化物系ReRAMメモリ素子の特長である。
【0016】
再生可能なフィラメントの形成と消去を提供することが、本発明の具体例にかかる金属酸化物系ReRAMメモリ素子とそのようなメモリ素子の操作方法の特長である。
【0017】
例えば従来技術のデバイスより良好な保持特性のような、良好な保持特性を有することが、本発明の具体例にかかる金属酸化物系ReRAMメモリ素子の特長である。
【0018】
第1の形態では、ユニポーラ抵抗スイッチング不揮発性メモリ素子が開示され、かかるメモリ素子は、上部電極と下部電極の間に挟まれて接触する金属酸化物層を含み、金属酸化物層の抵抗は低抵抗状態(LRS)と高抵抗状態(HRS)との間でスイッチ可能である。抵抗スイッチング金属酸化物層は、1V以下の、メモリ素子を最初の低抵抗状態にするための、フォーミング電圧(forming voltage)Vformingを有するように選択された、本質的に等方的な半化学量論的(substoichiometric)な酸素と金属の比を有する。例えばO/Ni=1からO/Ni=0.75までの変化は、Vformingを、数Vから0.1〜1Vまで低減できることが、実験的に見出された。
【0019】
本発明の具体例にかかるメモリ素子では、メモリ素子を高抵抗状態にセットするのに必要なリセット電流Ireset、は、100μAより低く、例えば50μAより低くても良い。これは、特別な酸化時間の間に得られる特定のマイクロ構造と結びついた、金属酸化物層の半化学量論的な酸素と金属の比により得られる。
【0020】
低抵抗状態LRSの抵抗は、メモリ素子を低抵抗状態LRSにする時に供給される、測定装置にかかるコンプライアンス電流Icompの選択により選択される。異なるコンプライアンス電流では異なる低抵抗状態となり、マルチレベルのプログラミングが得られる。電圧セットスイッチのコンプライアンス電流Icompは、半導体の低抵抗状態が得られるように選択されても良い。この半導体の低抵抗状態は、抵抗スイッチング金属酸化物層中で半導体フィラメントを形成することにより得られる。
【0021】
本発明の具体例にかかるメモリ素子の金属酸化物層は、例えばニッケル酸化層のような2元系金属酸化物層でも良い。ニッケル酸化層の酸素とニッケルの比は、0と0.85の間である。
【0022】
もしニッケル酸化物が金属酸化物層として使用された場合、下部電極はニッケルを含む。下部電極は、例えば、ニッケル酸化層に接するニッケル含有層、およびニッケル含有層に接するチタン含有層を含む。特別な下部電極は、以下のような構造となる。ニッケル酸化層と接触するニッケル層、ニッケル層に接触する窒化チタン層、およびチタン窒化層に接触するチタン層。
【0023】
もしニッケル酸化物が金属酸化物層として使用された場合、上部電極はニッケルを含み、またはニッケルからなる。
【0024】
選択素子は、メモリ素子の電極の1つと電気的に接触し、これにより選択可能なメモリセルを形成しても良い。そのような選択素子は、MOSFETでも良く、MOSFETのソース/ドレイン接合の1つは、電極の1つと電気的に接続されている。
【0025】
第2の形態では、第1の形態の抵抗スイッチング不揮発性メモリ素子の作製方法が記載され、この方法は、基板を得る工程と、基板に下部電極を形成する工程と、下部電極上に、抵抗スイッチング金属酸化物層であって実質的に等方的な非化学量論的な金属と酸素とを有する金属酸化物層を形成する工程と、金属酸化物層の上に上部電極を形成する工程とを含む。
【0026】
このメモリ素子の金属酸化物層は、ニッケル酸化層のような2元系金属酸化物層である。ニッケル酸化層の酸素とニッケルの比は、0と0.85との間である。
【0027】
ニッケル酸化物が金属酸化物層として用いられた場合、下部電極はニッケルを含むことができる。下部電極は、ニッケル酸化層に接触するニッケル含有層と、ニッケル含有層に接触するチタン含有層を含んでも良い。特別な下部電極は、以下のような構造となる。ニッケル酸化層と接触するニッケル層、ニッケル層に接触する窒化チタン層、およびチタン窒化層に接触するチタン層。
【0028】
ニッケル酸化層が金属酸化物層として使用された場合、上部電極はニッケルを含み、またはニッケルからなることができる。
【0029】
第3の形態では、第1の形態にかかるユニポーラの抵抗スイッチング不揮発性メモリ素子のマルチレベルプログラミングの方法が記載され、これにより、メモリ素子は、上部電極と下部電極の間に挟まれ、これらと接触する金属酸化物層を含み、金属酸化物層の抵抗は、低抵抗状態(LRS)と高抵抗状態(HRL)の間でスイッチ可能であり、これにより、抵抗スイッチング金属酸化物層は、1V以下の、メモリ素子を最初の低抵抗状態にするための、フォーミング電圧Vformingを有するように選択された、実質的に等方的な半化学量論的な酸素と金属の比を有する。プログラミング方法は、低抵抗状態LRSの値を選択する工程と、選択された低抵抗状態と、選択されたセット電圧Vsetの適用により低抵抗状態LRSにスイッチングする観点から、セット電圧スイッチング中に適用するために、セット電力の値を選択する工程とを含む。セット電力のための値は、セット電圧スイッチング中に適用される、コンプライアンス電流ICOMPの値の選択により選択できる。特別な具体例では、選択されたセット電圧は、1V以下であり、選択されたコンプライアンス電流は、所望の低抵抗状態に依存して、0.1μAから1mAの範囲である。低抵抗状態は、抵抗スイッチング金属酸化層中に半導体フィラメントを形成することにより得られる半導体特性である。
【0030】
本発明と従来技術を越えて得られる優位点をまとめるために、本発明の所定の目的と優位点を以上で述べた。もちろん、全てのそのような目的や優位点が、本発明の特別な具体例に関して達成される必要は無いことが理解される。このように、例えば、当業者は、本発明は、ここでの教示や示唆されるような他の目的や優位点を達成する必要無しに、ここで教示された1の優位点や優位点のグループを達成または最適化する方法で、本発明を具体化または実施しても良い。
【図面の簡単な説明】
【0031】
【図1】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子の模式的な断面図を示す。
【図2】第1の形態の特定の具体例にかかる半化学量論的なニッケル酸化物メモリ素子の模式的な断面図を示す。
【図3】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第2の形態にかかるプロセス工程を示すフローチャートを示す。
【図4】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第2の形態にかかるプロセス工程を模式的な断面図で示す。
【図5】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第2の形態にかかるプロセス工程を模式的な断面図で示す。
【図6】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第2の形態にかかるプロセス工程を模式的な断面図で示す。
【図7】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第2の形態にかかるプロセス工程を模式的な断面図で示す。
【図8】本発明の第1の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第2の形態にかかるプロセス工程を模式的な断面図で示す。
【図9】第1の形態にかかるメモリセルの電流I(A)−電圧V(V)セット/リセットスイッチング曲線を示す。それぞれ、リセット電圧VRESETがセット電圧に非常に近い場合と、電流が押し付けられ電圧コンプライアンスが用いられる場合である。
【図10】第1の形態にかかるメモリセルの電流I(A)−電圧V(V)セット/リセットスイッチング曲線を示す。それぞれ、リセット電圧VRESETがセット電圧に非常に近い場合と、電流が押し付けられ電圧コンプライアンスが用いられる場合である。
【図11】電流I(A)−電圧V(V)セット/リセットスイッチング曲線を示す。それぞれ、本発明の第1の形態にかかるメモリセル上でのマルチレベルプログラミングと、IRESET〜80μA、VSET〜0.6Vの低電力スイッチングを用いたセット−リセットサイクルとを示す。黒い印のトレースは、対応する白い印により表されるリセットスイープに先立つセットスイープを示す。
【図12】電流I(A)−電圧V(V)セット/リセットスイッチング曲線を示す。それぞれ、本発明の第1の形態にかかるメモリセル上での多層プログラミングと、IRESET〜80μA、VSET〜0.6Vのような低電力スイッチングを用いたセット−リセットサイクルとを示す。黒い印のトレースは、対応する白い印により表されるリセットスイープに先立つセットスイープを示す。
【図13】それぞれ、セットサイクル中のコンプライアンス電流ICOMPの関数として、およびセットサイクル中の電力PSETの関数としての、第1の形態にかかるメモリセルのLRS抵抗RSETを示す。
【図14】それぞれ、セットサイクル中のコンプライアンス電流ICOMPの関数として、およびセットサイクル中の電力PSETの関数としての、第1の形態にかかるメモリセルのLRS抵抗RSETを示す。
【図15】本発明の第1の形態にかかるメモリセルについて、リセット電流IRESETとリセット電力PRESETのそれぞれについて、LRS抵抗RSETに対する依存性を示す。
【図16】本発明の第1の形態にかかるメモリセルについて、リセット電流IRESETとリセット電力PRESETのそれぞれについて、LRS抵抗RSETに対する依存性を示す。
【図17】本発明の第1の形態にかかるメモリセルのLRS状態RSETの、電流I(A)−電圧V(V)特性を示す。それぞれ、異なる温度で、低いRSETを得るための高いセット電力と、高いRSETを得るための低いセット電力とを用いて記録された。
【図18】本発明の第1の形態にかかるメモリセルのLRS状態RSETの、電流I(A)−電圧V(V)特性を示す。それぞれ、異なる温度で、低いRSETを得るための高いセット電力と、高いRSETを得るための低いセット電力とを用いて記録された。
【図19】(a)金属特性から半導体特性に変わる場合の、LRS抵抗RSETに対する活性エネルギの依存性、および(b)関連する酸素空孔の量、を示す。
【図20】リード電圧が0.1Vで150℃における本発明の第1の形態にかかるメモリセルの持続特性を示す。
【図21】単体の80nm幅コンタクトホールのNi/NiO/TiNメモリセルについての電流I(A)−電圧V(V)セット/リセット曲線を示す。
【図22】Ni/NiO/NiコンタクトメモリセルとNi/NiO/TiN単体コンタクトメモリセルについての、ICOMPに対するIRESETの減少を示す
【発明を実施するための形態】
【0032】
本発明は、特定の具体例について、添付図面を参照しながら説明するが、本発明はこれらの具体例に限定されるものではない。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【0033】
更に、記載や請求の範囲中の、上に(over)、下に(under)、下方に(underneath)等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された具体例は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【0034】
また、請求の範囲で使用される「含む(comprising)」の用語は、それ以降に示される手段に限定して解釈すべきでない。これは他の要素や工程を排除しない。このように、言及された特徴、数、工程、または成分は、その通りに解釈され、1またはそれ以上の他の特徴、数、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段AおよびBを含むデバイス」の表現の範囲は、構成要素AとBのみを含むデバイスに限定されるべきではない。
【0035】
この明細書を通じて参照される「一の具体例(one embodiment)」または「ある具体例(an embodiment)」は、この具体例に関係して記載された特定の長所、構造、または特徴は、少なくとも1つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例(one embodiment)」または「ある具体例(an embodiment)」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、1またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【0036】
同様に、例示の具体例の記載中において、能率的に開示し、多くの特長の1またはそれ以上の理解を助ける目的で、多くの長所は、時には1つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特長を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、1つの記載された具体例の全ての特長より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【0037】
更に、ここで記載された幾つかの具体例は、他の具体例に含まれる他の特長以外の幾つかの特長を含み、異なった具体例の特長の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。
【0038】
ここで与えられる記載において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。
【0039】
第1の形態では、下部電極2と上部電極4との間に挟まれ、これらと接触する金属酸化物層3を含む抵抗スイッチング不揮発性メモリ素子1が記載される。下部電極2は基板5の上に形成される。抵抗スイッチング金属酸化物層(MxOy)は、実質的に等方的で非化学量論的な酸素と金属のy/x比を有し、特別な場合、酸素と金属の有効比(y/x)effは、化学量論的な酸素と金属の比(y/x)stoより小さくなる。即ち、(y/x)eff<(y/x)stoまたは[(y/x)eff/(y/x)sto]<1となる。特定の具体例では、[(y/x)eff/(y/x)sto]は0.85より小さい。図1は、そのようなメモリ素子1の模式的な断面図を示す。
【0040】
特定の金属酸化物MxOyを形成するために、金属原子と酸素原子は、良く規定された酸素と金属の比y/xで供給されなければならない。この比は、含まれる金属原子と酸素原子の比が、選択された金属酸化物を形成するために必要な正確な割合で供給される場合には、化学量論的として知られる。この化学量論的な比は、所定の結晶状態で、単位分子の化合物を形成するのに必要な元素の割合に対応する。ニッケル酸化物では、面心立方状態の場合、この化学量論的な比は、NiOに対して、(y/x)sto=1である。全てのニッケル原子Niに対して、1つの酸素原子O(または1/2O2)が提供される。しかしながら、物質の1つ、金属または酸素が、所望の金属酸化物を形成するのに必要な量とは異なって、即ち、多くまたは少なく供給された場合、結果の金属酸化物は非化学量論的となると言われている。ニッケル酸化物において、結果のニッケル酸化物において1対1の比となるのに要求されるより多くの比率でニッケルが供給された場合、ニッケル酸化物は非化学量論的になると言われ、この特定の例では、(y/x)eff<1のNixOyを、ニッケルが化学量論的な比を越えているため、金属リッチな金属酸化物と呼ぶ。代わりに、酸素が化学量論的に要求されるより少ない比率の場合、この金属は、酸素不足金属酸化物と呼ばれる。教示を目的として、ニッケル酸化物が使用されたが、金属酸化物層3は、例示であり、これらに限定されないTiOx、HfOx、ZrOx、CuOx、WOx、のような他の金属酸化物を、非化学量論的な比で提供することにより形成でき、ユニポーラの低電力スイッチング特性を示す抵抗スイッチング不揮発性メモリ素子が得られる。
【0041】
本発明の実施の形態にかかる抵抗スイッチングデバイス中の金属酸化物MxOyの組成は非化学量論的であるが、特定の酸素不足において、この組成は、形成される金属酸化物層の堆積中で実質的に均一である。特定の具体例では、どの方向に対しても、形成された金属酸化物層中で、非化学量論的な酸素と金属の比(y/x)effは本質的に傾斜も分布もしない。非化学量論的な酸素と金属の比(y/x)effは、本質的にウエハ中および金属酸化物層の厚さ中で等方的である。特定の具体例では、この比(y/x)effは、ウエハ中や層の厚さ中で、10%より少なくなり、例えば5%より少なく変化する。
【0042】
特定の具体例では、この金属酸化物層は、例えば、これらに限定されないニッケル酸化物のような、2元系金属酸化物の層でも良い。金属酸化物層がニッケル酸化物NixOy層の場合、非化学量論的な酸素とニッケルの比(y/x)effは、0と0.85の間、即ち0<(y/x)eff≦0.85となる。特定の具体例では、非化学量論的な酸素とニッケルの比(y/x)effは、0.6と0.85の間、即ち0.6<(y/x)eff≦0.85となる。特定の具体例では、非化学量論的な酸素とニッケルの比(y/x)effは、0.6と0.75の間、即ち0.6<(y/x)eff≦0.75となる。
【0043】
図1に示されるメモリ素子の下部電極2は、1またはそれ以上の導電性材料から形成される。特定の具体例では、例えば、金属酸化層3がニッケル酸化層の場合、下部電極2はニッケルを含む。特定の具体例では、下部電極2は、金属酸化物層3に接触するニッケル層またはニッケル含有層6を含んでも良い。下部電極2は、更に、ニッケル含有層6に接する例えばチタン窒化物含有層7のような第2の導電層を含む。所定のチタン窒化物含有層7の例では、下部電極3は、更に、第2の導電層に接する例えばチタン含有層8のような第3の導電層を含む。
【0044】
図1に示されるメモリ素子の上部電極4は、例えばTiNまたはNiのような、1またはそれ以上の導電性材料から形成される。上部電極4は、TiN層10を含み、またはこれからなる。TiNは、例えばニッケル酸化物のような金属酸化物の抵抗スイッチング層3と接触する。代わりの具体例では、上部電極4はニッケルを含み、またはニッケルからなる。特定の具体例では、上部電極4は、金属酸化物層3と接触するニッケル層9を含む。上部電極4は金属酸化層3と接触するニッケル層9を含み、その上にTiN層10を含む。
【0045】
図2には特定の具体例が記載され、下部電極2と上部電極4との間に挟まれ、これらと接触するニッケル酸化物NixOy層3を含む抵抗スイッチング不揮発性メモリ素子1が示される。下部電極2は、基板5の上に形成される。抵抗スイッチングニッケル酸化層は、本質的に等方性な非化学量論的な酸素とニッケルの比(y/x)eff、ここで0<(y/x)eff≦0.85を有する。下部電極2は、ニッケル酸化層3と接触するニッケル層6、ニッケル含有層6と接触するチタン窒化物含有層7、およびチタン窒化物含有層7と接触するチタン含有層8の積層である。トップ層4は、ニッケル酸化層3と接触するニッケル層9、ニッケル層9と接触するTiN層10の積層である。
【0046】
本発明の具体例にかかる不揮発性抵抗スイッチングメモリ素子は、100μAより小さい、例えば50μAより低い低電流レベルと、例えば1.5Vより低い、例えば1Vより低い低電圧レベルを用いて、セットおよび消去することができる。この低動作電力は、妥当な高さの酸素空孔欠陥の密度からなる、NixOy層のようなMxOy層の非化学量論的性質により許容される。もちろん、低電力は、下部電極から上部電極までの、酸素空孔のつながり(chain)からなると思われる導電性フィラメントを形成する。そのような低電力のフィラメント形成は、広範なダメージ形成を避け、これにより、低電力は、この後者の形成されたフィラメントのリセット(または破壊)に効果的である。
【0047】
また、本発明の先の具体例のいずれかにかかるメモリ素子と、その電極と電気的に接触する選択素子とを含むメモリセルが記載される。この選択素子はMOSFETで良く、MOSFETのソース/ドレイン接合の1つが、電極の1つの電気的に接続されている。メモリセルの動作中に、メモリ素子1への電気的なアクセスは、対応する選択素子の手段により選択された場合に、メモリ素子1の上部電極2および/または下部電極3を介して行われる。
【0048】
第2の形態では、本発明の先の形態の具体例のいずれかにかかるメモリ素子の製造方法が記載される。
【0049】
例えばNiOのような金属酸化物のメモリ素子1は、最初に、誘電体表面層を有する基板5を得ることで形成される(図3に示されるフローチャートの工程20)。この誘電体表面層は、例えばシリコン基板上に形成されたシリコン酸化物層である。次に、例えばニッケル層11のような金属層を含む下部電極2が、基板5のこの誘電体表面層の上に形成される(図3に示されるフローチャートの工程21)。例えばニッケル層11のような金属層は、例えば、室温でのDCスパッタを用いた物理気相堆積(PVD)のような好適な方法で形成される。選択的に、ニッケル層11のような金属層の酸化工程の前に、非酸化雰囲気中でのアニール工程が行われ、ニッケル層11のような金属層や、下層の下部電極2の結晶構造を制御する。ニッケル層11のようなこの金属層は、堆積(アズデポ)状態での膜厚は、20〜100nmの範囲である。例えばニッケル酸化物NixOyのような金属酸化物MxOyであって、実質的に等方性の非化学量論的な酸素と金属の比y/xを有し、実効的な酸素と金属の比(y/x)effが化学量論的な酸素と金属の比(y/x)stoより小さい抵抗スイッチング層3が、ニッケル層11のようなこの導電層と接触して形成される(図3に示されるフローチャートの工程22)。特定の具体例では、この金属酸化物層3は、下部電極2の露出した領域の熱酸化により形成され、これにより、ニッケル層11のような導電層が部分的に酸化され、ニッケル層6のような導電層が下部に残り、ニッケル酸化層3のような金属酸化物層と接触する。例えばニッケル酸化層3のような金属酸化物層の厚さは、例えばニッケル層11のような最初の導電層の厚さに依存し、そして酸化プロセスの熱量に依存して、15nmから150nmの範囲となる。ニッケル層11等の金属層のような導電層を酸化するための酸素雰囲気は、約100%のO2でも良い。所定の酸化温度において、酸化時間は、堆積(アズデポ)状態の金属層の膜厚の観点から選択された所定の時間だけ続く。例示として、約500℃で、Niの酸化時間は1分から10分であり、これにより、実際の酸化時間は、ニッケル層11のような堆積(アズデポ)状態の金属層の膜厚の観点から選択されても良い。約100nmのニッケル層11の場合、酸化時間と温度は、約500℃で1分から3分の間である。約20nmのニッケル層11の場合、酸化時間と温度は、約400℃で3分から10分の間である。この熱量の範囲では、実質的に同様の実効的な非化学量論的の比が得られる。透過電子顕微鏡(transmission electron microscopy)と電子エネルギ損失分光法(electron energy loss spectroscopy)(TEM/EELS)の調査手段により、このように形成されたニッケル酸化層3中での大きな成分のばらつきは、1分から10分の間の酸化時間では発生せず、Ni酸化物は酸素不足のままであることが分かった。一方、1分から10分の間の酸化時間では、形成されたニッケル酸化層3の厚さは、SEM像からの測定では10nmより少ない量だけ増加した。しかしながら、ブランケット層上のNiOピーク強度の強い増加が、X線回折により証明された。次に、上部電極4が、例えばニッケル酸化層3のような金属酸化物層に接触するように形成される(図3に示されるフローチャートの工程23)。上部電極4は、ニッケル酸化層3のような金属酸化物の上に堆積された、ニッケル層9のような金属層でも良い。選択的に、TiN層10のような導電層が、更に、例えばニッケル層9のような金属層に接触するように形成されても良い。
【0050】
特定の具体例では、金属酸化物メモリ素子1は、以下のように形成されたNiOメモリ素子であり、図4〜図8に示される。最初に、Ni層11が、基板5のSiO2誘電体層の上に形成されたTiN7/Ti8スタックの上に堆積される(図4)。このNi層11の厚さは、20nmから100nmの範囲である。次に、例えば厚さが約200nmのSiO2/Si3N4誘電体スタック12が、Ni層11の上に堆積される(図5)。直径が約80nmの、下層のNi層11とのコンタクトホール13が、例えば193nmフォトリソグラフィパターニングと露出した誘電体領域のドライエッチングを用いて、開口される(図6)。それらのコンタクトホール13は、下層のNi層11を露出させる。続いて、下層のNi層11の露出した領域の熱酸化が、500℃で1分間、純酸素(100%)雰囲気で行われ、コンタクトホール13中に、約40nmの厚さの非化学量論的NiO3層を成長させる(図7)。NIO3層は、少なくとも部分的に、コンタクトホール13を充填する。下層のNi層の一部は酸化されずに残り、下部電極2の一部になる。最後に、100nmの厚さの大きなNi上部電極9が、少なくとも部分的に充填されたコンタクトホール13を覆うように堆積され、約10μm2の全接触面積を有するマルチコンタクトのNi9/NiO3/Ni6メモリセルとなる(図8)。
【0051】
図4〜図8では、マルチコンタクトメモリセルの製造が示され、これにより、それぞれのメモリセルは、上部電極9から抵抗スイッチング層3まで、マルチコンタクト14を有する、シングルコンタクトのメモリセル(図示せず)を形成し、コンタクトホール中に、例えばNixOyのようなスイッチング素子MxOyを閉じ込めることにより、抵抗スイッチング層3に対してシングルコンタクトのみを形成しても良い。例えばTiN層10のような導電層は、抵抗スイッチング層3を覆うように形成される。
【0052】
第2の形態の特定の具体例で形成されたNiOメモリ素子は、非化学量論的NixOy層の抵抗スイッチング特性を決定するために用いられる。先に述べたように、ニッケル酸化層のユニポーラの抵抗スイッチングは、以下のように記載される。1)最初のNixOy層のセル抵抗は、最初は高く、ニッケル酸化物マトリックスを通る導電性フィラメントを形成し、セルを低抵抗状態(LRS)にするためには、いわゆるエレクトロフォーミング(electro-forming)電圧VFORMINGが必要となる。2)形成されたフィラメントは、リセット電流IRESETと呼ばれる高い電流を用いてヒューズを飛ばすことで破壊することができ、これによりセルは高い抵抗状態(HRS)に戻る。3)フィラメントは、エレクトロフォーミング電圧VFORMINGより低いセット電圧VSET:VSET<VFORMINGを用いて復帰させることができる。
【0053】
セットスイッチングに関係する熱メカニズムは、実際に供給される熱エネルギに依存して、例えば、非化学量論的なニッケル酸化物抵抗スイッチング層中に形成されるフィラメントの数、配置、および/または大きさのような、異なるフィラメント構造を形成する。リセットスイッチングは、形成されたフィラメントの熱駆動酸化と見なされるため、必要とされるリセット電力は、それらのフィラメントの質と量に依存して変動する。このフィラメント酸化は、所定のリセット電力で、フィラメント構造に伴って変化し、フィラメントを回復させるために必要とされるセット電圧も変動する。
【0054】
電流−電圧(I−V)特性は、標準半導体パラメータ分析(SPA)を用いて調査され、基本的なセル特性について有用な情報を与えるが、しかしながら、測定は注意深く行う必要がある。もちろん、SPAツールは、低抵抗状態にスイッチングする間に、セルとシステムの間の寄生容量の放電を、ナノ秒のスケールに制限することができず、後者はソフトブレイクダウン(soft-breakdown)と見なされる。高電圧におけるそのような電流放電は、制御できない方法で、NixOy層中でのフィラメントの形成を拡張しそうであり、この結果、ブレイクダウン関連のダメージを増加させる。これは、より高い、その後のリセット電力PRESET=IRESET×VRESETとなる。ここで、リセットスイッチングは熱メカニズムとした場合に、IRESETは、ブレイクダウン関連のダメージのフィラメントの消去や回復のためである。
【0055】
拡張されたフィラメント形成は、本発明の具体例にかかる、例えばNi/非化学量論的NixOy/Niセルのような、導電性材料/非化学量論的MxOy/導電性材料セルに限定され、これによりNixOy層3のような非化学量論的MxOyは、上部電極4と下部電極2の中のNi層のような導電層中に挟まれる。上述の具体例にかかるメモリ素子は、Ni/NixOy/Niセルとして準備された場合、約1V以下の例外的に低いVFORMINGを示した。この低いフォーミング電圧のために、SPAツールの放電電力と、関連する熱生成は限定される。酸素が不足したNi/NiO/Niセルのこの例外的に低い値のエレクトロフォーミング電圧VFORMINGは、最適化された酸素不足NixOy層の低いソフトブレイクダウン/セットフィールドと関連する。透過電子顕微鏡と電子エネルギ損失分光法(TEM/EELS)の調査手段により、非化学量論的な組成NiO0.75は、酸素とニッケルの比(y/x)effが約0.75であり、これはNiOの化学量論比(y/x)sto=1より小さくことを証明した。この強力な酸素の不足は、比較的低い初期セル抵抗と低いエレクトロフォーミングフィールドの双方でアシストされると思われる。
【0056】
非化学量論的なNixOy層3の初期の抵抗Rinitとフォーミング電圧VFORMINGは、1〜10分の間で、酸化時間とともに意味ありげに増加した。透過電子顕微鏡と電子エネルギ損失分光法(TEM/EELS)の調査手段により、このように形成された酸化ニッケル層3中の大きな組成の変化は、この1〜10分間では発生せず、Ni酸化物は非化学量論的組成NiO0.75を有する酸素不足のままであった。一方、1〜10分の酸化時間の範囲では、形成されたニッケル酸化層3の厚さは、SEM像から測定されたように、10nmより小さい範囲で増加した。しかしながら、ブランケット層上のNiOピーク強度の強い増加は、X線回折により立証された。このように、酸化時間に従ったRinitとVFORMINGの増加は、主にマイクロ構造の変化により、おおむね、膜の緻密化や結晶秩序の改良によると思われる。酸化時間が、1分より短く更に低減された場合、セルはしばしば漏れやすくなり、抵抗スイッチングを示さなかった。Ni酸化膜3で得られた強い酸素の不足は、1分間(またはそれ以上)の酸化で得られた特定のマイクロ構造とともに、低いセル抵抗と低いエレクトロフォーム電圧の双方の原因になったと考えられる。
【0057】
一方、エレクトロフォーミング状態中のSPAコンプライアンス電流ICOMPの設定、即ち、SPAツールで暗示された電流限界は、次のセルのスイッチング特性に大きな影響を与えることが観察される。特に、大きなICOMP(>1mA)設定は、例えばより多くのフィラメント、より広いフィラメント、および/またはより緻密なフィラメントネットワークを有するニッケル酸化層3のような、フィラメント構造となり、消去(リセット)に大きなリセット電力PRESETを要する。そのようなフィラメント構造は、このように、より高い電圧で得られるより高いリセット電流IRESETを必要とし、リセット電圧VRESETは、VSETに近くなる。
【0058】
セット電圧VSETに近づくリセット電圧VRESETを有する本発明の具体例にかかる非化学量論的MxOy層、または本発明の特定の具体例にかかるNiO層の、ユニポーラスイッチング特性により、I−Vリセットスイープ中の寄生セットスイッチングのリスクを増加させ、過剰のフィラメント形成によるセルの永続的な低下を増加させる。図9に示すように、最初に、エレクトロフォーミング工程が行われ、NiO層3は低抵抗状態になる。セット電圧に近いリセット電圧でこの低抵抗状態をリセットすると、NiO層3を高抵抗状態にリセットする代わりに、NiO層3は低抵抗状態のままである。続くリセットサイクルは、低抵抗状態から高抵抗状態に、NiO層3のリセットを失敗する。図10に示すように、この寄生セットスイッチングは、VSETより少し低いコンプライアンス電圧を用いた電流制御のリセットスイープを用いて、効果的に避けることができる。VSETより低いコンプライアンス電圧の使用は、リセットスイッチング後の電圧変化がVSETを克服せず、寄生セットスイッチングを形成することを確実にする。エレクトロフォーミング工程後に、限定された電圧を用いたリセットサイクルを適用することにより、NiO層3は低抵抗状態から高抵抗状態にリセットされる。この後者の場合、セルのスイッチング制御とサイクラビリティ(cyclability)が大きく改善される。
【0059】
一方、SPAの低いICOMP(<1mA)セッティングが用いられた場合、電圧制御されたI−Vモードが良好なスイッチング制御を与えることが観察された。更に、先に検討したように、より低いICOMPは、より低いPRESETを必要とするフィラメント形状の形成を可能とした。図11は、異なるICOMPセッティングを用いた場合のセットスイープを、それらに続くリセットスイープとともに示す。白い三角形はICOMP=20μA、白い円形はICOMP=600μA、白い四角形はICOMP=10mAである。黒印のトレースは、白い様々な印で表された対応するリセットスイープに先立つ、セットスイープを表す。ICOMPが減少した場合、IRESETのトレースは明らかに減少する。もちろん、低いICOMPは、形成されるフィラメントの量を制限し、必要とされるリセット電力は減少する。
【0060】
図12は、40μAと同じ位、低いリセット電流IRESETを用いて得られたセット/リセットI−Vサイクルを示す。セットスイッチング(黒い三角形)中、コンプライアント電流は、0.6Vにおいて20μAにセットされた。この40μAのリセット電流は、MOSセッティング素子無しで測定されたアンドープのNiO抵抗メモリ素子に対して、報告された最も低いリセット電流の1つである。先に述べたように、低いセット電圧を用いて得られた低抵抗状態は、ここで示す酸素不足のNiO抵抗スイッチング層に特有のものである。
【0061】
図13は、ICOMPの減少に伴って、低抵抗(LRS)Rsetが次第に増加することを示し、図14は、セット電力PSET=ICOMP×VSETの減少に伴って、LRSが次第に増加することを示し、より少数、より低密度、および/またはより狭いフィラメントの形成を示唆する。一貫にて、続いて起きるリセットサイクルのIRESETとPRESETの双方が、図15、16にそれぞれ示したように、低抵抗(LRS)PSETの増加とともに減少する。低抵抗状態のPSETの値とリセット電力PRESETとの間のこの逆の関係は、このNiO層3が低抵抗状態RSETにセットされた場合に、酸素不足のNiO層3中で形成される導電性フィラメントの数と幅を直接制御することを確認する。これらの結果は、異なるコンプライアンス電流ICOMP値の使用により制御される、マルチレベルスイッチングの可能性を示す。形成されたフィラメントの量は、セットスイッチングでのコンプライアンス電流を選択することで決定できるため、これにより、低抵抗状態の値が漸次変化し、マルチレベルスイッチングが可能となる。
【0062】
特定の具体例のSPAでの、プログラミングデバイスのコンプライアンス電流ICOMPの使用の長所は、セットサイクル中に得られる中間の抵抗状態は、リセット前に、最も導電性のセット状態にプログラムされる必要がないことである。
【0063】
図17および図18は、NiO層について異なる温度で測定された電流I−電圧Vスイープを示し、それぞれ、ICOMP>1mAおよびICOMP<1mAのコンプライアンス電流で得られた低抵抗状態にセットされている。図17に示す高電力、低抵抗状態は、従来技術で観察されるような、温度とともに、金属のような抵抗RSETの増加を示す。金属のような特性とは、温度に伴って抵抗が増加することを意味する。しかしながら、図18に示される低電力、低抵抗状態は、熱的に活性化された状態を示し、より高い空孔密度を有するフィラメントチェインに沿った酸素の空孔型欠陥間でのキャリアの移動を含むと思われ、これにより、低電力、低抵抗状態の値は、温度上昇とともに減少する。
【0064】
低電力、低抵抗状態のRSET値は、高電力、低抵抗状態のRSET値より高い。
【0065】
図17に示された試料の高抵抗状態は、温度上昇とともに増加する。
【0066】
フィラメントの物理的特性の洞察を得るために、LRS抵抗RSETに依存する、LRS状態の導電性の温度依存性が研究された。図17は、(高いスイッチング電流/電力に対応する)低LRS抵抗RSETに対する、より高い温度での導電性の減少であり、フィラメントの金属的な特性を示している。一方、図18は、(低いスイッチング電流/電力に対応する)高LRS抵抗RSETに対する、温度による電流の増加を示す。後者の影響は、温度とともにLRS抵抗RSETが減少することに対して、フィラメントの外側のNiOマトリックスの半導体特性の強い影響と関連した。この効果は、LRSとHRSの間の抵抗比が小さい、非常に大きなニッケル酸化物セルの場合に観察され、換言すれば、ニッケル酸化層3のNiOマトリックスにより組み立てられた並列抵抗が、温度が上昇した場合の全体のセル抵抗に影響する。しかしながら、この影響は、本発明の具体例にかかるメモリセルでは保持されなかった。なぜならば、150℃までの温度において、HRS状態の抵抗は、LRS抵抗より20倍以上高いことが観察されたからである。更に、温度の上昇に伴うHRS抵抗の増加が観察され、これは回復メカニズムと関連する。まとめると、これらの発見は、温度に伴うLRS抵抗RSETの増加は、フィラメントによるものであり、これにより、フィラメント自信が半導体タイプであると思われる
【0067】
図19は、(a)の部分において、図17と図18に示したI−V特性から引き出される活性化エネルギαの、LRS抵抗RSETに対する影響を示す。活性化エネルギは、(異なる温度のセット状態で測定された)セル抵抗を、1/kTの関数としてプロットすることで得られる(アーレニウス抽出)。LRS抵抗RSETに依存したフィラメントの金属特性(左)と半導体特性(右)の間の漸次的な移行が分かるであろう。移行は、RSET〜200Ωで観察され、これはICOMP〜800μAで得られる。なお、図17のはめこみ図中のアーレニウスプロットは、100℃を越えて拡張したより広い温度範囲では直線ではないが、この抽出の目的は単に定性的なものである。フィラメントの半導体特性は、再びNiO素子の強い酸素不足に関連し、図19の上部に示されるように、導電性は、より高い空孔密度を有するフィラメントチェインに沿った、酸素空孔欠陥の間のキャリアの移動を含むと思われる。より高いセット電力は、その点が金属的になるまで、フィラメントに沿った空孔の密度を増加させるであろう。
【0068】
フィラメントの半導体特性は、再びNiO素子の強い酸素不足に関連し、導電性は、より高い空孔密度を有するフィラメントチェインに沿った、酸素空孔欠陥の間のキャリアの移動を含むと思われる。図19の下部は、セットスイッチング中に形成され、導電性メカニズムに影響する、酸素空孔の量のスケッチを示す。より高いセット電力は、その点が金属的になるまで、フィラメントに沿った空孔の密度を増加させるであろう。
【0069】
より一般的には、この低電力スイッチングプロセスは、高電力セットスイッチング中のエレクトロマイグレーションプロセスと関連したNiフィラメントの破壊または形成と比較して、サイクル毎のセルの低下を遅らせる。高電力セットスイッチング中の金属のエレクトロマイグレーション効果に関連するこれらのスイッチングに関連した低下は、低セット電力を用いることで低減できるであろう。故障の無い、100回までのI−Vセット/リセットサイクルの予備的な耐久試験が、低電力スイッチングに対して観察された。
【0070】
最後に、仮定されたほんの少数の小さいフィラメントの形成/消去と関連する、低電力スイッチングは、このLRS状態の安定性に異議を唱える。この点は、検討するのに特に重要であり、リセットスイッチングメカニズムの熱活性化のために、LRS状態は高温でより記憶を損失する傾向にあると報告されていることを心に留める。それゆえに、低電力LRS状態、高電力LRS状態、およびHRS状態の記憶試験が、150℃までで行われた。セルは、室温でそれぞれの状態にプログラムされ、次に、それらは、テスト温度まで昇温され、VREAD=0.1Vまたは0.3Vを用いて、時間の関数として抵抗が読まれた。図20は、この調査の主な結果を示す。全ての状態が、強い安定性を示した。低電力LRS状態について、VREAD=0.1Vで、良好な特性が観察された。VREAD=0.3V(図20には示さず)では、小さな抵抗のジャンプが、150℃で、〜2000秒より後に観察された。しかしながら、〜20の記憶ウインドウが、150℃で104秒後に保持しており、セルの読み出しの妨害に対して良好な免疫を示す(低電力セット状態で観察されたリセット電圧は0.4V〜0.5Vの範囲であることを心に留める)。
【0071】
図21は、シングルコンタクトのメモリセルに対して、高いセット電力を用いて得られた、一般的なセット/リセットスイープを示し、これにより、シングルコンタクトはNi11を露出させて形成し、コンタクト開口部13中にNiO層3を形成する。上部電極4としてTiNを用いる。リセットスイッチング前に到達する高い電流レベルは、広いフィラメントはシングルで狭いコンタクト中でプログラムされることを示し、低電力スイッチングは、セルサイズよりプログラム条件により関連することを確認する。低電力スイッチングはまた、Ni/NiO/TiOのシングルコンタクトセルにおいても可能であることで一致した。図22は、低セット電力と、シングルコンタクトセルに対して、IRESETを劇的に減らす可能性があることを確認し、これによりシングルコンタクト中のNIOセルの小型化の可能性を示す。マルチコンタクトNio/NiO/Niメモリセルと、シングルコンタクトNi/NiO/TiOメモリセルの双方で、ICOMPに対するIRESETの、同じ依存性を示す。
【特許請求の範囲】
【請求項1】
ユニポーラ抵抗スイッチング不揮発性メモリ素子(1)であって、
上部電極(4)と下部電極(2)の間に挟まれて接触し、その抵抗は、低抵抗状態(LRS)と高抵抗状態(HRS)との間でスイッチ可能である金属酸化物層(3)を含み、
抵抗スイッチング金属酸化物層(3)は、メモリ素子を最初の低抵抗状態にするための、1V以下のフォーミング電圧Vformingを有するように選択された、本質的に等方的な半化学量論的な酸素と金属の比を有するメモリ素子。
【請求項2】
メモリ素子を高抵抗状態にセットするのに必要なリセット電流Ireset、は、100μAより低い請求項1に記載のメモリ素子。
【請求項3】
低抵抗状態LRSの抵抗率は、メモリ素子を低抵抗状態LRSにする場合に供給される、コンプライアンス電流Icompを選択することで選択できる請求項1または2のいずれかに記載のメモリ素子。
【請求項4】
低抵抗状態は、抵抗スイッチング金属酸化層中の半導体フィラメントによる半導体低抵抗状態である請求項1〜3のいずれかに記載のメモリ素子。
【請求項5】
金属酸化層(3)は、2元系金属酸化物層である請求項1〜4のいずれかに記載のメモリ素子。
【請求項6】
2元系金属酸化物層は、酸素とニッケルの比が0と0.85の間であるニッケル酸化層である請求項5に記載のメモリ素子。
【請求項7】
下部電極(2)はニッケルを含み、上部電極(4)はニッケルを含みまたはニッケルからなる請求項6に記載のメモリ素子。
【請求項8】
抵抗スイッチング不揮発性メモリ素子(1)の製造方法であって、
基板(5)を得る工程と、
基板(5)の上に下部電極(2)を形成する工程と、
下部電極(2)の上に抵抗スイッチング金属酸化物層(3)を形成する工程であって、金属酸化物層(3)は実質的に等方的な半化学量論的な酸素と金属の比を有する工程と、
金属酸化物層(3)の上に上部電極(4)を形成する工程と、を含む製造方法。
【請求項9】
金属酸化物層(3)を形成する工程は、2元系金属酸化物層を形成する工程を含む請求項8に記載の製造方法。
【請求項10】
2元系金属酸化物層を形成する工程は、酸素とニッケルの比が0と0.85の間であるニッケル酸化層を形成する工程を含む請求項9に記載の製造方法。
【請求項11】
下部電極(2)を形成する工程は、ニッケル含有下部電極を形成する工程を含み、上部電極(4)を形成する工程は、ニッケル含有上部電極を形成する工程を含む請求項10に記載の製造方法。
【請求項12】
ユニポーラ抵抗スイッチング不揮発性メモリ素子(1)のマルチレベルプログラミング方法であって、
メモリ素子(1)は、上部電極(4)と下部電極(2)の間に挟まれ、これらと接触する金属酸化物層(3)を含み、金属酸化物層(3)の抵抗は、低抵抗状態(LRS)と高抵抗状態(HRL)の間でスイッチング可能であり、これにより、抵抗スイッチング金属酸化物層(3)は、メモリ素子(1)を最初の低抵抗状態にするための、1V以下の、フォーミング電圧Vformingを有するように選択された、実質的に等方的で半化学量論的な酸素と金属の比を有し、
プログラミング方法は、所定のセット電圧VSETを適用して、メモリ素子(1)を低抵抗状態LRSにスイッチングする工程を含み、
プログラミング方法は、更に、低抵抗状態LRSの値を選択する工程と、セット電圧スイッチング中に適用するために、選択された低抵抗状態の観点から、セット電力の値を選択する工程と、を含むマルチレベルプログラミング方法。
【請求項13】
セット電力の値を選択する工程は、セット電圧スイッチング中に適用するために、コンプライアンス電流ICOMPの値を選択する工程を含む請求項12に記載の方法。
【請求項14】
セット電力の値を選択する工程は、1V以下のセット電圧の値を選択する工程を含み、
コンプライアンス電流の値を選択する工程は、0.1μAから1mAの範囲の値を選択する工程を含む請求項13に記載の方法。
【請求項1】
ユニポーラ抵抗スイッチング不揮発性メモリ素子(1)であって、
上部電極(4)と下部電極(2)の間に挟まれて接触し、その抵抗は、低抵抗状態(LRS)と高抵抗状態(HRS)との間でスイッチ可能である金属酸化物層(3)を含み、
抵抗スイッチング金属酸化物層(3)は、メモリ素子を最初の低抵抗状態にするための、1V以下のフォーミング電圧Vformingを有するように選択された、本質的に等方的な半化学量論的な酸素と金属の比を有するメモリ素子。
【請求項2】
メモリ素子を高抵抗状態にセットするのに必要なリセット電流Ireset、は、100μAより低い請求項1に記載のメモリ素子。
【請求項3】
低抵抗状態LRSの抵抗率は、メモリ素子を低抵抗状態LRSにする場合に供給される、コンプライアンス電流Icompを選択することで選択できる請求項1または2のいずれかに記載のメモリ素子。
【請求項4】
低抵抗状態は、抵抗スイッチング金属酸化層中の半導体フィラメントによる半導体低抵抗状態である請求項1〜3のいずれかに記載のメモリ素子。
【請求項5】
金属酸化層(3)は、2元系金属酸化物層である請求項1〜4のいずれかに記載のメモリ素子。
【請求項6】
2元系金属酸化物層は、酸素とニッケルの比が0と0.85の間であるニッケル酸化層である請求項5に記載のメモリ素子。
【請求項7】
下部電極(2)はニッケルを含み、上部電極(4)はニッケルを含みまたはニッケルからなる請求項6に記載のメモリ素子。
【請求項8】
抵抗スイッチング不揮発性メモリ素子(1)の製造方法であって、
基板(5)を得る工程と、
基板(5)の上に下部電極(2)を形成する工程と、
下部電極(2)の上に抵抗スイッチング金属酸化物層(3)を形成する工程であって、金属酸化物層(3)は実質的に等方的な半化学量論的な酸素と金属の比を有する工程と、
金属酸化物層(3)の上に上部電極(4)を形成する工程と、を含む製造方法。
【請求項9】
金属酸化物層(3)を形成する工程は、2元系金属酸化物層を形成する工程を含む請求項8に記載の製造方法。
【請求項10】
2元系金属酸化物層を形成する工程は、酸素とニッケルの比が0と0.85の間であるニッケル酸化層を形成する工程を含む請求項9に記載の製造方法。
【請求項11】
下部電極(2)を形成する工程は、ニッケル含有下部電極を形成する工程を含み、上部電極(4)を形成する工程は、ニッケル含有上部電極を形成する工程を含む請求項10に記載の製造方法。
【請求項12】
ユニポーラ抵抗スイッチング不揮発性メモリ素子(1)のマルチレベルプログラミング方法であって、
メモリ素子(1)は、上部電極(4)と下部電極(2)の間に挟まれ、これらと接触する金属酸化物層(3)を含み、金属酸化物層(3)の抵抗は、低抵抗状態(LRS)と高抵抗状態(HRL)の間でスイッチング可能であり、これにより、抵抗スイッチング金属酸化物層(3)は、メモリ素子(1)を最初の低抵抗状態にするための、1V以下の、フォーミング電圧Vformingを有するように選択された、実質的に等方的で半化学量論的な酸素と金属の比を有し、
プログラミング方法は、所定のセット電圧VSETを適用して、メモリ素子(1)を低抵抗状態LRSにスイッチングする工程を含み、
プログラミング方法は、更に、低抵抗状態LRSの値を選択する工程と、セット電圧スイッチング中に適用するために、選択された低抵抗状態の観点から、セット電力の値を選択する工程と、を含むマルチレベルプログラミング方法。
【請求項13】
セット電力の値を選択する工程は、セット電圧スイッチング中に適用するために、コンプライアンス電流ICOMPの値を選択する工程を含む請求項12に記載の方法。
【請求項14】
セット電力の値を選択する工程は、1V以下のセット電圧の値を選択する工程を含み、
コンプライアンス電流の値を選択する工程は、0.1μAから1mAの範囲の値を選択する工程を含む請求項13に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
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【図10】
【図11】
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【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【公開番号】特開2011−9739(P2011−9739A)
【公開日】平成23年1月13日(2011.1.13)
【国際特許分類】
【外国語出願】
【出願番号】特願2010−127046(P2010−127046)
【出願日】平成22年6月2日(2010.6.2)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【Fターム(参考)】
【公開日】平成23年1月13日(2011.1.13)
【国際特許分類】
【出願番号】特願2010−127046(P2010−127046)
【出願日】平成22年6月2日(2010.6.2)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【Fターム(参考)】
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