信号処理装置
【課題】ばらつきによる精度劣化や回路規模、消費電流を削減し、ループ遅延を小さくし、制御の安定性を向上させる。
【解決手段】Ａ／Ｄ変換器１０２の前段のアナログ信号を基準電圧と比較する比較部１０４と、比較部１０４の出力をもとにアップダウンカウントをして調整信号を生成する計数部１０５と、計数部１０５の出力をアナログ制御信号に変換するＤ／Ａ変換器１０５と、アナログ制御信号をもとに信号調整する調整部１０１からなる制御ループを構成する。比較部１０４の基準電圧にはＡ／Ｄ変換器１０２のリファレンス電圧を用いることで、電圧ばらつきを緩和させることができる。また、アナログ制御信号をクランプ制御の基準信号やＡ／Ｄ変換器の入力レンジに調整するゲイン制御信号として用いることも可能である。これにより、デジタル信号処理でのループ遅延を削減させるとともに、アナログ信号処理のばらつき耐性を向上できる。
【解決手段】Ａ／Ｄ変換器１０２の前段のアナログ信号を基準電圧と比較する比較部１０４と、比較部１０４の出力をもとにアップダウンカウントをして調整信号を生成する計数部１０５と、計数部１０５の出力をアナログ制御信号に変換するＤ／Ａ変換器１０５と、アナログ制御信号をもとに信号調整する調整部１０１からなる制御ループを構成する。比較部１０４の基準電圧にはＡ／Ｄ変換器１０２のリファレンス電圧を用いることで、電圧ばらつきを緩和させることができる。また、アナログ制御信号をクランプ制御の基準信号やＡ／Ｄ変換器の入力レンジに調整するゲイン制御信号として用いることも可能である。これにより、デジタル信号処理でのループ遅延を削減させるとともに、アナログ信号処理のばらつき耐性を向上できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルビデオカメラやデジタルスチルカメラなど映像処理機器における調整装置に係るもので、詳しくは、映像・画像信号の黒レベル（クランプ）やゲインなどを自動調整し得るフィードバックループ制御を行う信号処理装置に関するものである。
【背景技術】
【０００２】
映像処理機器において、クランプ調整、ゲイン調整は必須の技術であり、フィードバックによる自動制御が行われている。具体的にはクランプ調整はイメージセンサからの信号の黒レベル（オプティカルブラック：ＯＢ）のばらつきを抑制する。またゲイン調整は、最適に量子化できるように、Ａ／Ｄ変換器の入力レンジに信号レベルを合わせる。
【０００３】
一般的には、アナログ回路のみで構成されたフィードバックループによりそれぞれの調整を行うが、近年ではプロセス微細化の恩恵を受けやすいデジタル制御を用いた手法が考案されている。具体的には、Ａ／Ｄ変換器出力のデジタルデータを用いてクランプ制御の基準値を生成する手法（特許文献１）などが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−７８４３５号公報（第１頁、代表図面）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図２は、ゲイン制御ループを有する一般的な信号処理装置の一例を示す図である。図２において、符号２０１はゲイン調整部を示す。符号２０２はＡ／Ｄ変換器を示す。符号２０３は全波整流部を示す。符号２０４は平滑化部を示す。符号２０５は基準電圧を示す。符号２０６は比較部を示す。符号２０７は容量を示す。符号ＡＳ２は調整対象のアナログ信号を示す。符号ＤＳ２はデジタル信号を示す。
【０００６】
以下、簡単に動作を説明する。アナログ信号ＡＳ２はゲイン調整部２０１に入力され、後述する調整信号により振幅レベルが調整される。ゲイン調整部２０１の出力信号はＡ／Ｄ変換器２０２に入力されてデジタル信号ＤＳ２に変換されると同時に、全波整流部２０３にも入力される。全波整流部２０３では、ゲイン調整部２０１の出力が動作中心電圧のコモン電圧に対して折り返されて整流される。その後平滑化部２０４では、全波整流された信号を低次数ローパスフィルタで平滑化する。比較部２０６では平滑化された信号レベルと基準電圧２０５とを比較してゲイン調整部２０１に調整信号を出力する。容量２０７は調整信号を保持するために用いられる。
【０００７】
ここで、容量２０７は一般的にチップ外部に装備されることが多く、コストが高くなるデメリットがある。また、基準電圧２０５においても調整の容易さから外部から与えられることが多い。
【０００８】
ゲイン制御に用いられる基準電圧２０５とＡ／Ｄ変換器２０２で用いられる変換基準電圧にばらつきが生じると、所望の制御電圧レベルと実際のＡ／Ｄ変換器出力レベルが一致しなくなるためゲイン調整の精度が悪化する。また比較部２０６が出力する調整信号を保持する容量２０７は、保持電圧のばらつきを抑えるためにより大きな容量であることが望ましいが、時定数が大きくなるため応答速度が大幅に遅くなる。
【０００９】
そのため、図２で示す構成で設計する場合、基準電圧のばらつきや容量値を考慮して回路設計する必要がある。
【００１０】
また、特許文献１に代表されるようなＡ／Ｄ変換器の出力デジタル信号を用いたデジタルフィードバック制御においては、アナログ回路のようにばらつきをあまり気にすることなしに調整を実現でき、さらにプロセス微細化に伴う回路縮小（シュリンク）、消費電流低減などメリットは大きい。
【００１１】
ただし、フィードバックループ全体のループ遅延は、Ａ／Ｄ変換器の変換遅延やデジタル演算によるクロック遅延が生じるため大きくなる。ループ遅延の増大は制御の高速応答や制御システムの安定性に課題が出てくる。
【００１２】
このように、アナログやデジタルを用いた信号処理では、フィードバック制御において、避けられない要因があり、これらを理解したうえでシステムに適した制御手法を用いる必要がある。
【００１３】
したがって、本発明の目的は、外付け容量を省くことができてコストを下げることができ、しかも基準電圧のばらつきを吸収することができてばらつき耐性を向上させることできる信号処理装置を提供することである。
【００１４】
本発明の他の目的は、制御ループでのループ遅延を削減することができ、制御系の安定性を向上させることができる信号処理装置を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の信号処理装置は、フィードバックループを構成して信号レベルの調整を行う信号処理装置であって、アナログ調整対象信号とアナログ制御信号とを入力して、アナログ制御信号に応じてアナログ調整対象信号のレベルを調整してアナログ調整済信号を出力する調整部と、Ａ／Ｄ変換用基準電圧を生成出力するとともにＡ／Ｄ変換用基準電圧をもとに比較用基準電圧を生成出力する基準電圧生成部と、アナログ調整済信号を入力として、Ａ／Ｄ変換用基準電圧に基づきアナログ／デジタル変換してデジタル調整済信号を出力するＡ／Ｄ変換器と、アナログ調整済信号と比較用基準電圧とを入力として、アナログ調整済信号と比較用基準電圧との比較結果を出力する比較部と、比較結果を入力とし、比較結果に基づいて計数が行われ、計数値に対応したデジタル制御信号を出力する計数部と、デジタル制御信号を入力として、デジタル／アナログ変換してアナログ制御信号を調整部へ出力するＤ／Ａ変換器とを備えている。
【００１６】
この構成によれば、アナログ調整対象信号と比較用基準電圧とを比較し、その比較結果に応じて計数部の計数動作を制御することでデジタル制御信号を生成し、デジタル制御信号をアナログ制御信号に変換してアナログ制御信号として調整部に加えているため、従来例で必要であって外付けの容量が不要となり、コストを下げることができる。しかも、ＡＤ変換用基準電圧をもとに比較用基準電圧を生成しているため、Ａ／Ｄ変換用基準電圧のばらつきに対して連動して比較用基準電圧が変化することになり、Ａ／Ｄ変換用基準電圧のばらつきを吸収することができ、ばらつき耐性を向上させることができる。
【００１７】
また、アナログ調整済信号をアナログの比較用基準電圧と比較し、その比較結果に応じて調整部を制御するので、制御ループにおいてＡ／Ｄ変換器の変換遅延やデジタル比較演算によるクロック遅延が生じなくなり、制御ループでのループ遅延を削減することができ、制御系の安定性を向上させることができる。
【００１８】
上記構成の信号処理装置においては、調整部は、例えば相関二重サンプリング回路からなるクランプ調整部であり、アナログ制御信号は相関二重サンプリング回路の基準値レベルである。
【００１９】
また、上記構成の信号処理装置においては、調整部は、自動ゲイン制御回路からなるゲイン調整部であり、アナログ制御信号はゲイン制御用の信号であってもよい。
【００２０】
また、上記構成の信号処理装置においては、基準電圧生成部は、Ａ／Ｄ変換用基準電圧として、上位側基準電圧と下位側基準電圧とを生成し、Ａ／Ｄ変換用基準電圧を抵抗分圧することによって比較用基準電圧を生成することが好ましい。
【００２１】
また、上記構成の信号処理装置においては、比較部は、例えば、比較結果に応じて計数部へカウントアップ信号およびカウントダウン信号を選択的に出力する。そして、計数部は、カウントアップ信号およびカウントダウン信号に応じてカウントアップ動作とカウントダウン動作の切り替えを行う。
【００２２】
また、上記構成の信号処理装置においては、基準電圧生成部を制御する制御部を備え、制御部は、基準電圧生成部を制御することにより、比較用基準電圧の電圧レベルを変化させることが好ましい。
【００２３】
また、上記構成の信号処理装置においては、計数部を制御する制御部を備え、制御部は、計数部を制御することにより、制御信号を生成するタイミングおよびゲインを可変することで感度調整をすることが好ましい。
【００２４】
上記のように、制御部は、基準電圧生成部や計数部の制御期間や比較用基準電圧やデジタル制御出力のゲインなどを調整し、また、調整部は、Ｄ／Ａ変換器の出力をもとにクランプ調整の基準値やゲイン調整を行ってアナログ信号を調整する。
【発明の効果】
【００２５】
以上のような構成のフィードバック制御を構成した信号処理装置を用いれば、アナログ回路のみの制御ループで必要であった外付け容量が不要になり、かつアナログ制御信号は、アナログ調整済信号とＡ／Ｄ変換器のＡ／Ｄ変換用基準電圧から生成した比較用基準電圧とを比較してデジタル処理をして生成するため、Ａ／Ｄ変換用基準電圧のばらつきに連動して比較用基準電圧が変化することになり、Ａ／Ｄ変換用基準電圧のばらつきを吸収することができ、コスト削減とばらつき耐性向上が期待できる。
【００２６】
また、Ａ／Ｄ変換器出力を用いたデジタル回路の制御ループにおいて存在したループ遅延を削減することができ、系の安定性向上が期待できる。
【００２７】
以上のように、フィードバックをアナログ信号入力にすることで、フィードバックループをコンパクトにして安定性を向上させ、デジタル信号処理によりばらつき耐性とコストメリットが期待できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施例１のアナログ信号処理装置の構成を示すブロック図である。
【図２】一般的なゲイン制御ループを有するアナログ信号処理装置の構成を示すブロック図である。
【図３】図１のアナログ信号処理装置における基準電圧生成部の構成例を示すブロック図である。
【図４】図１のアナログ信号処理装置における比較部の構成例とクロック位相(差動信号の場合)を示すブロック図である。
【図５】図１のアナログ信号処理装置における計数部の構成例を示すブロック図である。
【図６】本発明の実施例１のアナログ信号処理装置における制御動作を示すフローチャートである。
【図７】本発明の実施例１のアナログ信号処理装置における制御動作をタイミング図である。
【図８】本発明の実施例１のアナログ信号処理装置において、比較部の各部の電圧の関係を示す図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施例を、図面を参照しながら説明する。
【実施例１】
【００３０】
以下、本発明の実施例１の信号処理装置を、図面を参照しながら説明する。この信号処理装置は、フィードバックループを構成して映像信号などの信号レベルの調整（黒レベルクランプ、ゲイン調整など）を行うために設けられる。
【００３１】
図１において、符号１０１は、アナログ調整対象信号ＡＳ１とアナログ制御信号（調整信号）ＣＳ１とを入力して、アナログ制御信号ＣＳ１をもとにして、撮像素子（図示せず）から出力される映像信号などのアナログ調整対象信号ＡＳ１に対してクランプ調整またはゲイン調整などの信号レベル調整を行い、アナログ調整済信号ＢＳ１を出力する調整部を示す。
【００３２】
符号１０２は調整部１０１から出力されたアナログ調整済信号ＢＳ１をアナログ／デジタル変換してデジタル調整済信号ＤＳ１を出力するＡ／Ｄ変換器を示す。
【００３３】
符号１０３はＡ／Ｄ変換器１０２のＡ／Ｄ変換用基準電圧の上位側基準電圧ＶＲＴと下位側基準電圧ＶＲＢを生成し、かつＡ／Ｄ変換用基準電圧をもとにして、つまりこれら上位側基準電圧ＶＲＴと下位側基準電圧ＶＲＢの間に現れる電圧を分圧して、別の基準電圧である比較用上位側基準電圧ＲＥＦＴおよび比較用下位側基準電圧ＲＥＦＢを生成する基準電圧生成部を示す。上記上位側基準電圧ＶＲＴと下位側基準電圧ＶＲＢにばらつきがあると、これに連動して比較用上位側基準電圧ＲＥＦＴおよび比較用下位側基準電圧ＲＥＦＢも変化することになる。
【００３４】
符号１０４は調整部１０１から出力されるアナログ調整済信号ＢＳ１と基準電圧生成部１０３からの比較用上位側基準電圧ＲＥＦＴおよび比較用下位側基準電圧ＲＥＦＢとを比較する比較部を示す。この比較部１０４は、比較結果として、２つの信号（カウントアップ信号ＣＵおよびカウントダウン信号ＣＤ）を出力する。
【００３５】
符号１０５は比較部１０４の比較出力であるカウントアップ信号ＣＵおよびカウントダウン信号ＣＤをもとにアップカウント動作もしくはダウンカウント動作をし、計数値から制御極性を判断してデジタル制御出力信号Ｄｎを生成する計数部を示す。
【００３６】
符号１０６はデジタル制御出力信号Ｄｎをアナログ変換してアナログ制御信号ＣＳ１を調整部１０１へ出力するＤ／Ａ変換器を示す。
【００３７】
符号１０７は制御信号ＥＳ１、タイミング信号ＴＣＴＲＬを生成して、後述する基準電圧生成部１０３や計数部１０５を制御する制御部を示す。後述しているように、ＥＳ１は図３においてスイッチ部群Ｓ３１〜Ｓ３（ｎ＋１）をオン／オフする信号であり、ＴＣＴＲＬは図５において制御信号調整期間の間ハイレベルの状態が保持される信号であり、カウント部５０１のイネーブル信号として使用される。
【００３８】
上記の比較部１０４、計数部１０５およびＤ／Ａ変換器１０６は、調整部１０１から出力されたアナログ調整済信号ＢＳ１を入力してアナログ制御信号ＣＳ１を出力するアナログ信号処理部１０８を構成している。
【００３９】
図３は図１における基準電圧生成部１０３の構成例を示すブロック図である。図３において、符号３０１ｓは制御部１０７からの制御信号ＥＳ１に応じてオン／オフするスイッチ部群を示す。符号Ｓ３１〜Ｓ３（ｎ＋１）は各スイッチ部である。
【００４０】
符号Ｒ３１〜Ｒ３ｎは変換用上位側基準電圧ＶＲＴと変換用下位側基準電圧ＶＲＢの間に現れる電圧を分圧するための抵抗群であり、スイッチ部群３０１ｓを構成する複数のスイッチ部のなかで、オンしたスイッチ部に対応する分圧値が比較用上位側基準電圧ＲＥＦＴもしくは比較用下位側基準電圧ＲＥＦＢとなる。差動信号処理の場合、スイッチ部群３０１ｓは同時に異なる２つのスイッチをオンすることで比較用上位側基準電圧ＲＥＦＴと比較用下位側基準電圧ＲＥＦＢの両方を生成することもできる。ここで、比較用上位側基準電圧ＲＥＦＴと比較用下位側基準電圧ＲＥＦＢの両方を生成するのは、差動信号処理を前提にしているためである。また、比較部１０４へ与える比較用基準電圧を制御しているのは、Ａ／Ｄ変換への入力レンジに対してどのくらいマージンを持たせた入力振幅にするかを任意に設定するためである。
【００４１】
図４は本発明の比較部１０４の構成例と動作させるためのクロック位相の設定例とを示すブロック図である。図４は差動信号の場合を示している。
【００４２】
図４において、記号ＶＩＮＰは正側入力信号を示す。記号ＶＩＮＮは負側入力信号を示す。記号ＳＷ４１ｓは正側入力信号ＶＩＮＰと負側入力信号ＶＩＮＮと比較用上位側基準電圧ＲＥＦＴと比較用下位側基準電圧ＲＥＦＢとにそれぞれ接続されたスイッチ群を示す。符号ＣＡＰ４１とＣＡＰ４２はスイッチ群ＳＷ４１ｓと接続された容量を示す。符号４０１は差動プリアンプを示す。符号４０２はラッチトコンパレータを示す。符号ＳＷ４２とＳＷ４３はプリアンプ４０１のフィードバックパスに接続されたスイッチを示す。符号４０３ｓはラッチトコンパレータ４０２の出力タイミングを調整するＮＡＮＤゲート群を示す。符号ＣＵは図１に示したものと同じカウントアップ信号を示す。符号ＣＤは同じくカウントダウン信号を示す。符号ＣＬＫ１およびＣＬＫ２は互いにハイレベル期間が重なることのないノンオーバーラッピング処理をされたクロックを示す。符号ＣＬＫ１ａとＣＬＫ２ａはそれぞれクロックＣＫＬ１とＣＬＫ２の位相をずらしたクロックを示す。このように位相をずらせるのは、電荷移動を効率良く行うための公知の手法である。符号４０４はクロック生成回路を示す。このクロック生成回路４０４で公知の手法でノンオーバーラッピング処理も行われる。
【００４３】
上部にバーの付いた記号ＣＬＫ１ａはクロックＣＬＫ１ａの反転クロック（明細書では、／ＣＬＫ１ａと記す）を示す。各スイッチＳＷ４１ｓ、ＳＷ４２、ＳＷ４３はＣＭＯＳスイッチの場合は、反対側にそれぞれの反転クロックが入力される。
【００４４】
動作としては、クロックＣＬＫ１がハイレベルの時に正側入力信号ＶＩＮＰと負側入力信号ＶＩＮＮの信号電位によって容量ＣＡＰ４１および容量ＣＡＰ４２に電荷が蓄えられる。次にクロックＣＬＫ２がハイレベルになると、プリアンプ４０１を通して増幅された容量ＣＡＰ４１と容量ＣＡＰ４２に蓄えられた電荷が基準となって、それぞれ比較用下位側基準電圧ＲＥＦＢと比較用上位側基準電圧ＲＥＦＴが容量ＣＡＰ４１と容量ＣＡＰ４２に蓄えられるため、入力信号と基準電圧との差分がプリアンプ４０１から出力される。
【００４５】
ラッチトコンパレータ４０２は、クロックＣＬＫ１ａがハイレベルの時にプリアンプ４０１の差動出力の比較を行い、カウントアップ信号ＣＵおよびカウントダウン信号ＣＤをクロックＣＬＫ１ａの反転クロック／ＣＬＫ１ａがハイレベルのタイミングで出力する。カウントアップ信号ＣＵとカウントダウン信号ＣＤは互いに反転の関係になる。
【００４６】
比較部１０４において、差動信号処理を行う場合の、変換用上位側基準電圧ＶＲＴおよび変換用下位側基準電圧ＶＲＢと、比較用上位側基準電圧ＲＥＦＴおよび比較用下位側基準電圧ＲＥＦＢとの関係を図８に示す。図８には、正側入力信号ＶＩＮＰおよび負側入力信号ＶＩＮＮを合せて示しており、正側入力信号ＶＩＮＰおよび負側入力信号ＶＩＮＮと比較用上位側基準電圧ＲＥＦＴおよび比較用下位側基準電圧ＲＥＦＢとの比較結果に基づいて出力されるカウントアップ信号ＣＵおよびカウントダウン信号ＣＤを示している。
【００４７】
図５は本発明の計数部１０５の構成例を示すブロック図である。図５において、符号５０１はカウントアップ信号ＣＵとカウントダウン信号ＣＤにより計数を実施して、アップカウントもしくはダウンカウントし、それによって計数値に対応したカウンタ出力信号Ｃｏを出力するカウント部を示す。
【００４８】
符号５０２は制御の不感帯を設定する不感帯設定部を示す。不感帯設定部５０２からの出力信号である制御極性判定信号を符号Ａｎで示す。この制御極性判定信号Ａｎは不感帯設定部５０２で不感帯判定と制御極性判定された信号である。
【００４９】
符号５０３は不感帯設定部５０２の出力信号Ａｎを入力とし、粗調整、微調整、調整値確定の状態を設定する制御モード設定部を示す。
【００５０】
符号５０４は不感帯設定部５０２の出力信号Ａｎ（不感帯設定されたカウント部５０１の出力）に対して制御モード設定部５０３の制御モード信号ＳＴＡＴＥに応じたゲイン設定でデジタル制御出力信号Ｄｎを出力するデジタル制御出力生成部を示す。このデジタル制御出力信号Ｄｎは、Ｄ／Ａ変換器１０１に入力される。
【００５１】
符号ＴＣＴＲＬは制御信号調整期間の間ハイレベルの状態が保持される信号であり、カウント部５０１のイネーブル信号として使用される。
【００５２】
本発明の実施例のアナログ信号処理装置における制御動作の一例を図６のフローチャートを用いて説明する。
【００５３】
まず、図６において、記号Ｃｏはカウンタ出力信号、記号Ａｎは制御極性判定信号、記号Ｄｎはデジタル制御出力信号をそれぞれ示す。簡単のために差動信号ではなく、シングル信号を用いて入力信号と基準電圧を比較させる。また、必要に応じて図１、図３、図４、図５のブロック番号を引用する。
【００５４】
制御動作は、大きく５つの基本機能ブロックを組み合わせて行う。具体的には、符号６０１は入力信号と基準電圧を比較して、カウントアップ／ダウン信号を生成してカウントアップ／ダウン信号に応じて計数方向（アップカウント、ダウンカウント）を切り替えて計数動作を実施してカウント結果を出力する機能ブロックを示す。
【００５５】
符号６０２は入力信号と基準電圧の誤差が小さい場合に制御信号が動かないように保持するための不感帯を設定する機能ブロックを示す。なお、入力信号と基準電圧の誤差の大小は、図６において、符号６０１のブロックの最初のひし形のボックスで検出している（VIN-REF>0?）。
【００５６】
符号６０３は誤差が大きい場合に引き込みを早くさせるように制御感度を大きくさせ、誤差が小さくなると制御感度を小さくさせる判別をする機能ブロックを示す。
【００５７】
符号６０４は誤差が１ＬＳＢ以内となり制御信号を固定するか否かを判別する機能ブロックを示す。
【００５８】
符号６０５は機能ブロック６０３と機能ブロック６０４で判別された制御モードに応じてデジタル制御信号のゲインを調整して出力する機能ブロックを示す。
【００５９】
図６における基本的なフローは、６０１→６０２→６０３→６０５→６０１→６０２→６０４→６０５→６０１→６０２→６０５→終了、となる。動作フローのスタート時（初期状態）は、ＳＴＡＴＥ＝０であり、終了時にはＳＴＡＴＥ＝２となる。
【００６０】
以下、順を追って説明する。制御動作が開始すると、調整部１０１からのアナログ入力信号（図６ではＶＩＮ）と基準電圧生成部１０３の基準電圧（図６ではＲＥＦ）とを比較して、アナログ入力信号ＶＩＮが基準電圧ＲＥＦよりも大きい場合（Ｙｅｓ）はカウントダウン信号ＣＤを出力し、小さい場合（Ｎｏ）は、カウントアップ信号ＣＵを出力する。カウンタ出力信号Ｃｏはこれらカウントアップ／ダウン信号ＣＵ／ＣＤに応じて計数（±１）して出力する。この機能ブロック６０１の機能は制御部１０７からの制御信号生成期間を示すＴＣＴＲＬがハイレベルであれば繰り返し行われ、ハイレベルからローレベルへ変化した時にカウンタ出力信号Ｃｏを確定して次のフローへ移る。
【００６１】
機能ブロック６０２では、不感帯を設けることによって、ある任意の誤差以内の場合はデジタル制御出力信号Ｄｎを変化させないようにさせる。図６の例では、±１以内の誤差の場合はＤ／Ａ変換器出力のデジタル制御信号Ｄｎを変化させない設定になっている。±１以内の誤差は符号６０２のブロック内のAn=Co±1で実現している。つまりCoが±１である場合、符号６０２のブロックのフロー出力は全てゼロ（１ステップ前の制御信号を保持）となる。この±1が不感帯幅となります。例えば、An=Co±2とすれば、±２のカウンタ出力は全てゼロとなり、±２以内が不感帯幅となる。
【００６２】
次に、制御モード信号ＳＴＡＴＥの値に応じてそれぞれ制御フローが異なる。図６の設定では、ＳＴＡＴＥ＝０の時は引き込みモード、ＳＴＡＴＥ＝１の時は微調整モード、ＳＴＡＴＥ＝２の時は制御信号確定と判断して固定モードとしている。各モードの切り替えは機能ブロック６０３および機能ブロック６０４の条件式にあるように、デジタル制御出力信号Ｄｎの制御極性が反転（Ｄｎ＝Ｄｎ−２）した時に制御モード信号ＳＴＡＴＥが現在のＳＴＡＴＥ値よりも１だけ大きくなり、反転しない場合はＳＴＡＴＥ値をそのまま保持されることにより、次の制御モードに遷移するかしないかを判断する。
【００６３】
最後は、機能ブロック６０５で、デジタル制御出力信号Ｄｎを生成するフローとなる。初期値はＤ／Ａ変換器１０６の中間値である。中間値から制御がスタートして期待値になるまでデジタル制御出力信号Ｄｎを変化させる。制御極性判定信号Ａｎによってデジタル制御出力信号Ｄｎを生成するが、Ａｎ＝０の時のみデジタル制御出力信号Ｄｎは保持され、それ以外の条件ではデジタル制御出力信号Ｄｎは前回のデジタル制御出力信号（Ｄｎ−１）に任意の値を加減算して出力する。図６の例では、引き込みモード（ＳＴＡＴＥ＝０）時はＧとしており任意設定値である。これはレジスタを用いることにより可変させることも可能である。微調整モード（ＳＴＡＴＥ＝１）時は１としている。これはＤＡＣの構成ビットの１ＬＳＢに相当する。固定モード（ＳＴＡＴＥ＝２）時はデジタル制御出力信号Ｄｎの値を固定して出力する。基本的にはＳＴＡＴＥ＝２になった時点で制御は完了したものとみなせる。
【００６４】
図７に具体的に制御動作例を示すタイミング図を示す。横軸は時間であり、制御開始から終了までを表している。表示する信号は上からカウントアップ信号ＣＵ、カウントダウン信号ＣＤ、制御信号生成期間の状態信号ＴＣＴＲＬ、デジタル制御出力信号Ｄｎである。デジタル制御出力信号Ｄｎの初期値はＤ／Ａ変換器の中間値（２ｎ−１）としている。一点鎖線はデジタル制御出力信号Ｄｎの期待値を示している。
【００６５】
制御信号生成期間の状態信号ＴＣＴＲＬがハイレベルの間のみ、カウントアップ／ダウン信号ＣＵ／ＣＤを取り込み、図６にあるフローに沿ってデジタル制御出力信号Ｄｎを変化させる。制御スタート時は、期待値よりも大きな制御信号であるため、カウントダウン信号ＤＵのみが出力される。引き込みモード（ＳＴＡＴＥ＝０）であるため、デジタル制御出力信号Ｄｎの変化ステップ幅は大きく設定している。図７では２回下側に変化させた時点で期待値をクロスするため、３回目のＴＣＴＲＬ期間ではカウントアップ信号ＣＵのみが出力される。こうしてＤｎ＝Ｄｎ−２の条件が満たされるため、微調整モード（ＳＴＡＴＥ＝１）に移行する。同じようにカウントダウン信号ＣＤが出力されるため、下側に１ＬＳＢだけ変化する。微調整モードでも２回下側に変化させた時点で期待値をクロスするため、固定モード（ＳＴＡＴＥ＝２）に移行して制御終了となる。外乱の影響を受けやすいアナログ信号の比較であるため、コンパレータの精度や外乱の程度によっては、期待値に近づいた場合に図７にあるようにカウントアップ／ダウン信号ＣＵ／ＣＤがどちら側にも生じてしまうが、実際には信号ＴＣＴＲＬ期間の多数決で制御極性を決定させるため、安定した制御信号を生成することができる。
【実施例２】
【００６６】
図５における計数部１０５の構成例において、不感帯設定部５０２は必要に応じて動作を制限させることも可能であり、もしくは構成から外しても構わない。
【実施例３】
【００６７】
図５における計数部１０５の構成例において、制御モード設定部５０３は必要に応じて動作を制限させることも可能であり、もしくは制御モードを複数段階用意しても構わない。
【実施例４】
【００６８】
具体的な図示はしないが、引き込みモード（ＳＴＡＴＥ＝０）から微調整モード（ＳＴＡＴＥ＝１）に制御モードを切り替える際、図７においてデジタル制御出力信号Ｄｎが期待値に対して任意の誤差以内になった時に切り替えを実行するようにしても構わない。
【実施例５】
【００６９】
具体的な図示はしないが、デジタル制御出力信号Ｄｎにおいて、制御極性はカウントアップ信号ＣＵとカウントダウン信号ＣＤとの多数決で決めて、変化ステップ幅は固定値で実行するようにしているが、計数値を加減算した値をもとにデジタル制御出力信号Ｄｎの変化ステップ幅を設定するようにしても構わない。
【産業上の利用可能性】
【００７０】
本発明にかかる信号処理装置は、アナログ信号処理とデジタル信号処理のそれぞれのフィードバックループ制御の長所を組み合わせて構成されるため、プロセス微細化などによるばらつき耐性やループ遅延によるシステムのロバスト性の高いフィードバックループ制御を提供することができる。また、比較する基準値をＡ／Ｄ変換器の変換基準値から生成するため、基準値のばらつきにも強く安定したＡ／Ｄ変換器の出力を得ることができる。
【符号の説明】
【００７１】
１０１ 調整部
１０２ Ａ／Ｄ変換器
１０３ 基準電圧生成部
１０４ 比較部
１０５ 計数部
１０６ Ｄ／Ａ変換器
１０７ 制御部
３０１ｓ スイッチ部群
４０１ プリアンプ
４０２ ラッチトコンパレータ
５０１ カウント部
５０２ 不感帯設定部
５０３ 制御モード設定部
５０４ デジタル制御出力生成部
【技術分野】
【０００１】
本発明は、デジタルビデオカメラやデジタルスチルカメラなど映像処理機器における調整装置に係るもので、詳しくは、映像・画像信号の黒レベル（クランプ）やゲインなどを自動調整し得るフィードバックループ制御を行う信号処理装置に関するものである。
【背景技術】
【０００２】
映像処理機器において、クランプ調整、ゲイン調整は必須の技術であり、フィードバックによる自動制御が行われている。具体的にはクランプ調整はイメージセンサからの信号の黒レベル（オプティカルブラック：ＯＢ）のばらつきを抑制する。またゲイン調整は、最適に量子化できるように、Ａ／Ｄ変換器の入力レンジに信号レベルを合わせる。
【０００３】
一般的には、アナログ回路のみで構成されたフィードバックループによりそれぞれの調整を行うが、近年ではプロセス微細化の恩恵を受けやすいデジタル制御を用いた手法が考案されている。具体的には、Ａ／Ｄ変換器出力のデジタルデータを用いてクランプ制御の基準値を生成する手法（特許文献１）などが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−７８４３５号公報（第１頁、代表図面）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図２は、ゲイン制御ループを有する一般的な信号処理装置の一例を示す図である。図２において、符号２０１はゲイン調整部を示す。符号２０２はＡ／Ｄ変換器を示す。符号２０３は全波整流部を示す。符号２０４は平滑化部を示す。符号２０５は基準電圧を示す。符号２０６は比較部を示す。符号２０７は容量を示す。符号ＡＳ２は調整対象のアナログ信号を示す。符号ＤＳ２はデジタル信号を示す。
【０００６】
以下、簡単に動作を説明する。アナログ信号ＡＳ２はゲイン調整部２０１に入力され、後述する調整信号により振幅レベルが調整される。ゲイン調整部２０１の出力信号はＡ／Ｄ変換器２０２に入力されてデジタル信号ＤＳ２に変換されると同時に、全波整流部２０３にも入力される。全波整流部２０３では、ゲイン調整部２０１の出力が動作中心電圧のコモン電圧に対して折り返されて整流される。その後平滑化部２０４では、全波整流された信号を低次数ローパスフィルタで平滑化する。比較部２０６では平滑化された信号レベルと基準電圧２０５とを比較してゲイン調整部２０１に調整信号を出力する。容量２０７は調整信号を保持するために用いられる。
【０００７】
ここで、容量２０７は一般的にチップ外部に装備されることが多く、コストが高くなるデメリットがある。また、基準電圧２０５においても調整の容易さから外部から与えられることが多い。
【０００８】
ゲイン制御に用いられる基準電圧２０５とＡ／Ｄ変換器２０２で用いられる変換基準電圧にばらつきが生じると、所望の制御電圧レベルと実際のＡ／Ｄ変換器出力レベルが一致しなくなるためゲイン調整の精度が悪化する。また比較部２０６が出力する調整信号を保持する容量２０７は、保持電圧のばらつきを抑えるためにより大きな容量であることが望ましいが、時定数が大きくなるため応答速度が大幅に遅くなる。
【０００９】
そのため、図２で示す構成で設計する場合、基準電圧のばらつきや容量値を考慮して回路設計する必要がある。
【００１０】
また、特許文献１に代表されるようなＡ／Ｄ変換器の出力デジタル信号を用いたデジタルフィードバック制御においては、アナログ回路のようにばらつきをあまり気にすることなしに調整を実現でき、さらにプロセス微細化に伴う回路縮小（シュリンク）、消費電流低減などメリットは大きい。
【００１１】
ただし、フィードバックループ全体のループ遅延は、Ａ／Ｄ変換器の変換遅延やデジタル演算によるクロック遅延が生じるため大きくなる。ループ遅延の増大は制御の高速応答や制御システムの安定性に課題が出てくる。
【００１２】
このように、アナログやデジタルを用いた信号処理では、フィードバック制御において、避けられない要因があり、これらを理解したうえでシステムに適した制御手法を用いる必要がある。
【００１３】
したがって、本発明の目的は、外付け容量を省くことができてコストを下げることができ、しかも基準電圧のばらつきを吸収することができてばらつき耐性を向上させることできる信号処理装置を提供することである。
【００１４】
本発明の他の目的は、制御ループでのループ遅延を削減することができ、制御系の安定性を向上させることができる信号処理装置を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の信号処理装置は、フィードバックループを構成して信号レベルの調整を行う信号処理装置であって、アナログ調整対象信号とアナログ制御信号とを入力して、アナログ制御信号に応じてアナログ調整対象信号のレベルを調整してアナログ調整済信号を出力する調整部と、Ａ／Ｄ変換用基準電圧を生成出力するとともにＡ／Ｄ変換用基準電圧をもとに比較用基準電圧を生成出力する基準電圧生成部と、アナログ調整済信号を入力として、Ａ／Ｄ変換用基準電圧に基づきアナログ／デジタル変換してデジタル調整済信号を出力するＡ／Ｄ変換器と、アナログ調整済信号と比較用基準電圧とを入力として、アナログ調整済信号と比較用基準電圧との比較結果を出力する比較部と、比較結果を入力とし、比較結果に基づいて計数が行われ、計数値に対応したデジタル制御信号を出力する計数部と、デジタル制御信号を入力として、デジタル／アナログ変換してアナログ制御信号を調整部へ出力するＤ／Ａ変換器とを備えている。
【００１６】
この構成によれば、アナログ調整対象信号と比較用基準電圧とを比較し、その比較結果に応じて計数部の計数動作を制御することでデジタル制御信号を生成し、デジタル制御信号をアナログ制御信号に変換してアナログ制御信号として調整部に加えているため、従来例で必要であって外付けの容量が不要となり、コストを下げることができる。しかも、ＡＤ変換用基準電圧をもとに比較用基準電圧を生成しているため、Ａ／Ｄ変換用基準電圧のばらつきに対して連動して比較用基準電圧が変化することになり、Ａ／Ｄ変換用基準電圧のばらつきを吸収することができ、ばらつき耐性を向上させることができる。
【００１７】
また、アナログ調整済信号をアナログの比較用基準電圧と比較し、その比較結果に応じて調整部を制御するので、制御ループにおいてＡ／Ｄ変換器の変換遅延やデジタル比較演算によるクロック遅延が生じなくなり、制御ループでのループ遅延を削減することができ、制御系の安定性を向上させることができる。
【００１８】
上記構成の信号処理装置においては、調整部は、例えば相関二重サンプリング回路からなるクランプ調整部であり、アナログ制御信号は相関二重サンプリング回路の基準値レベルである。
【００１９】
また、上記構成の信号処理装置においては、調整部は、自動ゲイン制御回路からなるゲイン調整部であり、アナログ制御信号はゲイン制御用の信号であってもよい。
【００２０】
また、上記構成の信号処理装置においては、基準電圧生成部は、Ａ／Ｄ変換用基準電圧として、上位側基準電圧と下位側基準電圧とを生成し、Ａ／Ｄ変換用基準電圧を抵抗分圧することによって比較用基準電圧を生成することが好ましい。
【００２１】
また、上記構成の信号処理装置においては、比較部は、例えば、比較結果に応じて計数部へカウントアップ信号およびカウントダウン信号を選択的に出力する。そして、計数部は、カウントアップ信号およびカウントダウン信号に応じてカウントアップ動作とカウントダウン動作の切り替えを行う。
【００２２】
また、上記構成の信号処理装置においては、基準電圧生成部を制御する制御部を備え、制御部は、基準電圧生成部を制御することにより、比較用基準電圧の電圧レベルを変化させることが好ましい。
【００２３】
また、上記構成の信号処理装置においては、計数部を制御する制御部を備え、制御部は、計数部を制御することにより、制御信号を生成するタイミングおよびゲインを可変することで感度調整をすることが好ましい。
【００２４】
上記のように、制御部は、基準電圧生成部や計数部の制御期間や比較用基準電圧やデジタル制御出力のゲインなどを調整し、また、調整部は、Ｄ／Ａ変換器の出力をもとにクランプ調整の基準値やゲイン調整を行ってアナログ信号を調整する。
【発明の効果】
【００２５】
以上のような構成のフィードバック制御を構成した信号処理装置を用いれば、アナログ回路のみの制御ループで必要であった外付け容量が不要になり、かつアナログ制御信号は、アナログ調整済信号とＡ／Ｄ変換器のＡ／Ｄ変換用基準電圧から生成した比較用基準電圧とを比較してデジタル処理をして生成するため、Ａ／Ｄ変換用基準電圧のばらつきに連動して比較用基準電圧が変化することになり、Ａ／Ｄ変換用基準電圧のばらつきを吸収することができ、コスト削減とばらつき耐性向上が期待できる。
【００２６】
また、Ａ／Ｄ変換器出力を用いたデジタル回路の制御ループにおいて存在したループ遅延を削減することができ、系の安定性向上が期待できる。
【００２７】
以上のように、フィードバックをアナログ信号入力にすることで、フィードバックループをコンパクトにして安定性を向上させ、デジタル信号処理によりばらつき耐性とコストメリットが期待できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施例１のアナログ信号処理装置の構成を示すブロック図である。
【図２】一般的なゲイン制御ループを有するアナログ信号処理装置の構成を示すブロック図である。
【図３】図１のアナログ信号処理装置における基準電圧生成部の構成例を示すブロック図である。
【図４】図１のアナログ信号処理装置における比較部の構成例とクロック位相(差動信号の場合)を示すブロック図である。
【図５】図１のアナログ信号処理装置における計数部の構成例を示すブロック図である。
【図６】本発明の実施例１のアナログ信号処理装置における制御動作を示すフローチャートである。
【図７】本発明の実施例１のアナログ信号処理装置における制御動作をタイミング図である。
【図８】本発明の実施例１のアナログ信号処理装置において、比較部の各部の電圧の関係を示す図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施例を、図面を参照しながら説明する。
【実施例１】
【００３０】
以下、本発明の実施例１の信号処理装置を、図面を参照しながら説明する。この信号処理装置は、フィードバックループを構成して映像信号などの信号レベルの調整（黒レベルクランプ、ゲイン調整など）を行うために設けられる。
【００３１】
図１において、符号１０１は、アナログ調整対象信号ＡＳ１とアナログ制御信号（調整信号）ＣＳ１とを入力して、アナログ制御信号ＣＳ１をもとにして、撮像素子（図示せず）から出力される映像信号などのアナログ調整対象信号ＡＳ１に対してクランプ調整またはゲイン調整などの信号レベル調整を行い、アナログ調整済信号ＢＳ１を出力する調整部を示す。
【００３２】
符号１０２は調整部１０１から出力されたアナログ調整済信号ＢＳ１をアナログ／デジタル変換してデジタル調整済信号ＤＳ１を出力するＡ／Ｄ変換器を示す。
【００３３】
符号１０３はＡ／Ｄ変換器１０２のＡ／Ｄ変換用基準電圧の上位側基準電圧ＶＲＴと下位側基準電圧ＶＲＢを生成し、かつＡ／Ｄ変換用基準電圧をもとにして、つまりこれら上位側基準電圧ＶＲＴと下位側基準電圧ＶＲＢの間に現れる電圧を分圧して、別の基準電圧である比較用上位側基準電圧ＲＥＦＴおよび比較用下位側基準電圧ＲＥＦＢを生成する基準電圧生成部を示す。上記上位側基準電圧ＶＲＴと下位側基準電圧ＶＲＢにばらつきがあると、これに連動して比較用上位側基準電圧ＲＥＦＴおよび比較用下位側基準電圧ＲＥＦＢも変化することになる。
【００３４】
符号１０４は調整部１０１から出力されるアナログ調整済信号ＢＳ１と基準電圧生成部１０３からの比較用上位側基準電圧ＲＥＦＴおよび比較用下位側基準電圧ＲＥＦＢとを比較する比較部を示す。この比較部１０４は、比較結果として、２つの信号（カウントアップ信号ＣＵおよびカウントダウン信号ＣＤ）を出力する。
【００３５】
符号１０５は比較部１０４の比較出力であるカウントアップ信号ＣＵおよびカウントダウン信号ＣＤをもとにアップカウント動作もしくはダウンカウント動作をし、計数値から制御極性を判断してデジタル制御出力信号Ｄｎを生成する計数部を示す。
【００３６】
符号１０６はデジタル制御出力信号Ｄｎをアナログ変換してアナログ制御信号ＣＳ１を調整部１０１へ出力するＤ／Ａ変換器を示す。
【００３７】
符号１０７は制御信号ＥＳ１、タイミング信号ＴＣＴＲＬを生成して、後述する基準電圧生成部１０３や計数部１０５を制御する制御部を示す。後述しているように、ＥＳ１は図３においてスイッチ部群Ｓ３１〜Ｓ３（ｎ＋１）をオン／オフする信号であり、ＴＣＴＲＬは図５において制御信号調整期間の間ハイレベルの状態が保持される信号であり、カウント部５０１のイネーブル信号として使用される。
【００３８】
上記の比較部１０４、計数部１０５およびＤ／Ａ変換器１０６は、調整部１０１から出力されたアナログ調整済信号ＢＳ１を入力してアナログ制御信号ＣＳ１を出力するアナログ信号処理部１０８を構成している。
【００３９】
図３は図１における基準電圧生成部１０３の構成例を示すブロック図である。図３において、符号３０１ｓは制御部１０７からの制御信号ＥＳ１に応じてオン／オフするスイッチ部群を示す。符号Ｓ３１〜Ｓ３（ｎ＋１）は各スイッチ部である。
【００４０】
符号Ｒ３１〜Ｒ３ｎは変換用上位側基準電圧ＶＲＴと変換用下位側基準電圧ＶＲＢの間に現れる電圧を分圧するための抵抗群であり、スイッチ部群３０１ｓを構成する複数のスイッチ部のなかで、オンしたスイッチ部に対応する分圧値が比較用上位側基準電圧ＲＥＦＴもしくは比較用下位側基準電圧ＲＥＦＢとなる。差動信号処理の場合、スイッチ部群３０１ｓは同時に異なる２つのスイッチをオンすることで比較用上位側基準電圧ＲＥＦＴと比較用下位側基準電圧ＲＥＦＢの両方を生成することもできる。ここで、比較用上位側基準電圧ＲＥＦＴと比較用下位側基準電圧ＲＥＦＢの両方を生成するのは、差動信号処理を前提にしているためである。また、比較部１０４へ与える比較用基準電圧を制御しているのは、Ａ／Ｄ変換への入力レンジに対してどのくらいマージンを持たせた入力振幅にするかを任意に設定するためである。
【００４１】
図４は本発明の比較部１０４の構成例と動作させるためのクロック位相の設定例とを示すブロック図である。図４は差動信号の場合を示している。
【００４２】
図４において、記号ＶＩＮＰは正側入力信号を示す。記号ＶＩＮＮは負側入力信号を示す。記号ＳＷ４１ｓは正側入力信号ＶＩＮＰと負側入力信号ＶＩＮＮと比較用上位側基準電圧ＲＥＦＴと比較用下位側基準電圧ＲＥＦＢとにそれぞれ接続されたスイッチ群を示す。符号ＣＡＰ４１とＣＡＰ４２はスイッチ群ＳＷ４１ｓと接続された容量を示す。符号４０１は差動プリアンプを示す。符号４０２はラッチトコンパレータを示す。符号ＳＷ４２とＳＷ４３はプリアンプ４０１のフィードバックパスに接続されたスイッチを示す。符号４０３ｓはラッチトコンパレータ４０２の出力タイミングを調整するＮＡＮＤゲート群を示す。符号ＣＵは図１に示したものと同じカウントアップ信号を示す。符号ＣＤは同じくカウントダウン信号を示す。符号ＣＬＫ１およびＣＬＫ２は互いにハイレベル期間が重なることのないノンオーバーラッピング処理をされたクロックを示す。符号ＣＬＫ１ａとＣＬＫ２ａはそれぞれクロックＣＫＬ１とＣＬＫ２の位相をずらしたクロックを示す。このように位相をずらせるのは、電荷移動を効率良く行うための公知の手法である。符号４０４はクロック生成回路を示す。このクロック生成回路４０４で公知の手法でノンオーバーラッピング処理も行われる。
【００４３】
上部にバーの付いた記号ＣＬＫ１ａはクロックＣＬＫ１ａの反転クロック（明細書では、／ＣＬＫ１ａと記す）を示す。各スイッチＳＷ４１ｓ、ＳＷ４２、ＳＷ４３はＣＭＯＳスイッチの場合は、反対側にそれぞれの反転クロックが入力される。
【００４４】
動作としては、クロックＣＬＫ１がハイレベルの時に正側入力信号ＶＩＮＰと負側入力信号ＶＩＮＮの信号電位によって容量ＣＡＰ４１および容量ＣＡＰ４２に電荷が蓄えられる。次にクロックＣＬＫ２がハイレベルになると、プリアンプ４０１を通して増幅された容量ＣＡＰ４１と容量ＣＡＰ４２に蓄えられた電荷が基準となって、それぞれ比較用下位側基準電圧ＲＥＦＢと比較用上位側基準電圧ＲＥＦＴが容量ＣＡＰ４１と容量ＣＡＰ４２に蓄えられるため、入力信号と基準電圧との差分がプリアンプ４０１から出力される。
【００４５】
ラッチトコンパレータ４０２は、クロックＣＬＫ１ａがハイレベルの時にプリアンプ４０１の差動出力の比較を行い、カウントアップ信号ＣＵおよびカウントダウン信号ＣＤをクロックＣＬＫ１ａの反転クロック／ＣＬＫ１ａがハイレベルのタイミングで出力する。カウントアップ信号ＣＵとカウントダウン信号ＣＤは互いに反転の関係になる。
【００４６】
比較部１０４において、差動信号処理を行う場合の、変換用上位側基準電圧ＶＲＴおよび変換用下位側基準電圧ＶＲＢと、比較用上位側基準電圧ＲＥＦＴおよび比較用下位側基準電圧ＲＥＦＢとの関係を図８に示す。図８には、正側入力信号ＶＩＮＰおよび負側入力信号ＶＩＮＮを合せて示しており、正側入力信号ＶＩＮＰおよび負側入力信号ＶＩＮＮと比較用上位側基準電圧ＲＥＦＴおよび比較用下位側基準電圧ＲＥＦＢとの比較結果に基づいて出力されるカウントアップ信号ＣＵおよびカウントダウン信号ＣＤを示している。
【００４７】
図５は本発明の計数部１０５の構成例を示すブロック図である。図５において、符号５０１はカウントアップ信号ＣＵとカウントダウン信号ＣＤにより計数を実施して、アップカウントもしくはダウンカウントし、それによって計数値に対応したカウンタ出力信号Ｃｏを出力するカウント部を示す。
【００４８】
符号５０２は制御の不感帯を設定する不感帯設定部を示す。不感帯設定部５０２からの出力信号である制御極性判定信号を符号Ａｎで示す。この制御極性判定信号Ａｎは不感帯設定部５０２で不感帯判定と制御極性判定された信号である。
【００４９】
符号５０３は不感帯設定部５０２の出力信号Ａｎを入力とし、粗調整、微調整、調整値確定の状態を設定する制御モード設定部を示す。
【００５０】
符号５０４は不感帯設定部５０２の出力信号Ａｎ（不感帯設定されたカウント部５０１の出力）に対して制御モード設定部５０３の制御モード信号ＳＴＡＴＥに応じたゲイン設定でデジタル制御出力信号Ｄｎを出力するデジタル制御出力生成部を示す。このデジタル制御出力信号Ｄｎは、Ｄ／Ａ変換器１０１に入力される。
【００５１】
符号ＴＣＴＲＬは制御信号調整期間の間ハイレベルの状態が保持される信号であり、カウント部５０１のイネーブル信号として使用される。
【００５２】
本発明の実施例のアナログ信号処理装置における制御動作の一例を図６のフローチャートを用いて説明する。
【００５３】
まず、図６において、記号Ｃｏはカウンタ出力信号、記号Ａｎは制御極性判定信号、記号Ｄｎはデジタル制御出力信号をそれぞれ示す。簡単のために差動信号ではなく、シングル信号を用いて入力信号と基準電圧を比較させる。また、必要に応じて図１、図３、図４、図５のブロック番号を引用する。
【００５４】
制御動作は、大きく５つの基本機能ブロックを組み合わせて行う。具体的には、符号６０１は入力信号と基準電圧を比較して、カウントアップ／ダウン信号を生成してカウントアップ／ダウン信号に応じて計数方向（アップカウント、ダウンカウント）を切り替えて計数動作を実施してカウント結果を出力する機能ブロックを示す。
【００５５】
符号６０２は入力信号と基準電圧の誤差が小さい場合に制御信号が動かないように保持するための不感帯を設定する機能ブロックを示す。なお、入力信号と基準電圧の誤差の大小は、図６において、符号６０１のブロックの最初のひし形のボックスで検出している（VIN-REF>0?）。
【００５６】
符号６０３は誤差が大きい場合に引き込みを早くさせるように制御感度を大きくさせ、誤差が小さくなると制御感度を小さくさせる判別をする機能ブロックを示す。
【００５７】
符号６０４は誤差が１ＬＳＢ以内となり制御信号を固定するか否かを判別する機能ブロックを示す。
【００５８】
符号６０５は機能ブロック６０３と機能ブロック６０４で判別された制御モードに応じてデジタル制御信号のゲインを調整して出力する機能ブロックを示す。
【００５９】
図６における基本的なフローは、６０１→６０２→６０３→６０５→６０１→６０２→６０４→６０５→６０１→６０２→６０５→終了、となる。動作フローのスタート時（初期状態）は、ＳＴＡＴＥ＝０であり、終了時にはＳＴＡＴＥ＝２となる。
【００６０】
以下、順を追って説明する。制御動作が開始すると、調整部１０１からのアナログ入力信号（図６ではＶＩＮ）と基準電圧生成部１０３の基準電圧（図６ではＲＥＦ）とを比較して、アナログ入力信号ＶＩＮが基準電圧ＲＥＦよりも大きい場合（Ｙｅｓ）はカウントダウン信号ＣＤを出力し、小さい場合（Ｎｏ）は、カウントアップ信号ＣＵを出力する。カウンタ出力信号Ｃｏはこれらカウントアップ／ダウン信号ＣＵ／ＣＤに応じて計数（±１）して出力する。この機能ブロック６０１の機能は制御部１０７からの制御信号生成期間を示すＴＣＴＲＬがハイレベルであれば繰り返し行われ、ハイレベルからローレベルへ変化した時にカウンタ出力信号Ｃｏを確定して次のフローへ移る。
【００６１】
機能ブロック６０２では、不感帯を設けることによって、ある任意の誤差以内の場合はデジタル制御出力信号Ｄｎを変化させないようにさせる。図６の例では、±１以内の誤差の場合はＤ／Ａ変換器出力のデジタル制御信号Ｄｎを変化させない設定になっている。±１以内の誤差は符号６０２のブロック内のAn=Co±1で実現している。つまりCoが±１である場合、符号６０２のブロックのフロー出力は全てゼロ（１ステップ前の制御信号を保持）となる。この±1が不感帯幅となります。例えば、An=Co±2とすれば、±２のカウンタ出力は全てゼロとなり、±２以内が不感帯幅となる。
【００６２】
次に、制御モード信号ＳＴＡＴＥの値に応じてそれぞれ制御フローが異なる。図６の設定では、ＳＴＡＴＥ＝０の時は引き込みモード、ＳＴＡＴＥ＝１の時は微調整モード、ＳＴＡＴＥ＝２の時は制御信号確定と判断して固定モードとしている。各モードの切り替えは機能ブロック６０３および機能ブロック６０４の条件式にあるように、デジタル制御出力信号Ｄｎの制御極性が反転（Ｄｎ＝Ｄｎ−２）した時に制御モード信号ＳＴＡＴＥが現在のＳＴＡＴＥ値よりも１だけ大きくなり、反転しない場合はＳＴＡＴＥ値をそのまま保持されることにより、次の制御モードに遷移するかしないかを判断する。
【００６３】
最後は、機能ブロック６０５で、デジタル制御出力信号Ｄｎを生成するフローとなる。初期値はＤ／Ａ変換器１０６の中間値である。中間値から制御がスタートして期待値になるまでデジタル制御出力信号Ｄｎを変化させる。制御極性判定信号Ａｎによってデジタル制御出力信号Ｄｎを生成するが、Ａｎ＝０の時のみデジタル制御出力信号Ｄｎは保持され、それ以外の条件ではデジタル制御出力信号Ｄｎは前回のデジタル制御出力信号（Ｄｎ−１）に任意の値を加減算して出力する。図６の例では、引き込みモード（ＳＴＡＴＥ＝０）時はＧとしており任意設定値である。これはレジスタを用いることにより可変させることも可能である。微調整モード（ＳＴＡＴＥ＝１）時は１としている。これはＤＡＣの構成ビットの１ＬＳＢに相当する。固定モード（ＳＴＡＴＥ＝２）時はデジタル制御出力信号Ｄｎの値を固定して出力する。基本的にはＳＴＡＴＥ＝２になった時点で制御は完了したものとみなせる。
【００６４】
図７に具体的に制御動作例を示すタイミング図を示す。横軸は時間であり、制御開始から終了までを表している。表示する信号は上からカウントアップ信号ＣＵ、カウントダウン信号ＣＤ、制御信号生成期間の状態信号ＴＣＴＲＬ、デジタル制御出力信号Ｄｎである。デジタル制御出力信号Ｄｎの初期値はＤ／Ａ変換器の中間値（２ｎ−１）としている。一点鎖線はデジタル制御出力信号Ｄｎの期待値を示している。
【００６５】
制御信号生成期間の状態信号ＴＣＴＲＬがハイレベルの間のみ、カウントアップ／ダウン信号ＣＵ／ＣＤを取り込み、図６にあるフローに沿ってデジタル制御出力信号Ｄｎを変化させる。制御スタート時は、期待値よりも大きな制御信号であるため、カウントダウン信号ＤＵのみが出力される。引き込みモード（ＳＴＡＴＥ＝０）であるため、デジタル制御出力信号Ｄｎの変化ステップ幅は大きく設定している。図７では２回下側に変化させた時点で期待値をクロスするため、３回目のＴＣＴＲＬ期間ではカウントアップ信号ＣＵのみが出力される。こうしてＤｎ＝Ｄｎ−２の条件が満たされるため、微調整モード（ＳＴＡＴＥ＝１）に移行する。同じようにカウントダウン信号ＣＤが出力されるため、下側に１ＬＳＢだけ変化する。微調整モードでも２回下側に変化させた時点で期待値をクロスするため、固定モード（ＳＴＡＴＥ＝２）に移行して制御終了となる。外乱の影響を受けやすいアナログ信号の比較であるため、コンパレータの精度や外乱の程度によっては、期待値に近づいた場合に図７にあるようにカウントアップ／ダウン信号ＣＵ／ＣＤがどちら側にも生じてしまうが、実際には信号ＴＣＴＲＬ期間の多数決で制御極性を決定させるため、安定した制御信号を生成することができる。
【実施例２】
【００６６】
図５における計数部１０５の構成例において、不感帯設定部５０２は必要に応じて動作を制限させることも可能であり、もしくは構成から外しても構わない。
【実施例３】
【００６７】
図５における計数部１０５の構成例において、制御モード設定部５０３は必要に応じて動作を制限させることも可能であり、もしくは制御モードを複数段階用意しても構わない。
【実施例４】
【００６８】
具体的な図示はしないが、引き込みモード（ＳＴＡＴＥ＝０）から微調整モード（ＳＴＡＴＥ＝１）に制御モードを切り替える際、図７においてデジタル制御出力信号Ｄｎが期待値に対して任意の誤差以内になった時に切り替えを実行するようにしても構わない。
【実施例５】
【００６９】
具体的な図示はしないが、デジタル制御出力信号Ｄｎにおいて、制御極性はカウントアップ信号ＣＵとカウントダウン信号ＣＤとの多数決で決めて、変化ステップ幅は固定値で実行するようにしているが、計数値を加減算した値をもとにデジタル制御出力信号Ｄｎの変化ステップ幅を設定するようにしても構わない。
【産業上の利用可能性】
【００７０】
本発明にかかる信号処理装置は、アナログ信号処理とデジタル信号処理のそれぞれのフィードバックループ制御の長所を組み合わせて構成されるため、プロセス微細化などによるばらつき耐性やループ遅延によるシステムのロバスト性の高いフィードバックループ制御を提供することができる。また、比較する基準値をＡ／Ｄ変換器の変換基準値から生成するため、基準値のばらつきにも強く安定したＡ／Ｄ変換器の出力を得ることができる。
【符号の説明】
【００７１】
１０１ 調整部
１０２ Ａ／Ｄ変換器
１０３ 基準電圧生成部
１０４ 比較部
１０５ 計数部
１０６ Ｄ／Ａ変換器
１０７ 制御部
３０１ｓ スイッチ部群
４０１ プリアンプ
４０２ ラッチトコンパレータ
５０１ カウント部
５０２ 不感帯設定部
５０３ 制御モード設定部
５０４ デジタル制御出力生成部
【特許請求の範囲】
【請求項１】
フィードバックループを構成して信号レベルの調整を行う信号処理装置であって、
アナログ調整対象信号とアナログ制御信号とを入力して、前記アナログ制御信号に応じて前記アナログ調整対象信号のレベルを調整してアナログ調整済信号を出力する調整部と、
Ａ／Ｄ変換用基準電圧を生成出力するとともに前記Ａ／Ｄ変換用基準電圧をもとに比較用基準電圧を生成出力する基準電圧生成部と、
前記アナログ調整済信号を入力として、前記Ａ／Ｄ変換用基準電圧に基づきアナログ／デジタル変換してデジタル調整済信号を出力するＡ／Ｄ変換器と、
前記アナログ調整済信号と前記比較用基準電圧とを入力として、前記アナログ調整済信号と前記比較用基準電圧との比較結果を出力する比較部と、
前記比較結果を入力とし、前記比較結果に基づいて計数が行われ、計数値に対応したデジタル制御信号を出力する計数部と、
前記デジタル制御信号を入力として、デジタル／アナログ変換して前記アナログ制御信号を前記調整部へ出力するＤ／Ａ変換器とを備えた信号処理装置。
【請求項２】
前記調整部は、相関二重サンプリング回路からなるクランプ調整部であり、前記アナログ制御信号は前記相関二重サンプリング回路の基準値レベルである請求項１記載の信号処理装置。
【請求項３】
前記調整部は、自動ゲイン制御回路からなるゲイン調整部であり、前記アナログ制御信号はゲイン制御用の信号である請求項１記載の信号処理装置。
【請求項４】
前記基準電圧生成部は、前記Ａ／Ｄ変換用基準電圧として、上位側基準電圧と下位側基準電圧とを生成し、前記Ａ／Ｄ変換用基準電圧を抵抗分圧することによって前記比較用基準電圧を生成している請求項１記載の信号処理装置。
【請求項５】
前記比較部は、前記比較結果に応じて前記計数部へカウントアップ信号およびカウントダウン信号を選択的に出力する請求項１記載の信号処理装置。
【請求項６】
前記計数部は、前記カウントアップ信号および前記カウントダウン信号に応じてカウントアップ動作とカウントダウン動作の切り替えを行う請求項５記載の信号処理装置。
【請求項７】
前記基準電圧生成部を制御する制御部を備え、
前記制御部は、前記基準電圧生成部を制御することにより、前記比較用基準電圧の電圧レベルを変化させる請求項１記載の信号処理装置。
【請求項８】
前記計数部を制御する制御部を備え、
前記制御部は、制御信号を生成するタイミングおよびゲインを可変することで感度調整をする請求項１記載の信号処理装置。
【請求項１】
フィードバックループを構成して信号レベルの調整を行う信号処理装置であって、
アナログ調整対象信号とアナログ制御信号とを入力して、前記アナログ制御信号に応じて前記アナログ調整対象信号のレベルを調整してアナログ調整済信号を出力する調整部と、
Ａ／Ｄ変換用基準電圧を生成出力するとともに前記Ａ／Ｄ変換用基準電圧をもとに比較用基準電圧を生成出力する基準電圧生成部と、
前記アナログ調整済信号を入力として、前記Ａ／Ｄ変換用基準電圧に基づきアナログ／デジタル変換してデジタル調整済信号を出力するＡ／Ｄ変換器と、
前記アナログ調整済信号と前記比較用基準電圧とを入力として、前記アナログ調整済信号と前記比較用基準電圧との比較結果を出力する比較部と、
前記比較結果を入力とし、前記比較結果に基づいて計数が行われ、計数値に対応したデジタル制御信号を出力する計数部と、
前記デジタル制御信号を入力として、デジタル／アナログ変換して前記アナログ制御信号を前記調整部へ出力するＤ／Ａ変換器とを備えた信号処理装置。
【請求項２】
前記調整部は、相関二重サンプリング回路からなるクランプ調整部であり、前記アナログ制御信号は前記相関二重サンプリング回路の基準値レベルである請求項１記載の信号処理装置。
【請求項３】
前記調整部は、自動ゲイン制御回路からなるゲイン調整部であり、前記アナログ制御信号はゲイン制御用の信号である請求項１記載の信号処理装置。
【請求項４】
前記基準電圧生成部は、前記Ａ／Ｄ変換用基準電圧として、上位側基準電圧と下位側基準電圧とを生成し、前記Ａ／Ｄ変換用基準電圧を抵抗分圧することによって前記比較用基準電圧を生成している請求項１記載の信号処理装置。
【請求項５】
前記比較部は、前記比較結果に応じて前記計数部へカウントアップ信号およびカウントダウン信号を選択的に出力する請求項１記載の信号処理装置。
【請求項６】
前記計数部は、前記カウントアップ信号および前記カウントダウン信号に応じてカウントアップ動作とカウントダウン動作の切り替えを行う請求項５記載の信号処理装置。
【請求項７】
前記基準電圧生成部を制御する制御部を備え、
前記制御部は、前記基準電圧生成部を制御することにより、前記比較用基準電圧の電圧レベルを変化させる請求項１記載の信号処理装置。
【請求項８】
前記計数部を制御する制御部を備え、
前記制御部は、制御信号を生成するタイミングおよびゲインを可変することで感度調整をする請求項１記載の信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２４５８５２（Ｐ２０１０−２４５８５２Ａ）
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願番号】特願２００９−９２５４４（Ｐ２００９−９２５４４）
【出願日】平成２１年４月７日（２００９．４．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願日】平成２１年４月７日（２００９．４．７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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