信号増幅装置及び方法
【課題】 ＬＩＮＣ装置における信号の過入力を簡単な構成で高精度に検出する。
【解決手段】 信号増幅装置１は、入力信号Ｓｉｎを分割して、所定の振幅を有し且つ位相の相異なる複数の分割信号Ｓａ、Ｓｂを生成する信号生成器１０と、ＦＥＴ（Field Effect Transistor）を用いて複数の分割信号を夫々増幅する複数の増幅器２０ａ、２０ｂと、前記複数の増幅器の夫々で増幅された信号が通過する、長さが相異なり且つ端子間のアイソレーションを有しない伝送線路３０ａ、３０ｂと、複数の増幅器の夫々に入力されるゲート電流を比較することで、複数の増幅器のいずれかにおいて飽和状態を超過する分割信号の過入力が生じているか否かを検出する検出器４０とを備える。
【解決手段】 信号増幅装置１は、入力信号Ｓｉｎを分割して、所定の振幅を有し且つ位相の相異なる複数の分割信号Ｓａ、Ｓｂを生成する信号生成器１０と、ＦＥＴ（Field Effect Transistor）を用いて複数の分割信号を夫々増幅する複数の増幅器２０ａ、２０ｂと、前記複数の増幅器の夫々で増幅された信号が通過する、長さが相異なり且つ端子間のアイソレーションを有しない伝送線路３０ａ、３０ｂと、複数の増幅器の夫々に入力されるゲート電流を比較することで、複数の増幅器のいずれかにおいて飽和状態を超過する分割信号の過入力が生じているか否かを検出する検出器４０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号増幅装置に係り、特に合成器アイソレーションのない信号合成器を用いた信号増幅装置及び方法の技術分野に関する。
【背景技術】
【０００２】
例えば無線通信システムにおける基地局に設けられるこの種の信号増幅装置では、高周波電力を高出力で増幅するための高効率の線形増幅回路が用いられることが好ましい。高効率な線形増幅回路を実現する手段の一つとしてＬＩＮＣ方式（Linear Amplification with Nonlinear Component）による飽和増幅器をチャイレックス（Chirex）合成器などで結合した増幅回路が知られている。
【０００３】
後述する先行技術文献では、この種の増幅回路を備える信号増幅装置について説明されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２１３０９０号公報
【特許文献２】特開２００７−１７４１４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したＬＩＮＣ方式による飽和増幅器を利用する増幅回路では、入力電圧が常に飽和動作状態又はその近傍で使用されることが求められる。このため、使用状況によっては、増幅回路が処理可能な電圧を超過する振幅を有する信号の入力である、所謂過入力が生じ、過入力による回路の破壊や寿命の劣化が生じる可能性があるとの技術的な問題がある。一方で、過入力を防止するために入力電圧を低減した状態で設計すると、飽和増幅器の高効率状態を達成出来ない。
【０００６】
このことから、増幅回路における電流の過入力を検出可能な構成について検討が為されている。しかしながら、ＬＩＮＣ方式の増幅回路では、並列配置されたアンプの夫々に監視用の回路を用いることとなり、コスト面での実現性の困難が問題視されている。また、過入力の判定用の基準電圧に高い精度と安定度が求められることが、適切な過入力の検出をより困難としている。
【０００７】
本発明は、上述した問題点に鑑み為されたものであり、増幅装置に対する電流の過入力を好適に監視し、破壊や劣化を防止可能とする信号増幅装置及び方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、開示の信号増幅装置は、信号生成器と、複数の増幅器と、伝送線路と、検出器とを備える。信号生成器は、入力信号を分割し、所定の振幅を有し且つ位相が相異なる複数の分割信号を生成する。複数の増幅器は、夫々分割された分割信号の入力をゲート端子に受けるＦＥＴ（Field Effect Transistor）を用いて、各分割信号を増幅する。伝送線路は、複数の増幅器の夫々で増幅された信号が通過するための伝送線路であって、各々の長さが相異なり且つ端子間のアイソレーションを有しない。検出器は、各増幅器の夫々に入力されるＦＥＴのゲート電流を比較することで、複数の増幅器のいずれかにおいて飽和状態を超過する分割信号の過入力が生じているか否かを検出する。
【発明の効果】
【０００９】
開示の信号増幅装置によれば、各増幅器のＦＥＴに入力されるゲート電流を監視することで、比較的簡単な構成で高精度に増幅器における分割信号の過入力を検出出来る。このため、信号の過入力に起因する信号増幅装置の破壊や劣化を好適に防止することが出来る。
【図面の簡単な説明】
【００１０】
【図１】ＬＩＮＣ装置の構成を示す図である。
【図２】飽和動作時のＦＥＴにおけるゲート電流と電圧との特性を示すグラフである。
【図３】飽和が生じている場合のＦＥＴにおけるゲート電流の態様を示すグラフである。
【図４】ＬＩＮＣ装置の第１変形例の構成を示す図である。
【図５】ＬＩＮＣ装置の第２変形例の構成を示す図である。
【図６】分割信号の信号制御の態様を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１２】
（１）構成例
開示の信号増幅装置の実施形態であるＬＩＮＣ装置１の構成について図１を参照しながら説明する。図１は、実施例のＬＩＮＣ装置１の構成を示す図である。
【００１３】
図１に示されるように、ＬＩＮＣ装置１は、ＬＩＮＣ信号生成部１０、増幅器２０ａ及び２０ｂ、伝送線路３０ａ及び３０ｂ、差動回路４０及び合成点５０を備える。
【００１４】
ＬＩＮＣ信号生成部１０は、入力端子１１からの入力信号Ｓｉｎを、略同一の振幅であり、且つ各信号の合成ベクトルにおける振幅及び位相が入力信号Ｓｉｎと相似となるような２つの信号Ｓａ及びＳｂに分割し、増幅器２０ａ及び２０ｂに夫々出力する。
【００１５】
尚、ＬＩＮＣ信号生成部１０は、分割後の各信号Ｓａ、Ｓｂについて、後述する伝送線路３０ａ、３０ｂの線路長、つまり各信号が通過する電気長の差異に応じて、相異なる位相となるよう設定する。また、ＬＩＮＣ信号生成部１０は、信号Ｓａ及び信号Ｓｂの夫々の振幅について、増幅器２０ａ及び２０ｂが備えるＦＥＴ２１ａ及び２１ｂが飽和領域又はその近傍で動作するよう設定する。
【００１６】
例えば、ＬＩＮＣ信号生成部１０は、アナログＲＦ（Radio Frequency）信号を入力して入力信号Ｓｉｎを信号Ｓａ及びＳｂに分割する。しかしながら、この態様に限定されることなく、デジタル信号処理により信号Ｓａ及びＳｂを生成する構成や、ＩＦ（Intermediate Frequency）信号への周波数変換を介して更に周波数変換をする構成であってもよい。
【００１７】
増幅回路２０ａは、ＦＥＴ２１ａとゲート電流監視回路２２ａとを備える。ＦＥＴ２１ａは、ゲートに入力される信号Ｓａを飽和動作により増幅し、ドレイン端を介して伝送線路３０ａを介して合成点５０に出力する。ゲート電流監視回路２２ａは、ＦＥＴ２１ａに入力するゲート電流Ｇａを差動回路４０の逆相入力端子に入力する。
【００１８】
増幅回路２０ｂは、ＦＥＴ２１ｂとゲート電流監視回路２２ｂとを備える。ＦＥＴ２１ｂは、ゲートに入力される信号Ｓｂを飽和動作により増幅し、ドレイン端を介して伝送線路３０ｂを介して合成点５０に出力する。ゲート電流監視回路２２ｂは、ＦＥＴ２１ｂのゲート電流Ｇｂを差動回路４０の正相入力端子に入力する。つまり、ゲート電流監視回路２２ｂは、ＦＥＴ２１ｂのゲート電流Ｇｂを、ＦＥＴ２１ａのゲート電流Ｇａに対して逆位相で差動回路４０に入力する。
【００１９】
尚、増幅器２０ａ及び２０ｂは、他にインピーダンスを整合することで寄生素子成分を補償する不図示の整合回路を備えていてもよい。このとき、後述する伝送線路３０ａ及び３０ｂの夫々の長さは、かかる整合回路における電気長を考慮して決定されることが好ましい。 伝送線路３０ａは、増幅器２０ａと合成点５０との間を接続する伝送線である。伝送線路３０ｂは、増幅器２０ｂと合成点５０との間を接続する伝送線である。伝送線路３０ａと３０ｂとは、夫々長さ、つまり信号Ｓａ、Ｓｂの夫々が通過する電気長が異なるよう設計される。このとき、伝送線路３０ａ、３０ｂの夫々の長さの差は、少なくとも信号Ｓａ、Ｓｂの波長の整数倍以外の値に設定されることが望ましい。つまり、伝送線路３０ａ、３０ｂの長さの差異に応じて、信号Ｓａ、Ｓｂに相対的に位相差が生じていることが望ましい。
【００２０】
差動回路４０は、ＦＥＴ２１ａにおけるゲート電流Ｇａ及びＦＥＴ２１ｂにおけるゲート電流Ｇｂの夫々の入力を受け、夫々の差分を検出し、ＬＩＮＣ信号生成部１０に検出結果を入力する。
【００２１】
合成点５０は、伝送線路３０ａと、伝送線路３０ｂと、出力端子５１への配線とを結合する合成点である。このとき、合成点５０は、位相の相異なる信号ＳａとＳｂとを合成することで、入力信号Ｓｉｎと同様の位相を有する出力信号Ｓｏｕｔを生成可能となるよう配置される。尚、実施例における伝送線路３０ａ、伝送線路３０ｂ、合成点５０及び出力端子５１とは、所謂チャイレックス（Chirex）合成器を構成する。かかるチャイレックス合成器は、ＦＥＴ２１ａにおいて増幅された信号Ｓａと、ＦＥＴ２１ｂにおいて増幅された信号Ｓｂとを合成点５０において合成し、出力信号Ｓｏｕｔとして出力端子５１から出力する。尚、かかるチャイレックス合成器は、所謂合成器アイソレーションが存在しない様設計されており、例えばアイソレーション吸収用に内部に抵抗素子を備える。
【００２２】
尚、上述した各構成は、説明した機能を実現可能であればその他の回路又は装置であってもよく、また、各構成を複数の回路又は装置の組み合わせとしてもよい。
【００２３】
（２）基本動作例
実施例のＬＩＮＣ装置１によれば、入力信号Ｓｉｎより生成される信号Ｓａ、Ｓｂの夫々がＦＥＴ２１ａ、２１ｂにより増幅された後、合成点５０において出力信号Ｓｏｕｔに合成される。このため、入力信号Ｓｉｎに対して、所定の増幅効果が得られる。
【００２４】
実施例のＬＩＮＣ装置１では、差動回路４０は、ＦＥＴ２１ａのゲート電流Ｇａと、ＦＥＴ２１ｂのゲート電流Ｇｂとの入力を受け、ゲート電流Ｇａ、Ｇｂの比較を行うことで、ＦＥＴ２１ａ、２１ｂにおいて過入力が生じていることを検出する。ＦＥＴは、定常状態でのゲート電流は微小電流しか流れず、他方、過入力が生じている状態では、急速に電流量が増大するゲート特性を有する。図２は、横軸にゲート電圧Ｖｇ、縦軸にゲート電流Ｉｇをとった、ＦＥＴのゲート特性を示すグラフの一例である。従って、ＦＥＴ２１ａ、２１ｂのいずれかにおいて過入力が生じている場合、差動回路４０に入力されるゲート電流Ｇａ、Ｇｂは増大する。
【００２５】
実施形態のＬＩＮＣ装置１では、ＦＥＴ２１ａと合成点５０とを接続する伝送線路３０ａと、ＦＥＴ２１ｂと合成点５０とを接続する伝送線路３０ｂとの夫々の長さは、上述したように相異なる。これに伴って、ＬＩＮＣ信号生成部１０は、伝送線路３０ａ、３０ｂの長さの差異に応じたインピーダンスの差異に合わせて、信号Ｓａ、Ｓｂの位相を相異なるものに調整する。従って、ＬＩＮＣ信号生成部１０により生成される信号Ｓａ、Ｓｂ、ひいてはゲート電流Ｇａ、Ｇｂの夫々の位相は互いに異なる。
【００２６】
各ＦＥＴ２１ａ、２１ｂに入力される信号Ｓａ、Ｓｂは、伝送線路３０ａ、３０ｂの長さの違いによる相互インピーダンスの差により位相差が生じている。このため、信号Ｓａ、Ｓｂが同一の振幅を有する場合であっても、過入力が生じるタイミングにはずれが生じる。つまり、ＦＥＴ２１ａ、２１ｂでは、過入力に起因するゲート電流の急速な増加が同時に発生しない。ゲート電流Ｇａ、Ｇｂの位相差と過入力発生時のタイミングの関係を図３のグラフに示す。図３のグラフは、ＦＥＴ２０ａ、２０ｂの夫々について、ドレイン電流（ＦＥＴ２１ａ：細実線、ＦＥＴ２１ｂ：細一点鎖線）と、ゲート電流（ＦＥＴ２１ａ：太実線、ＦＥＴ２１ｂ：太点線）とを示すものである。
【００２７】
図３は、ＦＥＴ２１ａにおいて過入力が生じている場合について示している。ＦＥＴ２１ａに対する過入力のため、ＦＥＴ２１ａではゲート電流Ｇａが多量に流れ、位相１８０度付近に高いピークが生じている。このとき、差動回路４０に対してこのような多量のゲート電流Ｇａが入力される。他方で、ＦＥＴ２１ｂにおいては過入力が生じておらず、ピークが存在しない。尚、ＦＥＴ２１ｂにおいて過入力が生じている場合であっても、位相差により、ゲート電流Ｇａと同位相で、つまり同一タイミングではピークが生じない。
【００２８】
上述した構成により、ＦＥＴ２１ａ、２１ｂのいずれにかにおいて過入力が生じている場合、差動回路４０に入力するゲート電流Ｇａ、Ｇｂのうち、過入力が生じているＦＥＴからのゲート電流が増大する。例えば、市販のＦＥＴでは、飽和動作状態にない定常時のゲート電流値についての規格がある。従って、ＦＥＴ２１ａ、２１ｂのいずれかにおいて過入力が生じている場合、一方のゲート電流は、過入力により増大し、他方のゲート電流は該規格により規定される電流値となる。従って、差動回路４０より出力される差分信号の電圧を検出することで、ＦＥＴ２１ａ、２１ｂにおいて過入力が生じていること、及び過入力が生じているＦＥＴを検出出来る。図１に示されるように、差動回路４０は、入力されるゲート電流ＧａとＧｂとの差分を出力する。図１の例では、差動回路４０では、逆相入力端子にＦＥＴ２１ａ、正相入力端子にＦＥＴ２１ｂが夫々接続されており、過入力に応じて増幅するゲート電流がいずれのＦＥＴより入力されるものであるかが、出力電圧の正負により判別出来る。
【００２９】
このように実施例のＬＩＮＣ装置１では、複数の並列ＦＥＴアンプについて、夫々過入力の検出用回路を設けることなく、複数のＦＥＴにおける過入力の発生を検出出来る。また、過入力発生時に大幅に増大するゲート電流を、例えば隣接するＦＥＴ毎に比較する構成であるため、高精度の基準電圧の供給がない場合も、好適に過入力の検出が可能となる。尚、図１を参照して示した例においては、２つのＦＥＴ２１ａ、２１ｂを備えるＬＩＮＣ装置１について説明しているが、２つ以上のＦＥＴを備えるＬＩＮＣ装置についても上述の実施例は適用可能である。
【００３０】
（３）第１変形例
図４を参照して、開示の信号増幅装置の変形例について説明する。図４は、信号増幅装置の変形例であるＬＩＮＣ装置２の構成を示す図である。尚、図４において、図１と同様の構成については、同一の番号を付して説明を省略している。
【００３１】
図４に示されるように、ＬＩＮＣ装置２は、互いに逆の特性を有する可変増幅器６０ａ及び可変減衰器６０ｂを備える。このうち、可変増幅器６０ａは、信号Ｓａの伝送経路におけるＬＩＮＣ信号生成部１０と増幅器２０ａとの間に配置され、可変減衰器６０ｂは、信号Ｓｂの伝送経路におけるＬＩＮＣ信号生成部１０と増幅器２０ｂとの間に配置される。
【００３２】
可変増幅器６０ａは、高周波の電気信号の振幅を可変である所定の振幅に応じて増幅させる可変アンプである。可変増幅器６０ａは、差動回路４０に接続され、差動回路４０における入力ゲート電流ＧａとＧｂとの差分信号Ｓｄの入力を受ける。該差分信号Ｓｄは、差動回路４０に入力されるゲート電流Ｇａ、Ｇｂの電圧の差分に相当する振幅、言い換えれば電圧を有する。可変増幅器６０ａは、差動回路４０から入力される差分信号Ｓｄに応じて信号Ｓａの増幅振幅を決定する。
【００３３】
具体的には、可変増幅器６０ａは、差動回路４０から入力される差分信号Ｓｄが負の電圧を有する場合、つまりゲート電流Ｇａの電圧がゲート電流Ｇｂの電圧を上回る場合、差分信号Ｓｄに示される電圧の差分に応じて、信号Ｓａの振幅を増幅させる。言い換えれば、可変増幅器６０ａは、信号Ｓａに対して、差分信号Ｓｄに示される負の振幅を適用することで、信号Ｓａの振幅を負の方向に増幅、言い換えれば減衰させる。他方で、可変増幅器６０ａは、差動回路４０から入力される差分信号Ｓｄが正の電圧を有する場合、つまりゲート電流Ｇａの電圧がゲート電流Ｇｂの電圧以下となる場合、信号Ｓａの増幅を行わない。
【００３４】
可変減衰器６０ｂは、高周波の電気信号の振幅を可変である所定の振幅に応じて減衰させる可変アッテネイタである。可変減衰器６０ｂは、差動回路４０に接続され、差動回路４０における入力ゲート電流ＧａとＧｂとの差分信号Ｓｄの入力を受ける。可変減衰器６０ｂは、差動回路４０から入力される差分信号Ｓｄに応じて信号Ｓｂの減衰振幅を決定する。
【００３５】
具体的には、可変減衰器６０ｂは、差動回路４０から入力される差分信号Ｓｄが正の電圧を有する場合、つまりゲート電流Ｇｂの電圧がゲート電流Ｇａの電圧を上回る場合、差分信号Ｓｄに示される電圧の差分に応じて、信号Ｓｂの振幅を減衰させる。他方で、可変減衰器６０ｂは、差動回路４０から入力される差分信号Ｓｄが負の電圧を有する場合、つまりゲート電流Ｇｂの電圧がゲート電流Ｇａの電圧以下となる場合、信号Ｓｂの減衰を行わない。
【００３６】
以上、説明した構成によれば、可変増幅器６０ａは、増幅器２０ａにおいて過入力が生じている場合に、ゲート電流Ｇａの増加により検出される該過入力に応じて、信号Ｓａの振幅を減衰させることが出来る。他方、可変減衰器６０ｂは、増幅器２０ｂにおいて過入力が生じている場合に、ゲート電流Ｇｂの増加により検出される該過入力に応じて、信号Ｓｂの振幅を減衰させることが出来る。
【００３７】
従って、その他の制御用の回路や素子を用いることなく、比較的簡単な構成により、過入力が生じているＦＥＴについて、入力信号Ｓｉｎの振幅を低減させることが可能となる。入力信号Ｓｉｎの振幅を低減することで、増幅器２０ａ、２０ｂに対する電流の加入力を抑制することが可能となり、ＬＩＮＣ装置２の破壊や特定の劣化を防止することが可能となる。
【００３８】
（４）第２変形例
図５を参照して、開示の信号増幅装置の第２変形例について説明する。図５は、信号増幅装置の変形例であるＬＩＮＣ装置３の構成を示す図である。尚、図５において、図１又は図４と同様の構成については、同一の番号を付して説明を省略している。
【００３９】
図５に示されるように、ＬＩＮＣ装置３のＬＩＮＣ信号生成部１０は、入力信号Ｓｉｎを分割する際の信号Ｓａ、Ｓｂの振幅及び位相を制御する振幅位相制御部７０ａ、７０ｂを備える。
【００４０】
振幅位相制御部７０ａ、７０ｂは、差動回路４０ａに接続され、差動回路４０から入力される信号に基づいて、信号Ｓａ、Ｓｂの振幅及び位相の制御を行うための、ＤＳＰ（Digital Signal Processor）などの信号処理装置である。振幅位相制御部７０ａ、７０ｂが行う振幅制御の例について、図６に例を示す。
【００４１】
図６は、ＬＩＮＣ信号生成部１０に入力される入力信号Ｓｉｎの信号Ｓａ、Ｓｂへの分割を示す図である。尚、図６では、ＳａとＳｂとの位相差を９０度として記載している。
【００４２】
ＬＩＮＣ装置３では、過入力が生じていない場合においてはＦＥＴ２１ａ、２１ｂを所定の飽和状態で動作させるために、ＬＩＮＣ信号生成部１０は、図６（ａ）に示されるように、信号Ｓａ、Ｓｂの振幅が一定となるよう、入力信号Ｓｉｎを分解する。
【００４３】
この後、差動回路４０の動作により、ＦＥＴ２１ａにおいて信号Ｓａの過入力が検出される場合、振幅位相制御部７０ａ、７０ｂは、図６（ｂ）に示されるように信号Ｓａ、Ｓｂの振幅を夫々変化させる。具体的には、振幅位相制御部７０ａは、差動回路４０から供給される信号の入力レベルに応じて、ＦＥＴ２１ａに対する信号Ｓａの過入力を解消するよう、信号Ｓａの振幅を低減させる。振幅位相制御部７０ｂは、信号Ｓａの振幅低減分を補償するよう、言い換えれば変更後のＳａとＳｂとの合成信号の振幅が入力信号Ｓｉｎとなるよう、信号Ｓｂの振幅を増加させる。
【００４４】
以上の構成によれば、ＬＩＮＣ装置３から出力される出力信号Ｓｏｕｔの電力低下を極力生じないように、ＦＥＴに対する過入力を解消することが可能となる。尚、上述の例において、信号Ｓｂの振幅増加により、ＦＥＴ２１ｂにおいて過入力が検出される場合、信号Ｓｂの振幅増加値を過入力が生じないレベルに低減させる制御を行ってもよい。
【００４５】
以上説明した実施形態に関して、更に以下の付記を開示する。
【００４６】
（付記１）
入力信号を分割して、所定の振幅を有し且つ位相の相異なる複数の分割信号を生成する信号生成器と、ＦＥＴ（Field Effect Transistor）を用いて前記複数の分割信号を夫々増幅する複数の増幅器と、前記複数の増幅器の夫々で増幅された信号が通過する、長さが相異なり且つ端子間のアイソレーションを有しない伝送線路と、前記複数の増幅器の夫々に入力されるゲート電流を比較することで、前記複数の増幅器のいずれかにおいて飽和状態を超過する前記分割信号の過大入力が生じているか否かを検出する検出器とを備えることを特徴とする信号増幅装置。
【００４７】
（付記２）
前記複数の増幅器のいずれかにおいて前記過大入力が生じている場合、前記複数の増幅器に入力されるゲート電圧の差分に基づいて、前記過大入力が生じている前記増幅器に入力される前記分割信号の振幅を低減する補正器を更に備えることを特徴とする付記１に記載の信号増幅装置。
【００４８】
（付記３）
前記信号生成器は、前記複数の増幅器に入力されるゲート電圧の差分に基づいて、前記過大入力が生じている前記増幅器に入力される前記分割信号の振幅を低減することを特徴とする付記１に記載の信号増幅装置。
【００４９】
（付記４）
前記信号生成器は、前記複数の増幅器に入力されるゲート電圧の差分及び前記過大入力が生じている前記増幅器に入力される前記分割信号の振幅の低減度合いの少なくとも一方に基づいて、前記過大入力が生じていない前記増幅器に入力される前記分割信号の振幅を増加することを特徴とする付記３に記載の信号増幅装置。
【００５０】
（付記５）
入力信号を分割して、所定の振幅を有し且つ位相の相異なる複数の分割信号を生成する信号生成器と、ＦＥＴ（Field Effect Transistor）を用いて前記複数の分割信号を夫々増幅する複数の増幅器と、前記複数の増幅器の夫々で増幅された信号が通過する、、長さが相異なり且つ端子間のアイソレーションを有しない伝送線路とを備える信号増幅装置における信号増幅方法であって、前記複数の増幅器の夫々に入力されるゲート電流を比較する比較工程と、前記比較工程における比較結果に基づいて、前記複数の増幅器のいずれかにおいて飽和状態を超過する前記分割信号の過入力が生じているか否かを検出する検出工程とを備えることを特徴とする信号増幅方法。
【００５１】
（付記６）
前記伝送線路は、前記複数の増幅器と所定の合成点とを接続し、該合成点において、各増幅機において増幅され、夫々長さの異なる伝送線路を通過した前記分割信号を合成することを特徴とする付記１に記載の信号増幅装置。
【００５２】
（付記７）
前記合成器における、前記複数の増幅器から合成点までの前記伝送線路における相異なる長さとは、どの２つの前記増幅器から前記合成点までの電気長の差も、前記入力信号の波長の整数倍とならないことを特徴とする付記６に記載の信号増幅装置。
【００５３】
本発明は、上述した実施例に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨又は思想に反しない範囲で適宜変更可能であり、そのような変更を伴う信号増幅装置及び方法などもまた本発明の技術的範囲に含まれるものである。
【符号の説明】
【００５４】
１、２、３ ＬＩＮＣ装置、
１０ ＬＩＮＣ信号生成部、
２０ａ、２０ｂ 増幅器、
２１ａ、２１ｂ ＦＥＴ（Field Effect Transistor）、
２２ａ、２２ａ ゲート電流監視回路、
３０ａ、３０ｂ 伝送線路、
４０ 差動回路、
５０ 合成点、
６０ａ 可変増幅器、
６０ｂ 可変減衰器、
７０ａ、７０ｂ 振幅位相制御部。
【技術分野】
【０００１】
本発明は、信号増幅装置に係り、特に合成器アイソレーションのない信号合成器を用いた信号増幅装置及び方法の技術分野に関する。
【背景技術】
【０００２】
例えば無線通信システムにおける基地局に設けられるこの種の信号増幅装置では、高周波電力を高出力で増幅するための高効率の線形増幅回路が用いられることが好ましい。高効率な線形増幅回路を実現する手段の一つとしてＬＩＮＣ方式（Linear Amplification with Nonlinear Component）による飽和増幅器をチャイレックス（Chirex）合成器などで結合した増幅回路が知られている。
【０００３】
後述する先行技術文献では、この種の増幅回路を備える信号増幅装置について説明されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２１３０９０号公報
【特許文献２】特開２００７−１７４１４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したＬＩＮＣ方式による飽和増幅器を利用する増幅回路では、入力電圧が常に飽和動作状態又はその近傍で使用されることが求められる。このため、使用状況によっては、増幅回路が処理可能な電圧を超過する振幅を有する信号の入力である、所謂過入力が生じ、過入力による回路の破壊や寿命の劣化が生じる可能性があるとの技術的な問題がある。一方で、過入力を防止するために入力電圧を低減した状態で設計すると、飽和増幅器の高効率状態を達成出来ない。
【０００６】
このことから、増幅回路における電流の過入力を検出可能な構成について検討が為されている。しかしながら、ＬＩＮＣ方式の増幅回路では、並列配置されたアンプの夫々に監視用の回路を用いることとなり、コスト面での実現性の困難が問題視されている。また、過入力の判定用の基準電圧に高い精度と安定度が求められることが、適切な過入力の検出をより困難としている。
【０００７】
本発明は、上述した問題点に鑑み為されたものであり、増幅装置に対する電流の過入力を好適に監視し、破壊や劣化を防止可能とする信号増幅装置及び方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、開示の信号増幅装置は、信号生成器と、複数の増幅器と、伝送線路と、検出器とを備える。信号生成器は、入力信号を分割し、所定の振幅を有し且つ位相が相異なる複数の分割信号を生成する。複数の増幅器は、夫々分割された分割信号の入力をゲート端子に受けるＦＥＴ（Field Effect Transistor）を用いて、各分割信号を増幅する。伝送線路は、複数の増幅器の夫々で増幅された信号が通過するための伝送線路であって、各々の長さが相異なり且つ端子間のアイソレーションを有しない。検出器は、各増幅器の夫々に入力されるＦＥＴのゲート電流を比較することで、複数の増幅器のいずれかにおいて飽和状態を超過する分割信号の過入力が生じているか否かを検出する。
【発明の効果】
【０００９】
開示の信号増幅装置によれば、各増幅器のＦＥＴに入力されるゲート電流を監視することで、比較的簡単な構成で高精度に増幅器における分割信号の過入力を検出出来る。このため、信号の過入力に起因する信号増幅装置の破壊や劣化を好適に防止することが出来る。
【図面の簡単な説明】
【００１０】
【図１】ＬＩＮＣ装置の構成を示す図である。
【図２】飽和動作時のＦＥＴにおけるゲート電流と電圧との特性を示すグラフである。
【図３】飽和が生じている場合のＦＥＴにおけるゲート電流の態様を示すグラフである。
【図４】ＬＩＮＣ装置の第１変形例の構成を示す図である。
【図５】ＬＩＮＣ装置の第２変形例の構成を示す図である。
【図６】分割信号の信号制御の態様を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１２】
（１）構成例
開示の信号増幅装置の実施形態であるＬＩＮＣ装置１の構成について図１を参照しながら説明する。図１は、実施例のＬＩＮＣ装置１の構成を示す図である。
【００１３】
図１に示されるように、ＬＩＮＣ装置１は、ＬＩＮＣ信号生成部１０、増幅器２０ａ及び２０ｂ、伝送線路３０ａ及び３０ｂ、差動回路４０及び合成点５０を備える。
【００１４】
ＬＩＮＣ信号生成部１０は、入力端子１１からの入力信号Ｓｉｎを、略同一の振幅であり、且つ各信号の合成ベクトルにおける振幅及び位相が入力信号Ｓｉｎと相似となるような２つの信号Ｓａ及びＳｂに分割し、増幅器２０ａ及び２０ｂに夫々出力する。
【００１５】
尚、ＬＩＮＣ信号生成部１０は、分割後の各信号Ｓａ、Ｓｂについて、後述する伝送線路３０ａ、３０ｂの線路長、つまり各信号が通過する電気長の差異に応じて、相異なる位相となるよう設定する。また、ＬＩＮＣ信号生成部１０は、信号Ｓａ及び信号Ｓｂの夫々の振幅について、増幅器２０ａ及び２０ｂが備えるＦＥＴ２１ａ及び２１ｂが飽和領域又はその近傍で動作するよう設定する。
【００１６】
例えば、ＬＩＮＣ信号生成部１０は、アナログＲＦ（Radio Frequency）信号を入力して入力信号Ｓｉｎを信号Ｓａ及びＳｂに分割する。しかしながら、この態様に限定されることなく、デジタル信号処理により信号Ｓａ及びＳｂを生成する構成や、ＩＦ（Intermediate Frequency）信号への周波数変換を介して更に周波数変換をする構成であってもよい。
【００１７】
増幅回路２０ａは、ＦＥＴ２１ａとゲート電流監視回路２２ａとを備える。ＦＥＴ２１ａは、ゲートに入力される信号Ｓａを飽和動作により増幅し、ドレイン端を介して伝送線路３０ａを介して合成点５０に出力する。ゲート電流監視回路２２ａは、ＦＥＴ２１ａに入力するゲート電流Ｇａを差動回路４０の逆相入力端子に入力する。
【００１８】
増幅回路２０ｂは、ＦＥＴ２１ｂとゲート電流監視回路２２ｂとを備える。ＦＥＴ２１ｂは、ゲートに入力される信号Ｓｂを飽和動作により増幅し、ドレイン端を介して伝送線路３０ｂを介して合成点５０に出力する。ゲート電流監視回路２２ｂは、ＦＥＴ２１ｂのゲート電流Ｇｂを差動回路４０の正相入力端子に入力する。つまり、ゲート電流監視回路２２ｂは、ＦＥＴ２１ｂのゲート電流Ｇｂを、ＦＥＴ２１ａのゲート電流Ｇａに対して逆位相で差動回路４０に入力する。
【００１９】
尚、増幅器２０ａ及び２０ｂは、他にインピーダンスを整合することで寄生素子成分を補償する不図示の整合回路を備えていてもよい。このとき、後述する伝送線路３０ａ及び３０ｂの夫々の長さは、かかる整合回路における電気長を考慮して決定されることが好ましい。 伝送線路３０ａは、増幅器２０ａと合成点５０との間を接続する伝送線である。伝送線路３０ｂは、増幅器２０ｂと合成点５０との間を接続する伝送線である。伝送線路３０ａと３０ｂとは、夫々長さ、つまり信号Ｓａ、Ｓｂの夫々が通過する電気長が異なるよう設計される。このとき、伝送線路３０ａ、３０ｂの夫々の長さの差は、少なくとも信号Ｓａ、Ｓｂの波長の整数倍以外の値に設定されることが望ましい。つまり、伝送線路３０ａ、３０ｂの長さの差異に応じて、信号Ｓａ、Ｓｂに相対的に位相差が生じていることが望ましい。
【００２０】
差動回路４０は、ＦＥＴ２１ａにおけるゲート電流Ｇａ及びＦＥＴ２１ｂにおけるゲート電流Ｇｂの夫々の入力を受け、夫々の差分を検出し、ＬＩＮＣ信号生成部１０に検出結果を入力する。
【００２１】
合成点５０は、伝送線路３０ａと、伝送線路３０ｂと、出力端子５１への配線とを結合する合成点である。このとき、合成点５０は、位相の相異なる信号ＳａとＳｂとを合成することで、入力信号Ｓｉｎと同様の位相を有する出力信号Ｓｏｕｔを生成可能となるよう配置される。尚、実施例における伝送線路３０ａ、伝送線路３０ｂ、合成点５０及び出力端子５１とは、所謂チャイレックス（Chirex）合成器を構成する。かかるチャイレックス合成器は、ＦＥＴ２１ａにおいて増幅された信号Ｓａと、ＦＥＴ２１ｂにおいて増幅された信号Ｓｂとを合成点５０において合成し、出力信号Ｓｏｕｔとして出力端子５１から出力する。尚、かかるチャイレックス合成器は、所謂合成器アイソレーションが存在しない様設計されており、例えばアイソレーション吸収用に内部に抵抗素子を備える。
【００２２】
尚、上述した各構成は、説明した機能を実現可能であればその他の回路又は装置であってもよく、また、各構成を複数の回路又は装置の組み合わせとしてもよい。
【００２３】
（２）基本動作例
実施例のＬＩＮＣ装置１によれば、入力信号Ｓｉｎより生成される信号Ｓａ、Ｓｂの夫々がＦＥＴ２１ａ、２１ｂにより増幅された後、合成点５０において出力信号Ｓｏｕｔに合成される。このため、入力信号Ｓｉｎに対して、所定の増幅効果が得られる。
【００２４】
実施例のＬＩＮＣ装置１では、差動回路４０は、ＦＥＴ２１ａのゲート電流Ｇａと、ＦＥＴ２１ｂのゲート電流Ｇｂとの入力を受け、ゲート電流Ｇａ、Ｇｂの比較を行うことで、ＦＥＴ２１ａ、２１ｂにおいて過入力が生じていることを検出する。ＦＥＴは、定常状態でのゲート電流は微小電流しか流れず、他方、過入力が生じている状態では、急速に電流量が増大するゲート特性を有する。図２は、横軸にゲート電圧Ｖｇ、縦軸にゲート電流Ｉｇをとった、ＦＥＴのゲート特性を示すグラフの一例である。従って、ＦＥＴ２１ａ、２１ｂのいずれかにおいて過入力が生じている場合、差動回路４０に入力されるゲート電流Ｇａ、Ｇｂは増大する。
【００２５】
実施形態のＬＩＮＣ装置１では、ＦＥＴ２１ａと合成点５０とを接続する伝送線路３０ａと、ＦＥＴ２１ｂと合成点５０とを接続する伝送線路３０ｂとの夫々の長さは、上述したように相異なる。これに伴って、ＬＩＮＣ信号生成部１０は、伝送線路３０ａ、３０ｂの長さの差異に応じたインピーダンスの差異に合わせて、信号Ｓａ、Ｓｂの位相を相異なるものに調整する。従って、ＬＩＮＣ信号生成部１０により生成される信号Ｓａ、Ｓｂ、ひいてはゲート電流Ｇａ、Ｇｂの夫々の位相は互いに異なる。
【００２６】
各ＦＥＴ２１ａ、２１ｂに入力される信号Ｓａ、Ｓｂは、伝送線路３０ａ、３０ｂの長さの違いによる相互インピーダンスの差により位相差が生じている。このため、信号Ｓａ、Ｓｂが同一の振幅を有する場合であっても、過入力が生じるタイミングにはずれが生じる。つまり、ＦＥＴ２１ａ、２１ｂでは、過入力に起因するゲート電流の急速な増加が同時に発生しない。ゲート電流Ｇａ、Ｇｂの位相差と過入力発生時のタイミングの関係を図３のグラフに示す。図３のグラフは、ＦＥＴ２０ａ、２０ｂの夫々について、ドレイン電流（ＦＥＴ２１ａ：細実線、ＦＥＴ２１ｂ：細一点鎖線）と、ゲート電流（ＦＥＴ２１ａ：太実線、ＦＥＴ２１ｂ：太点線）とを示すものである。
【００２７】
図３は、ＦＥＴ２１ａにおいて過入力が生じている場合について示している。ＦＥＴ２１ａに対する過入力のため、ＦＥＴ２１ａではゲート電流Ｇａが多量に流れ、位相１８０度付近に高いピークが生じている。このとき、差動回路４０に対してこのような多量のゲート電流Ｇａが入力される。他方で、ＦＥＴ２１ｂにおいては過入力が生じておらず、ピークが存在しない。尚、ＦＥＴ２１ｂにおいて過入力が生じている場合であっても、位相差により、ゲート電流Ｇａと同位相で、つまり同一タイミングではピークが生じない。
【００２８】
上述した構成により、ＦＥＴ２１ａ、２１ｂのいずれにかにおいて過入力が生じている場合、差動回路４０に入力するゲート電流Ｇａ、Ｇｂのうち、過入力が生じているＦＥＴからのゲート電流が増大する。例えば、市販のＦＥＴでは、飽和動作状態にない定常時のゲート電流値についての規格がある。従って、ＦＥＴ２１ａ、２１ｂのいずれかにおいて過入力が生じている場合、一方のゲート電流は、過入力により増大し、他方のゲート電流は該規格により規定される電流値となる。従って、差動回路４０より出力される差分信号の電圧を検出することで、ＦＥＴ２１ａ、２１ｂにおいて過入力が生じていること、及び過入力が生じているＦＥＴを検出出来る。図１に示されるように、差動回路４０は、入力されるゲート電流ＧａとＧｂとの差分を出力する。図１の例では、差動回路４０では、逆相入力端子にＦＥＴ２１ａ、正相入力端子にＦＥＴ２１ｂが夫々接続されており、過入力に応じて増幅するゲート電流がいずれのＦＥＴより入力されるものであるかが、出力電圧の正負により判別出来る。
【００２９】
このように実施例のＬＩＮＣ装置１では、複数の並列ＦＥＴアンプについて、夫々過入力の検出用回路を設けることなく、複数のＦＥＴにおける過入力の発生を検出出来る。また、過入力発生時に大幅に増大するゲート電流を、例えば隣接するＦＥＴ毎に比較する構成であるため、高精度の基準電圧の供給がない場合も、好適に過入力の検出が可能となる。尚、図１を参照して示した例においては、２つのＦＥＴ２１ａ、２１ｂを備えるＬＩＮＣ装置１について説明しているが、２つ以上のＦＥＴを備えるＬＩＮＣ装置についても上述の実施例は適用可能である。
【００３０】
（３）第１変形例
図４を参照して、開示の信号増幅装置の変形例について説明する。図４は、信号増幅装置の変形例であるＬＩＮＣ装置２の構成を示す図である。尚、図４において、図１と同様の構成については、同一の番号を付して説明を省略している。
【００３１】
図４に示されるように、ＬＩＮＣ装置２は、互いに逆の特性を有する可変増幅器６０ａ及び可変減衰器６０ｂを備える。このうち、可変増幅器６０ａは、信号Ｓａの伝送経路におけるＬＩＮＣ信号生成部１０と増幅器２０ａとの間に配置され、可変減衰器６０ｂは、信号Ｓｂの伝送経路におけるＬＩＮＣ信号生成部１０と増幅器２０ｂとの間に配置される。
【００３２】
可変増幅器６０ａは、高周波の電気信号の振幅を可変である所定の振幅に応じて増幅させる可変アンプである。可変増幅器６０ａは、差動回路４０に接続され、差動回路４０における入力ゲート電流ＧａとＧｂとの差分信号Ｓｄの入力を受ける。該差分信号Ｓｄは、差動回路４０に入力されるゲート電流Ｇａ、Ｇｂの電圧の差分に相当する振幅、言い換えれば電圧を有する。可変増幅器６０ａは、差動回路４０から入力される差分信号Ｓｄに応じて信号Ｓａの増幅振幅を決定する。
【００３３】
具体的には、可変増幅器６０ａは、差動回路４０から入力される差分信号Ｓｄが負の電圧を有する場合、つまりゲート電流Ｇａの電圧がゲート電流Ｇｂの電圧を上回る場合、差分信号Ｓｄに示される電圧の差分に応じて、信号Ｓａの振幅を増幅させる。言い換えれば、可変増幅器６０ａは、信号Ｓａに対して、差分信号Ｓｄに示される負の振幅を適用することで、信号Ｓａの振幅を負の方向に増幅、言い換えれば減衰させる。他方で、可変増幅器６０ａは、差動回路４０から入力される差分信号Ｓｄが正の電圧を有する場合、つまりゲート電流Ｇａの電圧がゲート電流Ｇｂの電圧以下となる場合、信号Ｓａの増幅を行わない。
【００３４】
可変減衰器６０ｂは、高周波の電気信号の振幅を可変である所定の振幅に応じて減衰させる可変アッテネイタである。可変減衰器６０ｂは、差動回路４０に接続され、差動回路４０における入力ゲート電流ＧａとＧｂとの差分信号Ｓｄの入力を受ける。可変減衰器６０ｂは、差動回路４０から入力される差分信号Ｓｄに応じて信号Ｓｂの減衰振幅を決定する。
【００３５】
具体的には、可変減衰器６０ｂは、差動回路４０から入力される差分信号Ｓｄが正の電圧を有する場合、つまりゲート電流Ｇｂの電圧がゲート電流Ｇａの電圧を上回る場合、差分信号Ｓｄに示される電圧の差分に応じて、信号Ｓｂの振幅を減衰させる。他方で、可変減衰器６０ｂは、差動回路４０から入力される差分信号Ｓｄが負の電圧を有する場合、つまりゲート電流Ｇｂの電圧がゲート電流Ｇａの電圧以下となる場合、信号Ｓｂの減衰を行わない。
【００３６】
以上、説明した構成によれば、可変増幅器６０ａは、増幅器２０ａにおいて過入力が生じている場合に、ゲート電流Ｇａの増加により検出される該過入力に応じて、信号Ｓａの振幅を減衰させることが出来る。他方、可変減衰器６０ｂは、増幅器２０ｂにおいて過入力が生じている場合に、ゲート電流Ｇｂの増加により検出される該過入力に応じて、信号Ｓｂの振幅を減衰させることが出来る。
【００３７】
従って、その他の制御用の回路や素子を用いることなく、比較的簡単な構成により、過入力が生じているＦＥＴについて、入力信号Ｓｉｎの振幅を低減させることが可能となる。入力信号Ｓｉｎの振幅を低減することで、増幅器２０ａ、２０ｂに対する電流の加入力を抑制することが可能となり、ＬＩＮＣ装置２の破壊や特定の劣化を防止することが可能となる。
【００３８】
（４）第２変形例
図５を参照して、開示の信号増幅装置の第２変形例について説明する。図５は、信号増幅装置の変形例であるＬＩＮＣ装置３の構成を示す図である。尚、図５において、図１又は図４と同様の構成については、同一の番号を付して説明を省略している。
【００３９】
図５に示されるように、ＬＩＮＣ装置３のＬＩＮＣ信号生成部１０は、入力信号Ｓｉｎを分割する際の信号Ｓａ、Ｓｂの振幅及び位相を制御する振幅位相制御部７０ａ、７０ｂを備える。
【００４０】
振幅位相制御部７０ａ、７０ｂは、差動回路４０ａに接続され、差動回路４０から入力される信号に基づいて、信号Ｓａ、Ｓｂの振幅及び位相の制御を行うための、ＤＳＰ（Digital Signal Processor）などの信号処理装置である。振幅位相制御部７０ａ、７０ｂが行う振幅制御の例について、図６に例を示す。
【００４１】
図６は、ＬＩＮＣ信号生成部１０に入力される入力信号Ｓｉｎの信号Ｓａ、Ｓｂへの分割を示す図である。尚、図６では、ＳａとＳｂとの位相差を９０度として記載している。
【００４２】
ＬＩＮＣ装置３では、過入力が生じていない場合においてはＦＥＴ２１ａ、２１ｂを所定の飽和状態で動作させるために、ＬＩＮＣ信号生成部１０は、図６（ａ）に示されるように、信号Ｓａ、Ｓｂの振幅が一定となるよう、入力信号Ｓｉｎを分解する。
【００４３】
この後、差動回路４０の動作により、ＦＥＴ２１ａにおいて信号Ｓａの過入力が検出される場合、振幅位相制御部７０ａ、７０ｂは、図６（ｂ）に示されるように信号Ｓａ、Ｓｂの振幅を夫々変化させる。具体的には、振幅位相制御部７０ａは、差動回路４０から供給される信号の入力レベルに応じて、ＦＥＴ２１ａに対する信号Ｓａの過入力を解消するよう、信号Ｓａの振幅を低減させる。振幅位相制御部７０ｂは、信号Ｓａの振幅低減分を補償するよう、言い換えれば変更後のＳａとＳｂとの合成信号の振幅が入力信号Ｓｉｎとなるよう、信号Ｓｂの振幅を増加させる。
【００４４】
以上の構成によれば、ＬＩＮＣ装置３から出力される出力信号Ｓｏｕｔの電力低下を極力生じないように、ＦＥＴに対する過入力を解消することが可能となる。尚、上述の例において、信号Ｓｂの振幅増加により、ＦＥＴ２１ｂにおいて過入力が検出される場合、信号Ｓｂの振幅増加値を過入力が生じないレベルに低減させる制御を行ってもよい。
【００４５】
以上説明した実施形態に関して、更に以下の付記を開示する。
【００４６】
（付記１）
入力信号を分割して、所定の振幅を有し且つ位相の相異なる複数の分割信号を生成する信号生成器と、ＦＥＴ（Field Effect Transistor）を用いて前記複数の分割信号を夫々増幅する複数の増幅器と、前記複数の増幅器の夫々で増幅された信号が通過する、長さが相異なり且つ端子間のアイソレーションを有しない伝送線路と、前記複数の増幅器の夫々に入力されるゲート電流を比較することで、前記複数の増幅器のいずれかにおいて飽和状態を超過する前記分割信号の過大入力が生じているか否かを検出する検出器とを備えることを特徴とする信号増幅装置。
【００４７】
（付記２）
前記複数の増幅器のいずれかにおいて前記過大入力が生じている場合、前記複数の増幅器に入力されるゲート電圧の差分に基づいて、前記過大入力が生じている前記増幅器に入力される前記分割信号の振幅を低減する補正器を更に備えることを特徴とする付記１に記載の信号増幅装置。
【００４８】
（付記３）
前記信号生成器は、前記複数の増幅器に入力されるゲート電圧の差分に基づいて、前記過大入力が生じている前記増幅器に入力される前記分割信号の振幅を低減することを特徴とする付記１に記載の信号増幅装置。
【００４９】
（付記４）
前記信号生成器は、前記複数の増幅器に入力されるゲート電圧の差分及び前記過大入力が生じている前記増幅器に入力される前記分割信号の振幅の低減度合いの少なくとも一方に基づいて、前記過大入力が生じていない前記増幅器に入力される前記分割信号の振幅を増加することを特徴とする付記３に記載の信号増幅装置。
【００５０】
（付記５）
入力信号を分割して、所定の振幅を有し且つ位相の相異なる複数の分割信号を生成する信号生成器と、ＦＥＴ（Field Effect Transistor）を用いて前記複数の分割信号を夫々増幅する複数の増幅器と、前記複数の増幅器の夫々で増幅された信号が通過する、、長さが相異なり且つ端子間のアイソレーションを有しない伝送線路とを備える信号増幅装置における信号増幅方法であって、前記複数の増幅器の夫々に入力されるゲート電流を比較する比較工程と、前記比較工程における比較結果に基づいて、前記複数の増幅器のいずれかにおいて飽和状態を超過する前記分割信号の過入力が生じているか否かを検出する検出工程とを備えることを特徴とする信号増幅方法。
【００５１】
（付記６）
前記伝送線路は、前記複数の増幅器と所定の合成点とを接続し、該合成点において、各増幅機において増幅され、夫々長さの異なる伝送線路を通過した前記分割信号を合成することを特徴とする付記１に記載の信号増幅装置。
【００５２】
（付記７）
前記合成器における、前記複数の増幅器から合成点までの前記伝送線路における相異なる長さとは、どの２つの前記増幅器から前記合成点までの電気長の差も、前記入力信号の波長の整数倍とならないことを特徴とする付記６に記載の信号増幅装置。
【００５３】
本発明は、上述した実施例に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨又は思想に反しない範囲で適宜変更可能であり、そのような変更を伴う信号増幅装置及び方法などもまた本発明の技術的範囲に含まれるものである。
【符号の説明】
【００５４】
１、２、３ ＬＩＮＣ装置、
１０ ＬＩＮＣ信号生成部、
２０ａ、２０ｂ 増幅器、
２１ａ、２１ｂ ＦＥＴ（Field Effect Transistor）、
２２ａ、２２ａ ゲート電流監視回路、
３０ａ、３０ｂ 伝送線路、
４０ 差動回路、
５０ 合成点、
６０ａ 可変増幅器、
６０ｂ 可変減衰器、
７０ａ、７０ｂ 振幅位相制御部。
【特許請求の範囲】
【請求項１】
入力信号を分割して、所定の振幅を有し且つ位相の相異なる複数の分割信号を生成する信号生成器と、
ＦＥＴ（Field Effect Transistor）を用いて前記複数の分割信号を夫々増幅する複数の増幅器と、
前記複数の増幅器の夫々で増幅された信号が通過する、長さが相異なり且つ端子間のアイソレーションを有しない伝送線路と、
前記複数の増幅器の夫々に入力されるゲート電流を比較することで、前記複数の増幅器のいずれかにおいて飽和状態を超過する前記分割信号の過入力が生じているか否かを検出する検出器と
を備えることを特徴とする信号増幅装置。
【請求項２】
前記複数の増幅器のいずれかにおいて前記過入力が生じている場合、前記複数の増幅器に入力されるゲート電圧の差分に基づいて、前記過入力が生じている前記増幅器に入力される前記分割信号の振幅を低減する補正回路を更に備えることを特徴とする請求項１に記載の信号増幅装置。
【請求項３】
前記信号生成器は、前記複数の増幅器に入力されるゲート電圧の差分に基づいて、前記過入力が生じている前記増幅器に入力される前記分割信号の振幅を低減することを特徴とする請求項１に記載の信号増幅装置。
【請求項４】
前記信号生成器は、前記複数の増幅器に入力されるゲート電圧の差分及び前記過入力が生じている前記増幅器に入力される前記分割信号の振幅の低減度合いの少なくとも一方に基づいて、前記過入力が生じていない前記増幅器に入力される前記分割信号の振幅を増加することを特徴とする請求項３に記載の信号増幅装置。
【請求項５】
入力信号を分割して、所定の振幅を有し且つ位相の相異なる複数の分割信号を生成する信号生成器と、ＦＥＴ（Field Effect Transistor）を用いて前記複数の分割信号を夫々増幅する複数の増幅器と、前記複数の増幅器の夫々で増幅された信号が通過する、、長さが相異なり且つ端子間のアイソレーションを有しない伝送線路とを備える信号増幅装置における信号増幅方法であって、
前記複数の増幅器の夫々に入力されるゲート電流を比較する比較工程と、
前記比較工程における比較結果に基づいて、前記複数の増幅器のいずれかにおいて飽和状態を超過する前記分割信号の過入力が生じているか否かを検出する検出工程と
を備えることを特徴とする信号増幅方法。
【請求項１】
入力信号を分割して、所定の振幅を有し且つ位相の相異なる複数の分割信号を生成する信号生成器と、
ＦＥＴ（Field Effect Transistor）を用いて前記複数の分割信号を夫々増幅する複数の増幅器と、
前記複数の増幅器の夫々で増幅された信号が通過する、長さが相異なり且つ端子間のアイソレーションを有しない伝送線路と、
前記複数の増幅器の夫々に入力されるゲート電流を比較することで、前記複数の増幅器のいずれかにおいて飽和状態を超過する前記分割信号の過入力が生じているか否かを検出する検出器と
を備えることを特徴とする信号増幅装置。
【請求項２】
前記複数の増幅器のいずれかにおいて前記過入力が生じている場合、前記複数の増幅器に入力されるゲート電圧の差分に基づいて、前記過入力が生じている前記増幅器に入力される前記分割信号の振幅を低減する補正回路を更に備えることを特徴とする請求項１に記載の信号増幅装置。
【請求項３】
前記信号生成器は、前記複数の増幅器に入力されるゲート電圧の差分に基づいて、前記過入力が生じている前記増幅器に入力される前記分割信号の振幅を低減することを特徴とする請求項１に記載の信号増幅装置。
【請求項４】
前記信号生成器は、前記複数の増幅器に入力されるゲート電圧の差分及び前記過入力が生じている前記増幅器に入力される前記分割信号の振幅の低減度合いの少なくとも一方に基づいて、前記過入力が生じていない前記増幅器に入力される前記分割信号の振幅を増加することを特徴とする請求項３に記載の信号増幅装置。
【請求項５】
入力信号を分割して、所定の振幅を有し且つ位相の相異なる複数の分割信号を生成する信号生成器と、ＦＥＴ（Field Effect Transistor）を用いて前記複数の分割信号を夫々増幅する複数の増幅器と、前記複数の増幅器の夫々で増幅された信号が通過する、、長さが相異なり且つ端子間のアイソレーションを有しない伝送線路とを備える信号増幅装置における信号増幅方法であって、
前記複数の増幅器の夫々に入力されるゲート電流を比較する比較工程と、
前記比較工程における比較結果に基づいて、前記複数の増幅器のいずれかにおいて飽和状態を超過する前記分割信号の過入力が生じているか否かを検出する検出工程と
を備えることを特徴とする信号増幅方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−４９９５３（Ｐ２０１２−４９９５３Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１９２０５６（Ｐ２０１０−１９２０５６）
【出願日】平成２２年８月３０日（２０１０．８．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月３０日（２０１０．８．３０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]