光半導体素子の実装構造および光半導体素子の実装方法
【課題】光ファイバとの良好な結合効率が得られ、低廉な光モジュールを実現可能な光半導体素子の実装構造を提供する。
【解決手段】マイクロレンズ１２で上部を覆われた光素子２、電気機能素子３を搭載した半導体素子基板１の外周部に、第１〜第３の配線層４〜８を利用して、少なくとも光素子２、電気機能素子３を囲う多層のシーリング構造９を作製し、かつ、光ファイバ導入用のＶ字溝３９を裏面に形成したキャップ基板３１の外周部に、シーリング構造９と鏡像対称な形状のシーリング構造３４を形成し、半導体素子基板１のシーリング構造９とキャップ基板３１のシーリング構造３４とを、表面活性化接合により直接接合するか、または、共晶温度が３００℃以下の共晶合金金属３２を用いて接合する。また、キャップ基板３１の裏面に作製した裏面配線層３６の上に、表面実装用のバンプ３７を形成しても良い。
【解決手段】マイクロレンズ１２で上部を覆われた光素子２、電気機能素子３を搭載した半導体素子基板１の外周部に、第１〜第３の配線層４〜８を利用して、少なくとも光素子２、電気機能素子３を囲う多層のシーリング構造９を作製し、かつ、光ファイバ導入用のＶ字溝３９を裏面に形成したキャップ基板３１の外周部に、シーリング構造９と鏡像対称な形状のシーリング構造３４を形成し、半導体素子基板１のシーリング構造９とキャップ基板３１のシーリング構造３４とを、表面活性化接合により直接接合するか、または、共晶温度が３００℃以下の共晶合金金属３２を用いて接合する。また、キャップ基板３１の裏面に作製した裏面配線層３６の上に、表面実装用のバンプ３７を形成しても良い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体素子の実装構造および光半導体素子の実装方法に関し、特に、光通信、光記憶などに用いる光モジュールの実装構造に関するものである。
【背景技術】
【０００２】
図５は、特許文献１の特許第２８７１３２０号公報「半導体レーザデバイス」や特許文献２の特開平６−３１４８５７号公報「半導体発光装置」に記載されている従来の光半導体素子の実装構造の断面図であり、ＣＡＮタイプ（気密封止タイプ）と呼ばれる比較的短距離の光通信などに用いられる光半導体素子の実装構造を示している。
【０００３】
化合物半導体からなる発光素子（レーザダイオードＬＤ、発光ダイオードＬＥＤなど）または受光素子（フォトダイオードＰＤなど）などの光素子２は、セラミックやＳｉからなるサブマウント４１上に実装され、さらに、サブマウント４１は、パッケージ筐体である金属ベース４４に接続される。また、光素子２は、ボンディングワイヤ４７によりリード電極４６に接続される。リード電極４６は、金属ベース４４と低融点ガラス４５によって固定され、気密封止がなされる。光素子２の上部には、低融点ガラスによって中央にレンズ４２を固定した金属キャップ４３が配置されており、金属キャップ４３が抵抗溶接により金属ベース４４と接続されることによって、内部を窒素雰囲気とする気密封止構造を形成している。
【特許文献１】特許第２８７１３２０号公報
【特許文献２】特開平６−３１４８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上のような従来技術においては、次のような欠点があった。
【０００５】
（１）低融点ガラスを用いて、金属キャップ４３の中央にレンズ４２を固定し、しかる後、リード電極４６を金属ベース４４に固定し、さらに、抵抗溶接を用いて、金属キャップ４３を金属ベース４４に固定することによって、漸く、気密封止することができる構造であり、時間とコストがかかっていた。
【０００６】
（２）リード電極４６を使用しているため、プリント基板ベースの電気表面実装と比較して、コスト面で圧倒的に不利であつた。
【０００７】
（３）金属キャップ４３に固定されたレンズ４２から光素子２までの光路が長く、光ファイバとの結合効率が良好ではなかった。
【０００８】
本発明は、かかる問題を解決するためになされたものであり、多数の工程が必要であった光素子の気密封止実装を、半導体前工程にてウエハ上で一括して行うことにより、低廉な光モジュールを実現可能とするとともに、光ファイバとの良好な結合効率が得られる光半導体素子の実装構造および光半導体素子の実装方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。
【００１０】
第１の技術手段は、マイクロレンズによって上部が覆われた光素子と、電気機能素子と、を搭載し、該光素子および／または該電気機能素子の配線層を利用して、外周部に、少なくとも該光素子と該電気機能素子とを囲うシーリング構造が作製された半導体素子基板を有し、かつ、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に作製され、光ファイバ導入用のＶ字溝が裏面に形成されたキャップ基板を有する光半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合することを特徴とする。
【００１１】
第２の技術手段は、電気機能素子を搭載し、該電気機能素子の配線層を利用して、外周部に、少なくとも該電気機能素子を囲うシーリング構造が作製された第１の半導体基板を有し、かつ、マイクロレンズによって上部が覆われた光素子を搭載し、前記第１の半導体基板のシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に、また、前記第１の半導体基板のシーリング構造と同様の形状のシーリング構造が裏面の外周部にそれぞれ作製された第２の半導体基板を有し、かつ、前記第２の半導体基板の裏面側に形成されたシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に作製され、光ファイバ導入用のＶ字溝が裏面に形成されたキャップ基板を有する光半導体素子の実装構造において、前記第１の半導体基板のシーリング構造と前記第２の半導体基板の表面のシーリング構造とを、および、前記第２の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合することを特徴とする。
【００１２】
第３の技術手段は、前記第１または第２の技術手段に記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とが、または、前記第１の半導体基板のシーリング構造と前記第２の半導体基板の表面のシーリング構造とがおよび前記第２の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とが、共晶合金接合により接合される場合、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金により接合されることを特徴とする。
【００１３】
第４の技術手段は、前記第１または第２の技術手段に記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とが、または、前記第１の半導体基板のシーリング構造と前記第２の半導体基板の表面のシーリング構造とがおよび前記第２の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とが、表面活性化接合により接合される場合、互いに接合するシーリング構造それぞれを形成する金属同士が接合されることを特徴とする。
【００１４】
第５の技術手段は、前記第１ないし第４の技術手段のいずれかに記載の光半導体素子の実装構造において、前記光素子の上部を覆う前記マイクロレンズは、前記電気機能素子および／または前記光素子の配線層を絶縁する配線層絶縁膜を利用して形成することを特徴とする。
【００１５】
第６の技術手段は、前記第１ないし第５の技術手段のいずれかに記載の半導体素子の実装構造において、前記配線層を絶縁する配線層絶縁膜が、ポリイミド、ベンゾシクロブテン（benzcyclobutene：ＢＣＢ）、ポリシロキサン、パレリン（Parylene）、エポキシ樹脂のいずれかからなることを特徴とする。
【００１６】
第７の技術手段は、前記第１ないし第６の技術手段のいずれかに記載の光半導体素子の実装構造において、前記キャップ基板の裏面または前記第２の半導体基板の裏面に表面実装用のバンプが形成されていることを特徴とする。
【００１７】
第８の技術手段は、前記第７の技術手段に記載の光半導体素子の実装構造において、前記バンプが、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金からなることを特徴とする。
【００１８】
第９の技術手段は、前記第１ないし第８の技術手段のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板、または、前記第１の半導体基板および前記第２の半導体基板が、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする。
【００１９】
第１０の技術手段は、前記第１ないし第９の技術手段のいずれかに記載の光半導体素子の実装構造において、前記キャップ基板が、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする。
【００２０】
第１１の技術手段は、半導体素子基板上に、光素子と電気機能素子とを作製する工程と、前記半導体素子基板の外周部に、該光素子と該電気機能素子とを囲うシーリング構造を、該光素子および／または該電気機能素子の配線に用いた配線層を利用して作製する工程と、前記シーリング構造を作製する工程を、必要な配線層数分繰り返し、前記半導体素子基板上の前記シーリング構造を多層に積層する工程と、前記光素子の上部を覆っている配線層絶縁膜をレンズ形状に加工する工程と、キャップ基板を用意し、該キャップ基板の表面に、前記半導体素子基板上の前記シーリング構造と鏡像対称な形状のシーリング構造を作製する工程と、前記キャップ基板の裏面に、光ファイバ導入用のＶ型溝を形成する工程と、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含む光半導体素子の実装方法とすることを特徴とする。
【００２１】
第１２の技術手段は、前記第１１の技術手段に記載の光半導体素子の実装方法において、前記配線層絶縁膜をレンズ形状に加工する工程として、前記配線層絶縁膜上に堆積した円筒状のレジストパタンをベークすることによりレンズ形状に作製したフォトレジストパタンを、反応性イオンエッチングを用いて前記配線層絶縁膜に転写して、前記配線層絶縁膜をレンズ形状に加工することを特徴とする。
【００２２】
第１３の技術手段は、前記第１１または第１２の技術手段に記載の光半導体素子の実装方法において、前記キャップ基板の裏面に作製した裏面配線層上に表面実装用のバンプを作製する工程をさらに有することを特徴とする。
【発明の効果】
【００２３】
本発明の光半導体素子の実装構造および光半導体素子の実装方法によれば、以下のごとき効果を奏することができる。
【００２４】
（１）金属のシーリング構造を、半導体素子基板や第１、第２の半導体基板上の光素子や電気機能素子の配線に用いる配線層を流用して作製することによって、プロセス工程を増加させることなしに、光素子や電気機能素子を囲うシーリング構造を作製することができる。また、配線層数を増やし、シーリング構造を多層に積層することによって、深いキャビティ構造も作製することができる。
【００２５】
（２）キャップ基板と半導体基板と配線層とによって形成される狭いキャビティ内に光素子や電気機能素子を配置するので、光ファイバと光素子との光路を短くすることができ、光ファイバと光素子との良好な結合効率が得られる。
【００２６】
（３）さらには、最小限のプロセス工程の追加によって、マイクロレンズを作製することができるので、光ファイバと光素子とのさらに良好な結合効率を得ることができる。
【００２７】
（４）実装時におけるプロセス温度を３００℃以下に低く抑えているので、化合物半導体機能素子を用いる場合であっても、半導体機能素子の特性を損なうことなく、実装することが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下に、本発明に係る光半導体素子の実装構造および光半導体素子の実装方法の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００２９】
（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、光素子を搭載した化合物半導体チップの気密封止ウエハレベルパッケージ技術として好適に適用可能な光半導体素子の実装構造に関するものである。光素子、電気機能素子を搭載し、２層以上の多層の配線層が形成された半導体素子基板の外周部に、この多層配線層を利用して、光素子、電気機能素子を囲う金属のシーリング構造を設けるとともに、配線層間絶縁膜を加工して光素子上にマイクロレンズを形成する一方、光ファイバ導入のためのＶ字溝を裏面に備えたキャップ基板の表面に、半導体素子基板上のシーリング構造と鏡像対称な形状のシーリング構造を設け、半導体素子基板上のシーリング構造とキャップ基板のシーリング構造とを対向させて、共晶温度が３００℃以下の共晶合金を用いて接合するか、表面活性化接合により直接接合することを特徴としている。
【００３０】
つまり、本発明は、光モジュールの気密封止ウエハレベルパッケージ実装構造として、次の４点を大きな特徴としている。
【００３１】
（１）多層または単層の配線層と親和性の良いリフロー法を用いて、各配線層間または単層の配線層を絶縁するために用いる多層の配線層間絶縁膜または単層の配線層絶縁膜を流用したマイクロレンズを光素子直上に光素子を覆うように作製する。
【００３２】
（２）気密封止のために、半導体素子基板の外周部に、少なくとも光素子や電気機能素子を囲う金属のシーリング構造を、多層配線層を流用することによって、追加プロセスを付加することなく作製し、キャビティが深い実装構造を実現する。該半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造をキャップ基板にも作製し、双方の基板のシーリング構造同士を貼り合わせることによって、気密封止を実現する。
【００３３】
（３）実装組立時におけるプロセス温度を低く抑えるために、光素子や電気機能素子を搭載した半導体素子基板とキャップ基板とのシーリング構造同士の接合には、共晶温度が３００℃以下の共晶合金を用いた共晶合金接合またはシーリング構造同士を直接結合させる表面活性化接合を用いる。
【００３４】
（４）キャップ基板には、光ファイバ導入のためのＶ字溝を設けることによって、光結合部のパッシブアライメントを確保する。
【００３５】
（第１の実施形態）
図１は、本発明に係る光半導体素子の実装構造として第１の実施形態を例示する光半導体素子の断面構造を示す模式図であり、半導体素子基板１をキャップ基板３１に接合しようとする状態を示している。また、図２は、図１に例示する光半導体素子の実装構造の斜視図であり、図１の同様、半導体素子基板１をキャップ基板３１に接合しようとする状態を示している。
【００３６】
図１、図２において、半導体素子基板１は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶などからなっている。半導体素子基板１上には、半導体素子基板１上に直接成長させたエピタキシャル層か、または、第３の基板に成長させて剥離した薄膜を加圧ボンディングして接着させることにより形成されたエピタキシャル層を用いて、光素子２と電気機能素子３とが作製されている。
【００３７】
また、半導体素子基板１上には、光素子２および／または電気機能素子３の内部接続、相互接続などのために、多層の配線層が作製される。図１には、第１の配線層４、第２の配線層６、第３の配線層８の３層配線層の例を示している。第１の配線層４、第２の配線層６、第３の配線層８は、Ａｕ，Ｃｕ，Ａｌ，Ｗ，Ｍｏのいずれか、または、Ａｕ，Ｃｕ，Ａｌ，Ｗ，Ｍｏのいずれかを含む合金などからなっている。
【００３８】
第１の配線層４と第２の配線層６との間には、第１−第２の配線層間絶縁膜１０が、また、第２の配線層６と第３の配線層８との間には、第２−第３の配線層間絶縁膜１１が挿入される。第１−第２の配線層間絶縁膜１０、第２−第３の配線層間絶縁膜１１は、厚膜化が容易な有機系材料であるポリイミド、ベンゾシクロブテン（benzocyclobutene：ＢＣＢ）、ポリシロキサン、パレリン（Paralene）、エポキシ樹脂などからなっている。
【００３９】
また、第１の配線層４と第２の配線層６とを接続する第１−第２の配線層間ビア５、第２の配線層６と第３の配線層８とを接続する第２−第３の配線層間ビア７は、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれか、または、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれかを含む合金などからなっている。
【００４０】
半導体素子基板１上の外周部には、第１の配線層４、第２の配線層６、第３の配線層８と第１−第２の配線層間ビア５、第２−第３の配線層間ビア７とを用いて、気密封止のために、多層（図１の場合、３層）に亘るシーリング構造９が形成されている。シーリング構造９は、図１、図２に示すように、半導体素子基板１上の光素子２と電気機能素子３とを囲むように、四角い枠状（リング状）などの形状で作製され、その幅は、１０〜２００μｍ程度である。
【００４１】
最上層の配線層（図１の場合には、第３の配線層８）は、配線金属が露出しているが、必要であれば、配線金属表面の酸化等を防ぐために、Ａｕなど酸化しにくい金属で被覆しても良い。また、キャップ基板３１との接続を強化する目的で、シーリング構造９以外の場所に、キャップ基板３１側との接続用の第３の配線層を配置しても構わない。
【００４２】
光素子２上には、多層の配線層４，６，８と親和性の良いリフロー法を用いて、光素子２の真上に堆積された第１−第２の配線層間絶縁膜１０、第２−第３の配線層間絶縁膜１１を加工することによって、図１、図２に示すように、マイクロレンズ１２が光素子２を覆うように形成されている。マイクロレンズ１２は、直径１０〜５００μｍ、厚さ５〜１００μｍである。
【００４３】
キャップ基板３１は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶などの半導体からなっている。例えば、キャップ基板３１としてＳｉを用いる場合には、高周波損失の少ない高抵抗基板を用いることが望ましい。
【００４４】
キャップ基板３１の表面の外周部には、図１、図２に示すように、半導体素子基板１のシーリング構造９と鏡像対称な形状のシーリング構造３４が、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれか、または、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれかを含む合金などを用いた表面配線層３３を利用して形成されている。該シーリング構造３４を形成する表面配線層３３の上には、半導体素子基板１側と共晶合金接合するために共晶合金金属３２を堆積している。
【００４５】
共晶合金金属３２は、ＩｎＳｎ（共晶温度１１７℃）、ＳｎＢｉ（共晶温度１３９℃）、ＳｎＺｎ（共晶温度１９８℃）、ＳｎＡｕ（共晶温度２１７℃、２８０℃）、ＳｎＣｕ（共晶温度２２７℃）などのいずれかのうち、あるいは、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金を用いて形成されている。なお、ＳｎＡｕ（共晶温度２１７℃、２８０℃）は、特許第３６４００１７号公報「鉛フリーはんだバンプとその形成法」に記載されているものであっても構わない。
【００４６】
また、キャップ基板３１の表面配線層３３は、基板貫通ビア３５を通して、キャップ基板３１裏面側の裏面配線層３６と接続されている。この裏面配線層３６を通して、外部からの高周波信号の送受、直流バイアスの印加や、グランド電位の共通化などを行う。
【００４７】
また、裏面配線層３６には、ボンディング用のバンプ３７が形成され、プリント基板などの表面実装を可能にしている。バンプ３７も、共晶合金金属３２と同様、ＩｎＳｎ（共晶温度１１７℃）、ＳｎＢｉ（共晶温度１３９℃）、ＳｎＺｎ（共晶温度１９８℃）、ＳｎＡｕ（共晶温度２１７℃、２８０℃）、ＳｎＣｕ（共晶温度２２７℃）などのいずれかのうち、あるいは、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金を用いて形成されている。なお、ＳｎＡｕ（共晶温度２１７℃、２８０℃）は、特許第３６４００１７号公報「鉛フリーはんだバンプとその形成法」に記載されているものであっても構わない。
【００４８】
また、キャップ基板３１の裏面には、図１、図２に示すように、光ファイバ導入用に基板の結晶方位を利用してＶ字型のＶ字溝３９が設けられており、光ファイバのパッシブアライメントを可能にしている。
【００４９】
半導体素子基板１とキャップ基板３１とは、半導体素子基板１側のシーリング構造９とキャップ基板３１側のシーリング構造３４との部分で、それぞれのシーリング構造を形成している配線金属同士を、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕなどのいずれかのうち、または、これらのいずれかを含む共晶合金などのうち、共晶温度が３００℃以下の共晶合金金属３２を用いて、共晶合金接合することにより、光素子２、電気機能素子３周辺の気密性を確保している。
【００５０】
ここで、半導体素子基板１とキャップ基板３１との接合については、前述のような、共晶合金による接合を用いずに、「表面活性化による低エネルギー接合」（須賀 唯知、まてりあ、35（5）、476（1996））に記載されているような表面活性化接合（ＳＡＢ：Surface Activated Bonding）を用いることも可能である。
【００５１】
表面活性化接合の場合には、接合する２つの基板の互いに接合させる面に、真空中で、Ａｒイオンビームなどを照射してエッチングした後、活性化した金属同士(Ａｕ−Ａｕ，Ｃｕ−Ｃｕ，Ａｌ−Ａｌ，Ａｕ−Ｃｕなど)を直接接合させる。表面活性化接合を用いる場合には、キャップ基板３１のシーリング構造３４つまり表面配線層３３の上には、共晶合金金属３２を堆積する必要はない。
【００５２】
また、表面活性化接合を用いる場合、半導体素子基板１のシーリング構造９を構成する最上層の配線層（図１の場合、第３の配線層８）とキャップ基板３１のシーリング構造３４を構成する表面配線層３３とのそれぞれの材料を、同一の金属材料（Ａｕ，Ｃｕ，Ａｌ，Ｗなどのうち、同一の金属材料）を用いて形成し、同一の金属材料同士を接合することが望ましい。
【００５３】
（第２の実施形態）
次に、本発明に係る光半導体素子の実装構造の第２の実施形態について、図３を用いて説明する。図３は、本発明に係る光半導体素子の実装構造として第２の実施形態を例示する光半導体素子の断面構造を示す模式図である。
【００５４】
図３に示す光半導体素子の実装構造は、光素子２と電気機能素子３とが、それぞれ、別々の半導体基板上に作製されているという点で、第１の実施形態における図１、図２の半導体素子の実装構造とは異なった構造とされ、電気機能素子３を搭載する半導体素子基板１（第１の半導体基板）、光素子２を搭載する第２の半導体基板２１、キャップ基板３１の３枚の基板構成とされている。本第２の実施形態の実装構造は、光素子２と電気機能素子３との作製プロセスに互換性がない場合などに有効な実装構造である。
【００５５】
なお、半導体素子基板１（第１の半導体基板）および第２の半導体基板２１は、第１の実施形態における半導体素子基板１と同様、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶などからなっている。
【００５６】
図３に示す実装構造の場合、電気機能素子３については、第１の実施形態における図１の場合と同様、半導体素子基板１（第１の半導体基板）上に形成され、該半導体素子基板１上の外周部には、第１の配線層４、第２の配線層６、第３の配線層８と第１−第２の配線層間ビア５、第２−第３の配線層間ビア７とを用いて、気密封止のための金属のシーリング構造９を電気機能素子３を囲うように形成する。
【００５７】
また、半導体素子基板１（第１の半導体基板）の最上層の配線層（図３の場合には、第３の配線層８）についても、第１の実施形態における図１の場合と同様、配線金属が露出しているが、必要であれば、配線金属表面の酸化等を防ぐために、Ａｕなど酸化しにくい金属で被覆しても良い。
【００５８】
なお、キャップ基板３１も、第１の実施形態の図１と同様の構造であり、表面には、表面配線層３３を利用したシーリング構造３４が形成され、裏面側には、裏面配線層３６、バンプ３７が形成され、さらに、光ファイバ導入用のＶ字溝３９が穿設されている。
【００５９】
一方、光素子２は、第１の実施形態における図１の場合とは異なり、電気機能素子３が形成された半導体素子基板１（第１の半導体基板）上ではなく、半導体素子基板１とキャップ基板３１との間に介在する第２の半導体基板２１の裏面上（半導体素子基板１とは対向していなく、キャップ基板３１と対向している面上）に形成され、さらに、光素子２の配線に用いる裏面配線層絶縁膜２７を加工することによって、図３に示すように、図１、図２と同様のマイクロレンズ１２を形成している。
【００６０】
また、第２の半導体基板２１の表面（半導体素子基板１と対向している面）の外周部には、半導体素子基板１のシーリング構造９と鏡像対称な形状のシーリング構造２４が形成されている。第２の半導体基板２１のシーリング構造２４は、半導体素子基板１（第１の半導体基板）のシーリング構造９と同様、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれか、または、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれかを含む合金などを用いた表面配線層２３を用いて形成されている。該シーリング構造２４を形成する表面配線層２３の上には、半導体素子基板１（第１の半導体基板）側と共晶合金接合するために共晶合金金属２２を堆積している。
【００６１】
共晶合金金属２２は、ＩｎＳｎ（共晶温度１１７℃）、ＳｎＢｉ（共晶温度１３９℃）、ＳｎＺｎ（共晶温度１９８℃）、ＳｎＡｕ（共晶温度２１７℃、２８０℃）、ＳｎＣｕ（共晶温度２２７℃）などのいずれかのうち、あるいは、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金を用いて形成されている。なお、ＳｎＡｕ（共晶温度２１７℃、２８０℃）は、特許第３６４００１７号公報「鉛フリーはんだバンプとその形成法」に記載されているものであっても構わない。
【００６２】
また、半導体素子基板１（第１の半導体基板）と第２の半導体基板２１との接続を強化する目的で、半導体素子基板１（第１の半導体基板）のシーリング構造９および第２の半導体基板２１のシーリング構造２４以外のそれぞれの基板上の場所に、双方の接続用の第３の配線層や表面配線層を配置しても構わない。
【００６３】
また、第２の半導体基板２１の裏面（半導体素子基板１と対応していない反対側の面であって、キャップ基板３１と対向している面）の外周部には、半導体素子基板１（第1の半導体基板）と同様の形状のシーリング構造を形成する裏面配線層２５、つまり、第１の実施形態の図１と同様の形状（半導体素子基板１のシーリング構造９と鏡像対称な形状）からなるキャップ基板３１上のシーリング構造３４と鏡像対称な形状のシーリング構造を形成する裏面配線層２５が配置されており、該裏面配線層２５は、第２の半導体基板２１を貫通して設けられた基板貫通ビア２６によって表面配線層２３と接続されている。
【００６４】
電気機能素子３を形成した半導体素子基板１（第１の半導体基板）と対向して、光素子２を形成した第２の半導体基板２１の表面が配置され、半導体素子基板１（第１の半導体基板）の外周部のシーリング構造９と第２の半導体基板２１の表面の外周部のシーリング構造２４とが、第２の半導体基板２１の表面配線層２３上に堆積した共晶合金金属２２を用いた共晶合金接合により接合される。さらに、第２の半導体基板２１の裏面側の裏面配線層２５を用いて、半導体素子基板１（第１の半導体基板）と同様の形状に裏面外周部に形成された第２の半導体基板２１のシーリング構造と、第２の半導体基板２１の裏面側に対向して配置されて、第１の実施形態の図１と同様の形状（半導体素子基板１のシーリング構造９と鏡像対称な形状）つまり第２の半導体基板２１の裏面側のシーリング構造と鏡像対称な形状からなるキャップ基板３１の外周部のシーリング構造３４とが、キャップ基板３１のシーリング構造３４を形成する表面配線層３３上に堆積した共晶合金金属３２を用いた共晶合金接合により接合される。
【００６５】
本第２の実施形態においても、半導体素子基板１（第１の半導体基板）と第２の半導体基板２１とのシーリング構造同士の接合、第２の半導体基板２１とキャップ基板３１とのシーリング構造同士の接合を、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕなどのいずれかのうち、または、これらのいずれかを含む共晶合金などのうち、共晶温度が３００℃以下の共晶合金金属２２，３２を用いて、共晶合金接合することにより、チップレベルの大きさで、第１の実施形態の場合と同様の気密性を得ることが可能である。
【００６６】
ここで、半導体素子基板１（第１の半導体基板）と第２の半導体基板２１の表面側との接合、第２の半導体基板２１の裏面側とキャップ基板３１との接合は、第１の実施形態の場合と同様、共晶合金による接合を用いずに、表面活性化接合を用いることも可能である。
【００６７】
表面活性化接合を用いる場合、半導体素子基板１（第１の半導体基板）のシーリング構造と第２の半導体基板２１の表面のシーリング構造との接合、第２の半導体基板２１の裏面のシーリング構造とキャップ基板３１のシーリング構造との接合において、互いに接合するシーリング構造それぞれを形成する金属同士(Ａｕ−Ａｕ，Ｃｕ−Ｃｕ，Ａｌ−Ａｌ，Ａｕ−Ｃｕなど)を直接接合させるが、互いに接合するシーリング構造それぞれを形成する金属材料が、同一の金属材料（Ａｕ，Ｃｕ，Ａｌ，Ｗなどのうち、同一の金属材料）からなることが望ましい。
【００６８】
（第３の実施形態）
次に、本発明に係る光半導体素子の実装方法について、図１に示す光半導体素子の実装構造を製造する製造方法の一例を説明する。図４は、本発明に係る光半導体素子の実装方法に関する製造工程の一例を説明するための模式図であり、第１の実施形態における図１の光半導体素子の実装構造を製造する場合を例にとって示している。
【００６９】
まず、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、これらのいずれかを含む混晶などの半導体材料からなる半導体素子基板１を用意し、光素子２（受光素子や発光素子）、デジタル回路、アナログ回路、マイクロ波回路などの能動回路やキャパシタ、抵抗、インダクタなどからなる受動回路などの電気機能素子３（機能回路）を作製する。同時に、光素子２および電気機能素子３を作製する本工程で、光素子２および／または電気機能素子３用の配線層を用いて、キャップ基板３１側と接合するためのシーリング構造９を半導体素子基板１の外周側に作製する。該配線層に用いる配線金属や配線層間絶縁膜は、光素子２および電気機能素子３で用いるものと同一の材料である。
【００７０】
例えば、配線金属がＡｕ、配線層間絶縁膜がＢＣＢ（benzcyclobutene）の場合、図４（ａ）の第１の工程つまり機能素子および配線層作製工程に示すように、光素子２および電気機能素子３を作製した後の配線層作製工程として、Ａｕの第１の配線層４を、厚膜化が容易な電界メッキを用いて、例えば、厚さ１〜１０μｍで作製する。キャップ基板３１と接続するためのシーリング構造９も、光素子２および／または電気機能素子３の配線に用いる第１の配線層４を用いて、半導体素子基板１の外周部に、例えば、幅１００μｍで形成する。
【００７１】
さらに、ビアホール作製工程として、ＢＣＢを用いた第１−第２の配線層間絶縁膜１０を、第１の配線層４上に、例えば１〜１０μｍの厚さで、スピンコーティングした後、フッ素系の反応性イオンエッチングによって第１−第２の配線層間ビアホールを作製する。
【００７２】
次に、製作工程簡易化の観点から、第１−第２の配線層間ビアホールへ個別に金属を充填する（埋め込む）ことはしないで、第１−２の配線層間ビアホールへの金属充填つまり第１−２の配線層間ビア５の形成は、上層の配線層である第２の配線層６の形成と一括して行う。
【００７３】
しかる後、必要な配線層数分だけ、前述した配線層作製工程およびビアホール作製工程を、多層のシーリング構造９を作製するシーリング構造作製工程として繰り返す。図４の例においては、図１の光半導体素子の実装構造を製造する場合であり、３層の場合を示している。本工程においては、半導体素子基板１上に搭載した光素子２および電気機能素子３の配線に必要な複数の層からなる配線層、例えば、図４の場合、第１の配線層４、第２の配線層６、第３の配線層８の３層の配線層を形成するとともに、第１−第２の配線層間ビア５、第２−第３の配線層間ビア７を形成することによって、多層の配線層を利用したシーリング構造９が、半導体素子基板１の外周部に、少なくとも光素子２および電気機能素子３を囲うように、作製される。
【００７４】
さらに、図４（ａ）に示すように、最上層の第３の配線層８および第２−第３の配線層間絶縁膜１１の上にレジスト膜を堆積した後、フォトリソグラフィを用いて、光素子２の上に、光素子２を覆うようにマイクロレンズ１２を形成するための円筒状のフォトレジストパタンとしてマイクロレンズパタン１３ａを形成する。マイクロレンズパタン１３ａの厚さは、加工するマイクロレンズ１２の厚さの１〜２倍程度の厚さとする。
【００７５】
次に、図４（ｂ）の第２の工程つまりマイクロレンズパタン作製工程に示すように、半導体素子基板１を１５０〜２５０℃にベーク（焼成）して、フォトレジストのマイクロレンズパタン１３ａを流動させることによって、レンズ形状のフォトレジストパタンつまりマイクロレンズパタン１３ｂを作製する。
【００７６】
さらに、図４（ｃ）の第３の工程つまりマイクロレンズ作製工程に示すように、第２の工程で作製したフォトレジストパタンつまりマイクロレンズパタン１３ｂをマスクにして、フッ素系の反応性イオンエッチングを用いて、第１−第２の配線層間絶縁膜１０および第２−第３の配線層間絶縁膜１１に、フォトレジストパタンつまりマイクロレンズパタン１３ｂを転写して、マイクロレンズ１２を光素子２上に光素子２を覆うように形成する。
【００７７】
一方、キャップ基板３１側の作製は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶などの半導体材料からなるキャップ基板３１を用意し、図１に示したように、該キャップ基板３１上に、半導体素子基板１のシーリング構造９と鏡像対称な形状のシーリング構造３４を、Ａｕなどの金属による表面配線層３３を用いて作製し、さらに、シーリング構造３４を形成する表面配線層３３の上に、接合金属として、共晶合金金属３２を堆積する。
【００７８】
共晶合金金属３２としては、共晶温度３００℃以下の共晶合金を用い、例えば、特許文献の特許第３６４００１７号公報「鉛フリーはんだバンプとその形成法」（石井他）に記載されているように、６．２μｍ厚さのＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）を用いる場合、電子ビーム蒸着装置を用いて、６００ｎｍのＳｎと２０ｎｍのＡｕを交互に１０層積層して形成する。
【００７９】
ここで、共晶合金金属３２は、キャップ基板３１の表面配線層３３側ではなく、半導体素子基板１の第３の配線層８側に形成しても構わない。
【００８０】
次に、キャップ基板３１の裏面から、キャップ基板３１を貫通するように、基板貫通ビア３５を作製する。例えば、キャップ基板３１がＧａＡｓ，ＩｎＰなどの半導体材料からなる場合には、塩素系の反応性イオンエッチングを用いて基板貫通ビアホールを貫通させる。しかる後、Ａｕなどの金属により、基板貫通ビアホールを充填して基板貫通ビア３５を作製する。
【００８１】
しかる後、基板貫通ビア３５の裏面側に裏面配線層３６（裏面電極）を作製するとともに、裏面配線層３６上に、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕなどのいずれかのうち、あるいは、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金を用いて、球体形状のバンプ３７を作製する。また、キャップ基板３１の裏面には、光ファイバ導入用のＶ字溝３９を、ウェットエッチングにより結晶方位に合わせて形成する。
【００８２】
最後に、半導体素子基板１のシーリング構造９とキャップ基板３１のシーリング構造３４とを合わせて、キャップ基板３１のシーリング構造３４を形成する表面配線層３３上に堆積した共晶合金金属３２の共晶温度以上の温度を用いて、例えば、ＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）の共晶合金金属の場合には、例えば２２０℃の温度を用いて、互いに接合させることによって、半導体素子の実装構造が完成する。
【００８３】
なお、半導体素子基板１側のシーリング構造９とキャップ基板３１側のシーリング構造３４との共晶合金接合については、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕなどのいずれかのうち、または、これらのいずれかを含む共晶合金などのうち、共晶温度が３００℃以下の共晶合金金属３２を用いて、共晶合金接合すれば良い。
【００８４】
また、半導体素子基板１とキャップ基板３１との接合については、前述のような、共晶合金による接合を用いずに、「表面活性化による低エネルギー接合」（須賀、まてりあ、35（5）、476（1996））に記載されているような表面活性化接合（ＳＡＢ：Surface Activated Bonding）を用いることも可能である。
【００８５】
表面活性化接合の場合には、接合する２つの基板の互いに接合させる面に、真空中で、Ａｒイオンビームなどを照射してエッチングした後、活性化した金属同士を直接接合させる。また、表面活性化接合を用いる場合には、前述のように、半導体素子基板１上の第１の配線層４やキャップ基板３１上のシーリング構造３４を形成する表面配線層３３の上には、接合金属として、共晶合金金属３２を堆積する必要はない。
【００８６】
（本発明の作用効果）
以上説明したように、本発明の光半導体素子の実装構造および光半導体素子の実装方法を用いることによって、次のような作用効果を生じる。
【００８７】
（１）金属のシーリング構造を、半導体素子基板や第１、第２の半導体基板上の光素子や電気機能素子の配線に用いる配線層を流用して作製することによって、プロセス工程を増加させることなしに、光素子や電気機能素子を囲うシーリング構造を作製することができる。また、配線層数を増やし、シーリング構造を多層に積層することによって、深いキャビティ構造も作製することができる。
【００８８】
（２）キャップ基板と半導体基板と配線層とによって形成される狭いキャビティ内に光素子や電気機能素子を配置するので、光ファイバと光素子との光路を短くすることができ、光ファイバと光素子との良好な結合効率が得られる。
【００８９】
（３）さらには、（光素子の直上の多層または単層の配線用絶縁膜を利用して、）最小限のプロセス工程の追加によって、光素子の直上にマイクロレンズを作製することができるので、光ファイバと光素子とのさらに良好な結合効率を得ることができる。
【００９０】
（４）実装時におけるプロセス温度を３００℃以下に低く抑えているので、化合物半導体機能素子を用いる場合であっても、半導体機能素子の特性を損なうことなく、実装することが可能となる。
【図面の簡単な説明】
【００９１】
【図１】本発明に係る光半導体素子の実装構造として第１の実施形態を例示する光半導体素子の断面構造を示す模式図である。
【図２】図１に例示する光半導体素子の実装構造の斜視図である。
【図３】本発明に係る光半導体素子の実装構造として第２の実施形態を例示する光半導体素子の断面構造を示す模式図である。
【図４】本発明に係る光半導体素子の実装方法に関する製造工程の一例を説明するための模式図である。
【図５】従来の光半導体素子の実装構造の断面図である。
【符号の説明】
【００９２】
１…半導体素子基板（第１の半導体基板）、２…光素子（受光または発光素子）、３…電気機能素子、４…第１の配線層、５…第１−第２の配線層間ビア、６…第２の配線層、７…第２−第３の配線層間ビア、８…第３の配線層、９…シーリング構造、１０…第１−第２の配線層間絶縁膜、１１…第２−第３の配線層間絶縁膜、１２…マイクロレンズ、１３ａ…フォトレジストのマイクロレンズパタン、１３ｂ…フォトレジストのマイクロレンズパタン（熱処理後）、２１…第２の半導体基板、２２…共晶合金金属（第２の半導体基板共晶合金金属）、２３…表面配線層（第２の半導体基板表面配線層）、２４…シーリング構造（第２の半導体基板シーリング構造）、２５…裏面配線層（第２の半導体基板裏面配線層）、２６…基板貫通ビア（第２の半導体基板貫通ビア）、２７…裏面配線層絶縁膜（第２の半導体基板裏面配線層絶縁膜）、３１…キャップ基板、３２…共晶合金金属、３３…表面配線層（キャップ基板上配線層）、３４…シーリング構造（キャップ基板上シーリング構造）、３５…基板貫通ビア（キャップ基板貫通ビア）、３６…裏面配線層（キャップ基板裏面配線層）、３７…バンプ、３９…Ｖ字溝（光ファイバガイド溝）、４１…サブマウント、４２…レンズ、４３…金属キャップ、４４…金属ベース、４５…低融点ガラス、４６…リード電極、４７…ボンディングワイヤ。
【技術分野】
【０００１】
本発明は、光半導体素子の実装構造および光半導体素子の実装方法に関し、特に、光通信、光記憶などに用いる光モジュールの実装構造に関するものである。
【背景技術】
【０００２】
図５は、特許文献１の特許第２８７１３２０号公報「半導体レーザデバイス」や特許文献２の特開平６−３１４８５７号公報「半導体発光装置」に記載されている従来の光半導体素子の実装構造の断面図であり、ＣＡＮタイプ（気密封止タイプ）と呼ばれる比較的短距離の光通信などに用いられる光半導体素子の実装構造を示している。
【０００３】
化合物半導体からなる発光素子（レーザダイオードＬＤ、発光ダイオードＬＥＤなど）または受光素子（フォトダイオードＰＤなど）などの光素子２は、セラミックやＳｉからなるサブマウント４１上に実装され、さらに、サブマウント４１は、パッケージ筐体である金属ベース４４に接続される。また、光素子２は、ボンディングワイヤ４７によりリード電極４６に接続される。リード電極４６は、金属ベース４４と低融点ガラス４５によって固定され、気密封止がなされる。光素子２の上部には、低融点ガラスによって中央にレンズ４２を固定した金属キャップ４３が配置されており、金属キャップ４３が抵抗溶接により金属ベース４４と接続されることによって、内部を窒素雰囲気とする気密封止構造を形成している。
【特許文献１】特許第２８７１３２０号公報
【特許文献２】特開平６−３１４８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上のような従来技術においては、次のような欠点があった。
【０００５】
（１）低融点ガラスを用いて、金属キャップ４３の中央にレンズ４２を固定し、しかる後、リード電極４６を金属ベース４４に固定し、さらに、抵抗溶接を用いて、金属キャップ４３を金属ベース４４に固定することによって、漸く、気密封止することができる構造であり、時間とコストがかかっていた。
【０００６】
（２）リード電極４６を使用しているため、プリント基板ベースの電気表面実装と比較して、コスト面で圧倒的に不利であつた。
【０００７】
（３）金属キャップ４３に固定されたレンズ４２から光素子２までの光路が長く、光ファイバとの結合効率が良好ではなかった。
【０００８】
本発明は、かかる問題を解決するためになされたものであり、多数の工程が必要であった光素子の気密封止実装を、半導体前工程にてウエハ上で一括して行うことにより、低廉な光モジュールを実現可能とするとともに、光ファイバとの良好な結合効率が得られる光半導体素子の実装構造および光半導体素子の実装方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。
【００１０】
第１の技術手段は、マイクロレンズによって上部が覆われた光素子と、電気機能素子と、を搭載し、該光素子および／または該電気機能素子の配線層を利用して、外周部に、少なくとも該光素子と該電気機能素子とを囲うシーリング構造が作製された半導体素子基板を有し、かつ、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に作製され、光ファイバ導入用のＶ字溝が裏面に形成されたキャップ基板を有する光半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合することを特徴とする。
【００１１】
第２の技術手段は、電気機能素子を搭載し、該電気機能素子の配線層を利用して、外周部に、少なくとも該電気機能素子を囲うシーリング構造が作製された第１の半導体基板を有し、かつ、マイクロレンズによって上部が覆われた光素子を搭載し、前記第１の半導体基板のシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に、また、前記第１の半導体基板のシーリング構造と同様の形状のシーリング構造が裏面の外周部にそれぞれ作製された第２の半導体基板を有し、かつ、前記第２の半導体基板の裏面側に形成されたシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に作製され、光ファイバ導入用のＶ字溝が裏面に形成されたキャップ基板を有する光半導体素子の実装構造において、前記第１の半導体基板のシーリング構造と前記第２の半導体基板の表面のシーリング構造とを、および、前記第２の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合することを特徴とする。
【００１２】
第３の技術手段は、前記第１または第２の技術手段に記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とが、または、前記第１の半導体基板のシーリング構造と前記第２の半導体基板の表面のシーリング構造とがおよび前記第２の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とが、共晶合金接合により接合される場合、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金により接合されることを特徴とする。
【００１３】
第４の技術手段は、前記第１または第２の技術手段に記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とが、または、前記第１の半導体基板のシーリング構造と前記第２の半導体基板の表面のシーリング構造とがおよび前記第２の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とが、表面活性化接合により接合される場合、互いに接合するシーリング構造それぞれを形成する金属同士が接合されることを特徴とする。
【００１４】
第５の技術手段は、前記第１ないし第４の技術手段のいずれかに記載の光半導体素子の実装構造において、前記光素子の上部を覆う前記マイクロレンズは、前記電気機能素子および／または前記光素子の配線層を絶縁する配線層絶縁膜を利用して形成することを特徴とする。
【００１５】
第６の技術手段は、前記第１ないし第５の技術手段のいずれかに記載の半導体素子の実装構造において、前記配線層を絶縁する配線層絶縁膜が、ポリイミド、ベンゾシクロブテン（benzcyclobutene：ＢＣＢ）、ポリシロキサン、パレリン（Parylene）、エポキシ樹脂のいずれかからなることを特徴とする。
【００１６】
第７の技術手段は、前記第１ないし第６の技術手段のいずれかに記載の光半導体素子の実装構造において、前記キャップ基板の裏面または前記第２の半導体基板の裏面に表面実装用のバンプが形成されていることを特徴とする。
【００１７】
第８の技術手段は、前記第７の技術手段に記載の光半導体素子の実装構造において、前記バンプが、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金からなることを特徴とする。
【００１８】
第９の技術手段は、前記第１ないし第８の技術手段のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板、または、前記第１の半導体基板および前記第２の半導体基板が、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする。
【００１９】
第１０の技術手段は、前記第１ないし第９の技術手段のいずれかに記載の光半導体素子の実装構造において、前記キャップ基板が、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする。
【００２０】
第１１の技術手段は、半導体素子基板上に、光素子と電気機能素子とを作製する工程と、前記半導体素子基板の外周部に、該光素子と該電気機能素子とを囲うシーリング構造を、該光素子および／または該電気機能素子の配線に用いた配線層を利用して作製する工程と、前記シーリング構造を作製する工程を、必要な配線層数分繰り返し、前記半導体素子基板上の前記シーリング構造を多層に積層する工程と、前記光素子の上部を覆っている配線層絶縁膜をレンズ形状に加工する工程と、キャップ基板を用意し、該キャップ基板の表面に、前記半導体素子基板上の前記シーリング構造と鏡像対称な形状のシーリング構造を作製する工程と、前記キャップ基板の裏面に、光ファイバ導入用のＶ型溝を形成する工程と、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含む光半導体素子の実装方法とすることを特徴とする。
【００２１】
第１２の技術手段は、前記第１１の技術手段に記載の光半導体素子の実装方法において、前記配線層絶縁膜をレンズ形状に加工する工程として、前記配線層絶縁膜上に堆積した円筒状のレジストパタンをベークすることによりレンズ形状に作製したフォトレジストパタンを、反応性イオンエッチングを用いて前記配線層絶縁膜に転写して、前記配線層絶縁膜をレンズ形状に加工することを特徴とする。
【００２２】
第１３の技術手段は、前記第１１または第１２の技術手段に記載の光半導体素子の実装方法において、前記キャップ基板の裏面に作製した裏面配線層上に表面実装用のバンプを作製する工程をさらに有することを特徴とする。
【発明の効果】
【００２３】
本発明の光半導体素子の実装構造および光半導体素子の実装方法によれば、以下のごとき効果を奏することができる。
【００２４】
（１）金属のシーリング構造を、半導体素子基板や第１、第２の半導体基板上の光素子や電気機能素子の配線に用いる配線層を流用して作製することによって、プロセス工程を増加させることなしに、光素子や電気機能素子を囲うシーリング構造を作製することができる。また、配線層数を増やし、シーリング構造を多層に積層することによって、深いキャビティ構造も作製することができる。
【００２５】
（２）キャップ基板と半導体基板と配線層とによって形成される狭いキャビティ内に光素子や電気機能素子を配置するので、光ファイバと光素子との光路を短くすることができ、光ファイバと光素子との良好な結合効率が得られる。
【００２６】
（３）さらには、最小限のプロセス工程の追加によって、マイクロレンズを作製することができるので、光ファイバと光素子とのさらに良好な結合効率を得ることができる。
【００２７】
（４）実装時におけるプロセス温度を３００℃以下に低く抑えているので、化合物半導体機能素子を用いる場合であっても、半導体機能素子の特性を損なうことなく、実装することが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下に、本発明に係る光半導体素子の実装構造および光半導体素子の実装方法の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００２９】
（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、光素子を搭載した化合物半導体チップの気密封止ウエハレベルパッケージ技術として好適に適用可能な光半導体素子の実装構造に関するものである。光素子、電気機能素子を搭載し、２層以上の多層の配線層が形成された半導体素子基板の外周部に、この多層配線層を利用して、光素子、電気機能素子を囲う金属のシーリング構造を設けるとともに、配線層間絶縁膜を加工して光素子上にマイクロレンズを形成する一方、光ファイバ導入のためのＶ字溝を裏面に備えたキャップ基板の表面に、半導体素子基板上のシーリング構造と鏡像対称な形状のシーリング構造を設け、半導体素子基板上のシーリング構造とキャップ基板のシーリング構造とを対向させて、共晶温度が３００℃以下の共晶合金を用いて接合するか、表面活性化接合により直接接合することを特徴としている。
【００３０】
つまり、本発明は、光モジュールの気密封止ウエハレベルパッケージ実装構造として、次の４点を大きな特徴としている。
【００３１】
（１）多層または単層の配線層と親和性の良いリフロー法を用いて、各配線層間または単層の配線層を絶縁するために用いる多層の配線層間絶縁膜または単層の配線層絶縁膜を流用したマイクロレンズを光素子直上に光素子を覆うように作製する。
【００３２】
（２）気密封止のために、半導体素子基板の外周部に、少なくとも光素子や電気機能素子を囲う金属のシーリング構造を、多層配線層を流用することによって、追加プロセスを付加することなく作製し、キャビティが深い実装構造を実現する。該半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造をキャップ基板にも作製し、双方の基板のシーリング構造同士を貼り合わせることによって、気密封止を実現する。
【００３３】
（３）実装組立時におけるプロセス温度を低く抑えるために、光素子や電気機能素子を搭載した半導体素子基板とキャップ基板とのシーリング構造同士の接合には、共晶温度が３００℃以下の共晶合金を用いた共晶合金接合またはシーリング構造同士を直接結合させる表面活性化接合を用いる。
【００３４】
（４）キャップ基板には、光ファイバ導入のためのＶ字溝を設けることによって、光結合部のパッシブアライメントを確保する。
【００３５】
（第１の実施形態）
図１は、本発明に係る光半導体素子の実装構造として第１の実施形態を例示する光半導体素子の断面構造を示す模式図であり、半導体素子基板１をキャップ基板３１に接合しようとする状態を示している。また、図２は、図１に例示する光半導体素子の実装構造の斜視図であり、図１の同様、半導体素子基板１をキャップ基板３１に接合しようとする状態を示している。
【００３６】
図１、図２において、半導体素子基板１は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶などからなっている。半導体素子基板１上には、半導体素子基板１上に直接成長させたエピタキシャル層か、または、第３の基板に成長させて剥離した薄膜を加圧ボンディングして接着させることにより形成されたエピタキシャル層を用いて、光素子２と電気機能素子３とが作製されている。
【００３７】
また、半導体素子基板１上には、光素子２および／または電気機能素子３の内部接続、相互接続などのために、多層の配線層が作製される。図１には、第１の配線層４、第２の配線層６、第３の配線層８の３層配線層の例を示している。第１の配線層４、第２の配線層６、第３の配線層８は、Ａｕ，Ｃｕ，Ａｌ，Ｗ，Ｍｏのいずれか、または、Ａｕ，Ｃｕ，Ａｌ，Ｗ，Ｍｏのいずれかを含む合金などからなっている。
【００３８】
第１の配線層４と第２の配線層６との間には、第１−第２の配線層間絶縁膜１０が、また、第２の配線層６と第３の配線層８との間には、第２−第３の配線層間絶縁膜１１が挿入される。第１−第２の配線層間絶縁膜１０、第２−第３の配線層間絶縁膜１１は、厚膜化が容易な有機系材料であるポリイミド、ベンゾシクロブテン（benzocyclobutene：ＢＣＢ）、ポリシロキサン、パレリン（Paralene）、エポキシ樹脂などからなっている。
【００３９】
また、第１の配線層４と第２の配線層６とを接続する第１−第２の配線層間ビア５、第２の配線層６と第３の配線層８とを接続する第２−第３の配線層間ビア７は、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれか、または、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれかを含む合金などからなっている。
【００４０】
半導体素子基板１上の外周部には、第１の配線層４、第２の配線層６、第３の配線層８と第１−第２の配線層間ビア５、第２−第３の配線層間ビア７とを用いて、気密封止のために、多層（図１の場合、３層）に亘るシーリング構造９が形成されている。シーリング構造９は、図１、図２に示すように、半導体素子基板１上の光素子２と電気機能素子３とを囲むように、四角い枠状（リング状）などの形状で作製され、その幅は、１０〜２００μｍ程度である。
【００４１】
最上層の配線層（図１の場合には、第３の配線層８）は、配線金属が露出しているが、必要であれば、配線金属表面の酸化等を防ぐために、Ａｕなど酸化しにくい金属で被覆しても良い。また、キャップ基板３１との接続を強化する目的で、シーリング構造９以外の場所に、キャップ基板３１側との接続用の第３の配線層を配置しても構わない。
【００４２】
光素子２上には、多層の配線層４，６，８と親和性の良いリフロー法を用いて、光素子２の真上に堆積された第１−第２の配線層間絶縁膜１０、第２−第３の配線層間絶縁膜１１を加工することによって、図１、図２に示すように、マイクロレンズ１２が光素子２を覆うように形成されている。マイクロレンズ１２は、直径１０〜５００μｍ、厚さ５〜１００μｍである。
【００４３】
キャップ基板３１は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶などの半導体からなっている。例えば、キャップ基板３１としてＳｉを用いる場合には、高周波損失の少ない高抵抗基板を用いることが望ましい。
【００４４】
キャップ基板３１の表面の外周部には、図１、図２に示すように、半導体素子基板１のシーリング構造９と鏡像対称な形状のシーリング構造３４が、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれか、または、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれかを含む合金などを用いた表面配線層３３を利用して形成されている。該シーリング構造３４を形成する表面配線層３３の上には、半導体素子基板１側と共晶合金接合するために共晶合金金属３２を堆積している。
【００４５】
共晶合金金属３２は、ＩｎＳｎ（共晶温度１１７℃）、ＳｎＢｉ（共晶温度１３９℃）、ＳｎＺｎ（共晶温度１９８℃）、ＳｎＡｕ（共晶温度２１７℃、２８０℃）、ＳｎＣｕ（共晶温度２２７℃）などのいずれかのうち、あるいは、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金を用いて形成されている。なお、ＳｎＡｕ（共晶温度２１７℃、２８０℃）は、特許第３６４００１７号公報「鉛フリーはんだバンプとその形成法」に記載されているものであっても構わない。
【００４６】
また、キャップ基板３１の表面配線層３３は、基板貫通ビア３５を通して、キャップ基板３１裏面側の裏面配線層３６と接続されている。この裏面配線層３６を通して、外部からの高周波信号の送受、直流バイアスの印加や、グランド電位の共通化などを行う。
【００４７】
また、裏面配線層３６には、ボンディング用のバンプ３７が形成され、プリント基板などの表面実装を可能にしている。バンプ３７も、共晶合金金属３２と同様、ＩｎＳｎ（共晶温度１１７℃）、ＳｎＢｉ（共晶温度１３９℃）、ＳｎＺｎ（共晶温度１９８℃）、ＳｎＡｕ（共晶温度２１７℃、２８０℃）、ＳｎＣｕ（共晶温度２２７℃）などのいずれかのうち、あるいは、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金を用いて形成されている。なお、ＳｎＡｕ（共晶温度２１７℃、２８０℃）は、特許第３６４００１７号公報「鉛フリーはんだバンプとその形成法」に記載されているものであっても構わない。
【００４８】
また、キャップ基板３１の裏面には、図１、図２に示すように、光ファイバ導入用に基板の結晶方位を利用してＶ字型のＶ字溝３９が設けられており、光ファイバのパッシブアライメントを可能にしている。
【００４９】
半導体素子基板１とキャップ基板３１とは、半導体素子基板１側のシーリング構造９とキャップ基板３１側のシーリング構造３４との部分で、それぞれのシーリング構造を形成している配線金属同士を、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕなどのいずれかのうち、または、これらのいずれかを含む共晶合金などのうち、共晶温度が３００℃以下の共晶合金金属３２を用いて、共晶合金接合することにより、光素子２、電気機能素子３周辺の気密性を確保している。
【００５０】
ここで、半導体素子基板１とキャップ基板３１との接合については、前述のような、共晶合金による接合を用いずに、「表面活性化による低エネルギー接合」（須賀 唯知、まてりあ、35（5）、476（1996））に記載されているような表面活性化接合（ＳＡＢ：Surface Activated Bonding）を用いることも可能である。
【００５１】
表面活性化接合の場合には、接合する２つの基板の互いに接合させる面に、真空中で、Ａｒイオンビームなどを照射してエッチングした後、活性化した金属同士(Ａｕ−Ａｕ，Ｃｕ−Ｃｕ，Ａｌ−Ａｌ，Ａｕ−Ｃｕなど)を直接接合させる。表面活性化接合を用いる場合には、キャップ基板３１のシーリング構造３４つまり表面配線層３３の上には、共晶合金金属３２を堆積する必要はない。
【００５２】
また、表面活性化接合を用いる場合、半導体素子基板１のシーリング構造９を構成する最上層の配線層（図１の場合、第３の配線層８）とキャップ基板３１のシーリング構造３４を構成する表面配線層３３とのそれぞれの材料を、同一の金属材料（Ａｕ，Ｃｕ，Ａｌ，Ｗなどのうち、同一の金属材料）を用いて形成し、同一の金属材料同士を接合することが望ましい。
【００５３】
（第２の実施形態）
次に、本発明に係る光半導体素子の実装構造の第２の実施形態について、図３を用いて説明する。図３は、本発明に係る光半導体素子の実装構造として第２の実施形態を例示する光半導体素子の断面構造を示す模式図である。
【００５４】
図３に示す光半導体素子の実装構造は、光素子２と電気機能素子３とが、それぞれ、別々の半導体基板上に作製されているという点で、第１の実施形態における図１、図２の半導体素子の実装構造とは異なった構造とされ、電気機能素子３を搭載する半導体素子基板１（第１の半導体基板）、光素子２を搭載する第２の半導体基板２１、キャップ基板３１の３枚の基板構成とされている。本第２の実施形態の実装構造は、光素子２と電気機能素子３との作製プロセスに互換性がない場合などに有効な実装構造である。
【００５５】
なお、半導体素子基板１（第１の半導体基板）および第２の半導体基板２１は、第１の実施形態における半導体素子基板１と同様、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶などからなっている。
【００５６】
図３に示す実装構造の場合、電気機能素子３については、第１の実施形態における図１の場合と同様、半導体素子基板１（第１の半導体基板）上に形成され、該半導体素子基板１上の外周部には、第１の配線層４、第２の配線層６、第３の配線層８と第１−第２の配線層間ビア５、第２−第３の配線層間ビア７とを用いて、気密封止のための金属のシーリング構造９を電気機能素子３を囲うように形成する。
【００５７】
また、半導体素子基板１（第１の半導体基板）の最上層の配線層（図３の場合には、第３の配線層８）についても、第１の実施形態における図１の場合と同様、配線金属が露出しているが、必要であれば、配線金属表面の酸化等を防ぐために、Ａｕなど酸化しにくい金属で被覆しても良い。
【００５８】
なお、キャップ基板３１も、第１の実施形態の図１と同様の構造であり、表面には、表面配線層３３を利用したシーリング構造３４が形成され、裏面側には、裏面配線層３６、バンプ３７が形成され、さらに、光ファイバ導入用のＶ字溝３９が穿設されている。
【００５９】
一方、光素子２は、第１の実施形態における図１の場合とは異なり、電気機能素子３が形成された半導体素子基板１（第１の半導体基板）上ではなく、半導体素子基板１とキャップ基板３１との間に介在する第２の半導体基板２１の裏面上（半導体素子基板１とは対向していなく、キャップ基板３１と対向している面上）に形成され、さらに、光素子２の配線に用いる裏面配線層絶縁膜２７を加工することによって、図３に示すように、図１、図２と同様のマイクロレンズ１２を形成している。
【００６０】
また、第２の半導体基板２１の表面（半導体素子基板１と対向している面）の外周部には、半導体素子基板１のシーリング構造９と鏡像対称な形状のシーリング構造２４が形成されている。第２の半導体基板２１のシーリング構造２４は、半導体素子基板１（第１の半導体基板）のシーリング構造９と同様、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれか、または、Ａｕ，Ｃｕ，Ａｌ，Ｗのいずれかを含む合金などを用いた表面配線層２３を用いて形成されている。該シーリング構造２４を形成する表面配線層２３の上には、半導体素子基板１（第１の半導体基板）側と共晶合金接合するために共晶合金金属２２を堆積している。
【００６１】
共晶合金金属２２は、ＩｎＳｎ（共晶温度１１７℃）、ＳｎＢｉ（共晶温度１３９℃）、ＳｎＺｎ（共晶温度１９８℃）、ＳｎＡｕ（共晶温度２１７℃、２８０℃）、ＳｎＣｕ（共晶温度２２７℃）などのいずれかのうち、あるいは、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金を用いて形成されている。なお、ＳｎＡｕ（共晶温度２１７℃、２８０℃）は、特許第３６４００１７号公報「鉛フリーはんだバンプとその形成法」に記載されているものであっても構わない。
【００６２】
また、半導体素子基板１（第１の半導体基板）と第２の半導体基板２１との接続を強化する目的で、半導体素子基板１（第１の半導体基板）のシーリング構造９および第２の半導体基板２１のシーリング構造２４以外のそれぞれの基板上の場所に、双方の接続用の第３の配線層や表面配線層を配置しても構わない。
【００６３】
また、第２の半導体基板２１の裏面（半導体素子基板１と対応していない反対側の面であって、キャップ基板３１と対向している面）の外周部には、半導体素子基板１（第1の半導体基板）と同様の形状のシーリング構造を形成する裏面配線層２５、つまり、第１の実施形態の図１と同様の形状（半導体素子基板１のシーリング構造９と鏡像対称な形状）からなるキャップ基板３１上のシーリング構造３４と鏡像対称な形状のシーリング構造を形成する裏面配線層２５が配置されており、該裏面配線層２５は、第２の半導体基板２１を貫通して設けられた基板貫通ビア２６によって表面配線層２３と接続されている。
【００６４】
電気機能素子３を形成した半導体素子基板１（第１の半導体基板）と対向して、光素子２を形成した第２の半導体基板２１の表面が配置され、半導体素子基板１（第１の半導体基板）の外周部のシーリング構造９と第２の半導体基板２１の表面の外周部のシーリング構造２４とが、第２の半導体基板２１の表面配線層２３上に堆積した共晶合金金属２２を用いた共晶合金接合により接合される。さらに、第２の半導体基板２１の裏面側の裏面配線層２５を用いて、半導体素子基板１（第１の半導体基板）と同様の形状に裏面外周部に形成された第２の半導体基板２１のシーリング構造と、第２の半導体基板２１の裏面側に対向して配置されて、第１の実施形態の図１と同様の形状（半導体素子基板１のシーリング構造９と鏡像対称な形状）つまり第２の半導体基板２１の裏面側のシーリング構造と鏡像対称な形状からなるキャップ基板３１の外周部のシーリング構造３４とが、キャップ基板３１のシーリング構造３４を形成する表面配線層３３上に堆積した共晶合金金属３２を用いた共晶合金接合により接合される。
【００６５】
本第２の実施形態においても、半導体素子基板１（第１の半導体基板）と第２の半導体基板２１とのシーリング構造同士の接合、第２の半導体基板２１とキャップ基板３１とのシーリング構造同士の接合を、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕなどのいずれかのうち、または、これらのいずれかを含む共晶合金などのうち、共晶温度が３００℃以下の共晶合金金属２２，３２を用いて、共晶合金接合することにより、チップレベルの大きさで、第１の実施形態の場合と同様の気密性を得ることが可能である。
【００６６】
ここで、半導体素子基板１（第１の半導体基板）と第２の半導体基板２１の表面側との接合、第２の半導体基板２１の裏面側とキャップ基板３１との接合は、第１の実施形態の場合と同様、共晶合金による接合を用いずに、表面活性化接合を用いることも可能である。
【００６７】
表面活性化接合を用いる場合、半導体素子基板１（第１の半導体基板）のシーリング構造と第２の半導体基板２１の表面のシーリング構造との接合、第２の半導体基板２１の裏面のシーリング構造とキャップ基板３１のシーリング構造との接合において、互いに接合するシーリング構造それぞれを形成する金属同士(Ａｕ−Ａｕ，Ｃｕ−Ｃｕ，Ａｌ−Ａｌ，Ａｕ−Ｃｕなど)を直接接合させるが、互いに接合するシーリング構造それぞれを形成する金属材料が、同一の金属材料（Ａｕ，Ｃｕ，Ａｌ，Ｗなどのうち、同一の金属材料）からなることが望ましい。
【００６８】
（第３の実施形態）
次に、本発明に係る光半導体素子の実装方法について、図１に示す光半導体素子の実装構造を製造する製造方法の一例を説明する。図４は、本発明に係る光半導体素子の実装方法に関する製造工程の一例を説明するための模式図であり、第１の実施形態における図１の光半導体素子の実装構造を製造する場合を例にとって示している。
【００６９】
まず、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、これらのいずれかを含む混晶などの半導体材料からなる半導体素子基板１を用意し、光素子２（受光素子や発光素子）、デジタル回路、アナログ回路、マイクロ波回路などの能動回路やキャパシタ、抵抗、インダクタなどからなる受動回路などの電気機能素子３（機能回路）を作製する。同時に、光素子２および電気機能素子３を作製する本工程で、光素子２および／または電気機能素子３用の配線層を用いて、キャップ基板３１側と接合するためのシーリング構造９を半導体素子基板１の外周側に作製する。該配線層に用いる配線金属や配線層間絶縁膜は、光素子２および電気機能素子３で用いるものと同一の材料である。
【００７０】
例えば、配線金属がＡｕ、配線層間絶縁膜がＢＣＢ（benzcyclobutene）の場合、図４（ａ）の第１の工程つまり機能素子および配線層作製工程に示すように、光素子２および電気機能素子３を作製した後の配線層作製工程として、Ａｕの第１の配線層４を、厚膜化が容易な電界メッキを用いて、例えば、厚さ１〜１０μｍで作製する。キャップ基板３１と接続するためのシーリング構造９も、光素子２および／または電気機能素子３の配線に用いる第１の配線層４を用いて、半導体素子基板１の外周部に、例えば、幅１００μｍで形成する。
【００７１】
さらに、ビアホール作製工程として、ＢＣＢを用いた第１−第２の配線層間絶縁膜１０を、第１の配線層４上に、例えば１〜１０μｍの厚さで、スピンコーティングした後、フッ素系の反応性イオンエッチングによって第１−第２の配線層間ビアホールを作製する。
【００７２】
次に、製作工程簡易化の観点から、第１−第２の配線層間ビアホールへ個別に金属を充填する（埋め込む）ことはしないで、第１−２の配線層間ビアホールへの金属充填つまり第１−２の配線層間ビア５の形成は、上層の配線層である第２の配線層６の形成と一括して行う。
【００７３】
しかる後、必要な配線層数分だけ、前述した配線層作製工程およびビアホール作製工程を、多層のシーリング構造９を作製するシーリング構造作製工程として繰り返す。図４の例においては、図１の光半導体素子の実装構造を製造する場合であり、３層の場合を示している。本工程においては、半導体素子基板１上に搭載した光素子２および電気機能素子３の配線に必要な複数の層からなる配線層、例えば、図４の場合、第１の配線層４、第２の配線層６、第３の配線層８の３層の配線層を形成するとともに、第１−第２の配線層間ビア５、第２−第３の配線層間ビア７を形成することによって、多層の配線層を利用したシーリング構造９が、半導体素子基板１の外周部に、少なくとも光素子２および電気機能素子３を囲うように、作製される。
【００７４】
さらに、図４（ａ）に示すように、最上層の第３の配線層８および第２−第３の配線層間絶縁膜１１の上にレジスト膜を堆積した後、フォトリソグラフィを用いて、光素子２の上に、光素子２を覆うようにマイクロレンズ１２を形成するための円筒状のフォトレジストパタンとしてマイクロレンズパタン１３ａを形成する。マイクロレンズパタン１３ａの厚さは、加工するマイクロレンズ１２の厚さの１〜２倍程度の厚さとする。
【００７５】
次に、図４（ｂ）の第２の工程つまりマイクロレンズパタン作製工程に示すように、半導体素子基板１を１５０〜２５０℃にベーク（焼成）して、フォトレジストのマイクロレンズパタン１３ａを流動させることによって、レンズ形状のフォトレジストパタンつまりマイクロレンズパタン１３ｂを作製する。
【００７６】
さらに、図４（ｃ）の第３の工程つまりマイクロレンズ作製工程に示すように、第２の工程で作製したフォトレジストパタンつまりマイクロレンズパタン１３ｂをマスクにして、フッ素系の反応性イオンエッチングを用いて、第１−第２の配線層間絶縁膜１０および第２−第３の配線層間絶縁膜１１に、フォトレジストパタンつまりマイクロレンズパタン１３ｂを転写して、マイクロレンズ１２を光素子２上に光素子２を覆うように形成する。
【００７７】
一方、キャップ基板３１側の作製は、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶などの半導体材料からなるキャップ基板３１を用意し、図１に示したように、該キャップ基板３１上に、半導体素子基板１のシーリング構造９と鏡像対称な形状のシーリング構造３４を、Ａｕなどの金属による表面配線層３３を用いて作製し、さらに、シーリング構造３４を形成する表面配線層３３の上に、接合金属として、共晶合金金属３２を堆積する。
【００７８】
共晶合金金属３２としては、共晶温度３００℃以下の共晶合金を用い、例えば、特許文献の特許第３６４００１７号公報「鉛フリーはんだバンプとその形成法」（石井他）に記載されているように、６．２μｍ厚さのＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）を用いる場合、電子ビーム蒸着装置を用いて、６００ｎｍのＳｎと２０ｎｍのＡｕを交互に１０層積層して形成する。
【００７９】
ここで、共晶合金金属３２は、キャップ基板３１の表面配線層３３側ではなく、半導体素子基板１の第３の配線層８側に形成しても構わない。
【００８０】
次に、キャップ基板３１の裏面から、キャップ基板３１を貫通するように、基板貫通ビア３５を作製する。例えば、キャップ基板３１がＧａＡｓ，ＩｎＰなどの半導体材料からなる場合には、塩素系の反応性イオンエッチングを用いて基板貫通ビアホールを貫通させる。しかる後、Ａｕなどの金属により、基板貫通ビアホールを充填して基板貫通ビア３５を作製する。
【００８１】
しかる後、基板貫通ビア３５の裏面側に裏面配線層３６（裏面電極）を作製するとともに、裏面配線層３６上に、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕなどのいずれかのうち、あるいは、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金を用いて、球体形状のバンプ３７を作製する。また、キャップ基板３１の裏面には、光ファイバ導入用のＶ字溝３９を、ウェットエッチングにより結晶方位に合わせて形成する。
【００８２】
最後に、半導体素子基板１のシーリング構造９とキャップ基板３１のシーリング構造３４とを合わせて、キャップ基板３１のシーリング構造３４を形成する表面配線層３３上に堆積した共晶合金金属３２の共晶温度以上の温度を用いて、例えば、ＳｎＡｕ（Ａｕ５％、共晶温度２１７℃）の共晶合金金属の場合には、例えば２２０℃の温度を用いて、互いに接合させることによって、半導体素子の実装構造が完成する。
【００８３】
なお、半導体素子基板１側のシーリング構造９とキャップ基板３１側のシーリング構造３４との共晶合金接合については、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕなどのいずれかのうち、または、これらのいずれかを含む共晶合金などのうち、共晶温度が３００℃以下の共晶合金金属３２を用いて、共晶合金接合すれば良い。
【００８４】
また、半導体素子基板１とキャップ基板３１との接合については、前述のような、共晶合金による接合を用いずに、「表面活性化による低エネルギー接合」（須賀、まてりあ、35（5）、476（1996））に記載されているような表面活性化接合（ＳＡＢ：Surface Activated Bonding）を用いることも可能である。
【００８５】
表面活性化接合の場合には、接合する２つの基板の互いに接合させる面に、真空中で、Ａｒイオンビームなどを照射してエッチングした後、活性化した金属同士を直接接合させる。また、表面活性化接合を用いる場合には、前述のように、半導体素子基板１上の第１の配線層４やキャップ基板３１上のシーリング構造３４を形成する表面配線層３３の上には、接合金属として、共晶合金金属３２を堆積する必要はない。
【００８６】
（本発明の作用効果）
以上説明したように、本発明の光半導体素子の実装構造および光半導体素子の実装方法を用いることによって、次のような作用効果を生じる。
【００８７】
（１）金属のシーリング構造を、半導体素子基板や第１、第２の半導体基板上の光素子や電気機能素子の配線に用いる配線層を流用して作製することによって、プロセス工程を増加させることなしに、光素子や電気機能素子を囲うシーリング構造を作製することができる。また、配線層数を増やし、シーリング構造を多層に積層することによって、深いキャビティ構造も作製することができる。
【００８８】
（２）キャップ基板と半導体基板と配線層とによって形成される狭いキャビティ内に光素子や電気機能素子を配置するので、光ファイバと光素子との光路を短くすることができ、光ファイバと光素子との良好な結合効率が得られる。
【００８９】
（３）さらには、（光素子の直上の多層または単層の配線用絶縁膜を利用して、）最小限のプロセス工程の追加によって、光素子の直上にマイクロレンズを作製することができるので、光ファイバと光素子とのさらに良好な結合効率を得ることができる。
【００９０】
（４）実装時におけるプロセス温度を３００℃以下に低く抑えているので、化合物半導体機能素子を用いる場合であっても、半導体機能素子の特性を損なうことなく、実装することが可能となる。
【図面の簡単な説明】
【００９１】
【図１】本発明に係る光半導体素子の実装構造として第１の実施形態を例示する光半導体素子の断面構造を示す模式図である。
【図２】図１に例示する光半導体素子の実装構造の斜視図である。
【図３】本発明に係る光半導体素子の実装構造として第２の実施形態を例示する光半導体素子の断面構造を示す模式図である。
【図４】本発明に係る光半導体素子の実装方法に関する製造工程の一例を説明するための模式図である。
【図５】従来の光半導体素子の実装構造の断面図である。
【符号の説明】
【００９２】
１…半導体素子基板（第１の半導体基板）、２…光素子（受光または発光素子）、３…電気機能素子、４…第１の配線層、５…第１−第２の配線層間ビア、６…第２の配線層、７…第２−第３の配線層間ビア、８…第３の配線層、９…シーリング構造、１０…第１−第２の配線層間絶縁膜、１１…第２−第３の配線層間絶縁膜、１２…マイクロレンズ、１３ａ…フォトレジストのマイクロレンズパタン、１３ｂ…フォトレジストのマイクロレンズパタン（熱処理後）、２１…第２の半導体基板、２２…共晶合金金属（第２の半導体基板共晶合金金属）、２３…表面配線層（第２の半導体基板表面配線層）、２４…シーリング構造（第２の半導体基板シーリング構造）、２５…裏面配線層（第２の半導体基板裏面配線層）、２６…基板貫通ビア（第２の半導体基板貫通ビア）、２７…裏面配線層絶縁膜（第２の半導体基板裏面配線層絶縁膜）、３１…キャップ基板、３２…共晶合金金属、３３…表面配線層（キャップ基板上配線層）、３４…シーリング構造（キャップ基板上シーリング構造）、３５…基板貫通ビア（キャップ基板貫通ビア）、３６…裏面配線層（キャップ基板裏面配線層）、３７…バンプ、３９…Ｖ字溝（光ファイバガイド溝）、４１…サブマウント、４２…レンズ、４３…金属キャップ、４４…金属ベース、４５…低融点ガラス、４６…リード電極、４７…ボンディングワイヤ。
【特許請求の範囲】
【請求項１】
マイクロレンズによって上部が覆われた光素子と、電気機能素子と、を搭載し、該光素子および／または該電気機能素子の配線層を利用して、外周部に、少なくとも該光素子と該電気機能素子とを囲うシーリング構造が作製された半導体素子基板を有し、かつ、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に作製され、光ファイバ導入用のＶ字溝が裏面に形成されたキャップ基板を有する光半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合することを特徴とする光半導体素子の実装構造。
【請求項２】
電気機能素子を搭載し、該電気機能素子の配線層を利用して、外周部に、少なくとも該電気機能素子を囲うシーリング構造が作製された第１の半導体基板を有し、かつ、マイクロレンズによって上部が覆われた光素子を搭載し、前記第１の半導体基板のシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に、また、前記第１の半導体基板のシーリング構造と同様の形状のシーリング構造が裏面の外周部にそれぞれ作製された第２の半導体基板を有し、かつ、前記第２の半導体基板の裏面側に形成されたシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に作製され、光ファイバ導入用のＶ字溝が裏面に形成されたキャップ基板を有する光半導体素子の実装構造において、前記第１の半導体基板のシーリング構造と前記第２の半導体基板の表面のシーリング構造とを、および、前記第２の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合することを特徴とする光半導体素子の実装構造。
【請求項３】
請求項１または２に記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とが、または、前記第１の半導体基板のシーリング構造と前記第２の半導体基板の表面のシーリング構造とがおよび前記第２の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とが、共晶合金接合により接合される場合、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金により接合されることを特徴とする半導体素子の実装構造。
【請求項４】
請求項１または２に記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とが、または、前記第１の半導体基板のシーリング構造と前記第２の半導体基板の表面のシーリング構造とがおよび前記第２の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とが、表面活性化接合により接合される場合、互いに接合するシーリング構造それぞれを形成する金属同士が接合されることを特徴とする半導体素子の実装構造。
【請求項５】
請求項１ないし４のいずれかに記載の光半導体素子の実装構造において、前記光素子の上部を覆う前記マイクロレンズは、前記電気機能素子および／または前記光素子の配線層を絶縁する配線層絶縁膜を利用して形成することを特徴とする光半導体素子の実装構造。
【請求項６】
請求項１ないし５のいずれかに記載の半導体素子の実装構造において、前記配線層を絶縁する配線層絶縁膜が、ポリイミド、ベンゾシクロブテン（benzcyclobutene：ＢＣＢ）、ポリシロキサン、パレリン（Parylene）、エポキシ樹脂のいずれかからなることを特徴とする半導体素子の実装構造。
【請求項７】
請求項１ないし６のいずれかに記載の光半導体素子の実装構造において、前記キャップ基板の裏面または前記第２の半導体基板の裏面に表面実装用のバンプが形成されていることを特徴とする光半導体素子の実装構造。
【請求項８】
請求項７に記載の光半導体素子の実装構造において、前記バンプが、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金からなることを特徴とする光半導体素子の実装構造。
【請求項９】
請求項１ないし８のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板、または、前記第１の半導体基板および前記第２の半導体基板が、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする光半導体素子の実装構造。
【請求項１０】
請求項１ないし９のいずれかに記載の光半導体素子の実装構造において、前記キャップ基板が、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする光半導体素子の実装構造。
【請求項１１】
半導体素子基板上に、光素子と電気機能素子とを作製する工程と、前記半導体素子基板の外周部に、該光素子と該電気機能素子とを囲うシーリング構造を、該光素子および／または該電気機能素子の配線に用いた配線層を利用して作製する工程と、前記シーリング構造を作製する工程を、必要な配線層数分繰り返し、前記半導体素子基板上の前記シーリング構造を多層に積層する工程と、前記光素子の上部を覆っている配線層絶縁膜をレンズ形状に加工する工程と、キャップ基板を用意し、該キャップ基板の表面に、前記半導体素子基板上の前記シーリング構造と鏡像対称な形状のシーリング構造を作製する工程と、前記キャップ基板の裏面に、光ファイバ導入用のＶ型溝を形成する工程と、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含むことを特徴とする光半導体素子の実装方法。
【請求項１２】
請求項１１に記載の光半導体素子の実装方法において、前記配線層絶縁膜をレンズ形状に加工する工程として、前記配線層絶縁膜上に堆積した円筒状のレジストパタンをベークすることによりレンズ形状に作製したフォトレジストパタンを、反応性イオンエッチングを用いて前記配線層絶縁膜に転写して、前記配線層絶縁膜をレンズ形状に加工することを特徴とする光半導体素子の実装方法。
【請求項１３】
請求項１１または１２に記載の光半導体素子の実装方法において、前記キャップ基板の裏面に作製した裏面配線層上に表面実装用のバンプを作製する工程をさらに有することを特徴とする光半導体素子の実装方法。
【請求項１】
マイクロレンズによって上部が覆われた光素子と、電気機能素子と、を搭載し、該光素子および／または該電気機能素子の配線層を利用して、外周部に、少なくとも該光素子と該電気機能素子とを囲うシーリング構造が作製された半導体素子基板を有し、かつ、前記半導体素子基板のシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に作製され、光ファイバ導入用のＶ字溝が裏面に形成されたキャップ基板を有する光半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合することを特徴とする光半導体素子の実装構造。
【請求項２】
電気機能素子を搭載し、該電気機能素子の配線層を利用して、外周部に、少なくとも該電気機能素子を囲うシーリング構造が作製された第１の半導体基板を有し、かつ、マイクロレンズによって上部が覆われた光素子を搭載し、前記第１の半導体基板のシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に、また、前記第１の半導体基板のシーリング構造と同様の形状のシーリング構造が裏面の外周部にそれぞれ作製された第２の半導体基板を有し、かつ、前記第２の半導体基板の裏面側に形成されたシーリング構造と鏡像対称な形状のシーリング構造が表面の外周部に作製され、光ファイバ導入用のＶ字溝が裏面に形成されたキャップ基板を有する光半導体素子の実装構造において、前記第１の半導体基板のシーリング構造と前記第２の半導体基板の表面のシーリング構造とを、および、前記第２の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合することを特徴とする光半導体素子の実装構造。
【請求項３】
請求項１または２に記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とが、または、前記第１の半導体基板のシーリング構造と前記第２の半導体基板の表面のシーリング構造とがおよび前記第２の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とが、共晶合金接合により接合される場合、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金により接合されることを特徴とする半導体素子の実装構造。
【請求項４】
請求項１または２に記載の半導体素子の実装構造において、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とが、または、前記第１の半導体基板のシーリング構造と前記第２の半導体基板の表面のシーリング構造とがおよび前記第２の半導体基板の裏面のシーリング構造と前記キャップ基板のシーリング構造とが、表面活性化接合により接合される場合、互いに接合するシーリング構造それぞれを形成する金属同士が接合されることを特徴とする半導体素子の実装構造。
【請求項５】
請求項１ないし４のいずれかに記載の光半導体素子の実装構造において、前記光素子の上部を覆う前記マイクロレンズは、前記電気機能素子および／または前記光素子の配線層を絶縁する配線層絶縁膜を利用して形成することを特徴とする光半導体素子の実装構造。
【請求項６】
請求項１ないし５のいずれかに記載の半導体素子の実装構造において、前記配線層を絶縁する配線層絶縁膜が、ポリイミド、ベンゾシクロブテン（benzcyclobutene：ＢＣＢ）、ポリシロキサン、パレリン（Parylene）、エポキシ樹脂のいずれかからなることを特徴とする半導体素子の実装構造。
【請求項７】
請求項１ないし６のいずれかに記載の光半導体素子の実装構造において、前記キャップ基板の裏面または前記第２の半導体基板の裏面に表面実装用のバンプが形成されていることを特徴とする光半導体素子の実装構造。
【請求項８】
請求項７に記載の光半導体素子の実装構造において、前記バンプが、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかのうち、または、ＩｎＳｎ、ＳｎＢｉ、ＳｎＺｎ、ＳｎＡｕ、ＳｎＣｕのいずれかを含む共晶合金のうち、共晶温度が３００℃以下の共晶合金からなることを特徴とする光半導体素子の実装構造。
【請求項９】
請求項１ないし８のいずれかに記載の半導体素子の実装構造において、前記半導体素子基板、または、前記第１の半導体基板および前記第２の半導体基板が、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする光半導体素子の実装構造。
【請求項１０】
請求項１ないし９のいずれかに記載の光半導体素子の実装構造において、前記キャップ基板が、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれか、または、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＩｎＳｂ，Ｓｉ，Ｇｅのいずれかを含む混晶からなることを特徴とする光半導体素子の実装構造。
【請求項１１】
半導体素子基板上に、光素子と電気機能素子とを作製する工程と、前記半導体素子基板の外周部に、該光素子と該電気機能素子とを囲うシーリング構造を、該光素子および／または該電気機能素子の配線に用いた配線層を利用して作製する工程と、前記シーリング構造を作製する工程を、必要な配線層数分繰り返し、前記半導体素子基板上の前記シーリング構造を多層に積層する工程と、前記光素子の上部を覆っている配線層絶縁膜をレンズ形状に加工する工程と、キャップ基板を用意し、該キャップ基板の表面に、前記半導体素子基板上の前記シーリング構造と鏡像対称な形状のシーリング構造を作製する工程と、前記キャップ基板の裏面に、光ファイバ導入用のＶ型溝を形成する工程と、前記半導体素子基板のシーリング構造と前記キャップ基板のシーリング構造とを、共晶合金接合または表面活性化接合を用いて接合する工程と、を少なくとも含むことを特徴とする光半導体素子の実装方法。
【請求項１２】
請求項１１に記載の光半導体素子の実装方法において、前記配線層絶縁膜をレンズ形状に加工する工程として、前記配線層絶縁膜上に堆積した円筒状のレジストパタンをベークすることによりレンズ形状に作製したフォトレジストパタンを、反応性イオンエッチングを用いて前記配線層絶縁膜に転写して、前記配線層絶縁膜をレンズ形状に加工することを特徴とする光半導体素子の実装方法。
【請求項１３】
請求項１１または１２に記載の光半導体素子の実装方法において、前記キャップ基板の裏面に作製した裏面配線層上に表面実装用のバンプを作製する工程をさらに有することを特徴とする光半導体素子の実装方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−２５２７７９（Ｐ２００９−２５２７７９Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−９４９５０（Ｐ２００８−９４９５０）
【出願日】平成２０年４月１日（２００８．４．１）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月１日（２００８．４．１）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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