光検出用のＰＩＮダイオード及び高速、高分解能画像検出
本発明は、光検出器及びＣＭＯＳ撮像装置に使用する高速かつ高効率のＰＩＮダイオードを提供するものである。ＰＩＮダイオードは、２つのシリコン酸化物のトンネル障壁層の間に配置された、真性Ｇｅ又は真性ＧｅＳｉなどの真性半導体材料の層を含む。２つのトンネル障壁層は、それら自体がｎ型シリコンの層とｐ型シリコンの層との間に配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光検出器及びＣＭＯＳ光撮像装置で使用するＰＩＮダイオードに関する。
【背景技術】
【０００２】
（可視部及び赤外部を包含する）マルチスペクトル光検出により、増加した情報量での目標識別が可能となる。例えば、軍事用途では、マルチスペクトル光検出器アレイを使用して、本物のミサイル弾頭を偽物と識別することができ、迎撃ミサイル弾頭を実際の標的の方へ誘導する支援を行うことができる。マルチスペクトル検出の原理は天体観測に広く使用されてきた。１つの利用可能な光検出機構として、逆バイアスをかけたＰＩＮダイオードにおける電子正孔の生成がある。
【０００３】
ＰＩＮダイオードベースの光検出器では、検出できる最長波長は、真性層に使用される真性半導体のバンドギャップにより決定される。真性層が光子を吸収するのに十分な厚さである限り、バンドギャップのエネルギーよりも高いエネルギーを有する光子が検出されることになる。光検出器を高速目標物の検出に使用するために、光検出器は高効率かつ高速な動作を行う必要がある。高速かつ高機能のデジタル信号処理回路を作製する場合、ＣＭＯＳチップ上に光検出器を集積するためには、グループIVベースの検出器が望ましい場合がある。Ｓｉチップ上に光検出器を構成する最近の手法では、Ｓｉ基板内に垂直に深く埋め込んだ厚いＳｉＰＩＮダイオードが一般に使用される。これらのＰＩＮダイオード光検出器では、真性層が十分な厚さである限り、効率を高く保持することができる。しかしながら、（正孔のドリフト速度が低いことに起因する）光子電流の収集はロングテール化するため、これらのＰＩＮダイオードの速度はかなり低い。
【０００４】
Ｇｅは、少なくとも２つの理由で光通信における光検出のための有望な材料である。第１に、Ｇｅの直接バンドギャップは０．８ｅＶであり、間接バンドギャップは０．６６ｅＶであるため、Ｇｅは広範囲にわたって高度に吸光性である。第２に、既存のＳｉ技術との互換性により、Ｇｅは、高品質のＣＭＯＳ互換の集積受光器に可能性を提供する。残念なことに、ＳｉとＧｅとの間の格子不整合が大きいため、Ｓｉ上にＧｅベースの高速光検出器を形成する方向への発展は非常に限定されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
Ｓｉ表面上のＧｅ量子ドットの成長を利用して光検出器を製作し、Ｓｉ膜とＧｅ量子ドットとの多くの交互層を作製するための何らかの研究がなされてきた。このような光検出器により吸収はいくらか増大するが、これらはＳｉＰＩＮダイオードよりも僅かな向上を示すものにすぎない。
【課題を解決するための手段】
【０００６】
本発明は、光検出器として、及びＣＭＯＳ撮像装置で使用される高速、高効率のＰＩＮダイオードを提供するものである。ＰＩＮダイオードは、シリコン酸化物の２つのトンネル障壁層間に配置された真性半導体材料の層を含む。２つのトンネル障壁層は、これら自体ｎ型シリコンの層とｐ型シリコンの層との間に配置される。
【０００７】
好ましい実施形態では、真性半導体材料は、単結晶ゲルマニウム（Ｇｅ）ナノ膜又はＧｅＳｉ合金ナノ膜であり、ｐ型及びｎ型シリコン（Ｓｉ）層は単結晶Ｓｉナノ膜である。Ｇｅ又はＧｅＳｉナノ膜は、約２０００ｎｍ以下の厚み（この厚みは、光検出器の速度と効率との間の妥協点に依存する）を有し、好ましくは約１０ｎｍ以下の厚みを有するシリコン酸化層により分離されて、ナノ膜のスタックを形成することが好ましい。
【０００８】
このナノ膜のスタックは、表面に非常に薄い酸化層を有する薄いシリコン層の上に薄い真性Ｇｅ層又はＧｅＳｉ層を転写することにより作製することができる。次に、単結晶Ｇｅ層又はＧｅＳｉ層上に、表面上に薄い酸化層を含む（第１の層とは異なるドーピング型を有する）第２の薄いシリコン層を転写することができる。或いは、スタック上に第２の薄いシリコン層を転写する前に、Ｓｉの薄層を成膜及び酸化させることにより、Ｇｅ層又はＧｅＳｉ層上に第２の酸化層を形成することができる。１つの実施形態では、Ｇｅナノ膜は、（埋め込み酸化層などの）下部犠牲層をエッチング除去することにより剥離されたＧｅオンインシュレータ基板の最上素子層である。別の実施形態では、Ｇｅオンインシュレータ基板のＧｅ素子層内に若干量のＳｉを組み込んでＧｅＳｉ合金層を形成し、その後、下部犠牲層をエッチング除去することによりこのＧｅＳｉ合金層が剥離される。剥離されたＧｅＳｉ又はＧｅナノ膜を、Ｓｉオンインシュレータ基板の酸化素子層の上に直接転写することができる。或いは、ホスト基板を使用して、剥離されたナノ膜を持ち上げ、転写することができる。
【０００９】
ｎ型及びｐ型シリコン層に電気的に結合された電極に接続された電源を使用して、ＰＩＮダイオードの両端に逆バイアスを与えることができ、これによりＰＩＮが光検出器として機能できるようになる。複数のこのような光検出器をアレイの形で配列して、光検出器アレイを提供することができる。光検出器アレイに結合されたＣＭＯＳ回路を使用して、ＣＭＯＳイメージセンサを提供することができる。
【００１０】
添付図面と併せて以下の詳細な記述を読むことにより、本発明のさらなる目的、特徴及び利点が明らかとなるであろう。
【図面の簡単な説明】
【００１１】
【図１】本発明による波長固有光検出器の断面図である。
【図２】本発明によるマルチスペクトル光検出器アレイの例示的なレイアウト図である。
【図３】図１の光検出器の概略平面図である。
【図４】本発明による光検出器の作製方法を示す概略図である。
【発明を実施するための形態】
【００１２】
本発明は、ＰＩＮダイオードを組み込む光検出器の速度及び効率の両方を向上させる構造のＰＩＮダイオードを提供する。このＰＩＮダイオードから作製した光検出器をシリコン加工技術に、及びデジタル撮像装置などのＣＭＯＳベースの装置に容易に一体化することができる。
【００１３】
図１に示すように、ＰＩＮダイオードは、ｎ型シリコン層１００と、ｎ型シリコン層の上層部に配置されたシリコン酸化物を含む第１のトンネル障壁層１０２と、第１のトンネル障壁層の上層部に配置された真性半導体材料の層１０４と、真性半導体材料の層の上層部に配置されたシリコン酸化物を備える第２のトンネル障壁層１０６と、第２のトンネル障壁層の上層部に配置されたｐ型シリコン層１０８とを含む。代表的な実施形態では、前述の層の各々は先行する層の上層部に、また、その先行する層と直接接触して配置される。
【００１４】
ＰＩＮダイオードは、ｎ型シリコン層に電気的に結合された第１の電極１１０及びｐ型シリコン層に電気的に結合された第２の電極１１２も含むことができる。第１及び第２の電極に電源が接続され、ＰＩＮダイオードの両端に逆バイアスが印加されると、ＰＩＮダイオードは光検出器として機能し、この場合、真性層に吸収された光子により荷電キャリア（すなわち電子及び正孔）が発生し、この荷電キャリアがそれぞれの電極に集められて光電流が発生する。真性層内で様々なエネルギーの光子により荷電キャリアが生成される場合、これらの荷電キャリアもまた様々なエネルギーを有することになる。シリコン酸化物トンネル障壁層は、真性半導体材料の伝導帯エネルギーよりも高い伝導帯エネルギーを有し、真性半導体材料の価電子帯エネルギーよりも低い価電子帯エネルギーを有する。エネルギー障壁は荷電キャリアのために存在する。しかしながら、両側のシリコン酸化物の厚みは非常に薄い。量子物理学に基づけば、十分な運動エネルギーを有する荷電キャリアの波動関数は、この薄いエネルギー障壁と重なることになる。この波動関数の重なりによって、酸化エネルギー障壁の反対側でも荷電キャリアを検出することができる。この現象はトンネリングとしてよく知られている。より高エネルギーのキャリアは、薄いエネルギー障壁を横切る確率がより高くなる。従って、トンネル障壁層により、十分な高エネルギーを有するこれらの電子及び正孔のみが障壁をトンネリング通過し、電極がこれらを収集できるようになる。これらのより高エネルギーを有するキャリアを選択することにより（トンネル障壁は、荷電キャリアのための高エネルギー通過フィルタのように機能する）、トンネル障壁層の使用によって光検出器の速度が向上する。
【００１５】
トンネル障壁層の導入で光検出器の速度は向上するが、「高速の」電子及び正孔のみが収集されることになるため、光電流の収集効率は必然的に犠牲となる。この理由で、Ｇｅ又はＧｅＳｉ真性層は、光子の吸収効率を（通常、シリコンに対して桁違いに）高め、光電流の発生効率を向上させ、この結果光検出器の感度を向上させるため有利である。Ｇｅは、より広範囲の波長に渡ってＳｉよりも光子吸収効率が非常に高いことが知られている。真性半導体材料は、好ましくは薄い、連続した、単結晶ナノ膜の形状である真性Ｇｅからなることが望ましい。
【００１６】
好ましい実施形態では、真性層は約２０００ｎｍ以下の厚みを有する。この実施形態は、真性層が約１０００ｎｍ以下の厚みを有する実施形態を含み、真性層が約５００ｎｍ以下の厚みを有する実施形態をさらに含み、真性層が約２００ｎｍ以下の厚みを有する実施形態をさらにまた含む。ｎ型及びｐ型シリコン層もまた非常に薄いことが望ましい。いくつかの実施形態では、シリコン層は約１０００ｎｍ以下の厚みを有する。この実施形態は、シリコン層が約５００ｎｍ以下の厚みを有する実施形態を含み、かつシリコン層が約２００ｎｍ以下の厚みを有する実施形態をさらに含む。ｎ型及びｐ型シリコン層を真性層から分離するシリコン酸化層は、通常約１０ｎｍ以下の厚みを有する。これは、シリコン酸化層が約５ｎｍ以下の厚みを有する実施形態を含み、シリコン酸化層が約２ｎｍ以下の厚みを有する実施形態をさらに含む。
【００１７】
図２に示すように、複数の光検出器２００をアレイの形で配列して光検出器アレイを構成することができ、またＣＭＯＳ回路を光検出器アレイに結合してＣＭＯＳイメージセンサを構成することができる。マルチスペクトル検出を実現するために、光検出器アレイの１又はそれ以上の様々な範囲の上に、異なる波長用の１又はそれ以上のフィルタ２０２を配置することができる。しかしながら、フィルタの使用は任意である。これらのフィルタは広く利用可能であり、提案する光検出器アレイに容易に実装することができる。様々な範囲から得たデジタルイメージング情報を、ＣＭＯＳデジタル回路を使用して同時に処理することができる。（Ｓｉ基板などの）ＰＩＮダイオードの下にある基板上、或いはｎ型及びｐ型Ｓｉ層上に、画像処理用のＣＭＯＳ回路を製作することができる。ＰＩＮダイオードで構成される光検出器アレイ及び光検出器アレイと共に使用するＣＭＯＳ回路は公知である。ＰＩＮダイオードのアレイ及びＰＩＮダイオードのアレイと共に使用するＣＭＯＳ回路についての適当なレイアウトの説明は、米国特許第６，８０９，３５８号及び第６，８３１，２６３号に記載されており、これらの特許の開示全体は引用により本明細書に組み入れられる。
【００１８】
図３は、図１のＰＩＮダイオード及びＣＭＯＳ回路３００を含むＣＭＯＳイメージセンサにおける単一ピクセルの平面図である。図３の実施形態では、絶縁体の層３０２が、ＰＩＮダイオードの周囲及びピクセルの周辺部に配置される。
【００１９】
図４は、本発明による高速かつ高効率のＣＭＯＳ互換光検出器の作製に使用することができる製造プロセスのフローを示す図である。この例示的なプロセスでは、Ｓｉ及びＧｅナノ膜が使用される。上部にＰＩＮダイオードを製作するベース基板は、シリコンハンドル層４０６上に支持された埋め込み酸化層４０４の上に薄いｎ型シリコン層４０２を含むＳｉオンインシュレータ基板４００である（ステップ（ａ）を参照）。シリコン層４０２は、表面上に薄い酸化層４０８を有する（ステップ（ｂ）を参照）。酸化層４０８は、自然酸化層であってもよく、或いは別個の酸化プロセスにより生成されたものであってもよい。シリコン層４０２は、図４に示すように、シリコンオンインシュレータウエハのテンプレート層である必要はない。代わりに、シリコン層４０２及びその酸化層４０８を別個の基板から予め製作し、転写することができる。Ｇｅ層の下の犠牲層を除去することによりＧｅオンインシュレータ基板から剥離されていた単結晶真性Ｇｅ層４１０が、シリコン酸化層４０８に転写され付着される。予め成膜したＳｉ層４１２と共にＧｅ層４１０を転写することができ、その後これが酸化されてシリコン酸化層４１４が形成される（ステップ（ｃ）及びステップ（ｄ）を参照）。次に、ｐ型シリコン層４１６がシリコン酸化層４１４に転写され付着される（ステップ（ｅ）を参照）。次に、メサ４１８が、層４１０、４１４及び４１６内にエッチングされ、電極４２０が、ｎ型シリコン層４０２及びｐ型シリコン層４１６上に堆積される。図１及び図３に示すように、ｐ型シリコン層上の電極は、光が通過するための中央開口部を定めることができる。電極形成は、表面安定化の後、ＰＥＣＶＤ酸化物或いは成膜された酸化物又は窒化物を用いて行うことができる。パッシベーションを使用する場合、メタルコンタクトのためのビアホールが望ましい。ｐ型シリコンの位置とｎ型シリコンの位置は換えることができる。
【００２０】
例えば図１及び図４に示すように、いくつか実施形態では、ＰＩＮダイオードは頑丈な半導体オンインシュレータ支持体上に作製される。しかしながら、他の実施形態では、ナノ膜のスタックを（プラスチックフィルムなどの）フレキシブル基板に転写して、柔軟性のある光検出器及び撮像装置を構成することができ、これによりＰＩＮダイオードの裏側からの光を結合できるようになる。球状に形成されたフレキシブル基板を使用した場合、人工眼球又は同様の装置を作製することができる。
【００２１】
図４でのステップ（ｃ）及び（ｅ）のナノ膜転写プロセスは下記のように実施される。真性層は、（埋め込み酸化層などの）犠牲層上に支持された単結晶Ｇｅ又はＧｅＳｉの薄層を含む素子基板から作製することができる。次に、犠牲層を除去（例えばエッチング）することにより、真性層が犠牲層から剥離され、剥離層が持ち上げられ、この剥離層が転写される。ホスト基板、又は転写終了後に低温加熱によって気化することができるテープに剥離層を接触させることにより、剥離層の持ち上げを行うことができ、そこに剥離層の上面が付着する。いくつかの実施形態では、ホスト基板自体がＰＩＮダイオードの一部を形成する。例えば、ホスト基板は、表面上に自然酸化物を含むｎドープされた又はｐドープされたシリコン層であってもよい。別の実施形態では、ホスト基板は、表面上に自然酸化物を含むｎドープされた又はｐドープされたシリコン層に転写される前に一時的な支持体を提供し、その上で剥離層が運ばれる。同様のプロセスを使用して、剥離ｎ型又はｐ型シリコン層を形成し、転写することができる。ホスト基板は、剥離層が付着する少なくとも１つの表面により一般に特徴付けられる。通常、ホスト基板は、剥離層の付着を促進するために接着性コーティングで被覆されることになる。
【００２２】
本開示においては、及び別途定めない限り、「１つの（英文不定冠詞）」は「１又はそれ以上」を意味するものとする。本明細書で引用した全ての特許、出願、参考文献及び出版物は、個別に引用により組み入れられた場合と同程度に、全体が引用により組み入れられる。
【００２３】
特定の実施形態に関連して本発明の原理を説明してきたが、これらの説明は一例として行ったものにすぎず、本発明の範囲を限定することを意図したものではないということを明確に理解されたい。
【符号の説明】
【００２４】
１００ ｎ型シリコン層
１０２ 第１のトンネル障壁層
１０４ 真性半導体材料の層
１０６ 第２のトンネル障壁層
１０８ ｐ型シリコン層
１１０ 第１の電極
１１２ 第２の電極
２０２ フィルタ
【図１−２】
【技術分野】
【０００１】
本発明は、光検出器及びＣＭＯＳ光撮像装置で使用するＰＩＮダイオードに関する。
【背景技術】
【０００２】
（可視部及び赤外部を包含する）マルチスペクトル光検出により、増加した情報量での目標識別が可能となる。例えば、軍事用途では、マルチスペクトル光検出器アレイを使用して、本物のミサイル弾頭を偽物と識別することができ、迎撃ミサイル弾頭を実際の標的の方へ誘導する支援を行うことができる。マルチスペクトル検出の原理は天体観測に広く使用されてきた。１つの利用可能な光検出機構として、逆バイアスをかけたＰＩＮダイオードにおける電子正孔の生成がある。
【０００３】
ＰＩＮダイオードベースの光検出器では、検出できる最長波長は、真性層に使用される真性半導体のバンドギャップにより決定される。真性層が光子を吸収するのに十分な厚さである限り、バンドギャップのエネルギーよりも高いエネルギーを有する光子が検出されることになる。光検出器を高速目標物の検出に使用するために、光検出器は高効率かつ高速な動作を行う必要がある。高速かつ高機能のデジタル信号処理回路を作製する場合、ＣＭＯＳチップ上に光検出器を集積するためには、グループIVベースの検出器が望ましい場合がある。Ｓｉチップ上に光検出器を構成する最近の手法では、Ｓｉ基板内に垂直に深く埋め込んだ厚いＳｉＰＩＮダイオードが一般に使用される。これらのＰＩＮダイオード光検出器では、真性層が十分な厚さである限り、効率を高く保持することができる。しかしながら、（正孔のドリフト速度が低いことに起因する）光子電流の収集はロングテール化するため、これらのＰＩＮダイオードの速度はかなり低い。
【０００４】
Ｇｅは、少なくとも２つの理由で光通信における光検出のための有望な材料である。第１に、Ｇｅの直接バンドギャップは０．８ｅＶであり、間接バンドギャップは０．６６ｅＶであるため、Ｇｅは広範囲にわたって高度に吸光性である。第２に、既存のＳｉ技術との互換性により、Ｇｅは、高品質のＣＭＯＳ互換の集積受光器に可能性を提供する。残念なことに、ＳｉとＧｅとの間の格子不整合が大きいため、Ｓｉ上にＧｅベースの高速光検出器を形成する方向への発展は非常に限定されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
Ｓｉ表面上のＧｅ量子ドットの成長を利用して光検出器を製作し、Ｓｉ膜とＧｅ量子ドットとの多くの交互層を作製するための何らかの研究がなされてきた。このような光検出器により吸収はいくらか増大するが、これらはＳｉＰＩＮダイオードよりも僅かな向上を示すものにすぎない。
【課題を解決するための手段】
【０００６】
本発明は、光検出器として、及びＣＭＯＳ撮像装置で使用される高速、高効率のＰＩＮダイオードを提供するものである。ＰＩＮダイオードは、シリコン酸化物の２つのトンネル障壁層間に配置された真性半導体材料の層を含む。２つのトンネル障壁層は、これら自体ｎ型シリコンの層とｐ型シリコンの層との間に配置される。
【０００７】
好ましい実施形態では、真性半導体材料は、単結晶ゲルマニウム（Ｇｅ）ナノ膜又はＧｅＳｉ合金ナノ膜であり、ｐ型及びｎ型シリコン（Ｓｉ）層は単結晶Ｓｉナノ膜である。Ｇｅ又はＧｅＳｉナノ膜は、約２０００ｎｍ以下の厚み（この厚みは、光検出器の速度と効率との間の妥協点に依存する）を有し、好ましくは約１０ｎｍ以下の厚みを有するシリコン酸化層により分離されて、ナノ膜のスタックを形成することが好ましい。
【０００８】
このナノ膜のスタックは、表面に非常に薄い酸化層を有する薄いシリコン層の上に薄い真性Ｇｅ層又はＧｅＳｉ層を転写することにより作製することができる。次に、単結晶Ｇｅ層又はＧｅＳｉ層上に、表面上に薄い酸化層を含む（第１の層とは異なるドーピング型を有する）第２の薄いシリコン層を転写することができる。或いは、スタック上に第２の薄いシリコン層を転写する前に、Ｓｉの薄層を成膜及び酸化させることにより、Ｇｅ層又はＧｅＳｉ層上に第２の酸化層を形成することができる。１つの実施形態では、Ｇｅナノ膜は、（埋め込み酸化層などの）下部犠牲層をエッチング除去することにより剥離されたＧｅオンインシュレータ基板の最上素子層である。別の実施形態では、Ｇｅオンインシュレータ基板のＧｅ素子層内に若干量のＳｉを組み込んでＧｅＳｉ合金層を形成し、その後、下部犠牲層をエッチング除去することによりこのＧｅＳｉ合金層が剥離される。剥離されたＧｅＳｉ又はＧｅナノ膜を、Ｓｉオンインシュレータ基板の酸化素子層の上に直接転写することができる。或いは、ホスト基板を使用して、剥離されたナノ膜を持ち上げ、転写することができる。
【０００９】
ｎ型及びｐ型シリコン層に電気的に結合された電極に接続された電源を使用して、ＰＩＮダイオードの両端に逆バイアスを与えることができ、これによりＰＩＮが光検出器として機能できるようになる。複数のこのような光検出器をアレイの形で配列して、光検出器アレイを提供することができる。光検出器アレイに結合されたＣＭＯＳ回路を使用して、ＣＭＯＳイメージセンサを提供することができる。
【００１０】
添付図面と併せて以下の詳細な記述を読むことにより、本発明のさらなる目的、特徴及び利点が明らかとなるであろう。
【図面の簡単な説明】
【００１１】
【図１】本発明による波長固有光検出器の断面図である。
【図２】本発明によるマルチスペクトル光検出器アレイの例示的なレイアウト図である。
【図３】図１の光検出器の概略平面図である。
【図４】本発明による光検出器の作製方法を示す概略図である。
【発明を実施するための形態】
【００１２】
本発明は、ＰＩＮダイオードを組み込む光検出器の速度及び効率の両方を向上させる構造のＰＩＮダイオードを提供する。このＰＩＮダイオードから作製した光検出器をシリコン加工技術に、及びデジタル撮像装置などのＣＭＯＳベースの装置に容易に一体化することができる。
【００１３】
図１に示すように、ＰＩＮダイオードは、ｎ型シリコン層１００と、ｎ型シリコン層の上層部に配置されたシリコン酸化物を含む第１のトンネル障壁層１０２と、第１のトンネル障壁層の上層部に配置された真性半導体材料の層１０４と、真性半導体材料の層の上層部に配置されたシリコン酸化物を備える第２のトンネル障壁層１０６と、第２のトンネル障壁層の上層部に配置されたｐ型シリコン層１０８とを含む。代表的な実施形態では、前述の層の各々は先行する層の上層部に、また、その先行する層と直接接触して配置される。
【００１４】
ＰＩＮダイオードは、ｎ型シリコン層に電気的に結合された第１の電極１１０及びｐ型シリコン層に電気的に結合された第２の電極１１２も含むことができる。第１及び第２の電極に電源が接続され、ＰＩＮダイオードの両端に逆バイアスが印加されると、ＰＩＮダイオードは光検出器として機能し、この場合、真性層に吸収された光子により荷電キャリア（すなわち電子及び正孔）が発生し、この荷電キャリアがそれぞれの電極に集められて光電流が発生する。真性層内で様々なエネルギーの光子により荷電キャリアが生成される場合、これらの荷電キャリアもまた様々なエネルギーを有することになる。シリコン酸化物トンネル障壁層は、真性半導体材料の伝導帯エネルギーよりも高い伝導帯エネルギーを有し、真性半導体材料の価電子帯エネルギーよりも低い価電子帯エネルギーを有する。エネルギー障壁は荷電キャリアのために存在する。しかしながら、両側のシリコン酸化物の厚みは非常に薄い。量子物理学に基づけば、十分な運動エネルギーを有する荷電キャリアの波動関数は、この薄いエネルギー障壁と重なることになる。この波動関数の重なりによって、酸化エネルギー障壁の反対側でも荷電キャリアを検出することができる。この現象はトンネリングとしてよく知られている。より高エネルギーのキャリアは、薄いエネルギー障壁を横切る確率がより高くなる。従って、トンネル障壁層により、十分な高エネルギーを有するこれらの電子及び正孔のみが障壁をトンネリング通過し、電極がこれらを収集できるようになる。これらのより高エネルギーを有するキャリアを選択することにより（トンネル障壁は、荷電キャリアのための高エネルギー通過フィルタのように機能する）、トンネル障壁層の使用によって光検出器の速度が向上する。
【００１５】
トンネル障壁層の導入で光検出器の速度は向上するが、「高速の」電子及び正孔のみが収集されることになるため、光電流の収集効率は必然的に犠牲となる。この理由で、Ｇｅ又はＧｅＳｉ真性層は、光子の吸収効率を（通常、シリコンに対して桁違いに）高め、光電流の発生効率を向上させ、この結果光検出器の感度を向上させるため有利である。Ｇｅは、より広範囲の波長に渡ってＳｉよりも光子吸収効率が非常に高いことが知られている。真性半導体材料は、好ましくは薄い、連続した、単結晶ナノ膜の形状である真性Ｇｅからなることが望ましい。
【００１６】
好ましい実施形態では、真性層は約２０００ｎｍ以下の厚みを有する。この実施形態は、真性層が約１０００ｎｍ以下の厚みを有する実施形態を含み、真性層が約５００ｎｍ以下の厚みを有する実施形態をさらに含み、真性層が約２００ｎｍ以下の厚みを有する実施形態をさらにまた含む。ｎ型及びｐ型シリコン層もまた非常に薄いことが望ましい。いくつかの実施形態では、シリコン層は約１０００ｎｍ以下の厚みを有する。この実施形態は、シリコン層が約５００ｎｍ以下の厚みを有する実施形態を含み、かつシリコン層が約２００ｎｍ以下の厚みを有する実施形態をさらに含む。ｎ型及びｐ型シリコン層を真性層から分離するシリコン酸化層は、通常約１０ｎｍ以下の厚みを有する。これは、シリコン酸化層が約５ｎｍ以下の厚みを有する実施形態を含み、シリコン酸化層が約２ｎｍ以下の厚みを有する実施形態をさらに含む。
【００１７】
図２に示すように、複数の光検出器２００をアレイの形で配列して光検出器アレイを構成することができ、またＣＭＯＳ回路を光検出器アレイに結合してＣＭＯＳイメージセンサを構成することができる。マルチスペクトル検出を実現するために、光検出器アレイの１又はそれ以上の様々な範囲の上に、異なる波長用の１又はそれ以上のフィルタ２０２を配置することができる。しかしながら、フィルタの使用は任意である。これらのフィルタは広く利用可能であり、提案する光検出器アレイに容易に実装することができる。様々な範囲から得たデジタルイメージング情報を、ＣＭＯＳデジタル回路を使用して同時に処理することができる。（Ｓｉ基板などの）ＰＩＮダイオードの下にある基板上、或いはｎ型及びｐ型Ｓｉ層上に、画像処理用のＣＭＯＳ回路を製作することができる。ＰＩＮダイオードで構成される光検出器アレイ及び光検出器アレイと共に使用するＣＭＯＳ回路は公知である。ＰＩＮダイオードのアレイ及びＰＩＮダイオードのアレイと共に使用するＣＭＯＳ回路についての適当なレイアウトの説明は、米国特許第６，８０９，３５８号及び第６，８３１，２６３号に記載されており、これらの特許の開示全体は引用により本明細書に組み入れられる。
【００１８】
図３は、図１のＰＩＮダイオード及びＣＭＯＳ回路３００を含むＣＭＯＳイメージセンサにおける単一ピクセルの平面図である。図３の実施形態では、絶縁体の層３０２が、ＰＩＮダイオードの周囲及びピクセルの周辺部に配置される。
【００１９】
図４は、本発明による高速かつ高効率のＣＭＯＳ互換光検出器の作製に使用することができる製造プロセスのフローを示す図である。この例示的なプロセスでは、Ｓｉ及びＧｅナノ膜が使用される。上部にＰＩＮダイオードを製作するベース基板は、シリコンハンドル層４０６上に支持された埋め込み酸化層４０４の上に薄いｎ型シリコン層４０２を含むＳｉオンインシュレータ基板４００である（ステップ（ａ）を参照）。シリコン層４０２は、表面上に薄い酸化層４０８を有する（ステップ（ｂ）を参照）。酸化層４０８は、自然酸化層であってもよく、或いは別個の酸化プロセスにより生成されたものであってもよい。シリコン層４０２は、図４に示すように、シリコンオンインシュレータウエハのテンプレート層である必要はない。代わりに、シリコン層４０２及びその酸化層４０８を別個の基板から予め製作し、転写することができる。Ｇｅ層の下の犠牲層を除去することによりＧｅオンインシュレータ基板から剥離されていた単結晶真性Ｇｅ層４１０が、シリコン酸化層４０８に転写され付着される。予め成膜したＳｉ層４１２と共にＧｅ層４１０を転写することができ、その後これが酸化されてシリコン酸化層４１４が形成される（ステップ（ｃ）及びステップ（ｄ）を参照）。次に、ｐ型シリコン層４１６がシリコン酸化層４１４に転写され付着される（ステップ（ｅ）を参照）。次に、メサ４１８が、層４１０、４１４及び４１６内にエッチングされ、電極４２０が、ｎ型シリコン層４０２及びｐ型シリコン層４１６上に堆積される。図１及び図３に示すように、ｐ型シリコン層上の電極は、光が通過するための中央開口部を定めることができる。電極形成は、表面安定化の後、ＰＥＣＶＤ酸化物或いは成膜された酸化物又は窒化物を用いて行うことができる。パッシベーションを使用する場合、メタルコンタクトのためのビアホールが望ましい。ｐ型シリコンの位置とｎ型シリコンの位置は換えることができる。
【００２０】
例えば図１及び図４に示すように、いくつか実施形態では、ＰＩＮダイオードは頑丈な半導体オンインシュレータ支持体上に作製される。しかしながら、他の実施形態では、ナノ膜のスタックを（プラスチックフィルムなどの）フレキシブル基板に転写して、柔軟性のある光検出器及び撮像装置を構成することができ、これによりＰＩＮダイオードの裏側からの光を結合できるようになる。球状に形成されたフレキシブル基板を使用した場合、人工眼球又は同様の装置を作製することができる。
【００２１】
図４でのステップ（ｃ）及び（ｅ）のナノ膜転写プロセスは下記のように実施される。真性層は、（埋め込み酸化層などの）犠牲層上に支持された単結晶Ｇｅ又はＧｅＳｉの薄層を含む素子基板から作製することができる。次に、犠牲層を除去（例えばエッチング）することにより、真性層が犠牲層から剥離され、剥離層が持ち上げられ、この剥離層が転写される。ホスト基板、又は転写終了後に低温加熱によって気化することができるテープに剥離層を接触させることにより、剥離層の持ち上げを行うことができ、そこに剥離層の上面が付着する。いくつかの実施形態では、ホスト基板自体がＰＩＮダイオードの一部を形成する。例えば、ホスト基板は、表面上に自然酸化物を含むｎドープされた又はｐドープされたシリコン層であってもよい。別の実施形態では、ホスト基板は、表面上に自然酸化物を含むｎドープされた又はｐドープされたシリコン層に転写される前に一時的な支持体を提供し、その上で剥離層が運ばれる。同様のプロセスを使用して、剥離ｎ型又はｐ型シリコン層を形成し、転写することができる。ホスト基板は、剥離層が付着する少なくとも１つの表面により一般に特徴付けられる。通常、ホスト基板は、剥離層の付着を促進するために接着性コーティングで被覆されることになる。
【００２２】
本開示においては、及び別途定めない限り、「１つの（英文不定冠詞）」は「１又はそれ以上」を意味するものとする。本明細書で引用した全ての特許、出願、参考文献及び出版物は、個別に引用により組み入れられた場合と同程度に、全体が引用により組み入れられる。
【００２３】
特定の実施形態に関連して本発明の原理を説明してきたが、これらの説明は一例として行ったものにすぎず、本発明の範囲を限定することを意図したものではないということを明確に理解されたい。
【符号の説明】
【００２４】
１００ ｎ型シリコン層
１０２ 第１のトンネル障壁層
１０４ 真性半導体材料の層
１０６ 第２のトンネル障壁層
１０８ ｐ型シリコン層
１１０ 第１の電極
１１２ 第２の電極
２０２ フィルタ
【図１−２】
【特許請求の範囲】
【請求項１】
（ａ）ｎ型シリコンの層と、
（ｂ）該ｎ型シリコンの層の上に配置されたシリコン酸化物の第１のトンネル障壁層と、
（ｃ）該第１のトンネル障壁層の上に配置された真性半導体材料の層と、
（ｄ）該真性半導体材料の層の上に配置されたシリコン酸化物の第２のトンネル障壁層と、
（ｅ）該第２のトンネル障壁層の上に配置されたｐ型シリコンの層と、
を具備することを特徴とするＰＩＮダイオード。
【請求項２】
前記ｎ型シリコンの層に電気的に結合した第１の電極と、
前記ｐ型シリコンの層に電気的に結合した第２の電極と、
をさらに具備する、請求項１に記載のＰＩＮダイオード。
【請求項３】
請求項２に記載のＰＩＮダイオードを具備し、
前記第１の電極及び前記第２の電極に接続され、前記ＰＩＮダイオードの両端に逆バイアスを印加するように構成された電圧源をさらに具備する、
ことを特徴とする光検出器。
【請求項４】
前記真性半導体材料の層が約２０００ｎｍ以下の厚さを有する、請求項１に記載のＰＩＮダイオード。
【請求項５】
前記真性半導体材料の層が約２００ｎｍ以下の厚さを有する、請求項１に記載のＰＩＮダイオード。
【請求項６】
前記真性半導体材料の層が真性ゲルマニウムの層である、請求項１に記載のＰＩＮダイオード。
【請求項７】
前記真性ゲルマニウムの層が約１０００ｎｍ以下の厚さを有する単結晶層である、請求項６に記載のＰＩＮダイオード。
【請求項８】
前記真性ゲルマニウムの層が約５００ｎｍ以下の厚さを有する単結晶層である、請求項６に記載のＰＩＮダイオード。
【請求項９】
前記ｎ型シリコンの層及び前記ｐ型シリコンの層が約１０００ｎｍ以下の厚さを有する単結晶層である、請求項６に記載のＰＩＮダイオード。
【請求項１０】
前記ｎ型シリコンの層及び前記ｐ型シリコンの層が約５００ｎｍ以下の厚さを有する単結晶層である、請求項６に記載のＰＩＮダイオード。
【請求項１１】
前記第１のトンネル障壁層及び前記第２のトンネル障壁層が約１０ｎｍ以下の厚さを有する、請求項７に記載のＰＩＮダイオード。
【請求項１２】
前記真性半導体材料の層が真性ゲルマニウムシリコン合金の層である、請求項１に記載のＰＩＮダイオード。
【請求項１３】
前記真性ゲルマニウムシリコン合金の層が約２０００ｎｍ以下の厚さを有する単結晶層である、請求項１２に記載のＰＩＮダイオード。
【請求項１４】
前記ｎ型シリコンの層及び前記ｐ型シリコンの層が約１０００ｎｍ以下の厚さを有する単結晶層である、請求項１２に記載のＰＩＮダイオード。
【請求項１５】
前記第１のトンネル障壁層及び前記第２のトンネル障壁層が約１０ｎｍ以下の厚さを有する、請求項１４に記載のＰＩＮダイオード。
【請求項１６】
請求項３に記載の光検出器を複数具備し、
該複数の光検出器をアレイ状に配置した、ことを特徴とする光検出器アレイ。
【請求項１７】
前記複数の光検出器のうちの１又はそれ以上の光検出器の上に配置された少なくとも１つの光学フィルタをさらに具備する、請求項１６に記載の光検出器アレイ。
【請求項１８】
請求項１６に記載の光検出器アレイを具備し、該光検出器アレイに結合されたＣＭＯＳ回路をさらに具備する、ことを特徴とするイメージセンサ。
【請求項１９】
（ａ）約１０００ｎｍ以下の厚さを有するｎ型シリコンの層と、
（ｂ）該ｎ型シリコンの層の上に配置されたシリコン酸化物の第１のトンネル障壁層と、
（ｃ）該第１のトンネル障壁層の上に配置された約２０００ｎｍ以下の厚さを有する単結晶真性ゲルマニウムの層と、
（ｄ）該真性ゲルマニウムの層の上に配置されたシリコン酸化物の第２のトンネル障壁層と、
（ｅ）該第２のトンネル障壁層の上に配置された約１０００ｎｍ以下の厚さを有するｐ型シリコンの層と、
を具備することを特徴とするＰＩＮダイオード。
【請求項２０】
前記ｎ型シリコンの層及び前記ｐ型シリコンの層が約５００ｎｍ以下の厚さを有し、前記単結晶真性ゲルマニウムの層が約２００ｎｍ以下の厚さを有する、請求項１９に記載のＰＩＮダイオード。
【請求項２１】
請求項１９に記載のＰＩＮダイオードを具備し、
第１の電極及び第２の電極に接続され前記ＰＩＮダイオードの両端に逆バイアスを印加するように構成された電圧源をさらに具備する、ことを特徴とする光検出器。
【請求項２２】
請求項２１に記載の光検出器を複数具備し、
複数の前記光検出器がアレイ状に配列された、ことを特徴とする光検出器アレイ。
【請求項２３】
前記複数の光検出器のうちの１又はそれ以上の光検出器の上に配置された少なくとも１つの光学フィルタをさらに具備する、請求項２２に記載の光検出器アレイ。
【請求項２４】
請求項２２に記載の光検出器アレイを具備し、
前記光検出器アレイに結合されたＣＭＯＳ回路をさらに具備する、イメージセンサ。
【請求項２５】
（ａ）約１０００ｎｍ以下の厚さを有するｎ型シリコンの層と、
（ｂ）該ｎ型シリコンの層の上に配置されたシリコン酸化物の第１のトンネル障壁層と、
（ｃ）該第１のトンネル障壁層の上に配置された約２０００ｎｍ以下の厚さを有する単結晶真性ゲルマニウムシリコン合金の層と、
（ｄ）該真性ゲルマニウムシリコン合金の層の上に配置されたシリコン酸化物の第２のトンネル障壁層と、
（ｅ）該第２のトンネル障壁層の上に配置された約１０００ｎｍ以下の厚さを有するｐ型シリコンの層と、
を具備することを特徴とするＰＩＮダイオード。
【請求項２６】
前記ｎ型シリコンの層及び前記ｐ型シリコンの層が約５００ｎｍ以下の厚さを有し、
前記単結晶真性ゲルマニウムシリコン合金の層が約２００ｎｍ以下の厚さを有する、
請求項２５に記載のＰＩＮダイオード。
【請求項２７】
請求項２５に記載のＰＩＮダイオードを具備し、
第１の電極及び第２の電極に接続され前記ＰＩＮダイオードの両端に逆バイアスを印加するように構成された電圧源をさらに具備する、ことを特徴とする光検出器。
【請求項２８】
請求項２７に記載の光検出器を複数具備し、
複数の前記光検出器がアレイ状に配列された、ことを特徴とする光検出器アレイ。
【請求項２９】
前記複数の光検出器のうちの１又はそれ以上の光検出器の上に配置された少なくとも１つの光学フィルタをさらに具備する、請求項２８に記載の光検出器アレイ。
【請求項３０】
請求項２８に記載の光検出器アレイを具備し、
該光検出器アレイに結合されたＣＭＯＳ回路をさらに具備する、ことを特徴とするイメージセンサ。
【請求項１】
（ａ）ｎ型シリコンの層と、
（ｂ）該ｎ型シリコンの層の上に配置されたシリコン酸化物の第１のトンネル障壁層と、
（ｃ）該第１のトンネル障壁層の上に配置された真性半導体材料の層と、
（ｄ）該真性半導体材料の層の上に配置されたシリコン酸化物の第２のトンネル障壁層と、
（ｅ）該第２のトンネル障壁層の上に配置されたｐ型シリコンの層と、
を具備することを特徴とするＰＩＮダイオード。
【請求項２】
前記ｎ型シリコンの層に電気的に結合した第１の電極と、
前記ｐ型シリコンの層に電気的に結合した第２の電極と、
をさらに具備する、請求項１に記載のＰＩＮダイオード。
【請求項３】
請求項２に記載のＰＩＮダイオードを具備し、
前記第１の電極及び前記第２の電極に接続され、前記ＰＩＮダイオードの両端に逆バイアスを印加するように構成された電圧源をさらに具備する、
ことを特徴とする光検出器。
【請求項４】
前記真性半導体材料の層が約２０００ｎｍ以下の厚さを有する、請求項１に記載のＰＩＮダイオード。
【請求項５】
前記真性半導体材料の層が約２００ｎｍ以下の厚さを有する、請求項１に記載のＰＩＮダイオード。
【請求項６】
前記真性半導体材料の層が真性ゲルマニウムの層である、請求項１に記載のＰＩＮダイオード。
【請求項７】
前記真性ゲルマニウムの層が約１０００ｎｍ以下の厚さを有する単結晶層である、請求項６に記載のＰＩＮダイオード。
【請求項８】
前記真性ゲルマニウムの層が約５００ｎｍ以下の厚さを有する単結晶層である、請求項６に記載のＰＩＮダイオード。
【請求項９】
前記ｎ型シリコンの層及び前記ｐ型シリコンの層が約１０００ｎｍ以下の厚さを有する単結晶層である、請求項６に記載のＰＩＮダイオード。
【請求項１０】
前記ｎ型シリコンの層及び前記ｐ型シリコンの層が約５００ｎｍ以下の厚さを有する単結晶層である、請求項６に記載のＰＩＮダイオード。
【請求項１１】
前記第１のトンネル障壁層及び前記第２のトンネル障壁層が約１０ｎｍ以下の厚さを有する、請求項７に記載のＰＩＮダイオード。
【請求項１２】
前記真性半導体材料の層が真性ゲルマニウムシリコン合金の層である、請求項１に記載のＰＩＮダイオード。
【請求項１３】
前記真性ゲルマニウムシリコン合金の層が約２０００ｎｍ以下の厚さを有する単結晶層である、請求項１２に記載のＰＩＮダイオード。
【請求項１４】
前記ｎ型シリコンの層及び前記ｐ型シリコンの層が約１０００ｎｍ以下の厚さを有する単結晶層である、請求項１２に記載のＰＩＮダイオード。
【請求項１５】
前記第１のトンネル障壁層及び前記第２のトンネル障壁層が約１０ｎｍ以下の厚さを有する、請求項１４に記載のＰＩＮダイオード。
【請求項１６】
請求項３に記載の光検出器を複数具備し、
該複数の光検出器をアレイ状に配置した、ことを特徴とする光検出器アレイ。
【請求項１７】
前記複数の光検出器のうちの１又はそれ以上の光検出器の上に配置された少なくとも１つの光学フィルタをさらに具備する、請求項１６に記載の光検出器アレイ。
【請求項１８】
請求項１６に記載の光検出器アレイを具備し、該光検出器アレイに結合されたＣＭＯＳ回路をさらに具備する、ことを特徴とするイメージセンサ。
【請求項１９】
（ａ）約１０００ｎｍ以下の厚さを有するｎ型シリコンの層と、
（ｂ）該ｎ型シリコンの層の上に配置されたシリコン酸化物の第１のトンネル障壁層と、
（ｃ）該第１のトンネル障壁層の上に配置された約２０００ｎｍ以下の厚さを有する単結晶真性ゲルマニウムの層と、
（ｄ）該真性ゲルマニウムの層の上に配置されたシリコン酸化物の第２のトンネル障壁層と、
（ｅ）該第２のトンネル障壁層の上に配置された約１０００ｎｍ以下の厚さを有するｐ型シリコンの層と、
を具備することを特徴とするＰＩＮダイオード。
【請求項２０】
前記ｎ型シリコンの層及び前記ｐ型シリコンの層が約５００ｎｍ以下の厚さを有し、前記単結晶真性ゲルマニウムの層が約２００ｎｍ以下の厚さを有する、請求項１９に記載のＰＩＮダイオード。
【請求項２１】
請求項１９に記載のＰＩＮダイオードを具備し、
第１の電極及び第２の電極に接続され前記ＰＩＮダイオードの両端に逆バイアスを印加するように構成された電圧源をさらに具備する、ことを特徴とする光検出器。
【請求項２２】
請求項２１に記載の光検出器を複数具備し、
複数の前記光検出器がアレイ状に配列された、ことを特徴とする光検出器アレイ。
【請求項２３】
前記複数の光検出器のうちの１又はそれ以上の光検出器の上に配置された少なくとも１つの光学フィルタをさらに具備する、請求項２２に記載の光検出器アレイ。
【請求項２４】
請求項２２に記載の光検出器アレイを具備し、
前記光検出器アレイに結合されたＣＭＯＳ回路をさらに具備する、イメージセンサ。
【請求項２５】
（ａ）約１０００ｎｍ以下の厚さを有するｎ型シリコンの層と、
（ｂ）該ｎ型シリコンの層の上に配置されたシリコン酸化物の第１のトンネル障壁層と、
（ｃ）該第１のトンネル障壁層の上に配置された約２０００ｎｍ以下の厚さを有する単結晶真性ゲルマニウムシリコン合金の層と、
（ｄ）該真性ゲルマニウムシリコン合金の層の上に配置されたシリコン酸化物の第２のトンネル障壁層と、
（ｅ）該第２のトンネル障壁層の上に配置された約１０００ｎｍ以下の厚さを有するｐ型シリコンの層と、
を具備することを特徴とするＰＩＮダイオード。
【請求項２６】
前記ｎ型シリコンの層及び前記ｐ型シリコンの層が約５００ｎｍ以下の厚さを有し、
前記単結晶真性ゲルマニウムシリコン合金の層が約２００ｎｍ以下の厚さを有する、
請求項２５に記載のＰＩＮダイオード。
【請求項２７】
請求項２５に記載のＰＩＮダイオードを具備し、
第１の電極及び第２の電極に接続され前記ＰＩＮダイオードの両端に逆バイアスを印加するように構成された電圧源をさらに具備する、ことを特徴とする光検出器。
【請求項２８】
請求項２７に記載の光検出器を複数具備し、
複数の前記光検出器がアレイ状に配列された、ことを特徴とする光検出器アレイ。
【請求項２９】
前記複数の光検出器のうちの１又はそれ以上の光検出器の上に配置された少なくとも１つの光学フィルタをさらに具備する、請求項２８に記載の光検出器アレイ。
【請求項３０】
請求項２８に記載の光検出器アレイを具備し、
該光検出器アレイに結合されたＣＭＯＳ回路をさらに具備する、ことを特徴とするイメージセンサ。
【図３】
【図４】
【図４】
【公表番号】特表２００９−５４０６１１（Ｐ２００９−５４０６１１Ａ）
【公表日】平成２１年１１月１９日（２００９．１１．１９）
【国際特許分類】
【出願番号】特願２００９−５１５５５０（Ｐ２００９−５１５５５０）
【出願日】平成１９年５月１５日（２００７．５．１５）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０６８９６２
【国際公開番号】ＷＯ２００７／１４６５３３
【国際公開日】平成１９年１２月２１日（２００７．１２．２１）
【出願人】（５００５１７２４８）ウイスコンシン アラムニ リサーチ ファンデーション (18)
【Ｆターム（参考）】
【公表日】平成２１年１１月１９日（２００９．１１．１９）
【国際特許分類】
【出願日】平成１９年５月１５日（２００７．５．１５）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０６８９６２
【国際公開番号】ＷＯ２００７／１４６５３３
【国際公開日】平成１９年１２月２１日（２００７．１２．２１）
【出願人】（５００５１７２４８）ウイスコンシン アラムニ リサーチ ファンデーション (18)
【Ｆターム（参考）】
[ Back to top ]