光電気混載基板および半導体装置
【課題】低減された製造コストで容易に製造でき、高速光通信をすることができる光電気混載基板を提供する。
【解決手段】本発明の光電気混載基板は、第1半導体回路と第1発光素子とが第1半導体基板に設けられ、第1半導体回路は、第1発光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第1発光素子は、第1電極、透光性を有する第2電極および第1電極と第2電極とに挟まれた担持体部を備え、前記担持体部は、透光性を有し、かつ、内部に発光体を有し、第1発光素子は、第1半導体回路が演算処理を行った信号を光出力することを特徴とする。
【解決手段】本発明の光電気混載基板は、第1半導体回路と第1発光素子とが第1半導体基板に設けられ、第1半導体回路は、第1発光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第1発光素子は、第1電極、透光性を有する第2電極および第1電極と第2電極とに挟まれた担持体部を備え、前記担持体部は、透光性を有し、かつ、内部に発光体を有し、第1発光素子は、第1半導体回路が演算処理を行った信号を光出力することを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、光電気混載基板および半導体装置に関する。
【背景技術】
【0002】
近年、情報通信技術及び情報処理技術の発達と共に、コンピュータや大容量交換機等の装置内の電子回路間を接続する電気配線が高密度化して、システムの大規模化及び高性能化を阻む要因となってきた。また、近年のLSIの著しい発達はLSIの入出力端子の高密度化とLSI内部における電気配線の高密度化をもたらし、性能向上の隘路となってきている。このような問題を解決するために、電子回路間を光で接続する光インターコネクション技術が注目されるようになってきた。
【0003】
光インターコネクション装置は、一般的に面発光半導体レーザ(VCSEL:Vertical Cavity Surface Emitting Laser)等の発光素子、前記発光素子を駆動するドライバIC、フォトダイオード等の受光素子および前記受光素子を駆動するレシーバICなどの部品をサブマウント基板上に2次元配置して構成されている。例えば、特許文献1や特許文献2に記載のように、フリップチップボンディングやワイヤボンディング等の手法によって、CPU回路やメモリ回路が搭載されたLSI回路と接続されている。
【0004】
例えば、一般的なVCSEL発光素子は、図20に示したように、GaAs等の化合物半導体を支持基板として使用し、その上に形成されたn型電極111、n型コンタクト層102、n型DBR層103、活性層104、p型DBR層105、p型コンタクト層108、p型電極110等から構成された構造を有している。
【0005】
また、例えば、フリップチップボンディングの手法によりVCSEL発光素子を搭載した光インターコネクション装置は、図21に示すように、VCSEL発光素子120とサブマウント基板125とがはんだバンプ122によって電気的に接続した構造を有している。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2009−21430号公報
【特許文献2】特開2007−59673号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかし、VCSEL発光素子は複雑な構造を有しているため、製品コストが高くなるという欠点がある。
また、フリップチップボンディングの手法によりVCSEL発光素子を搭載した従来の光インターコネクション装置は、一定の接続面積(例えば、数100um程度)が必要で、発光素子を高密度に実装することが困難である。更に、バンプ接続であるため、寄生インダクタンスや寄生容量が増加し、高速光通信が困難になる可能性がある。また、VCSEL発光素子を実装する際に静電気等の高電圧に晒される可能性もある。
本発明は、このような事情に鑑みてなされたものであり、低減された製造コストで容易に製造でき、高速光通信をすることができる光電気混載基板を提供する。
【課題を解決するための手段】
【0008】
本発明は、第1半導体回路と第1発光素子とが第1半導体基板に設けられ、第1半導体回路は、第1発光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第1発光素子は、第1電極、透光性を有する第2電極および第1電極と第2電極とに挟まれた担持体部を備え、前記担持体部は、透光性を有し、かつ、内部に発光体を有し、第1発光素子は、第1半導体回路が演算処理を行った信号を光出力することを特徴とする光電気混載基板を提供する。
【発明の効果】
【0009】
本発明によれば、シンプルな構造を有する発光素子を半導体回路と同一の半導体基板に設けるため、発光素子をフリップチップボンディングやワイヤボンディング等の手法によってサブマウント基板上に実装する工程を省略することができる。
また、本発明によれば、発光素子が、第1電極、発光体を内部に有する担持体部および第2電極からなるというシンプルな構造を有するため、発光素子を半導体基板に容易に設けることができる。
従って、本発明の光電気混載基板は、低減された製造コストで容易に製造できる。
さらに、本発明によれば、発光素子を半導体回路に隣接して設けることができるため、寄生インダクタンスや寄生容量を少なくすることができる。このことにより、本発明によれば、高速光通信を安定して行うことができる。
【図面の簡単な説明】
【0010】
【図1】(a)は本発明の一実施形態の光電気混載基板の概略平面図であり、(b)はその概略断面図であり、(c)その基板に含まれる第1発光素子の概略断面図である。
【図2】本発明の一実施形態の光電気混載基板の概略平面図である。
【図3】本発明の一実施形態の半導体装置の概略平面図である。
【図4】本発明の一実施形態の光電気混載基板の概略断面図である。
【図5】(a)(b)は、本実施形態の光電気混載基板の概略平面図である。
【図6】本発明の一実施形態の光電気混載基板の概略断面図である。
【図7】本発明の一実施形態の光電気混載基板に含まれる第1発光素子の概略断面図である。
【図8】図7に例示した第1電極に含まれるpn接合の近傍のバンド図である。
【図9】(a)は、本発明の一実施形態の光電気混載基板に含まれる第1発光素子であり凸部としてカーボンナノチューブなどを用いた第1発光素子の概略断面図である。(b)は、本発明の一実施形態の光電気混載基板に含まれる第1発光素子であり円錐形状の凸部を形成した第1発光素子の概略断面図である。(c)は、第1電極と第2電極の間に電圧を印加した場合の本発明の一実施形態の光電気混載基板に含まれる第1発光素子の概略断面図である。
【図10】本発明の一実施形態の光電気混載基板の概略断面図である。
【図11】本発明の一実施形態の半導体装置の概略断面図である。
【図12】本発明の一実施形態の光電気混載基板の製造方法の説明図である。
【図13】本発明の一実施形態の光電気混載基板の製造方法の説明図である。
【図14】EL実験で作成した発光素子の概略断面図である。
【図15】EL実験で作成した発光素子の発光スペクトルである。
【図16】種々の温度条件で作製した発光素子の発光スペクトルである。
【図17】種々のゲルマニウムイオン注入条件で作製した発光素子の発光スペクトルである。
【図18】(a)は、EL実験で作製した発光素子に含まれるシリコン酸化膜の各深さにおけるXPSスペクトルである。(b)は、EL実験で作製した発光素子に含まれるシリコン酸化膜の深さと、Ge、GeOまたはGeO2の割合との関係を示すグラフである。
【図19】EL実験で作製した発光素子に含まれるシリコン酸化膜の深さと、GeOまたはGeO2の割合との関係を示すグラフである。
【図20】従来のVCSEL発光素子の概略断面図である。
【図21】従来のVCSEL発光素子を搭載した光インターコネクション装置の概略断面図である。
【発明を実施するための形態】
【0011】
本発明の光電気混載基板は、第1半導体回路と第1発光素子とが第1半導体基板に設けられ、第1半導体回路は、第1発光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第1発光素子は、第1電極、透光性を有する第2電極および第1電極と第2電極とに挟まれた担持体部を備え、前記担持体部は、透光性を有し、かつ、内部に発光体を有し、第1発光素子は、第1半導体回路が演算処理を行った信号を光出力することを特徴とする。
【0012】
光電気混載基板とは、1つの基板に半導体回路と光素子が混載された基板をいう。
発光素子とは、電流を流すあるいは電圧を印加することにより発光する素子をいう。
受光素子とは、光を受光することにより起電力が生じる素子をいう。
【0013】
本発明の光電気混載基板において、前記発光体は、GeO及びGeO2を含む微粒子であることが好ましい。
このような構成によれば、第1発光素子に電圧を印加することにより、第1発光素子を発光させることができる。
本発明の光電気混載基板において、前記発光体は、前記発光体に含まれるGeOとGeO2の合計を100%としたときGeOを10%以上含むことが好ましい。
このような構成によれば、第1発光素子をより大きい輝度で発光させることができる。
【0014】
本発明の光電気混載基板において、第1発光素子は、340〜440nmの範囲内に発光波長のピークを有するエレクトロルミネッセンスを示すことが好ましい。
このような構成によれば、より高速の光通信をすることができる。
本発明の光電気混載基板において、前記発光体は、1nm以上20nm以下の最大粒径を有する微粒子であることが好ましい。
このような構成によれば、第1発光素子をより大きい輝度で発光させることができる。
【0015】
本発明の光電気混載基板において、第2電極は、波長300nm以上500nm以下の光の透過率が60%以上99.99%以下であることが好ましい。
このような構成によれば、発光体が発する光をより効率的に取り出すことができる。
本発明の光電気混載基板において、第1発光素子は、第1半導体回路に隣接して設けられることが好ましい。
このような構成によれば、寄生インダクタンスや寄生容量をより小さくすることができる。
【0016】
本発明の光電気混載基板において、第1半導体基板は、シリコン基板、ゲルマニウム基板、シリコンの化合物の基板またはゲルマニウムの化合物の基板であることが好ましい。
このような構成によれば、光電気混載基板をより容易に形成することができる。
本発明の光電気混載基板において、第1電極は、第1半導体基板の一部であり、かつn型不純物がドーピングされた部分であることが好ましい。
このような構成によれば、第1発光素子をより大きな輝度で発光させることができる。
【0017】
本発明の光電気混載基板において、第1電極は、p型半導体部およびn型半導体部を有し、かつ、前記担持体部と接する表面に前記p型半導体部および前記n型半導体部がpn接合する部分を有することが好ましい。
このような構成によれば、より低い電圧で第1発光素子を効率よく発光させることができる。
【0018】
本発明の光電気混載基板において、前記p型半導体部及び前記n型半導体部のうち少なくとも1つは、5×1018cm-3以上の不純物濃度を有することが好ましい。
このような構成によれば、より低い電圧で第1発光素子を効率よく発光させることができる。
本発明の光電気混載基板において、第1電極は前記担持体部と接する表面に複数の凸部を有し、前記凸部の上端と第2電極との間隔は、第1電極の前記凸部以外の部分と第2電極との間隔より狭いことが好ましい。
このような構成によれば、第1発光素子をむらなく発光させることができる。
【0019】
本発明の光電気混載基板において、第1電極の前記凸部以外の部分と第2電極との間隔は、前記凸部の上端と第2電極との間隔の1.1倍以上であることが好ましい。
このような構成によれば、第1発光素子をむらなく発光させることができる。
本発明の光電気混載基板において、前記凸部の上端と第2電極との間隔は、5nm以上100nm以下であることが好ましい。
このような構成によれば、第1発光素子をより低い印加電圧で発光させることができる。
【0020】
本発明の光電気混載基板において、前記凸部は、カーボンナノチューブあるいは円錐形状の金属又はシリコンからなることが好ましい。
このような構成によれば、第1電極が凸部を有する第1発光素子をより容易に形成することができる。
本発明の光電気混載基板において、隣接する2つの前記凸部は、10nm以上3μm以下の間隔を有することが好ましい。
このような構成によれば、第1発光素子をむらなく発光させることができる。
【0021】
本発明の光電気混載基板において、前記凸部は、頂点から遠ざかるほど傾斜がゆるくなった円錐形状であることが好ましい。
このような構成によれば、第1発光素子をより低い印加電圧で発光させることができる。
【0022】
本発明の光電気混載基板において、第1半導体基板に第4発光素子がさらに設けられることが好ましく、第4発光素子は、第1半導体回路と電気的に接続し、かつ、第1半導体回路が演算処理を行った信号を第1発光素子と異なる波長の光で光出力することが好ましい。
このような構成によれば、第1半導体回路が光出力することができる情報量をさらに大きくすることができる。
本発明の光電気混載基板において、第1半導体基板に第2半導体回路および第2受光素子がさらに設けられることが好ましく、第2半導体回路は、第2受光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第2受光素子は、第1発光素子が出力した光を光学的接続部を介して光入力することが好ましい。
このような構成によれば、第1半導体回路が演算処理を行った信号を第2半導体回路に伝送することができる。
【0023】
本発明の光電気混載基板において、第1半導体基板に第2発光素子および第1受光素子がさらに設けられることが好ましく、第2発光素子は、第2半導体回路と電気的に接続し、かつ、第2半導体回路が演算処理を行った信号を光出力し、第1受光素子は、第1半導体回路と電気的に接続し、かつ、第2発光素子が出力した光を光学的接続部を介して光入力することが好ましい。
このような構成によれば、第1半導体回路と第2半導体回路が双方向の光通信を行うことができる。
【0024】
また、本発明は、本発明の光電気混載基板と、第2半導体基板とを備え、第2半導体基板に第3半導体回路と第3受光素子とが設けられ、第3半導体回路は、第3受光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第3受光素子は、第1発光素子が出力した光を光入力する半導体装置も提供する。
本発明の半導体装置によれば、第1半導体回路が演算処理を行った信号を第2半導体基板に形成された第3半導体回路に伝送することができる。
【0025】
本発明の半導体装置において、第1半導体基板に第1受光素子がさらに設けられることが好ましく、第2半導体基板に第3発光素子がさらに設けられることが好ましく、第3発光素子は、第3半導体回路と電気的に接続し、かつ、第3半導体回路が演算処理を行った信号を光出力し、第1受光素子は、第1半導体回路と電気的に接続し、かつ、第3発光素子が出力した光を光入力することが好ましい。
このような構成によれば、第1半導体基板に設けられた第1半導体回路と第2半導体基板に設けられた第3半導体基板が双方向の光通信を行うことができる。
本発明の半導体装置において、第1発光素子と第3受光素子とが対向して配置され、第3発光素子と第1受光素子とが対向して配置されることが好ましい。
このような構成によれば、光導波路を省略して第1半導体回路と第2半導体回路とを双方向に光通信させることができる。
【0026】
以下、本発明の一実施形態を図面を用いて説明する。図面や以下の記述中で示す構成は、例示であって、本発明の範囲は、図面や以下の記述中で示すものに限定されない。
【0027】
光電気混載基板および半導体装置の構成
図1および図2は本発明の一実施形態の光電気混載基板の概略平面図などである。また、図3は、本発明の一実施形態の半導体装置の概略平面図である。
【0028】
本実施形態の光電気混載基板11は、第1半導体回路1と第1発光素子3とが第1半導体基板6に設けられ、第1半導体回路1は、第1発光素子3と電気的に接続し、かつ、信号の演算処理を行う回路であり、第1発光素子3は、第1電極8、透光性を有する第2電極10および第1電極8と第2電極10とに挟まれた担持体部9を備え、担持体部9は、透光性を有し、かつ、内部に発光体7を有し、第1発光素子3は、第1半導体回路1が演算処理を行った信号を光出力することを特徴とする。
また、本実施形態の光電気混載基板11は、第1受光素子5、第2半導体回路31、第2発光素子33、第2受光素子35、第4発光素子43、光学的接続部45をさらに有してもよい。
【0029】
本実施形態の半導体装置60は、本実施形態の光電気混載基板11と、第2半導体基板56とを備え、第2半導体基板56に第3半導体回路51と第3受光素子55とが設けられ、第3半導体回路51は、第3受光素子55と電気的に接続し、かつ、信号の演算処理を行う回路であり、第3受光素子55は、第1発光素子3が出力した光を光入力する。
また、第2半導体基板56は、第3発光素子53をさらに有してもよい。
以下、本実施形態の光電気混載基板11および本実施形態の半導体装置60について説明する。
【0030】
1.第1半導体基板
第1半導体基板6は、第1発光素子3と第1半導体回路1を設けることができる半導体の基板であれば特に限定されないが、例えば、シリコン基板、ゲルマニウム基板、シリコンの化合物の基板またはゲルマニウムの化合物の基板である。また、第1半導体基板6はn型不純物またはp型不純物が添加された不純物半導体基板であってもよい。さらに第1半導体基板6は、SiO2基板などの上にシリコン層やゲルマニウム層を形成したものでもよく、Si基板などの上にSiO2などの絶縁体層を形成し、その上にシリコン層やゲルマニウム層を形成したものでもよい。例えば、第1半導体基板6がSOI(Silicon On Insulator)基板の場合、結晶シリコン基板上に第1発光素子3を形成してもよいし、または、CVD法等を用いてSiO2などの絶縁体層の上にアモルファスシリコンを形成し、その上に第1発光素子3を形成してもよい。
従来CMOS回路をはじめとした半導体回路はIV族元素材料からなる基板に作製されているからである。
【0031】
2.第1半導体回路
第1半導体回路1は、第1半導体基板6に設けられ、第1発光素子3と電気的に接続し、信号の演算処理を行う回路であれば特に限定されない。例えば、第1半導体回路1は、複数のトランジスタなどから構成された半導体回路である。また、例えば、半導体集積回路である。また、第1発光素子3が半導体集積回路に組み込まれている場合、第1半導体回路は、半導体集積回路の第1発光素子3以外の部分であってもよい。
【0032】
図4は、本発明の一実施形態の光電気混載基板の概略断面図である。この光電気混載基板では、n型不純物が添加された半導体基板6にCMOS回路を形成するn型トランジスタとp型トランジスタ、および第1発光素子が同一半導体基板の形成されている。より具体的には、第1半導体基板6に含まれるn型領域上にp型トランジスタ65が形成され、第1半導体基板6に形成したp型ウェル24上にn型トランジスタ66が形成されている。p型トランジスタ65はゲート絶縁膜25およびゲート電極21およびp型のソース領域16、ドレイン領域17から構成されている。n型トランジスタ66はゲート絶縁膜25およびゲート電極21およびソース領域16、ドレイン領域17から構成されている。
【0033】
これらのトランジスタは、ゲート電極21に印加された電圧が誘起した反転キャリアがドレイン電圧に引き寄せられることによって駆動する。ここでは、トランジスタとして反転キャリアのみが移動するMOS電界効果型トランジスタ(MOSFET)を例示しているが、電子およびホールが移動するバイポーラトランジスタでも良い。
【0034】
p型トランジスタ65のチャネル濃度は、半導体基板6のn型領域にさらにn型ウェルを形成して所望のトランジスタの閾値を得ることが可能である。また、p型およびn型トランジスタのソース・ドレイン領域近傍にはハロー領域やエクステンション領域を形成して、短チャネル効果の抑制やソース・ドレイン領域の低抵抗化を行ってもよい。
【0035】
3.第1発光素子
第1発光素子3は、第1半導体基板6に設けられ、第1電極8、第2電極10および第1電極8と第2電極10とに挟まれ内部に発光体7を有する担持体部9を備える素子である。また、第1発光素子3は、第1半導体回路1が演算処理を行った信号を光出力する。さらに第1発光素子3は、第1電極8と第2電極10との間に電圧を印加することにより発光させることができる。
【0036】
また、第1発光素子3は、第1半導体基板6に複数設けられ、そのうち1つ以上は、第2電極10の上に蛍光体を含む層を形成することにより、発光の波長を変換した発光素子であってもよい。
【0037】
第1発光素子3は、図1(c)に示すように第1電極8と第2電極10との間に、発光体7を含有する担持体部9が挟まれた構造をしている。また、図4に示すように第1発光素子の上部には発光窓63が開けられてもよく、発光を外部に取り出すことが可能となっている。発光窓63には、発光体7の発する光の波長の透過率が大きい材質を選択することが望ましい。ここで、発光体7はGeOおよびGeO2を含む微粒子であることが望ましい。
【0038】
第1発光素子3はトランジスタが作製されている第1半導体基板6と同一基板に作製することが可能であるため、ワイヤボンディングやフリップチップボンディングのような従来技術を用いたときに引き起こされる寄生容量や寄生インダクタンスの増大を招かない。また、第1発光素子3はトランジスタと同時に作製することが可能であるため、ワイヤボンディングやフリップチップボンディングの際に引き起こされていた静電気等に晒される心配がない。
【0039】
なお、図4ではn型トランジスタ66およびp型トランジスタ65および第1発光素子3がそれぞれ1素子ずつ形成されているが、n型トランジスタ66およびp型トランジスタ65を複数形成し、CMOS回路を形成し、また、第1発光素子3を複数配置して発光アレイを形成し、それらを電気的でつなぐことも可能である。電気的配線は、最も単純にはソース電極20、ゲート電極21、ドレイン電極22および電極62を接続することで形成することが可能であり、用途に応じてソース電極20などの上部にさらに層間膜を形成して、より上層の配線層で接続することが可能である。これらの構成により、第1半導体回路1の演算結果を第1発光素子3により光出力することが可能となる。
また、シリコン基板上に発光素子を形成することが可能となった点が本発明に至った重要な点である。
【0040】
図5(a)および図5(b)は、本実施形態の光電気混載基板の概略平面図である。図5(a)、図5(b)に記載された発光素子57の1つが第1発光素子3である。また、他の発光素子57は第1発光素子3の上部に蛍光体を含む層を形成したものでもよい。このことにより、上部に蛍光体を含む層を形成していない第1発光素子3と異なる波長で光出力をすることができ、光出力することができる情報量を大きくすることができる。さらに他の発光素子57は、第4発光素子とすることもできる。このことにより、さらに、異なる波長で光出力をすることができ、光出力することができる情報量をさらに大きくすることができる。
【0041】
第1発光素子3は、第1半導体回路1に隣接しても受けてもよい。例えば、図5(a)のように第1発光素子3を設けることができる。このことにより、光電気混載基板11内に、第1半導体回路1と第1発光素子3とを寄生容量や寄生インダクタンスが小さくなるように配置することが可能である。
つまり、従来技術においては、電気演算回路を構成するICチップと発光素子アレイが別々に配置されているため、ボンディング面積の制約や寄生容量や寄生インダクタンスが増大してしまう。本実施形態の光電気混載基板11においては、同一基板上にCMOS回路をはじめとする半導体回路と発光素子を作製することが可能であるため、最小限の寄生容量や寄生インダクタンスの状態で任意の場所に発光素子および受光素子を配置することが可能となる。
【0042】
また、符号化回路58を第1発光素子3と第1半導体回路との間に設けることもできる。例えば、図5(b)のように符号化回路58を設けることができる。このことにより、第1半導体回路1が演算処理を行った信号を第1発光素子3が光出力することができる。なお、符号化回路58は第1半導体回路1に含まれてもよい。
【0043】
4.第1電極
第1電極8は、第1発光素子3を構成する電極であり、担持体部9に電圧を印加することができる電極であれば特に限定されない。例えば、AlやCuなどの金属膜でもよく、p型半導体やn型半導体などの半導体でもよい。また、第1電極8は、半導体基板6が図4に例示したように、n型不純物が添加された半導体基板6の場合、第1電極8と半導体基板6は同一であってもよい。この場合、第1電極8を形成する工程を省略することができるからである。
【0044】
また、第1電極8は、n型不純物が添加された半導体からなってもよい。実験により、第1発光素子3においてはp型半導体よりもn型半導体の方が発光強度が強いという結果を得ているためである。
【0045】
また、第1電極8は、p型半導体部およびn型半導体部を有し、かつ、担持体部9と接する表面に前記p型半導体部および前記n型半導体部がpn接合する部分を有してもよい。この構成により、FNトンネリングを利用した発光素子に比べより低い電圧で第1発光素子3を効率よく発光させることができる。以下にこの構成の第1発光素子3について図面を用いて説明する。
図6は、本発明の一実施形態の光電気混載基板の概略断面図であり、図7は、本発明の一実施形態の光電気混載基板に含まれる第1発光素子の概略断面図である。なお図6、7に例示した第1電極8は、p型半導体部71とn型半導体部72が設けられている(図6に例示した光電気混載基板の場合、p型ウェル24がp型半導体部71であり、n型半導体基板6の一部がn型半導体部72である)。また、図8は、図7に例示した第1電極8に含まれるpn接合の近傍のバンド図である。
【0046】
図7に示すように、第1電極8に含まれるp型半導体部71に負の電圧、第1電極8に含まれるn型半導体部72にGND電圧を印加すると、逆バイアスとなり、その電位差が低い場合には、p型半導体部71とn型半導体部72の間では電流は流れない。p型半導体部71にある程度高い負の電圧を印加すると、第1電極8に含まれるpn接合の近傍のエネルギーバンドは、図8のようになる。このような場合、pn接合部にかかる電界が高くなるため、p型半導体部71の価電子帯の電子がn型半導体部72の伝導帯に流れるトンネル電流が発生する。このp型半導体部71の価電子帯からn型半導体部72の伝導帯に流れる電子は、p型半導体部71とn型半導体部72との間の電界又はp型半導体部71と正の電圧に印加された第2電極10の間の電界により加速され、格子原子に衝突し、ホットエレクトロンとホットホールのペアを生じさせると考えられる。このホットエレクトロンの一部がp型半導体部71と第2電極10またはn型半導体部72と第2電極10の間の電界により加速され、担持体部9に供給されると考えられる。このホットエレクトロンが担持体部9の内部の発光体7と相互作用し、発光体7のエネルギー準位を励起し、発光体7を発光させることができると考えられる。
【0047】
この第1発光素子3を発光させるためには、トンネル電流が生じることができる電界をp型半導体部71とn型半導体部72の間に印加することと、発生したホットエレクトロンを担持体部9に供給することができる電界をp型半導体部71と第2電極10間またはn型半導体部72と第2電極10の間に印加することが必要である。このp型半導体部71と第2電極10の間またはn型半導体部72と第2電極10の間に印加する電界は、FNトンネリングにより担持体部9の伝導帯に電子を供給できる電界よりも小さい電界である。このことにより、pn接合を利用する担持体部9への電子注入効率はFNトンネリングを利用した場合に比べ高くなる。また、pn接合を有する第1発光素子3の担持体部9への電子注入効率とFNトンネリングを利用した発光素子の担持体部9へ電子注入効率の比は、実験結果から、およそ7:1と算出された。従って、第1電極8がpn接合を有する第1発光素子3は、FNトンネリングを利用した発光素子に比べより低い電圧で発光素子を効率よく発光させることができる。
【0048】
また、第1電極8がpn接合を有する第1発光素子3とFNトンネリングを利用した発光素子に同じ電圧を印加した場合、第1電極8がpn接合を有する第1発光素子3の方が輝度が大きくなる。また、第1電極8がpn接合を有する第1発光素子3では、担持体部9の一箇所に電界が集中し素子全体が破壊してしまうという問題は生じない。
さらには、FNトンネリングを利用した電子注入方法では、ホットエレクトロンの発生箇所および加速箇所が担持体部9であるため、発光に必要な電圧を印加したとき、担持体部9には多大なダメージが入るのに対し、pn接合を利用した電子注入方法によると、ホットエレクトロンの発生箇所はpn接合であって、また、加速箇所は担持体部9であり、分かれているために、高電界が印加される担持体部9へのダメージが小さいという利点がある。
【0049】
また、FNトンネリングを利用した発光素子では、電極間の電界が最も大きい箇所で強く発光が生じ、電極間の電界が小さい箇所ではほとんど発光しないため発光のむらが生じる。従って、担持体部9の膜厚ばらつきが発光むらに直接影響してしまう。
一方で、pn接合を有する第1発光素子3では、第1電極8内のpn接合近傍で発生したホットエレクトロンが発光体7に衝突することにより発光体7を発光させると考えられる。本方法で発生したホットエレクトロンのエネルギーは、p型半導体部71と第2電極10またはn型半導体部72と第2電極10の間に印加された電界によって決まり、担持体部9の膜厚ばらつきと無関係にホットエレクトロンの得るエネルギーが決まる。従って、担持体部9の膜厚の影響は小さいため、発光むらを小さく抑えることが可能である。
【0050】
p型半導体部71及びn型半導体部72が形成するpn接合は、担持体部9と接する第1電極8の表面に一定の間隔で形成されてもよい。また、p型半導体部71及びn型半導体部72が形成するpn接合は、担持体部9と接する第1電極8の表面に均一に形成されてもよい。このことにより第1発光素子3をむらなく発光させることができる。
例えば、第1電極8は、n型シリコン基板に櫛型のp型シリコン領域を形成してもよく、また、n型シリコン基板に井桁型にp型シリコン領域を形成してもよい。また、p型シリコンとn型シリコンは逆であってもよい。このような構成により、pn接合を担持体部9と接する第1電極8の表面に一定の間隔または均一に形成することができる。
【0051】
また、第1電極8は、担持体部9と接する表面に複数の凸部を有し、前記凸部の上端と第2電極10との間隔は、第1電極8の前記凸部以外の部分と第2電極10との間隔より狭くてもよい。このような構成により、第1発光素子3をむらなく発光させることができる。このことを図面を用いて以下に説明する。
図9(a)は、本発明の一実施形態の光電気混載基板に含まれる第1発光素子であり凸部としてカーボンナノチューブなどを用いた第1発光素子の概略断面図である。図9(b)は、本発明の一実施形態の光電気混載基板に含まれる第1発光素子であり円錐形状の凸部を形成した第1発光素子の概略断面図である。図9(c)は、第1電極と第2電極の間に電圧を印加した場合の本発明の一実施形態の光電気混載基板に含まれる第1発光素子の概略断面図である。
【0052】
複数の凸部75を有する第1発光素子3では図9(a)、図9(b)に示すように凸部75の上端と第2電極10との間の長さD1は、凸部75が形成されていない第1電極8と第2電極10との間の長さD2よりも短くなる。このような第1発光素子3の第1電極8と第2電極10との間に電圧を印加すると、凸部75の上端と第2電極10の間の担持体部9に印加される電界は、凸部75が形成されていない部分の第1電極8と第2電極10の間の担持体部9に印加される電界よりも大きくなる。更に、凸部75の先端への電界集中効果により、凸部75が形成されていない部分の上端の第1電極8の電子より凸部75の上端の電子が担持体部9に供給されやすくなる。このことにより、凸部75の上端と第2電極10との間に選択的に電子が流れる。
【0053】
この凸部75の上端から供給され担持体部9を流れる電子が第1電極8と第2電極10の間に印加された電界により加速される。この加速された電子により第1発光素子3は発光するが、そのメカニズムは明らかではない。たとえば次のように考えられる。加速された電子は、担持体部9中の発光体7と相互作用することで発光体7の電子が励起され発光体7が発光すると考えられる。あるいは加速された電子のエネルギーが電磁波等の他のエネルギーに一旦変換された後、発光体7にエネルギーを与え発光体7が発光すると考えられる。このように直接あるいは間接的にエネルギーを与えることで発光体7の電子が励起され発光体7が発光すると考えられる。
【0054】
さらに、第1電極8が複数の凸部75を有する第1発光素子3では、凸部75が第1電極8の表面に均一に分布させることができるため、図9(c)のように均一に分布した凸部75と第2電極10の間の発光領域76に含まれる発光体7で発光させることができる。その結果、第1電極8が複数の凸部75を有する第1発光素子3では発光にむらが生じない。なお、この説明では第1電極8から電子が供給されると説明したが、第2電極10から電子が供給される場合も同様の効果が生じる。
【0055】
また、さらに凸部75の上部を尖端形状とすることにより、より凸部75の上端の電子が担持体部9に供給されやすくなる。このことにより凸部75の上端と第2電極10の間の発光体7で発光を生じやすくすることができる。また、凸部75の上部を尖端形状とすることのより、発光する発光領域76をより均一にすることができる。
また、凸部75は、担持体部9と接する第1電極8の表面に均一に形成されていてもよい。このことにより、第1発光素子をむらなく発光させることができる。
【0056】
次に、第1電極8が有することができる凸部75の形成方法を具体的に説明する。
凸部75を有する第1電極8は、例えば導電性のシリコン基板を用いて形成することができる。ここでは、一例としてエッチングを利用した形成方法、レーザーアニールを利用した形成方法及びカーボンナノチューブを形成する方法について説明する。
【0057】
まず、エッチングを利用した凸部75の形成方法について説明する。
第1電極8の表面にドット状のエッチングマスクを形成し、第1電極8の表面のエッチングを行う。エッチングでは、マスクを形成していない第1電極8から除去されていき、また、ドット状のエッチングマスクの下の第1電極8の外側から徐々に除去されていく。エッチングを続けていくと、ドット状のエッチングマスクの中心部の直下の第1電極8を頂点とした円錐形の第1電極8をエッチングされずに残すことができる。この後、マスクを除去することにより、円錐形状の凸部75を有する第1電極8を形成することができる。
【0058】
次にレーザーアニールを利用した凸部75の形成方法について説明する。
例えば、シリコン基板にコヒーレントな直線偏光レーザービームを横方向に移動させながら照射し、この照射をシリコン基板の縦方向に順次行い、アニール処理する。このアニール処理において、周期的な光強度分布に対応した温度分布がシリコン基板に生じる。このため、シリコン基板の表面には、周期的なモジュレーションを有するストライプ形状が形成される。さらに、このシリコン基板を照射面の垂直軸周りに90度回転させ、再度レーザービームを照射し、同様のアニール処理を行うことができる。このことにより、90度に交差するストライプの交点にアイランド状の凸部75を有する第1電極8を形成することができる。例えば、532nmの波長のレーザーを用いて上記のシリコン基板のアニール処理を行った場合、間隔が約500〜550nmで高さが30〜50nmの凸部を有する第1電極8を形成することができる。
【0059】
次にカーボンナノチューブを用いて凸部75を形成方法について説明する。
メッキ法により第1電極8の表面にカーボンナノチューブ成長において触媒作用を有する材料(例えば、鉄、ニッケル、コバルト等の鉄族金属や白金、ロジウム等)を形成し、その後、メタン、エタン、プロパン、エチレン、プロピレン等の炭化水素系ガスを流し、熱CVD法、プラズマCVD法により第1電極8の表面にカーボンナノチューブを作成することができる。
【0060】
5.担持体部
担持体部9は、第1発光素子3を構成し、第1電極8と第2電極10とに挟まれ、透光性を有し、内部に発光体7を有すれば特に限定されない。例えば、担持体部9は、絶縁体である。また、例えば、担持体部9は、酸化シリコン、窒化シリコン又は酸窒化シリコンからなる。これらはシリコン系の絶縁体であり、シリコンはゲルマニウムよりも酸素と結合しやすいため、発光体がGeO及びGeO2を含む微粒子の場合ゲルマニウム原子が不必要に酸素と結合することを防止することができる。また、酸化シリコン、窒化シリコン又は酸窒化シリコンは比較的酸素を透過しにくいのでゲルマニウム原子が外気の浸透によって酸化されないので、発光が安定し劣化も少ない。また、酸化シリコン、窒化シリコン又は酸窒化シリコンは通常のシリコン半導体プロセスで製膜可能であるので量産性に優れている。
【0061】
担持体部9の厚さは、例えば10nm以上100nm以下(例えば10、20、30、40、50、60、70、80、90及び100nmのうちいずれか2つの間の範囲)である。
なお、本発明で透光性とは、その発光素子が発光する光を透過することができることをいう。担持体部9の光透過率は、例えば波長300〜500nmの光の透過率が80%以上であることが好ましい。発光体7がGeO及びGeO2を含む微粒子の場合、発光体7から放出される光のピーク波長は390nm前後であるので、波長300〜500nmでの光透過率が高ければその分だけ光取り出し効率が高くなるからである。
【0062】
6.発光体
発光体7は、担持体部9の内部に形成され、第1電極8と第2電極10との間に電圧を印加することにより発光するものであれば特に限定されない。また、発光体7は担持体部9に複数形成されたものでもよい。例えば、微粒子、金属原子、金属イオンであり、また、例えば、ゲルマニウム、シリコン又はスズの微粒子である。また、発光体7は例えばGeO及びGeO2を含む微粒子とすることができる。この場合、発光体7はゲルマニウム(金属)を含んでもよい。発光体7の数密度は、特に限定されないが例えば、1×1016個/cm3〜1×1021個/cm3である。
【0063】
発光体7が微粒子の場合、発光体7は、好ましくは、最大粒径が1nm以上20nm以下である。この場合、発光効率が特に高くなるからである。本発明において、「最大粒径」とは、担持体部9の任意の断面(図1(c)のような断面であってもよく、紙面に垂直な断面であってもよい。)の100nm角の範囲をTEM観察した場合に観察できた微粒子のうち粒径が最も大きいものの粒径を意味する。また、本発明において「粒径」とは、断面TEM写真で見た場合に、TEM写真に射影され微粒子の平面像が含むことのできる最も長い線分の長さを意味する。微粒子の最大粒径は、例えば、1,2,3,4,5,6,7,8,9、10、12、14、16、18又は20nmである。微粒子の最大粒径は、ここで例示した何れか2つの数値の間の範囲内であってもよく、何れか1つの数値以下であってもよい。
【0064】
発光体7がGeO及びGeO2を含む微粒子の場合、酸化ゲルマニウム全体(GeO2+GeO)に対するGeOの割合は、XPSスペクトルのGeの3dピーク付近のスペクトルにおいて、GeO2に起因するピークの面積SGeO2と、GeOに起因するピークの面積SGeOを求め、SGeO/(SGeO2+SGeO)を算出することによって求めることができる。XPS測定のためのX線源には、例えば単色化したAl、Kα線(1486.6eV)を用いることができる。GeO2に起因するピークとGeOに起因するピークは、裾野が重なるが、ガウスフィッティングを行ってGeO2に起因するピークとGeOに起因するピークとを波形分離することによって面積SGeO2及びSGeOを求めることができる。GeO2及びGeOのピークエネルギーは、それぞれ約33.5,32eVである。
【0065】
発光体7がGeO及びGeO2を含む微粒子の場合、発光体7に含まれるGeOとGeO2の合計を100%としたときGeOを10%以上含むことができる。GeOの割合が小さすぎると発光しなかったり発光強度が小さくなりすぎる可能性がある。GeOの割合は、具体的には例えば10、20、30、40、50、60、70、80、90、95、99、100%である。GeOの割合は、ここで例示した数値の何れか2つの間の範囲内であってもよい。
【0066】
ところで、XPSスペクトルのGeの2pピーク付近のスペクトルにおいて、ゲルマニウム(Ge)に起因するピークの面積SGeと、酸化ゲルマニウム(GeO+GeO2)に起因するピークの面積S酸化Geを求め、SGeO/(SGe+S酸化Ge)を算出することによってGeの酸化率を求めることができる。この酸化率の平均値は、特に限定されないが、例えば、1,5,10,15,20,25,30,34.9,35,40,45,50,55,60,60.1,65,70,70.1,75,80,85,90,95,99,100%である。この酸化率の平均値は、ここで例示した数値の何れか2つの間の範囲内であってもよい。
【0067】
本実施形態の光電気混載基板11に含まれる第1発光素子3は、第1電極8と第2電極10との間に電圧印加をした際のエレクトロルミネッセンス(EL)の波長のピークが340〜440nm(より厳密には、350〜430nm,360〜420nm,370〜410nm,380〜400nm又は385〜395nm)の範囲内である。または、担持体部9に対して電子線を5keVで照射した際のカソードルミネッセンス(CL)の波長のピークが340〜440nm(より厳密には、350〜430nm,360〜420nm,370〜410nm,380〜400nm又は385〜395nm)の範囲内であってもよい。ELの波長は、CLの波長から若干ずれる可能性があるが、CLの波長とほぼ同じである。
【0068】
7.第2電極
第2電極10は、第1発光素子3を構成する電極であり、透光性を有すれば特に限定されない。例えば、第2電極10は、波長300nm以上500nm以下の光の透過率が60%以上99.99%以下の電極とすることができる。透光性は、第2電極10を構成する材料自体が有してもよく、第2電極10に隙間や穴を作ることにより透光性を付与してもよい。例えば、第2電極10は、ITOなどの金属酸化物薄膜またはAl、Ti、Taなどの金属薄膜またはSi、SiC、GaNなどの半導体薄膜である。
【0069】
8.第1受光素子
第1受光素子5は、第1半導体基板6に設けられてもよい。第1受光素子5は、第1半導体回路1と電気的に接続し、かつ、第2発光素子33または第3発光素子53が出力した光を光入力することができる。また、第1受光素子5は、光学的接続部45を介して、第2発光素子33または第3発光素子53などが出力した光を光入力することができる。
第1受光素子5を設けることにより、第1半導体回路1は、第2半導体回路31、第3半導体回路51などと双方向の高速光通信をすることができる。
【0070】
第1受光素子5は、第1発光素子3と隣接して設けることができる。このことにより、1つの光学的接続部45を用いて双方向の高速光通信を行うことができる。また、第1受光素子5と第1半導体回路1との間にデコーダ回路が設けられてもよい。このことにより、第1受光素子5が受信した符号化された信号を復号化して第1半導体回路1に伝送することができる。
【0071】
図10は、本発明の一実施形態の光電気混載基板の概略断面図であり、第1半導体回路1、第1発光素子3および第1受光素子5が設けられている。図10に示すように第1半導体回路1であるCMOS回路を構成するp型トランジスタ65、n型トランジスタ66および第1発光素子3に加えて、第1受光素子5を第1半導体基板6に作製することができる。
【0072】
例えば、図1(b)、図10に示すように第1受光素子5は、n型領域12とp型領域13がpn接合した領域を有しており、その上部に受光窓68を有した構造となっている。光学的接続部45を通って受光窓68から入射した光が前記pn接合に入射すると、シリコン基板内で電子とホールが生成され、電圧が発生することとなる。このことにより、光信号を電気信号に変換することができる。
なお、第1半導体基板6がp型半導体またはn型半導体である場合、p型領域13およびn型領域12のうちどちらか一方を省略することが可能である。
【0073】
9.第4発光素子
第4発光素子43は、第1半導体基板6に設けられてもよい。第4発光素子43は、第1半導体回路1と電気的に接続し、かつ、第1半導体回路1が演算処理を行った信号を第1発光素子3と異なる波長の光で光出力してもよい。このことにより、第1発光素子3と第4発光素子43で異なる信号を発信することができ、光通信の情報量を大きくすることができる。
第4発光素子43は、図2のように第1発光素子3と隣接して設けてもよい。このことにより、第1発光素子3と第4発光素子43が光出力する光を同一の光学的接続部45を用いて伝送することができる。
【0074】
また、第4発光素子43は、図5に示した発光素子57に含まれてもよい。また、第4発光素子43は、複数であってもよく、それぞれ異なる波長の光で光出力してもよい。このことにより、光通信の情報量をより大きくすることができる。
例えば、第4発光素子43は、第1発光素子3と同様の構造を有するものの上部に蛍光体を含むフィルターを形成してものでもよく、また、第1発光素子3と発光体7の種類を変えたものでもよい。また、第1発光素子3と構造が異なるものでもよい。
【0075】
10.第2半導体回路
第2半導体回路31は、第1半導体基板6に形成されてもよい。また、第2半導体回路31は、第2発光素子33および第2受光素子35と電気的に接続し、かつ、信号の演算処理を行う回路であってもよい。例えば、第2半導体回路31は、複数のトランジスタなどから構成された半導体回路である。例えば、CMOS回路などである。第2半導体回路31は、第2発光素子33および第2受光素子35と電気的に接続することにより、第1半導体回路1と光通信を行うことができる。
【0076】
11.第2発光素子
第2発光素子33は、第1半導体基板6に形成されてもよい。また、第2発光素子33は、第2半導体回路31と電気的に接続し、かつ、第2半導体回路31が演算処理を行った信号を光出力してもよい。また、第2発光素子33が光出力した光を、光学的接続部45を介して第1受光素子5が光入力してもよい。このことにより、第2半導体回路31が演算処理した信号を第1半導体回路に伝送することができる。
第2発光素子33は、第1発光素子3や第4発光素子43と同様の構造を有してもよく、異なる構造を有してもよい。
また、第2発光素子33は、第2半導体回路31に隣接して設けられてもよい。このことにより、寄生インダクタンスや寄生容量を少なくすることができる。
【0077】
12.第2受光素子
第2受光素子35は、第1半導体基板6に形成されてもよい。また、第2受光素子35は、第2半導体回路31と電気的に接続し、第1発光素子3が出力した光を光学的接続部45を介して光入力してもよい。このことにより、第1半導体回路1が演算処理を行った信号を第2半導体回路31に伝送することができる。
第2受光素子35は、第1受光素子5と同様の構造を有してもよく、異なる構造を有してもよい。
【0078】
13.第2半導体基板
第2半導体基板56は、半導体装置60を構成し、第3半導体回路51、第3発光素子53および第3受光素子55を設けることができる半導体の基板であってもよい。例えば、第2半導体基板56は、第1半導体基板6または光電気混載基板11と同種のものであってもよく、異なる種類のものであってもよい。また、第2半導体基板56は、第1半導体基板6と同一の装置に設置されたものでもよく、異なる装置に設置されたものであってもよい。
また、第2半導体基板56は第1半導体基板6に対向されて配置されてもよく、第3受光素子55は、第1発光素子3と対向して配置されてもよく、第3発光素子53は、第1受光素子5と対向して配置されてもよい。
【0079】
図11は、本発明の一実施形態の半導体装置の概略断面図である。図11に示したように第1半導体基板6と第2半導体基板56とを配置することができる。このことにより、第1半導体回路1と第3半導体回路51は、双方向の光通信を行うことができる。また、このように配置することにより光学的接続部45を省略することも可能である。第1半導体基板6と第2半導体基板56との接着は、従来のボンディング技術を使用すれば可能である。このことにより、占有面積が小さく、高性能な基板を作製することが可能である。
【0080】
14.第3半導体回路
第3半導体回路51は、第2半導体基板56に形成されてもよい。また、第3半導体回路51は、第3発光素子53および第3受光素子55と電気的に接続し、かつ、信号の演算処理を行う回路であってもよい。例えば、第3半導体回路51は、複数のトランジスタなどから構成された半導体回路である。例えば、CMOS回路などである。第3半導体回路51は、第3発光素子53および第3受光素子55と電気的に接続することにより、第1半導体回路1と光通信を行うことができる。
【0081】
15.第3発光素子
第3発光素子53は、第2半導体基板56に形成されてもよい。また、第3発光素子53は、第3半導体回路51と電気的に接続し、かつ、第3半導体回路51が演算処理を行った信号を光出力してもよい。また、第3発光素子53が光出力した光を、光学的接続部45を介して第1受光素子5が光入力してもよい。このことにより、第3半導体回路51が演算処理した信号を第1半導体回路1に伝送することができる。
第3発光素子53は、第1発光素子3や第4発光素子43と同様の構造を有してもよく、異なる構造を有してもよい。
【0082】
16.第3受光素子
第3受光素子55は、第2半導体基板56に形成されてもよい。また、第3受光素子55は、第3半導体回路51と電気的に接続し、第1発光素子3が出力した光を光学的接続部45を介して光入力してもよい。このことにより、第1半導体回路1が演算処理を行った信号を第3半導体回路51に伝送することができる。
第3受光素子55は、第1受光素子5と同様の構造を有してもよく、異なる構造を有してもよい。
【0083】
17.光学的接続部
光学的接続部45は、発光素子と受光素子を光学的に接続する部分である。例えば、光ファイバや光導波路である。
例えば、光導波路は、第1半導体基板6に設けることができる。例えば、層間膜64の上層に設けることができる。また、光ファイバは、第1半導体基板6や第2半導体基板56に設置することができる。
【0084】
光電気混載基板の製造方法
本発明の一実施形態の光電気混載基板の製造方法について説明する。
図12および図13は、本発明の一実施形態の光電気混載基板の製造方法の説明図である。本実施例においては、第1半導体基板6としてシリコン基板を用いるため、まず第1半導体回路1に含まれるトランジスタの形成を行い、次に第1発光素子3の形成を行う。この理由は、一般にトランジスタのソース・ドレイン領域の活性化アニール温度がGeOおよびGeO2を含む微粒子である発光体7を含む第1発光素子3の発光体7形成に必要なアニール温度よりも高いためである。しかし、第1半導体基板6としてシリコンとゲルマニウムの化合物やゲルマニウム基板を用いる際には、ソース・ドレイン領域の活性化アニールに高温が必要でなくなるため、前記2つの温度が逆転することがある。この場合には、第1発光素子3の形成を行った後、トランジスタの形成を行えばよい。
【0085】
1.トランジスタの形成
トランジスタの形成は発光素子領域を酸化シリコンや窒化シリコンで覆った状態で行う。Si MOSFETの製造方法はよく知られたものであるのでここでは簡単に説明する。
n型シリコン基板に(1)トレンチ27形成、(2)p型ウェル24形成、(3)ゲート絶縁膜25成膜、(4)ポリシリコン成膜、(5)ゲートエッチング、(6)サイドウォール形成、(7)p型、n型ソース・ドレイン注入、(8)活性化アニール、(9)シリサイド形成の順で形成する。ここまでのプロセスを経た断面図を図12に示す。
【0086】
ここで、工程(4)ポリシリコン成膜では、ゲート金属として、スパッタ法等により、直接ゲート金属を堆積しても良い。また、上述のように、p型トランジスタ65のチャネル濃度は、第1半導体基板6のn型領域にさらにn型ウェルを形成して所望のトランジスタの閾値を得ることが可能である。また、p型およびn型トランジスタのソース・ドレイン領域近傍にはハロー領域やエクステンション領域を形成して、短チャネル効果の抑制やソース・ドレイン領域の低抵抗化を行ってもよい。
【0087】
2.第1発光素子の形成
トランジスタ形成後、例えば、シリコン酸化膜からなる層間膜64を堆積し、発光素子領域のみをエッチングにより、開口する。後述の工程で用いる、第1発光素子3の担持体部9の膜厚が十分厚い場合や、発光体7のイオン注入時の注入エネルギーが十分に低い場合は、トランジスタと第1発光素子3の層間膜64形成を同時に行ってもよい。
第1発光素子3の形成は、n型シリコン基板に(1)担持体部9、(2)発光体7、(3)第2電極10の順で形成する。
【0088】
2−1.担持体部の形成
第1電極8であるn型シリコン基板の上に担持体部9を形成する。例えば酸化シリコンや窒化シリコンをCVDやスパッタリングで堆積し形成することができる。
【0089】
2−2.発光体の形成
担持体部9の内部に発光体7を形成する。担持体部9の内部に発光体7を形成する方法は、特に限定されないが、発光体7がGeO及びGeO2を含む微粒子の場合、担持体部9に対してゲルマニウムをイオン注入し、その後、熱処理を行う方法が考えられる。イオン注入後の熱処理によってイオンが凝集して多数の微粒子が担持体部9中に形成されるとともにGeが酸化されてGeOおよびGeO2が形成される。ゲルマニウムのイオン注入は、例えば、注入エネルギー5〜100keVで注入量1×1014〜1×1017ions/cm2の条件で行うことができる。
【0090】
GeOとGeO2の割合は、ゲルマニウムの注入量、熱処理時間、熱処理温度、熱処理雰囲気等を変化させることによって適宜調節することができる。具体的には熱処理雰囲気中の酸素の分圧や流量を調整することによってGeOの割合を高めることができる。例えば膜厚100nmの酸化シリコン中のゲルマニウムの原子濃度が10%以下の場合において、1時間、800℃の熱処理においては、真空引き(毎分400リットル)しながら不活性ガスを供給(毎分50ミリリットル)した場合は、ゲルマニウムは一部酸素と結合するが酸素が不足しているので完全には酸化されずGeOが生成できる。不活性ガスに体積20%の酸素を混合した1気圧の雰囲気中では、酸素の供給過多でGeO2が多く形成され、GeOが減少する。GeOの割合を高めるのに適した雰囲気は、ゲルマニウムの注入条件や熱処理時間、温度など他のパラメーターにも左右されるが、一例では、ゲルマニウムの原子濃度を比較的高くし、不活性ガスに酸素を混合したガスを真空引きしながら供給することによってGeOの割合を高めることができる。
【0091】
また、ゲルマニウムは、担持体部9中のゲルマニウム濃度が0.1〜10.0原子%になるようにイオン注入することが好ましい。1時間、600℃の熱処理において、真空引き(毎分400リットル)しながら不活性ガスを供給(毎分50ミリリットル)した場合は、この範囲であれば発光効率が比較的高くなるからである。ゲルマニウム濃度は、具体的には例えば0.1,0.2,0.3,0.4,0.5,0.6,0.7,0.8,0.9,1.0,2.0,3.0,4.0,5.0,6.0,7.0,8.0,9.0,10.0原子%である。この濃度は、ここで例示した数値の何れか2つの間の範囲内であってもよい。ゲルマニウム濃度は、例えば高分解能RBS(ラザフォード後方散乱)法によって測定することができる。その他、SIMS(二次イオン質量分析法)等の様々な分析法によって測定することが可能である。なお、ゲルマニウム濃度の測定は、ゲルマニウム濃度がピーク値の1/100以上となる範囲で行う。熱処理の温度は、400〜900℃が好ましく500〜800℃がさらに好ましい。この範囲であれば発光効率が比較的高くなるからである。
【0092】
2−3.第2電極の形成
発光体7が形成された担持体部9の上に第2電極10を形成する。例えばITO電極であれば塗布法、スパッタリング等により形成することができる。
ここまでのプロセスを経た断面図を図13に示す。
【0093】
2−4.配線の形成
基板全面に層間膜64を成膜した後、p型トランジスタ65とn型トランジスタ66のゲートおよびソース・ドレイン領域の配線孔と発光素子の配線孔をエッチングにより形成し、電極材料をスパッタ法等により堆積し、エッチングにより所望の配線を形成する。
配線工程を経ることによって、図4の光電気混載基板が製造できる。
【0094】
第1発光素子3から発する光を取り出すための発光窓63は上記の配線孔のエッチング時に同時に形成しても良いし、別途形成しても良い。また、発光窓63には開口後、発光素子の発する光の波長が透過しやすい材料、例えば、シリコン酸化膜やシリコン窒化膜を堆積することが望ましい。
【0095】
第1発光素子の特性を確認するための実験
1.EL実験
以下の方法で第1発光素子3の発光波長特性および発光原因を確認するための参考実験として図14のような素子を作製し、EL実験を行った。
まず酸素雰囲気中,1050℃、100分でn型およびp型シリコン基板を熱酸化することによって表面にシリコン熱酸化膜を形成した。
次に、シリコン熱酸化膜中にGeイオンを50keVで1.4×1016ions/cm2、20keVで3.2×1015ions/cm2、10keVで2.2×1015ions/cm2の条件でこの順番で多重に注入した。
【0096】
次に、ロータリーポンプで引きながら、窒素を流入させ、800℃で1時間熱処理した。この熱処理中に注入したGeの凝集及び酸化によってGeが酸化されて少なくとも一部がGeO及びGeO2に酸化される。次に、シリコン熱酸化膜上にITO電極を形成し、シリコン基板側にアルミニウム電極を形成し、EL実験に用いる発光素子を得た。これらの発光素子のITO電極とアルミニウム電極の間に30V程度の電圧を印加したところ、n型シリコン基板を用いた発光素子では青色の発光が確認されたが、p型シリコン基板を用いた発光素子では発光が確認されなかった。
【0097】
また、この青色の発光の発光スペクトルを図15に示す。図15を参照すると、確認された青色の発光は、340nmから550nmの波長の光であり、340nmから440nmの間にピークを有するエレクトロルミネッセンス発光であることが分かった。
【0098】
2.GeO及びGeO2と発光との関係
以下に示す方法によって、GeO及びGeO2が発光素子の発光に関与していることを確認した。
まず、発光機構について2つの仮説を考えた。第1の仮説は、Geナノ粒子が量子サイズ効果によって発光が起こっているというものである。この発光機構は、通常のナノ粒子の発光機構と同じであり、発光波長が粒子サイズに依存する。第2の仮説は、GeO及びGeO2が発光に関与するというものである。GeOの励起状態と基底状態のエネルギー準位差は、2.9〜3.2eV(387〜427nm)であるので、第2の仮説によれば、発光波長は、387〜427nm程度になり、この波長は粒子サイズに依存しないと考えられる。
【0099】
これらの仮説のどちらが正しいのかを検証するために、互いに異なる種々の温度条件と注入条件で発光素子を作製し、この素子に上記の方法で電圧を印加したときのEL波長を測定した。EL波長の測定には、「島津製作所製 分光蛍光光度計RF−5300PC」を用いた。発光素子の作製方法は、熱処理温度やGe注入量を適宜変化させた以外は「1.EL実験」で説明した通りである。
【0100】
得られた結果を図16、図17に示す。図16中の温度は、熱処理温度(時間は1時間)を示す。図17中の「原子%」は、Ge注入後のシリコン酸化膜内でのGe濃度を示す。図16でのGe濃度は5.0原子%であり、図17での熱処理温度は700℃(時間は1時間)である。
【0101】
図16、図17を参照すると、熱処理温度やGe濃度が変わってもELのピーク波長は、ほぼ390nmで一定であることが分かる。熱処理温度やGe濃度が変わると、形成されるナノ粒子のサイズも変化するので、発光機構が第1の仮説に従うのであればELのピーク波長がずれるはずである。従って、図16、図17で確認されたELの波長は、第1の仮説では説明ができない。一方、波長390nmは、第2の仮説で予測された発光波長(387〜427nm)の範囲内である。
【0102】
以上より、発光素子からのEL波長は、第1の仮説では説明できず、第2の仮説で説明できることが分かる。従って、発光素子の発光には、GeO及びGeO2が関与していることが確認できた。
ところで、図16を参照すると、熱処理温度は、600〜700℃が好ましいことが分かる。また、図17を参照すると、Ge濃度は、3.0原子%以上が好ましく、3.0〜5.0原子%がさらに好ましいことが分かる。
【0103】
3.Ge,GeO,GeO2の割合の深さ方向分布
「1.EL実験」で説明した方法に従って発光素子を作製し、シリコン酸化膜内でのGe,GeO,GeO2の割合の深さ方向分布を調べた。ここで作製した発光素子のGe濃度は5.0原子%であり、熱処理温度は800℃(時間は1時間)である。
XPSは通常試料表面から深さ数nmの範囲の分析ができるので、アルゴンイオンビームによるエッチングとXPS測定を交互に行うことによって、深さ50nmまでの領域においてGe,GeO,GeO2の割合の深さ方向の変化を調べた。アルゴンイオンビームのエネルギーは4keV,ビーム電流は15mAで、1回当り300秒照射した。その時のXPS測定結果を各深さについて、分かり易いように縦方向にグラフを平行移動して並べたものを図18(a)に示す。また、各深さに含まれるGe原子の状態を、Ge(金属Ge),GeO,GeO2の割合で示したグラフを図18(b)に示す。
【0104】
これによると、「1.EL実験」で説明した注入方法でGeの注入濃度が比較的高い深さ10〜50nmの領域では、酸化されていないGeの割合は30〜70%である。GeO2は0〜20%の間で、およそ10%である。Geが完全に酸化されず一部酸化したGeOは10〜50%の間である。
各深さでのGe,GeO,GeO2の割合は、スペクトルのGeの3dピーク付近のXPSスペクトルにおいて、Geに起因するピークの面積SGeと、GeOに起因するピークの面積SGeOと、GeO2に起因するピークの面積SGeO2とを求め、(SGe,SGeO,SGeO2)/(SGe+SGeO+SGeO2)を各深さで算出することによって求めた。
【0105】
また、各深さでの、酸化ゲルマニウム全体(GeO2+GeO)に対するGeO,GeO2の割合を図19のグラフに示す。
これによると、酸化ゲルマニウムの内、完全に酸化されてGeO2となっている割合は、ゲルマニウムの濃度が低く、雰囲気の影響を強く受けてゲルマニウムが完全に酸化されやすい表面近傍を除いて、およそ20〜60%の間で、Geが完全に酸化されず一部酸化したGeOはおよそ40〜80%の間である。「1.EL実験」で説明した注入方法でGeの注入濃度が比較的高い深さ10〜40nmの領域では、酸化ゲルマニウムの内、完全に酸化されてGeO2となっている割合はおよそ50%以下で、およそ20〜30%である。Geが完全に酸化されず一部酸化したGeOはおよそ50%以上で70〜80%である。各深さでのGeO,GeO2の割合は、スペクトルのGeの3dピーク付近のXPSスペクトルにおいて、GeOに起因するピークの面積SGeOと、GeO2に起因するピークの面積SGeO2とを求め、(SGeO,SGeO2)/(SGeO+SGeO2)を各深さで算出することによって求めた。XPSスペクトルは、X線源として単色化したAl、Kα線(1486.6eV)を用いて測定した。
【符号の説明】
【0106】
1: 第1半導体回路 3:第1発光素子 5:第1受光素子 6:第1半導 体基板 7:発光体 8:第1電極 9:担持体部 10:第2電極 11 :光電気混載基板 12:n型領域 13:p型領域 16:ソース領域 1 7:ドレイン領域 20:ソース電極 21:ゲート電極 22:ドレイン電極 24:p型ウェル 25:ゲート絶縁膜 27:トレンチアイソレーション 31:第2半導体回路 33:第2発光素子 35:第2受光素子 43:第 4発光素子 45:光学的接続部 51:第3半導体回路 53:第3発光素子 55:第3受光素子 56:第2半導体基板 57:発光素子 58:符号 化回路 60:半導体装置 62:電極 63:発光窓 64:層間膜 6 5:p型トランジスタ 66:n型トランジスタ 68:受光窓 71:p型半 導体部 72:n型半導体部 75:凸部 76:発光領域 78:酸化シリコン
101:半導体基板 102:n型コンタクト層 103:n型DBR層 1 04:活性層 105:p型DBR層 108:p型コンタクト層 110:p電 極 111:n電極 115:絶縁層 118:発光部 120:発光素子 122:はんだバンプ 123:電極パターン 125:サブマウント基板
【技術分野】
【0001】
本発明は、光電気混載基板および半導体装置に関する。
【背景技術】
【0002】
近年、情報通信技術及び情報処理技術の発達と共に、コンピュータや大容量交換機等の装置内の電子回路間を接続する電気配線が高密度化して、システムの大規模化及び高性能化を阻む要因となってきた。また、近年のLSIの著しい発達はLSIの入出力端子の高密度化とLSI内部における電気配線の高密度化をもたらし、性能向上の隘路となってきている。このような問題を解決するために、電子回路間を光で接続する光インターコネクション技術が注目されるようになってきた。
【0003】
光インターコネクション装置は、一般的に面発光半導体レーザ(VCSEL:Vertical Cavity Surface Emitting Laser)等の発光素子、前記発光素子を駆動するドライバIC、フォトダイオード等の受光素子および前記受光素子を駆動するレシーバICなどの部品をサブマウント基板上に2次元配置して構成されている。例えば、特許文献1や特許文献2に記載のように、フリップチップボンディングやワイヤボンディング等の手法によって、CPU回路やメモリ回路が搭載されたLSI回路と接続されている。
【0004】
例えば、一般的なVCSEL発光素子は、図20に示したように、GaAs等の化合物半導体を支持基板として使用し、その上に形成されたn型電極111、n型コンタクト層102、n型DBR層103、活性層104、p型DBR層105、p型コンタクト層108、p型電極110等から構成された構造を有している。
【0005】
また、例えば、フリップチップボンディングの手法によりVCSEL発光素子を搭載した光インターコネクション装置は、図21に示すように、VCSEL発光素子120とサブマウント基板125とがはんだバンプ122によって電気的に接続した構造を有している。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2009−21430号公報
【特許文献2】特開2007−59673号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかし、VCSEL発光素子は複雑な構造を有しているため、製品コストが高くなるという欠点がある。
また、フリップチップボンディングの手法によりVCSEL発光素子を搭載した従来の光インターコネクション装置は、一定の接続面積(例えば、数100um程度)が必要で、発光素子を高密度に実装することが困難である。更に、バンプ接続であるため、寄生インダクタンスや寄生容量が増加し、高速光通信が困難になる可能性がある。また、VCSEL発光素子を実装する際に静電気等の高電圧に晒される可能性もある。
本発明は、このような事情に鑑みてなされたものであり、低減された製造コストで容易に製造でき、高速光通信をすることができる光電気混載基板を提供する。
【課題を解決するための手段】
【0008】
本発明は、第1半導体回路と第1発光素子とが第1半導体基板に設けられ、第1半導体回路は、第1発光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第1発光素子は、第1電極、透光性を有する第2電極および第1電極と第2電極とに挟まれた担持体部を備え、前記担持体部は、透光性を有し、かつ、内部に発光体を有し、第1発光素子は、第1半導体回路が演算処理を行った信号を光出力することを特徴とする光電気混載基板を提供する。
【発明の効果】
【0009】
本発明によれば、シンプルな構造を有する発光素子を半導体回路と同一の半導体基板に設けるため、発光素子をフリップチップボンディングやワイヤボンディング等の手法によってサブマウント基板上に実装する工程を省略することができる。
また、本発明によれば、発光素子が、第1電極、発光体を内部に有する担持体部および第2電極からなるというシンプルな構造を有するため、発光素子を半導体基板に容易に設けることができる。
従って、本発明の光電気混載基板は、低減された製造コストで容易に製造できる。
さらに、本発明によれば、発光素子を半導体回路に隣接して設けることができるため、寄生インダクタンスや寄生容量を少なくすることができる。このことにより、本発明によれば、高速光通信を安定して行うことができる。
【図面の簡単な説明】
【0010】
【図1】(a)は本発明の一実施形態の光電気混載基板の概略平面図であり、(b)はその概略断面図であり、(c)その基板に含まれる第1発光素子の概略断面図である。
【図2】本発明の一実施形態の光電気混載基板の概略平面図である。
【図3】本発明の一実施形態の半導体装置の概略平面図である。
【図4】本発明の一実施形態の光電気混載基板の概略断面図である。
【図5】(a)(b)は、本実施形態の光電気混載基板の概略平面図である。
【図6】本発明の一実施形態の光電気混載基板の概略断面図である。
【図7】本発明の一実施形態の光電気混載基板に含まれる第1発光素子の概略断面図である。
【図8】図7に例示した第1電極に含まれるpn接合の近傍のバンド図である。
【図9】(a)は、本発明の一実施形態の光電気混載基板に含まれる第1発光素子であり凸部としてカーボンナノチューブなどを用いた第1発光素子の概略断面図である。(b)は、本発明の一実施形態の光電気混載基板に含まれる第1発光素子であり円錐形状の凸部を形成した第1発光素子の概略断面図である。(c)は、第1電極と第2電極の間に電圧を印加した場合の本発明の一実施形態の光電気混載基板に含まれる第1発光素子の概略断面図である。
【図10】本発明の一実施形態の光電気混載基板の概略断面図である。
【図11】本発明の一実施形態の半導体装置の概略断面図である。
【図12】本発明の一実施形態の光電気混載基板の製造方法の説明図である。
【図13】本発明の一実施形態の光電気混載基板の製造方法の説明図である。
【図14】EL実験で作成した発光素子の概略断面図である。
【図15】EL実験で作成した発光素子の発光スペクトルである。
【図16】種々の温度条件で作製した発光素子の発光スペクトルである。
【図17】種々のゲルマニウムイオン注入条件で作製した発光素子の発光スペクトルである。
【図18】(a)は、EL実験で作製した発光素子に含まれるシリコン酸化膜の各深さにおけるXPSスペクトルである。(b)は、EL実験で作製した発光素子に含まれるシリコン酸化膜の深さと、Ge、GeOまたはGeO2の割合との関係を示すグラフである。
【図19】EL実験で作製した発光素子に含まれるシリコン酸化膜の深さと、GeOまたはGeO2の割合との関係を示すグラフである。
【図20】従来のVCSEL発光素子の概略断面図である。
【図21】従来のVCSEL発光素子を搭載した光インターコネクション装置の概略断面図である。
【発明を実施するための形態】
【0011】
本発明の光電気混載基板は、第1半導体回路と第1発光素子とが第1半導体基板に設けられ、第1半導体回路は、第1発光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第1発光素子は、第1電極、透光性を有する第2電極および第1電極と第2電極とに挟まれた担持体部を備え、前記担持体部は、透光性を有し、かつ、内部に発光体を有し、第1発光素子は、第1半導体回路が演算処理を行った信号を光出力することを特徴とする。
【0012】
光電気混載基板とは、1つの基板に半導体回路と光素子が混載された基板をいう。
発光素子とは、電流を流すあるいは電圧を印加することにより発光する素子をいう。
受光素子とは、光を受光することにより起電力が生じる素子をいう。
【0013】
本発明の光電気混載基板において、前記発光体は、GeO及びGeO2を含む微粒子であることが好ましい。
このような構成によれば、第1発光素子に電圧を印加することにより、第1発光素子を発光させることができる。
本発明の光電気混載基板において、前記発光体は、前記発光体に含まれるGeOとGeO2の合計を100%としたときGeOを10%以上含むことが好ましい。
このような構成によれば、第1発光素子をより大きい輝度で発光させることができる。
【0014】
本発明の光電気混載基板において、第1発光素子は、340〜440nmの範囲内に発光波長のピークを有するエレクトロルミネッセンスを示すことが好ましい。
このような構成によれば、より高速の光通信をすることができる。
本発明の光電気混載基板において、前記発光体は、1nm以上20nm以下の最大粒径を有する微粒子であることが好ましい。
このような構成によれば、第1発光素子をより大きい輝度で発光させることができる。
【0015】
本発明の光電気混載基板において、第2電極は、波長300nm以上500nm以下の光の透過率が60%以上99.99%以下であることが好ましい。
このような構成によれば、発光体が発する光をより効率的に取り出すことができる。
本発明の光電気混載基板において、第1発光素子は、第1半導体回路に隣接して設けられることが好ましい。
このような構成によれば、寄生インダクタンスや寄生容量をより小さくすることができる。
【0016】
本発明の光電気混載基板において、第1半導体基板は、シリコン基板、ゲルマニウム基板、シリコンの化合物の基板またはゲルマニウムの化合物の基板であることが好ましい。
このような構成によれば、光電気混載基板をより容易に形成することができる。
本発明の光電気混載基板において、第1電極は、第1半導体基板の一部であり、かつn型不純物がドーピングされた部分であることが好ましい。
このような構成によれば、第1発光素子をより大きな輝度で発光させることができる。
【0017】
本発明の光電気混載基板において、第1電極は、p型半導体部およびn型半導体部を有し、かつ、前記担持体部と接する表面に前記p型半導体部および前記n型半導体部がpn接合する部分を有することが好ましい。
このような構成によれば、より低い電圧で第1発光素子を効率よく発光させることができる。
【0018】
本発明の光電気混載基板において、前記p型半導体部及び前記n型半導体部のうち少なくとも1つは、5×1018cm-3以上の不純物濃度を有することが好ましい。
このような構成によれば、より低い電圧で第1発光素子を効率よく発光させることができる。
本発明の光電気混載基板において、第1電極は前記担持体部と接する表面に複数の凸部を有し、前記凸部の上端と第2電極との間隔は、第1電極の前記凸部以外の部分と第2電極との間隔より狭いことが好ましい。
このような構成によれば、第1発光素子をむらなく発光させることができる。
【0019】
本発明の光電気混載基板において、第1電極の前記凸部以外の部分と第2電極との間隔は、前記凸部の上端と第2電極との間隔の1.1倍以上であることが好ましい。
このような構成によれば、第1発光素子をむらなく発光させることができる。
本発明の光電気混載基板において、前記凸部の上端と第2電極との間隔は、5nm以上100nm以下であることが好ましい。
このような構成によれば、第1発光素子をより低い印加電圧で発光させることができる。
【0020】
本発明の光電気混載基板において、前記凸部は、カーボンナノチューブあるいは円錐形状の金属又はシリコンからなることが好ましい。
このような構成によれば、第1電極が凸部を有する第1発光素子をより容易に形成することができる。
本発明の光電気混載基板において、隣接する2つの前記凸部は、10nm以上3μm以下の間隔を有することが好ましい。
このような構成によれば、第1発光素子をむらなく発光させることができる。
【0021】
本発明の光電気混載基板において、前記凸部は、頂点から遠ざかるほど傾斜がゆるくなった円錐形状であることが好ましい。
このような構成によれば、第1発光素子をより低い印加電圧で発光させることができる。
【0022】
本発明の光電気混載基板において、第1半導体基板に第4発光素子がさらに設けられることが好ましく、第4発光素子は、第1半導体回路と電気的に接続し、かつ、第1半導体回路が演算処理を行った信号を第1発光素子と異なる波長の光で光出力することが好ましい。
このような構成によれば、第1半導体回路が光出力することができる情報量をさらに大きくすることができる。
本発明の光電気混載基板において、第1半導体基板に第2半導体回路および第2受光素子がさらに設けられることが好ましく、第2半導体回路は、第2受光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第2受光素子は、第1発光素子が出力した光を光学的接続部を介して光入力することが好ましい。
このような構成によれば、第1半導体回路が演算処理を行った信号を第2半導体回路に伝送することができる。
【0023】
本発明の光電気混載基板において、第1半導体基板に第2発光素子および第1受光素子がさらに設けられることが好ましく、第2発光素子は、第2半導体回路と電気的に接続し、かつ、第2半導体回路が演算処理を行った信号を光出力し、第1受光素子は、第1半導体回路と電気的に接続し、かつ、第2発光素子が出力した光を光学的接続部を介して光入力することが好ましい。
このような構成によれば、第1半導体回路と第2半導体回路が双方向の光通信を行うことができる。
【0024】
また、本発明は、本発明の光電気混載基板と、第2半導体基板とを備え、第2半導体基板に第3半導体回路と第3受光素子とが設けられ、第3半導体回路は、第3受光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、第3受光素子は、第1発光素子が出力した光を光入力する半導体装置も提供する。
本発明の半導体装置によれば、第1半導体回路が演算処理を行った信号を第2半導体基板に形成された第3半導体回路に伝送することができる。
【0025】
本発明の半導体装置において、第1半導体基板に第1受光素子がさらに設けられることが好ましく、第2半導体基板に第3発光素子がさらに設けられることが好ましく、第3発光素子は、第3半導体回路と電気的に接続し、かつ、第3半導体回路が演算処理を行った信号を光出力し、第1受光素子は、第1半導体回路と電気的に接続し、かつ、第3発光素子が出力した光を光入力することが好ましい。
このような構成によれば、第1半導体基板に設けられた第1半導体回路と第2半導体基板に設けられた第3半導体基板が双方向の光通信を行うことができる。
本発明の半導体装置において、第1発光素子と第3受光素子とが対向して配置され、第3発光素子と第1受光素子とが対向して配置されることが好ましい。
このような構成によれば、光導波路を省略して第1半導体回路と第2半導体回路とを双方向に光通信させることができる。
【0026】
以下、本発明の一実施形態を図面を用いて説明する。図面や以下の記述中で示す構成は、例示であって、本発明の範囲は、図面や以下の記述中で示すものに限定されない。
【0027】
光電気混載基板および半導体装置の構成
図1および図2は本発明の一実施形態の光電気混載基板の概略平面図などである。また、図3は、本発明の一実施形態の半導体装置の概略平面図である。
【0028】
本実施形態の光電気混載基板11は、第1半導体回路1と第1発光素子3とが第1半導体基板6に設けられ、第1半導体回路1は、第1発光素子3と電気的に接続し、かつ、信号の演算処理を行う回路であり、第1発光素子3は、第1電極8、透光性を有する第2電極10および第1電極8と第2電極10とに挟まれた担持体部9を備え、担持体部9は、透光性を有し、かつ、内部に発光体7を有し、第1発光素子3は、第1半導体回路1が演算処理を行った信号を光出力することを特徴とする。
また、本実施形態の光電気混載基板11は、第1受光素子5、第2半導体回路31、第2発光素子33、第2受光素子35、第4発光素子43、光学的接続部45をさらに有してもよい。
【0029】
本実施形態の半導体装置60は、本実施形態の光電気混載基板11と、第2半導体基板56とを備え、第2半導体基板56に第3半導体回路51と第3受光素子55とが設けられ、第3半導体回路51は、第3受光素子55と電気的に接続し、かつ、信号の演算処理を行う回路であり、第3受光素子55は、第1発光素子3が出力した光を光入力する。
また、第2半導体基板56は、第3発光素子53をさらに有してもよい。
以下、本実施形態の光電気混載基板11および本実施形態の半導体装置60について説明する。
【0030】
1.第1半導体基板
第1半導体基板6は、第1発光素子3と第1半導体回路1を設けることができる半導体の基板であれば特に限定されないが、例えば、シリコン基板、ゲルマニウム基板、シリコンの化合物の基板またはゲルマニウムの化合物の基板である。また、第1半導体基板6はn型不純物またはp型不純物が添加された不純物半導体基板であってもよい。さらに第1半導体基板6は、SiO2基板などの上にシリコン層やゲルマニウム層を形成したものでもよく、Si基板などの上にSiO2などの絶縁体層を形成し、その上にシリコン層やゲルマニウム層を形成したものでもよい。例えば、第1半導体基板6がSOI(Silicon On Insulator)基板の場合、結晶シリコン基板上に第1発光素子3を形成してもよいし、または、CVD法等を用いてSiO2などの絶縁体層の上にアモルファスシリコンを形成し、その上に第1発光素子3を形成してもよい。
従来CMOS回路をはじめとした半導体回路はIV族元素材料からなる基板に作製されているからである。
【0031】
2.第1半導体回路
第1半導体回路1は、第1半導体基板6に設けられ、第1発光素子3と電気的に接続し、信号の演算処理を行う回路であれば特に限定されない。例えば、第1半導体回路1は、複数のトランジスタなどから構成された半導体回路である。また、例えば、半導体集積回路である。また、第1発光素子3が半導体集積回路に組み込まれている場合、第1半導体回路は、半導体集積回路の第1発光素子3以外の部分であってもよい。
【0032】
図4は、本発明の一実施形態の光電気混載基板の概略断面図である。この光電気混載基板では、n型不純物が添加された半導体基板6にCMOS回路を形成するn型トランジスタとp型トランジスタ、および第1発光素子が同一半導体基板の形成されている。より具体的には、第1半導体基板6に含まれるn型領域上にp型トランジスタ65が形成され、第1半導体基板6に形成したp型ウェル24上にn型トランジスタ66が形成されている。p型トランジスタ65はゲート絶縁膜25およびゲート電極21およびp型のソース領域16、ドレイン領域17から構成されている。n型トランジスタ66はゲート絶縁膜25およびゲート電極21およびソース領域16、ドレイン領域17から構成されている。
【0033】
これらのトランジスタは、ゲート電極21に印加された電圧が誘起した反転キャリアがドレイン電圧に引き寄せられることによって駆動する。ここでは、トランジスタとして反転キャリアのみが移動するMOS電界効果型トランジスタ(MOSFET)を例示しているが、電子およびホールが移動するバイポーラトランジスタでも良い。
【0034】
p型トランジスタ65のチャネル濃度は、半導体基板6のn型領域にさらにn型ウェルを形成して所望のトランジスタの閾値を得ることが可能である。また、p型およびn型トランジスタのソース・ドレイン領域近傍にはハロー領域やエクステンション領域を形成して、短チャネル効果の抑制やソース・ドレイン領域の低抵抗化を行ってもよい。
【0035】
3.第1発光素子
第1発光素子3は、第1半導体基板6に設けられ、第1電極8、第2電極10および第1電極8と第2電極10とに挟まれ内部に発光体7を有する担持体部9を備える素子である。また、第1発光素子3は、第1半導体回路1が演算処理を行った信号を光出力する。さらに第1発光素子3は、第1電極8と第2電極10との間に電圧を印加することにより発光させることができる。
【0036】
また、第1発光素子3は、第1半導体基板6に複数設けられ、そのうち1つ以上は、第2電極10の上に蛍光体を含む層を形成することにより、発光の波長を変換した発光素子であってもよい。
【0037】
第1発光素子3は、図1(c)に示すように第1電極8と第2電極10との間に、発光体7を含有する担持体部9が挟まれた構造をしている。また、図4に示すように第1発光素子の上部には発光窓63が開けられてもよく、発光を外部に取り出すことが可能となっている。発光窓63には、発光体7の発する光の波長の透過率が大きい材質を選択することが望ましい。ここで、発光体7はGeOおよびGeO2を含む微粒子であることが望ましい。
【0038】
第1発光素子3はトランジスタが作製されている第1半導体基板6と同一基板に作製することが可能であるため、ワイヤボンディングやフリップチップボンディングのような従来技術を用いたときに引き起こされる寄生容量や寄生インダクタンスの増大を招かない。また、第1発光素子3はトランジスタと同時に作製することが可能であるため、ワイヤボンディングやフリップチップボンディングの際に引き起こされていた静電気等に晒される心配がない。
【0039】
なお、図4ではn型トランジスタ66およびp型トランジスタ65および第1発光素子3がそれぞれ1素子ずつ形成されているが、n型トランジスタ66およびp型トランジスタ65を複数形成し、CMOS回路を形成し、また、第1発光素子3を複数配置して発光アレイを形成し、それらを電気的でつなぐことも可能である。電気的配線は、最も単純にはソース電極20、ゲート電極21、ドレイン電極22および電極62を接続することで形成することが可能であり、用途に応じてソース電極20などの上部にさらに層間膜を形成して、より上層の配線層で接続することが可能である。これらの構成により、第1半導体回路1の演算結果を第1発光素子3により光出力することが可能となる。
また、シリコン基板上に発光素子を形成することが可能となった点が本発明に至った重要な点である。
【0040】
図5(a)および図5(b)は、本実施形態の光電気混載基板の概略平面図である。図5(a)、図5(b)に記載された発光素子57の1つが第1発光素子3である。また、他の発光素子57は第1発光素子3の上部に蛍光体を含む層を形成したものでもよい。このことにより、上部に蛍光体を含む層を形成していない第1発光素子3と異なる波長で光出力をすることができ、光出力することができる情報量を大きくすることができる。さらに他の発光素子57は、第4発光素子とすることもできる。このことにより、さらに、異なる波長で光出力をすることができ、光出力することができる情報量をさらに大きくすることができる。
【0041】
第1発光素子3は、第1半導体回路1に隣接しても受けてもよい。例えば、図5(a)のように第1発光素子3を設けることができる。このことにより、光電気混載基板11内に、第1半導体回路1と第1発光素子3とを寄生容量や寄生インダクタンスが小さくなるように配置することが可能である。
つまり、従来技術においては、電気演算回路を構成するICチップと発光素子アレイが別々に配置されているため、ボンディング面積の制約や寄生容量や寄生インダクタンスが増大してしまう。本実施形態の光電気混載基板11においては、同一基板上にCMOS回路をはじめとする半導体回路と発光素子を作製することが可能であるため、最小限の寄生容量や寄生インダクタンスの状態で任意の場所に発光素子および受光素子を配置することが可能となる。
【0042】
また、符号化回路58を第1発光素子3と第1半導体回路との間に設けることもできる。例えば、図5(b)のように符号化回路58を設けることができる。このことにより、第1半導体回路1が演算処理を行った信号を第1発光素子3が光出力することができる。なお、符号化回路58は第1半導体回路1に含まれてもよい。
【0043】
4.第1電極
第1電極8は、第1発光素子3を構成する電極であり、担持体部9に電圧を印加することができる電極であれば特に限定されない。例えば、AlやCuなどの金属膜でもよく、p型半導体やn型半導体などの半導体でもよい。また、第1電極8は、半導体基板6が図4に例示したように、n型不純物が添加された半導体基板6の場合、第1電極8と半導体基板6は同一であってもよい。この場合、第1電極8を形成する工程を省略することができるからである。
【0044】
また、第1電極8は、n型不純物が添加された半導体からなってもよい。実験により、第1発光素子3においてはp型半導体よりもn型半導体の方が発光強度が強いという結果を得ているためである。
【0045】
また、第1電極8は、p型半導体部およびn型半導体部を有し、かつ、担持体部9と接する表面に前記p型半導体部および前記n型半導体部がpn接合する部分を有してもよい。この構成により、FNトンネリングを利用した発光素子に比べより低い電圧で第1発光素子3を効率よく発光させることができる。以下にこの構成の第1発光素子3について図面を用いて説明する。
図6は、本発明の一実施形態の光電気混載基板の概略断面図であり、図7は、本発明の一実施形態の光電気混載基板に含まれる第1発光素子の概略断面図である。なお図6、7に例示した第1電極8は、p型半導体部71とn型半導体部72が設けられている(図6に例示した光電気混載基板の場合、p型ウェル24がp型半導体部71であり、n型半導体基板6の一部がn型半導体部72である)。また、図8は、図7に例示した第1電極8に含まれるpn接合の近傍のバンド図である。
【0046】
図7に示すように、第1電極8に含まれるp型半導体部71に負の電圧、第1電極8に含まれるn型半導体部72にGND電圧を印加すると、逆バイアスとなり、その電位差が低い場合には、p型半導体部71とn型半導体部72の間では電流は流れない。p型半導体部71にある程度高い負の電圧を印加すると、第1電極8に含まれるpn接合の近傍のエネルギーバンドは、図8のようになる。このような場合、pn接合部にかかる電界が高くなるため、p型半導体部71の価電子帯の電子がn型半導体部72の伝導帯に流れるトンネル電流が発生する。このp型半導体部71の価電子帯からn型半導体部72の伝導帯に流れる電子は、p型半導体部71とn型半導体部72との間の電界又はp型半導体部71と正の電圧に印加された第2電極10の間の電界により加速され、格子原子に衝突し、ホットエレクトロンとホットホールのペアを生じさせると考えられる。このホットエレクトロンの一部がp型半導体部71と第2電極10またはn型半導体部72と第2電極10の間の電界により加速され、担持体部9に供給されると考えられる。このホットエレクトロンが担持体部9の内部の発光体7と相互作用し、発光体7のエネルギー準位を励起し、発光体7を発光させることができると考えられる。
【0047】
この第1発光素子3を発光させるためには、トンネル電流が生じることができる電界をp型半導体部71とn型半導体部72の間に印加することと、発生したホットエレクトロンを担持体部9に供給することができる電界をp型半導体部71と第2電極10間またはn型半導体部72と第2電極10の間に印加することが必要である。このp型半導体部71と第2電極10の間またはn型半導体部72と第2電極10の間に印加する電界は、FNトンネリングにより担持体部9の伝導帯に電子を供給できる電界よりも小さい電界である。このことにより、pn接合を利用する担持体部9への電子注入効率はFNトンネリングを利用した場合に比べ高くなる。また、pn接合を有する第1発光素子3の担持体部9への電子注入効率とFNトンネリングを利用した発光素子の担持体部9へ電子注入効率の比は、実験結果から、およそ7:1と算出された。従って、第1電極8がpn接合を有する第1発光素子3は、FNトンネリングを利用した発光素子に比べより低い電圧で発光素子を効率よく発光させることができる。
【0048】
また、第1電極8がpn接合を有する第1発光素子3とFNトンネリングを利用した発光素子に同じ電圧を印加した場合、第1電極8がpn接合を有する第1発光素子3の方が輝度が大きくなる。また、第1電極8がpn接合を有する第1発光素子3では、担持体部9の一箇所に電界が集中し素子全体が破壊してしまうという問題は生じない。
さらには、FNトンネリングを利用した電子注入方法では、ホットエレクトロンの発生箇所および加速箇所が担持体部9であるため、発光に必要な電圧を印加したとき、担持体部9には多大なダメージが入るのに対し、pn接合を利用した電子注入方法によると、ホットエレクトロンの発生箇所はpn接合であって、また、加速箇所は担持体部9であり、分かれているために、高電界が印加される担持体部9へのダメージが小さいという利点がある。
【0049】
また、FNトンネリングを利用した発光素子では、電極間の電界が最も大きい箇所で強く発光が生じ、電極間の電界が小さい箇所ではほとんど発光しないため発光のむらが生じる。従って、担持体部9の膜厚ばらつきが発光むらに直接影響してしまう。
一方で、pn接合を有する第1発光素子3では、第1電極8内のpn接合近傍で発生したホットエレクトロンが発光体7に衝突することにより発光体7を発光させると考えられる。本方法で発生したホットエレクトロンのエネルギーは、p型半導体部71と第2電極10またはn型半導体部72と第2電極10の間に印加された電界によって決まり、担持体部9の膜厚ばらつきと無関係にホットエレクトロンの得るエネルギーが決まる。従って、担持体部9の膜厚の影響は小さいため、発光むらを小さく抑えることが可能である。
【0050】
p型半導体部71及びn型半導体部72が形成するpn接合は、担持体部9と接する第1電極8の表面に一定の間隔で形成されてもよい。また、p型半導体部71及びn型半導体部72が形成するpn接合は、担持体部9と接する第1電極8の表面に均一に形成されてもよい。このことにより第1発光素子3をむらなく発光させることができる。
例えば、第1電極8は、n型シリコン基板に櫛型のp型シリコン領域を形成してもよく、また、n型シリコン基板に井桁型にp型シリコン領域を形成してもよい。また、p型シリコンとn型シリコンは逆であってもよい。このような構成により、pn接合を担持体部9と接する第1電極8の表面に一定の間隔または均一に形成することができる。
【0051】
また、第1電極8は、担持体部9と接する表面に複数の凸部を有し、前記凸部の上端と第2電極10との間隔は、第1電極8の前記凸部以外の部分と第2電極10との間隔より狭くてもよい。このような構成により、第1発光素子3をむらなく発光させることができる。このことを図面を用いて以下に説明する。
図9(a)は、本発明の一実施形態の光電気混載基板に含まれる第1発光素子であり凸部としてカーボンナノチューブなどを用いた第1発光素子の概略断面図である。図9(b)は、本発明の一実施形態の光電気混載基板に含まれる第1発光素子であり円錐形状の凸部を形成した第1発光素子の概略断面図である。図9(c)は、第1電極と第2電極の間に電圧を印加した場合の本発明の一実施形態の光電気混載基板に含まれる第1発光素子の概略断面図である。
【0052】
複数の凸部75を有する第1発光素子3では図9(a)、図9(b)に示すように凸部75の上端と第2電極10との間の長さD1は、凸部75が形成されていない第1電極8と第2電極10との間の長さD2よりも短くなる。このような第1発光素子3の第1電極8と第2電極10との間に電圧を印加すると、凸部75の上端と第2電極10の間の担持体部9に印加される電界は、凸部75が形成されていない部分の第1電極8と第2電極10の間の担持体部9に印加される電界よりも大きくなる。更に、凸部75の先端への電界集中効果により、凸部75が形成されていない部分の上端の第1電極8の電子より凸部75の上端の電子が担持体部9に供給されやすくなる。このことにより、凸部75の上端と第2電極10との間に選択的に電子が流れる。
【0053】
この凸部75の上端から供給され担持体部9を流れる電子が第1電極8と第2電極10の間に印加された電界により加速される。この加速された電子により第1発光素子3は発光するが、そのメカニズムは明らかではない。たとえば次のように考えられる。加速された電子は、担持体部9中の発光体7と相互作用することで発光体7の電子が励起され発光体7が発光すると考えられる。あるいは加速された電子のエネルギーが電磁波等の他のエネルギーに一旦変換された後、発光体7にエネルギーを与え発光体7が発光すると考えられる。このように直接あるいは間接的にエネルギーを与えることで発光体7の電子が励起され発光体7が発光すると考えられる。
【0054】
さらに、第1電極8が複数の凸部75を有する第1発光素子3では、凸部75が第1電極8の表面に均一に分布させることができるため、図9(c)のように均一に分布した凸部75と第2電極10の間の発光領域76に含まれる発光体7で発光させることができる。その結果、第1電極8が複数の凸部75を有する第1発光素子3では発光にむらが生じない。なお、この説明では第1電極8から電子が供給されると説明したが、第2電極10から電子が供給される場合も同様の効果が生じる。
【0055】
また、さらに凸部75の上部を尖端形状とすることにより、より凸部75の上端の電子が担持体部9に供給されやすくなる。このことにより凸部75の上端と第2電極10の間の発光体7で発光を生じやすくすることができる。また、凸部75の上部を尖端形状とすることのより、発光する発光領域76をより均一にすることができる。
また、凸部75は、担持体部9と接する第1電極8の表面に均一に形成されていてもよい。このことにより、第1発光素子をむらなく発光させることができる。
【0056】
次に、第1電極8が有することができる凸部75の形成方法を具体的に説明する。
凸部75を有する第1電極8は、例えば導電性のシリコン基板を用いて形成することができる。ここでは、一例としてエッチングを利用した形成方法、レーザーアニールを利用した形成方法及びカーボンナノチューブを形成する方法について説明する。
【0057】
まず、エッチングを利用した凸部75の形成方法について説明する。
第1電極8の表面にドット状のエッチングマスクを形成し、第1電極8の表面のエッチングを行う。エッチングでは、マスクを形成していない第1電極8から除去されていき、また、ドット状のエッチングマスクの下の第1電極8の外側から徐々に除去されていく。エッチングを続けていくと、ドット状のエッチングマスクの中心部の直下の第1電極8を頂点とした円錐形の第1電極8をエッチングされずに残すことができる。この後、マスクを除去することにより、円錐形状の凸部75を有する第1電極8を形成することができる。
【0058】
次にレーザーアニールを利用した凸部75の形成方法について説明する。
例えば、シリコン基板にコヒーレントな直線偏光レーザービームを横方向に移動させながら照射し、この照射をシリコン基板の縦方向に順次行い、アニール処理する。このアニール処理において、周期的な光強度分布に対応した温度分布がシリコン基板に生じる。このため、シリコン基板の表面には、周期的なモジュレーションを有するストライプ形状が形成される。さらに、このシリコン基板を照射面の垂直軸周りに90度回転させ、再度レーザービームを照射し、同様のアニール処理を行うことができる。このことにより、90度に交差するストライプの交点にアイランド状の凸部75を有する第1電極8を形成することができる。例えば、532nmの波長のレーザーを用いて上記のシリコン基板のアニール処理を行った場合、間隔が約500〜550nmで高さが30〜50nmの凸部を有する第1電極8を形成することができる。
【0059】
次にカーボンナノチューブを用いて凸部75を形成方法について説明する。
メッキ法により第1電極8の表面にカーボンナノチューブ成長において触媒作用を有する材料(例えば、鉄、ニッケル、コバルト等の鉄族金属や白金、ロジウム等)を形成し、その後、メタン、エタン、プロパン、エチレン、プロピレン等の炭化水素系ガスを流し、熱CVD法、プラズマCVD法により第1電極8の表面にカーボンナノチューブを作成することができる。
【0060】
5.担持体部
担持体部9は、第1発光素子3を構成し、第1電極8と第2電極10とに挟まれ、透光性を有し、内部に発光体7を有すれば特に限定されない。例えば、担持体部9は、絶縁体である。また、例えば、担持体部9は、酸化シリコン、窒化シリコン又は酸窒化シリコンからなる。これらはシリコン系の絶縁体であり、シリコンはゲルマニウムよりも酸素と結合しやすいため、発光体がGeO及びGeO2を含む微粒子の場合ゲルマニウム原子が不必要に酸素と結合することを防止することができる。また、酸化シリコン、窒化シリコン又は酸窒化シリコンは比較的酸素を透過しにくいのでゲルマニウム原子が外気の浸透によって酸化されないので、発光が安定し劣化も少ない。また、酸化シリコン、窒化シリコン又は酸窒化シリコンは通常のシリコン半導体プロセスで製膜可能であるので量産性に優れている。
【0061】
担持体部9の厚さは、例えば10nm以上100nm以下(例えば10、20、30、40、50、60、70、80、90及び100nmのうちいずれか2つの間の範囲)である。
なお、本発明で透光性とは、その発光素子が発光する光を透過することができることをいう。担持体部9の光透過率は、例えば波長300〜500nmの光の透過率が80%以上であることが好ましい。発光体7がGeO及びGeO2を含む微粒子の場合、発光体7から放出される光のピーク波長は390nm前後であるので、波長300〜500nmでの光透過率が高ければその分だけ光取り出し効率が高くなるからである。
【0062】
6.発光体
発光体7は、担持体部9の内部に形成され、第1電極8と第2電極10との間に電圧を印加することにより発光するものであれば特に限定されない。また、発光体7は担持体部9に複数形成されたものでもよい。例えば、微粒子、金属原子、金属イオンであり、また、例えば、ゲルマニウム、シリコン又はスズの微粒子である。また、発光体7は例えばGeO及びGeO2を含む微粒子とすることができる。この場合、発光体7はゲルマニウム(金属)を含んでもよい。発光体7の数密度は、特に限定されないが例えば、1×1016個/cm3〜1×1021個/cm3である。
【0063】
発光体7が微粒子の場合、発光体7は、好ましくは、最大粒径が1nm以上20nm以下である。この場合、発光効率が特に高くなるからである。本発明において、「最大粒径」とは、担持体部9の任意の断面(図1(c)のような断面であってもよく、紙面に垂直な断面であってもよい。)の100nm角の範囲をTEM観察した場合に観察できた微粒子のうち粒径が最も大きいものの粒径を意味する。また、本発明において「粒径」とは、断面TEM写真で見た場合に、TEM写真に射影され微粒子の平面像が含むことのできる最も長い線分の長さを意味する。微粒子の最大粒径は、例えば、1,2,3,4,5,6,7,8,9、10、12、14、16、18又は20nmである。微粒子の最大粒径は、ここで例示した何れか2つの数値の間の範囲内であってもよく、何れか1つの数値以下であってもよい。
【0064】
発光体7がGeO及びGeO2を含む微粒子の場合、酸化ゲルマニウム全体(GeO2+GeO)に対するGeOの割合は、XPSスペクトルのGeの3dピーク付近のスペクトルにおいて、GeO2に起因するピークの面積SGeO2と、GeOに起因するピークの面積SGeOを求め、SGeO/(SGeO2+SGeO)を算出することによって求めることができる。XPS測定のためのX線源には、例えば単色化したAl、Kα線(1486.6eV)を用いることができる。GeO2に起因するピークとGeOに起因するピークは、裾野が重なるが、ガウスフィッティングを行ってGeO2に起因するピークとGeOに起因するピークとを波形分離することによって面積SGeO2及びSGeOを求めることができる。GeO2及びGeOのピークエネルギーは、それぞれ約33.5,32eVである。
【0065】
発光体7がGeO及びGeO2を含む微粒子の場合、発光体7に含まれるGeOとGeO2の合計を100%としたときGeOを10%以上含むことができる。GeOの割合が小さすぎると発光しなかったり発光強度が小さくなりすぎる可能性がある。GeOの割合は、具体的には例えば10、20、30、40、50、60、70、80、90、95、99、100%である。GeOの割合は、ここで例示した数値の何れか2つの間の範囲内であってもよい。
【0066】
ところで、XPSスペクトルのGeの2pピーク付近のスペクトルにおいて、ゲルマニウム(Ge)に起因するピークの面積SGeと、酸化ゲルマニウム(GeO+GeO2)に起因するピークの面積S酸化Geを求め、SGeO/(SGe+S酸化Ge)を算出することによってGeの酸化率を求めることができる。この酸化率の平均値は、特に限定されないが、例えば、1,5,10,15,20,25,30,34.9,35,40,45,50,55,60,60.1,65,70,70.1,75,80,85,90,95,99,100%である。この酸化率の平均値は、ここで例示した数値の何れか2つの間の範囲内であってもよい。
【0067】
本実施形態の光電気混載基板11に含まれる第1発光素子3は、第1電極8と第2電極10との間に電圧印加をした際のエレクトロルミネッセンス(EL)の波長のピークが340〜440nm(より厳密には、350〜430nm,360〜420nm,370〜410nm,380〜400nm又は385〜395nm)の範囲内である。または、担持体部9に対して電子線を5keVで照射した際のカソードルミネッセンス(CL)の波長のピークが340〜440nm(より厳密には、350〜430nm,360〜420nm,370〜410nm,380〜400nm又は385〜395nm)の範囲内であってもよい。ELの波長は、CLの波長から若干ずれる可能性があるが、CLの波長とほぼ同じである。
【0068】
7.第2電極
第2電極10は、第1発光素子3を構成する電極であり、透光性を有すれば特に限定されない。例えば、第2電極10は、波長300nm以上500nm以下の光の透過率が60%以上99.99%以下の電極とすることができる。透光性は、第2電極10を構成する材料自体が有してもよく、第2電極10に隙間や穴を作ることにより透光性を付与してもよい。例えば、第2電極10は、ITOなどの金属酸化物薄膜またはAl、Ti、Taなどの金属薄膜またはSi、SiC、GaNなどの半導体薄膜である。
【0069】
8.第1受光素子
第1受光素子5は、第1半導体基板6に設けられてもよい。第1受光素子5は、第1半導体回路1と電気的に接続し、かつ、第2発光素子33または第3発光素子53が出力した光を光入力することができる。また、第1受光素子5は、光学的接続部45を介して、第2発光素子33または第3発光素子53などが出力した光を光入力することができる。
第1受光素子5を設けることにより、第1半導体回路1は、第2半導体回路31、第3半導体回路51などと双方向の高速光通信をすることができる。
【0070】
第1受光素子5は、第1発光素子3と隣接して設けることができる。このことにより、1つの光学的接続部45を用いて双方向の高速光通信を行うことができる。また、第1受光素子5と第1半導体回路1との間にデコーダ回路が設けられてもよい。このことにより、第1受光素子5が受信した符号化された信号を復号化して第1半導体回路1に伝送することができる。
【0071】
図10は、本発明の一実施形態の光電気混載基板の概略断面図であり、第1半導体回路1、第1発光素子3および第1受光素子5が設けられている。図10に示すように第1半導体回路1であるCMOS回路を構成するp型トランジスタ65、n型トランジスタ66および第1発光素子3に加えて、第1受光素子5を第1半導体基板6に作製することができる。
【0072】
例えば、図1(b)、図10に示すように第1受光素子5は、n型領域12とp型領域13がpn接合した領域を有しており、その上部に受光窓68を有した構造となっている。光学的接続部45を通って受光窓68から入射した光が前記pn接合に入射すると、シリコン基板内で電子とホールが生成され、電圧が発生することとなる。このことにより、光信号を電気信号に変換することができる。
なお、第1半導体基板6がp型半導体またはn型半導体である場合、p型領域13およびn型領域12のうちどちらか一方を省略することが可能である。
【0073】
9.第4発光素子
第4発光素子43は、第1半導体基板6に設けられてもよい。第4発光素子43は、第1半導体回路1と電気的に接続し、かつ、第1半導体回路1が演算処理を行った信号を第1発光素子3と異なる波長の光で光出力してもよい。このことにより、第1発光素子3と第4発光素子43で異なる信号を発信することができ、光通信の情報量を大きくすることができる。
第4発光素子43は、図2のように第1発光素子3と隣接して設けてもよい。このことにより、第1発光素子3と第4発光素子43が光出力する光を同一の光学的接続部45を用いて伝送することができる。
【0074】
また、第4発光素子43は、図5に示した発光素子57に含まれてもよい。また、第4発光素子43は、複数であってもよく、それぞれ異なる波長の光で光出力してもよい。このことにより、光通信の情報量をより大きくすることができる。
例えば、第4発光素子43は、第1発光素子3と同様の構造を有するものの上部に蛍光体を含むフィルターを形成してものでもよく、また、第1発光素子3と発光体7の種類を変えたものでもよい。また、第1発光素子3と構造が異なるものでもよい。
【0075】
10.第2半導体回路
第2半導体回路31は、第1半導体基板6に形成されてもよい。また、第2半導体回路31は、第2発光素子33および第2受光素子35と電気的に接続し、かつ、信号の演算処理を行う回路であってもよい。例えば、第2半導体回路31は、複数のトランジスタなどから構成された半導体回路である。例えば、CMOS回路などである。第2半導体回路31は、第2発光素子33および第2受光素子35と電気的に接続することにより、第1半導体回路1と光通信を行うことができる。
【0076】
11.第2発光素子
第2発光素子33は、第1半導体基板6に形成されてもよい。また、第2発光素子33は、第2半導体回路31と電気的に接続し、かつ、第2半導体回路31が演算処理を行った信号を光出力してもよい。また、第2発光素子33が光出力した光を、光学的接続部45を介して第1受光素子5が光入力してもよい。このことにより、第2半導体回路31が演算処理した信号を第1半導体回路に伝送することができる。
第2発光素子33は、第1発光素子3や第4発光素子43と同様の構造を有してもよく、異なる構造を有してもよい。
また、第2発光素子33は、第2半導体回路31に隣接して設けられてもよい。このことにより、寄生インダクタンスや寄生容量を少なくすることができる。
【0077】
12.第2受光素子
第2受光素子35は、第1半導体基板6に形成されてもよい。また、第2受光素子35は、第2半導体回路31と電気的に接続し、第1発光素子3が出力した光を光学的接続部45を介して光入力してもよい。このことにより、第1半導体回路1が演算処理を行った信号を第2半導体回路31に伝送することができる。
第2受光素子35は、第1受光素子5と同様の構造を有してもよく、異なる構造を有してもよい。
【0078】
13.第2半導体基板
第2半導体基板56は、半導体装置60を構成し、第3半導体回路51、第3発光素子53および第3受光素子55を設けることができる半導体の基板であってもよい。例えば、第2半導体基板56は、第1半導体基板6または光電気混載基板11と同種のものであってもよく、異なる種類のものであってもよい。また、第2半導体基板56は、第1半導体基板6と同一の装置に設置されたものでもよく、異なる装置に設置されたものであってもよい。
また、第2半導体基板56は第1半導体基板6に対向されて配置されてもよく、第3受光素子55は、第1発光素子3と対向して配置されてもよく、第3発光素子53は、第1受光素子5と対向して配置されてもよい。
【0079】
図11は、本発明の一実施形態の半導体装置の概略断面図である。図11に示したように第1半導体基板6と第2半導体基板56とを配置することができる。このことにより、第1半導体回路1と第3半導体回路51は、双方向の光通信を行うことができる。また、このように配置することにより光学的接続部45を省略することも可能である。第1半導体基板6と第2半導体基板56との接着は、従来のボンディング技術を使用すれば可能である。このことにより、占有面積が小さく、高性能な基板を作製することが可能である。
【0080】
14.第3半導体回路
第3半導体回路51は、第2半導体基板56に形成されてもよい。また、第3半導体回路51は、第3発光素子53および第3受光素子55と電気的に接続し、かつ、信号の演算処理を行う回路であってもよい。例えば、第3半導体回路51は、複数のトランジスタなどから構成された半導体回路である。例えば、CMOS回路などである。第3半導体回路51は、第3発光素子53および第3受光素子55と電気的に接続することにより、第1半導体回路1と光通信を行うことができる。
【0081】
15.第3発光素子
第3発光素子53は、第2半導体基板56に形成されてもよい。また、第3発光素子53は、第3半導体回路51と電気的に接続し、かつ、第3半導体回路51が演算処理を行った信号を光出力してもよい。また、第3発光素子53が光出力した光を、光学的接続部45を介して第1受光素子5が光入力してもよい。このことにより、第3半導体回路51が演算処理した信号を第1半導体回路1に伝送することができる。
第3発光素子53は、第1発光素子3や第4発光素子43と同様の構造を有してもよく、異なる構造を有してもよい。
【0082】
16.第3受光素子
第3受光素子55は、第2半導体基板56に形成されてもよい。また、第3受光素子55は、第3半導体回路51と電気的に接続し、第1発光素子3が出力した光を光学的接続部45を介して光入力してもよい。このことにより、第1半導体回路1が演算処理を行った信号を第3半導体回路51に伝送することができる。
第3受光素子55は、第1受光素子5と同様の構造を有してもよく、異なる構造を有してもよい。
【0083】
17.光学的接続部
光学的接続部45は、発光素子と受光素子を光学的に接続する部分である。例えば、光ファイバや光導波路である。
例えば、光導波路は、第1半導体基板6に設けることができる。例えば、層間膜64の上層に設けることができる。また、光ファイバは、第1半導体基板6や第2半導体基板56に設置することができる。
【0084】
光電気混載基板の製造方法
本発明の一実施形態の光電気混載基板の製造方法について説明する。
図12および図13は、本発明の一実施形態の光電気混載基板の製造方法の説明図である。本実施例においては、第1半導体基板6としてシリコン基板を用いるため、まず第1半導体回路1に含まれるトランジスタの形成を行い、次に第1発光素子3の形成を行う。この理由は、一般にトランジスタのソース・ドレイン領域の活性化アニール温度がGeOおよびGeO2を含む微粒子である発光体7を含む第1発光素子3の発光体7形成に必要なアニール温度よりも高いためである。しかし、第1半導体基板6としてシリコンとゲルマニウムの化合物やゲルマニウム基板を用いる際には、ソース・ドレイン領域の活性化アニールに高温が必要でなくなるため、前記2つの温度が逆転することがある。この場合には、第1発光素子3の形成を行った後、トランジスタの形成を行えばよい。
【0085】
1.トランジスタの形成
トランジスタの形成は発光素子領域を酸化シリコンや窒化シリコンで覆った状態で行う。Si MOSFETの製造方法はよく知られたものであるのでここでは簡単に説明する。
n型シリコン基板に(1)トレンチ27形成、(2)p型ウェル24形成、(3)ゲート絶縁膜25成膜、(4)ポリシリコン成膜、(5)ゲートエッチング、(6)サイドウォール形成、(7)p型、n型ソース・ドレイン注入、(8)活性化アニール、(9)シリサイド形成の順で形成する。ここまでのプロセスを経た断面図を図12に示す。
【0086】
ここで、工程(4)ポリシリコン成膜では、ゲート金属として、スパッタ法等により、直接ゲート金属を堆積しても良い。また、上述のように、p型トランジスタ65のチャネル濃度は、第1半導体基板6のn型領域にさらにn型ウェルを形成して所望のトランジスタの閾値を得ることが可能である。また、p型およびn型トランジスタのソース・ドレイン領域近傍にはハロー領域やエクステンション領域を形成して、短チャネル効果の抑制やソース・ドレイン領域の低抵抗化を行ってもよい。
【0087】
2.第1発光素子の形成
トランジスタ形成後、例えば、シリコン酸化膜からなる層間膜64を堆積し、発光素子領域のみをエッチングにより、開口する。後述の工程で用いる、第1発光素子3の担持体部9の膜厚が十分厚い場合や、発光体7のイオン注入時の注入エネルギーが十分に低い場合は、トランジスタと第1発光素子3の層間膜64形成を同時に行ってもよい。
第1発光素子3の形成は、n型シリコン基板に(1)担持体部9、(2)発光体7、(3)第2電極10の順で形成する。
【0088】
2−1.担持体部の形成
第1電極8であるn型シリコン基板の上に担持体部9を形成する。例えば酸化シリコンや窒化シリコンをCVDやスパッタリングで堆積し形成することができる。
【0089】
2−2.発光体の形成
担持体部9の内部に発光体7を形成する。担持体部9の内部に発光体7を形成する方法は、特に限定されないが、発光体7がGeO及びGeO2を含む微粒子の場合、担持体部9に対してゲルマニウムをイオン注入し、その後、熱処理を行う方法が考えられる。イオン注入後の熱処理によってイオンが凝集して多数の微粒子が担持体部9中に形成されるとともにGeが酸化されてGeOおよびGeO2が形成される。ゲルマニウムのイオン注入は、例えば、注入エネルギー5〜100keVで注入量1×1014〜1×1017ions/cm2の条件で行うことができる。
【0090】
GeOとGeO2の割合は、ゲルマニウムの注入量、熱処理時間、熱処理温度、熱処理雰囲気等を変化させることによって適宜調節することができる。具体的には熱処理雰囲気中の酸素の分圧や流量を調整することによってGeOの割合を高めることができる。例えば膜厚100nmの酸化シリコン中のゲルマニウムの原子濃度が10%以下の場合において、1時間、800℃の熱処理においては、真空引き(毎分400リットル)しながら不活性ガスを供給(毎分50ミリリットル)した場合は、ゲルマニウムは一部酸素と結合するが酸素が不足しているので完全には酸化されずGeOが生成できる。不活性ガスに体積20%の酸素を混合した1気圧の雰囲気中では、酸素の供給過多でGeO2が多く形成され、GeOが減少する。GeOの割合を高めるのに適した雰囲気は、ゲルマニウムの注入条件や熱処理時間、温度など他のパラメーターにも左右されるが、一例では、ゲルマニウムの原子濃度を比較的高くし、不活性ガスに酸素を混合したガスを真空引きしながら供給することによってGeOの割合を高めることができる。
【0091】
また、ゲルマニウムは、担持体部9中のゲルマニウム濃度が0.1〜10.0原子%になるようにイオン注入することが好ましい。1時間、600℃の熱処理において、真空引き(毎分400リットル)しながら不活性ガスを供給(毎分50ミリリットル)した場合は、この範囲であれば発光効率が比較的高くなるからである。ゲルマニウム濃度は、具体的には例えば0.1,0.2,0.3,0.4,0.5,0.6,0.7,0.8,0.9,1.0,2.0,3.0,4.0,5.0,6.0,7.0,8.0,9.0,10.0原子%である。この濃度は、ここで例示した数値の何れか2つの間の範囲内であってもよい。ゲルマニウム濃度は、例えば高分解能RBS(ラザフォード後方散乱)法によって測定することができる。その他、SIMS(二次イオン質量分析法)等の様々な分析法によって測定することが可能である。なお、ゲルマニウム濃度の測定は、ゲルマニウム濃度がピーク値の1/100以上となる範囲で行う。熱処理の温度は、400〜900℃が好ましく500〜800℃がさらに好ましい。この範囲であれば発光効率が比較的高くなるからである。
【0092】
2−3.第2電極の形成
発光体7が形成された担持体部9の上に第2電極10を形成する。例えばITO電極であれば塗布法、スパッタリング等により形成することができる。
ここまでのプロセスを経た断面図を図13に示す。
【0093】
2−4.配線の形成
基板全面に層間膜64を成膜した後、p型トランジスタ65とn型トランジスタ66のゲートおよびソース・ドレイン領域の配線孔と発光素子の配線孔をエッチングにより形成し、電極材料をスパッタ法等により堆積し、エッチングにより所望の配線を形成する。
配線工程を経ることによって、図4の光電気混載基板が製造できる。
【0094】
第1発光素子3から発する光を取り出すための発光窓63は上記の配線孔のエッチング時に同時に形成しても良いし、別途形成しても良い。また、発光窓63には開口後、発光素子の発する光の波長が透過しやすい材料、例えば、シリコン酸化膜やシリコン窒化膜を堆積することが望ましい。
【0095】
第1発光素子の特性を確認するための実験
1.EL実験
以下の方法で第1発光素子3の発光波長特性および発光原因を確認するための参考実験として図14のような素子を作製し、EL実験を行った。
まず酸素雰囲気中,1050℃、100分でn型およびp型シリコン基板を熱酸化することによって表面にシリコン熱酸化膜を形成した。
次に、シリコン熱酸化膜中にGeイオンを50keVで1.4×1016ions/cm2、20keVで3.2×1015ions/cm2、10keVで2.2×1015ions/cm2の条件でこの順番で多重に注入した。
【0096】
次に、ロータリーポンプで引きながら、窒素を流入させ、800℃で1時間熱処理した。この熱処理中に注入したGeの凝集及び酸化によってGeが酸化されて少なくとも一部がGeO及びGeO2に酸化される。次に、シリコン熱酸化膜上にITO電極を形成し、シリコン基板側にアルミニウム電極を形成し、EL実験に用いる発光素子を得た。これらの発光素子のITO電極とアルミニウム電極の間に30V程度の電圧を印加したところ、n型シリコン基板を用いた発光素子では青色の発光が確認されたが、p型シリコン基板を用いた発光素子では発光が確認されなかった。
【0097】
また、この青色の発光の発光スペクトルを図15に示す。図15を参照すると、確認された青色の発光は、340nmから550nmの波長の光であり、340nmから440nmの間にピークを有するエレクトロルミネッセンス発光であることが分かった。
【0098】
2.GeO及びGeO2と発光との関係
以下に示す方法によって、GeO及びGeO2が発光素子の発光に関与していることを確認した。
まず、発光機構について2つの仮説を考えた。第1の仮説は、Geナノ粒子が量子サイズ効果によって発光が起こっているというものである。この発光機構は、通常のナノ粒子の発光機構と同じであり、発光波長が粒子サイズに依存する。第2の仮説は、GeO及びGeO2が発光に関与するというものである。GeOの励起状態と基底状態のエネルギー準位差は、2.9〜3.2eV(387〜427nm)であるので、第2の仮説によれば、発光波長は、387〜427nm程度になり、この波長は粒子サイズに依存しないと考えられる。
【0099】
これらの仮説のどちらが正しいのかを検証するために、互いに異なる種々の温度条件と注入条件で発光素子を作製し、この素子に上記の方法で電圧を印加したときのEL波長を測定した。EL波長の測定には、「島津製作所製 分光蛍光光度計RF−5300PC」を用いた。発光素子の作製方法は、熱処理温度やGe注入量を適宜変化させた以外は「1.EL実験」で説明した通りである。
【0100】
得られた結果を図16、図17に示す。図16中の温度は、熱処理温度(時間は1時間)を示す。図17中の「原子%」は、Ge注入後のシリコン酸化膜内でのGe濃度を示す。図16でのGe濃度は5.0原子%であり、図17での熱処理温度は700℃(時間は1時間)である。
【0101】
図16、図17を参照すると、熱処理温度やGe濃度が変わってもELのピーク波長は、ほぼ390nmで一定であることが分かる。熱処理温度やGe濃度が変わると、形成されるナノ粒子のサイズも変化するので、発光機構が第1の仮説に従うのであればELのピーク波長がずれるはずである。従って、図16、図17で確認されたELの波長は、第1の仮説では説明ができない。一方、波長390nmは、第2の仮説で予測された発光波長(387〜427nm)の範囲内である。
【0102】
以上より、発光素子からのEL波長は、第1の仮説では説明できず、第2の仮説で説明できることが分かる。従って、発光素子の発光には、GeO及びGeO2が関与していることが確認できた。
ところで、図16を参照すると、熱処理温度は、600〜700℃が好ましいことが分かる。また、図17を参照すると、Ge濃度は、3.0原子%以上が好ましく、3.0〜5.0原子%がさらに好ましいことが分かる。
【0103】
3.Ge,GeO,GeO2の割合の深さ方向分布
「1.EL実験」で説明した方法に従って発光素子を作製し、シリコン酸化膜内でのGe,GeO,GeO2の割合の深さ方向分布を調べた。ここで作製した発光素子のGe濃度は5.0原子%であり、熱処理温度は800℃(時間は1時間)である。
XPSは通常試料表面から深さ数nmの範囲の分析ができるので、アルゴンイオンビームによるエッチングとXPS測定を交互に行うことによって、深さ50nmまでの領域においてGe,GeO,GeO2の割合の深さ方向の変化を調べた。アルゴンイオンビームのエネルギーは4keV,ビーム電流は15mAで、1回当り300秒照射した。その時のXPS測定結果を各深さについて、分かり易いように縦方向にグラフを平行移動して並べたものを図18(a)に示す。また、各深さに含まれるGe原子の状態を、Ge(金属Ge),GeO,GeO2の割合で示したグラフを図18(b)に示す。
【0104】
これによると、「1.EL実験」で説明した注入方法でGeの注入濃度が比較的高い深さ10〜50nmの領域では、酸化されていないGeの割合は30〜70%である。GeO2は0〜20%の間で、およそ10%である。Geが完全に酸化されず一部酸化したGeOは10〜50%の間である。
各深さでのGe,GeO,GeO2の割合は、スペクトルのGeの3dピーク付近のXPSスペクトルにおいて、Geに起因するピークの面積SGeと、GeOに起因するピークの面積SGeOと、GeO2に起因するピークの面積SGeO2とを求め、(SGe,SGeO,SGeO2)/(SGe+SGeO+SGeO2)を各深さで算出することによって求めた。
【0105】
また、各深さでの、酸化ゲルマニウム全体(GeO2+GeO)に対するGeO,GeO2の割合を図19のグラフに示す。
これによると、酸化ゲルマニウムの内、完全に酸化されてGeO2となっている割合は、ゲルマニウムの濃度が低く、雰囲気の影響を強く受けてゲルマニウムが完全に酸化されやすい表面近傍を除いて、およそ20〜60%の間で、Geが完全に酸化されず一部酸化したGeOはおよそ40〜80%の間である。「1.EL実験」で説明した注入方法でGeの注入濃度が比較的高い深さ10〜40nmの領域では、酸化ゲルマニウムの内、完全に酸化されてGeO2となっている割合はおよそ50%以下で、およそ20〜30%である。Geが完全に酸化されず一部酸化したGeOはおよそ50%以上で70〜80%である。各深さでのGeO,GeO2の割合は、スペクトルのGeの3dピーク付近のXPSスペクトルにおいて、GeOに起因するピークの面積SGeOと、GeO2に起因するピークの面積SGeO2とを求め、(SGeO,SGeO2)/(SGeO+SGeO2)を各深さで算出することによって求めた。XPSスペクトルは、X線源として単色化したAl、Kα線(1486.6eV)を用いて測定した。
【符号の説明】
【0106】
1: 第1半導体回路 3:第1発光素子 5:第1受光素子 6:第1半導 体基板 7:発光体 8:第1電極 9:担持体部 10:第2電極 11 :光電気混載基板 12:n型領域 13:p型領域 16:ソース領域 1 7:ドレイン領域 20:ソース電極 21:ゲート電極 22:ドレイン電極 24:p型ウェル 25:ゲート絶縁膜 27:トレンチアイソレーション 31:第2半導体回路 33:第2発光素子 35:第2受光素子 43:第 4発光素子 45:光学的接続部 51:第3半導体回路 53:第3発光素子 55:第3受光素子 56:第2半導体基板 57:発光素子 58:符号 化回路 60:半導体装置 62:電極 63:発光窓 64:層間膜 6 5:p型トランジスタ 66:n型トランジスタ 68:受光窓 71:p型半 導体部 72:n型半導体部 75:凸部 76:発光領域 78:酸化シリコン
101:半導体基板 102:n型コンタクト層 103:n型DBR層 1 04:活性層 105:p型DBR層 108:p型コンタクト層 110:p電 極 111:n電極 115:絶縁層 118:発光部 120:発光素子 122:はんだバンプ 123:電極パターン 125:サブマウント基板
【特許請求の範囲】
【請求項1】
第1半導体回路と第1発光素子とが第1半導体基板に設けられ、
第1半導体回路は、第1発光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、
第1発光素子は、第1電極、透光性を有する第2電極および第1電極と第2電極とに挟まれた担持体部を備え、
前記担持体部は、透光性を有しかつ内部に発光体を有し、
第1発光素子は、第1半導体回路が演算処理を行った信号を光出力することを特徴とする光電気混載基板。
【請求項2】
前記発光体は、GeO及びGeO2を含む微粒子である請求項1に記載の基板。
【請求項3】
前記発光体は、前記発光体に含まれるGeOとGeO2の合計を100%としたときGeOを10%以上含む請求項2に記載の基板。
【請求項4】
第1発光素子は、340〜440nmの範囲内に発光波長のピークを有するエレクトロルミネッセンスを示す請求項2または3に記載の基板。
【請求項5】
前記発光体は、1nm以上20nm以下の最大粒径を有する微粒子である請求項1〜4のいずれか1つに記載の基板。
【請求項6】
第2電極は、波長300nm以上500nm以下の光の透過率が60%以上99.99%以下である請求項1〜5のいずれか1つに記載の基板。
【請求項7】
第1発光素子は、第1半導体回路に隣接して設けられた請求項1〜6のいずれか1つに記載の基板。
【請求項8】
第1半導体基板は、シリコン基板、ゲルマニウム基板、シリコンの化合物の基板またはゲルマニウムの化合物の基板である請求項1〜7のいずれか1つに記載の基板。
【請求項9】
第1電極は、第1半導体基板の一部であり、かつn型不純物がドーピングされた部分である請求項1〜8のいずれか1つに記載の基板。
【請求項10】
第1電極は、p型半導体部およびn型半導体部を有し、かつ、前記担持体部と接する表面に前記p型半導体部および前記n型半導体部がpn接合する部分を有する請求項1〜8のいずれか1つに記載の基板。
【請求項11】
前記p型半導体部及び前記n型半導体部のうち少なくとも1つは、5×1018cm-3以上の不純物濃度を有する請求項10に記載の基板。
【請求項12】
第1電極は前記担持体部と接する表面に複数の凸部を有し、
前記凸部の上端と第2電極との間隔は、第1電極の前記凸部以外の部分と第2電極との間隔より狭い請求項1〜9のいずれか1つに記載の基板。
【請求項13】
第1電極の前記凸部以外の部分と第2電極との間隔は、前記凸部の上端と第2電極との間隔の1.1倍以上である請求項12に記載の基板。
【請求項14】
前記凸部の上端と第2電極との間隔は、5nm以上100nm以下である請求項12または13に記載の基板。
【請求項15】
前記凸部は、カーボンナノチューブあるいは円錐形状の金属又はシリコンからなる請求項12〜14のいずれか1つに記載の基板。
【請求項16】
隣接する2つの前記凸部は、10nm以上3μm以下の間隔を有する請求項12〜15のいずれか1つに記載の基板。
【請求項17】
前記凸部は、頂点から遠ざかるほど傾斜がゆるくなった円錐形状である請求項12〜16のいずれか1つに記載の基板。
【請求項18】
第1半導体基板に第4発光素子がさらに設けられ、
第4発光素子は、第1半導体回路と電気的に接続し、かつ、第1半導体回路が演算処理を行った信号を第1発光素子と異なる波長の光で光出力する請求項1〜17のいずれか1つに記載の基板。
【請求項19】
第1半導体基板に第2半導体回路および第2受光素子がさらに設けられ、
第2半導体回路は、第2受光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、
第2受光素子は、第1発光素子が出力した光を光学的接続部を介して光入力する請求項1〜18のいずれか1つに記載の基板。
【請求項20】
第1半導体基板に第2発光素子および第1受光素子がさらに設けられ、
第2発光素子は、第2半導体回路と電気的に接続し、かつ、第2半導体回路が演算処理を行った信号を光出力し、
第1受光素子は、第1半導体回路と電気的に接続し、かつ、第2発光素子が出力した光を光学的接続部を介して光入力する請求項19に記載の基板。
【請求項21】
請求項1〜18のいずれか1つに記載の光電気混載基板と、第2半導体基板とを備え、
第2半導体基板に第3半導体回路と第3受光素子とが設けられ、
第3半導体回路は、第3受光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、
第3受光素子は、第1発光素子が出力した光を光入力する半導体装置。
【請求項22】
第1半導体基板に第1受光素子がさらに設けられ、
第2半導体基板に第3発光素子がさらに設けられ、
第3発光素子は、第3半導体回路と電気的に接続し、かつ、第3半導体回路が演算処理を行った信号を光出力し、
第1受光素子は、第1半導体回路と電気的に接続し、かつ、第3発光素子が出力した光を光入力する請求項21に記載の装置。
【請求項23】
第1発光素子と第3受光素子とが対向して配置され、
第3発光素子と第1受光素子とが対向して配置された請求項22に記載の装置。
【請求項1】
第1半導体回路と第1発光素子とが第1半導体基板に設けられ、
第1半導体回路は、第1発光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、
第1発光素子は、第1電極、透光性を有する第2電極および第1電極と第2電極とに挟まれた担持体部を備え、
前記担持体部は、透光性を有しかつ内部に発光体を有し、
第1発光素子は、第1半導体回路が演算処理を行った信号を光出力することを特徴とする光電気混載基板。
【請求項2】
前記発光体は、GeO及びGeO2を含む微粒子である請求項1に記載の基板。
【請求項3】
前記発光体は、前記発光体に含まれるGeOとGeO2の合計を100%としたときGeOを10%以上含む請求項2に記載の基板。
【請求項4】
第1発光素子は、340〜440nmの範囲内に発光波長のピークを有するエレクトロルミネッセンスを示す請求項2または3に記載の基板。
【請求項5】
前記発光体は、1nm以上20nm以下の最大粒径を有する微粒子である請求項1〜4のいずれか1つに記載の基板。
【請求項6】
第2電極は、波長300nm以上500nm以下の光の透過率が60%以上99.99%以下である請求項1〜5のいずれか1つに記載の基板。
【請求項7】
第1発光素子は、第1半導体回路に隣接して設けられた請求項1〜6のいずれか1つに記載の基板。
【請求項8】
第1半導体基板は、シリコン基板、ゲルマニウム基板、シリコンの化合物の基板またはゲルマニウムの化合物の基板である請求項1〜7のいずれか1つに記載の基板。
【請求項9】
第1電極は、第1半導体基板の一部であり、かつn型不純物がドーピングされた部分である請求項1〜8のいずれか1つに記載の基板。
【請求項10】
第1電極は、p型半導体部およびn型半導体部を有し、かつ、前記担持体部と接する表面に前記p型半導体部および前記n型半導体部がpn接合する部分を有する請求項1〜8のいずれか1つに記載の基板。
【請求項11】
前記p型半導体部及び前記n型半導体部のうち少なくとも1つは、5×1018cm-3以上の不純物濃度を有する請求項10に記載の基板。
【請求項12】
第1電極は前記担持体部と接する表面に複数の凸部を有し、
前記凸部の上端と第2電極との間隔は、第1電極の前記凸部以外の部分と第2電極との間隔より狭い請求項1〜9のいずれか1つに記載の基板。
【請求項13】
第1電極の前記凸部以外の部分と第2電極との間隔は、前記凸部の上端と第2電極との間隔の1.1倍以上である請求項12に記載の基板。
【請求項14】
前記凸部の上端と第2電極との間隔は、5nm以上100nm以下である請求項12または13に記載の基板。
【請求項15】
前記凸部は、カーボンナノチューブあるいは円錐形状の金属又はシリコンからなる請求項12〜14のいずれか1つに記載の基板。
【請求項16】
隣接する2つの前記凸部は、10nm以上3μm以下の間隔を有する請求項12〜15のいずれか1つに記載の基板。
【請求項17】
前記凸部は、頂点から遠ざかるほど傾斜がゆるくなった円錐形状である請求項12〜16のいずれか1つに記載の基板。
【請求項18】
第1半導体基板に第4発光素子がさらに設けられ、
第4発光素子は、第1半導体回路と電気的に接続し、かつ、第1半導体回路が演算処理を行った信号を第1発光素子と異なる波長の光で光出力する請求項1〜17のいずれか1つに記載の基板。
【請求項19】
第1半導体基板に第2半導体回路および第2受光素子がさらに設けられ、
第2半導体回路は、第2受光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、
第2受光素子は、第1発光素子が出力した光を光学的接続部を介して光入力する請求項1〜18のいずれか1つに記載の基板。
【請求項20】
第1半導体基板に第2発光素子および第1受光素子がさらに設けられ、
第2発光素子は、第2半導体回路と電気的に接続し、かつ、第2半導体回路が演算処理を行った信号を光出力し、
第1受光素子は、第1半導体回路と電気的に接続し、かつ、第2発光素子が出力した光を光学的接続部を介して光入力する請求項19に記載の基板。
【請求項21】
請求項1〜18のいずれか1つに記載の光電気混載基板と、第2半導体基板とを備え、
第2半導体基板に第3半導体回路と第3受光素子とが設けられ、
第3半導体回路は、第3受光素子と電気的に接続し、かつ、信号の演算処理を行う回路であり、
第3受光素子は、第1発光素子が出力した光を光入力する半導体装置。
【請求項22】
第1半導体基板に第1受光素子がさらに設けられ、
第2半導体基板に第3発光素子がさらに設けられ、
第3発光素子は、第3半導体回路と電気的に接続し、かつ、第3半導体回路が演算処理を行った信号を光出力し、
第1受光素子は、第1半導体回路と電気的に接続し、かつ、第3発光素子が出力した光を光入力する請求項21に記載の装置。
【請求項23】
第1発光素子と第3受光素子とが対向して配置され、
第3発光素子と第1受光素子とが対向して配置された請求項22に記載の装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2011−113877(P2011−113877A)
【公開日】平成23年6月9日(2011.6.9)
【国際特許分類】
【出願番号】特願2009−270561(P2009−270561)
【出願日】平成21年11月27日(2009.11.27)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成23年6月9日(2011.6.9)
【国際特許分類】
【出願日】平成21年11月27日(2009.11.27)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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