半導体メモリおよび半導体メモリの製造方法
【課題】 ワード線とビット線間のショート不良を検出するためのテスト時間を短縮する。
【解決手段】 半導体メモリは、メモリセルと、メモリセルに接続されるワード線とビット線と、テスト時にワード線をフローティングにする第１回路と、テスト時にワード線を増幅する第２回路とを含んでいる。フローティング状態のワード線のリークによる電圧変化を第２回路により加速することで、メモリセル内のデータを誤った論理に早く書き換えることができる。これにより、ワード線とビット線間のショート不良を検出するためのテスト時間を短縮できる。
【解決手段】 半導体メモリは、メモリセルと、メモリセルに接続されるワード線とビット線と、テスト時にワード線をフローティングにする第１回路と、テスト時にワード線を増幅する第２回路とを含んでいる。フローティング状態のワード線のリークによる電圧変化を第２回路により加速することで、メモリセル内のデータを誤った論理に早く書き換えることができる。これにより、ワード線とビット線間のショート不良を検出するためのテスト時間を短縮できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワード線とビット線とに接続されたメモリセルを有する半導体メモリに関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic RAM）等の半導体メモリでは、例えば、製造工程での異物に起因してワード線およびビット線が電気的にショートすると、正常なデータをメモリセルに保持できなくなる。このため、テスト工程で、ワード線およびビット線のショート不良を検出する必要がある。
【０００３】
例えば、ワード線間のショート不良は、隣接するワード線に互いに異なる電圧を印加することで検出される（例えば、特許文献１参照）。ワード線とビット線間のショート不良は、ワード線とビット線に互いに異なる電圧を印加することで検出される（例えば、特許文献２参照）。ワード線のショート不良は、ワード線を高レベルに設定した後にフローティング状態に設定し、所定時間後に書き込みデータがメモリセルに書き込まれるか否かを確認することで検出される（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１９２５００号公報
【特許文献２】特開平７−３２０４９８号公報
【特許文献３】特開平９−９１９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不良の原因であるショート箇所の抵抗値が高いとき、通常のテスト時間では、ワード線やビット線に電圧を印加しても、リーク不良が検出できない場合がある。また、ワード線をフローティング状態に設定するテストでは、テスト時間は非常に長くなる。
【０００６】
本発明の目的は、ワード線とビット線間のショート不良を検出するためのテスト時間を短縮することである。
【課題を解決するための手段】
【０００７】
メモリセルと、メモリセルに接続されるワード線とビット線とを備える半導体メモリにおいて、テスト時にワード線をフローティングにする第１回路と、テスト時にワード線を増幅する第２回路とを含んでいる。
【発明の効果】
【０００８】
ワード線とビット線間のショート不良を検出するためのテスト時間を短縮できる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態における半導体メモリの例を示している。
【図２】別の実施形態における半導体メモリの例を示している。
【図３】図２に示したロウデコーダおよびメモリセルアレイの例を示している。
【図４】図３に示したワード線アンプ、ワード生成回路およびワード駆動回路の例を示している。
【図５】図２に示したセンスアンプ領域およびメモリセルアレイの例を示している。
【図６】図２に示した内部電圧生成回路の例を示している。
【図７】図２に示したテスト制御部の例を示している。
【図８】図２に示した半導体メモリをテストするテストシステムの例を示している。
【図９】図２に示した半導体メモリのテスト方法の例を示している。
【図１０】図２に示した半導体メモリのテスト方法の例を示している。
【図１１】図９および図１０に示したテスト方法を実施するためのテストフローの例を示している。
【図１２】図２に示した半導体メモリのテスト方法の別の例を示している。
【図１３】図２に示した半導体メモリのテスト方法の別の例を示している。
【図１４】図１２および図１３に示したテスト方法を実施するためのテストフローの例を示している。
【図１５】別の実施形態におけるワード線アンプの例を示している。
【図１６】別の実施形態における半導体メモリの例を示している。
【図１７】図１６に示した半導体メモリのテスト方法の例を示している。
【図１８】図１６に示したテスト方法を実施するためのテストフローの例を示している。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。末尾に”Ｘ”の付いている信号および先頭に”／”が付いている信号は、負論理を示している。図中の二重の四角印は、外部信号を入力または出力する外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１１】
図１は、一実施形態における半導体メモリＭＥＭの例を示している。半導体メモリＭＥＭは、メモリセルＭＣと、メモリセルＭＣに接続されるワード線ＷＬと、ビット線ＢＬＺとを有している。第１回路ＦＬＴは、例えば、テスト信号ＴＥＳＴＺが高レベルに設定されるテスト時にワード線ＷＬをフローティング状態に設定する。第２回路ＷＬＡＭＰは、テスト時にワード線ＷＬの電圧レベルを増幅する。
【００１２】
例えば、ワード線ＷＬとビット線ＢＬＺとの間にリーク不良があるとき、フローティング状態のワード線ＷＬの電圧は、ビット線ＢＬＺの電圧に依存して変化する。変化したワード線ＷＬの電圧レベルは、第２回路ＷＬＡＭＰにより増幅される。ワード線ＷＬの電圧の変化により、メモリセルＭＣがビット線ＢＬＺに接続されると、メモリセルＭＣに保持されているデータは失われる。この後、メモリセルＭＣ内のデータを読み出して、期待値と比較することで、ワード線ＷＬとビット線ＢＬＺとの間のリーク不良を検出できる。
【００１３】
特に、ワード線ＷＬの電圧変化を第２回路ＷＬＡＭＰにより加速することで、メモリセルＭＣ内のデータを早く書き換えることができる。これにより、ワード線ＷＬとビット線ＢＬＺ間のショート不良を検出するためのテスト時間を短縮できる。
【００１４】
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するＤＲＡＭである。電源電圧を示していない回路は、内部電源電圧ＶＩＩおよび接地電圧ＶＳＳを受けて動作する。
【００１５】
半導体メモリＭＥＭは、内部電圧生成回路１０、モードレジスタ１２、コマンドデコーダ１４、バースト制御回路１６、データ入出力回路１８、アドレス入力回路２０、バーストアドレスカウンタ２２、アドレス制御回路２４、メモリコア制御回路２６、バス制御回路２８およびメモリコア３８を有している。なお、図２では、リフレッシュ動作に関係する回路ブロックを省略している。
【００１６】
内部電圧生成回路１０は、外部電源電圧ＶＤＤを用いて高レベル電圧ＶＰＰ、ＶＯＯ、内部電源電圧ＶＩＩ、プリチャージ電圧ＶＰＲ、負電圧ＶＮＮを生成する。例えば、高レベル電圧ＶＰＰ、ＶＯＯは、外部電源電圧ＶＤＤより高い。高レベル電圧ＶＰＰは、高レベル電圧より高い。内部電源電圧ＶＩＩおよびプリチャージ電圧ＶＰＲは、外部電源電圧ＶＤＤより低い。プリチャージ電圧ＶＰＲは、通常動作モード中、内部電源電圧ＶＩＩの半分の値（ＶＩＩ／２）である。プリチャージ電圧ＶＰＲは、テストモード中の所定期間に、内部電源電圧ＶＩＩに設定される。
【００１７】
例えば、高レベル電圧ＶＰＰは、ワード線ＷＬの高レベルに使用される。高レベル電圧ＶＯＯは、コラムスイッチＣＳＷやプリチャージ回路ＰＲＥを制御する信号の高レベルに使用される。内部電源電圧ＶＩＩは、外部端子に接続された回路を除く内部回路に供給される。プリチャージ電圧ＶＰＲは、ビット線ＢＬＺ、ＢＬＸをプリチャージするために使用される。負電圧は、ワード線ＷＬの低レベル電圧に使用される。コマンドデコーダ１４、データ入出力回路１８およびアドレス入力回路２０等に形成される入力バッファおよび出力バッファは、外部電源電圧ＶＤＤにより動作する。
【００１８】
モードレジスタ１２は、モードレジスタセットコマンドＭＲＳとともに供給されるアドレス信号ＡＤの論理値に応じて、半導体メモリＭＥＭの動作仕様を設定する。例えば、動作仕様は、バースト長およびレイテインシを含む。なお、モードレジスタ１２は、モードレジスタセットコマンドＭＲＳとともにデータ端子ＤＱに供給される論理値に応じて、半導体メモリＭＥＭの動作仕様を設定してもよい。
【００１９】
バースト長は、１回の読み出しコマンドに応答してデータ端子ＤＱから出力されるデータ信号の数または１回の書き込みコマンドに応答してデータ端子ＤＱに入力されるデータ信号の数を示す。モードレジスタ１２は、設定されたバースト長を示すバースト長信号ＢＬを出力する。レイテインシは、読み出しコマンドを受けてから読み出しデータがデータ端子ＤＱに出力されるまでのクロックサイクル数を示す。レイテンシは、半導体メモリＭＥＭを動作させるクロック信号ＣＬＫの周波数に応じて設定される。モードレジスタ１２は、設定されたレイテンシを示すレイテインシ信号ＣＬを出力する。
【００２０】
コマンドデコーダ１４は、クロック信号ＣＬＫに同期して供給されるコマンド信号ＣＭＤに応じて、内部コマンド信号ＩＣＭＤおよびモードレジスタセットコマンド信号ＭＲＳを出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号ＣＥ２、／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥを含む。内部コマンド信号ＩＣＭＤは、読み出しコマンド、書き込みコマンドおよびリフレッシュコマンドを含む。
【００２１】
バースト制御回路１６は、読み出し動作および書き込み動作時に、クロック信号ＣＬＫに同期してバースト長ＢＬに対応する数のパルスを有するバーストクロック信号ＢＣＬＫを生成する。バースト制御回路１６は、バーストクロック信号ＢＣＬＫの出力タイミングをレイテンシＣＬに応じて調整する。バースト制御回路２２は、低レベルのウエイト信号／ＷＡＩＴを受けている間、データ信号ＤＱの出力および入力を一時的に停止するために、バーストクロック信号ＢＣＬＫの出力を停止する。
【００２２】
データ入出力回路１８は、読み出し動作時に、バス制御回路２８とデータバスＤＢとを介してメモリコア３０から出力される読み出しデータをデータ端子ＤＱに出力する。データ入出力回路１８は、書き込み動作時に、データ端子ＤＱに供給される書き込みデータをデータバスＤＢとバス制御回路２８とを介してメモリコア３０に出力する。
【００２３】
アドレス入力回路２０は、アドレスラッチおよびコラムアドレス生成回路を有している。アドレスラッチは、読み出しコマンドおよび書き込みコマンドに同期してアドレス端子ＡＤに供給されるアドレス信号をロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとしてラッチする。コラムアドレス生成回路は、アドレス端子ＡＤに供給されるコラムアドレス信号ＣＡに応じてバーストアドレスカウンタ２８により生成されるコラムアドレス信号ＣＡを受ける。また、コラムアドレス生成回路は、アドレス端子ＡＤに供給されるコラムアドレス信号ＣＡを出力した後、バーストアドレスカウンタ２８からのコラムアドレス信号ＣＡを出力する。
【００２４】
バーストアドレスカウンタ２２は、アドレス端子ＡＤに供給されるコラムアドレス信号ＣＡをアドレス入力回路２０を介して受け、カウントアップ信号ＣＵＰに応答してコラムアドレス信号ＣＡに続くコラムアドレス信号ＣＡを生成し、アドレス入力回路２０に出力する。バーストアドレスカウンタ２２は、バースト長ＢＬより１つ少ない数のコラムアドレス信号ＣＡを生成する。
【００２５】
アドレス制御回路２４は、内部コマンド信号ＩＣＭＤ（読み出しコマンドまたは書き込みコマンド）を受けたときに、バーストクロック信号ＢＣＬＫに応答して、カウントアップ信号ＣＵＰを出力する。
【００２６】
メモリコア制御回路２６は、内部コマンド信号ＩＣＭＤ（読み出しコマンドまたは書き込みコマンド）に応答して、読み出し動作または書き込み動作を実行するための制御信号ＣＮＴ（タイミング信号）を出力する。メモリコア制御回路３２は、リフレッシュ信号ＲＥＦに応答して、リフレッシュ動作を実行するための制御信号ＣＮＴを出力する。メモリコア制御回路３２は、制御信号ＣＮＴのうちコラムスイッチＣＳＷをオンするためのタイミング信号を、バーストクロック信号ＢＣＬＫに応答して出力する。
【００２７】
バス制御回路２８は、読み出し動作時にメモリコア３０から出力される並列の読み出しデータを直列の読み出しデータに変換し、直列の読み出しデータをバーストクロック信号ＢＣＬＫに応答してデータバスＤＢに出力する。バス制御回路２８は、データバスＤＢに伝達される直列の書き込みデータをバーストクロック信号ＢＣＬＫに応答して受け、並列の書き込みデータに変換し、メモリコア３０に出力する。
【００２８】
メモリコア３０は、メモリセルアレイＡＲＹ、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡ、ライトアンプＷＡおよびテスト制御回路ＴＣＮＴを有している。
【００２９】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶダイナミックメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶダイナミックメモリセルＭＣの列に接続された複数のビット線対ＢＬＺ、ＢＬＸとを有している。ダイナミックメモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬＺ（またはＢＬＸ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧ＶＰＲ（＝ＶＩＩ／２）と同じである。
【００３０】
ロウデコーダＲＤＥＣは、ロウアドレス信号ＲＡをデコードし、ワード線ＷＬのいずれかを選択するためのロウデコード信号を生成する。コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡをデコードし、読み出し動作および書き込み動作においてアクセスされるメモリセルＭＣに接続されたビット線対ＢＬＺ、ＢＬＸを選択するためのコラム線選択信号ＣＬを生成する。
【００３１】
また、ロウデコーダＲＤＥＣは、テスト信号ＴＥＳＴＺが高レベルに設定されるテストモード中に、ロウアドレス信号ＲＡに応じて選択されるワード線ＷＬをフローティング状態に設定する。テスト信号ＴＥＳＴＺは、外部テスト端子を介して半導体メモリＭＥＭの外部から供給される。
【００３２】
プリチャージ回路ＰＲＥは、動作していないセンスアンプＳＡに接続されたビット線対ＢＬＺ、ＢＬＸをプリチャージ電圧ＶＰＲに設定する。センスアンプＳＡは、メモリセルアレイＡＲＹの読み出し動作期間、書き込み動作期間およびリフレッシュ動作期間に動作し、ビット線ＢＬＺ、ＢＬＸの電圧差を増幅する。コラムスイッチＣＳＷは、コラムデコーダＣＤＥＣからのコラム線選択信号ＣＬに応じて、ビット線対ＢＬＺ、ＢＬＸをリードアンプＲＡまたはライトアンプＷＡに接続する。プリチャージ回路ＰＲＥ、センスアンプＳＡおよびラムスイッチＣＳＷは、図５に示すセンスアンプ領域ＳＡＡに配置される。なお、テストモード中のセンスアンプＳＡおよびプリチャージ回路ＰＲＥの動作タイミングは、通常動作モード中と異なる。ここで、通常動作モードは、通常の読み出し動作期間、通常の書き込み動作期間および通常のリフレッシュ動作期間である。
【００３３】
特に限定されないが、メモリセルアレイＡＲＹは、複数のメモリブロックを有していてもよい。このとき、プリチャージ回路ＰＲＥおよびセンスアンプＳＡは、各メモリブロックに対応して配置される。あるいは、プリチャージ回路ＰＲＥおよびセンスアンプＳＡは、隣接する一対のメモリブロックに共有される。
【００３４】
リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される書き込みデータを増幅し、相補の書き込みデータとしてビット線対ＢＬＺ、ＢＬＸに出力する。
【００３５】
テスト制御回路ＴＣＮＴは、テストモード中に、メモリコア制御回路２６からの制御信号ＣＮＴのプリチャージ回路ＰＲＥおよびセンスアンプＳＡへの供給タイミングを聴視する。具体的には、テスト制御回路ＴＣＮＴは、テスト信号ＴＥＳＴＺが高レベルの間、イコライズ信号ＥＱＬ（図５）を高レベルに保持し、センスアンプイネーブル信号ＬＥＺ、ＬＥＸ（図５）の活性化を禁止する。
【００３６】
図３は、図２に示したロウデコーダＲＤＥＣおよびメモリセルアレイＡＲＹの例を示している。メモリセルアレイＡＲＹにおいて、例えば、ビット線ＢＬＺは、偶数番号のワード線ＷＬ（ＷＬ０、ＷＬ２、...）に接続されている。ビット線ＢＬＸは、奇数番号のワード線ＷＬ（ＷＬ１、ＷＬ３、...）に接続されている。ビット線ＢＬＺに接続されたメモリセルＭＣがアクセスされるとき、ビット線ＢＬＸは、参照電圧線として機能する。同様に、ビット線ＢＬＸに接続されたメモリセルＭＣがアクセスされるとき、ビット線ＢＬＺは、参照電圧線として機能する。
【００３７】
例えば、ロウデコーダＲＤＥＣは、ワード線アンプＷＬＡＭＰ１、ワード生成回路ＳＷＤＧＥＮ（ＳＷＤＧＥＮ０−３）およびワード駆動回路ＳＷＤ（ＳＷＤ０−６３）を有している。ワード線アンプＷＬＡＭＰ１は、テスト信号ＴＥＳＴＺが高レベルのときに動作する。ワード線アンプＷＬＡＭＰ１は、テストモード中に、ワード線ＷＬ（ＷＬ０−６３のいずれか）の電圧レベルを増幅するために、ワード駆動信号ＷＬＤＶ（ＷＬＤＶ０−３）の電圧レベルを増幅する。
【００３８】
ワード生成回路ＳＷＤＧＥＮは、ワードリセット信号ＷＬＲＳＴＰ（ＷＬＲＳＴＰ０−３）に同期して、ワード駆動信号ＷＬＤＶ（ＷＬＤＶ０−３）およびワードリセット信号ＷＬＲＳＴＺ（ＷＬＲＳＴ０Ｚ−３Ｚ）を出力する。ワードリセット信号ＷＬＲＳＴＰは、ロウデコード信号に基づいて生成される。具体的には、ワード線ＷＬのいずれかが選択されるときに、ワードリセット信号ＷＬＲＳＴＰは低レベルに変化する。ワード駆動信号ＷＬＤＶは、ワードリセット信号ＷＬＲＳＴＰと逆の論理レベルに設定される。但し、テスト信号ＴＥＳＴＺが高レベルの期間中、ワード生成回路ＳＷＤＧＥＮは、高レベルのワード駆動信号ＷＬＤＶの出力を禁止し、ワード駆動信号線ＷＬＤＶをフローティング状態に設定する。ワードリセット信号ＷＬＲＳＴＺは、ワードリセット信号ＷＬＲＳＴＰと同じ論理レベルに設定される。
【００３９】
例えば、ワード駆動信号ＷＬＤＶ０は、ワード線ＷＬ０、ＷＬ４、...に対応するワード駆動回路ＳＷＤに共通に供給される。ワード駆動信号ＷＬＤＶ０は、ワード線ＷＬ１、ＷＬ５、...に対応するワード駆動回路ＳＷＤに共通に供給される。ワード駆動信号ＷＬＤＶ２は、ワード線ＷＬ２、...、ＷＬ６２に対応するワード駆動回路ＳＷＤに共通に供給される。ワード駆動信号ＷＬＤＶ３は、ワード線ＷＬ３、...、ＷＬ６３に対応するワード駆動回路ＳＷＤに共通に供給される。すなわち、ワード線ＷＬ０−６３に対応するワード駆動回路ＳＷＤは、４つおきにワード駆動信号ＷＬＤＶ０−３の１つに接続されている。
【００４０】
各ワード駆動回路ＳＷＤは、ワード線選択信号ＭＷＬＸ（ＭＷＬ０Ｘ−１５Ｘのいずれか）、ワード駆動信号ＷＬＤＶ（ＷＬＤＶ０−３のいずれか）およびワードリセット信号ＷＬＲＳＴＺ（ＷＬＲＳＴ０Ｚ−３Ｚのいずれか）を受け、ワード線ＷＬを高レベルに活性化または低レベルに非活性化する。ワード線選択信号ＭＷＬＸは、メインワードデコーダがロウデコード信号をデコードすることにより生成される。各ワード線選択信号ＭＷＬＸ０−１５は、隣接する４つのワード駆動回路ＳＷＤに共通に接続される。
【００４１】
アクセス動作では、低レベルのワード線選択信号ＭＷＬＸ（例えば、ＭＷＬ１Ｘ）と高レベルのワード駆動信号ＷＬＤＶ（例えば、ＷＬＤＶ１）を受けるワード線ＷＬ（例えば、ＷＬ５）が活性化される。そして、活性化されたワード線ＷＬに接続されたメモリセルＭＣがアクセスされる。ここで、アクセス動作は、読み出し動作、書き込み動作またはリフレッシュ動作のいずれかである。
【００４２】
図４は、図３に示したワード線アンプＷＬＡＭＰ１、ワード生成回路ＳＷＤＧＥＮおよびワード駆動回路ＳＷＤの例を示している。図４は、ワード駆動信号線ＷＬＤＶ０に接続されたワード線アンプＷＬＡＭＰ１およびワード生成回路ＳＷＤＧＥＮと、ワード駆動信号線ＷＬＤＶ０およびワード線選択信号線ＭＷＬＸ０に接続されたワード駆動回路ＳＷＤを示している。ワード線アンプＷＬＡＭＰ１およびワード生成回路ＳＷＤＧＥＮは、遅延回路ＤＬＹ１を介してテスト信号ＴＥＳＴＺを受けている。
【００４３】
ワード線アンプＷＬＡＭＰ１は、高レベル電圧線ＶＰＰと接地線ＶＳＳの間に配置されたｐＭＯＳトランジスタＰ１０およびｎＭＯＳトランジスタＮ１０、Ｎ１２と、高レベル電圧線ＶＰＰとｎＭＯＳトランジスタＮ１０のゲートとの間に接続されたｐＭＯＳトランジスタＰ１２とを有している。トランジスタＰ１０のゲートおよびトランジスタＮ１２のゲートは、テスト信号ＴＥＳＴＺを遅延させた信号を受けている。トランジスタＰ１２のゲートは、トランジスタＰ１０のドレインに接続されている。トランジスタＮ１０のゲートとトランジスタＰ１２のドレインは、出力端子ＯＵＴ１を介してワード駆動信号線ＷＬＤＶ０に接続されている。
【００４４】
ワード線アンプＷＬＡＭＰ１は、テスト信号ＴＥＳＴＺが低レベルである通常動作モード中に、出力ノードＯＵＴ１をフローティング状態に設定する。ワード線アンプＷＬＡＭＰ１は、テスト信号ＴＥＳＴＺが高レベルであるテストモード中に、ワード駆動信号ＷＬＤＶ０の電圧レベルを増幅する。具体的には、ワード駆動信号ＷＬＤＶ０の電圧が上昇すると、トランジスタＮ１０がオンし、トランジスタＰ１２のゲートは高レベルから低レベルに変化する。これにより、トランジスタＰ１２がオンし、ワード駆動信号ＷＬＤＶ０の電圧レベルは増幅される。
【００４５】
ワード生成回路ＳＷＤＧＥＮは、インバータＩＶ１−４およびｐＭＯＳトランジスタＰ１４を有している。インバータＩＶ１−３は、直列に接続されている。インバータＩＶ１−２は、高レベル電圧ＶＰＰおよび接地電圧ＶＳＳを受けて動作する。インバータＩＶ１は、ワードリセット信号ＷＬＲＳＴＰ０を受けている。
【００４６】
インバータＩＶ３は、ｐＭＯＳトランジスタＰ１４を介して高レベル電圧線ＶＰＰに接続されている。ｐＭＯＳトランジスタＰ１４のゲートは、テスト信号ＴＥＳＴＺを遅延させた信号を受けている。インバータＩＶ４は、内部電源電圧ＶＩＩおよび負電圧ＶＮＮを受けて動作する。インバータＩＶ４は、電圧レベルを変換するレベル変換機能を有している。
【００４７】
ワード生成回路ＳＷＤＧＥＮは、テスト信号ＴＥＳＴＺが低レベルである通常動作モード中に、ワードリセット信号ＷＬＲＳＴＰ０と同じ論理レベルのワードリセット信号ＷＬＲＳＴ０Ｚを出力し、ワードリセット信号ＷＬＲＳＴＰ０と逆の論理レベルのワード駆動信号ＷＬＤＶ０を出力する。一方、ワード生成回路ＳＷＤＧＥＮは、テスト信号ＴＥＳＴＺが高レベルであるテストモード中に、ｐＭＯＳトランジスタＰ１４をオフし、ワード駆動信号ＷＬＤＶ０が高レベルに変化することを禁止する。すなわち、ワード生成回路ＳＷＤＧＥＮは、テストモード中に、低レベルのワードリセット信号ＷＬＲＳＴＰ０を受けているときに、出力ノードＯＵＴ２をフローティング状態に設定する。
【００４８】
ワード駆動回路ＳＷＤは、ワード駆動信号線ＷＬＤＶ０と負電圧線ＶＮＮの間に直列に接続されたｐＭＯＳトランジスタＰ１６およびｎＭＯＳトランジスタＮ１４と、ワード線ＷＬ０と負電圧線ＶＮＮの間に接続されたｎＭＯＳトランジスタＮ１６とを有している。トランジスタＰ１６は、ワード線選択信号ＭＷＬ０Ｘが低レベルの期間にオンし、ワード線ＷＬを高レベル（ＶＰＰ）に駆動する。トランジスタＮ１４は、ワード線選択信号ＭＷＬ０Ｘが高レベルの期間にオンし、ワード線ＷＬを低レベル（ＶＮＮ）に駆動する。トランジスタＮ１６は、ワードリセット信号ＷＬＲＳＴ０Ｚが高レベルの期間にオンし、ワード線ＷＬを低レベル（ＶＮＮ）に駆動する。
【００４９】
図５は、図２に示したセンスアンプ領域ＳＡＡおよびメモリセルアレイＡＲＹの例を示している。例えば、図５は、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。半導体メモリＭＥＭが１６ビットのデータ端子ＤＱを有するとき、データ端子ＤＱ毎に図５の回路が形成される。
【００５０】
イコライズ信号線ＥＱＬは、センスアンプ領域ＳＡＡの複数のプリチャージ回路ＰＲＥに共通に接続される。イコライズ信号ＥＱＬは、図２に示したメモリコア制御回路２６からの制御信号ＣＮＴに応答して生成される。センスアンプ活性化信号線ＬＥＺ、ＬＥＸは、センスアンプ領域ＳＡＡのセンスアンプＳＡに共通に接続される。センスアンプ活性化信号ＬＥＺ、ＬＥＸは、メモリコア制御回路２６からの制御信号ＣＮＴに応答して生成される。コラムスイッチ信号線ＣＬ０−２は、コラムスイッチＣＳＷにそれぞれ接続される。コラムスイッチＣＳＷにより、相補のデータ線ＤＴ，／ＤＴは、ビット線対ＢＬＺ、ＢＬＸのいずれかに接続される。コラムスイッチ信号ＣＬ０−２は、コラムアドレスＣＡに応じて選択される。コラムスイッチ信号線ＣＬ０−２は、メモリコア制御回路２６からの制御信号ＣＮＴに同期して生成される。センスアンプ領域ＳＡＡは、一般的なＤＲＡＭと同じ構成のため、詳細な説明は省略する。
【００５１】
図６は、図２に示した内部電圧生成回路１０の例を示している。図６では、内部電圧生成回路１０のうち、プリチャージ電圧ＶＰＲを生成するプリチャージ電圧生成回路ＶＰＲＧＥＮを示している。プリチャージ電圧生成回路ＶＰＲＧＥＮは、リファレンス電圧生成部ＶＲＥＦＧＥＮ、カレントミラー回路ＣＭ１−２、電圧生成部ＶＧＥＮおよびクリップ部ＣＬＰを有している。
【００５２】
リファレンス電圧生成部ＶＲＥＦＧＥＮは、内部電源電圧線ＶＩＩと接地線ＶＳＳとの間に直列に配置された抵抗Ｒ１−３を有している。リファレンス電圧生成部ＶＲＥＦＧＥＮは、抵抗Ｒ１、Ｒ２の接続ノードからリファレンス電圧ＲＥＦＨを生成し、抵抗Ｒ２、Ｒ３の接続ノードからリファレンス電圧ＲＥＦＬを生成する。
【００５３】
カレントミラー回路ＣＭ１−２は、互いに同じ回路である。カレントミラー回路ＣＭ１は、ｐＭＯＳトランジスタＰ２０、Ｐ２２によるカレントミラー部と、ｎＭＯＳトランジスタＮ２０、Ｎ２２による差動入力部と、ｎＭＯＳトランジスタＮ２４による電源供給部とを有している。カレントミラー回路ＣＭ２は、ｐＭＯＳトランジスタＰ２４、Ｐ２６によるカレントミラー部と、ｎＭＯＳトランジスタＮ２６、Ｎ２８による差動入力部と、ｎＭＯＳトランジスタＮ３０による電源供給部とを有している。
【００５４】
カレントミラー回路ＣＭ１は、テスト信号ＴＥＳＴＺが低レベルのときに動作し、差動入力部で受けるリファレンス電圧ＲＥＦＬとプリチャージ電圧ＶＰＲとに応じた電圧をトランジスタＰ２２のドレインから出力する。カレントミラー回路ＣＭ２は、テスト信号ＴＥＳＴＺが低レベルのときに動作し、差動入力部で受けるリファレンス電圧ＲＥＦＨとプリチャージ電圧ＶＰＲとに応じた電圧をトランジスタＰ２６のドレインから出力する。カレントミラー回路ＣＭ１−２は、テスト信号ＴＥＳＴＺが高レベルの期間に動作を停止する。
【００５５】
電圧生成部ＶＧＥＮは、内部電源電圧線ＶＩＩと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰ２８およびｎＭＯＳトランジスタＮ３２を有している。トランジスタＰ２８、Ｎ３２のドレインは、プリチャージ電圧線ＶＰＲに接続されている。トランジスタＰ２８のゲートは、カレントミラー回路ＣＭ１の出力を受けている。トランジスタＮ３２のゲートは、カレントミラー回路ＣＭ２の出力を受けている。電圧生成部ＶＧＥＮは、カレントミラー回路ＣＭ１−２からの出力電圧に応じたプリチャージ電圧ＶＰＲを生成する。電圧生成部ＶＧＥＮにより生成されるプリチャージ電圧ＶＰＲは、内部電源電圧ＶＩＩの半分の値（ＶＩＩ／２）である。
【００５６】
クリップ部ＣＬＰは、内部電源電圧線ＶＩＩとプリチャージ電圧線ＶＰＲの間に配置されたｐＭＯＳトランジスタＰ３０を有している。トランジスタＰ３０のゲートは、インバータＩＶ５を介してテスト信号ＴＥＳＴＺの反転論理を受けている。トランジスタＰ３０は、テスト信号ＴＥＳＴＺが高レベルのときにオンし、プリチャージ電圧ＶＰＲを内部電源電圧ＶＩＩに設定する。したがって、プリチャージ電圧生成回路ＶＰＲＧＥＮは、テスト信号ＴＥＳＴＺが低レベルのときに、電圧ＶＩＩ／２をプリチャージ電圧線ＶＰＲに出力し、テスト信号ＴＥＳＴＺが高レベルのときに内部電源電圧ＶＩＩをプリチャージ電圧線ＶＰＲに出力する。
【００５７】
図７は、図２に示したテスト制御部ＴＣＮＴの例を示している。テスト制御部ＴＣＮＴは、遅延回路ＤＬＹ２−３、イコライズ信号ＥＱＬを生成するためのＯＲ回路およびレベルコンバータＬＶＬＣ、およびセンスアンプ活性化信号ＬＥＺ、ＬＥＸを生成するためのＡＮＤ回路を有している。イコライズ信号ＥＱＬＺおよびセンスアンプ活性化信号ＬＥ０Ｚは、図２に示したメモリコア制御回路２６から出力される制御信号ＣＮＴに含まれる。
【００５８】
イコライズ信号ＥＱＬは、対応するメモリブロックが選択されておらず、ブロック選択信号ＢＬＫＸが高レベルに非活性化されているときに高レベルに保持される。このとき、非選択のメモリブロックに対応するプリチャージ回路ＰＲＥはオンされ、ビット線ＢＬＺ、ＢＬＸをプリチャージ電圧ＶＰＲに設定する。通常動作モード中、対応するメモリブロックが選択され、ブロック選択信号ＢＬＫＸが低レベルに活性化されたとき、イコライズ信号ＥＱＬは、イコライズ信号ＥＱＬＺの低レベルへの変化に応答して低レベルに変化する。このとき、選択されたメモリブロックに対応するプリチャージ回路ＰＲＥはオフされ、ビットＢＬＺ、ＢＬＸはフローティング状態に設定される。
【００５９】
テストモード中、テスト信号ＴＥＳＴＺが高レベルに活性化されている間、イコライズ信号ＥＱＬＺの低レベルはマスクされ、イコライズ信号ＥＱＬは、高レベルに保持される。テスト信号ＴＥＳＴＺが低レベルに非活性化されたとき、イコライズ信号ＥＱＬＺの低レベルは、遅延時間ＤＬＹ２の遅延時間だけ遅れてレベルコンバータＬＶＬＣに伝達される。なお、レベルコンバータＬＶＬＣにより、イコライズ信号ＥＱＬの高レベルは高レベル電圧ＶＯＯに設定される。
【００６０】
一方、通常動作モード中、センスアンプ活性化信号ＬＥＺ、ＬＥＸは、センスアンプ活性化信号ＬＥ０Ｚに応答して活性化される。テストモード中、センスアンプ活性化信号ＬＥＺは、テスト信号ＴＥＳＴＺの非活性化から遅延回路ＤＬＹ３の遅延時間後に、センスアンプ活性化信号ＬＥ０Ｚに応答して活性化される。このように、テスト制御部ＴＣＮＴは、テスト信号ＴＥＳＴＺが高レベルのときに、イコライズ信号ＥＱＬが低レベルに変化することを禁止するとともに、センスアンプ活性化信号ＬＥＺ、ＬＥＸの活性化を遅らせる。
【００６１】
図８は、図２に示した半導体メモリＭＥＭをテストするテストシステムＴＳＹＳの例を示している。なお、後述する実施形態においても、図８と同じテストシステムＴＳＹＳが使用される。テストシステムＴＳＹＳは、半導体メモリＭＥＭの製造工程で使用される。半導体メモリＭＥＭは、後述するテストが実施されることにより製造される。
【００６２】
まず、半導体製造工程により半導体ウエハＷＡＦ上に複数の半導体メモリＭＥＭが形成される。半導体メモリＭＥＭは、ウエハＷＡＦから切り出される前にテスタＴＥＳＴによりテストされる。テスタＴＥＳＴからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。
【００６３】
半導体メモリＭＥＭは、例えば、プローブカードのプローブＰＲＢを介してテスタＴＥＳＴに接続される。図８では、１つの半導体メモリＭＥＭがテスタＴＥＳＴに接続されているが、複数の半導体メモリＭＥＭをテスタＴＥＳＴに一度に接続してもよい。テスタＴＥＳＴに一度に接続する半導体メモリＭＥＭの数は、テスタＴＥＳＴの端子数と半導体メモリＭＥＭの端子数に依存する。
【００６４】
テスタＴＥＳＴは、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを半導体メモリＭＥＭに供給し、読み出しデータ信号ＤＱを半導体メモリＭＥＭから受ける。テストモード中、テスタＴＥＳＴは、テスト信号ＴＥＳＴＺを高レベルに設定する。なお、テスタＴＥＳＴは、パッケージングされた半導体メモリＭＥＭをテストするために使用されてもよい。
【００６５】
図９は、図２に示した半導体メモリＭＥＭのテスト方法の例を示している。図９は、図３および図４に示したワード線ＷＬ０とビット線ＢＬＺ間にショート不良がない場合の波形を示している。図９のテストは、図８に示したテストシステムＴＳＹＳにより実施される。まず、図９のテスト方法が実施される前に、テストするメモリセルＭＣに低レベル（物理値）が書き込まれる。すなわち、データ端子ＤＱに供給される低レベル（論理値）がビット線ＢＬＺに接続されたメモリセルＭＣに書き込まれる。データ端子ＤＱに供給される高レベル（論理値）がビット線ＢＬＸに接続されたメモリセルＭＣに書き込まれる。メモリセルＭＣの記憶ノードＳＴは、低レベルに設定される（図９（ａ））。図９では、図３および図４に示したワード線ＷＬ０およびビット線ＢＬＺに接続されたメモリセルＭＣをテストする例を示している。
【００６６】
まず、テスト信号ＴＥＳＴＺが高レベルに活性化される（図９（ｂ））。図６に示したプリチャージ電圧生成回路ＶＰＲＧＥＮは、プリチャージ電圧線ＶＰＲに供給する電圧を電圧ＶＩＩ／２から内部電源電圧ＶＩＩに切り替える（図９（ｃ））。イコライズ信号ＥＱＬが高レベルのため、プリチャージ電圧ＶＰＲの変化に追従してビット線ＢＬＺ、ＢＬＸのプリチャージ電圧も電圧ＶＩＩに変化する（図９（ｄ、ｅ））。
【００６７】
次に、読み出しコマンドＲＤおよびアドレス信号ＡＤが供給される。なお、読み出し動作サイクルは、読み出しコマンドＲＤから、イコライズ信号ＥＱＬが高レベルに変化し、ビット線ＢＬＺ、ＢＬＸが電圧ＶＩＩ／２にプリチャージされるまでである。読み出しコマンドＲＤに応答して、アドレス信号ＡＤに対応するワードリセット信号ＷＬＲＳＴＰ０、ＷＬＲＳＴ０Ｚおよびワード線選択信号ＭＷＬ０Ｘは、低レベルに変化する（図９（ｆ、ｇ、ｈ））。しかし、図４に示したワード生成回路ＳＷＤＧＥＮのトランジスタＰ１４は、高レベルのテスト信号ＴＥＳＴＺによりオフしている。このため、ワード生成回路ＳＷＤＧＥＮは、ワード線駆動信号線ＷＬＤＶ０を駆動できず、ワード線駆動信号線ＷＬＤＶ０は、低レベルのフローティング状態ＦＬＴになる（図９（ｉ））。
【００６８】
図４に示したワード駆動回路ＳＷＤのトランジスタＰ１６は、低レベルのワード線選択信号ＭＷＬ０Ｘを受けてオンしようとする。しかし、トランジスタＰ１６は、ソースでフローティング状態ＦＬＴのワード線駆動信号ＶＬＤＶ０を受けているため、ワード線ＷＬ０を駆動できない。したがって、ワード線ＷＬ０も低レベルのフローティング状態ＦＬＴになる（図９（ｊ））。イコライズ信号ＥＱＬは、テスト信号ＴＥＳＴＺの活性化中に、図７に示したテスト制御回路ＴＣＮＴにより高レベルＶＯＯに保持される（図９（ｋ））。
【００６９】
また、テスト制御回路ＴＣＮＴは、テスト信号ＴＥＳＴＺの活性化中に、センスアンプ活性化信号ＬＥ０Ｚの高レベルをマスクする。したがって、センスアンプ活性化信号ＬＥＺ、ＬＥＸは、非活性化レベルに保持される（図９（ｌ））。センスアンプ活性化信号ＬＥＸの波形は、センスアンプ活性化信号ＬＥＺと逆レベルである。
【００７０】
図９では、ワード線ＷＬ０とビット線ＢＬＺ間に不良がないため、ワード線ＷＬ０は、低レベルのフローティング状態ＦＬＴに維持される。このため、メモリセルＭＣのトランスファトランジスタは、オフ状態を維持する。すなわち、メモリセルＭＣ内のデータは失われることなく保持される。
【００７１】
次に、読み出し動作の実行中に、テスト信号ＴＥＳＴＺが低レベルに非活性化される（図９（ｍ））。プリチャージ電圧生成回路ＶＰＲＧＥＮは、低レベルのテスト信号ＴＥＳＴＺを受けてカレントミラー回路ＣＭ１−２を動作させ、プリチャージ電圧線ＶＰＲに電圧ＶＩＩ／２を供給する（図９（ｎ））。この時点でイコライズ信号ＥＱＬはまだ高レベルのため、ビット線ＢＬＺ、ＢＬＸも電圧ＶＩＩ／２に変化する（図９（ｏ））。
【００７２】
テスト制御回路ＴＣＮＴは、低レベルのテスト信号ＴＥＳＴＺを受け、低レベルのイコライズ信号ＥＱＬＺをイコライズ信号線ＥＱＬに伝達する（図９（ｐ））。これにより、ビット線ＢＬＺ、ＢＬＸとプリチャージ電圧線ＶＰＲの接続が解除され、ビット線ＢＬＺ、ＢＬＸは、電圧ＶＩＩ／２に設定された状態でフローティング状態に設定される。ワード生成回路ＳＷＤＧＥＮのトランジスタＰ１４は、低レベルのテスト信号ＴＥＳＴＺを受けてオンし、ワード線駆動信号線ＷＬＤＶ０に高レベル電圧ＶＰＰを供給する（図９（ｑ））。ワード駆動回路ＳＷＤのトランジスタＰ１６は、高レベル電圧ＶＰＰのワード線駆動信号ＶＬＤＶ０を受け、ワード線ＷＬ０を駆動する（図９（ｒ））。
【００７３】
この後、通常の読み出し動作が実行される。すなわち、ワード線ＷＬ０の高レベルへの変化によりメモリセルＭＣからビット線ＢＬＺにデータが読み出される（図９（ｓ））。テスト信号ＴＥＳＴＺの非活性化から所定時間後にセンスアンプ活性化信号ＬＥＺ、ＬＥＸが活性化され、ビット線ＢＬＺ、ＢＬＸの電圧差が増幅される（図９（ｔ、ｕ））。そして、メモリセルＭＣから読み出されたデータ（低レベル）がデータ端子ＤＱから出力される。図８に示したテスタＴＥＳＴは、読み出しデータを期待値と比較し、ワード線ＷＬ０とビット線ＢＬＺ間に不良がないことを検出する。
【００７４】
図１０は、図２に示した半導体メモリＭＥＭのテスト方法の例を示している。図９と同じ動作については、詳細な説明は省略する。図１０は、図３および図４に示したワード線ＷＬ０とビット線ＢＬＺ間にショート不良がある場合の波形を示している。図１０のテストは、図８に示したテストシステムＴＳＹＳにより実施される。図９と同様に、テストするメモリセルＭＣには、予め低レベル（物理値）が書き込まれている。読み出し動作サイクルは、読み出しコマンドＲＤから、イコライズ信号ＥＱＬが高レベルに変化し、ビット線ＢＬＺ、ＢＬＸが電圧ＶＩＩ／２にプリチャージされるまでである。
【００７５】
ワードリセット信号ＷＬＲＳＴＰ０、ＷＬＲＳＴ０Ｚおよびワード線選択信号ＭＷＬ０Ｘが低レベルに変化するまでの波形は、図９と同じである。この例では、ワード線ＷＬ０とビット線ＢＬＺ間にショート不良があるため、ビット線ＢＬＺの高レベルがフローティング状態のワード線ＷＬ０に伝達され、ワード線ＷＬ０の電圧は徐々に上昇する（図１０（ａ））。ワード駆動回路ＳＷＤのトランジスタＰ１６は、負電圧ＶＮＮのワード線選択信号ＭＷＬ０Ｘを受けてオンするため、ワード線ＷＬ０の電圧は、フローティング状態のワード線駆動信号線ＷＬＤＶ０に伝達される（図１０（ｂ））。
【００７６】
ワード線駆動信号ＷＬＤＶ０の電圧がワード線ＷＬ０の電圧に追従して上昇すると、ワード線アンプＷＬＡＭＰ１のトランジスタＮ１０がオンし、トランジスタＰ１２のゲートは低レベルに変化する。これにより、トランジスタＰ１２はオンし、ワード線駆動信号線ＷＬＤＶ０およびワード線ＷＬ０を駆動する。すなわち、ワード線駆動信号線ＷＬＤＶ０およびワード線ＷＬ０の電圧レベルは、トランジスタＰ１２により増幅され、上昇する（図１０（ｃ、ｄ））。
【００７７】
ワード線ＷＬ０の高レベルにより、メモリセルＭＣのトランスファトランジスタがオンし、メモリセルＭＣの記憶ノードＳＴは、ビット線ＢＬＺに接続される。ビット線ＢＬＺは、高レベルのテスト信号ＴＥＳＴＺにより内部電源電圧線ＶＩＩに設定されている（図１０（ｅ））。このため、記憶ノードＳＴも内部電源電圧ＶＩＩまで上昇する（図１０（ｆ））。すなわち、メモリセルＭＣに記憶されていた低レベルは失われ、高レベルに書き換えられる。
【００７８】
この後、読み出し動作の実行中に、テスト信号ＴＥＳＴＺが低レベルに非活性化される（図１０（ｇ））。これ以降の波形は、ワード線駆動信号ＷＬＤＶ０とワード線ＷＬ０が、予め高レベル電圧ＶＰＰに変化していることと、ビット線ＢＬＺ、ＢＬＸの波形が逆になっていることを除き、図９と同じである。そして、メモリセルＭＣから読み出されたデータ（高レベル）がデータ端子ＤＱから出力される（図１０（ｈ））。図８に示したテスタＴＥＳＴは、読み出しデータを期待値と比較し、ワード線ＷＬ０とビット線ＢＬＺ間に不良があることを検出する。
【００７９】
ビット線ＢＬＺ、ＢＬＸのプリチャージ電圧を、予め内部電源電圧線ＶＩＩに設定しておくことで、ビット線ＢＬＺからワード線ＷＬ０に流れるリーク電流が少ない場合にも、ワード線駆動信号線ＷＬＤＶ０およびワード線ＷＬ０の電圧レベルを高くできる。また、ワード線アンプＷＬＡＭＰ１により、ワード線駆動信号線ＷＬＤＶ０およびワード線ＷＬ０の電圧レベルを高速に内部電源電圧線ＶＩＩまで上昇できる。このため、ビット線ＢＬＺからワード線ＷＬ０に流れるリーク電流が少ない場合にも、短時間でメモリセルＭＣ内のデータの論理を反転できる。この結果、テスト時間を短縮できる。
【００８０】
図１１は、図９および図１０に示したテスト方法を実施するためのテストフローの例を示している。すなわち、図１１は、半導体メモリＭＥＭの製造方法を示している。図１１のテストフローは、図８に示したテストシステムＴＳＹＳにより実施される。
【００８１】
まず、ステップＳ１０において、テスタＴＥＳＴは、各ワード線ＷＬに接続されているメモリセルＭＣに低レベル（物理値で”０”）を書き込む。書き込み動作ＷＲを実施するメモリセルＭＣは、ワード線ＷＬ毎に最低１つでよい。このため、テスト時間を短縮できる。この際、低レベル（論理値で”０”）がビット線ＢＬＺに接続されたメモリセルＭＣに書き込まれ、高レベル（論理値で”１”）がビット線ＢＬＸに接続されたメモリセルＭＣに書き込まれる。これにより、テストするメモリセルＭＣの記憶ノードＳＴは、低レベル（物理値で”０”）に設定される。
【００８２】
次に、ステップＳ２０において、テスタＴＥＳＴは、最初にアクセスするロウアドレス信号ＲＡを”０”に設定する。次に、ステップＳ３０において、テスタＴＥＳＴは、設定したロウアドレス信号ＲＡに対応するメモリセルＭＣの読み出し動作ＲＤを実行する。読み出し動作の期待値は、物理値で”０”である。換言すれば、ビット線ＢＬＺに接続されたメモリセルＭＣから読み出されるデータの期待値は、論理値で”０”である。ビット線ＢＬＸに接続されたメモリセルＭＣから読み出されるデータの期待値は、論理値で”１”である。テスタＴＥＳＴは、読み出し動作の実行中に、図９および図１０に示したように、テスト信号ＴＥＳＴＺを一時的に高レベルＨに設定し、低レベルＬに戻す。
【００８３】
次に、ステップＳ４０において、テスタＴＥＳＴは、メモリセルＭＣから読み出したデータの論理を期待値と比較し、パスまたはフェイルを判定する。メモリセルＭＣから読み出したデータの論理が期待値と異なる場合、ワード線ＷＬとビット線ＢＬＺ（またはＢＬＸ）にショート不良があると判定され、テストした半導体メモリＭＥＭは、不良品として扱われる（ＦＡＩＬ）。あるいは、テストした半導体メモリＭＥＭは、不良を救済するための救済工程に移される。
【００８４】
メモリセルＭＣから読み出したデータの論理が期待値と同じ場合、着目したワード線ＷＬにショート不良がないと判定される。この場合、ステップＳ５０において、テスタＴＥＳＴは、ロウアドレス信号ＲＡを”１”増加し、次にアクセスするロウアドレス信号ＲＡに設定する。次に、ステップＳ６０において、テスタＴＥＳＴは、ロウアドレス信号ＲＡが最大値ＭＡＸを超えているか否かを判定する。ロウアドレス信号ＲＡが最大値ＭＡＸを超えている場合、全てのワード線ＷＬのテストが実施されたため、テストは終了する。すなわち、半導体メモリＭＥＭは、ショート不良を持たない良品として扱われる（ＰＡＳＳ）。ロウアドレス信号ＲＡが最大値ＭＡＸ以下の場合、処理はステップＳ３０に戻り、テストが続行される。
【００８５】
図１２は、図２に示した半導体メモリＭＥＭのテスト方法の別の例を示している。図９と同じ動作については、詳細な説明は省略する。図１２は、図３および図４に示したワード線ＷＬ０とビット線ＢＬＺ間にショート不良がない場合の波形を示している。図１２のテストは、図８に示したテストシステムＴＳＹＳにより実施される。図９と同様に、テストするメモリセルＭＣには、予め低レベル（物理値）が書き込まれている。
【００８６】
この例では、テスト信号ＴＥＳＴＺが高レベルに活性化された状態でダミーの読み出し動作が実行された後、通常の読み出し動作が実行される。すなわち、図１２では、２つの読み出し動作サイクルを示している。最初の読み出し動作サイクルは、ダミー読み出しコマンドＤＲＤからテスト信号ＴＥＳＴＺが低レベルに非活性化されるまでである。２番目の読み出し動作サイクルは、読み出しコマンドＲＤからイコライズ信号ＥＱＬが高レベルに変化し、ビット線ＢＬＺ、ＢＬＸが電圧ＶＩＩ／２にプリチャージされるまでである。なお、図１２および図１３において、ダミー読み出しコマンドＤＲＤは、テスト信号ＴＥＳＴＺが高レベルの期間に供給される読み出しコマンドである。
【００８７】
ダミーの読み出し動作中、ワード線ＷＬ０は、低レベルまたは低レベルのフローティング状態ＦＬＴに設定されるため、メモリセルＭＣはアクセスされない（図１２（ａ））。また、センスアンプ活性化信号ＬＥＺは、低レベルに非活性化されているため、センスアンプＳＡは動作しない（図１２（ｂ））。このため、ワード線ＷＬ０とビット線ＢＬＺ間にショート不良がない場合、メモリセルＭＣ内のデータは失われることなく保持される（図１２（ｃ））。
【００８８】
次の読み出し動作は、テスト信号ＴＥＳＴＺが低レベルに設定されており、一般的な読み出し動作と同じである。図９と同様に、テスタＴＥＳＴは、読み出しデータを期待値と比較し、ワード線ＷＬ０とビット線ＢＬＺ間に不良がないことを検出する。
【００８９】
図１３は、図２に示した半導体メモリＭＥＭのテスト方法の別の例を示している。図９、図１０および図１２と同じ動作については、詳細な説明は省略する。図１３は、図３および図４に示したワード線ＷＬ０とビット線ＢＬＺ間にショート不良がある場合の波形を示している。図１３のテストは、図８に示したテストシステムＴＳＹＳにより実施される。図９と同様に、テストするメモリセルＭＣには、予め低レベル（物理値）が書き込まれている。この例では、図１２と同様に、ダミーの読み出し動作と通常の読み出し動作が実行される。テスタＴＥＳＴの動作は、図１２と同じである。
【００９０】
ダミーの読み出し動作中、ワード線ＷＬ０は、低レベルまたは低レベルのフローティング状態ＦＬＴに設定される。しかし、この例では、ワード線ＷＬ０とビット線ＢＬＺ間にショート不良がある。このため、図１０と同様に、ワード線ＷＬ０の電圧およびワード線駆動信号ＷＬＤＶ０の電圧は徐々に上昇する（図１３（ａ、ｂ））。そして、ワード線アンプＷＬＡＭＰ１による増幅動作により、ワード線駆動信号ＷＬＤＶ０の電圧およびワード線ＷＬ０の電圧は、高レベル電圧ＶＰまで上昇する（図１３（ｃ、ｄ））。これにより、メモリセルＭＣの記憶ノードＳＴは、内部電源電圧ＶＩＩまで上昇する（図１３（ｅ））。すなわち、メモリセルＭＣに記憶されていた低レベルは失われ、高レベルに書き換えられる。
【００９１】
次の読み出し動作では、図１０と同様に、メモリセルＭＣから期待値と異なる高レベルのデータが読み出される（図１３（ｆ））。テスタＴＥＳＴは、読み出しデータを期待値と比較し、ワード線ＷＬ０とビット線ＢＬＺ間に不良があることを検出する。
【００９２】
ショート不良のテストを、２つの読み出し動作サイクルを用いて実施することで、テスト信号ＴＥＳＴＺの入力タイミングを容易に設定できる。これにより、簡易なテスタＴＥＳＴにより、ワード線ＷＬとビット線ＢＬＺ、ＢＬＸ間のショート不良を検出できる。
【００９３】
図１４は、図１２および図１３に示したテスト方法を実施するためのテストフローの例を示している。図１４のテストフローは、図８に示したテストシステムＴＳＹＳにより実施される。図１１と同じ処理は、同じ符号を付している。この例では、図１１に示したステップＳ３０の代わりに、ステップＳ３１、Ｓ３２が実施される。ステップＳ３１は、図１２および図１３のダミーの読み出し動作サイクルに対応する。ステップＳ３２は、図１２および図１３の通常の読み出し動作サイクルに対応する。その他のテストフローは、図１１と同じである。
【００９４】
なお、ロウデコーダＲＤＥＣは、テスト信号ＴＥＳＴＺの高レベル期間に、全てのワード線選択信号ＭＷＬＸを低レベルに活性化する強制活性化回路を有してもよい。例えば、強制活性化回路は、ワード線選択信号ＭＷＬＸとテスト信号ＴＥＳＴＺを受け、出力がワード駆動回路ＳＷＤの入力に接続されたＡＮＤ回路である。この場合、１回のダミーの読み出し動作ＤＲＤにより、ショート不良を有する全てのワード線ＷＬに接続されたメモリセルＭＣ内のデータを高レベルに書き換えることができる。これにより、テスト時間をさらに短縮できる。
【００９５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ビット線ＢＬＺ、ＢＬＸのプリチャージ電圧を、予め内部電源電圧線ＶＩＩに設定しておくことで、ワード線ＷＬ０のリーク電流が少ない場合にも、ワード線駆動信号線ＷＬＤＶ０およびワード線ＷＬ０の電圧レベルを高速に上昇できる。したがって、ビット線ＢＬＺからワード線ＷＬ０に流れるリーク電流が少ない場合にも、テスト時間を短縮できる。
【００９６】
テスト制御回路ＴＣＮＴにより、イコライズ信号ＥＱＬおよびセンスアンプ活性化信号ＬＥＺ、ＬＥＸの生成タイミングを調整する。これにより、図１０に示したように、１回の読み出し動作サイクルでテストを実施するときに、読み出しチェックのための読み出し動作を確実に実行できる。テストに必要な読み出し動作サイクルの数を少なくできるため、テスト時間を短縮できる。
【００９７】
図１５は、別の実施形態におけるワード線アンプＷＬＡＭＰ２の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。ワード線アンプＷＬＡＭＰ２を除く構成は、内部電圧生成回路１０が基準電圧ＶＲＥＦを生成する機能を有していることを除き、図２と同じである。すなわち、半導体メモリＭＥＭは、例えば、クロック信号ＣＬＫに同期して動作するＤＲＡＭである。図１５は、ワード駆動信号線ＷＬＤＶ０に接続されたワード線アンプＷＬＡＭＰ２およびワード生成回路ＳＷＤＧＥＮと、ワード駆動信号線ＷＬＤＶ０およびワード線選択信号線ＭＷＬＸ０に接続されたワード駆動回路ＳＷＤを示している。
【００９８】
ワード線アンプＷＬＡＭＰ２は、カレントミラー回路を含む比較回路ＣＭＰとｐＭＯＳトランジスタＰ４４とを有している。比較回路ＣＭＰは、ｐＭＯＳトランジスタＰ４０、Ｐ４２によるカレントミラー部と、ｎＭＯＳトランジスタＮ４０、Ｎ４２による差動入力部と、ｎＭＯＳトランジスタＮ４４による電源供給部とを有している。
【００９９】
比較回路ＣＭＰは、テスト信号ＴＥＳＴＺが高レベルのときに動作し、差動入力部で受けるリファレンス信号ＶＲＥＦとワード線駆動信号ＷＬＤＶ０とに応じた電圧をトランジスタＰ４２のドレインから出力する。比較回路ＣＭＰからの出力信号は、インバータＩＶ６−７を介してトランジスタＰ４４のゲートに供給される。
【０１００】
ワード線駆動信号ＷＬＤＶ０の電圧は、例えば、ワード線ＷＬ０とビット線ＢＬＺ（またはＢＬＸ）とのショート不良により、図１０または図１３に示したように上昇する。ワード線駆動信号ＷＬＤＶ０の電圧が、リファレンス電圧ＶＲＥＦを超えたとき、インバータＩＶ７は低レベルを出力し、トランジスタＰ４４はオンする。これによりワード線駆動信号線ＷＬＤＶ０は、トランジスタＰ４４により駆動され、高レベル電圧ＶＰＰまで上昇する。このように、ワード線アンプＷＬＡＭＰ２の動作は、図４に示したワード線アンプＷＬＡＭＰ１とほぼ同じである。
【０１０１】
但し、この実施形態では、トランジスタＰ４４がオンするときのワード線駆動信号ＷＬＤＶ０の電圧を、リファレンス電圧ＶＲＥＦにより調整できる。例えば、リファレンス電圧ＶＲＥＦを下げることで、ワード線ＷＬ０とビット線ＢＬＺ（またはＢＬＸ）との微少なショート不良を、短いテスト時間で検出できる。
【０１０２】
ワード線アンプＷＬＡＭＰ２を有する半導体メモリＭＥＭは、図８に示したテストシステムＴＳＹＳによりテストされ、ワード線ＷＬとビット線ＢＬＺ、ＢＬＸのショート不良が検出される。テスト方法は、図９から図１４と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、リファレンス電圧ＶＲＥＦを調整することで、ワード線ＷＬ０とビット線ＢＬＺ（またはＢＬＸ）とのショート不良の不良モードに応じて、最適なテストを実施できる。この結果、テスト時間を短縮できる。
【０１０３】
図１６は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図２のモードレジスタ１２の代わりにモードレジスタ１２Ａが形成されている。また、半導体メモリＭＥＭは、テスト端子ＴＥＳＴＺを持たない。その他の構成は、図２と同じである。すなわち、半導体メモリＭＥＭは、例えば、クロック信号ＣＬＫに同期して動作するＤＲＡＭである。
【０１０４】
モードレジスタ１２Ａは、モードレジスタセットコマンドＭＲＳとともに供給されるアドレス信号ＡＤがテストモードのエントリを示すときにテスト信号ＴＥＳＴＺを高レベルに活性化する。また、モードレジスタ１２Ａは、モードレジスタセットコマンドＭＲＳとともに供給されるアドレス信号ＡＤがテストモードのエクジットを示すときにテスト信号ＴＥＳＴＺを低レベルに非活性化する。
【０１０５】
図１７は、図１６に示した半導体メモリＭＥＭのテスト方法の例を示している。図１３と同じ動作については、詳細な説明は省略する。図１７は、図３および図４に示したワード線ＷＬ０とビット線ＢＬＺ間にショート不良がある場合の波形を示している。図１７のテストは、図８に示したテストシステムＴＳＹＳにより実施される。図１３と同様に、テストするメモリセルＭＣには、予め低レベル（物理値）が書き込まれている。
【０１０６】
この例では、図１３と同様に、ダミーの読み出し動作と通常の読み出し動作が実行される。但し、テスタＴＥＳＴは、ダミーの読み出し動作を実行する前に、モードレジスタセットコマンドＭＲＳによりテスト信号ＴＥＳＴＺを高レベルに活性化する。また、テスタＴＥＳＴは、ダミーの読み出し動作の終了後、通常の読み出し動作を実行する前に、モードレジスタセットコマンドＭＲＳによりテスト信号ＴＥＳＴＺを低レベルに非活性化する。その他の動作は、図１３と同じである。なお、モードレジスタセットコマンドＭＲＳは、読み出し動作サイクルと同じ時間が必要であるが、図１７では省略している。
【０１０７】
図１８は、図１７に示したテスト方法を実施するためのテストフローの例を示している。図１８のテストフローは、図８に示したテストシステムＴＳＹＳにより実施される。図１１と同じ処理は、同じ符号を付している。この例では、図１１に示したステップＳ３０の代わりに、ステップＳ３３、Ｓ３４、Ｓ３５、Ｓ３６が実施される。
【０１０８】
ステップＳ３３において、テスタＴＥＳＴは、テスト信号ＴＥＳＴＺを高レベルＨに設定するために半導体メモリＭＥＭにモードレジスタセットコマンドＭＲＳを供給する。ステップＳ３４において、テスタＴＥＳＴは、ダミーの読み出し動作を実行する。ステップＳ３５において、テスタＴＥＳＴは、テスト信号ＴＥＳＴＺを低レベルＬに設定するために半導体メモリＭＥＭにモードレジスタセットコマンドＭＲＳを供給する。ステップＳ３６において、テスタＴＥＳＴは、メモリセルＭＣに保持されているデータを期待値と比較するために、通常の読み出し動作を実行する。
【０１０９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、モードレジスタ１２Ａによりテスト信号ＴＥＳＴＺの論理レベルを変更するため、テスト端子を不要にできる。
【０１１０】
なお、上述した実施形態は、クロック信号ＣＬＫに同期して動作するＤＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態はクロック信号ＣＬＫに非同期で動作するＤＲＡＭに適用してもよい。あるいは、上述した実施形態は、ワード線とビット線に接続されたメモリセルを有するＳＲＡＭ（Static RAM）、強誘電体メモリ（ferroelectric memory）、フラッシュメモリ、抵抗変化メモリ（ReRAM; Resistive RAM）、位相変化メモリ（PRAM; Phase change RAM）、磁気抵抗メモリ(MRAM；Magnetoresistive RAM）等の他の半導体メモリに適用できる。
【０１１１】
上述した実施形態では、テスト信号ＴＥＳＴＺが高レベルのときにビット線ＢＬＺ、ＢＬＸの電圧を通常のプリチャージ電圧（ＶＩＩ／２）より高くする例について述べた。しかし、例えば、テスト信号ＴＥＳＴＺが高レベルのときにビット線ＢＬＺ、ＢＬＸの電圧を通常のプリチャージ電圧（ＶＩＩ／２）より低くしてもよい。この場合、メモリセルＭＣには、予め高レベル（物理値）のデータが書き込まれる。
【０１１２】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルと、前記メモリセルに接続されるワード線とビット線とを備える半導体メモリにおいて、
テスト時に前記ワード線をフローティングにする第１回路と、
テスト時に前記ワード線を増幅する第２回路と、
を含むことを特徴とする半導体メモリ。
（付記２）
前記第１回路から前記ワード線を駆動する駆動信号を受けるワード線駆動回路を備えること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記第１回路は、テスト信号に基づいて前記ワード線駆動回路にフローティング状態の第１駆動信号を供給し、
前記第２回路は、前記テスト信号と前記第１駆動信号とに基づいて前記ワード線駆動回路に高レベル状態の第２駆動信号を供給すること
と特徴とする付記２に記載の半導体メモリ。
（付記４）
前記ワード線駆動回路は、
ワード線選択信号がゲートに供給されるとともに、前記第１駆動信号または前記第２駆動信号がソースに供給され、前記ワード線を駆動する第１トランジスタを含むこと
を特徴とする付記３に記載の半導体メモリ。
（付記５）
前記第２回路は、
前記駆動信号がゲートに供給される第２トランジスタと、
前記第２トランジスタのドレインにゲートが接続されるとともに、前記駆動信号を増幅する第３トランジスタと
を含むことを特徴とする付記２、付記３または付記４に記載の半導体メモリ。
（付記６）
前記第２回路は、
前記駆動信号と基準信号とを比較する比較回路と、
比較結果に基づいて前駆駆動信号を増幅する第３回路と、
を含むことを特徴とする付記２、付記３または付記４に記載の半導体メモリ。
（付記７）
前記比較回路は、テスト信号に基づいて活性化されること
を特徴とする付記６に記載の半導体メモリ。
（付記８）
テスト信号に基づいてワード線駆動信号線をフローティング状態にし、
前記ワード線駆動信号線のフローティング状態に基づいて前記ワード線駆動信号線を増幅し、
前記増幅されたワード線駆動信号線に接続されるワード線に接続されるビット線からデータを読み出して期待値と比較することで半導体メモリの試験を行い半導体メモリを製造すること
を特徴とする半導体メモリの製造方法。
【０１１３】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１１４】
１０‥内部電圧生成回路；１２、１２Ａ‥モードレジスタ；１４‥コマンドデコーダ；１６‥バースト制御回路；１８‥データ入出力回路；２０‥アドレス入力回路；２２‥バーストアドレスカウンタ；２４‥アドレス制御回路；２６‥メモリコア制御回路；２８‥バス制御回路；３８‥メモリコア；ＡＲＹ‥メモリセルアレイ；ＢＬＺ、ＢＬＸ‥ビット線；ＣＤＥＣ‥コラムデコーダ；ＣＳＷ‥コラムスイッチ；ＤＬＹ１−３‥遅延回路；ＭＣ‥ダイナミックメモリセル；ＭＥＭ‥半導体メモリ；ＭＲＳ‥モードレジスタセットコマンド；ＭＷＬＸ‥ワード線選択信号；ＰＲＢ‥プローブ；ＰＲＥ‥プリチャージ回路；ＲＡ‥リードアンプ；ＲＤＥＣ‥ロウデコーダ；ＳＡ‥センスアンプ；ＳＷＤ‥ワード駆動回路；ＳＷＤＧＥＮ‥ワード生成回路；ＴＣＮＴ‥テスト制御回路；ＴＥＳＴ‥テスタ；ＴＥＳＴＺ‥テスト信号；ＴＳＹＳ‥テストシステム；ＶＤＤ‥電源電圧；ＶＩＩ‥内部電源電圧；ＶＮＮ‥負電圧；ＶＯＯ‥高レベル電圧；ＶＰＰ‥高レベル電圧；ＶＰＲ‥プリチャージ電圧；ＶＳＳ‥接地電圧ＷＡ‥ライトアンプ；ＷＡＦ‥ウエハＷＬ‥ワード線；ＷＬＡＭＰ１−２‥ワード線アンプ；ＷＬＤＶ‥ワード駆動信号；ＷＬＲＳＴＺ、ＷＬＲＳＴＰ‥ワードリセット信号
【技術分野】
【０００１】
本発明は、ワード線とビット線とに接続されたメモリセルを有する半導体メモリに関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic RAM）等の半導体メモリでは、例えば、製造工程での異物に起因してワード線およびビット線が電気的にショートすると、正常なデータをメモリセルに保持できなくなる。このため、テスト工程で、ワード線およびビット線のショート不良を検出する必要がある。
【０００３】
例えば、ワード線間のショート不良は、隣接するワード線に互いに異なる電圧を印加することで検出される（例えば、特許文献１参照）。ワード線とビット線間のショート不良は、ワード線とビット線に互いに異なる電圧を印加することで検出される（例えば、特許文献２参照）。ワード線のショート不良は、ワード線を高レベルに設定した後にフローティング状態に設定し、所定時間後に書き込みデータがメモリセルに書き込まれるか否かを確認することで検出される（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１９２５００号公報
【特許文献２】特開平７−３２０４９８号公報
【特許文献３】特開平９−９１９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不良の原因であるショート箇所の抵抗値が高いとき、通常のテスト時間では、ワード線やビット線に電圧を印加しても、リーク不良が検出できない場合がある。また、ワード線をフローティング状態に設定するテストでは、テスト時間は非常に長くなる。
【０００６】
本発明の目的は、ワード線とビット線間のショート不良を検出するためのテスト時間を短縮することである。
【課題を解決するための手段】
【０００７】
メモリセルと、メモリセルに接続されるワード線とビット線とを備える半導体メモリにおいて、テスト時にワード線をフローティングにする第１回路と、テスト時にワード線を増幅する第２回路とを含んでいる。
【発明の効果】
【０００８】
ワード線とビット線間のショート不良を検出するためのテスト時間を短縮できる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態における半導体メモリの例を示している。
【図２】別の実施形態における半導体メモリの例を示している。
【図３】図２に示したロウデコーダおよびメモリセルアレイの例を示している。
【図４】図３に示したワード線アンプ、ワード生成回路およびワード駆動回路の例を示している。
【図５】図２に示したセンスアンプ領域およびメモリセルアレイの例を示している。
【図６】図２に示した内部電圧生成回路の例を示している。
【図７】図２に示したテスト制御部の例を示している。
【図８】図２に示した半導体メモリをテストするテストシステムの例を示している。
【図９】図２に示した半導体メモリのテスト方法の例を示している。
【図１０】図２に示した半導体メモリのテスト方法の例を示している。
【図１１】図９および図１０に示したテスト方法を実施するためのテストフローの例を示している。
【図１２】図２に示した半導体メモリのテスト方法の別の例を示している。
【図１３】図２に示した半導体メモリのテスト方法の別の例を示している。
【図１４】図１２および図１３に示したテスト方法を実施するためのテストフローの例を示している。
【図１５】別の実施形態におけるワード線アンプの例を示している。
【図１６】別の実施形態における半導体メモリの例を示している。
【図１７】図１６に示した半導体メモリのテスト方法の例を示している。
【図１８】図１６に示したテスト方法を実施するためのテストフローの例を示している。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。末尾に”Ｘ”の付いている信号および先頭に”／”が付いている信号は、負論理を示している。図中の二重の四角印は、外部信号を入力または出力する外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１１】
図１は、一実施形態における半導体メモリＭＥＭの例を示している。半導体メモリＭＥＭは、メモリセルＭＣと、メモリセルＭＣに接続されるワード線ＷＬと、ビット線ＢＬＺとを有している。第１回路ＦＬＴは、例えば、テスト信号ＴＥＳＴＺが高レベルに設定されるテスト時にワード線ＷＬをフローティング状態に設定する。第２回路ＷＬＡＭＰは、テスト時にワード線ＷＬの電圧レベルを増幅する。
【００１２】
例えば、ワード線ＷＬとビット線ＢＬＺとの間にリーク不良があるとき、フローティング状態のワード線ＷＬの電圧は、ビット線ＢＬＺの電圧に依存して変化する。変化したワード線ＷＬの電圧レベルは、第２回路ＷＬＡＭＰにより増幅される。ワード線ＷＬの電圧の変化により、メモリセルＭＣがビット線ＢＬＺに接続されると、メモリセルＭＣに保持されているデータは失われる。この後、メモリセルＭＣ内のデータを読み出して、期待値と比較することで、ワード線ＷＬとビット線ＢＬＺとの間のリーク不良を検出できる。
【００１３】
特に、ワード線ＷＬの電圧変化を第２回路ＷＬＡＭＰにより加速することで、メモリセルＭＣ内のデータを早く書き換えることができる。これにより、ワード線ＷＬとビット線ＢＬＺ間のショート不良を検出するためのテスト時間を短縮できる。
【００１４】
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するＤＲＡＭである。電源電圧を示していない回路は、内部電源電圧ＶＩＩおよび接地電圧ＶＳＳを受けて動作する。
【００１５】
半導体メモリＭＥＭは、内部電圧生成回路１０、モードレジスタ１２、コマンドデコーダ１４、バースト制御回路１６、データ入出力回路１８、アドレス入力回路２０、バーストアドレスカウンタ２２、アドレス制御回路２４、メモリコア制御回路２６、バス制御回路２８およびメモリコア３８を有している。なお、図２では、リフレッシュ動作に関係する回路ブロックを省略している。
【００１６】
内部電圧生成回路１０は、外部電源電圧ＶＤＤを用いて高レベル電圧ＶＰＰ、ＶＯＯ、内部電源電圧ＶＩＩ、プリチャージ電圧ＶＰＲ、負電圧ＶＮＮを生成する。例えば、高レベル電圧ＶＰＰ、ＶＯＯは、外部電源電圧ＶＤＤより高い。高レベル電圧ＶＰＰは、高レベル電圧より高い。内部電源電圧ＶＩＩおよびプリチャージ電圧ＶＰＲは、外部電源電圧ＶＤＤより低い。プリチャージ電圧ＶＰＲは、通常動作モード中、内部電源電圧ＶＩＩの半分の値（ＶＩＩ／２）である。プリチャージ電圧ＶＰＲは、テストモード中の所定期間に、内部電源電圧ＶＩＩに設定される。
【００１７】
例えば、高レベル電圧ＶＰＰは、ワード線ＷＬの高レベルに使用される。高レベル電圧ＶＯＯは、コラムスイッチＣＳＷやプリチャージ回路ＰＲＥを制御する信号の高レベルに使用される。内部電源電圧ＶＩＩは、外部端子に接続された回路を除く内部回路に供給される。プリチャージ電圧ＶＰＲは、ビット線ＢＬＺ、ＢＬＸをプリチャージするために使用される。負電圧は、ワード線ＷＬの低レベル電圧に使用される。コマンドデコーダ１４、データ入出力回路１８およびアドレス入力回路２０等に形成される入力バッファおよび出力バッファは、外部電源電圧ＶＤＤにより動作する。
【００１８】
モードレジスタ１２は、モードレジスタセットコマンドＭＲＳとともに供給されるアドレス信号ＡＤの論理値に応じて、半導体メモリＭＥＭの動作仕様を設定する。例えば、動作仕様は、バースト長およびレイテインシを含む。なお、モードレジスタ１２は、モードレジスタセットコマンドＭＲＳとともにデータ端子ＤＱに供給される論理値に応じて、半導体メモリＭＥＭの動作仕様を設定してもよい。
【００１９】
バースト長は、１回の読み出しコマンドに応答してデータ端子ＤＱから出力されるデータ信号の数または１回の書き込みコマンドに応答してデータ端子ＤＱに入力されるデータ信号の数を示す。モードレジスタ１２は、設定されたバースト長を示すバースト長信号ＢＬを出力する。レイテインシは、読み出しコマンドを受けてから読み出しデータがデータ端子ＤＱに出力されるまでのクロックサイクル数を示す。レイテンシは、半導体メモリＭＥＭを動作させるクロック信号ＣＬＫの周波数に応じて設定される。モードレジスタ１２は、設定されたレイテンシを示すレイテインシ信号ＣＬを出力する。
【００２０】
コマンドデコーダ１４は、クロック信号ＣＬＫに同期して供給されるコマンド信号ＣＭＤに応じて、内部コマンド信号ＩＣＭＤおよびモードレジスタセットコマンド信号ＭＲＳを出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号ＣＥ２、／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥを含む。内部コマンド信号ＩＣＭＤは、読み出しコマンド、書き込みコマンドおよびリフレッシュコマンドを含む。
【００２１】
バースト制御回路１６は、読み出し動作および書き込み動作時に、クロック信号ＣＬＫに同期してバースト長ＢＬに対応する数のパルスを有するバーストクロック信号ＢＣＬＫを生成する。バースト制御回路１６は、バーストクロック信号ＢＣＬＫの出力タイミングをレイテンシＣＬに応じて調整する。バースト制御回路２２は、低レベルのウエイト信号／ＷＡＩＴを受けている間、データ信号ＤＱの出力および入力を一時的に停止するために、バーストクロック信号ＢＣＬＫの出力を停止する。
【００２２】
データ入出力回路１８は、読み出し動作時に、バス制御回路２８とデータバスＤＢとを介してメモリコア３０から出力される読み出しデータをデータ端子ＤＱに出力する。データ入出力回路１８は、書き込み動作時に、データ端子ＤＱに供給される書き込みデータをデータバスＤＢとバス制御回路２８とを介してメモリコア３０に出力する。
【００２３】
アドレス入力回路２０は、アドレスラッチおよびコラムアドレス生成回路を有している。アドレスラッチは、読み出しコマンドおよび書き込みコマンドに同期してアドレス端子ＡＤに供給されるアドレス信号をロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡとしてラッチする。コラムアドレス生成回路は、アドレス端子ＡＤに供給されるコラムアドレス信号ＣＡに応じてバーストアドレスカウンタ２８により生成されるコラムアドレス信号ＣＡを受ける。また、コラムアドレス生成回路は、アドレス端子ＡＤに供給されるコラムアドレス信号ＣＡを出力した後、バーストアドレスカウンタ２８からのコラムアドレス信号ＣＡを出力する。
【００２４】
バーストアドレスカウンタ２２は、アドレス端子ＡＤに供給されるコラムアドレス信号ＣＡをアドレス入力回路２０を介して受け、カウントアップ信号ＣＵＰに応答してコラムアドレス信号ＣＡに続くコラムアドレス信号ＣＡを生成し、アドレス入力回路２０に出力する。バーストアドレスカウンタ２２は、バースト長ＢＬより１つ少ない数のコラムアドレス信号ＣＡを生成する。
【００２５】
アドレス制御回路２４は、内部コマンド信号ＩＣＭＤ（読み出しコマンドまたは書き込みコマンド）を受けたときに、バーストクロック信号ＢＣＬＫに応答して、カウントアップ信号ＣＵＰを出力する。
【００２６】
メモリコア制御回路２６は、内部コマンド信号ＩＣＭＤ（読み出しコマンドまたは書き込みコマンド）に応答して、読み出し動作または書き込み動作を実行するための制御信号ＣＮＴ（タイミング信号）を出力する。メモリコア制御回路３２は、リフレッシュ信号ＲＥＦに応答して、リフレッシュ動作を実行するための制御信号ＣＮＴを出力する。メモリコア制御回路３２は、制御信号ＣＮＴのうちコラムスイッチＣＳＷをオンするためのタイミング信号を、バーストクロック信号ＢＣＬＫに応答して出力する。
【００２７】
バス制御回路２８は、読み出し動作時にメモリコア３０から出力される並列の読み出しデータを直列の読み出しデータに変換し、直列の読み出しデータをバーストクロック信号ＢＣＬＫに応答してデータバスＤＢに出力する。バス制御回路２８は、データバスＤＢに伝達される直列の書き込みデータをバーストクロック信号ＢＣＬＫに応答して受け、並列の書き込みデータに変換し、メモリコア３０に出力する。
【００２８】
メモリコア３０は、メモリセルアレイＡＲＹ、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡ、ライトアンプＷＡおよびテスト制御回路ＴＣＮＴを有している。
【００２９】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶダイナミックメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶダイナミックメモリセルＭＣの列に接続された複数のビット線対ＢＬＺ、ＢＬＸとを有している。ダイナミックメモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬＺ（またはＢＬＸ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧ＶＰＲ（＝ＶＩＩ／２）と同じである。
【００３０】
ロウデコーダＲＤＥＣは、ロウアドレス信号ＲＡをデコードし、ワード線ＷＬのいずれかを選択するためのロウデコード信号を生成する。コラムデコーダＣＤＥＣは、コラムアドレス信号ＣＡをデコードし、読み出し動作および書き込み動作においてアクセスされるメモリセルＭＣに接続されたビット線対ＢＬＺ、ＢＬＸを選択するためのコラム線選択信号ＣＬを生成する。
【００３１】
また、ロウデコーダＲＤＥＣは、テスト信号ＴＥＳＴＺが高レベルに設定されるテストモード中に、ロウアドレス信号ＲＡに応じて選択されるワード線ＷＬをフローティング状態に設定する。テスト信号ＴＥＳＴＺは、外部テスト端子を介して半導体メモリＭＥＭの外部から供給される。
【００３２】
プリチャージ回路ＰＲＥは、動作していないセンスアンプＳＡに接続されたビット線対ＢＬＺ、ＢＬＸをプリチャージ電圧ＶＰＲに設定する。センスアンプＳＡは、メモリセルアレイＡＲＹの読み出し動作期間、書き込み動作期間およびリフレッシュ動作期間に動作し、ビット線ＢＬＺ、ＢＬＸの電圧差を増幅する。コラムスイッチＣＳＷは、コラムデコーダＣＤＥＣからのコラム線選択信号ＣＬに応じて、ビット線対ＢＬＺ、ＢＬＸをリードアンプＲＡまたはライトアンプＷＡに接続する。プリチャージ回路ＰＲＥ、センスアンプＳＡおよびラムスイッチＣＳＷは、図５に示すセンスアンプ領域ＳＡＡに配置される。なお、テストモード中のセンスアンプＳＡおよびプリチャージ回路ＰＲＥの動作タイミングは、通常動作モード中と異なる。ここで、通常動作モードは、通常の読み出し動作期間、通常の書き込み動作期間および通常のリフレッシュ動作期間である。
【００３３】
特に限定されないが、メモリセルアレイＡＲＹは、複数のメモリブロックを有していてもよい。このとき、プリチャージ回路ＰＲＥおよびセンスアンプＳＡは、各メモリブロックに対応して配置される。あるいは、プリチャージ回路ＰＲＥおよびセンスアンプＳＡは、隣接する一対のメモリブロックに共有される。
【００３４】
リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される書き込みデータを増幅し、相補の書き込みデータとしてビット線対ＢＬＺ、ＢＬＸに出力する。
【００３５】
テスト制御回路ＴＣＮＴは、テストモード中に、メモリコア制御回路２６からの制御信号ＣＮＴのプリチャージ回路ＰＲＥおよびセンスアンプＳＡへの供給タイミングを聴視する。具体的には、テスト制御回路ＴＣＮＴは、テスト信号ＴＥＳＴＺが高レベルの間、イコライズ信号ＥＱＬ（図５）を高レベルに保持し、センスアンプイネーブル信号ＬＥＺ、ＬＥＸ（図５）の活性化を禁止する。
【００３６】
図３は、図２に示したロウデコーダＲＤＥＣおよびメモリセルアレイＡＲＹの例を示している。メモリセルアレイＡＲＹにおいて、例えば、ビット線ＢＬＺは、偶数番号のワード線ＷＬ（ＷＬ０、ＷＬ２、...）に接続されている。ビット線ＢＬＸは、奇数番号のワード線ＷＬ（ＷＬ１、ＷＬ３、...）に接続されている。ビット線ＢＬＺに接続されたメモリセルＭＣがアクセスされるとき、ビット線ＢＬＸは、参照電圧線として機能する。同様に、ビット線ＢＬＸに接続されたメモリセルＭＣがアクセスされるとき、ビット線ＢＬＺは、参照電圧線として機能する。
【００３７】
例えば、ロウデコーダＲＤＥＣは、ワード線アンプＷＬＡＭＰ１、ワード生成回路ＳＷＤＧＥＮ（ＳＷＤＧＥＮ０−３）およびワード駆動回路ＳＷＤ（ＳＷＤ０−６３）を有している。ワード線アンプＷＬＡＭＰ１は、テスト信号ＴＥＳＴＺが高レベルのときに動作する。ワード線アンプＷＬＡＭＰ１は、テストモード中に、ワード線ＷＬ（ＷＬ０−６３のいずれか）の電圧レベルを増幅するために、ワード駆動信号ＷＬＤＶ（ＷＬＤＶ０−３）の電圧レベルを増幅する。
【００３８】
ワード生成回路ＳＷＤＧＥＮは、ワードリセット信号ＷＬＲＳＴＰ（ＷＬＲＳＴＰ０−３）に同期して、ワード駆動信号ＷＬＤＶ（ＷＬＤＶ０−３）およびワードリセット信号ＷＬＲＳＴＺ（ＷＬＲＳＴ０Ｚ−３Ｚ）を出力する。ワードリセット信号ＷＬＲＳＴＰは、ロウデコード信号に基づいて生成される。具体的には、ワード線ＷＬのいずれかが選択されるときに、ワードリセット信号ＷＬＲＳＴＰは低レベルに変化する。ワード駆動信号ＷＬＤＶは、ワードリセット信号ＷＬＲＳＴＰと逆の論理レベルに設定される。但し、テスト信号ＴＥＳＴＺが高レベルの期間中、ワード生成回路ＳＷＤＧＥＮは、高レベルのワード駆動信号ＷＬＤＶの出力を禁止し、ワード駆動信号線ＷＬＤＶをフローティング状態に設定する。ワードリセット信号ＷＬＲＳＴＺは、ワードリセット信号ＷＬＲＳＴＰと同じ論理レベルに設定される。
【００３９】
例えば、ワード駆動信号ＷＬＤＶ０は、ワード線ＷＬ０、ＷＬ４、...に対応するワード駆動回路ＳＷＤに共通に供給される。ワード駆動信号ＷＬＤＶ０は、ワード線ＷＬ１、ＷＬ５、...に対応するワード駆動回路ＳＷＤに共通に供給される。ワード駆動信号ＷＬＤＶ２は、ワード線ＷＬ２、...、ＷＬ６２に対応するワード駆動回路ＳＷＤに共通に供給される。ワード駆動信号ＷＬＤＶ３は、ワード線ＷＬ３、...、ＷＬ６３に対応するワード駆動回路ＳＷＤに共通に供給される。すなわち、ワード線ＷＬ０−６３に対応するワード駆動回路ＳＷＤは、４つおきにワード駆動信号ＷＬＤＶ０−３の１つに接続されている。
【００４０】
各ワード駆動回路ＳＷＤは、ワード線選択信号ＭＷＬＸ（ＭＷＬ０Ｘ−１５Ｘのいずれか）、ワード駆動信号ＷＬＤＶ（ＷＬＤＶ０−３のいずれか）およびワードリセット信号ＷＬＲＳＴＺ（ＷＬＲＳＴ０Ｚ−３Ｚのいずれか）を受け、ワード線ＷＬを高レベルに活性化または低レベルに非活性化する。ワード線選択信号ＭＷＬＸは、メインワードデコーダがロウデコード信号をデコードすることにより生成される。各ワード線選択信号ＭＷＬＸ０−１５は、隣接する４つのワード駆動回路ＳＷＤに共通に接続される。
【００４１】
アクセス動作では、低レベルのワード線選択信号ＭＷＬＸ（例えば、ＭＷＬ１Ｘ）と高レベルのワード駆動信号ＷＬＤＶ（例えば、ＷＬＤＶ１）を受けるワード線ＷＬ（例えば、ＷＬ５）が活性化される。そして、活性化されたワード線ＷＬに接続されたメモリセルＭＣがアクセスされる。ここで、アクセス動作は、読み出し動作、書き込み動作またはリフレッシュ動作のいずれかである。
【００４２】
図４は、図３に示したワード線アンプＷＬＡＭＰ１、ワード生成回路ＳＷＤＧＥＮおよびワード駆動回路ＳＷＤの例を示している。図４は、ワード駆動信号線ＷＬＤＶ０に接続されたワード線アンプＷＬＡＭＰ１およびワード生成回路ＳＷＤＧＥＮと、ワード駆動信号線ＷＬＤＶ０およびワード線選択信号線ＭＷＬＸ０に接続されたワード駆動回路ＳＷＤを示している。ワード線アンプＷＬＡＭＰ１およびワード生成回路ＳＷＤＧＥＮは、遅延回路ＤＬＹ１を介してテスト信号ＴＥＳＴＺを受けている。
【００４３】
ワード線アンプＷＬＡＭＰ１は、高レベル電圧線ＶＰＰと接地線ＶＳＳの間に配置されたｐＭＯＳトランジスタＰ１０およびｎＭＯＳトランジスタＮ１０、Ｎ１２と、高レベル電圧線ＶＰＰとｎＭＯＳトランジスタＮ１０のゲートとの間に接続されたｐＭＯＳトランジスタＰ１２とを有している。トランジスタＰ１０のゲートおよびトランジスタＮ１２のゲートは、テスト信号ＴＥＳＴＺを遅延させた信号を受けている。トランジスタＰ１２のゲートは、トランジスタＰ１０のドレインに接続されている。トランジスタＮ１０のゲートとトランジスタＰ１２のドレインは、出力端子ＯＵＴ１を介してワード駆動信号線ＷＬＤＶ０に接続されている。
【００４４】
ワード線アンプＷＬＡＭＰ１は、テスト信号ＴＥＳＴＺが低レベルである通常動作モード中に、出力ノードＯＵＴ１をフローティング状態に設定する。ワード線アンプＷＬＡＭＰ１は、テスト信号ＴＥＳＴＺが高レベルであるテストモード中に、ワード駆動信号ＷＬＤＶ０の電圧レベルを増幅する。具体的には、ワード駆動信号ＷＬＤＶ０の電圧が上昇すると、トランジスタＮ１０がオンし、トランジスタＰ１２のゲートは高レベルから低レベルに変化する。これにより、トランジスタＰ１２がオンし、ワード駆動信号ＷＬＤＶ０の電圧レベルは増幅される。
【００４５】
ワード生成回路ＳＷＤＧＥＮは、インバータＩＶ１−４およびｐＭＯＳトランジスタＰ１４を有している。インバータＩＶ１−３は、直列に接続されている。インバータＩＶ１−２は、高レベル電圧ＶＰＰおよび接地電圧ＶＳＳを受けて動作する。インバータＩＶ１は、ワードリセット信号ＷＬＲＳＴＰ０を受けている。
【００４６】
インバータＩＶ３は、ｐＭＯＳトランジスタＰ１４を介して高レベル電圧線ＶＰＰに接続されている。ｐＭＯＳトランジスタＰ１４のゲートは、テスト信号ＴＥＳＴＺを遅延させた信号を受けている。インバータＩＶ４は、内部電源電圧ＶＩＩおよび負電圧ＶＮＮを受けて動作する。インバータＩＶ４は、電圧レベルを変換するレベル変換機能を有している。
【００４７】
ワード生成回路ＳＷＤＧＥＮは、テスト信号ＴＥＳＴＺが低レベルである通常動作モード中に、ワードリセット信号ＷＬＲＳＴＰ０と同じ論理レベルのワードリセット信号ＷＬＲＳＴ０Ｚを出力し、ワードリセット信号ＷＬＲＳＴＰ０と逆の論理レベルのワード駆動信号ＷＬＤＶ０を出力する。一方、ワード生成回路ＳＷＤＧＥＮは、テスト信号ＴＥＳＴＺが高レベルであるテストモード中に、ｐＭＯＳトランジスタＰ１４をオフし、ワード駆動信号ＷＬＤＶ０が高レベルに変化することを禁止する。すなわち、ワード生成回路ＳＷＤＧＥＮは、テストモード中に、低レベルのワードリセット信号ＷＬＲＳＴＰ０を受けているときに、出力ノードＯＵＴ２をフローティング状態に設定する。
【００４８】
ワード駆動回路ＳＷＤは、ワード駆動信号線ＷＬＤＶ０と負電圧線ＶＮＮの間に直列に接続されたｐＭＯＳトランジスタＰ１６およびｎＭＯＳトランジスタＮ１４と、ワード線ＷＬ０と負電圧線ＶＮＮの間に接続されたｎＭＯＳトランジスタＮ１６とを有している。トランジスタＰ１６は、ワード線選択信号ＭＷＬ０Ｘが低レベルの期間にオンし、ワード線ＷＬを高レベル（ＶＰＰ）に駆動する。トランジスタＮ１４は、ワード線選択信号ＭＷＬ０Ｘが高レベルの期間にオンし、ワード線ＷＬを低レベル（ＶＮＮ）に駆動する。トランジスタＮ１６は、ワードリセット信号ＷＬＲＳＴ０Ｚが高レベルの期間にオンし、ワード線ＷＬを低レベル（ＶＮＮ）に駆動する。
【００４９】
図５は、図２に示したセンスアンプ領域ＳＡＡおよびメモリセルアレイＡＲＹの例を示している。例えば、図５は、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。半導体メモリＭＥＭが１６ビットのデータ端子ＤＱを有するとき、データ端子ＤＱ毎に図５の回路が形成される。
【００５０】
イコライズ信号線ＥＱＬは、センスアンプ領域ＳＡＡの複数のプリチャージ回路ＰＲＥに共通に接続される。イコライズ信号ＥＱＬは、図２に示したメモリコア制御回路２６からの制御信号ＣＮＴに応答して生成される。センスアンプ活性化信号線ＬＥＺ、ＬＥＸは、センスアンプ領域ＳＡＡのセンスアンプＳＡに共通に接続される。センスアンプ活性化信号ＬＥＺ、ＬＥＸは、メモリコア制御回路２６からの制御信号ＣＮＴに応答して生成される。コラムスイッチ信号線ＣＬ０−２は、コラムスイッチＣＳＷにそれぞれ接続される。コラムスイッチＣＳＷにより、相補のデータ線ＤＴ，／ＤＴは、ビット線対ＢＬＺ、ＢＬＸのいずれかに接続される。コラムスイッチ信号ＣＬ０−２は、コラムアドレスＣＡに応じて選択される。コラムスイッチ信号線ＣＬ０−２は、メモリコア制御回路２６からの制御信号ＣＮＴに同期して生成される。センスアンプ領域ＳＡＡは、一般的なＤＲＡＭと同じ構成のため、詳細な説明は省略する。
【００５１】
図６は、図２に示した内部電圧生成回路１０の例を示している。図６では、内部電圧生成回路１０のうち、プリチャージ電圧ＶＰＲを生成するプリチャージ電圧生成回路ＶＰＲＧＥＮを示している。プリチャージ電圧生成回路ＶＰＲＧＥＮは、リファレンス電圧生成部ＶＲＥＦＧＥＮ、カレントミラー回路ＣＭ１−２、電圧生成部ＶＧＥＮおよびクリップ部ＣＬＰを有している。
【００５２】
リファレンス電圧生成部ＶＲＥＦＧＥＮは、内部電源電圧線ＶＩＩと接地線ＶＳＳとの間に直列に配置された抵抗Ｒ１−３を有している。リファレンス電圧生成部ＶＲＥＦＧＥＮは、抵抗Ｒ１、Ｒ２の接続ノードからリファレンス電圧ＲＥＦＨを生成し、抵抗Ｒ２、Ｒ３の接続ノードからリファレンス電圧ＲＥＦＬを生成する。
【００５３】
カレントミラー回路ＣＭ１−２は、互いに同じ回路である。カレントミラー回路ＣＭ１は、ｐＭＯＳトランジスタＰ２０、Ｐ２２によるカレントミラー部と、ｎＭＯＳトランジスタＮ２０、Ｎ２２による差動入力部と、ｎＭＯＳトランジスタＮ２４による電源供給部とを有している。カレントミラー回路ＣＭ２は、ｐＭＯＳトランジスタＰ２４、Ｐ２６によるカレントミラー部と、ｎＭＯＳトランジスタＮ２６、Ｎ２８による差動入力部と、ｎＭＯＳトランジスタＮ３０による電源供給部とを有している。
【００５４】
カレントミラー回路ＣＭ１は、テスト信号ＴＥＳＴＺが低レベルのときに動作し、差動入力部で受けるリファレンス電圧ＲＥＦＬとプリチャージ電圧ＶＰＲとに応じた電圧をトランジスタＰ２２のドレインから出力する。カレントミラー回路ＣＭ２は、テスト信号ＴＥＳＴＺが低レベルのときに動作し、差動入力部で受けるリファレンス電圧ＲＥＦＨとプリチャージ電圧ＶＰＲとに応じた電圧をトランジスタＰ２６のドレインから出力する。カレントミラー回路ＣＭ１−２は、テスト信号ＴＥＳＴＺが高レベルの期間に動作を停止する。
【００５５】
電圧生成部ＶＧＥＮは、内部電源電圧線ＶＩＩと接地線ＶＳＳとの間に直列に配置されたｐＭＯＳトランジスタＰ２８およびｎＭＯＳトランジスタＮ３２を有している。トランジスタＰ２８、Ｎ３２のドレインは、プリチャージ電圧線ＶＰＲに接続されている。トランジスタＰ２８のゲートは、カレントミラー回路ＣＭ１の出力を受けている。トランジスタＮ３２のゲートは、カレントミラー回路ＣＭ２の出力を受けている。電圧生成部ＶＧＥＮは、カレントミラー回路ＣＭ１−２からの出力電圧に応じたプリチャージ電圧ＶＰＲを生成する。電圧生成部ＶＧＥＮにより生成されるプリチャージ電圧ＶＰＲは、内部電源電圧ＶＩＩの半分の値（ＶＩＩ／２）である。
【００５６】
クリップ部ＣＬＰは、内部電源電圧線ＶＩＩとプリチャージ電圧線ＶＰＲの間に配置されたｐＭＯＳトランジスタＰ３０を有している。トランジスタＰ３０のゲートは、インバータＩＶ５を介してテスト信号ＴＥＳＴＺの反転論理を受けている。トランジスタＰ３０は、テスト信号ＴＥＳＴＺが高レベルのときにオンし、プリチャージ電圧ＶＰＲを内部電源電圧ＶＩＩに設定する。したがって、プリチャージ電圧生成回路ＶＰＲＧＥＮは、テスト信号ＴＥＳＴＺが低レベルのときに、電圧ＶＩＩ／２をプリチャージ電圧線ＶＰＲに出力し、テスト信号ＴＥＳＴＺが高レベルのときに内部電源電圧ＶＩＩをプリチャージ電圧線ＶＰＲに出力する。
【００５７】
図７は、図２に示したテスト制御部ＴＣＮＴの例を示している。テスト制御部ＴＣＮＴは、遅延回路ＤＬＹ２−３、イコライズ信号ＥＱＬを生成するためのＯＲ回路およびレベルコンバータＬＶＬＣ、およびセンスアンプ活性化信号ＬＥＺ、ＬＥＸを生成するためのＡＮＤ回路を有している。イコライズ信号ＥＱＬＺおよびセンスアンプ活性化信号ＬＥ０Ｚは、図２に示したメモリコア制御回路２６から出力される制御信号ＣＮＴに含まれる。
【００５８】
イコライズ信号ＥＱＬは、対応するメモリブロックが選択されておらず、ブロック選択信号ＢＬＫＸが高レベルに非活性化されているときに高レベルに保持される。このとき、非選択のメモリブロックに対応するプリチャージ回路ＰＲＥはオンされ、ビット線ＢＬＺ、ＢＬＸをプリチャージ電圧ＶＰＲに設定する。通常動作モード中、対応するメモリブロックが選択され、ブロック選択信号ＢＬＫＸが低レベルに活性化されたとき、イコライズ信号ＥＱＬは、イコライズ信号ＥＱＬＺの低レベルへの変化に応答して低レベルに変化する。このとき、選択されたメモリブロックに対応するプリチャージ回路ＰＲＥはオフされ、ビットＢＬＺ、ＢＬＸはフローティング状態に設定される。
【００５９】
テストモード中、テスト信号ＴＥＳＴＺが高レベルに活性化されている間、イコライズ信号ＥＱＬＺの低レベルはマスクされ、イコライズ信号ＥＱＬは、高レベルに保持される。テスト信号ＴＥＳＴＺが低レベルに非活性化されたとき、イコライズ信号ＥＱＬＺの低レベルは、遅延時間ＤＬＹ２の遅延時間だけ遅れてレベルコンバータＬＶＬＣに伝達される。なお、レベルコンバータＬＶＬＣにより、イコライズ信号ＥＱＬの高レベルは高レベル電圧ＶＯＯに設定される。
【００６０】
一方、通常動作モード中、センスアンプ活性化信号ＬＥＺ、ＬＥＸは、センスアンプ活性化信号ＬＥ０Ｚに応答して活性化される。テストモード中、センスアンプ活性化信号ＬＥＺは、テスト信号ＴＥＳＴＺの非活性化から遅延回路ＤＬＹ３の遅延時間後に、センスアンプ活性化信号ＬＥ０Ｚに応答して活性化される。このように、テスト制御部ＴＣＮＴは、テスト信号ＴＥＳＴＺが高レベルのときに、イコライズ信号ＥＱＬが低レベルに変化することを禁止するとともに、センスアンプ活性化信号ＬＥＺ、ＬＥＸの活性化を遅らせる。
【００６１】
図８は、図２に示した半導体メモリＭＥＭをテストするテストシステムＴＳＹＳの例を示している。なお、後述する実施形態においても、図８と同じテストシステムＴＳＹＳが使用される。テストシステムＴＳＹＳは、半導体メモリＭＥＭの製造工程で使用される。半導体メモリＭＥＭは、後述するテストが実施されることにより製造される。
【００６２】
まず、半導体製造工程により半導体ウエハＷＡＦ上に複数の半導体メモリＭＥＭが形成される。半導体メモリＭＥＭは、ウエハＷＡＦから切り出される前にテスタＴＥＳＴによりテストされる。テスタＴＥＳＴからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。
【００６３】
半導体メモリＭＥＭは、例えば、プローブカードのプローブＰＲＢを介してテスタＴＥＳＴに接続される。図８では、１つの半導体メモリＭＥＭがテスタＴＥＳＴに接続されているが、複数の半導体メモリＭＥＭをテスタＴＥＳＴに一度に接続してもよい。テスタＴＥＳＴに一度に接続する半導体メモリＭＥＭの数は、テスタＴＥＳＴの端子数と半導体メモリＭＥＭの端子数に依存する。
【００６４】
テスタＴＥＳＴは、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを半導体メモリＭＥＭに供給し、読み出しデータ信号ＤＱを半導体メモリＭＥＭから受ける。テストモード中、テスタＴＥＳＴは、テスト信号ＴＥＳＴＺを高レベルに設定する。なお、テスタＴＥＳＴは、パッケージングされた半導体メモリＭＥＭをテストするために使用されてもよい。
【００６５】
図９は、図２に示した半導体メモリＭＥＭのテスト方法の例を示している。図９は、図３および図４に示したワード線ＷＬ０とビット線ＢＬＺ間にショート不良がない場合の波形を示している。図９のテストは、図８に示したテストシステムＴＳＹＳにより実施される。まず、図９のテスト方法が実施される前に、テストするメモリセルＭＣに低レベル（物理値）が書き込まれる。すなわち、データ端子ＤＱに供給される低レベル（論理値）がビット線ＢＬＺに接続されたメモリセルＭＣに書き込まれる。データ端子ＤＱに供給される高レベル（論理値）がビット線ＢＬＸに接続されたメモリセルＭＣに書き込まれる。メモリセルＭＣの記憶ノードＳＴは、低レベルに設定される（図９（ａ））。図９では、図３および図４に示したワード線ＷＬ０およびビット線ＢＬＺに接続されたメモリセルＭＣをテストする例を示している。
【００６６】
まず、テスト信号ＴＥＳＴＺが高レベルに活性化される（図９（ｂ））。図６に示したプリチャージ電圧生成回路ＶＰＲＧＥＮは、プリチャージ電圧線ＶＰＲに供給する電圧を電圧ＶＩＩ／２から内部電源電圧ＶＩＩに切り替える（図９（ｃ））。イコライズ信号ＥＱＬが高レベルのため、プリチャージ電圧ＶＰＲの変化に追従してビット線ＢＬＺ、ＢＬＸのプリチャージ電圧も電圧ＶＩＩに変化する（図９（ｄ、ｅ））。
【００６７】
次に、読み出しコマンドＲＤおよびアドレス信号ＡＤが供給される。なお、読み出し動作サイクルは、読み出しコマンドＲＤから、イコライズ信号ＥＱＬが高レベルに変化し、ビット線ＢＬＺ、ＢＬＸが電圧ＶＩＩ／２にプリチャージされるまでである。読み出しコマンドＲＤに応答して、アドレス信号ＡＤに対応するワードリセット信号ＷＬＲＳＴＰ０、ＷＬＲＳＴ０Ｚおよびワード線選択信号ＭＷＬ０Ｘは、低レベルに変化する（図９（ｆ、ｇ、ｈ））。しかし、図４に示したワード生成回路ＳＷＤＧＥＮのトランジスタＰ１４は、高レベルのテスト信号ＴＥＳＴＺによりオフしている。このため、ワード生成回路ＳＷＤＧＥＮは、ワード線駆動信号線ＷＬＤＶ０を駆動できず、ワード線駆動信号線ＷＬＤＶ０は、低レベルのフローティング状態ＦＬＴになる（図９（ｉ））。
【００６８】
図４に示したワード駆動回路ＳＷＤのトランジスタＰ１６は、低レベルのワード線選択信号ＭＷＬ０Ｘを受けてオンしようとする。しかし、トランジスタＰ１６は、ソースでフローティング状態ＦＬＴのワード線駆動信号ＶＬＤＶ０を受けているため、ワード線ＷＬ０を駆動できない。したがって、ワード線ＷＬ０も低レベルのフローティング状態ＦＬＴになる（図９（ｊ））。イコライズ信号ＥＱＬは、テスト信号ＴＥＳＴＺの活性化中に、図７に示したテスト制御回路ＴＣＮＴにより高レベルＶＯＯに保持される（図９（ｋ））。
【００６９】
また、テスト制御回路ＴＣＮＴは、テスト信号ＴＥＳＴＺの活性化中に、センスアンプ活性化信号ＬＥ０Ｚの高レベルをマスクする。したがって、センスアンプ活性化信号ＬＥＺ、ＬＥＸは、非活性化レベルに保持される（図９（ｌ））。センスアンプ活性化信号ＬＥＸの波形は、センスアンプ活性化信号ＬＥＺと逆レベルである。
【００７０】
図９では、ワード線ＷＬ０とビット線ＢＬＺ間に不良がないため、ワード線ＷＬ０は、低レベルのフローティング状態ＦＬＴに維持される。このため、メモリセルＭＣのトランスファトランジスタは、オフ状態を維持する。すなわち、メモリセルＭＣ内のデータは失われることなく保持される。
【００７１】
次に、読み出し動作の実行中に、テスト信号ＴＥＳＴＺが低レベルに非活性化される（図９（ｍ））。プリチャージ電圧生成回路ＶＰＲＧＥＮは、低レベルのテスト信号ＴＥＳＴＺを受けてカレントミラー回路ＣＭ１−２を動作させ、プリチャージ電圧線ＶＰＲに電圧ＶＩＩ／２を供給する（図９（ｎ））。この時点でイコライズ信号ＥＱＬはまだ高レベルのため、ビット線ＢＬＺ、ＢＬＸも電圧ＶＩＩ／２に変化する（図９（ｏ））。
【００７２】
テスト制御回路ＴＣＮＴは、低レベルのテスト信号ＴＥＳＴＺを受け、低レベルのイコライズ信号ＥＱＬＺをイコライズ信号線ＥＱＬに伝達する（図９（ｐ））。これにより、ビット線ＢＬＺ、ＢＬＸとプリチャージ電圧線ＶＰＲの接続が解除され、ビット線ＢＬＺ、ＢＬＸは、電圧ＶＩＩ／２に設定された状態でフローティング状態に設定される。ワード生成回路ＳＷＤＧＥＮのトランジスタＰ１４は、低レベルのテスト信号ＴＥＳＴＺを受けてオンし、ワード線駆動信号線ＷＬＤＶ０に高レベル電圧ＶＰＰを供給する（図９（ｑ））。ワード駆動回路ＳＷＤのトランジスタＰ１６は、高レベル電圧ＶＰＰのワード線駆動信号ＶＬＤＶ０を受け、ワード線ＷＬ０を駆動する（図９（ｒ））。
【００７３】
この後、通常の読み出し動作が実行される。すなわち、ワード線ＷＬ０の高レベルへの変化によりメモリセルＭＣからビット線ＢＬＺにデータが読み出される（図９（ｓ））。テスト信号ＴＥＳＴＺの非活性化から所定時間後にセンスアンプ活性化信号ＬＥＺ、ＬＥＸが活性化され、ビット線ＢＬＺ、ＢＬＸの電圧差が増幅される（図９（ｔ、ｕ））。そして、メモリセルＭＣから読み出されたデータ（低レベル）がデータ端子ＤＱから出力される。図８に示したテスタＴＥＳＴは、読み出しデータを期待値と比較し、ワード線ＷＬ０とビット線ＢＬＺ間に不良がないことを検出する。
【００７４】
図１０は、図２に示した半導体メモリＭＥＭのテスト方法の例を示している。図９と同じ動作については、詳細な説明は省略する。図１０は、図３および図４に示したワード線ＷＬ０とビット線ＢＬＺ間にショート不良がある場合の波形を示している。図１０のテストは、図８に示したテストシステムＴＳＹＳにより実施される。図９と同様に、テストするメモリセルＭＣには、予め低レベル（物理値）が書き込まれている。読み出し動作サイクルは、読み出しコマンドＲＤから、イコライズ信号ＥＱＬが高レベルに変化し、ビット線ＢＬＺ、ＢＬＸが電圧ＶＩＩ／２にプリチャージされるまでである。
【００７５】
ワードリセット信号ＷＬＲＳＴＰ０、ＷＬＲＳＴ０Ｚおよびワード線選択信号ＭＷＬ０Ｘが低レベルに変化するまでの波形は、図９と同じである。この例では、ワード線ＷＬ０とビット線ＢＬＺ間にショート不良があるため、ビット線ＢＬＺの高レベルがフローティング状態のワード線ＷＬ０に伝達され、ワード線ＷＬ０の電圧は徐々に上昇する（図１０（ａ））。ワード駆動回路ＳＷＤのトランジスタＰ１６は、負電圧ＶＮＮのワード線選択信号ＭＷＬ０Ｘを受けてオンするため、ワード線ＷＬ０の電圧は、フローティング状態のワード線駆動信号線ＷＬＤＶ０に伝達される（図１０（ｂ））。
【００７６】
ワード線駆動信号ＷＬＤＶ０の電圧がワード線ＷＬ０の電圧に追従して上昇すると、ワード線アンプＷＬＡＭＰ１のトランジスタＮ１０がオンし、トランジスタＰ１２のゲートは低レベルに変化する。これにより、トランジスタＰ１２はオンし、ワード線駆動信号線ＷＬＤＶ０およびワード線ＷＬ０を駆動する。すなわち、ワード線駆動信号線ＷＬＤＶ０およびワード線ＷＬ０の電圧レベルは、トランジスタＰ１２により増幅され、上昇する（図１０（ｃ、ｄ））。
【００７７】
ワード線ＷＬ０の高レベルにより、メモリセルＭＣのトランスファトランジスタがオンし、メモリセルＭＣの記憶ノードＳＴは、ビット線ＢＬＺに接続される。ビット線ＢＬＺは、高レベルのテスト信号ＴＥＳＴＺにより内部電源電圧線ＶＩＩに設定されている（図１０（ｅ））。このため、記憶ノードＳＴも内部電源電圧ＶＩＩまで上昇する（図１０（ｆ））。すなわち、メモリセルＭＣに記憶されていた低レベルは失われ、高レベルに書き換えられる。
【００７８】
この後、読み出し動作の実行中に、テスト信号ＴＥＳＴＺが低レベルに非活性化される（図１０（ｇ））。これ以降の波形は、ワード線駆動信号ＷＬＤＶ０とワード線ＷＬ０が、予め高レベル電圧ＶＰＰに変化していることと、ビット線ＢＬＺ、ＢＬＸの波形が逆になっていることを除き、図９と同じである。そして、メモリセルＭＣから読み出されたデータ（高レベル）がデータ端子ＤＱから出力される（図１０（ｈ））。図８に示したテスタＴＥＳＴは、読み出しデータを期待値と比較し、ワード線ＷＬ０とビット線ＢＬＺ間に不良があることを検出する。
【００７９】
ビット線ＢＬＺ、ＢＬＸのプリチャージ電圧を、予め内部電源電圧線ＶＩＩに設定しておくことで、ビット線ＢＬＺからワード線ＷＬ０に流れるリーク電流が少ない場合にも、ワード線駆動信号線ＷＬＤＶ０およびワード線ＷＬ０の電圧レベルを高くできる。また、ワード線アンプＷＬＡＭＰ１により、ワード線駆動信号線ＷＬＤＶ０およびワード線ＷＬ０の電圧レベルを高速に内部電源電圧線ＶＩＩまで上昇できる。このため、ビット線ＢＬＺからワード線ＷＬ０に流れるリーク電流が少ない場合にも、短時間でメモリセルＭＣ内のデータの論理を反転できる。この結果、テスト時間を短縮できる。
【００８０】
図１１は、図９および図１０に示したテスト方法を実施するためのテストフローの例を示している。すなわち、図１１は、半導体メモリＭＥＭの製造方法を示している。図１１のテストフローは、図８に示したテストシステムＴＳＹＳにより実施される。
【００８１】
まず、ステップＳ１０において、テスタＴＥＳＴは、各ワード線ＷＬに接続されているメモリセルＭＣに低レベル（物理値で”０”）を書き込む。書き込み動作ＷＲを実施するメモリセルＭＣは、ワード線ＷＬ毎に最低１つでよい。このため、テスト時間を短縮できる。この際、低レベル（論理値で”０”）がビット線ＢＬＺに接続されたメモリセルＭＣに書き込まれ、高レベル（論理値で”１”）がビット線ＢＬＸに接続されたメモリセルＭＣに書き込まれる。これにより、テストするメモリセルＭＣの記憶ノードＳＴは、低レベル（物理値で”０”）に設定される。
【００８２】
次に、ステップＳ２０において、テスタＴＥＳＴは、最初にアクセスするロウアドレス信号ＲＡを”０”に設定する。次に、ステップＳ３０において、テスタＴＥＳＴは、設定したロウアドレス信号ＲＡに対応するメモリセルＭＣの読み出し動作ＲＤを実行する。読み出し動作の期待値は、物理値で”０”である。換言すれば、ビット線ＢＬＺに接続されたメモリセルＭＣから読み出されるデータの期待値は、論理値で”０”である。ビット線ＢＬＸに接続されたメモリセルＭＣから読み出されるデータの期待値は、論理値で”１”である。テスタＴＥＳＴは、読み出し動作の実行中に、図９および図１０に示したように、テスト信号ＴＥＳＴＺを一時的に高レベルＨに設定し、低レベルＬに戻す。
【００８３】
次に、ステップＳ４０において、テスタＴＥＳＴは、メモリセルＭＣから読み出したデータの論理を期待値と比較し、パスまたはフェイルを判定する。メモリセルＭＣから読み出したデータの論理が期待値と異なる場合、ワード線ＷＬとビット線ＢＬＺ（またはＢＬＸ）にショート不良があると判定され、テストした半導体メモリＭＥＭは、不良品として扱われる（ＦＡＩＬ）。あるいは、テストした半導体メモリＭＥＭは、不良を救済するための救済工程に移される。
【００８４】
メモリセルＭＣから読み出したデータの論理が期待値と同じ場合、着目したワード線ＷＬにショート不良がないと判定される。この場合、ステップＳ５０において、テスタＴＥＳＴは、ロウアドレス信号ＲＡを”１”増加し、次にアクセスするロウアドレス信号ＲＡに設定する。次に、ステップＳ６０において、テスタＴＥＳＴは、ロウアドレス信号ＲＡが最大値ＭＡＸを超えているか否かを判定する。ロウアドレス信号ＲＡが最大値ＭＡＸを超えている場合、全てのワード線ＷＬのテストが実施されたため、テストは終了する。すなわち、半導体メモリＭＥＭは、ショート不良を持たない良品として扱われる（ＰＡＳＳ）。ロウアドレス信号ＲＡが最大値ＭＡＸ以下の場合、処理はステップＳ３０に戻り、テストが続行される。
【００８５】
図１２は、図２に示した半導体メモリＭＥＭのテスト方法の別の例を示している。図９と同じ動作については、詳細な説明は省略する。図１２は、図３および図４に示したワード線ＷＬ０とビット線ＢＬＺ間にショート不良がない場合の波形を示している。図１２のテストは、図８に示したテストシステムＴＳＹＳにより実施される。図９と同様に、テストするメモリセルＭＣには、予め低レベル（物理値）が書き込まれている。
【００８６】
この例では、テスト信号ＴＥＳＴＺが高レベルに活性化された状態でダミーの読み出し動作が実行された後、通常の読み出し動作が実行される。すなわち、図１２では、２つの読み出し動作サイクルを示している。最初の読み出し動作サイクルは、ダミー読み出しコマンドＤＲＤからテスト信号ＴＥＳＴＺが低レベルに非活性化されるまでである。２番目の読み出し動作サイクルは、読み出しコマンドＲＤからイコライズ信号ＥＱＬが高レベルに変化し、ビット線ＢＬＺ、ＢＬＸが電圧ＶＩＩ／２にプリチャージされるまでである。なお、図１２および図１３において、ダミー読み出しコマンドＤＲＤは、テスト信号ＴＥＳＴＺが高レベルの期間に供給される読み出しコマンドである。
【００８７】
ダミーの読み出し動作中、ワード線ＷＬ０は、低レベルまたは低レベルのフローティング状態ＦＬＴに設定されるため、メモリセルＭＣはアクセスされない（図１２（ａ））。また、センスアンプ活性化信号ＬＥＺは、低レベルに非活性化されているため、センスアンプＳＡは動作しない（図１２（ｂ））。このため、ワード線ＷＬ０とビット線ＢＬＺ間にショート不良がない場合、メモリセルＭＣ内のデータは失われることなく保持される（図１２（ｃ））。
【００８８】
次の読み出し動作は、テスト信号ＴＥＳＴＺが低レベルに設定されており、一般的な読み出し動作と同じである。図９と同様に、テスタＴＥＳＴは、読み出しデータを期待値と比較し、ワード線ＷＬ０とビット線ＢＬＺ間に不良がないことを検出する。
【００８９】
図１３は、図２に示した半導体メモリＭＥＭのテスト方法の別の例を示している。図９、図１０および図１２と同じ動作については、詳細な説明は省略する。図１３は、図３および図４に示したワード線ＷＬ０とビット線ＢＬＺ間にショート不良がある場合の波形を示している。図１３のテストは、図８に示したテストシステムＴＳＹＳにより実施される。図９と同様に、テストするメモリセルＭＣには、予め低レベル（物理値）が書き込まれている。この例では、図１２と同様に、ダミーの読み出し動作と通常の読み出し動作が実行される。テスタＴＥＳＴの動作は、図１２と同じである。
【００９０】
ダミーの読み出し動作中、ワード線ＷＬ０は、低レベルまたは低レベルのフローティング状態ＦＬＴに設定される。しかし、この例では、ワード線ＷＬ０とビット線ＢＬＺ間にショート不良がある。このため、図１０と同様に、ワード線ＷＬ０の電圧およびワード線駆動信号ＷＬＤＶ０の電圧は徐々に上昇する（図１３（ａ、ｂ））。そして、ワード線アンプＷＬＡＭＰ１による増幅動作により、ワード線駆動信号ＷＬＤＶ０の電圧およびワード線ＷＬ０の電圧は、高レベル電圧ＶＰまで上昇する（図１３（ｃ、ｄ））。これにより、メモリセルＭＣの記憶ノードＳＴは、内部電源電圧ＶＩＩまで上昇する（図１３（ｅ））。すなわち、メモリセルＭＣに記憶されていた低レベルは失われ、高レベルに書き換えられる。
【００９１】
次の読み出し動作では、図１０と同様に、メモリセルＭＣから期待値と異なる高レベルのデータが読み出される（図１３（ｆ））。テスタＴＥＳＴは、読み出しデータを期待値と比較し、ワード線ＷＬ０とビット線ＢＬＺ間に不良があることを検出する。
【００９２】
ショート不良のテストを、２つの読み出し動作サイクルを用いて実施することで、テスト信号ＴＥＳＴＺの入力タイミングを容易に設定できる。これにより、簡易なテスタＴＥＳＴにより、ワード線ＷＬとビット線ＢＬＺ、ＢＬＸ間のショート不良を検出できる。
【００９３】
図１４は、図１２および図１３に示したテスト方法を実施するためのテストフローの例を示している。図１４のテストフローは、図８に示したテストシステムＴＳＹＳにより実施される。図１１と同じ処理は、同じ符号を付している。この例では、図１１に示したステップＳ３０の代わりに、ステップＳ３１、Ｓ３２が実施される。ステップＳ３１は、図１２および図１３のダミーの読み出し動作サイクルに対応する。ステップＳ３２は、図１２および図１３の通常の読み出し動作サイクルに対応する。その他のテストフローは、図１１と同じである。
【００９４】
なお、ロウデコーダＲＤＥＣは、テスト信号ＴＥＳＴＺの高レベル期間に、全てのワード線選択信号ＭＷＬＸを低レベルに活性化する強制活性化回路を有してもよい。例えば、強制活性化回路は、ワード線選択信号ＭＷＬＸとテスト信号ＴＥＳＴＺを受け、出力がワード駆動回路ＳＷＤの入力に接続されたＡＮＤ回路である。この場合、１回のダミーの読み出し動作ＤＲＤにより、ショート不良を有する全てのワード線ＷＬに接続されたメモリセルＭＣ内のデータを高レベルに書き換えることができる。これにより、テスト時間をさらに短縮できる。
【００９５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ビット線ＢＬＺ、ＢＬＸのプリチャージ電圧を、予め内部電源電圧線ＶＩＩに設定しておくことで、ワード線ＷＬ０のリーク電流が少ない場合にも、ワード線駆動信号線ＷＬＤＶ０およびワード線ＷＬ０の電圧レベルを高速に上昇できる。したがって、ビット線ＢＬＺからワード線ＷＬ０に流れるリーク電流が少ない場合にも、テスト時間を短縮できる。
【００９６】
テスト制御回路ＴＣＮＴにより、イコライズ信号ＥＱＬおよびセンスアンプ活性化信号ＬＥＺ、ＬＥＸの生成タイミングを調整する。これにより、図１０に示したように、１回の読み出し動作サイクルでテストを実施するときに、読み出しチェックのための読み出し動作を確実に実行できる。テストに必要な読み出し動作サイクルの数を少なくできるため、テスト時間を短縮できる。
【００９７】
図１５は、別の実施形態におけるワード線アンプＷＬＡＭＰ２の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。ワード線アンプＷＬＡＭＰ２を除く構成は、内部電圧生成回路１０が基準電圧ＶＲＥＦを生成する機能を有していることを除き、図２と同じである。すなわち、半導体メモリＭＥＭは、例えば、クロック信号ＣＬＫに同期して動作するＤＲＡＭである。図１５は、ワード駆動信号線ＷＬＤＶ０に接続されたワード線アンプＷＬＡＭＰ２およびワード生成回路ＳＷＤＧＥＮと、ワード駆動信号線ＷＬＤＶ０およびワード線選択信号線ＭＷＬＸ０に接続されたワード駆動回路ＳＷＤを示している。
【００９８】
ワード線アンプＷＬＡＭＰ２は、カレントミラー回路を含む比較回路ＣＭＰとｐＭＯＳトランジスタＰ４４とを有している。比較回路ＣＭＰは、ｐＭＯＳトランジスタＰ４０、Ｐ４２によるカレントミラー部と、ｎＭＯＳトランジスタＮ４０、Ｎ４２による差動入力部と、ｎＭＯＳトランジスタＮ４４による電源供給部とを有している。
【００９９】
比較回路ＣＭＰは、テスト信号ＴＥＳＴＺが高レベルのときに動作し、差動入力部で受けるリファレンス信号ＶＲＥＦとワード線駆動信号ＷＬＤＶ０とに応じた電圧をトランジスタＰ４２のドレインから出力する。比較回路ＣＭＰからの出力信号は、インバータＩＶ６−７を介してトランジスタＰ４４のゲートに供給される。
【０１００】
ワード線駆動信号ＷＬＤＶ０の電圧は、例えば、ワード線ＷＬ０とビット線ＢＬＺ（またはＢＬＸ）とのショート不良により、図１０または図１３に示したように上昇する。ワード線駆動信号ＷＬＤＶ０の電圧が、リファレンス電圧ＶＲＥＦを超えたとき、インバータＩＶ７は低レベルを出力し、トランジスタＰ４４はオンする。これによりワード線駆動信号線ＷＬＤＶ０は、トランジスタＰ４４により駆動され、高レベル電圧ＶＰＰまで上昇する。このように、ワード線アンプＷＬＡＭＰ２の動作は、図４に示したワード線アンプＷＬＡＭＰ１とほぼ同じである。
【０１０１】
但し、この実施形態では、トランジスタＰ４４がオンするときのワード線駆動信号ＷＬＤＶ０の電圧を、リファレンス電圧ＶＲＥＦにより調整できる。例えば、リファレンス電圧ＶＲＥＦを下げることで、ワード線ＷＬ０とビット線ＢＬＺ（またはＢＬＸ）との微少なショート不良を、短いテスト時間で検出できる。
【０１０２】
ワード線アンプＷＬＡＭＰ２を有する半導体メモリＭＥＭは、図８に示したテストシステムＴＳＹＳによりテストされ、ワード線ＷＬとビット線ＢＬＺ、ＢＬＸのショート不良が検出される。テスト方法は、図９から図１４と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、リファレンス電圧ＶＲＥＦを調整することで、ワード線ＷＬ０とビット線ＢＬＺ（またはＢＬＸ）とのショート不良の不良モードに応じて、最適なテストを実施できる。この結果、テスト時間を短縮できる。
【０１０３】
図１６は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図２のモードレジスタ１２の代わりにモードレジスタ１２Ａが形成されている。また、半導体メモリＭＥＭは、テスト端子ＴＥＳＴＺを持たない。その他の構成は、図２と同じである。すなわち、半導体メモリＭＥＭは、例えば、クロック信号ＣＬＫに同期して動作するＤＲＡＭである。
【０１０４】
モードレジスタ１２Ａは、モードレジスタセットコマンドＭＲＳとともに供給されるアドレス信号ＡＤがテストモードのエントリを示すときにテスト信号ＴＥＳＴＺを高レベルに活性化する。また、モードレジスタ１２Ａは、モードレジスタセットコマンドＭＲＳとともに供給されるアドレス信号ＡＤがテストモードのエクジットを示すときにテスト信号ＴＥＳＴＺを低レベルに非活性化する。
【０１０５】
図１７は、図１６に示した半導体メモリＭＥＭのテスト方法の例を示している。図１３と同じ動作については、詳細な説明は省略する。図１７は、図３および図４に示したワード線ＷＬ０とビット線ＢＬＺ間にショート不良がある場合の波形を示している。図１７のテストは、図８に示したテストシステムＴＳＹＳにより実施される。図１３と同様に、テストするメモリセルＭＣには、予め低レベル（物理値）が書き込まれている。
【０１０６】
この例では、図１３と同様に、ダミーの読み出し動作と通常の読み出し動作が実行される。但し、テスタＴＥＳＴは、ダミーの読み出し動作を実行する前に、モードレジスタセットコマンドＭＲＳによりテスト信号ＴＥＳＴＺを高レベルに活性化する。また、テスタＴＥＳＴは、ダミーの読み出し動作の終了後、通常の読み出し動作を実行する前に、モードレジスタセットコマンドＭＲＳによりテスト信号ＴＥＳＴＺを低レベルに非活性化する。その他の動作は、図１３と同じである。なお、モードレジスタセットコマンドＭＲＳは、読み出し動作サイクルと同じ時間が必要であるが、図１７では省略している。
【０１０７】
図１８は、図１７に示したテスト方法を実施するためのテストフローの例を示している。図１８のテストフローは、図８に示したテストシステムＴＳＹＳにより実施される。図１１と同じ処理は、同じ符号を付している。この例では、図１１に示したステップＳ３０の代わりに、ステップＳ３３、Ｓ３４、Ｓ３５、Ｓ３６が実施される。
【０１０８】
ステップＳ３３において、テスタＴＥＳＴは、テスト信号ＴＥＳＴＺを高レベルＨに設定するために半導体メモリＭＥＭにモードレジスタセットコマンドＭＲＳを供給する。ステップＳ３４において、テスタＴＥＳＴは、ダミーの読み出し動作を実行する。ステップＳ３５において、テスタＴＥＳＴは、テスト信号ＴＥＳＴＺを低レベルＬに設定するために半導体メモリＭＥＭにモードレジスタセットコマンドＭＲＳを供給する。ステップＳ３６において、テスタＴＥＳＴは、メモリセルＭＣに保持されているデータを期待値と比較するために、通常の読み出し動作を実行する。
【０１０９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、モードレジスタ１２Ａによりテスト信号ＴＥＳＴＺの論理レベルを変更するため、テスト端子を不要にできる。
【０１１０】
なお、上述した実施形態は、クロック信号ＣＬＫに同期して動作するＤＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態はクロック信号ＣＬＫに非同期で動作するＤＲＡＭに適用してもよい。あるいは、上述した実施形態は、ワード線とビット線に接続されたメモリセルを有するＳＲＡＭ（Static RAM）、強誘電体メモリ（ferroelectric memory）、フラッシュメモリ、抵抗変化メモリ（ReRAM; Resistive RAM）、位相変化メモリ（PRAM; Phase change RAM）、磁気抵抗メモリ(MRAM；Magnetoresistive RAM）等の他の半導体メモリに適用できる。
【０１１１】
上述した実施形態では、テスト信号ＴＥＳＴＺが高レベルのときにビット線ＢＬＺ、ＢＬＸの電圧を通常のプリチャージ電圧（ＶＩＩ／２）より高くする例について述べた。しかし、例えば、テスト信号ＴＥＳＴＺが高レベルのときにビット線ＢＬＺ、ＢＬＸの電圧を通常のプリチャージ電圧（ＶＩＩ／２）より低くしてもよい。この場合、メモリセルＭＣには、予め高レベル（物理値）のデータが書き込まれる。
【０１１２】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリセルと、前記メモリセルに接続されるワード線とビット線とを備える半導体メモリにおいて、
テスト時に前記ワード線をフローティングにする第１回路と、
テスト時に前記ワード線を増幅する第２回路と、
を含むことを特徴とする半導体メモリ。
（付記２）
前記第１回路から前記ワード線を駆動する駆動信号を受けるワード線駆動回路を備えること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記第１回路は、テスト信号に基づいて前記ワード線駆動回路にフローティング状態の第１駆動信号を供給し、
前記第２回路は、前記テスト信号と前記第１駆動信号とに基づいて前記ワード線駆動回路に高レベル状態の第２駆動信号を供給すること
と特徴とする付記２に記載の半導体メモリ。
（付記４）
前記ワード線駆動回路は、
ワード線選択信号がゲートに供給されるとともに、前記第１駆動信号または前記第２駆動信号がソースに供給され、前記ワード線を駆動する第１トランジスタを含むこと
を特徴とする付記３に記載の半導体メモリ。
（付記５）
前記第２回路は、
前記駆動信号がゲートに供給される第２トランジスタと、
前記第２トランジスタのドレインにゲートが接続されるとともに、前記駆動信号を増幅する第３トランジスタと
を含むことを特徴とする付記２、付記３または付記４に記載の半導体メモリ。
（付記６）
前記第２回路は、
前記駆動信号と基準信号とを比較する比較回路と、
比較結果に基づいて前駆駆動信号を増幅する第３回路と、
を含むことを特徴とする付記２、付記３または付記４に記載の半導体メモリ。
（付記７）
前記比較回路は、テスト信号に基づいて活性化されること
を特徴とする付記６に記載の半導体メモリ。
（付記８）
テスト信号に基づいてワード線駆動信号線をフローティング状態にし、
前記ワード線駆動信号線のフローティング状態に基づいて前記ワード線駆動信号線を増幅し、
前記増幅されたワード線駆動信号線に接続されるワード線に接続されるビット線からデータを読み出して期待値と比較することで半導体メモリの試験を行い半導体メモリを製造すること
を特徴とする半導体メモリの製造方法。
【０１１３】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１１４】
１０‥内部電圧生成回路；１２、１２Ａ‥モードレジスタ；１４‥コマンドデコーダ；１６‥バースト制御回路；１８‥データ入出力回路；２０‥アドレス入力回路；２２‥バーストアドレスカウンタ；２４‥アドレス制御回路；２６‥メモリコア制御回路；２８‥バス制御回路；３８‥メモリコア；ＡＲＹ‥メモリセルアレイ；ＢＬＺ、ＢＬＸ‥ビット線；ＣＤＥＣ‥コラムデコーダ；ＣＳＷ‥コラムスイッチ；ＤＬＹ１−３‥遅延回路；ＭＣ‥ダイナミックメモリセル；ＭＥＭ‥半導体メモリ；ＭＲＳ‥モードレジスタセットコマンド；ＭＷＬＸ‥ワード線選択信号；ＰＲＢ‥プローブ；ＰＲＥ‥プリチャージ回路；ＲＡ‥リードアンプ；ＲＤＥＣ‥ロウデコーダ；ＳＡ‥センスアンプ；ＳＷＤ‥ワード駆動回路；ＳＷＤＧＥＮ‥ワード生成回路；ＴＣＮＴ‥テスト制御回路；ＴＥＳＴ‥テスタ；ＴＥＳＴＺ‥テスト信号；ＴＳＹＳ‥テストシステム；ＶＤＤ‥電源電圧；ＶＩＩ‥内部電源電圧；ＶＮＮ‥負電圧；ＶＯＯ‥高レベル電圧；ＶＰＰ‥高レベル電圧；ＶＰＲ‥プリチャージ電圧；ＶＳＳ‥接地電圧ＷＡ‥ライトアンプ；ＷＡＦ‥ウエハＷＬ‥ワード線；ＷＬＡＭＰ１−２‥ワード線アンプ；ＷＬＤＶ‥ワード駆動信号；ＷＬＲＳＴＺ、ＷＬＲＳＴＰ‥ワードリセット信号
【特許請求の範囲】
【請求項１】
メモリセルと、前記メモリセルに接続されるワード線とビット線とを備える半導体メモリにおいて、
テスト時に前記ワード線をフローティングにする第１回路と、
テスト時に前記ワード線を増幅する第２回路と、
を含むことを特徴とする半導体メモリ。
【請求項２】
前記第１回路から前記ワード線を駆動する駆動信号を受けるワード線駆動回路を備えること
を特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記第２回路は、
前記駆動信号がゲートに供給される第２トランジスタと、
前記第２トランジスタのドレインにゲートが接続されるとともに、前記駆動信号を増幅する第３トランジスタと
を含むことを特徴とする請求項２に記載の半導体メモリ。
【請求項４】
前記第２回路は、
前記駆動信号と基準信号とを比較する比較回路と、
比較結果に基づいて前駆駆動信号を増幅する第３回路と、
を含むことを特徴とする請求項２に記載の半導体メモリ。
【請求項５】
テスト信号に基づいてワード線駆動信号線をフローティング状態にし、
前記ワード線駆動信号線のフローティング状態に基づいて前記ワード線駆動信号線を増幅し、
前記増幅されたワード線駆動信号線に接続されるワード線に接続されるビット線からデータを読み出して期待値と比較することで半導体メモリの試験を行い半導体メモリを製造すること
を特徴とする半導体メモリの製造方法。
【請求項１】
メモリセルと、前記メモリセルに接続されるワード線とビット線とを備える半導体メモリにおいて、
テスト時に前記ワード線をフローティングにする第１回路と、
テスト時に前記ワード線を増幅する第２回路と、
を含むことを特徴とする半導体メモリ。
【請求項２】
前記第１回路から前記ワード線を駆動する駆動信号を受けるワード線駆動回路を備えること
を特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記第２回路は、
前記駆動信号がゲートに供給される第２トランジスタと、
前記第２トランジスタのドレインにゲートが接続されるとともに、前記駆動信号を増幅する第３トランジスタと
を含むことを特徴とする請求項２に記載の半導体メモリ。
【請求項４】
前記第２回路は、
前記駆動信号と基準信号とを比較する比較回路と、
比較結果に基づいて前駆駆動信号を増幅する第３回路と、
を含むことを特徴とする請求項２に記載の半導体メモリ。
【請求項５】
テスト信号に基づいてワード線駆動信号線をフローティング状態にし、
前記ワード線駆動信号線のフローティング状態に基づいて前記ワード線駆動信号線を増幅し、
前記増幅されたワード線駆動信号線に接続されるワード線に接続されるビット線からデータを読み出して期待値と比較することで半導体メモリの試験を行い半導体メモリを製造すること
を特徴とする半導体メモリの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１０−２８７２９７（Ｐ２０１０−２８７２９７Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１４２３８０（Ｐ２００９−１４２３８０）
【出願日】平成２１年６月１５日（２００９．６．１５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１５日（２００９．６．１５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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