半導体装置、チップＩＤの付与方法及びその設定方法
【課題】複数個のチップの各々が演算コードに対して直列的に所定の演算を行うことによって各チップに異なるチップＩＤを容易に付与する。また、条件によって演算コードまたは所定コードをチップＩＤとして付与することによって各チップに望みのチップＩＤを付与する。
【解決手段】第１チップ及び第２チップを含む半導体装置において、第１チップに設けられ、第１リペア信号により初期コードに所定の演算を行って第１演算コードを生成する第１演算部と、第２チップに設けられ、第２リペア信号により第１演算コードに所定の演算を行って第２演算コードを生成する第２演算部を含む。
【解決手段】第１チップ及び第２チップを含む半導体装置において、第１チップに設けられ、第１リペア信号により初期コードに所定の演算を行って第１演算コードを生成する第１演算部と、第２チップに設けられ、第２リペア信号により第１演算コードに所定の演算を行って第２演算コードを生成する第２演算部を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より詳しくはチップＩＤを使用する複数個のチップを含む半導体装置に関する。
【背景技術】
【０００２】
最近、大部分の電子システムの記憶装置で使われる半導体メモリはその容量及び速度がすべて増加している趨勢である。そして、より狭い面積の内により多くの容量のメモリを実装し、前記メモリを効率的に駆動するための多様な試みがなされている。
【０００３】
また、半導体メモリの集積度の向上のために、既存の平面配置（ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ、２Ｄ）方式で複数のメモリチップを積層した立体構造（ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ、３Ｄ）の配置技術が応用され始めた。高集積及び高容量メモリの要求の趨勢により、前記メモリチップの３Ｃ配置構造を利用して容量を増加させ、同時に半導体チップのサイズを減少させて集積度を向上させる構造が要求される。
【０００４】
このような立体構造の配置技術でＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）方式が使われている。ＴＳＶ方式はモジュール上でコントローラとの距離によって伝送速度の劣化、データ帯域幅の脆弱点、パッケージ上の変数によって発生する伝送速度の劣化を克服するための代案に使われている。ＴＳＶ方式は複数個のメモリチップを貫通する経路を生成し、その経路に電極を形成することによって各メモリチップとコントローラとの間の通信を行う。ＴＳＶ方式を適用した積層半導体メモリ装置はＳＩＰ方式及びＰＯＰ方式で使用されるワイヤー、パッケージサブ及びパッケージボウルなどが必要なく直接にコントローラ上にビア（Ｖｉａ）で連結する。複数個のメモリチップを貫通する経路の間にはバンプ（Ｂｕｍｐ）が形成されて各メモリチップまたはコントローラを電気的で連結する。
【０００５】
ＴＳＶ方式を使用する複数個のチップを含む半導体メモリ装置は望みのチップを選択するために複数個のチップに互いに異なるチップＩＤ（Ｃｈｉｐ ＩＤ）を付与する方式が使われる。複数個のチップにそれぞれのチップＩＤを付与し、半導体メモリ装置を含むシステムはコントローラを通してチップ選択コードを半導体メモリ装置に入力することによって半導体メモリ装置で望みのチップを選択することができる。複数個のチップにチップＩＤを付与する方法としてフューズ（ｆｕｓｅ）などの一回性の記録装置にフューズカッティングのような記録動作を行う方法がある。しかし、フューズカッティングのような記録動作はＴＳＶ方式を使用して積層された以後の半導体メモリ装置では行うことが難しく、相対的に大きい費用（お金、時間）を発生させるようになる。
【０００６】
また、ＴＳＶ方式を使用する半導体メモリ装置で、複数個のチップの内一つ以上が不良チップである場合あらゆるチップが使われることができなくなることを防止するためにリダンダンシーチップ（Ｒｅｄｕｎｄａｎｃｙ Ｃｈｉｐ）を追加的に配置する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７９１６５１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明による半導体装置は複数個のチップ各々が演算コードに対して直列的に所定の演算を行うことによって各チップの夫々に異なるチップＩＤを容易に付与することにある。
【０００９】
また、本発明による半導体装置は条件によって前記演算コードまたは所定コードをチップＩＤとして付与することによって各チップに望みのチップＩＤを付与することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施形態による半導体装置は、第１チップ及び第２チップを含む半導体装置において、前記第１チップに設けられ、第１リペア信号により初期コードに所定の演算を行って第１演算コードを生成する第１演算部と、前記第２チップに設けられ、第２リペア信号により前記第１演算コードに前記所定の演算を行って第２演算コードを生成する第２演算部を含む。
【００１１】
また、本発明の異なる実施形態による第１チップ及び第２チップを含む半導体装置において、前記第１チップは初期コードを受信して第１演算コードを生成し、前記第２チップは前記第１演算コードを受信して第２演算コードを生成し、前記第１チップに設けられ、第１リペア信号により前記第１演算コードまたは第１所定コードを前記第１チップＩＤとして選択する第１チップＩＤ選択部と、及び前記第２チップに設けられ、第２リペア信号により前記第２演算コードまたは第２所定コードを前記第２チップＩＤとして選択する第２チップＩＤ選択部を含む。
【００１２】
また、本発明の一実施形態による半導体装置のチップＩＤ付与方法は、第１チップ及び第２チップを含む半導体装置において、前記第１チップに初期コードを入力する段階と、前記第１チップで第１リペア情報によって前記初期コードに対する所定の演算を行って第１演算コードを生成する段階と、前記第１リペア情報によって前記第１演算コードまたは第１所定コードを前記第１チップのチップＩＤとして付与する段階と、前記第２チップで第２リペア情報によって前記第１演算コードに対する前記所定の演算を行って第２演算コードを生成する段階と、及び前記第２リペア情報によって前記第２演算コードまたは第２所定コードを前記第２チップのチップＩＤとして付与する段階を含む。
【００１３】
また、本発明の一実施形態による半導体装置の設定方法は、複数個のチップを含む半導体装置において、チップごとにチップＩＤを付与する段階と、前記各チップの正常及び不良の可否を判断する段階と、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階と、及び前記正常チップ及び前記不良チップのチップＩＤを置換する段階を含む。
【００１４】
また、本発明の一実施形態による半導体装置はリペア信号により演算コードに対して所定の演算を行う演算部と、前記リペア信号によって前記演算コードまたは所定コードをチップＩＤとして選択するチップＩＤ選択部を含むチップＩＤ付与回路を含む。
【発明の効果】
【００１５】
本発明はノーマルチップ及びリダンダンシーチップを含んで構成された半導体メモリ装置で容易にチップＩＤを付与するようにする効果を創出する。
また、本発明はＴＳＶ方式で積層された複数個のチップを含む半導体装置で容易にチップＩＤを付与するようにする効果を創出する。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態による半導体装置のチップＩＤ方法を図示する概略的な図面である。
【図２】本発明の一実施形態による半導体装置のチップＩＤ付与方法の異なる動作を図示する概略的な図面である。
【図３】本発明の異なる実施形態による半導体装置のチップＩＤ方法を図示する概略的な図面である。
【図４】本発明の一実施形態によるチップＩＤ付与回路の概略的なブロック図である。
【図５】本発明のもう一つの実施形態による半導体装置の設定方法を図示する概略的な図面である。
【発明を実施するための形態】
【００１７】
本発明による半導体装置は複数個のチップ各々が演算コードに対して直列的に所定の演算を行うことによって各チップに互いに異なるチップＩＤを容易に付与することができる。また、本発明による半導体装置は条件によって前記演算コードまたは所定コードをチップＩＤとして付与することによって各チップに望みのチップＩＤを付与することができる。
【００１８】
図１は本発明の一実施形態による半導体装置のチップＩＤ方法を図示する概略的な図面である。
【００１９】
図１に図示された前記半導体装置のチップＩＤの付与方法を説明するために６個のメモリチップを例示した。前記６個のメモリチップは各々４個のノーマルチップ（ｃｈｉｐ１〜ｃｈｉｐ４）及び２個のリダンダンシーチップ（ｃｈｉｐ５、ｃｈｉｐ６）で構成した。特定のメモリチップの個数が本発明の範囲を制限しないことを明示する。
【００２０】
前記４個のノーマルチップ（ｃｈｉｐ１〜ｃｈｉｐ４）は基本的なメモリチップの動作のためのチップであり、２個のリダンダンシーチップ（ｃｈｉｐ５、ｃｈｉｐ６）は前記ノーマルチップ（ｃｈｉｐ１〜ｃｈｉｐ４）の動作が失敗した場合、これを救済するために構成された余分のチップである。前記６個のメモリチップ（ｃｈｉｐ１〜ｃｈｉｐ６）はＴＳＶ方式（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）で連結するように例示された。しかし、本発明では各チップがいかなる方式で連結するのかは特定の方式で制限する必要はない。
【００２１】
前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は該当チップのリペア情報を有する。前記リペア情報は特定の方法で限定される必要がない。例えば、電気的なフューズ（Ｅ−ｆｕｓｅ）、ラッチ回路、フリップフロップ回路などの保存手段で構成されることができる。本実施形態では前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）が該当チップの正常または不良可否を確認する前記リペア情報を電気的フューズ（味図示）で有することと例示する。
【００２２】
図１に図示された本発明の一実施形態による前記半導体装置のチップＩＤの付与方法は各チップ（ｃｈｉｐ１〜ｃｈｉｐ６）が演算コード（Ｃ ｃｏｄｅ）を直列構成で入力を受ける段階、前記各チップ（ｃｈｉｐ１〜ｃｈｉｐ６）が前記リペア情報によって前記演算コード（Ｃ ｃｏｄｅ）に対して所定の演算を行う段階、各チップ（ｃｈｉｐ１〜ｃｈｉｐ６）が前記演算コード（Ｃ ｃｏｄｅ）を直列構成で出力する段階及び各チップ（ｃｈｉｐ１〜ｃｈｉｐ６）が前記リペア情報によって前記演算コード（Ｃ ｃｏｄｅ）または所定コード（Ｄ ｃｏｄｅ）を各チップの前記チップＩＤにする段階を通して行うことができる。
【００２３】
新たに説明すると、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は前記演算コード（Ｃ ｃｏｄｅ）に対して直列の入出力関係を有している。前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は以前のチップから前記演算コード（Ｃ ｃｏｄｅ）の入力を受けて、前記演算コード（Ｃ ｃｏｄｅ）に対して所定の演算を行い、前記演算コード（Ｃ ｃｏｄｅ）を次のチップに出力する。ここで、前記所定の演算は前記リペア情報によって変わる。また、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は前記リペア情報によって前記演算コード（Ｃ ｃｏｄｅ）または所定コード（Ｄ ｃｏｄｅ）をチップＩＤにする。
【００２４】
図１を参照すると、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で４個のチップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ５、ｃｈｉｐ６）は正常チップとして前記リペア情報（表式無い）を有し、２個のチップ（ｃｈｉｐ３、ｃｈｉｐ４）は不良チップとして前記リペア情報（表式Ｘ）を有する。前記各チップの演算コード（Ｃ ｃｏｄｅ）に対する説明が容易になるように、各チップの演算コード（Ｃ ｃｏｄｅ）を初期コード（Ｃ ｃｏｄｅ０）及び第１ないし第６演算コード（Ｃ ｃｏｄｅ１〜Ｃ ｃｏｄｅ６）で分けて説明するようにする。
【００２５】
また、図１で前記所定の演算は前記リペア情報が正常チップである場合前記演算コードに１を足して、前記リペア情報が不良チップである場合前記演算コードに１を足さないことで例示した。
【００２６】
しかし、このような例示は設定によって変わることができる。例えば、前記所定の演算は前記演算コードに対する増加演算でありうる。また、前記所定の演算は前記演算コードに対する減少演算でありうる。また、前記所定の演算は前記演算コードに１を引く演算でありうる。本発明の実施形態で、前記演算コードに１を足す演算が本発明を実施するための特定の演算を限定しようとする意図でないことを明示する。
【００２７】
また、図１で前記所定コード（Ｄ ｃｏｄｅ）は第１所定コード（Ｄ ｃｏｄｅ１）及び第２所定コード（Ｄ ｃｏｄｅ２）を有することと例示した。これは前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で２個のチップ（ｃｈｉｐ５、ｃｈｉｐ６）がリダンダンシーチップである設定による例示である。前記第１所定コード（Ｄ ｃｏｄｅ１）は＜１０１＞で、前記第２所定コード（Ｄ ｃｏｄｅ２）は＜１００＞で例示した。
【００２８】
前記チップ（ｃｈｉｐ１）は前記初期コード（Ｃ ｃｏｄｅ０）を受信する。前記チップ（ｃｈｉｐ１）は正常チップの前記リペア情報を有するので前記初期コード（Ｃ ｃｏｄｅ０）に１を足して第１演算コード（Ｃ ｃｏｄｅ１）を生成する。図１に図示されたように前記初期コード（Ｃ ｃｏｄｅ０）は＜１１１＞であり、前記所定の演算によって前記第１演算コード（Ｃ ｃｏｄｅ１）は＜０００＞である。
【００２９】
また、前記チップ（ｃｈｉｐ１）が正常チップの前記リペア情報を有することによって、前記チップ（ｃｈｉｐ１）は前記第１演算コード（Ｃ ｃｏｄｅ１）を前記チップ（ｃｈｉｐ１）のチップＩＤ（ＩＤ１）にする。すなわち、前記チップ（ｃｈｉｐ１）の前記チップＩＤ（ＩＤ１）は＜０００＞である。
【００３０】
先に説明したように、前記チップ（ｃｈｉｐ１〜ｃｈｉｐ６）は前記演算コード（Ｃ ｃｏｄｅ）に対して直列の入出力関係を構成する。前記チップ（ｃｈｉｐ２）は前記第１演算コード（Ｃ ｃｏｄｅ１）を受信する。前記チップ（ｃｈｉｐ２）は正常チップの前記リペア情報を有するので前記第１演算コード（Ｃ ｃｏｄｅ１）に１を足して第２演算コード（Ｃ ｃｏｄｅ２）を生成する。図１に図示されたように前記第１演算コード（Ｃ ｃｏｄｅ１）は＜０００＞であり、前記所定の演算によって前記第２演算コード（Ｃ ｃｏｄｅ２）は＜００１＞である。
【００３１】
また、前記チップ（ｃｈｉｐ２）は正常チップの前記リペア情報を有するので、前記第２演算コード（Ｃ ｃｏｄｅ２）を前記チップ（ｃｈｉｐ２）のチップＩＤ（ＩＤ２）にする。すなわち、前記チップ（ｃｈｉｐ２）の前記チップＩＤ（ＩＤ２）は＜００１＞である。
【００３２】
前記チップ（ｃｈｉｐ３）は前記第２演算コード（Ｃ ｃｏｄｅ２）を受信する。前記チップ（ｃｈｉｐ２）は不良チップの前記リペア情報（図１のＸ）を有するので前記第２演算コード（Ｃ ｃｏｄｅ２）に１を足さないで第３演算コード（Ｃ ｃｏｄｅ３）を生成する。図１に図示されたように前記第２演算コード（Ｃ ｃｏｄｅ２）は＜００１＞であり、前記所定の演算によって前記第３演算コード（Ｃ ｃｏｄｅ３）は＜００１＞である。
【００３３】
また、前記チップ（ｃｈｉｐ３）は不良チップの前記リペア情報を有するので、前記第３演算コード（Ｃ ｃｏｄｅ３）ではない第１所定コード（Ｄ ｃｏｄｅ１）を前記チップ（ｃｈｉｐ３）のチップＩＤ（ＩＤ３）にする。すなわち、前記チップ（ｃｈｉｐ３）の前記チップＩＤ（ＩＤ３）は＜１０１＞である。
【００３４】
前記チップ（ｃｈｉｐ４）は前記第３演算コード（Ｃ ｃｏｄｅ３）を受信する。前記チップ（ｃｈｉｐ４）は不良チップの前記リペア情報（図１のＸ）を有するので前記第３演算コード（Ｃ ｃｏｄｅ３）に１を足さないで第４演算コード（Ｃ ｃｏｄｅ４）を生成する。図１に図示されたように前記第３演算コード（Ｃ ｃｏｄｅ３）は＜００１＞であり、前記所定の演算によって前記第４演算コード（Ｃ ｃｏｄｅ４）は＜００１＞である。
【００３５】
また、前記チップ（ｃｈｉｐ４）は不良チップの前記リペア情報を有するので、前記第４演算コード（Ｃ ｃｏｄｅ４）ではない第２所定コード（Ｄ ｃｏｄｅ２）を前記チップ（ｃｈｉｐ４）のチップＩＤ（ＩＤ４）にする。すなわち、前記チップ（ｃｈｉｐ４）の前記チップＩＤ（ＩＤ４）は＜１００＞である。
【００３６】
前記チップ（ｃｈｉｐ５）は前記第４演算コード（Ｃ ｃｏｄｅ４）を受信する。前記チップ（ｃｈｉｐ５）は正常チップの前記リペア情報を有するので前記第４演算コード（Ｃ ｃｏｄｅ４）に１を足して第５演算コード（Ｃ ｃｏｄｅ５）を生成する。図１に図示されたように前記第４演算コード（Ｃ ｃｏｄｅ４）は＜００１＞であり、前記所定の演算によって前記第５演算コード（Ｃ ｃｏｄｅ５）は＜０１０＞である。
【００３７】
また、前記チップ（ｃｈｉｐ５）は正常チップの前記リペア情報を有するので、前記第５演算コード（Ｃ ｃｏｄｅ５）を前記チップ（ｃｈｉｐ５）のチップＩＤ（ＩＤ５）にする。すなわち、前記チップ（ｃｈｉｐ５）の前記チップＩＤ（ＩＤ５）は＜０１０＞である。
【００３８】
前記チップ（ｃｈｉｐ６）は前記第５演算コード（Ｃ ｃｏｄｅ５）を受信する。前記チップ（ｃｈｉｐ６）は正常チップの前記リペア情報を有するので前記第５演算コード（Ｃ ｃｏｄｅ５）に１を足して第６演算コード（Ｃ ｃｏｄｅ６）を生成する。図１に図示されたように前記第５演算コード（Ｃ ｃｏｄｅ５）は＜０１０＞であり、前記所定の演算によって前記第６演算コード（Ｃ ｃｏｄｅ６）は＜０１１＞である。
【００３９】
また、前記チップ（ｃｈｉｐ６）は正常チップの前記リペア情報を有するので、前記第６演算コード（Ｃ ｃｏｄｅ６）を前記チップ（ｃｈｉｐ６）のチップＩＤ（ＩＤ６）にする。すなわち、前記チップ（ｃｈｉｐ６）の前記チップＩＤ（ＩＤ６）は＜０１１＞である。
【００４０】
このような本発明の一実施形態による半導体装置のチップＩＤの付与方法により、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は互いに異なるチップＩＤ（ＩＤ１〜ＩＤ６）を与えられることができる。また、前記チップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ５、ｃｈｉｐ６）の前記チップＩＤ（ＩＤ１、ＩＤ２、ＩＤ５、ＩＤ６）は正常チップで＜０００〜０１１＞の連続的に増加する値を有する。また、前記チップ（ｃｈｉｐ３、ｃｈｉｐ４）の前記チップＩＤ（ＩＤ３、ＩＤ４）は不良チップで＜１００〜１０１＞の連続的に増加する値を有する。
【００４１】
これにより、図１に図示された前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）を含むシステムはチップ選択コードを＜０００＞、＜００１＞、＜０１０＞及び＜０１１＞で異なるようにすることで望みのチップを選択することができる。
【００４２】
図２は本発明の一実施形態による半導体装置のチップＩＤの付与方法の異なる動作を図示する概略的な図面である。図２は図１に図示されたチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で、不良チップがチップ（ｃｈｉｐ４）ひとつである場合に該当する。図２のチップ（ｃｈｉｐ４）に不良チップの前記リペア情報がＸで図示されている。
【００４３】
前記チップ（ｃｈｉｐ１）は前記初期コード（Ｃ ｃｏｄｅ０）を受信する。前記チップ（ｃｈｉｐ１）は正常チップの前記リペア情報を有するので前記初期コード（Ｃ ｃｏｄｅ０）に１を足して第１演算コード（Ｃ ｃｏｄｅ１）を生成する。図１に図示されたように前記初期コード（Ｃ ｃｏｄｅ０）は＜１１１＞であり、前記所定の演算によって前記第１演算コード（Ｃ ｃｏｄｅ１）は＜０００＞である。
【００４４】
また、前記チップ（ｃｈｉｐ１）は正常チップの前記リペア情報を有するので、前記第１演算コード（Ｃ ｃｏｄｅ１）を前記チップ（ｃｈｉｐ１）のチップＩＤ（ＩＤ１）にする。すなわち、前記チップ（ｃｈｉｐ１）の前記チップＩＤ（ＩＤ１）は＜０００＞である。
【００４５】
前記チップ（ｃｈｉｐ２）は前記第１演算コード（Ｃ ｃｏｄｅ１）を受信する。前記チップ（ｃｈｉｐ２）は正常チップの前記リペア情報を有するので前記第１演算コード（Ｃ ｃｏｄｅ１）に１を足して第２演算コード（Ｃ ｃｏｄｅ２）を生成する。図２に図示されたように前記第１演算コード（Ｃ ｃｏｄｅ１）は＜０００＞であり、前記所定の演算によって前記第２演算コード（Ｃ ｃｏｄｅ２）は＜００１＞である。
【００４６】
また、前記チップ（ｃｈｉｐ２）は正常チップの前記リペア情報を有するので、前記第２演算コード（Ｃ ｃｏｄｅ２）を前記チップ（ｃｈｉｐ２）のチップＩＤ（ＩＤ２）にする。すなわち、前記チップ（ｃｈｉｐ２）の前記チップＩＤ（ＩＤ２）は＜００１＞である。
【００４７】
前記チップ（ｃｈｉｐ３）は前記第２演算コード（Ｃ ｃｏｄｅ２）を受信する。前記チップ（ｃｈｉｐ３）は正常チップの前記リペア情報を有するので前記第２演算コード（Ｃ ｃｏｄｅ２）に１を足して第３演算コード（Ｃ ｃｏｄｅ３）を生成する。図２に図示されたように前記第２演算コード（Ｃ ｃｏｄｅ２）は＜００１＞であり、前記所定の演算によって前記第３演算コード（Ｃ ｃｏｄｅ３）は＜０１０＞である。
【００４８】
また、前記チップ（ｃｈｉｐ３）は正常チップの前記リペア情報を有するので、前記第３演算コード（Ｃ ｃｏｄｅ３）を前記チップ（ｃｈｉｐ３）のチップＩＤ（ＩＤ３）にする。すなわち、前記チップ（ｃｈｉｐ３）の前記チップＩＤ（ＩＤ３）は＜０１０＞である。
【００４９】
前記チップ（ｃｈｉｐ４）は前記第３演算コード（Ｃ ｃｏｄｅ３）を受信する。前記チップ（ｃｈｉｐ４）は不良チップの前記リペア情報（図２のＸ）を有するので前記第３演算コード（Ｃ ｃｏｄｅ３）に１を足さないで第４演算コード（Ｃ ｃｏｄｅ４）を生成する。図２に図示されたように前記第３演算コード（Ｃ ｃｏｄｅ３）は＜０１０＞であり、前記所定の演算によって前記第４演算コード（Ｃ ｃｏｄｅ４）は＜０１０＞である。
【００５０】
また、前記チップ（ｃｈｉｐ４）は不良チップの前記リペア情報を有するので、前記第４演算コード（Ｃ ｃｏｄｅ４）ではない第１所定コード（Ｄ ｃｏｄｅ１）を前記チップ（ｃｈｉｐ３）のチップＩＤ（ＩＤ３）にする。すなわち、前記チップ（ｃｈｉｐ３）の前記チップＩＤ（ＩＤ３）は＜１０１＞である。
【００５１】
前記チップ（ｃｈｉｐ５）は前記第４演算コード（Ｃ ｃｏｄｅ４）を受信する。前記チップ（ｃｈｉｐ５）は正常チップの前記リペア情報を有するので前記第４演算コード（Ｃ ｃｏｄｅ４）に１を足して第５演算コード（Ｃ ｃｏｄｅ５）を生成する。図１に図示されたように前記第４演算コード（Ｃ ｃｏｄｅ４）は＜０１０＞であり、前記所定の演算によって前記第５演算コード（Ｃ ｃｏｄｅ５）は＜０１１＞である。
【００５２】
また、前記チップ（ｃｈｉｐ５）は正常チップの前記リペア情報を有するので、前記第５演算コード（Ｃ ｃｏｄｅ５）を前記チップ（ｃｈｉｐ５）のチップＩＤ（ＩＤ５）にする。すなわち、前記チップ（ｃｈｉｐ５）の前記チップＩＤ（ＩＤ５）は＜０１１＞である。
【００５３】
前記チップ（ｃｈｉｐ６）は前記第５演算コード（Ｃ ｃｏｄｅ５）を受信する。前記チップ（ｃｈｉｐ６）は正常チップの前記リペア情報を有するので前記第５演算コード（Ｃ ｃｏｄｅ５）に１を足して第６演算コード（Ｃ ｃｏｄｅ６）を生成する。図１に図示されたように前記第５演算コード（Ｃ ｃｏｄｅ５）は＜０１１＞であり、前記所定の演算によって前記第６演算コード（Ｃ ｃｏｄｅ６）は＜１００＞である。
【００５４】
また、前記チップ（ｃｈｉｐ６）は正常チップの前記リペア情報を有するので、前記第６演算コード（Ｃ ｃｏｄｅ６）を前記チップ（ｃｈｉｐ６）のチップＩＤ（ＩＤ６）にする。すなわち、前記チップ（ｃｈｉｐ６）の前記チップＩＤ（ＩＤ６）は＜１００＞である。
【００５５】
このような本発明の一実施形態による半導体装置のチップＩＤの付与方法により、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は互いに異なるチップＩＤ（ＩＤ１〜ＩＤ６）を与えられることができる。また、前記チップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ３、ｃｈｉｐ５、ｃｈｉｐ６）は正常チップで前記チップＩＤ（ＩＤ１、ＩＤ２、ＩＤ３、ＩＤ５、ＩＤ６）を＜０００〜１００＞の連続的に増加する値を有する。また、前記チップ（ｃｈｉｐ４）は不良チップで前記チップＩＤ（ＩＤ４）を＜１０１＞の値にする。
【００５６】
これにより、図２に図示された前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）を含むシステムはチップ選択コードを＜０００＞、＜００１＞、＜０１０＞及び＜０１１＞で異なるようにすることで前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）のうちで、前記チップＩＤ（ＩＤ１、ＩＤ２、ＩＤ３、ＩＤ５）を＜０００＞、＜０１１＞、＜０１０＞、＜０１１＞にする４個のチップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ３、ｃｈｉｐ５）を使用することができる。
【００５７】
また、図２に図示された前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で、正常チップを前記リペア情報と有するリダンダンシーチップである前記チップ（ｃｈｉｐ６）も独立的なチップＩＤ（ＩＤ６）を＜１００＞で有するので、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）を含むシステムはチップ選択コード＜０００＞、＜００１＞、＜０１０＞、＜０１１＞及び＜１００＞で異なるようにすることで４個のチップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ３、ｃｈｉｐ５）でない５個のチップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ３、ｃｈｉｐ５、ｃｈｉｐ６）を使用することができる。
【００５８】
図１及び図２に図示されたように、前記第１及び第２所定コード（Ｄ ｃｏｄｅ１、Ｄ ｃｏｄｅ２）の設定によって、不良チップは正常チップよりさらに大きい値のチップＩＤを与えられるように構成された。このような設定のために前記第１及び第２所定コード（Ｄ ｃｏｄｅ１、Ｄ ｃｏｄｅ２）のうち小さな値は前記演算コード（Ｃ ｃｏｄｅ１〜Ｃ ｃｏｄｅ６）のうちもっとも大きい値より大きいとかまたは同じように構成することが望ましい。
【００５９】
他の例をすると、前記演算が減少演算の場合、前記第１及び第２所定コード（Ｄ ｃｏｄｅ１、Ｄ ｃｏｄｅ２）のうち大きい値が前記演算コード（Ｃ ｃｏｄｅ１〜Ｃ ｃｏｄｅ６）のうち最も小さな値より小さいとかまたは同じように構成することが望ましい。
【００６０】
図３は本発明の異なる実施形態による半導体装置のチップＩＤ方法を図示する概略的な図面である。
【００６１】
先に説明したように、前記所定の演算は前記演算コードに対する減少演算でありうる。図３は前記所定の演算が前記演算コードに対する減少演算、特に前記演算コードに１を引く演算である場合を例示する図面である。
【００６２】
また、先に説明したように、前記演算が減少演算の場合、前記第１及び第２所定コード（Ｄ ｃｏｄｅ１、Ｄ ｃｏｄｅ２）のうち大きい値が前記演算コード（Ｃ ｃｏｄｅ１〜Ｃ ｃｏｄｅ６）のうち最も小さな値より小さいとかまたは同じように構成することが望ましい。図３に図示されたように、前記第１及び第２所定コード（Ｄ ｃｏｄｅ１、Ｄ ｃｏｄｅ２）は各々＜１０１＞、＜１００＞で設定されることができる。
【００６３】
図３に図示された半導体装置のチップＩＤの付与方法によって、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は互いに異なるチップＩＤ（ＩＤ１〜ＩＤ６）を与えられることができる。また、６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）のうち正常チップのチップＩＤは＜１１１＞から連続的に減少する値を有する。また、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）のうち不良チップのチップＩＤは前記正常チップより小さな値を有して、＜０１１＞から連続的に減少する値を有する。
【００６４】
図３に図示された半導体装置のチップＩＤの付与方法は図１及び図２に図示された半導体装置のチップＩＤの付与方法と前記所定の演算の内容が異なるだけで、同一な原理で進行される。したがって、詳細な説明は省略する。
【００６５】
図４は本発明の一実施形態によるチップＩＤの付与回路の概略的なブロック図である。
【００６６】
図４に図示された前記チップＩＤの付与回路は図１及び図２に図示された本発明の実施形態による半導体装置のチップＩＤの付与方法を使用するように構成されている。複数個のチップを含む半導体装置で、前記半導体装置の各チップは図４に図示された前記チップＩＤの付与回路を含む。また、複数個のチップが含む複数個の前記チップＩＤの付与回路は演算コード（Ｃ ｃｏｄｅ）に対して直列の入出力関係を構成する。
【００６７】
前記演算コード（Ｃ ｃｏｄｅ）に対する前記チップＩＤの付与回路の入出力関係を明確にするために、前記演算コード（Ｃ ｃｏｄｅ）を前記チップＩＤの付与回路に入力される入力演算コード（Ｃｏｄｅ＿ｉｎ）及び前記チップＩＤの付与回路で出力する出力演算コード（Ｃｏｄｅ＿ｏｕｔ）で区分して明示する。
【００６８】
図４に図示されたように、前記チップＩＤの付与回路は演算部（１００）及びチップＩＤ選択部（２００）を含んで構成されることができる。
【００６９】
前記演算部（１００）はリペア信号（ｒｐ＜０：１＞）によって前記入力演算コード（Ｃｏｄｅ＿ｉｎ）に１を足すとか足さないで前記出力演算コード（Ｃｏｄｅ＿ｏｕｔ）を生成する。
【００７０】
前記リペア信号（ｒｐ＜０：１＞）は該当チップに対する前記リペア情報を有する信号である。前記リペア信号（ｒｐ＜０：１＞）は該当チップが含む保存手段（例えば、電気的フューズ、ラッチ回路、フリップフロップ回路等）に記録された信号として使われることができる。 図４に図示された前記リペア信号（ｒｐ＜０：１＞）は図１及び図２に図示されたリペア情報に対応するために２ビットを持つ信号として例示されている。
【００７１】
また、前記リペア信号（ｒｐ＜０：１＞）は該当チップが正常チップである場合＜００＞、前記該当チップが最初の不良チップである場合＜０１＞、前記該当チップが２つ目の不良チップである場合＜１０＞で記録されることと例示されている。
【００７２】
図４に図示されたように、前記演算部（１００）は合算コード生成部（１１０）及び合算部（１２０）を含んで構成されることができる。
【００７３】
前記合算コード生成部（１１０）は前記リペア信号（ｒｐ＜０：１＞）によって合算コード（Ａ ｃｏｄｅ）を生成する。前記合算コード生成部（１１０）はオアゲート（１１１）及びマルチプレクサ（１１２）を含んで構成されることができる。
【００７４】
前記オアゲート（１１１）は前記リペア信号（ｒｐ＜０：１＞）の各ビットを受信してオア演算する。前記マルチプレクサ（１１２）は前記オアゲート（１１１）の出力信号によって１または０のうち１つを前記合算コード（Ａ ｃｏｄｅ）として出力する。
【００７５】
前記合算部（１２０）は前記入力演算コード（Ｃｏｄｅ＿ｉｎ）及び前記合算コード（Ａ ｃｏｄｅ）を合算して前記出力演算コード（Ｃｏｄｅ＿ｏｕｔ）を生成する。前記合算部（１２０）は一般的な合算回路（Ａｄｄｅｒ Ｃｉｒｃｕｉｔ）を含んで構成されることができる。
【００７６】
前記合算コード生成部（１１０）が前記リペア信号（ｒｐ＜０：１＞）によって前記合算コード（Ａ ｃｏｄｅ）を０または１に生成することによって、前記演算部（１００）は前記リペア信号（ｒｐ＜０：１＞）によって前記入力演算コード（Ｃｏｄｅ＿ｉｎ）に１を足すとか足さないで前記出力合算コード（Ｃｏｄｅ＿ｏｕｔ）を生成する動作を行うことができる。
【００７７】
前記チップＩＤ選択部（２００）は前記リペア信号（ｒｐ＜０：１＞）によって前記出力演算コード（Ｃｏｄｅ＿ｏｕｔ）または前記所定コード（Ｄ ｃｏｄｅ１ｏｒ Ｄ ｃｏｄｅ２）を前記チップＩＤ（ＩＤ）として選択する。図１及び図２に提示されたチップＩＤの付与方法の場合、前記チップＩＤ選択部（２００）は前記リペア信号（ｒｐ＜０：１＞）が＜００＞の場合前記出力演算コード（Ｃｏｄｅ＿ｏｕｔ）を前記チップＩＤ（ＩＤ）として選択して、前記リペア信号（ｒｐ＜０：１＞）が＜０１＞の場合前記第１所定コード（Ｄ ｃｏｄｅ１）を前記チップＩＤ（ＩＤ）として選択して、前記リペア信号（ｒｐ＜０：１＞）が＜１０＞である場合前記第２所定コード（Ｄ ｃｏｄｅ＜２＞）を前記チップＩＤ（ＩＤ）として選択するように構成することができる。
【００７８】
図５は本発明のもう一つの実施形態による半導体装置の設定方法を図示する概略的な図面である。
【００７９】
図５に図示された前記半導体装置の設定方法は複数個のチップを含む半導体装置で、各チップごとにチップＩＤを付与する段階（５０１）、前記各チップの正常及び不良の可否を判断する段階（５０２）、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階（５０３）及び前記正常チップ及び前記不良チップのチップＩＤを置換する段階（５０４）を含む。
【００８０】
ＴＳＶ方式で積層された複数のチップを含む半導体メモリ装置で、半導体メモリ装置の生産の容易性のために各チップがワイパーから分離される前に積層工程を先に行う方式（以下、先積層方式）が使われる。
【００８１】
前記先積層方式は積層工程が進行された直後に各チップが不良チップまたは正常チップであるのか確認ができていないし、これを確認したとしても既に積層されている状態で確認されたリペア情報をフューズのような保存手段に記録することが難解であるという特徴がある。
【００８２】
図５に図示された前記半導体装置の設定方法はこのような前記先積層方式を使用する半導体装置に使われることができる。
【００８３】
図５に図示された６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で、４個のチップ（ｃｈｉｐ１〜ｃｈｉｐ４）はノーマルチップであり、２個のチップ（ｃｈｉｐ５、ｃｈｉｐ６）は前記ノーマルチップが不良チップである場合これを救済するためのリダンダンシーチップである。
【００８４】
また、図５は前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で、不良チップのチップＩＤが正常チップのチップＩＤよりその値が大きいように設定し、前記正常チップのチップＩＤは連続的に増加するように設定するように例示されている。このような設定は一例として例示されたことで、設計者の設定によって変更できる。
【００８５】
前記各チップにチップＩＤを付与する段階（５０１）は各チップのチップＩＤが順次的に増加するように前記チップＩＤを付与する一般的なチップＩＤの付与方式を使用することで行うことができる。
【００８６】
図５で、前記各チップにチップＩＤを付与する段階（５０１）を行うことにより前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）にチップＩＤ（ＩＤ１〜ＩＤ６）が＜０００＞ないし＜１０１＞として順次的に増加するように付与されることが図示されている。
【００８７】
前記各チップの正常及び不良の可否を判断する段階（５０２）は前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）に対し一般的な入出力テストを行うことによって遂行することができる。前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は前記チップＩＤ（ＩＤ１〜ＩＤ６）を与えられた状態であるから、コントローラ（味図示）またはテスト装備（味図示）は前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）各々を選択することができる。したがって、前記コントローラまたは前記テスト装備は前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）各々に対して入出力テストを行うと各チップ（ｃｈｉｐ１〜ｃｈｉｐ６）の正常または不良の可否を判断することができる。
【００８８】
本実施形態で、前記各チップの正常及び不良の可否を判断する段階（５０２）を行うことによって２個のチップ（ｃｈｉｐ３、ｃｈｉｐ４）が不良チップであると例示する。
【００８９】
前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階（５０３）は前記コントローラまたはテスト装備が前記各チップが含む保存手段（例えば電気的フューズ、ラッチ回路等）に前記リペア情報を記録することによって行うことができる。先に説明したように、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は前記チップＩＤ（ＩＤ１〜ＩＤ６）を与えられた状態であるから、コントローラ（味図示）またはテスト装備（味図示）は前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）各々を選択して望みの動作を行うことができる。
【００９０】
ＴＳＶ方式で積層された複数のチップを含む半導体メモリ装置で、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階（５０３）を行うために前記各チップは電気的フューズを含むように構成することが望ましい。
【００９１】
図５で、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階（５０３）を行うことによって前記２個のチップ（ｃｈｉｐ３、ｃｈｉｐ４）に前記リペア情報が記録されいることが図示されている（Ｘ表式）。前記リペア情報は図４に図示されたように、複数ビットのリペア信号として構成されることができる。
【００９２】
先に説明したように、また、図５は前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で、不良チップのチップＩＤが正常チップのチップＩＤよりその値が大きいように設定し、前記正常チップのチップＩＤは連続的に増加するように例示されている。したがって、前記チップ（ｃｈｉｐ３、ｃｈｉｐ４）の前記チップＩＤ（ＩＤ３、ＩＤ４）は図５に図示されたように前記チップ（ｃｈｉｐ５、ｃｈｉｐ６）の前記チップＩＤ（ＩＤ５、ＩＤ６）と置換されなければならない。
【００９３】
前記正常チップ及び前記不良チップのチップＩＤを置換する段階（５０４）は前記不良チップ（ｃｈｉｐ３、ｃｈｉｐ４）が前記正常チップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ５、ｃｈｉｐ５）より大きい値のチップＩＤを有するように前記複数個のチップの前記チップＩＤ（ＩＤ１〜ＩＤ６）を再付与することで遂行可能である。したがって、前記正常チップ及び前記不良チップのチップＩＤを置換する段階（５０４）は図１に図示された本発明の実施形態によるチップＩＤの付与方法を行うことによって遂行することができる。図１に図示された本発明の実施形態に対する説明は先に言及されているので詳細な説明は省略する。
【００９４】
図５に図示されたように、前記正常チップ及び前記不良チップのチップＩＤを置換する段階（５０４）を行うことにより、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で、不良チップ（ｃｈｉｐ３、ｃｈｉｐ４）のチップＩＤ（ＩＤ３、ＩＤ４＝＜１０１＞、＜１００＞）が正常チップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ５、ｃｈｉｐ６）のチップＩＤ（ＩＤ１、ＩＤ２、ＩＤ５、ＩＤ６＝＜０００＞、＜００１＞、＜０１０＞、＜０１１＞）よりその値が大きいように設定し、前記正常チップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ５、ｃｈｉｐ６）のチップＩＤ（ＩＤ１、ＩＤ２、ＩＤ５、ＩＤ６＝＜０００＞、＜００１＞、＜０１０＞、＜０１１＞）は連続的に増加するように設定されている。
【００９５】
図１ないし図５で説明された実施形態は前記複数個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）を正常チップ及び不良チップで区分して、これを前記リペア情報で区分して前記リペア情報によって前記チップＩＤ（ＩＤ１〜ＩＤ６）を付与する方式を使用した。このような本発明の技術的史上は前記複数個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で‘各チップの性能’によって前記チップＩＤ（ＩＤ１〜ＩＤ６）を異なるように付与する方法にも使われることができる。
【００９６】
例えば、図１ないし図５に図示された前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）がすべて正常チップであると仮定してみると、すなわち、各チップ（ｃｈｉｐ１〜ｃｈｉｐ６）はすべて正常チップとして前記リペア情報を有する。したがって、図１ないし図５に図示された前記半導体装置のチップＩＤの付与方法によって、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は＜０００＞〜＜１０１＞として順次的に増加する前記チップＩＤ（ＩＤ１〜ＩＤ６）を有するようになる。
【００９７】
ここで前記半導体装置を使用する前記コントローラ（味図示）は前記チップ選択コードとして＜０００＞、＜００１＞、＜０１０＞、＜０１１＞を使用するので前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）のうちに前記４個のチップ（ｃｈｉｐ１〜ｃｈｉｐ４）だけが選択されて使われる。
【００９８】
前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）を含む前記半導体装置を長期間使用するようになると前記４個のチップ（ｃｈｉｐ１〜ｃｈｉｐ４）のチップ性能が前記２個のチップ（ｃｈｉｐ５、ｃｈｉｐ６、皆正常チップ）より劣化されることができる。このような状況にも前記２個のチップ（ｃｈｉｐ５、ｃｈｉｐ６）でない前記４個のチップ（ｃｈｉｐ１〜ｃｈｉｐ４）を継続的に使用することは非効率的な使用方法である。
【００９９】
したがって、このような点を解決するための本発明のもう一つの実施形態による半導体装置の設定方法は前記各チップごとにチップＩＤを付与する段階（ａ）、前記各チップの性能を評価する段階（ｂ）、前記各チップの性能によって前記複数個のチップを第１グループのチップ及び第２グループのチップに分けて、前記評価結果を各チップに記録する段階（ｃ）、前記第１グループのチップのチップＩＤが互いに連続されるように前記複数個のチップのチップＩＤを再付与する段階（ｄ）を含んで構成されることができる。
【０１００】
前記半導体装置の設定方法で、前記（ａ）、（ｂ）、（ｃ）及び（ｄ）段階は先に説明された（５０１）、（５０２）、（５０３）及び（５０４）段階と各々対応される。したがって前記（ａ）、（ｂ）、（ｃ）及び（ｄ）段階を構成するための詳細な説明は省略する。
【０１０１】
前記本発明の他の実施形態による半導体装置の設定方法を使用するようになると、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）のうち最も性能が優秀な４個のチップを前記第１グループのチップにし、性能がよくない２個のチップを前記第２グループのチップで分類して、前記第１グループのチップに互いに連続になるように（例えば＜０００＞、＜００１＞、＜０１０＞、＜０１１＞）前記チップＩＤを付与することができる。
【０１０２】
本発明が属する技術分野の当業者は本発明がその技術的史上や必須特徴を変更しなくて他の具体的な形態で実施できるので、以上で記述した実施形態らはあらゆる面で例示的なことであり、限定的なことでないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは、後述する特許請求範囲によって表され、特許請求範囲の意味及び範囲そしてその等価概念から挑出されるあらゆる変更または変形になった形態が本発明の範囲に含まれることに解析にならなければならない。
【符号の説明】
【０１０３】
１００ 演算部
１１０ 合算コード生成部
１２０ 合算部
２００ チップＩＤ選択部
【技術分野】
【０００１】
本発明は半導体装置に関し、より詳しくはチップＩＤを使用する複数個のチップを含む半導体装置に関する。
【背景技術】
【０００２】
最近、大部分の電子システムの記憶装置で使われる半導体メモリはその容量及び速度がすべて増加している趨勢である。そして、より狭い面積の内により多くの容量のメモリを実装し、前記メモリを効率的に駆動するための多様な試みがなされている。
【０００３】
また、半導体メモリの集積度の向上のために、既存の平面配置（ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ、２Ｄ）方式で複数のメモリチップを積層した立体構造（ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ、３Ｄ）の配置技術が応用され始めた。高集積及び高容量メモリの要求の趨勢により、前記メモリチップの３Ｃ配置構造を利用して容量を増加させ、同時に半導体チップのサイズを減少させて集積度を向上させる構造が要求される。
【０００４】
このような立体構造の配置技術でＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）方式が使われている。ＴＳＶ方式はモジュール上でコントローラとの距離によって伝送速度の劣化、データ帯域幅の脆弱点、パッケージ上の変数によって発生する伝送速度の劣化を克服するための代案に使われている。ＴＳＶ方式は複数個のメモリチップを貫通する経路を生成し、その経路に電極を形成することによって各メモリチップとコントローラとの間の通信を行う。ＴＳＶ方式を適用した積層半導体メモリ装置はＳＩＰ方式及びＰＯＰ方式で使用されるワイヤー、パッケージサブ及びパッケージボウルなどが必要なく直接にコントローラ上にビア（Ｖｉａ）で連結する。複数個のメモリチップを貫通する経路の間にはバンプ（Ｂｕｍｐ）が形成されて各メモリチップまたはコントローラを電気的で連結する。
【０００５】
ＴＳＶ方式を使用する複数個のチップを含む半導体メモリ装置は望みのチップを選択するために複数個のチップに互いに異なるチップＩＤ（Ｃｈｉｐ ＩＤ）を付与する方式が使われる。複数個のチップにそれぞれのチップＩＤを付与し、半導体メモリ装置を含むシステムはコントローラを通してチップ選択コードを半導体メモリ装置に入力することによって半導体メモリ装置で望みのチップを選択することができる。複数個のチップにチップＩＤを付与する方法としてフューズ（ｆｕｓｅ）などの一回性の記録装置にフューズカッティングのような記録動作を行う方法がある。しかし、フューズカッティングのような記録動作はＴＳＶ方式を使用して積層された以後の半導体メモリ装置では行うことが難しく、相対的に大きい費用（お金、時間）を発生させるようになる。
【０００６】
また、ＴＳＶ方式を使用する半導体メモリ装置で、複数個のチップの内一つ以上が不良チップである場合あらゆるチップが使われることができなくなることを防止するためにリダンダンシーチップ（Ｒｅｄｕｎｄａｎｃｙ Ｃｈｉｐ）を追加的に配置する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７９１６５１１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明による半導体装置は複数個のチップ各々が演算コードに対して直列的に所定の演算を行うことによって各チップの夫々に異なるチップＩＤを容易に付与することにある。
【０００９】
また、本発明による半導体装置は条件によって前記演算コードまたは所定コードをチップＩＤとして付与することによって各チップに望みのチップＩＤを付与することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施形態による半導体装置は、第１チップ及び第２チップを含む半導体装置において、前記第１チップに設けられ、第１リペア信号により初期コードに所定の演算を行って第１演算コードを生成する第１演算部と、前記第２チップに設けられ、第２リペア信号により前記第１演算コードに前記所定の演算を行って第２演算コードを生成する第２演算部を含む。
【００１１】
また、本発明の異なる実施形態による第１チップ及び第２チップを含む半導体装置において、前記第１チップは初期コードを受信して第１演算コードを生成し、前記第２チップは前記第１演算コードを受信して第２演算コードを生成し、前記第１チップに設けられ、第１リペア信号により前記第１演算コードまたは第１所定コードを前記第１チップＩＤとして選択する第１チップＩＤ選択部と、及び前記第２チップに設けられ、第２リペア信号により前記第２演算コードまたは第２所定コードを前記第２チップＩＤとして選択する第２チップＩＤ選択部を含む。
【００１２】
また、本発明の一実施形態による半導体装置のチップＩＤ付与方法は、第１チップ及び第２チップを含む半導体装置において、前記第１チップに初期コードを入力する段階と、前記第１チップで第１リペア情報によって前記初期コードに対する所定の演算を行って第１演算コードを生成する段階と、前記第１リペア情報によって前記第１演算コードまたは第１所定コードを前記第１チップのチップＩＤとして付与する段階と、前記第２チップで第２リペア情報によって前記第１演算コードに対する前記所定の演算を行って第２演算コードを生成する段階と、及び前記第２リペア情報によって前記第２演算コードまたは第２所定コードを前記第２チップのチップＩＤとして付与する段階を含む。
【００１３】
また、本発明の一実施形態による半導体装置の設定方法は、複数個のチップを含む半導体装置において、チップごとにチップＩＤを付与する段階と、前記各チップの正常及び不良の可否を判断する段階と、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階と、及び前記正常チップ及び前記不良チップのチップＩＤを置換する段階を含む。
【００１４】
また、本発明の一実施形態による半導体装置はリペア信号により演算コードに対して所定の演算を行う演算部と、前記リペア信号によって前記演算コードまたは所定コードをチップＩＤとして選択するチップＩＤ選択部を含むチップＩＤ付与回路を含む。
【発明の効果】
【００１５】
本発明はノーマルチップ及びリダンダンシーチップを含んで構成された半導体メモリ装置で容易にチップＩＤを付与するようにする効果を創出する。
また、本発明はＴＳＶ方式で積層された複数個のチップを含む半導体装置で容易にチップＩＤを付与するようにする効果を創出する。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態による半導体装置のチップＩＤ方法を図示する概略的な図面である。
【図２】本発明の一実施形態による半導体装置のチップＩＤ付与方法の異なる動作を図示する概略的な図面である。
【図３】本発明の異なる実施形態による半導体装置のチップＩＤ方法を図示する概略的な図面である。
【図４】本発明の一実施形態によるチップＩＤ付与回路の概略的なブロック図である。
【図５】本発明のもう一つの実施形態による半導体装置の設定方法を図示する概略的な図面である。
【発明を実施するための形態】
【００１７】
本発明による半導体装置は複数個のチップ各々が演算コードに対して直列的に所定の演算を行うことによって各チップに互いに異なるチップＩＤを容易に付与することができる。また、本発明による半導体装置は条件によって前記演算コードまたは所定コードをチップＩＤとして付与することによって各チップに望みのチップＩＤを付与することができる。
【００１８】
図１は本発明の一実施形態による半導体装置のチップＩＤ方法を図示する概略的な図面である。
【００１９】
図１に図示された前記半導体装置のチップＩＤの付与方法を説明するために６個のメモリチップを例示した。前記６個のメモリチップは各々４個のノーマルチップ（ｃｈｉｐ１〜ｃｈｉｐ４）及び２個のリダンダンシーチップ（ｃｈｉｐ５、ｃｈｉｐ６）で構成した。特定のメモリチップの個数が本発明の範囲を制限しないことを明示する。
【００２０】
前記４個のノーマルチップ（ｃｈｉｐ１〜ｃｈｉｐ４）は基本的なメモリチップの動作のためのチップであり、２個のリダンダンシーチップ（ｃｈｉｐ５、ｃｈｉｐ６）は前記ノーマルチップ（ｃｈｉｐ１〜ｃｈｉｐ４）の動作が失敗した場合、これを救済するために構成された余分のチップである。前記６個のメモリチップ（ｃｈｉｐ１〜ｃｈｉｐ６）はＴＳＶ方式（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）で連結するように例示された。しかし、本発明では各チップがいかなる方式で連結するのかは特定の方式で制限する必要はない。
【００２１】
前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は該当チップのリペア情報を有する。前記リペア情報は特定の方法で限定される必要がない。例えば、電気的なフューズ（Ｅ−ｆｕｓｅ）、ラッチ回路、フリップフロップ回路などの保存手段で構成されることができる。本実施形態では前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）が該当チップの正常または不良可否を確認する前記リペア情報を電気的フューズ（味図示）で有することと例示する。
【００２２】
図１に図示された本発明の一実施形態による前記半導体装置のチップＩＤの付与方法は各チップ（ｃｈｉｐ１〜ｃｈｉｐ６）が演算コード（Ｃ ｃｏｄｅ）を直列構成で入力を受ける段階、前記各チップ（ｃｈｉｐ１〜ｃｈｉｐ６）が前記リペア情報によって前記演算コード（Ｃ ｃｏｄｅ）に対して所定の演算を行う段階、各チップ（ｃｈｉｐ１〜ｃｈｉｐ６）が前記演算コード（Ｃ ｃｏｄｅ）を直列構成で出力する段階及び各チップ（ｃｈｉｐ１〜ｃｈｉｐ６）が前記リペア情報によって前記演算コード（Ｃ ｃｏｄｅ）または所定コード（Ｄ ｃｏｄｅ）を各チップの前記チップＩＤにする段階を通して行うことができる。
【００２３】
新たに説明すると、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は前記演算コード（Ｃ ｃｏｄｅ）に対して直列の入出力関係を有している。前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は以前のチップから前記演算コード（Ｃ ｃｏｄｅ）の入力を受けて、前記演算コード（Ｃ ｃｏｄｅ）に対して所定の演算を行い、前記演算コード（Ｃ ｃｏｄｅ）を次のチップに出力する。ここで、前記所定の演算は前記リペア情報によって変わる。また、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は前記リペア情報によって前記演算コード（Ｃ ｃｏｄｅ）または所定コード（Ｄ ｃｏｄｅ）をチップＩＤにする。
【００２４】
図１を参照すると、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で４個のチップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ５、ｃｈｉｐ６）は正常チップとして前記リペア情報（表式無い）を有し、２個のチップ（ｃｈｉｐ３、ｃｈｉｐ４）は不良チップとして前記リペア情報（表式Ｘ）を有する。前記各チップの演算コード（Ｃ ｃｏｄｅ）に対する説明が容易になるように、各チップの演算コード（Ｃ ｃｏｄｅ）を初期コード（Ｃ ｃｏｄｅ０）及び第１ないし第６演算コード（Ｃ ｃｏｄｅ１〜Ｃ ｃｏｄｅ６）で分けて説明するようにする。
【００２５】
また、図１で前記所定の演算は前記リペア情報が正常チップである場合前記演算コードに１を足して、前記リペア情報が不良チップである場合前記演算コードに１を足さないことで例示した。
【００２６】
しかし、このような例示は設定によって変わることができる。例えば、前記所定の演算は前記演算コードに対する増加演算でありうる。また、前記所定の演算は前記演算コードに対する減少演算でありうる。また、前記所定の演算は前記演算コードに１を引く演算でありうる。本発明の実施形態で、前記演算コードに１を足す演算が本発明を実施するための特定の演算を限定しようとする意図でないことを明示する。
【００２７】
また、図１で前記所定コード（Ｄ ｃｏｄｅ）は第１所定コード（Ｄ ｃｏｄｅ１）及び第２所定コード（Ｄ ｃｏｄｅ２）を有することと例示した。これは前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で２個のチップ（ｃｈｉｐ５、ｃｈｉｐ６）がリダンダンシーチップである設定による例示である。前記第１所定コード（Ｄ ｃｏｄｅ１）は＜１０１＞で、前記第２所定コード（Ｄ ｃｏｄｅ２）は＜１００＞で例示した。
【００２８】
前記チップ（ｃｈｉｐ１）は前記初期コード（Ｃ ｃｏｄｅ０）を受信する。前記チップ（ｃｈｉｐ１）は正常チップの前記リペア情報を有するので前記初期コード（Ｃ ｃｏｄｅ０）に１を足して第１演算コード（Ｃ ｃｏｄｅ１）を生成する。図１に図示されたように前記初期コード（Ｃ ｃｏｄｅ０）は＜１１１＞であり、前記所定の演算によって前記第１演算コード（Ｃ ｃｏｄｅ１）は＜０００＞である。
【００２９】
また、前記チップ（ｃｈｉｐ１）が正常チップの前記リペア情報を有することによって、前記チップ（ｃｈｉｐ１）は前記第１演算コード（Ｃ ｃｏｄｅ１）を前記チップ（ｃｈｉｐ１）のチップＩＤ（ＩＤ１）にする。すなわち、前記チップ（ｃｈｉｐ１）の前記チップＩＤ（ＩＤ１）は＜０００＞である。
【００３０】
先に説明したように、前記チップ（ｃｈｉｐ１〜ｃｈｉｐ６）は前記演算コード（Ｃ ｃｏｄｅ）に対して直列の入出力関係を構成する。前記チップ（ｃｈｉｐ２）は前記第１演算コード（Ｃ ｃｏｄｅ１）を受信する。前記チップ（ｃｈｉｐ２）は正常チップの前記リペア情報を有するので前記第１演算コード（Ｃ ｃｏｄｅ１）に１を足して第２演算コード（Ｃ ｃｏｄｅ２）を生成する。図１に図示されたように前記第１演算コード（Ｃ ｃｏｄｅ１）は＜０００＞であり、前記所定の演算によって前記第２演算コード（Ｃ ｃｏｄｅ２）は＜００１＞である。
【００３１】
また、前記チップ（ｃｈｉｐ２）は正常チップの前記リペア情報を有するので、前記第２演算コード（Ｃ ｃｏｄｅ２）を前記チップ（ｃｈｉｐ２）のチップＩＤ（ＩＤ２）にする。すなわち、前記チップ（ｃｈｉｐ２）の前記チップＩＤ（ＩＤ２）は＜００１＞である。
【００３２】
前記チップ（ｃｈｉｐ３）は前記第２演算コード（Ｃ ｃｏｄｅ２）を受信する。前記チップ（ｃｈｉｐ２）は不良チップの前記リペア情報（図１のＸ）を有するので前記第２演算コード（Ｃ ｃｏｄｅ２）に１を足さないで第３演算コード（Ｃ ｃｏｄｅ３）を生成する。図１に図示されたように前記第２演算コード（Ｃ ｃｏｄｅ２）は＜００１＞であり、前記所定の演算によって前記第３演算コード（Ｃ ｃｏｄｅ３）は＜００１＞である。
【００３３】
また、前記チップ（ｃｈｉｐ３）は不良チップの前記リペア情報を有するので、前記第３演算コード（Ｃ ｃｏｄｅ３）ではない第１所定コード（Ｄ ｃｏｄｅ１）を前記チップ（ｃｈｉｐ３）のチップＩＤ（ＩＤ３）にする。すなわち、前記チップ（ｃｈｉｐ３）の前記チップＩＤ（ＩＤ３）は＜１０１＞である。
【００３４】
前記チップ（ｃｈｉｐ４）は前記第３演算コード（Ｃ ｃｏｄｅ３）を受信する。前記チップ（ｃｈｉｐ４）は不良チップの前記リペア情報（図１のＸ）を有するので前記第３演算コード（Ｃ ｃｏｄｅ３）に１を足さないで第４演算コード（Ｃ ｃｏｄｅ４）を生成する。図１に図示されたように前記第３演算コード（Ｃ ｃｏｄｅ３）は＜００１＞であり、前記所定の演算によって前記第４演算コード（Ｃ ｃｏｄｅ４）は＜００１＞である。
【００３５】
また、前記チップ（ｃｈｉｐ４）は不良チップの前記リペア情報を有するので、前記第４演算コード（Ｃ ｃｏｄｅ４）ではない第２所定コード（Ｄ ｃｏｄｅ２）を前記チップ（ｃｈｉｐ４）のチップＩＤ（ＩＤ４）にする。すなわち、前記チップ（ｃｈｉｐ４）の前記チップＩＤ（ＩＤ４）は＜１００＞である。
【００３６】
前記チップ（ｃｈｉｐ５）は前記第４演算コード（Ｃ ｃｏｄｅ４）を受信する。前記チップ（ｃｈｉｐ５）は正常チップの前記リペア情報を有するので前記第４演算コード（Ｃ ｃｏｄｅ４）に１を足して第５演算コード（Ｃ ｃｏｄｅ５）を生成する。図１に図示されたように前記第４演算コード（Ｃ ｃｏｄｅ４）は＜００１＞であり、前記所定の演算によって前記第５演算コード（Ｃ ｃｏｄｅ５）は＜０１０＞である。
【００３７】
また、前記チップ（ｃｈｉｐ５）は正常チップの前記リペア情報を有するので、前記第５演算コード（Ｃ ｃｏｄｅ５）を前記チップ（ｃｈｉｐ５）のチップＩＤ（ＩＤ５）にする。すなわち、前記チップ（ｃｈｉｐ５）の前記チップＩＤ（ＩＤ５）は＜０１０＞である。
【００３８】
前記チップ（ｃｈｉｐ６）は前記第５演算コード（Ｃ ｃｏｄｅ５）を受信する。前記チップ（ｃｈｉｐ６）は正常チップの前記リペア情報を有するので前記第５演算コード（Ｃ ｃｏｄｅ５）に１を足して第６演算コード（Ｃ ｃｏｄｅ６）を生成する。図１に図示されたように前記第５演算コード（Ｃ ｃｏｄｅ５）は＜０１０＞であり、前記所定の演算によって前記第６演算コード（Ｃ ｃｏｄｅ６）は＜０１１＞である。
【００３９】
また、前記チップ（ｃｈｉｐ６）は正常チップの前記リペア情報を有するので、前記第６演算コード（Ｃ ｃｏｄｅ６）を前記チップ（ｃｈｉｐ６）のチップＩＤ（ＩＤ６）にする。すなわち、前記チップ（ｃｈｉｐ６）の前記チップＩＤ（ＩＤ６）は＜０１１＞である。
【００４０】
このような本発明の一実施形態による半導体装置のチップＩＤの付与方法により、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は互いに異なるチップＩＤ（ＩＤ１〜ＩＤ６）を与えられることができる。また、前記チップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ５、ｃｈｉｐ６）の前記チップＩＤ（ＩＤ１、ＩＤ２、ＩＤ５、ＩＤ６）は正常チップで＜０００〜０１１＞の連続的に増加する値を有する。また、前記チップ（ｃｈｉｐ３、ｃｈｉｐ４）の前記チップＩＤ（ＩＤ３、ＩＤ４）は不良チップで＜１００〜１０１＞の連続的に増加する値を有する。
【００４１】
これにより、図１に図示された前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）を含むシステムはチップ選択コードを＜０００＞、＜００１＞、＜０１０＞及び＜０１１＞で異なるようにすることで望みのチップを選択することができる。
【００４２】
図２は本発明の一実施形態による半導体装置のチップＩＤの付与方法の異なる動作を図示する概略的な図面である。図２は図１に図示されたチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で、不良チップがチップ（ｃｈｉｐ４）ひとつである場合に該当する。図２のチップ（ｃｈｉｐ４）に不良チップの前記リペア情報がＸで図示されている。
【００４３】
前記チップ（ｃｈｉｐ１）は前記初期コード（Ｃ ｃｏｄｅ０）を受信する。前記チップ（ｃｈｉｐ１）は正常チップの前記リペア情報を有するので前記初期コード（Ｃ ｃｏｄｅ０）に１を足して第１演算コード（Ｃ ｃｏｄｅ１）を生成する。図１に図示されたように前記初期コード（Ｃ ｃｏｄｅ０）は＜１１１＞であり、前記所定の演算によって前記第１演算コード（Ｃ ｃｏｄｅ１）は＜０００＞である。
【００４４】
また、前記チップ（ｃｈｉｐ１）は正常チップの前記リペア情報を有するので、前記第１演算コード（Ｃ ｃｏｄｅ１）を前記チップ（ｃｈｉｐ１）のチップＩＤ（ＩＤ１）にする。すなわち、前記チップ（ｃｈｉｐ１）の前記チップＩＤ（ＩＤ１）は＜０００＞である。
【００４５】
前記チップ（ｃｈｉｐ２）は前記第１演算コード（Ｃ ｃｏｄｅ１）を受信する。前記チップ（ｃｈｉｐ２）は正常チップの前記リペア情報を有するので前記第１演算コード（Ｃ ｃｏｄｅ１）に１を足して第２演算コード（Ｃ ｃｏｄｅ２）を生成する。図２に図示されたように前記第１演算コード（Ｃ ｃｏｄｅ１）は＜０００＞であり、前記所定の演算によって前記第２演算コード（Ｃ ｃｏｄｅ２）は＜００１＞である。
【００４６】
また、前記チップ（ｃｈｉｐ２）は正常チップの前記リペア情報を有するので、前記第２演算コード（Ｃ ｃｏｄｅ２）を前記チップ（ｃｈｉｐ２）のチップＩＤ（ＩＤ２）にする。すなわち、前記チップ（ｃｈｉｐ２）の前記チップＩＤ（ＩＤ２）は＜００１＞である。
【００４７】
前記チップ（ｃｈｉｐ３）は前記第２演算コード（Ｃ ｃｏｄｅ２）を受信する。前記チップ（ｃｈｉｐ３）は正常チップの前記リペア情報を有するので前記第２演算コード（Ｃ ｃｏｄｅ２）に１を足して第３演算コード（Ｃ ｃｏｄｅ３）を生成する。図２に図示されたように前記第２演算コード（Ｃ ｃｏｄｅ２）は＜００１＞であり、前記所定の演算によって前記第３演算コード（Ｃ ｃｏｄｅ３）は＜０１０＞である。
【００４８】
また、前記チップ（ｃｈｉｐ３）は正常チップの前記リペア情報を有するので、前記第３演算コード（Ｃ ｃｏｄｅ３）を前記チップ（ｃｈｉｐ３）のチップＩＤ（ＩＤ３）にする。すなわち、前記チップ（ｃｈｉｐ３）の前記チップＩＤ（ＩＤ３）は＜０１０＞である。
【００４９】
前記チップ（ｃｈｉｐ４）は前記第３演算コード（Ｃ ｃｏｄｅ３）を受信する。前記チップ（ｃｈｉｐ４）は不良チップの前記リペア情報（図２のＸ）を有するので前記第３演算コード（Ｃ ｃｏｄｅ３）に１を足さないで第４演算コード（Ｃ ｃｏｄｅ４）を生成する。図２に図示されたように前記第３演算コード（Ｃ ｃｏｄｅ３）は＜０１０＞であり、前記所定の演算によって前記第４演算コード（Ｃ ｃｏｄｅ４）は＜０１０＞である。
【００５０】
また、前記チップ（ｃｈｉｐ４）は不良チップの前記リペア情報を有するので、前記第４演算コード（Ｃ ｃｏｄｅ４）ではない第１所定コード（Ｄ ｃｏｄｅ１）を前記チップ（ｃｈｉｐ３）のチップＩＤ（ＩＤ３）にする。すなわち、前記チップ（ｃｈｉｐ３）の前記チップＩＤ（ＩＤ３）は＜１０１＞である。
【００５１】
前記チップ（ｃｈｉｐ５）は前記第４演算コード（Ｃ ｃｏｄｅ４）を受信する。前記チップ（ｃｈｉｐ５）は正常チップの前記リペア情報を有するので前記第４演算コード（Ｃ ｃｏｄｅ４）に１を足して第５演算コード（Ｃ ｃｏｄｅ５）を生成する。図１に図示されたように前記第４演算コード（Ｃ ｃｏｄｅ４）は＜０１０＞であり、前記所定の演算によって前記第５演算コード（Ｃ ｃｏｄｅ５）は＜０１１＞である。
【００５２】
また、前記チップ（ｃｈｉｐ５）は正常チップの前記リペア情報を有するので、前記第５演算コード（Ｃ ｃｏｄｅ５）を前記チップ（ｃｈｉｐ５）のチップＩＤ（ＩＤ５）にする。すなわち、前記チップ（ｃｈｉｐ５）の前記チップＩＤ（ＩＤ５）は＜０１１＞である。
【００５３】
前記チップ（ｃｈｉｐ６）は前記第５演算コード（Ｃ ｃｏｄｅ５）を受信する。前記チップ（ｃｈｉｐ６）は正常チップの前記リペア情報を有するので前記第５演算コード（Ｃ ｃｏｄｅ５）に１を足して第６演算コード（Ｃ ｃｏｄｅ６）を生成する。図１に図示されたように前記第５演算コード（Ｃ ｃｏｄｅ５）は＜０１１＞であり、前記所定の演算によって前記第６演算コード（Ｃ ｃｏｄｅ６）は＜１００＞である。
【００５４】
また、前記チップ（ｃｈｉｐ６）は正常チップの前記リペア情報を有するので、前記第６演算コード（Ｃ ｃｏｄｅ６）を前記チップ（ｃｈｉｐ６）のチップＩＤ（ＩＤ６）にする。すなわち、前記チップ（ｃｈｉｐ６）の前記チップＩＤ（ＩＤ６）は＜１００＞である。
【００５５】
このような本発明の一実施形態による半導体装置のチップＩＤの付与方法により、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は互いに異なるチップＩＤ（ＩＤ１〜ＩＤ６）を与えられることができる。また、前記チップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ３、ｃｈｉｐ５、ｃｈｉｐ６）は正常チップで前記チップＩＤ（ＩＤ１、ＩＤ２、ＩＤ３、ＩＤ５、ＩＤ６）を＜０００〜１００＞の連続的に増加する値を有する。また、前記チップ（ｃｈｉｐ４）は不良チップで前記チップＩＤ（ＩＤ４）を＜１０１＞の値にする。
【００５６】
これにより、図２に図示された前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）を含むシステムはチップ選択コードを＜０００＞、＜００１＞、＜０１０＞及び＜０１１＞で異なるようにすることで前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）のうちで、前記チップＩＤ（ＩＤ１、ＩＤ２、ＩＤ３、ＩＤ５）を＜０００＞、＜０１１＞、＜０１０＞、＜０１１＞にする４個のチップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ３、ｃｈｉｐ５）を使用することができる。
【００５７】
また、図２に図示された前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で、正常チップを前記リペア情報と有するリダンダンシーチップである前記チップ（ｃｈｉｐ６）も独立的なチップＩＤ（ＩＤ６）を＜１００＞で有するので、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）を含むシステムはチップ選択コード＜０００＞、＜００１＞、＜０１０＞、＜０１１＞及び＜１００＞で異なるようにすることで４個のチップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ３、ｃｈｉｐ５）でない５個のチップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ３、ｃｈｉｐ５、ｃｈｉｐ６）を使用することができる。
【００５８】
図１及び図２に図示されたように、前記第１及び第２所定コード（Ｄ ｃｏｄｅ１、Ｄ ｃｏｄｅ２）の設定によって、不良チップは正常チップよりさらに大きい値のチップＩＤを与えられるように構成された。このような設定のために前記第１及び第２所定コード（Ｄ ｃｏｄｅ１、Ｄ ｃｏｄｅ２）のうち小さな値は前記演算コード（Ｃ ｃｏｄｅ１〜Ｃ ｃｏｄｅ６）のうちもっとも大きい値より大きいとかまたは同じように構成することが望ましい。
【００５９】
他の例をすると、前記演算が減少演算の場合、前記第１及び第２所定コード（Ｄ ｃｏｄｅ１、Ｄ ｃｏｄｅ２）のうち大きい値が前記演算コード（Ｃ ｃｏｄｅ１〜Ｃ ｃｏｄｅ６）のうち最も小さな値より小さいとかまたは同じように構成することが望ましい。
【００６０】
図３は本発明の異なる実施形態による半導体装置のチップＩＤ方法を図示する概略的な図面である。
【００６１】
先に説明したように、前記所定の演算は前記演算コードに対する減少演算でありうる。図３は前記所定の演算が前記演算コードに対する減少演算、特に前記演算コードに１を引く演算である場合を例示する図面である。
【００６２】
また、先に説明したように、前記演算が減少演算の場合、前記第１及び第２所定コード（Ｄ ｃｏｄｅ１、Ｄ ｃｏｄｅ２）のうち大きい値が前記演算コード（Ｃ ｃｏｄｅ１〜Ｃ ｃｏｄｅ６）のうち最も小さな値より小さいとかまたは同じように構成することが望ましい。図３に図示されたように、前記第１及び第２所定コード（Ｄ ｃｏｄｅ１、Ｄ ｃｏｄｅ２）は各々＜１０１＞、＜１００＞で設定されることができる。
【００６３】
図３に図示された半導体装置のチップＩＤの付与方法によって、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は互いに異なるチップＩＤ（ＩＤ１〜ＩＤ６）を与えられることができる。また、６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）のうち正常チップのチップＩＤは＜１１１＞から連続的に減少する値を有する。また、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）のうち不良チップのチップＩＤは前記正常チップより小さな値を有して、＜０１１＞から連続的に減少する値を有する。
【００６４】
図３に図示された半導体装置のチップＩＤの付与方法は図１及び図２に図示された半導体装置のチップＩＤの付与方法と前記所定の演算の内容が異なるだけで、同一な原理で進行される。したがって、詳細な説明は省略する。
【００６５】
図４は本発明の一実施形態によるチップＩＤの付与回路の概略的なブロック図である。
【００６６】
図４に図示された前記チップＩＤの付与回路は図１及び図２に図示された本発明の実施形態による半導体装置のチップＩＤの付与方法を使用するように構成されている。複数個のチップを含む半導体装置で、前記半導体装置の各チップは図４に図示された前記チップＩＤの付与回路を含む。また、複数個のチップが含む複数個の前記チップＩＤの付与回路は演算コード（Ｃ ｃｏｄｅ）に対して直列の入出力関係を構成する。
【００６７】
前記演算コード（Ｃ ｃｏｄｅ）に対する前記チップＩＤの付与回路の入出力関係を明確にするために、前記演算コード（Ｃ ｃｏｄｅ）を前記チップＩＤの付与回路に入力される入力演算コード（Ｃｏｄｅ＿ｉｎ）及び前記チップＩＤの付与回路で出力する出力演算コード（Ｃｏｄｅ＿ｏｕｔ）で区分して明示する。
【００６８】
図４に図示されたように、前記チップＩＤの付与回路は演算部（１００）及びチップＩＤ選択部（２００）を含んで構成されることができる。
【００６９】
前記演算部（１００）はリペア信号（ｒｐ＜０：１＞）によって前記入力演算コード（Ｃｏｄｅ＿ｉｎ）に１を足すとか足さないで前記出力演算コード（Ｃｏｄｅ＿ｏｕｔ）を生成する。
【００７０】
前記リペア信号（ｒｐ＜０：１＞）は該当チップに対する前記リペア情報を有する信号である。前記リペア信号（ｒｐ＜０：１＞）は該当チップが含む保存手段（例えば、電気的フューズ、ラッチ回路、フリップフロップ回路等）に記録された信号として使われることができる。 図４に図示された前記リペア信号（ｒｐ＜０：１＞）は図１及び図２に図示されたリペア情報に対応するために２ビットを持つ信号として例示されている。
【００７１】
また、前記リペア信号（ｒｐ＜０：１＞）は該当チップが正常チップである場合＜００＞、前記該当チップが最初の不良チップである場合＜０１＞、前記該当チップが２つ目の不良チップである場合＜１０＞で記録されることと例示されている。
【００７２】
図４に図示されたように、前記演算部（１００）は合算コード生成部（１１０）及び合算部（１２０）を含んで構成されることができる。
【００７３】
前記合算コード生成部（１１０）は前記リペア信号（ｒｐ＜０：１＞）によって合算コード（Ａ ｃｏｄｅ）を生成する。前記合算コード生成部（１１０）はオアゲート（１１１）及びマルチプレクサ（１１２）を含んで構成されることができる。
【００７４】
前記オアゲート（１１１）は前記リペア信号（ｒｐ＜０：１＞）の各ビットを受信してオア演算する。前記マルチプレクサ（１１２）は前記オアゲート（１１１）の出力信号によって１または０のうち１つを前記合算コード（Ａ ｃｏｄｅ）として出力する。
【００７５】
前記合算部（１２０）は前記入力演算コード（Ｃｏｄｅ＿ｉｎ）及び前記合算コード（Ａ ｃｏｄｅ）を合算して前記出力演算コード（Ｃｏｄｅ＿ｏｕｔ）を生成する。前記合算部（１２０）は一般的な合算回路（Ａｄｄｅｒ Ｃｉｒｃｕｉｔ）を含んで構成されることができる。
【００７６】
前記合算コード生成部（１１０）が前記リペア信号（ｒｐ＜０：１＞）によって前記合算コード（Ａ ｃｏｄｅ）を０または１に生成することによって、前記演算部（１００）は前記リペア信号（ｒｐ＜０：１＞）によって前記入力演算コード（Ｃｏｄｅ＿ｉｎ）に１を足すとか足さないで前記出力合算コード（Ｃｏｄｅ＿ｏｕｔ）を生成する動作を行うことができる。
【００７７】
前記チップＩＤ選択部（２００）は前記リペア信号（ｒｐ＜０：１＞）によって前記出力演算コード（Ｃｏｄｅ＿ｏｕｔ）または前記所定コード（Ｄ ｃｏｄｅ１ｏｒ Ｄ ｃｏｄｅ２）を前記チップＩＤ（ＩＤ）として選択する。図１及び図２に提示されたチップＩＤの付与方法の場合、前記チップＩＤ選択部（２００）は前記リペア信号（ｒｐ＜０：１＞）が＜００＞の場合前記出力演算コード（Ｃｏｄｅ＿ｏｕｔ）を前記チップＩＤ（ＩＤ）として選択して、前記リペア信号（ｒｐ＜０：１＞）が＜０１＞の場合前記第１所定コード（Ｄ ｃｏｄｅ１）を前記チップＩＤ（ＩＤ）として選択して、前記リペア信号（ｒｐ＜０：１＞）が＜１０＞である場合前記第２所定コード（Ｄ ｃｏｄｅ＜２＞）を前記チップＩＤ（ＩＤ）として選択するように構成することができる。
【００７８】
図５は本発明のもう一つの実施形態による半導体装置の設定方法を図示する概略的な図面である。
【００７９】
図５に図示された前記半導体装置の設定方法は複数個のチップを含む半導体装置で、各チップごとにチップＩＤを付与する段階（５０１）、前記各チップの正常及び不良の可否を判断する段階（５０２）、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階（５０３）及び前記正常チップ及び前記不良チップのチップＩＤを置換する段階（５０４）を含む。
【００８０】
ＴＳＶ方式で積層された複数のチップを含む半導体メモリ装置で、半導体メモリ装置の生産の容易性のために各チップがワイパーから分離される前に積層工程を先に行う方式（以下、先積層方式）が使われる。
【００８１】
前記先積層方式は積層工程が進行された直後に各チップが不良チップまたは正常チップであるのか確認ができていないし、これを確認したとしても既に積層されている状態で確認されたリペア情報をフューズのような保存手段に記録することが難解であるという特徴がある。
【００８２】
図５に図示された前記半導体装置の設定方法はこのような前記先積層方式を使用する半導体装置に使われることができる。
【００８３】
図５に図示された６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で、４個のチップ（ｃｈｉｐ１〜ｃｈｉｐ４）はノーマルチップであり、２個のチップ（ｃｈｉｐ５、ｃｈｉｐ６）は前記ノーマルチップが不良チップである場合これを救済するためのリダンダンシーチップである。
【００８４】
また、図５は前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で、不良チップのチップＩＤが正常チップのチップＩＤよりその値が大きいように設定し、前記正常チップのチップＩＤは連続的に増加するように設定するように例示されている。このような設定は一例として例示されたことで、設計者の設定によって変更できる。
【００８５】
前記各チップにチップＩＤを付与する段階（５０１）は各チップのチップＩＤが順次的に増加するように前記チップＩＤを付与する一般的なチップＩＤの付与方式を使用することで行うことができる。
【００８６】
図５で、前記各チップにチップＩＤを付与する段階（５０１）を行うことにより前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）にチップＩＤ（ＩＤ１〜ＩＤ６）が＜０００＞ないし＜１０１＞として順次的に増加するように付与されることが図示されている。
【００８７】
前記各チップの正常及び不良の可否を判断する段階（５０２）は前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）に対し一般的な入出力テストを行うことによって遂行することができる。前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は前記チップＩＤ（ＩＤ１〜ＩＤ６）を与えられた状態であるから、コントローラ（味図示）またはテスト装備（味図示）は前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）各々を選択することができる。したがって、前記コントローラまたは前記テスト装備は前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）各々に対して入出力テストを行うと各チップ（ｃｈｉｐ１〜ｃｈｉｐ６）の正常または不良の可否を判断することができる。
【００８８】
本実施形態で、前記各チップの正常及び不良の可否を判断する段階（５０２）を行うことによって２個のチップ（ｃｈｉｐ３、ｃｈｉｐ４）が不良チップであると例示する。
【００８９】
前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階（５０３）は前記コントローラまたはテスト装備が前記各チップが含む保存手段（例えば電気的フューズ、ラッチ回路等）に前記リペア情報を記録することによって行うことができる。先に説明したように、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は前記チップＩＤ（ＩＤ１〜ＩＤ６）を与えられた状態であるから、コントローラ（味図示）またはテスト装備（味図示）は前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）各々を選択して望みの動作を行うことができる。
【００９０】
ＴＳＶ方式で積層された複数のチップを含む半導体メモリ装置で、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階（５０３）を行うために前記各チップは電気的フューズを含むように構成することが望ましい。
【００９１】
図５で、前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階（５０３）を行うことによって前記２個のチップ（ｃｈｉｐ３、ｃｈｉｐ４）に前記リペア情報が記録されいることが図示されている（Ｘ表式）。前記リペア情報は図４に図示されたように、複数ビットのリペア信号として構成されることができる。
【００９２】
先に説明したように、また、図５は前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で、不良チップのチップＩＤが正常チップのチップＩＤよりその値が大きいように設定し、前記正常チップのチップＩＤは連続的に増加するように例示されている。したがって、前記チップ（ｃｈｉｐ３、ｃｈｉｐ４）の前記チップＩＤ（ＩＤ３、ＩＤ４）は図５に図示されたように前記チップ（ｃｈｉｐ５、ｃｈｉｐ６）の前記チップＩＤ（ＩＤ５、ＩＤ６）と置換されなければならない。
【００９３】
前記正常チップ及び前記不良チップのチップＩＤを置換する段階（５０４）は前記不良チップ（ｃｈｉｐ３、ｃｈｉｐ４）が前記正常チップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ５、ｃｈｉｐ５）より大きい値のチップＩＤを有するように前記複数個のチップの前記チップＩＤ（ＩＤ１〜ＩＤ６）を再付与することで遂行可能である。したがって、前記正常チップ及び前記不良チップのチップＩＤを置換する段階（５０４）は図１に図示された本発明の実施形態によるチップＩＤの付与方法を行うことによって遂行することができる。図１に図示された本発明の実施形態に対する説明は先に言及されているので詳細な説明は省略する。
【００９４】
図５に図示されたように、前記正常チップ及び前記不良チップのチップＩＤを置換する段階（５０４）を行うことにより、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で、不良チップ（ｃｈｉｐ３、ｃｈｉｐ４）のチップＩＤ（ＩＤ３、ＩＤ４＝＜１０１＞、＜１００＞）が正常チップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ５、ｃｈｉｐ６）のチップＩＤ（ＩＤ１、ＩＤ２、ＩＤ５、ＩＤ６＝＜０００＞、＜００１＞、＜０１０＞、＜０１１＞）よりその値が大きいように設定し、前記正常チップ（ｃｈｉｐ１、ｃｈｉｐ２、ｃｈｉｐ５、ｃｈｉｐ６）のチップＩＤ（ＩＤ１、ＩＤ２、ＩＤ５、ＩＤ６＝＜０００＞、＜００１＞、＜０１０＞、＜０１１＞）は連続的に増加するように設定されている。
【００９５】
図１ないし図５で説明された実施形態は前記複数個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）を正常チップ及び不良チップで区分して、これを前記リペア情報で区分して前記リペア情報によって前記チップＩＤ（ＩＤ１〜ＩＤ６）を付与する方式を使用した。このような本発明の技術的史上は前記複数個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）で‘各チップの性能’によって前記チップＩＤ（ＩＤ１〜ＩＤ６）を異なるように付与する方法にも使われることができる。
【００９６】
例えば、図１ないし図５に図示された前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）がすべて正常チップであると仮定してみると、すなわち、各チップ（ｃｈｉｐ１〜ｃｈｉｐ６）はすべて正常チップとして前記リペア情報を有する。したがって、図１ないし図５に図示された前記半導体装置のチップＩＤの付与方法によって、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）は＜０００＞〜＜１０１＞として順次的に増加する前記チップＩＤ（ＩＤ１〜ＩＤ６）を有するようになる。
【００９７】
ここで前記半導体装置を使用する前記コントローラ（味図示）は前記チップ選択コードとして＜０００＞、＜００１＞、＜０１０＞、＜０１１＞を使用するので前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）のうちに前記４個のチップ（ｃｈｉｐ１〜ｃｈｉｐ４）だけが選択されて使われる。
【００９８】
前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）を含む前記半導体装置を長期間使用するようになると前記４個のチップ（ｃｈｉｐ１〜ｃｈｉｐ４）のチップ性能が前記２個のチップ（ｃｈｉｐ５、ｃｈｉｐ６、皆正常チップ）より劣化されることができる。このような状況にも前記２個のチップ（ｃｈｉｐ５、ｃｈｉｐ６）でない前記４個のチップ（ｃｈｉｐ１〜ｃｈｉｐ４）を継続的に使用することは非効率的な使用方法である。
【００９９】
したがって、このような点を解決するための本発明のもう一つの実施形態による半導体装置の設定方法は前記各チップごとにチップＩＤを付与する段階（ａ）、前記各チップの性能を評価する段階（ｂ）、前記各チップの性能によって前記複数個のチップを第１グループのチップ及び第２グループのチップに分けて、前記評価結果を各チップに記録する段階（ｃ）、前記第１グループのチップのチップＩＤが互いに連続されるように前記複数個のチップのチップＩＤを再付与する段階（ｄ）を含んで構成されることができる。
【０１００】
前記半導体装置の設定方法で、前記（ａ）、（ｂ）、（ｃ）及び（ｄ）段階は先に説明された（５０１）、（５０２）、（５０３）及び（５０４）段階と各々対応される。したがって前記（ａ）、（ｂ）、（ｃ）及び（ｄ）段階を構成するための詳細な説明は省略する。
【０１０１】
前記本発明の他の実施形態による半導体装置の設定方法を使用するようになると、前記６個のチップ（ｃｈｉｐ１〜ｃｈｉｐ６）のうち最も性能が優秀な４個のチップを前記第１グループのチップにし、性能がよくない２個のチップを前記第２グループのチップで分類して、前記第１グループのチップに互いに連続になるように（例えば＜０００＞、＜００１＞、＜０１０＞、＜０１１＞）前記チップＩＤを付与することができる。
【０１０２】
本発明が属する技術分野の当業者は本発明がその技術的史上や必須特徴を変更しなくて他の具体的な形態で実施できるので、以上で記述した実施形態らはあらゆる面で例示的なことであり、限定的なことでないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは、後述する特許請求範囲によって表され、特許請求範囲の意味及び範囲そしてその等価概念から挑出されるあらゆる変更または変形になった形態が本発明の範囲に含まれることに解析にならなければならない。
【符号の説明】
【０１０３】
１００ 演算部
１１０ 合算コード生成部
１２０ 合算部
２００ チップＩＤ選択部
【特許請求の範囲】
【請求項１】
第１チップ及び第２チップを含む半導体装置において、
前記第１チップに設けられ、第１リペア信号により初期コードに所定の演算を行って第１演算コードを生成する第１演算部と、
前記第２チップに設けられ、第２リペア信号により前記第１演算コードに前記所定の演算を行って第２演算コードを生成する第２演算部を含むことを特徴とする、半導体装置。
【請求項２】
前記所定の演算はコード値を増加させる演算であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記所定の演算はコード値を減少させる演算であることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記第１演算部は前記第１リペア信号によって合算コードを生成する合算コード生成部と、
前記初期コード及び前記合算コードを合算して第１演算コードを生成する合算部を含むことを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記第２演算部は前記第２リペア信号によって合算コードを生成する合算コード生成部と、及び
前記第１演算コード及び前記合算コードを合算して第２演算コードを生成する合算部を含むことを特徴とする、請求項１に記載の半導体装置。
【請求項６】
前記第１チップに設けられ前記第１リペア信号により前記第１演算コードまたは第１所定コードを第１チップＩＤとして選択する第１チップＩＤ選択部と、及び
前記第２チップに設けられ前記第２リペア信号により前記第２演算コードまたは第２所定コードを第２チップＩＤとして選択する第２チップＩＤ選択部をさらに含むことを特徴とする、請求項１に記載の半導体装置。
【請求項７】
前記所定の演算はコード値を増加させる演算であり、
前記第１所定コードで選択された前記第１チップＩＤは前記第２演算コードで選択された前記第２チップＩＤより大きい値を有することを特徴とする、請求項６に記載の半導体装置。
【請求項８】
前記所定の演算はコード値を増加させる演算であり、
前記第２所定コードで選択された前記第２チップＩＤは前記第１演算コードで選択された前記第１チップＩＤより大きい値を有することを特徴とする、請求項６に記載の半導体装置。
【請求項９】
前記所定の演算はコード値を増加させる演算であり、
前記第１所定コード及び前記第２所定コードのうち小さな値は前記第１演算コード及び前記第２演算コードのうち大きい値に比較して大きいとかまたは同じであることを特徴とする、請求項６に記載の半導体装置。
【請求項１０】
前記所定の演算はコード値を減少させる演算であり、
前記第１所定コードで選択された前記第１チップＩＤは前記第２演算コードで選択された前記第２チップＩＤより小さな値を有することを特徴とする、請求項６に記載の半導体装置。
【請求項１１】
前記所定の演算はコード値を減少させる演算であり、
前記第２所定コードで選択された前記第２チップＩＤは前記第１演算コードで選択された前記第１チップＩＤより小さな値を有することを特徴とする、請求項６に記載の半導体装置。
【請求項１２】
前記所定の演算はコード値を減少させる演算であり、
前記第１所定コード及び前記第２所定コードのうち大きい値は前記第１演算コード及び前記第２演算コードのうち小さな値に比較して小さいとかまたは同じであることを特徴とする、請求項６に記載の半導体装置。
【請求項１３】
前記第１リペア信号及び前記第２リペア信号は電気的フューズとして記録された信号であることを特徴とする、請求項１に記載の半導体装置。
【請求項１４】
前記各チップはＴＳＶ方式で連結したことを特徴とする、請求項１に記載の半導体装置。
【請求項１５】
第１チップ及び第２チップを含む半導体装置において、
前記第１チップは初期コードを受信して第１演算コードを生成し、
前記第２チップは前記第１演算コードを受信して第２演算コードを生成し、
前記第１チップに設けられ、第１リペア信号により前記第１演算コードまたは第１所定コードを前記第１チップＩＤとして選択する第１チップＩＤ選択部と、及び
前記第２チップに設けられ、第２リペア信号により前記第２演算コードまたは第２所定コードを前記第２チップＩＤとして選択する第２チップＩＤ選択部を含むことを特徴とする、半導体装置。
【請求項１６】
前記第１チップＩＤ及び前記第２チップＩＤは互いに異なる値を有することを特徴とする、請求項１５に記載の半導体装置。
【請求項１７】
前記第１チップに設けられ、前記第１リペア信号により前記初期コードに所定の演算を行って前記第１演算コードを生成する第１演算部と、
前記第２チップに設けられ、前記第２リペア信号により前記第１演算コードに前記所定の演算を行って前記第２演算コードを生成する第２演算部をさらに含むことを特徴とする、請求項１５に記載の半導体装置。
【請求項１８】
前記所定の演算はコード値を増加させる演算であり、
前記第１所定コードで選択された前記第１チップＩＤは前記第２演算コードで選択された前記第２チップＩＤより大きい値を有することを特徴とする、請求項１７に記載の半導体装置。
【請求項１９】
前記所定の演算はコード値を減少させる演算であり、
前記第１所定コードで選択された前記第１チップＩＤは前記第２演算コードで選択された前記第２チップＩＤより小さな値を有することを特徴とする、請求項１７に記載の半導体装置。
【請求項２０】
前記所定の演算はコード値を増加させる演算であり、
前記第２所定コードで選択された前記第２チップＩＤは前記第１演算コードで選択された前記第１チップＩＤより大きい値を有することを特徴とする、請求項１７に記載の半導体装置。
【請求項２１】
前記所定の演算はコード値を減少させる演算であり、
前記第２所定コードで選択された前記第２チップＩＤは前記第１演算コードで選択された前記第１チップＩＤより小さな値を有することを特徴とする、請求項１７に記載の半導体装置。
【請求項２２】
前記所定の演算はコード値を増加させる演算であり、
前記第１所定コード及び前記第２所定コードのうち小さな値は前記第１演算コード及び前記第２演算コードのうち大きい値に比較して大きいとかまたは同じであることを特徴とする、請求項１７に記載の半導体装置。
【請求項２３】
前記所定の演算はコード値を減少させる演算であり、
前記第１所定コード及び前記第２所定コードのうち大きい値は前記第１演算コード及び前記第２演算コードのうち小さな値に比較して小さいとかまたは同じであることを特徴とする、請求項１７に記載の半導体装置。
【請求項２４】
前記第１リペア信号及び前記第２リペア信号は電気的フューズとして記録された信号であることを特徴とする、請求項１５に記載の半導体装置。
【請求項２５】
前記各チップはＴＳＶ方式で連結したことを特徴とする、請求項１５に記載の半導体装置。
【請求項２６】
第１チップ及び第２チップを含む半導体装置において、
前記第１チップに初期コードを入力する段階と、
前記第１チップで第１リペア情報によって前記初期コードに対する所定の演算を行って第１演算コードを生成する段階と、
前記第１リペア情報によって前記第１演算コードまたは第１所定コードを前記第１チップのチップＩＤとして付与する段階と、
前記第２チップで第２リペア情報によって前記第１演算コードに対する前記所定の演算を行って第２演算コードを生成する段階と、及び
前記第２リペア情報によって前記第２演算コードまたは第２所定コードを前記第２チップのチップＩＤとして付与する段階を含むことを特徴とする、半導体装置のチップＩＤ付与方法。
【請求項２７】
前記所定の演算はコード値を増加させる演算であることを特徴とする、請求項２６に記載の半導体装置のチップＩＤ付与方法。
【請求項２８】
前記第１演算コードを生成する段階は、
前記第１リペア情報によって前記第１演算コードが前記初期コードより大きい値になるように合算コードを生成する段階と、及び
前記初期コード及び前記合算コードを合算して前記第１演算コードを生成する段階を含むことを特徴とする、請求項２７に記載の半導体チップＩＤ付与方法。
【請求項２９】
前記第２演算コードを生成する段階は、
前記第２リペア情報によって前記第２演算コードが前記第１演算コードより大きい値になるように合算コードを生成する段階と、及び
前記第１演算コード及び前記合算コードを合算して前記第２演算コードを生成する段階を含むことを特徴とする、請求項２７に記載の半導体チップＩＤ付与方法。
【請求項３０】
前記第１所定コードで選択された前記第１チップＩＤは前記第２演算コードで選択された前記第２チップＩＤより大きい値を有することを特徴とする、請求項２７に記載の半導体装置のチップＩＤ付与方法。
【請求項３１】
前記第２所定コードで選択された前記第２チップＩＤは前記第１演算コードで選択された前記第１チップＩＤより大きい値を有することを特徴とする、請求項２７に記載の半導体装置のチップＩＤ付与方法。
【請求項３２】
前記第１所定コード及び前記第２所定コードのうち小さな値は前記第１演算コード及び前記第２演算コードのうち大きい値に比較して大きいとかまたは同じであることを特徴とする、請求項２７に記載の半導体装置のチップＩＤ付与方法。
【請求項３３】
前記所定の演算はコード値を減少させる演算であることを特徴とする、請求項２６に記載の半導体装置のチップＩＤ付与方法。
【請求項３４】
前記第１演算コードを生成する段階は、
前記第１リペア情報によって前記第１演算コードが前記初期コードより小さな値になるように合算コードを生成する段階と、及び
前記初期コード及び前記合算コードを合算して前記第１演算コードを生成する段階を含むことを特徴とする、請求項３３に記載の半導体チップＩＤ付与方法。
【請求項３５】
前記第２演算コードを生成する段階は、
前記第２リペア情報によって前記第２演算コードが前記第１演算コードより小さな値になるように合算コードを生成する段階と、及び
前記第１演算コード及び前記合算コードを合算して前記第２演算コードを生成する段階を含むことを特徴とする、請求項３３に記載の半導体チップＩＤ付与方法。
【請求項３６】
前記第１所定コードで選択された前記第１チップＩＤは前記第２演算コードで選択された前記第２チップＩＤより小さな値を有することを特徴とする、請求項３３に記載の半導体装置のチップＩＤ付与方法。
【請求項３７】
前記第２所定コードで選択された前記第２チップＩＤは前記第１演算コードで選択された前記第１チップＩＤより小さな値を有することを特徴とする、請求項３３に記載の半導体装置のチップＩＤ付与方法。
【請求項３８】
前記第１所定コード及び前記第２所定コードのうち大きい値は前記第１演算コード及び前記第２演算コードのうち小さな値に比較して小さいとかまたは同じであることを特徴とする、請求項３３に記載の半導体装置のチップＩＤ付与方法。
【請求項３９】
前記第１チップＩＤ及び前記第２チップＩＤは互いに異なる値を有することを特徴とする、請求項２６に記載の半導体装置のチップＩＤ付与方法。
【請求項４０】
前記第１チップ及び前記第２チップに第１及び第２リペア情報を記録する段階は前記半導体装置が含む電気的フューズを通して記録することを特徴とする、請求項２６に記載の半導体装置のチップＩＤ付与方法。
【請求項４１】
前記各チップはＴＳＶ方式で連結したことを特徴とする、請求項２６に記載の半導体装置のチップＩＤ付与方法。
【請求項４２】
前記第１チップ及び前記第２チップに各々第１及び第２リペア情報を記録する段階を追加で含むことを特徴とする、請求項２６に記載の半導体装置のチップＩＤ付与方法。
【請求項４３】
複数個のチップを含む半導体装置において、
各チップにチップＩＤを付与する段階と、
前記各チップの正常及び不良の可否を判断する段階と、
前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階と、及び
前記正常チップ及び前記不良チップのチップＩＤを置換する段階を含むことを特徴とする、半導体装置の設定方法。
【請求項４４】
前記チップＩＤを置換する段階は前記不良チップが前記正常チップよりさらに大きい値のチップＩＤを有することができるように置換することを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項４５】
前記チップＩＤを置換する段階は
各チップが演算コードを直列構成で入力を受ける段階と、
各チップが前記リペア情報によって前記演算コードに対して所定の演算を行う段階と、
各チップが前記演算コードを直列構成で出力する段階と、及び
各チップが前記リペア情報によって前記演算コードまたは所定コードを各チップの前記チップＩＤにする段階を含むことを特徴とする、請求項４４に記載の半導体装置の設定方法。
【請求項４６】
前記演算コードに対して所定の演算を行う段階は前記リペア情報によって前記演算コードを増加させる動作を行うことを特徴とする、請求項４５に記載の半導体装置の設定方法。
【請求項４７】
前記所定コードで選択された前記チップＩＤは前記演算コードで選択された前記チップＩＤより大きい値を有することを特徴とする、請求項４６に記載の半導体装置の設定方法。
【請求項４８】
前記所定コードは前記演算コードに比較して大きいとかまたは同じであることを特徴とする、請求項４６に記載の半導体装置の設定方法。
【請求項４９】
前記チップＩＤを置換する段階は前記不良チップが前記正常チップよりさらに小さな値のチップＩＤを有することができるように置換することを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項５０】
前記チップＩＤを置換する段階は
各チップが演算コードを直列構成で入力を受ける段階と、
各チップが前記リペア情報によって前記演算コードに対して所定の演算を行う段階と、
各チップが前記演算コードを直列構成で出力する段階と、及び
各チップが前記リペア情報によって前記演算コードまたは所定コードを各チップの前記チップＩＤにする段階を含むことを特徴とする、請求項４９に記載の半導体装置の設定方法。
【請求項５１】
前記演算コードに対して所定の演算を行う段階は前記リペア情報によって前記演算コードを減少させる動作を行うことを特徴とする、請求項５０に記載の半導体装置の設定方法。
【請求項５２】
前記所定コードで選択された前記チップＩＤは前記演算コードで選択された前記チップＩＤより小さな値を有することを特徴とする、請求項５１に記載の半導体装置の設定方法。
【請求項５３】
前記所定コードは前記演算コードに比較して小さいとかまたは同じであることを特徴とする、請求項５１に記載の半導体装置の設定方法。
【請求項５４】
前記各チップのチップＩＤは互いに異なる値を有することを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項５５】
前記各チップにリペア情報を記録する段階は前記各チップが具備する電気的フューズを利用することを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項５６】
前記各チップは直列で連結され、
前記各チップにチップＩＤを付与する段階は前記各チップのチップＩＤが順次的に増加するように前記チップＩＤを付与することを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項５７】
前記各チップは直列で連結され、
前記各チップにチップＩＤを付与する段階は前記各チップのチップＩＤが順次的に減少するように前記チップＩＤを付与することを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項５８】
前記各チップはＴＳＶ方式で連結したことを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項５９】
リペア信号により演算コードに対して所定の演算を行う演算部と、
前記リペア信号によって前記演算コードまたは所定コードをチップＩＤとして選択するチップＩＤ選択部を含むチップＩＤ付与回路を含むことを特徴とする、半導体装置。
【請求項６０】
前記演算部は前記リペア信号によって合算コードを生成する合算コード生成部と、及び
前記演算コードに前記合算コードを合算する合算部を含むことを特徴とする、請求項５９に記載の半導体装置。
【請求項６１】
前記リペア信号は電気的フューズとして記録されたことを特徴とする、請求項５９に記載の半導体装置。
【請求項６２】
前記所定の演算は前記演算コードに対する増加演算であることを特徴とする、請求項５９に記載の半導体装置。
【請求項６３】
前記所定の演算は前記演算コードに１を足す演算であることを特徴とする、請求項６２に記載の半導体装置。
【請求項６４】
前記所定コードは前記演算コードより大きい値を有することを特徴とする、請求項６２に記載の半導体装置。
【請求項６５】
前記所定の演算は前記演算コードに対する減少演算であることを特徴とする、請求項５９に記載の半導体装置。
【請求項１】
第１チップ及び第２チップを含む半導体装置において、
前記第１チップに設けられ、第１リペア信号により初期コードに所定の演算を行って第１演算コードを生成する第１演算部と、
前記第２チップに設けられ、第２リペア信号により前記第１演算コードに前記所定の演算を行って第２演算コードを生成する第２演算部を含むことを特徴とする、半導体装置。
【請求項２】
前記所定の演算はコード値を増加させる演算であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記所定の演算はコード値を減少させる演算であることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記第１演算部は前記第１リペア信号によって合算コードを生成する合算コード生成部と、
前記初期コード及び前記合算コードを合算して第１演算コードを生成する合算部を含むことを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記第２演算部は前記第２リペア信号によって合算コードを生成する合算コード生成部と、及び
前記第１演算コード及び前記合算コードを合算して第２演算コードを生成する合算部を含むことを特徴とする、請求項１に記載の半導体装置。
【請求項６】
前記第１チップに設けられ前記第１リペア信号により前記第１演算コードまたは第１所定コードを第１チップＩＤとして選択する第１チップＩＤ選択部と、及び
前記第２チップに設けられ前記第２リペア信号により前記第２演算コードまたは第２所定コードを第２チップＩＤとして選択する第２チップＩＤ選択部をさらに含むことを特徴とする、請求項１に記載の半導体装置。
【請求項７】
前記所定の演算はコード値を増加させる演算であり、
前記第１所定コードで選択された前記第１チップＩＤは前記第２演算コードで選択された前記第２チップＩＤより大きい値を有することを特徴とする、請求項６に記載の半導体装置。
【請求項８】
前記所定の演算はコード値を増加させる演算であり、
前記第２所定コードで選択された前記第２チップＩＤは前記第１演算コードで選択された前記第１チップＩＤより大きい値を有することを特徴とする、請求項６に記載の半導体装置。
【請求項９】
前記所定の演算はコード値を増加させる演算であり、
前記第１所定コード及び前記第２所定コードのうち小さな値は前記第１演算コード及び前記第２演算コードのうち大きい値に比較して大きいとかまたは同じであることを特徴とする、請求項６に記載の半導体装置。
【請求項１０】
前記所定の演算はコード値を減少させる演算であり、
前記第１所定コードで選択された前記第１チップＩＤは前記第２演算コードで選択された前記第２チップＩＤより小さな値を有することを特徴とする、請求項６に記載の半導体装置。
【請求項１１】
前記所定の演算はコード値を減少させる演算であり、
前記第２所定コードで選択された前記第２チップＩＤは前記第１演算コードで選択された前記第１チップＩＤより小さな値を有することを特徴とする、請求項６に記載の半導体装置。
【請求項１２】
前記所定の演算はコード値を減少させる演算であり、
前記第１所定コード及び前記第２所定コードのうち大きい値は前記第１演算コード及び前記第２演算コードのうち小さな値に比較して小さいとかまたは同じであることを特徴とする、請求項６に記載の半導体装置。
【請求項１３】
前記第１リペア信号及び前記第２リペア信号は電気的フューズとして記録された信号であることを特徴とする、請求項１に記載の半導体装置。
【請求項１４】
前記各チップはＴＳＶ方式で連結したことを特徴とする、請求項１に記載の半導体装置。
【請求項１５】
第１チップ及び第２チップを含む半導体装置において、
前記第１チップは初期コードを受信して第１演算コードを生成し、
前記第２チップは前記第１演算コードを受信して第２演算コードを生成し、
前記第１チップに設けられ、第１リペア信号により前記第１演算コードまたは第１所定コードを前記第１チップＩＤとして選択する第１チップＩＤ選択部と、及び
前記第２チップに設けられ、第２リペア信号により前記第２演算コードまたは第２所定コードを前記第２チップＩＤとして選択する第２チップＩＤ選択部を含むことを特徴とする、半導体装置。
【請求項１６】
前記第１チップＩＤ及び前記第２チップＩＤは互いに異なる値を有することを特徴とする、請求項１５に記載の半導体装置。
【請求項１７】
前記第１チップに設けられ、前記第１リペア信号により前記初期コードに所定の演算を行って前記第１演算コードを生成する第１演算部と、
前記第２チップに設けられ、前記第２リペア信号により前記第１演算コードに前記所定の演算を行って前記第２演算コードを生成する第２演算部をさらに含むことを特徴とする、請求項１５に記載の半導体装置。
【請求項１８】
前記所定の演算はコード値を増加させる演算であり、
前記第１所定コードで選択された前記第１チップＩＤは前記第２演算コードで選択された前記第２チップＩＤより大きい値を有することを特徴とする、請求項１７に記載の半導体装置。
【請求項１９】
前記所定の演算はコード値を減少させる演算であり、
前記第１所定コードで選択された前記第１チップＩＤは前記第２演算コードで選択された前記第２チップＩＤより小さな値を有することを特徴とする、請求項１７に記載の半導体装置。
【請求項２０】
前記所定の演算はコード値を増加させる演算であり、
前記第２所定コードで選択された前記第２チップＩＤは前記第１演算コードで選択された前記第１チップＩＤより大きい値を有することを特徴とする、請求項１７に記載の半導体装置。
【請求項２１】
前記所定の演算はコード値を減少させる演算であり、
前記第２所定コードで選択された前記第２チップＩＤは前記第１演算コードで選択された前記第１チップＩＤより小さな値を有することを特徴とする、請求項１７に記載の半導体装置。
【請求項２２】
前記所定の演算はコード値を増加させる演算であり、
前記第１所定コード及び前記第２所定コードのうち小さな値は前記第１演算コード及び前記第２演算コードのうち大きい値に比較して大きいとかまたは同じであることを特徴とする、請求項１７に記載の半導体装置。
【請求項２３】
前記所定の演算はコード値を減少させる演算であり、
前記第１所定コード及び前記第２所定コードのうち大きい値は前記第１演算コード及び前記第２演算コードのうち小さな値に比較して小さいとかまたは同じであることを特徴とする、請求項１７に記載の半導体装置。
【請求項２４】
前記第１リペア信号及び前記第２リペア信号は電気的フューズとして記録された信号であることを特徴とする、請求項１５に記載の半導体装置。
【請求項２５】
前記各チップはＴＳＶ方式で連結したことを特徴とする、請求項１５に記載の半導体装置。
【請求項２６】
第１チップ及び第２チップを含む半導体装置において、
前記第１チップに初期コードを入力する段階と、
前記第１チップで第１リペア情報によって前記初期コードに対する所定の演算を行って第１演算コードを生成する段階と、
前記第１リペア情報によって前記第１演算コードまたは第１所定コードを前記第１チップのチップＩＤとして付与する段階と、
前記第２チップで第２リペア情報によって前記第１演算コードに対する前記所定の演算を行って第２演算コードを生成する段階と、及び
前記第２リペア情報によって前記第２演算コードまたは第２所定コードを前記第２チップのチップＩＤとして付与する段階を含むことを特徴とする、半導体装置のチップＩＤ付与方法。
【請求項２７】
前記所定の演算はコード値を増加させる演算であることを特徴とする、請求項２６に記載の半導体装置のチップＩＤ付与方法。
【請求項２８】
前記第１演算コードを生成する段階は、
前記第１リペア情報によって前記第１演算コードが前記初期コードより大きい値になるように合算コードを生成する段階と、及び
前記初期コード及び前記合算コードを合算して前記第１演算コードを生成する段階を含むことを特徴とする、請求項２７に記載の半導体チップＩＤ付与方法。
【請求項２９】
前記第２演算コードを生成する段階は、
前記第２リペア情報によって前記第２演算コードが前記第１演算コードより大きい値になるように合算コードを生成する段階と、及び
前記第１演算コード及び前記合算コードを合算して前記第２演算コードを生成する段階を含むことを特徴とする、請求項２７に記載の半導体チップＩＤ付与方法。
【請求項３０】
前記第１所定コードで選択された前記第１チップＩＤは前記第２演算コードで選択された前記第２チップＩＤより大きい値を有することを特徴とする、請求項２７に記載の半導体装置のチップＩＤ付与方法。
【請求項３１】
前記第２所定コードで選択された前記第２チップＩＤは前記第１演算コードで選択された前記第１チップＩＤより大きい値を有することを特徴とする、請求項２７に記載の半導体装置のチップＩＤ付与方法。
【請求項３２】
前記第１所定コード及び前記第２所定コードのうち小さな値は前記第１演算コード及び前記第２演算コードのうち大きい値に比較して大きいとかまたは同じであることを特徴とする、請求項２７に記載の半導体装置のチップＩＤ付与方法。
【請求項３３】
前記所定の演算はコード値を減少させる演算であることを特徴とする、請求項２６に記載の半導体装置のチップＩＤ付与方法。
【請求項３４】
前記第１演算コードを生成する段階は、
前記第１リペア情報によって前記第１演算コードが前記初期コードより小さな値になるように合算コードを生成する段階と、及び
前記初期コード及び前記合算コードを合算して前記第１演算コードを生成する段階を含むことを特徴とする、請求項３３に記載の半導体チップＩＤ付与方法。
【請求項３５】
前記第２演算コードを生成する段階は、
前記第２リペア情報によって前記第２演算コードが前記第１演算コードより小さな値になるように合算コードを生成する段階と、及び
前記第１演算コード及び前記合算コードを合算して前記第２演算コードを生成する段階を含むことを特徴とする、請求項３３に記載の半導体チップＩＤ付与方法。
【請求項３６】
前記第１所定コードで選択された前記第１チップＩＤは前記第２演算コードで選択された前記第２チップＩＤより小さな値を有することを特徴とする、請求項３３に記載の半導体装置のチップＩＤ付与方法。
【請求項３７】
前記第２所定コードで選択された前記第２チップＩＤは前記第１演算コードで選択された前記第１チップＩＤより小さな値を有することを特徴とする、請求項３３に記載の半導体装置のチップＩＤ付与方法。
【請求項３８】
前記第１所定コード及び前記第２所定コードのうち大きい値は前記第１演算コード及び前記第２演算コードのうち小さな値に比較して小さいとかまたは同じであることを特徴とする、請求項３３に記載の半導体装置のチップＩＤ付与方法。
【請求項３９】
前記第１チップＩＤ及び前記第２チップＩＤは互いに異なる値を有することを特徴とする、請求項２６に記載の半導体装置のチップＩＤ付与方法。
【請求項４０】
前記第１チップ及び前記第２チップに第１及び第２リペア情報を記録する段階は前記半導体装置が含む電気的フューズを通して記録することを特徴とする、請求項２６に記載の半導体装置のチップＩＤ付与方法。
【請求項４１】
前記各チップはＴＳＶ方式で連結したことを特徴とする、請求項２６に記載の半導体装置のチップＩＤ付与方法。
【請求項４２】
前記第１チップ及び前記第２チップに各々第１及び第２リペア情報を記録する段階を追加で含むことを特徴とする、請求項２６に記載の半導体装置のチップＩＤ付与方法。
【請求項４３】
複数個のチップを含む半導体装置において、
各チップにチップＩＤを付与する段階と、
前記各チップの正常及び不良の可否を判断する段階と、
前記各チップの正常及び不良の可否によって各チップにリペア情報を記録する段階と、及び
前記正常チップ及び前記不良チップのチップＩＤを置換する段階を含むことを特徴とする、半導体装置の設定方法。
【請求項４４】
前記チップＩＤを置換する段階は前記不良チップが前記正常チップよりさらに大きい値のチップＩＤを有することができるように置換することを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項４５】
前記チップＩＤを置換する段階は
各チップが演算コードを直列構成で入力を受ける段階と、
各チップが前記リペア情報によって前記演算コードに対して所定の演算を行う段階と、
各チップが前記演算コードを直列構成で出力する段階と、及び
各チップが前記リペア情報によって前記演算コードまたは所定コードを各チップの前記チップＩＤにする段階を含むことを特徴とする、請求項４４に記載の半導体装置の設定方法。
【請求項４６】
前記演算コードに対して所定の演算を行う段階は前記リペア情報によって前記演算コードを増加させる動作を行うことを特徴とする、請求項４５に記載の半導体装置の設定方法。
【請求項４７】
前記所定コードで選択された前記チップＩＤは前記演算コードで選択された前記チップＩＤより大きい値を有することを特徴とする、請求項４６に記載の半導体装置の設定方法。
【請求項４８】
前記所定コードは前記演算コードに比較して大きいとかまたは同じであることを特徴とする、請求項４６に記載の半導体装置の設定方法。
【請求項４９】
前記チップＩＤを置換する段階は前記不良チップが前記正常チップよりさらに小さな値のチップＩＤを有することができるように置換することを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項５０】
前記チップＩＤを置換する段階は
各チップが演算コードを直列構成で入力を受ける段階と、
各チップが前記リペア情報によって前記演算コードに対して所定の演算を行う段階と、
各チップが前記演算コードを直列構成で出力する段階と、及び
各チップが前記リペア情報によって前記演算コードまたは所定コードを各チップの前記チップＩＤにする段階を含むことを特徴とする、請求項４９に記載の半導体装置の設定方法。
【請求項５１】
前記演算コードに対して所定の演算を行う段階は前記リペア情報によって前記演算コードを減少させる動作を行うことを特徴とする、請求項５０に記載の半導体装置の設定方法。
【請求項５２】
前記所定コードで選択された前記チップＩＤは前記演算コードで選択された前記チップＩＤより小さな値を有することを特徴とする、請求項５１に記載の半導体装置の設定方法。
【請求項５３】
前記所定コードは前記演算コードに比較して小さいとかまたは同じであることを特徴とする、請求項５１に記載の半導体装置の設定方法。
【請求項５４】
前記各チップのチップＩＤは互いに異なる値を有することを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項５５】
前記各チップにリペア情報を記録する段階は前記各チップが具備する電気的フューズを利用することを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項５６】
前記各チップは直列で連結され、
前記各チップにチップＩＤを付与する段階は前記各チップのチップＩＤが順次的に増加するように前記チップＩＤを付与することを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項５７】
前記各チップは直列で連結され、
前記各チップにチップＩＤを付与する段階は前記各チップのチップＩＤが順次的に減少するように前記チップＩＤを付与することを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項５８】
前記各チップはＴＳＶ方式で連結したことを特徴とする、請求項４３に記載の半導体装置の設定方法。
【請求項５９】
リペア信号により演算コードに対して所定の演算を行う演算部と、
前記リペア信号によって前記演算コードまたは所定コードをチップＩＤとして選択するチップＩＤ選択部を含むチップＩＤ付与回路を含むことを特徴とする、半導体装置。
【請求項６０】
前記演算部は前記リペア信号によって合算コードを生成する合算コード生成部と、及び
前記演算コードに前記合算コードを合算する合算部を含むことを特徴とする、請求項５９に記載の半導体装置。
【請求項６１】
前記リペア信号は電気的フューズとして記録されたことを特徴とする、請求項５９に記載の半導体装置。
【請求項６２】
前記所定の演算は前記演算コードに対する増加演算であることを特徴とする、請求項５９に記載の半導体装置。
【請求項６３】
前記所定の演算は前記演算コードに１を足す演算であることを特徴とする、請求項６２に記載の半導体装置。
【請求項６４】
前記所定コードは前記演算コードより大きい値を有することを特徴とする、請求項６２に記載の半導体装置。
【請求項６５】
前記所定の演算は前記演算コードに対する減少演算であることを特徴とする、請求項５９に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−１５０７８５（Ｐ２０１２−１５０７８５Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−２０９１１３（Ｐ２０１１−２０９１１３）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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