半導体装置および電子機器
【課題】閾値ばらつきが大きなトランジスタを用いても正確に比較動作ができる半導体装置およびこれを備えた電子機器を提供する。
【解決手段】トランジスタ104,105を用いて入力信号VIN1,VIN2を比較する。昇圧回路100は、トランジスタ104の第1入出力端子に接続された第1入力端子CIN1と、トランジスタ105の第1入出力端子に接続された第2入力端子CIN2と、トランジスタ104のゲート端子に接続された第1出力端子COUT1と、トランジスタ105のゲート端子に接続された第2出力端子COUT2に接続とを有して、トランジスタ105のゲート端子の電圧を昇圧または降圧する。
【解決手段】トランジスタ104,105を用いて入力信号VIN1,VIN2を比較する。昇圧回路100は、トランジスタ104の第1入出力端子に接続された第1入力端子CIN1と、トランジスタ105の第1入出力端子に接続された第2入力端子CIN2と、トランジスタ104のゲート端子に接続された第1出力端子COUT1と、トランジスタ105のゲート端子に接続された第2出力端子COUT2に接続とを有して、トランジスタ105のゲート端子の電圧を昇圧または降圧する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置および電子機器に関する。
【背景技術】
【0002】
近年、液晶パネルなどに、ガラス基板上に形成された複数のトランジスタを有する半導体回路が搭載されている。将来は、プラスチックス基板またはフレキシブル基板を用いて半導体回路が量産化されると考えられる。
【0003】
このようなガラス基板またはプラスチックス基板上に形成されたトランジスタは、シリコン基板上に形成されたトランジスタと比べ、閾値のばらつきが大きく、製品の歩留まりを下げるという問題が生じる。
【0004】
特に、メモリの読み出し回路や、センサからのアナログ入力信号をデジタル値に変換する回路などに多く用いられているカレントミラー型比較器においては、比較すべき信号を2個のトランジスタの各々のゲートに入力し、それらのトランジスタに流れる電流の大小、より正確には、ゲート電圧と閾値との差の大小で、判定を行っているため、これらのトランジスタ間で、閾値にばらつきがあると、比較器としての精度が不足し、回路が誤った動作をすることになる。
【0005】
例えば、上記ガラス基板上に作成した5V系のトランジスタにおいては、閾値が1.1V±0.7V(シリコン基板では、0.6V±0.05V)ものばらつきがあるため、従来のシリコン基板で用いられているカレントミラー型比較器を用いたのでは、正常な動作は期待できない。
【0006】
従来のこのようなトランジスタの閾値ばらつきに対しては、チップ毎のばらつきは、基板電圧を調整することで為されていた(例えば非特許文献1参照)が、シリコン基板の場合、同一チップ内の隣接トランジスタにおいては、閾値ばらつきが0.05V以下に抑えられるため、特に問題視されることがなかった。
【非特許文献1】Kobayashi,T. and Sakurai,T., “Self-Adjusting Threshold-Voltage Scheme (SATS) for Low-Voltage High-Speed Operation.”Proc.IEEE 1994 CICC,pp.271-274,May 1994
【発明の開示】
【発明が解決しようとする課題】
【0007】
そこで、本発明の課題は、閾値ばらつきが大きなトランジスタを用いても正確に比較動作ができる半導体装置およびこれを備えた電子機器を提供することにある。
【課題を解決するための手段】
【0008】
上記課題を解決するため、本発明の半導体装置は、
第1の電流源と、
上記第1の電流源に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第1のトランジスタと、
上記第1の電流源に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第2のトランジスタと、
上記第1のトランジスタの第2入出力端子に接続された第1入出力端子と、第2入出力端子と、第1の入力信号を受けるゲート端子とを有する第3のトランジスタと、
上記第2のトランジスタの第2入出力端子に接続された第1入出力端子と、第2入出力端子と、第2の入力信号を受けるゲート端子とを有する第4のトランジスタと、
上記第3のトランジスタおよび上記第4のトランジスタの第2入出力端子に接続された第2の電流源と、
上記第3のトランジスタの第1入出力端子に接続された第1入力端子と、上記第4のトランジスタの第1入出力端子に接続された第2入力端子と、上記第3のトランジスタのゲート端子に接続された第1出力端子と、上記第4のトランジスタのゲート端子に接続された第2出力端子とを有する電圧補正回路と
を備え、
上記電圧補正回路は、上記第4のトランジスタのゲート端子の電圧を昇圧または降圧することを特徴としている。
【0009】
上記構成の半導体装置によれば、上記第1,第2の入力信号が比較すべき信号として第3,第4のトランジスタのゲート端子に入力される。ここで、上記第3,第4のトランジスタが例えばガラス基板上に形成されて、第3のトランジスタの閾値電圧と第4のトランジスタの閾値電圧との差が大きくても、電圧補正回路によって第4のトランジスタのゲート端子の電圧を昇圧または降圧することにより、第1,第2の入力信号の電圧の大小を正確に判定することができる。
【0010】
一実施形態の半導体装置は、
上記第3のトランジスタおよび上記第4のトランジスタの第2入出力端子に接続された第1の電圧源を備える。
【0011】
上記実施形態の半導体装置によれば、上記第1の電圧源は第3のトランジスタおよび第4のトランジスタの第2入出力端子に接続されているので、第3のトランジスタおよび第4のトランジスタの閾値を測定する時間を短くすることができる。
【0012】
また、上記第1の電圧源と第2の電流源とを別々に設ければ、第1の電圧源と第2の電流源とのそれぞれの最適化が容易となる。
【0013】
なお、上記第3のトランジスタおよび第4のトランジスタのサイズを小さくすると、第3のトランジスタおよび第4のトランジスタの感度が上がる。これに対して、上記第1の電圧源がトランジスタを含む場合、そのトランジスタのサイズを大きくしていけば、第3のトランジスタおよび第4のトランジスタの閾値を測定する時間が短くなる。
【0014】
一実施形態の半導体装置は、
上記第3のトランジスタのゲート端子に接続された第2の電圧源と、
上記第4のトランジスタのゲート端子に接続された第3の電圧源と
を備える。
【0015】
上記実施形態の半導体装置によれば、上記第2の電圧源が第3のトランジスタのゲート端子に接続されているので、そのゲート端子に与える電圧の切り替えが容易になる。
【0016】
また、上記第3の電圧源が第4のトランジスタのゲート端子に接続されているので、そのゲート端子に与える電圧の切り替えが容易になる。
【0017】
一実施形態の半導体装置は、
上記第3のトランジスタのゲート端子に接続された第1入出力端子と、上記第3のトランジスタの第2入出力端子に接続された第2入出力端子と、ゲート端子とを有する第5のトランジスタと、
上記第4のトランジスタのゲート端子に接続された第1入出力端子と、上記第4のトランジスタの第2入出力端子に接続された第2入出力端子と、ゲート端子とを有する第6のトランジスタと
を備える。
【0018】
上記実施形態の半導体装置によれば、上記第5のトランジスタおよび第6のトランジスタを備えるので、第3のトランジスタおよび第4のトランジスタの飽和領域の閾値を測定する回路を簡素化できる。
【0019】
一実施形態の半導体装置では、
上記電圧補正回路は、
上記第1入力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第8のトランジスタと、
上記第2入力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第9のトランジスタと、
一端が上記第8のトランジスタの第2入出力端子に接続された第1のキャパシタと、
一端が上記第9のトランジスタの第2入出力端子に接続された第2のキャパシタと、
一端が上記第1出力端子に接続された第3のキャパシタと、
一端が上記第2出力端子に接続された第4のキャパシタと、
上記第1のキャパシタの一端に接続された第1入出力端子と、上記第4のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第10のトランジスタと、
上記第1のキャパシタの他端に接続された第1入出力端子と、上記第2のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第11のトランジスタと、
上記第2のキャパシタの一端に接続された第4の電圧源と、
上記第4のキャパシタの他端に接続された第5の電圧源と、
上記第1のキャパシタおよび第2のキャパシタの他端に接続された第6の電圧源と
を含む。
【0020】
上記実施形態の半導体装置によれば、上記電圧補正回路は、第8のトランジスタ、第9のトランジスタ、第1のキャパシタ、第2のキャパシタ、第3のキャパシタ、第4のキャパシタ、第10のトランジスタ、第11のトランジスタ、第4の電圧源、第5の電圧源および第6の電圧源を含むので、安定動作を実現できる。
【0021】
一実施形態の半導体装置では、
上記電圧補正回路は、
上記第1のキャパシタの他端に接続された第1入出力端子と、上記第3のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第12のトランジスタと、
上記第2のキャパシタの他端に接続された第1入出力端子と、上記第10のトランジスタの第1入出力端子に接続された第2入出力端子と、ゲート端子とを有する第13のトランジスタと
を含む。
【0022】
上記実施形態の半導体装置によれば、上記電圧補正回路が第12のトランジスタおよび第13のトランジスタを含むので、電圧補正回路の寄生容量の対称性を保つことができて、電圧補正回路の厳密な動作を実現できる。
【0023】
一実施形態の半導体装置は、
上記第1のキャパシタの一端に接続された第7の電圧源を備える。
【0024】
上記実施形態の半導体装置によれば、上記第7の電圧源が第1のキャパシタの一端に接続されているので、回路全体の寄生容量の対称性を保つことができる。
【0025】
一実施形態の半導体装置は、
上記第3のキャパシタの他端に接続された第8の電圧源を備える。
【0026】
上記実施形態の半導体装置によれば、上記第8の電圧源が第3のキャパシタの他端に接続されているので、回路全体の寄生容量の対称性を保つことができる。
【0027】
一実施形態の半導体装置は、
上記第2のキャパシタの一端に接続された第1入出力端子と、上記第3のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第14のトランジスタを備える。
【0028】
上記実施形態の半導体装置によれば、上記第14のトランジスタの第1入出力端子が第1のキャパシタの他端に接続され、第14のトランジスタの第2入出力端子が第3のキャパシタの他端に接続されているので、回路全体の寄生容量の対称性を保つことができる。
【0029】
一実施形態の半導体装置では、
上記第1のトランジスタと上記第2のトランジスタがカレントミラー回路を構成している。
【0030】
上記実施形態の半導体装置によれば、上記第1のトランジスタと第2のトランジスタとがカレントミラー回路を構成しているので、回路全体の寄生容量の対称性を保つことができる。
【0031】
本発明の電子機器は、本発明の半導体装置を備えることを特徴としている。
【0032】
上記構成の電子機器によれば、上記半導体装置を備えるので、例えばガラス基板などを用いても製造歩留まりが低下するのを防ぐことができ、低コスト化、高機能化、高信頼性化を達成することができる。
【発明の効果】
【0033】
本発明の半導体装置は、電圧補正回路が第4のトランジスタのゲート端子の電圧を昇圧または降圧するので、第3のトランジスタの閾値電圧と第4のトランジスタの閾値電圧の差が大きくても、第1,第2の入力信号の電圧の大小を正確に判定することができる。
【0034】
本発明の電子機器は、上記半導体装置を備えるので、例えばガラス基板などを用いても製造歩留まりが低下するのを防ぐことができ、低コスト化、高機能化、高信頼性化を達成することができる。
【発明を実施するための最良の形態】
【0035】
以下、本発明の半導体装置および電子機器を図示の実施の形態により詳細に説明する。
【0036】
(第1実施形態)
図1は本発明の第1実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【0037】
上記カレントミラー型比較器は、電圧補正回路の一例としての昇圧回路100と、第1の電流源の一例としてのトランジスタ101と、第1のトランジスタの一例としてのトランジスタ102と、第2のトランジスタの一例としてのトランジスタ103と、第3のトランジスタの一例としてのトランジスタ104と、第4のトランジスタの一例としてのトランジスタ105と、第2の電流源の一例としてのトランジスタ106とを備えている。
【0038】
上記トランジスタ101は、第1入出力端子、第2入出力端子およびゲート端子を有する。このゲート端子は信号SAPを受ける。
【0039】
上記トランジスタ102は、トランジスタ101の第1入出力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。
【0040】
上記トランジスタ103は、トランジスタ101の第1入出力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子は、トランジスタ102のゲート端子に接続され、かつ、ノードOUT#を介して第2入出力端子に接続されている。これにより、上記トランジスタ102とトランジスタ103とはカレントミラーを行える。つまり、上記トランジスタ102とトランジスタ103とがカレントミラー回路を構成している。
【0041】
上記トランジスタ104はトランジスタ102に直列に接続されている。より詳しくは、上記トランジスタ104は、トランジスタ102の第2入出力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子は、トランジスタ107を介して、比較すべき入力信号VIN1を受ける。なお、上記入力信号VIN1は第1の入力信号の一例である。
【0042】
上記トランジスタ107は、入力信号VIN1を受ける第1入出力端子と、トランジスタ104のゲート端子に接続された第2入出力端子と、タイミング信号φ7を受けるゲート端子とを有している。
【0043】
上記トランジスタ105はトランジスタ103に直列に接続されている。より詳しくは、上記トランジスタ105は、トランジスタ103の第2入出力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子は、トランジスタ108を介して、比較すべき入力信号VIN2を受ける。また、上記トランジスタ105の第1入出力端子とトランジスタ103の第2入出力端子との間にはノードOUTを設けている。なお、上記入力信号VIN2は第2の入力信号の一例である。
【0044】
上記トランジスタ108は、入力信号VIN2を受ける第1入出力端子と、トランジスタ105のゲート端子に接続された第2入出力端子と、タイミング信号φ7を受けるゲート端子とを有している。
【0045】
上記トランジスタ106は、トランジスタ104およびトランジスタ105の第2入出力端子に接続された第1入出力端子と、電源VCCに接続された第2入出力端子と、ゲート端子とを有する。このゲート端子は信号SANを受ける。
【0046】
上記昇圧回路100は、トランジスタ104の第1入出力端子に接続された第1入力端子CIN1と、トランジスタ105の第1入出力端子に接続された第2入力端子CIN2と、トランジスタ104のゲート端子に接続された第1出力端子COUT1と、トランジスタ105のゲート端子に接続された第2出力端子COUT2とを有する。
【0047】
通常、比較動作を行うカレントミラー型比較器は図12に示す回路構成を取る。これから明らかなように、図1のカレントミラー型比較器は、昇圧回路100を備える点が図12のカレントミラー型比較器と異なっている。
【0048】
なお、図1において、上記トランジスタ101,102,103の全てをPチャネル型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)とし、トランジスタ101,102,103以外のトランジスタの全てをNチャネル型MOSFETとしているが、これは一般的によく用いられる例であり、特にこれに限定されるものではない。
【0049】
図2は上記昇圧回路100の概略回路図である。
【0050】
上記昇圧回路100は、第8のトランジスタの一例としてのトランジスタ205と、第9のトランジスタの一例としてのトランジスタ206と、第10のトランジスタの一例としてのトランジスタ215と、第11のトランジスタの一例としてのトランジスタ209と、第12のトランジスタの一例としてのトランジスタ210と、第13のトランジスタの一例としてのトランジスタ211と、第14のトランジスタの一例としてのトランジスタ214と、第1のキャパシタの一例としてのキャパシタ207と、第2のキャパシタの一例としてのキャパシタ208と、第3のキャパシタの一例としてのキャパシタ212と、第4のキャパシタの一例としてのキャパシタ213と、第4の電圧源の一例としてのトランジスタ202と、第5の電圧源の一例としてのトランジスタ217と、第6の電圧源の一例としてのトランジスタ203と、第6の電圧源の一例としてのトランジスタ204と、第7の電圧源の一例としてのトランジスタ201と、第8の電圧源の一例としてのトランジスタ216とを含んでいる。
【0051】
上記トランジスタ201は、キャパシタ207の一端に接続された第1入出力端子と、電源VPRE1(電圧が例えば電源VCCの電圧の半分のもの)に接続された第2入出力端子と、ゲート端子とを有している。このゲート端子は接地されている。
【0052】
上記トランジスタ202は、キャパシタ208の一端に接続された第1入出力端子と、電源VPRE1に接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ8を受ける。
【0053】
上記トランジスタ203は、キャパシタ207の他端に接続された第1入出力端子と、電源VPRE2(電圧が例えば電源VCCの電圧の半分のもの)に接続された第2入出力端子と、ゲート端子とを有している。このゲート端子はタイミング信号φ1を受ける。
【0054】
上記トランジスタ204は、キャパシタ208の他端に接続された第1入出力端子と、電源VPRE2に接続された第2入出力端子と、ゲート端子とを有している。このゲート端子はタイミング信号φ1を受ける。
【0055】
上記トランジスタ205は、第1入力端子CIN1に接続された第1入出力端子と、キャパシタ207の一端が接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ1を受ける。
【0056】
上記トランジスタ206は、第2入力端子CIN2に接続された第1入出力端子と、キャパシタ208の一端が接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ1を受ける。
【0057】
上記トランジスタ209は、キャパシタ207の他端に接続された第1入出力端子と、キャパシタ208の他端に接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ6を受ける。
【0058】
上記トランジスタ210は、キャパシタ207の他端に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ4を受ける。
【0059】
上記トランジスタ211は、キャパシタ208の他端に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ5を受ける。
【0060】
上記トランジスタ214は、キャパシタ208の一端に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子は接地されている。また、上記トランジスタ214の第1入出力端子はキャパシタ207の他端にも接続されている。
【0061】
上記トランジスタ215は、キャパシタ207の一端に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ9を受ける。また、上記トランジスタ215の第1入出力端子はトランジスタ211の第2入出力端子にも接続されている。
【0062】
上記キャパシタ212は、一端が第1出力端子COUT1に接続されていると共に、他端がトランジスタ214の第2入出力端子に接続されている。また、上記キャパシタ212の他端にはトランジスタ216の第1入出力端子が接続されている。
【0063】
上記キャパシタ213は、一端が第2出力端子COUT2に接続されていると共に、他端がトランジスタ215の第2入出力端子に接続されている。また、上記キャパシタ213の他端にはトランジスタ217の第1入出力端子が接続されている。
【0064】
また、上記トランジスタ216およびトランジスタ217の第2出力端子は電源VPRE3(電圧が例えば電源VCCの電圧の半分のもの)に接続されている。そして、上記トランジスタ216のゲート端子は電源VCCに接続されている。一方、上記トランジスタ217のゲート端子はタイミング信号φ7を受ける。
【0065】
なお、図2において、トランジスタの全てをNチャネル型MOSFETとしているが、これは一般的によく用いられる例であり、特にこれに限定されるものではない。また、上記トランジスタ201,214は省略(各入出力端子間はオープン)可能であり、トランジスタ216も省略(各入出力端子間はショート)可能であるが、回路全体の寄生容量の対称性を保つためには、これらを有する方がよい。
【0066】
以下、上記カレントミラー型比較器の動作について図3,図4を用いて説明する。
【0067】
まず、図3に示すように、時刻t1より前の段階では、閾値ばらつきを補正したいトランジスタ104,105の閾値を調べるため、タイミング信号φ7および信号SANをVDD(電源VCCの電圧+Nチャネルトランジスタの最大閾値の電圧)にして、例えば、入力信号VIN1,VIN2,VIN3のそれぞれに電源VCCの電圧を与える。この場合は、上記トランジスタ104,105の飽和領域の閾値を調べることになるが、カレントミラー型比較器が線形領域で動作する場合は、例えば、入力信号VIN3<(入力信号VIN2−Nチャネルトランジスタの最大閾値)とすれば良い。
【0068】
そして、上記時刻t1より前の段階で、ある程度の時間、上述の設定が為されていると、ノードOUT#,OUTは充電され、時刻t1で、タイミング信号φ1と信号SANがGNDになった時点での電圧が、他端が電源VPRE2の電圧に充電されていたキャパシタ207,208に記憶される。
【0069】
次に、時刻t2で、タイミング信号φ4がVDDになると、キャパシタ207の他端とキャパシタ208の一端との間が導通状態となる。
【0070】
上記時刻t2では、図4に示すように、入力信号VIN1には比較すべき電圧VREF(例えば基準電圧)が入力され、入力信号VIN2にはVDAT(例えば判定すべきデータの電圧)が入力され、入力信号VIN3は、後に比較判定動作を行うときのためにGNDとなる。
【0071】
次に、時刻t3でタイミング信号φ5がVDDになると、キャパシタ207の一端とキャパシタ208の他端との間が導通状態となる。これにより、上記キャパシタ207,208のそれぞれの両端には、ノードOUT#の電圧とノードOUTの電圧との差、すなわち、トランジスタ104とトランジスタ105との閾値差がチャージシェアにより生じる。
【0072】
次に、時刻t4でタイミング信号φ4,φ5をGNDにし、時刻t5でタイミング信号φ6をVDDにする。これにより、上記キャパシタ207,208の他端同士の間が導通状態となり、2つのキャパシタ207,208は直列接続となる。また、上記キャパシタ207,208のそれぞれの両端には上記閾値差の2倍が生じる。
【0073】
一方、上記キャパシタ212には、入力信号VIN1の電圧から電源VPRE3の電圧を引いた電圧が充電され、キャパシタ213には、入力信号VIN2の電圧から電源VPRE3の電圧を引いた電圧が充電されている。
【0074】
次に、時刻t5でタイミング信号φ7がGNDになると、キャパシタ212,213のそれぞれの両端が、入力信号VIN1,VIN2および電源VPRE3から切り離される。
【0075】
次に、時刻t6でタイミング信号φ8がVDDになると、キャパシタ208の一端の電圧が電源VPRE1の電圧に固定される。
【0076】
次に、時刻t7でタイミング信号φ9がVDDになると、キャパシタ207の一端とキャパシタ213の他端との間が導通状態となる。これにより、上記トランジスタ105のゲート端子の電圧が、入力信号VIN2の電圧より、上記閾値差だけ昇圧される(閾値差が負のときは降圧となる)。
【0077】
次に、時刻t8で、信号SAPがGNDになると、トランジスタ101が非導通導通となる。
【0078】
次に、時刻t9で、信号SANがGNDからVDDに立ち上がると、比較動作が行われ、出力ノードOUTの電圧がHighかLowに確定する。ここで、上記トランジスタ105のゲート電圧を上記閾値差だけ補正しているので、入力信号VIN1と入力信号VIN2とに入力される信号の電圧の高低だけを、正確に比較判定することができる。
【0079】
図5は、図1のカレントミラー型比較器の回路特性501,502と図12のカレントミラー型比較器の回路特性503,504との比較結果を示すグラフである。このグラフでは、入力信号VIN1に入力する基準電圧VREFを2.4Vに固定し、入力信号VIN2に入力する比較したいデータの電圧VDATを横軸のように変化させたときの出力ノードOUTの電圧を縦軸に示す。また、上記回路特性501,503は、トランジスタ104の閾値よりトランジスタ105の閾値が低い場合、回路特性502,504は、トランジスタ104の閾値よりトランジスタ105の閾値が高い場合のものである。
【0080】
図12のカレントミラー型比較器では、VREF=2.4Vに対して、VDAT<約0.9VあるいはVDAT>約3.9Vでないと、正しい判定ができなかった(不感帯は約3.0V)。これに対して、図1のカレントミラー型比較器では、VREF=2.4Vに対して、VDAT<約1.8VあるいはVDAT>約2.7Vで、正しい判定ができている(不感帯は約0.9V)。
【0081】
(第2実施形態)
図6は本発明の第2実施形態の半導体装置としてのカレントミラー型比較器の昇圧回路の概略回路図である。
【0082】
上記昇圧回路は、上記第1実施形態の昇圧回路100に比べて構成が簡単になっている。具体的には、上記昇圧回路は、図2のトランジスタ204,209,210,211を含んでいない。これにより、上記カレントミラー型比較器では、図3のタイミング信号φ4,φ5,φ6も不要となる。それ以外の図1、図3および図4に記載の構成または制御は上記カレントミラー型比較器にそのまま適用される。
【0083】
上記カレントミラー型比較器の動作では、図3の時刻t1においてタイミング信号φ1がGNDになると、直列接続されたキャパシタ207,208の両端に、トランジスタ104とトランジスタ105との閾値差が生じる。それ以降の動作は、上記第1実施形態の時刻t5以降と同様である。
【0084】
なお、図6において、トランジスタの全てをNチャネル型MOSFETとしているが、これは一般的によく用いられる例であり、特にこれに限定されるものではない。また、上記トランジスタ201とトランジスタ214は省略(各入出力端子間はオープン)可能であり、トランジスタ216も省略(各入出力端子間はショート)可能であるが、回路全体の寄生容量の対称性を保つためには、これらを有する方がよい。
【0085】
(第3実施形態)
図7は本発明の第3実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【0086】
上記カレントミラー型比較器は、電圧源113,114,115を備えている点が、第1実施形態および第2実施形態と異なる。なお、上記電圧源113は第2の電圧源の一例、電圧源114は第3の電圧源の一例、電圧源115は第1の電圧源の一例である。
【0087】
上記電圧源113は、トランジスタ104のゲート端子と、昇圧回路100の第1出力端子COUT1とに接続されている。また、上記電圧源113はトランジスタを含み、このトランジスタのゲート端子はタイミング信号φ2を受ける。
【0088】
上記電圧源114は、トランジスタ105のゲート端子と、昇圧回路100の第2出力端子COUT2とに接続されている。また、上記電圧源114はトランジスタを含み、このトランジスタのゲート端子はタイミング信号φ2を受ける。
【0089】
上記電圧源115は、トランジスタ104およびトランジスタ105の第2入出力端子に接続されている。また、上記電圧源115はトランジスタを含み、このトランジスタのゲート端子はタイミング信号φ1を受ける。
【0090】
上記カレントミラー型比較器は電圧源113,114,115を備えているので、トランジスタ106,107,108を使わず、トランジスタ104,105の閾値を調べることができる。
【0091】
また、上記カレントミラー型比較器を構成するトランジスタの数や、カレントミラー型比較器で使用するタイミング信号の数は増えるが、入力信号VIN1,VIN2には比較すべき信号のみ入力できる。これにより、切り替えが早く、また、トランジスタ106の電源をGNDに固定できるため、図4で示したような、電圧の変更は不要となる。
【0092】
また、上記トランジスタ106のサイズが小さい程、比較の感度が上がるのに対して、第1実施形態および第2実施形態のように、入力信号VIN3の電圧でトランジスタ104,105に電流を流して、ノードOUT#,OUTを充電するためには、トランジスタ106のサイズは大きい方が良いので、別途、電圧源115を設けた方が互いに最適化し易い。
【0093】
以下、上記カレントミラー型比較器の動作について図8を用いて説明する。
【0094】
まず、図8に示すように、時刻t1より前の段階では、閾値ばらつきを補正したいトランジスタ104、105の閾値を調べるため、タイミング信号φ1はVDD、タイミング信号φ3はGNDにして、トランジスタ104,105のゲート端子に電圧VG、トランジスタ104,105の第2入出力端子に電圧VDを与える。例えば、VG=VD=VCCとすれば、トランジスタ104,105の飽和領域の閾値を調べることになるが、カレントミラー型比較器が線形領域で動作する場合は、例えばVD<(VG−Nチャネルトランジスタの最大閾値)とすれば良い。
【0095】
そして、上記時刻t1より前の段階で、ある程度の時間、上述の設定が為されていると、ノードOUT#,OUTは充電され、時刻t1で、タイミング信号φ1がGND、タイミング信号φ2がVCCになった時点での電圧が、他端が電源VPRE2(電圧が例えば電源VCCの電圧の半分のもの)に充電されていたキャパシタ207,208に記憶される。
【0096】
次に、時刻t2で、タイミング信号φ3がGNDからVDDに立ち上がり、トランジスタ104のゲート端子が入力信号VIN1を受け、トランジスタ105のゲート端子が入力信号VIN2を受けて以降は、第1実施形態および第2実施形態と同様である。
【0097】
(第4実施形態)
図9は本発明の第4実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【0098】
上記カレントミラー型比較器は、調べる閾値を飽和領域の閾値と決め、トランジスタ109,110の電源を電源VCCとし、トランジスタ111,112を設けて、トランジスタ104,105のゲート端子と一端に同じ電圧が印加されるようにした点が第3実施形態と異なる。なお、上記トランジスタ111は第5のトランジスタの一例である。また、上記トランジスタ112は第6のトランジスタの一例である。
【0099】
上記トランジスタ109は、トランジスタ104のゲート端子に接続された第1入出力端子と、電源VCCに接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ2を受ける。また、上記トランジスタ109の第1出力端子には昇圧回路100の第1出力端子COUT1も接続されている。
【0100】
上記トランジスタ110は、トランジスタ105のゲート端子に接続された第1入出力端子と、電源VCCに接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ2を受ける。また、上記トランジスタ110の第1出力端子には昇圧回路100の第1出力端子COUT2も接続されている。
【0101】
上記トランジスタ111は、トランジスタ104のゲート端子に接続された第1入出力端子と、トランジスタ114の第2入出力端子に接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ1を受ける。
【0102】
上記トランジスタ112は、トランジスタ105のゲート端子に接続された第1入出力端子と、トランジスタ105の第2入出力端子に接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ1を受ける。
【0103】
上記カレントミラー型比較器は、第3実施形態のように、電源VG,VDを別途設ける必要が無い。また、上記カレントミラー型比較器の動作は第3実施形態と同様である。
【0104】
(第5実施形態)
図10は本発明の第5実施形態の電子機器としての半導体記憶装置の概略回路図である。
【0105】
上記半導体記憶装置は、不揮発性メモリセルMC0,MC1,…がマトリクス状に配置されたメモリセルアレイ304を備え、行デコーダ305で、不揮発性メモリセルMC0,MC1,…のゲートに接続されるワード線WL0,WL1,…,WLnに電圧を印加し、また、ビット線充放電回路306でビット線BL0,BL1,…に電圧を印加する。これにより、上記不揮発性メモリセルMC0,MC1,…のデータを読み出すことができる。
【0106】
上記不揮発性メモリセルMC0,MC1,…から読み出されたデータは、ビット線選択回路303を経て、カレントミラー型比較器301に入力され、基準電圧発生回路302から入力される電圧と比較される。これにより、上記不揮発性メモリセルMC0,MC1,…から読み出したデータを判定することができる。
【0107】
上記カレントミラー型比較器301は、上記第1実施形態〜第4実施形態のうちのいずれかのカレントミラー型比較器と同一の構成を有している。これにより、上記カレントミラー型比較器301内のトランジスタの閾値ばらつきが大きくても、正しく2つの入力信号の電圧比較ができるので、不揮発性メモリセルMC0,MC1,…のデータを正確に読み出すことができる。
【0108】
(第6実施形態)
図11は、本発明の第6実施形態の電子機器としてのデジタルカメラのブロック図である。
【0109】
上記デジタルカメラは、不揮発性メモリ408,419およびA/Dコンバータ420を備えている。この不揮発性メモリ408,419およびA/Dコンバータ420は、それぞれ、上記第1実施形態〜第4実施形態のうちのいずれかのカレントミラー型比較器を含んでいる。
【0110】
また、上記デジタルカメラは、操作者によりパワースイッチ401がオンされると、電池402から供給される電力がDC/DCコンバータ403で所定電圧に変圧されて、各部品に供給される。レンズ416から入った光は、CCD418で電流に変換され、A/Dコンバータ420でデジタル信号となり、映像処理部410のデータバッファ411に入力される。データバッファ411に入力された信号は、MPEG(Moving Picture Experts Group)処理部413で動画処理され、ビデオエンコーダ414を経てビデオ信号となり、液晶ドライバ421を経て、液晶パネル422に表示される。このとき、上記液晶ドライバ421は、内蔵の不揮発性メモリ419のデータを用いて、液晶パネル422のばらつき(例えば液晶パネル毎に異なる色合いのばらつきなど)を補正している。操作者によりシャッター404が押下されると、データバッファ411の情報が、JPEG処理部412を経て静止画として処理され、フラッシュメモリ408に記録される。この不揮発性メモリ408には、撮影画像情報の他、システムプログラムなども記録されている。DRAM407は、CPU406や映像処理部410の様々な処理過程で発生するデータの一時記憶用に利用される。
【0111】
ここで、上記A/Dコンバータ420や不揮発性メモリ408,419は、小面積で高速な上記第1実施形態〜第4実施形態のうちのいずれかのカレントミラー型比較器を含んでいることによって、A/Dコンバータ420や不揮発性メモリ408,419内のトランジスタの閾値ばらつきが大きくても、正しく2つの入力信号の電圧比較ができるので、正確にA/D変換したり、メモリセルの情報を読み出すことができる。
【0112】
したがって、上記デジタルカメラは、トランジスタばらつきが大きなプロセスにおいても高い歩留まりが実現でき、低コスト化、高機能化、高信頼性化を達成することができる。
【0113】
上記第1実施形態〜第6実施形態では、カレントミラー回路を含む比較器を用いていたが、カレントミラー回路を含まない比較器を用いてもよい。つまり、本発明の半導体装置および電子機器は、カレントミラー回路を含んでもよいし、カレントミラー回路を含まなくてもよい。
【0114】
また、上記第1実施形態〜第6実施形態において、第1入出力端子とはトランジスタの2つの入出力端子の一方を指し、第2入出端子とはそのトランジスタの2つの入出力端子の他方を指す。
【0115】
また、本発明は上記第1実施形態〜第6実施形態に限定されない。例えば、上記第1実施形態〜第6実施形態を適宜組み合わせたものを本発明の一実施形態としてもよい。
【0116】
なお、本発明の半導体装置は、デジタルカメラや携帯電話に限られず、デジタル音声レコーダや音楽録音再生機器などのあらゆる電子機器に用いることができる。
【図面の簡単な説明】
【0117】
【図1】図1は本発明の第1実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【図2】図2は図1のカレントミラー型比較器の昇圧回路の概略回路図である。
【図3】図3は図1のカレントミラー型比較器のタイミング信号を示す図である。
【図4】図4は図1のカレントミラー型比較器の入力信号を示す図である。
【図5】図5は図1,図12のカレントミラー型比較器の回路特性を示すグラフである。
【図6】図6は本発明の第2実施形態の半導体装置としてのカレントミラー型比較器の昇圧回路の概略回路図である。
【図7】図7は本発明の第3実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【図8】図8は図7のカレントミラー型比較器のタイミング信号を示す図である。
【図9】図9は本発明の第4実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【図10】図10は本発明の第5実施形態の電子機器としての半導体記憶装置の概略回路図である。
【図11】図11は本発明の第6実施形態の電子機器としてのデジタルカメラのブロック図である。
【図12】図12は本発明の比較例の半導体装置としてのカレントミラー型比較器の概略回路図である。
【符号の説明】
【0118】
100 昇圧回路
101〜115,201〜206,209〜211,214〜217 トランジスタ
207,208,212,213 キャパシタ
301 カレントミラー型比較器
302 基準電圧発生回路
303 ビットセン選択回路
304 メモリセルアレイ
305 行デコーダ
306 ビットセン充放電回路
400 デジタルカメラ
401 パワースイッチ
402 電池
403 DC/DCコンバータ
404 シャッター
406 CPU
407 DRAM
408 不揮発性メモリ
410 映像処理部
411 データバッファ
412 JPEG処理部
413 MPEG処理部
414 ビデオエンコーダ
416 レンズ
417 光学系駆動部
418 CCD
419 不揮発性メモリ
420 A/Dコンバータ
421 液晶ドライバ
422 液晶パネル
【技術分野】
【0001】
本発明は半導体装置および電子機器に関する。
【背景技術】
【0002】
近年、液晶パネルなどに、ガラス基板上に形成された複数のトランジスタを有する半導体回路が搭載されている。将来は、プラスチックス基板またはフレキシブル基板を用いて半導体回路が量産化されると考えられる。
【0003】
このようなガラス基板またはプラスチックス基板上に形成されたトランジスタは、シリコン基板上に形成されたトランジスタと比べ、閾値のばらつきが大きく、製品の歩留まりを下げるという問題が生じる。
【0004】
特に、メモリの読み出し回路や、センサからのアナログ入力信号をデジタル値に変換する回路などに多く用いられているカレントミラー型比較器においては、比較すべき信号を2個のトランジスタの各々のゲートに入力し、それらのトランジスタに流れる電流の大小、より正確には、ゲート電圧と閾値との差の大小で、判定を行っているため、これらのトランジスタ間で、閾値にばらつきがあると、比較器としての精度が不足し、回路が誤った動作をすることになる。
【0005】
例えば、上記ガラス基板上に作成した5V系のトランジスタにおいては、閾値が1.1V±0.7V(シリコン基板では、0.6V±0.05V)ものばらつきがあるため、従来のシリコン基板で用いられているカレントミラー型比較器を用いたのでは、正常な動作は期待できない。
【0006】
従来のこのようなトランジスタの閾値ばらつきに対しては、チップ毎のばらつきは、基板電圧を調整することで為されていた(例えば非特許文献1参照)が、シリコン基板の場合、同一チップ内の隣接トランジスタにおいては、閾値ばらつきが0.05V以下に抑えられるため、特に問題視されることがなかった。
【非特許文献1】Kobayashi,T. and Sakurai,T., “Self-Adjusting Threshold-Voltage Scheme (SATS) for Low-Voltage High-Speed Operation.”Proc.IEEE 1994 CICC,pp.271-274,May 1994
【発明の開示】
【発明が解決しようとする課題】
【0007】
そこで、本発明の課題は、閾値ばらつきが大きなトランジスタを用いても正確に比較動作ができる半導体装置およびこれを備えた電子機器を提供することにある。
【課題を解決するための手段】
【0008】
上記課題を解決するため、本発明の半導体装置は、
第1の電流源と、
上記第1の電流源に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第1のトランジスタと、
上記第1の電流源に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第2のトランジスタと、
上記第1のトランジスタの第2入出力端子に接続された第1入出力端子と、第2入出力端子と、第1の入力信号を受けるゲート端子とを有する第3のトランジスタと、
上記第2のトランジスタの第2入出力端子に接続された第1入出力端子と、第2入出力端子と、第2の入力信号を受けるゲート端子とを有する第4のトランジスタと、
上記第3のトランジスタおよび上記第4のトランジスタの第2入出力端子に接続された第2の電流源と、
上記第3のトランジスタの第1入出力端子に接続された第1入力端子と、上記第4のトランジスタの第1入出力端子に接続された第2入力端子と、上記第3のトランジスタのゲート端子に接続された第1出力端子と、上記第4のトランジスタのゲート端子に接続された第2出力端子とを有する電圧補正回路と
を備え、
上記電圧補正回路は、上記第4のトランジスタのゲート端子の電圧を昇圧または降圧することを特徴としている。
【0009】
上記構成の半導体装置によれば、上記第1,第2の入力信号が比較すべき信号として第3,第4のトランジスタのゲート端子に入力される。ここで、上記第3,第4のトランジスタが例えばガラス基板上に形成されて、第3のトランジスタの閾値電圧と第4のトランジスタの閾値電圧との差が大きくても、電圧補正回路によって第4のトランジスタのゲート端子の電圧を昇圧または降圧することにより、第1,第2の入力信号の電圧の大小を正確に判定することができる。
【0010】
一実施形態の半導体装置は、
上記第3のトランジスタおよび上記第4のトランジスタの第2入出力端子に接続された第1の電圧源を備える。
【0011】
上記実施形態の半導体装置によれば、上記第1の電圧源は第3のトランジスタおよび第4のトランジスタの第2入出力端子に接続されているので、第3のトランジスタおよび第4のトランジスタの閾値を測定する時間を短くすることができる。
【0012】
また、上記第1の電圧源と第2の電流源とを別々に設ければ、第1の電圧源と第2の電流源とのそれぞれの最適化が容易となる。
【0013】
なお、上記第3のトランジスタおよび第4のトランジスタのサイズを小さくすると、第3のトランジスタおよび第4のトランジスタの感度が上がる。これに対して、上記第1の電圧源がトランジスタを含む場合、そのトランジスタのサイズを大きくしていけば、第3のトランジスタおよび第4のトランジスタの閾値を測定する時間が短くなる。
【0014】
一実施形態の半導体装置は、
上記第3のトランジスタのゲート端子に接続された第2の電圧源と、
上記第4のトランジスタのゲート端子に接続された第3の電圧源と
を備える。
【0015】
上記実施形態の半導体装置によれば、上記第2の電圧源が第3のトランジスタのゲート端子に接続されているので、そのゲート端子に与える電圧の切り替えが容易になる。
【0016】
また、上記第3の電圧源が第4のトランジスタのゲート端子に接続されているので、そのゲート端子に与える電圧の切り替えが容易になる。
【0017】
一実施形態の半導体装置は、
上記第3のトランジスタのゲート端子に接続された第1入出力端子と、上記第3のトランジスタの第2入出力端子に接続された第2入出力端子と、ゲート端子とを有する第5のトランジスタと、
上記第4のトランジスタのゲート端子に接続された第1入出力端子と、上記第4のトランジスタの第2入出力端子に接続された第2入出力端子と、ゲート端子とを有する第6のトランジスタと
を備える。
【0018】
上記実施形態の半導体装置によれば、上記第5のトランジスタおよび第6のトランジスタを備えるので、第3のトランジスタおよび第4のトランジスタの飽和領域の閾値を測定する回路を簡素化できる。
【0019】
一実施形態の半導体装置では、
上記電圧補正回路は、
上記第1入力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第8のトランジスタと、
上記第2入力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第9のトランジスタと、
一端が上記第8のトランジスタの第2入出力端子に接続された第1のキャパシタと、
一端が上記第9のトランジスタの第2入出力端子に接続された第2のキャパシタと、
一端が上記第1出力端子に接続された第3のキャパシタと、
一端が上記第2出力端子に接続された第4のキャパシタと、
上記第1のキャパシタの一端に接続された第1入出力端子と、上記第4のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第10のトランジスタと、
上記第1のキャパシタの他端に接続された第1入出力端子と、上記第2のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第11のトランジスタと、
上記第2のキャパシタの一端に接続された第4の電圧源と、
上記第4のキャパシタの他端に接続された第5の電圧源と、
上記第1のキャパシタおよび第2のキャパシタの他端に接続された第6の電圧源と
を含む。
【0020】
上記実施形態の半導体装置によれば、上記電圧補正回路は、第8のトランジスタ、第9のトランジスタ、第1のキャパシタ、第2のキャパシタ、第3のキャパシタ、第4のキャパシタ、第10のトランジスタ、第11のトランジスタ、第4の電圧源、第5の電圧源および第6の電圧源を含むので、安定動作を実現できる。
【0021】
一実施形態の半導体装置では、
上記電圧補正回路は、
上記第1のキャパシタの他端に接続された第1入出力端子と、上記第3のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第12のトランジスタと、
上記第2のキャパシタの他端に接続された第1入出力端子と、上記第10のトランジスタの第1入出力端子に接続された第2入出力端子と、ゲート端子とを有する第13のトランジスタと
を含む。
【0022】
上記実施形態の半導体装置によれば、上記電圧補正回路が第12のトランジスタおよび第13のトランジスタを含むので、電圧補正回路の寄生容量の対称性を保つことができて、電圧補正回路の厳密な動作を実現できる。
【0023】
一実施形態の半導体装置は、
上記第1のキャパシタの一端に接続された第7の電圧源を備える。
【0024】
上記実施形態の半導体装置によれば、上記第7の電圧源が第1のキャパシタの一端に接続されているので、回路全体の寄生容量の対称性を保つことができる。
【0025】
一実施形態の半導体装置は、
上記第3のキャパシタの他端に接続された第8の電圧源を備える。
【0026】
上記実施形態の半導体装置によれば、上記第8の電圧源が第3のキャパシタの他端に接続されているので、回路全体の寄生容量の対称性を保つことができる。
【0027】
一実施形態の半導体装置は、
上記第2のキャパシタの一端に接続された第1入出力端子と、上記第3のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第14のトランジスタを備える。
【0028】
上記実施形態の半導体装置によれば、上記第14のトランジスタの第1入出力端子が第1のキャパシタの他端に接続され、第14のトランジスタの第2入出力端子が第3のキャパシタの他端に接続されているので、回路全体の寄生容量の対称性を保つことができる。
【0029】
一実施形態の半導体装置では、
上記第1のトランジスタと上記第2のトランジスタがカレントミラー回路を構成している。
【0030】
上記実施形態の半導体装置によれば、上記第1のトランジスタと第2のトランジスタとがカレントミラー回路を構成しているので、回路全体の寄生容量の対称性を保つことができる。
【0031】
本発明の電子機器は、本発明の半導体装置を備えることを特徴としている。
【0032】
上記構成の電子機器によれば、上記半導体装置を備えるので、例えばガラス基板などを用いても製造歩留まりが低下するのを防ぐことができ、低コスト化、高機能化、高信頼性化を達成することができる。
【発明の効果】
【0033】
本発明の半導体装置は、電圧補正回路が第4のトランジスタのゲート端子の電圧を昇圧または降圧するので、第3のトランジスタの閾値電圧と第4のトランジスタの閾値電圧の差が大きくても、第1,第2の入力信号の電圧の大小を正確に判定することができる。
【0034】
本発明の電子機器は、上記半導体装置を備えるので、例えばガラス基板などを用いても製造歩留まりが低下するのを防ぐことができ、低コスト化、高機能化、高信頼性化を達成することができる。
【発明を実施するための最良の形態】
【0035】
以下、本発明の半導体装置および電子機器を図示の実施の形態により詳細に説明する。
【0036】
(第1実施形態)
図1は本発明の第1実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【0037】
上記カレントミラー型比較器は、電圧補正回路の一例としての昇圧回路100と、第1の電流源の一例としてのトランジスタ101と、第1のトランジスタの一例としてのトランジスタ102と、第2のトランジスタの一例としてのトランジスタ103と、第3のトランジスタの一例としてのトランジスタ104と、第4のトランジスタの一例としてのトランジスタ105と、第2の電流源の一例としてのトランジスタ106とを備えている。
【0038】
上記トランジスタ101は、第1入出力端子、第2入出力端子およびゲート端子を有する。このゲート端子は信号SAPを受ける。
【0039】
上記トランジスタ102は、トランジスタ101の第1入出力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。
【0040】
上記トランジスタ103は、トランジスタ101の第1入出力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子は、トランジスタ102のゲート端子に接続され、かつ、ノードOUT#を介して第2入出力端子に接続されている。これにより、上記トランジスタ102とトランジスタ103とはカレントミラーを行える。つまり、上記トランジスタ102とトランジスタ103とがカレントミラー回路を構成している。
【0041】
上記トランジスタ104はトランジスタ102に直列に接続されている。より詳しくは、上記トランジスタ104は、トランジスタ102の第2入出力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子は、トランジスタ107を介して、比較すべき入力信号VIN1を受ける。なお、上記入力信号VIN1は第1の入力信号の一例である。
【0042】
上記トランジスタ107は、入力信号VIN1を受ける第1入出力端子と、トランジスタ104のゲート端子に接続された第2入出力端子と、タイミング信号φ7を受けるゲート端子とを有している。
【0043】
上記トランジスタ105はトランジスタ103に直列に接続されている。より詳しくは、上記トランジスタ105は、トランジスタ103の第2入出力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子は、トランジスタ108を介して、比較すべき入力信号VIN2を受ける。また、上記トランジスタ105の第1入出力端子とトランジスタ103の第2入出力端子との間にはノードOUTを設けている。なお、上記入力信号VIN2は第2の入力信号の一例である。
【0044】
上記トランジスタ108は、入力信号VIN2を受ける第1入出力端子と、トランジスタ105のゲート端子に接続された第2入出力端子と、タイミング信号φ7を受けるゲート端子とを有している。
【0045】
上記トランジスタ106は、トランジスタ104およびトランジスタ105の第2入出力端子に接続された第1入出力端子と、電源VCCに接続された第2入出力端子と、ゲート端子とを有する。このゲート端子は信号SANを受ける。
【0046】
上記昇圧回路100は、トランジスタ104の第1入出力端子に接続された第1入力端子CIN1と、トランジスタ105の第1入出力端子に接続された第2入力端子CIN2と、トランジスタ104のゲート端子に接続された第1出力端子COUT1と、トランジスタ105のゲート端子に接続された第2出力端子COUT2とを有する。
【0047】
通常、比較動作を行うカレントミラー型比較器は図12に示す回路構成を取る。これから明らかなように、図1のカレントミラー型比較器は、昇圧回路100を備える点が図12のカレントミラー型比較器と異なっている。
【0048】
なお、図1において、上記トランジスタ101,102,103の全てをPチャネル型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)とし、トランジスタ101,102,103以外のトランジスタの全てをNチャネル型MOSFETとしているが、これは一般的によく用いられる例であり、特にこれに限定されるものではない。
【0049】
図2は上記昇圧回路100の概略回路図である。
【0050】
上記昇圧回路100は、第8のトランジスタの一例としてのトランジスタ205と、第9のトランジスタの一例としてのトランジスタ206と、第10のトランジスタの一例としてのトランジスタ215と、第11のトランジスタの一例としてのトランジスタ209と、第12のトランジスタの一例としてのトランジスタ210と、第13のトランジスタの一例としてのトランジスタ211と、第14のトランジスタの一例としてのトランジスタ214と、第1のキャパシタの一例としてのキャパシタ207と、第2のキャパシタの一例としてのキャパシタ208と、第3のキャパシタの一例としてのキャパシタ212と、第4のキャパシタの一例としてのキャパシタ213と、第4の電圧源の一例としてのトランジスタ202と、第5の電圧源の一例としてのトランジスタ217と、第6の電圧源の一例としてのトランジスタ203と、第6の電圧源の一例としてのトランジスタ204と、第7の電圧源の一例としてのトランジスタ201と、第8の電圧源の一例としてのトランジスタ216とを含んでいる。
【0051】
上記トランジスタ201は、キャパシタ207の一端に接続された第1入出力端子と、電源VPRE1(電圧が例えば電源VCCの電圧の半分のもの)に接続された第2入出力端子と、ゲート端子とを有している。このゲート端子は接地されている。
【0052】
上記トランジスタ202は、キャパシタ208の一端に接続された第1入出力端子と、電源VPRE1に接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ8を受ける。
【0053】
上記トランジスタ203は、キャパシタ207の他端に接続された第1入出力端子と、電源VPRE2(電圧が例えば電源VCCの電圧の半分のもの)に接続された第2入出力端子と、ゲート端子とを有している。このゲート端子はタイミング信号φ1を受ける。
【0054】
上記トランジスタ204は、キャパシタ208の他端に接続された第1入出力端子と、電源VPRE2に接続された第2入出力端子と、ゲート端子とを有している。このゲート端子はタイミング信号φ1を受ける。
【0055】
上記トランジスタ205は、第1入力端子CIN1に接続された第1入出力端子と、キャパシタ207の一端が接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ1を受ける。
【0056】
上記トランジスタ206は、第2入力端子CIN2に接続された第1入出力端子と、キャパシタ208の一端が接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ1を受ける。
【0057】
上記トランジスタ209は、キャパシタ207の他端に接続された第1入出力端子と、キャパシタ208の他端に接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ6を受ける。
【0058】
上記トランジスタ210は、キャパシタ207の他端に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ4を受ける。
【0059】
上記トランジスタ211は、キャパシタ208の他端に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ5を受ける。
【0060】
上記トランジスタ214は、キャパシタ208の一端に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子は接地されている。また、上記トランジスタ214の第1入出力端子はキャパシタ207の他端にも接続されている。
【0061】
上記トランジスタ215は、キャパシタ207の一端に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ9を受ける。また、上記トランジスタ215の第1入出力端子はトランジスタ211の第2入出力端子にも接続されている。
【0062】
上記キャパシタ212は、一端が第1出力端子COUT1に接続されていると共に、他端がトランジスタ214の第2入出力端子に接続されている。また、上記キャパシタ212の他端にはトランジスタ216の第1入出力端子が接続されている。
【0063】
上記キャパシタ213は、一端が第2出力端子COUT2に接続されていると共に、他端がトランジスタ215の第2入出力端子に接続されている。また、上記キャパシタ213の他端にはトランジスタ217の第1入出力端子が接続されている。
【0064】
また、上記トランジスタ216およびトランジスタ217の第2出力端子は電源VPRE3(電圧が例えば電源VCCの電圧の半分のもの)に接続されている。そして、上記トランジスタ216のゲート端子は電源VCCに接続されている。一方、上記トランジスタ217のゲート端子はタイミング信号φ7を受ける。
【0065】
なお、図2において、トランジスタの全てをNチャネル型MOSFETとしているが、これは一般的によく用いられる例であり、特にこれに限定されるものではない。また、上記トランジスタ201,214は省略(各入出力端子間はオープン)可能であり、トランジスタ216も省略(各入出力端子間はショート)可能であるが、回路全体の寄生容量の対称性を保つためには、これらを有する方がよい。
【0066】
以下、上記カレントミラー型比較器の動作について図3,図4を用いて説明する。
【0067】
まず、図3に示すように、時刻t1より前の段階では、閾値ばらつきを補正したいトランジスタ104,105の閾値を調べるため、タイミング信号φ7および信号SANをVDD(電源VCCの電圧+Nチャネルトランジスタの最大閾値の電圧)にして、例えば、入力信号VIN1,VIN2,VIN3のそれぞれに電源VCCの電圧を与える。この場合は、上記トランジスタ104,105の飽和領域の閾値を調べることになるが、カレントミラー型比較器が線形領域で動作する場合は、例えば、入力信号VIN3<(入力信号VIN2−Nチャネルトランジスタの最大閾値)とすれば良い。
【0068】
そして、上記時刻t1より前の段階で、ある程度の時間、上述の設定が為されていると、ノードOUT#,OUTは充電され、時刻t1で、タイミング信号φ1と信号SANがGNDになった時点での電圧が、他端が電源VPRE2の電圧に充電されていたキャパシタ207,208に記憶される。
【0069】
次に、時刻t2で、タイミング信号φ4がVDDになると、キャパシタ207の他端とキャパシタ208の一端との間が導通状態となる。
【0070】
上記時刻t2では、図4に示すように、入力信号VIN1には比較すべき電圧VREF(例えば基準電圧)が入力され、入力信号VIN2にはVDAT(例えば判定すべきデータの電圧)が入力され、入力信号VIN3は、後に比較判定動作を行うときのためにGNDとなる。
【0071】
次に、時刻t3でタイミング信号φ5がVDDになると、キャパシタ207の一端とキャパシタ208の他端との間が導通状態となる。これにより、上記キャパシタ207,208のそれぞれの両端には、ノードOUT#の電圧とノードOUTの電圧との差、すなわち、トランジスタ104とトランジスタ105との閾値差がチャージシェアにより生じる。
【0072】
次に、時刻t4でタイミング信号φ4,φ5をGNDにし、時刻t5でタイミング信号φ6をVDDにする。これにより、上記キャパシタ207,208の他端同士の間が導通状態となり、2つのキャパシタ207,208は直列接続となる。また、上記キャパシタ207,208のそれぞれの両端には上記閾値差の2倍が生じる。
【0073】
一方、上記キャパシタ212には、入力信号VIN1の電圧から電源VPRE3の電圧を引いた電圧が充電され、キャパシタ213には、入力信号VIN2の電圧から電源VPRE3の電圧を引いた電圧が充電されている。
【0074】
次に、時刻t5でタイミング信号φ7がGNDになると、キャパシタ212,213のそれぞれの両端が、入力信号VIN1,VIN2および電源VPRE3から切り離される。
【0075】
次に、時刻t6でタイミング信号φ8がVDDになると、キャパシタ208の一端の電圧が電源VPRE1の電圧に固定される。
【0076】
次に、時刻t7でタイミング信号φ9がVDDになると、キャパシタ207の一端とキャパシタ213の他端との間が導通状態となる。これにより、上記トランジスタ105のゲート端子の電圧が、入力信号VIN2の電圧より、上記閾値差だけ昇圧される(閾値差が負のときは降圧となる)。
【0077】
次に、時刻t8で、信号SAPがGNDになると、トランジスタ101が非導通導通となる。
【0078】
次に、時刻t9で、信号SANがGNDからVDDに立ち上がると、比較動作が行われ、出力ノードOUTの電圧がHighかLowに確定する。ここで、上記トランジスタ105のゲート電圧を上記閾値差だけ補正しているので、入力信号VIN1と入力信号VIN2とに入力される信号の電圧の高低だけを、正確に比較判定することができる。
【0079】
図5は、図1のカレントミラー型比較器の回路特性501,502と図12のカレントミラー型比較器の回路特性503,504との比較結果を示すグラフである。このグラフでは、入力信号VIN1に入力する基準電圧VREFを2.4Vに固定し、入力信号VIN2に入力する比較したいデータの電圧VDATを横軸のように変化させたときの出力ノードOUTの電圧を縦軸に示す。また、上記回路特性501,503は、トランジスタ104の閾値よりトランジスタ105の閾値が低い場合、回路特性502,504は、トランジスタ104の閾値よりトランジスタ105の閾値が高い場合のものである。
【0080】
図12のカレントミラー型比較器では、VREF=2.4Vに対して、VDAT<約0.9VあるいはVDAT>約3.9Vでないと、正しい判定ができなかった(不感帯は約3.0V)。これに対して、図1のカレントミラー型比較器では、VREF=2.4Vに対して、VDAT<約1.8VあるいはVDAT>約2.7Vで、正しい判定ができている(不感帯は約0.9V)。
【0081】
(第2実施形態)
図6は本発明の第2実施形態の半導体装置としてのカレントミラー型比較器の昇圧回路の概略回路図である。
【0082】
上記昇圧回路は、上記第1実施形態の昇圧回路100に比べて構成が簡単になっている。具体的には、上記昇圧回路は、図2のトランジスタ204,209,210,211を含んでいない。これにより、上記カレントミラー型比較器では、図3のタイミング信号φ4,φ5,φ6も不要となる。それ以外の図1、図3および図4に記載の構成または制御は上記カレントミラー型比較器にそのまま適用される。
【0083】
上記カレントミラー型比較器の動作では、図3の時刻t1においてタイミング信号φ1がGNDになると、直列接続されたキャパシタ207,208の両端に、トランジスタ104とトランジスタ105との閾値差が生じる。それ以降の動作は、上記第1実施形態の時刻t5以降と同様である。
【0084】
なお、図6において、トランジスタの全てをNチャネル型MOSFETとしているが、これは一般的によく用いられる例であり、特にこれに限定されるものではない。また、上記トランジスタ201とトランジスタ214は省略(各入出力端子間はオープン)可能であり、トランジスタ216も省略(各入出力端子間はショート)可能であるが、回路全体の寄生容量の対称性を保つためには、これらを有する方がよい。
【0085】
(第3実施形態)
図7は本発明の第3実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【0086】
上記カレントミラー型比較器は、電圧源113,114,115を備えている点が、第1実施形態および第2実施形態と異なる。なお、上記電圧源113は第2の電圧源の一例、電圧源114は第3の電圧源の一例、電圧源115は第1の電圧源の一例である。
【0087】
上記電圧源113は、トランジスタ104のゲート端子と、昇圧回路100の第1出力端子COUT1とに接続されている。また、上記電圧源113はトランジスタを含み、このトランジスタのゲート端子はタイミング信号φ2を受ける。
【0088】
上記電圧源114は、トランジスタ105のゲート端子と、昇圧回路100の第2出力端子COUT2とに接続されている。また、上記電圧源114はトランジスタを含み、このトランジスタのゲート端子はタイミング信号φ2を受ける。
【0089】
上記電圧源115は、トランジスタ104およびトランジスタ105の第2入出力端子に接続されている。また、上記電圧源115はトランジスタを含み、このトランジスタのゲート端子はタイミング信号φ1を受ける。
【0090】
上記カレントミラー型比較器は電圧源113,114,115を備えているので、トランジスタ106,107,108を使わず、トランジスタ104,105の閾値を調べることができる。
【0091】
また、上記カレントミラー型比較器を構成するトランジスタの数や、カレントミラー型比較器で使用するタイミング信号の数は増えるが、入力信号VIN1,VIN2には比較すべき信号のみ入力できる。これにより、切り替えが早く、また、トランジスタ106の電源をGNDに固定できるため、図4で示したような、電圧の変更は不要となる。
【0092】
また、上記トランジスタ106のサイズが小さい程、比較の感度が上がるのに対して、第1実施形態および第2実施形態のように、入力信号VIN3の電圧でトランジスタ104,105に電流を流して、ノードOUT#,OUTを充電するためには、トランジスタ106のサイズは大きい方が良いので、別途、電圧源115を設けた方が互いに最適化し易い。
【0093】
以下、上記カレントミラー型比較器の動作について図8を用いて説明する。
【0094】
まず、図8に示すように、時刻t1より前の段階では、閾値ばらつきを補正したいトランジスタ104、105の閾値を調べるため、タイミング信号φ1はVDD、タイミング信号φ3はGNDにして、トランジスタ104,105のゲート端子に電圧VG、トランジスタ104,105の第2入出力端子に電圧VDを与える。例えば、VG=VD=VCCとすれば、トランジスタ104,105の飽和領域の閾値を調べることになるが、カレントミラー型比較器が線形領域で動作する場合は、例えばVD<(VG−Nチャネルトランジスタの最大閾値)とすれば良い。
【0095】
そして、上記時刻t1より前の段階で、ある程度の時間、上述の設定が為されていると、ノードOUT#,OUTは充電され、時刻t1で、タイミング信号φ1がGND、タイミング信号φ2がVCCになった時点での電圧が、他端が電源VPRE2(電圧が例えば電源VCCの電圧の半分のもの)に充電されていたキャパシタ207,208に記憶される。
【0096】
次に、時刻t2で、タイミング信号φ3がGNDからVDDに立ち上がり、トランジスタ104のゲート端子が入力信号VIN1を受け、トランジスタ105のゲート端子が入力信号VIN2を受けて以降は、第1実施形態および第2実施形態と同様である。
【0097】
(第4実施形態)
図9は本発明の第4実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【0098】
上記カレントミラー型比較器は、調べる閾値を飽和領域の閾値と決め、トランジスタ109,110の電源を電源VCCとし、トランジスタ111,112を設けて、トランジスタ104,105のゲート端子と一端に同じ電圧が印加されるようにした点が第3実施形態と異なる。なお、上記トランジスタ111は第5のトランジスタの一例である。また、上記トランジスタ112は第6のトランジスタの一例である。
【0099】
上記トランジスタ109は、トランジスタ104のゲート端子に接続された第1入出力端子と、電源VCCに接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ2を受ける。また、上記トランジスタ109の第1出力端子には昇圧回路100の第1出力端子COUT1も接続されている。
【0100】
上記トランジスタ110は、トランジスタ105のゲート端子に接続された第1入出力端子と、電源VCCに接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ2を受ける。また、上記トランジスタ110の第1出力端子には昇圧回路100の第1出力端子COUT2も接続されている。
【0101】
上記トランジスタ111は、トランジスタ104のゲート端子に接続された第1入出力端子と、トランジスタ114の第2入出力端子に接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ1を受ける。
【0102】
上記トランジスタ112は、トランジスタ105のゲート端子に接続された第1入出力端子と、トランジスタ105の第2入出力端子に接続された第2入出力端子と、ゲート端子とを有する。このゲート端子はタイミング信号φ1を受ける。
【0103】
上記カレントミラー型比較器は、第3実施形態のように、電源VG,VDを別途設ける必要が無い。また、上記カレントミラー型比較器の動作は第3実施形態と同様である。
【0104】
(第5実施形態)
図10は本発明の第5実施形態の電子機器としての半導体記憶装置の概略回路図である。
【0105】
上記半導体記憶装置は、不揮発性メモリセルMC0,MC1,…がマトリクス状に配置されたメモリセルアレイ304を備え、行デコーダ305で、不揮発性メモリセルMC0,MC1,…のゲートに接続されるワード線WL0,WL1,…,WLnに電圧を印加し、また、ビット線充放電回路306でビット線BL0,BL1,…に電圧を印加する。これにより、上記不揮発性メモリセルMC0,MC1,…のデータを読み出すことができる。
【0106】
上記不揮発性メモリセルMC0,MC1,…から読み出されたデータは、ビット線選択回路303を経て、カレントミラー型比較器301に入力され、基準電圧発生回路302から入力される電圧と比較される。これにより、上記不揮発性メモリセルMC0,MC1,…から読み出したデータを判定することができる。
【0107】
上記カレントミラー型比較器301は、上記第1実施形態〜第4実施形態のうちのいずれかのカレントミラー型比較器と同一の構成を有している。これにより、上記カレントミラー型比較器301内のトランジスタの閾値ばらつきが大きくても、正しく2つの入力信号の電圧比較ができるので、不揮発性メモリセルMC0,MC1,…のデータを正確に読み出すことができる。
【0108】
(第6実施形態)
図11は、本発明の第6実施形態の電子機器としてのデジタルカメラのブロック図である。
【0109】
上記デジタルカメラは、不揮発性メモリ408,419およびA/Dコンバータ420を備えている。この不揮発性メモリ408,419およびA/Dコンバータ420は、それぞれ、上記第1実施形態〜第4実施形態のうちのいずれかのカレントミラー型比較器を含んでいる。
【0110】
また、上記デジタルカメラは、操作者によりパワースイッチ401がオンされると、電池402から供給される電力がDC/DCコンバータ403で所定電圧に変圧されて、各部品に供給される。レンズ416から入った光は、CCD418で電流に変換され、A/Dコンバータ420でデジタル信号となり、映像処理部410のデータバッファ411に入力される。データバッファ411に入力された信号は、MPEG(Moving Picture Experts Group)処理部413で動画処理され、ビデオエンコーダ414を経てビデオ信号となり、液晶ドライバ421を経て、液晶パネル422に表示される。このとき、上記液晶ドライバ421は、内蔵の不揮発性メモリ419のデータを用いて、液晶パネル422のばらつき(例えば液晶パネル毎に異なる色合いのばらつきなど)を補正している。操作者によりシャッター404が押下されると、データバッファ411の情報が、JPEG処理部412を経て静止画として処理され、フラッシュメモリ408に記録される。この不揮発性メモリ408には、撮影画像情報の他、システムプログラムなども記録されている。DRAM407は、CPU406や映像処理部410の様々な処理過程で発生するデータの一時記憶用に利用される。
【0111】
ここで、上記A/Dコンバータ420や不揮発性メモリ408,419は、小面積で高速な上記第1実施形態〜第4実施形態のうちのいずれかのカレントミラー型比較器を含んでいることによって、A/Dコンバータ420や不揮発性メモリ408,419内のトランジスタの閾値ばらつきが大きくても、正しく2つの入力信号の電圧比較ができるので、正確にA/D変換したり、メモリセルの情報を読み出すことができる。
【0112】
したがって、上記デジタルカメラは、トランジスタばらつきが大きなプロセスにおいても高い歩留まりが実現でき、低コスト化、高機能化、高信頼性化を達成することができる。
【0113】
上記第1実施形態〜第6実施形態では、カレントミラー回路を含む比較器を用いていたが、カレントミラー回路を含まない比較器を用いてもよい。つまり、本発明の半導体装置および電子機器は、カレントミラー回路を含んでもよいし、カレントミラー回路を含まなくてもよい。
【0114】
また、上記第1実施形態〜第6実施形態において、第1入出力端子とはトランジスタの2つの入出力端子の一方を指し、第2入出端子とはそのトランジスタの2つの入出力端子の他方を指す。
【0115】
また、本発明は上記第1実施形態〜第6実施形態に限定されない。例えば、上記第1実施形態〜第6実施形態を適宜組み合わせたものを本発明の一実施形態としてもよい。
【0116】
なお、本発明の半導体装置は、デジタルカメラや携帯電話に限られず、デジタル音声レコーダや音楽録音再生機器などのあらゆる電子機器に用いることができる。
【図面の簡単な説明】
【0117】
【図1】図1は本発明の第1実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【図2】図2は図1のカレントミラー型比較器の昇圧回路の概略回路図である。
【図3】図3は図1のカレントミラー型比較器のタイミング信号を示す図である。
【図4】図4は図1のカレントミラー型比較器の入力信号を示す図である。
【図5】図5は図1,図12のカレントミラー型比較器の回路特性を示すグラフである。
【図6】図6は本発明の第2実施形態の半導体装置としてのカレントミラー型比較器の昇圧回路の概略回路図である。
【図7】図7は本発明の第3実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【図8】図8は図7のカレントミラー型比較器のタイミング信号を示す図である。
【図9】図9は本発明の第4実施形態の半導体装置としてのカレントミラー型比較器の概略回路図である。
【図10】図10は本発明の第5実施形態の電子機器としての半導体記憶装置の概略回路図である。
【図11】図11は本発明の第6実施形態の電子機器としてのデジタルカメラのブロック図である。
【図12】図12は本発明の比較例の半導体装置としてのカレントミラー型比較器の概略回路図である。
【符号の説明】
【0118】
100 昇圧回路
101〜115,201〜206,209〜211,214〜217 トランジスタ
207,208,212,213 キャパシタ
301 カレントミラー型比較器
302 基準電圧発生回路
303 ビットセン選択回路
304 メモリセルアレイ
305 行デコーダ
306 ビットセン充放電回路
400 デジタルカメラ
401 パワースイッチ
402 電池
403 DC/DCコンバータ
404 シャッター
406 CPU
407 DRAM
408 不揮発性メモリ
410 映像処理部
411 データバッファ
412 JPEG処理部
413 MPEG処理部
414 ビデオエンコーダ
416 レンズ
417 光学系駆動部
418 CCD
419 不揮発性メモリ
420 A/Dコンバータ
421 液晶ドライバ
422 液晶パネル
【特許請求の範囲】
【請求項1】
第1の電流源と、
上記第1の電流源に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第1のトランジスタと、
上記第1の電流源に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第2のトランジスタと、
上記第1のトランジスタの第2入出力端子に接続された第1入出力端子と、第2入出力端子と、第1の入力信号を受けるゲート端子とを有する第3のトランジスタと、
上記第2のトランジスタの第2入出力端子に接続された第1入出力端子と、第2入出力端子と、第2の入力信号を受けるゲート端子とを有する第4のトランジスタと、
上記第3のトランジスタおよび上記第4のトランジスタの第2入出力端子に接続された第2の電流源と、
上記第3のトランジスタの第1入出力端子に接続された第1入力端子と、上記第4のトランジスタの第1入出力端子に接続された第2入力端子と、上記第3のトランジスタのゲート端子に接続された第1出力端子と、上記第4のトランジスタのゲート端子に接続された第2出力端子とを有する電圧補正回路と
を備え、
上記電圧補正回路は、上記第4のトランジスタのゲート端子の電圧を昇圧または降圧することを特徴とする半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
上記第3のトランジスタおよび上記第4のトランジスタの第2入出力端子に接続された第1の電圧源を備えることを特徴とする半導体装置。
【請求項3】
請求項1または2に記載の半導体装置において、
上記第3のトランジスタのゲート端子に接続された第2の電圧源と、
上記第4のトランジスタのゲート端子に接続された第3の電圧源と
を備えることを特徴とする半導体装置。
【請求項4】
請求項1から3までのいずれか一項に記載の半導体装置において、
上記第3のトランジスタのゲート端子に接続された第1入出力端子と、上記第3のトランジスタの第2入出力端子に接続された第2入出力端子と、ゲート端子とを有する第5のトランジスタと、
上記第4のトランジスタのゲート端子に接続された第1入出力端子と、上記第4のトランジスタの第2入出力端子に接続された第2入出力端子と、ゲート端子とを有する第6のトランジスタと
を備えることを特徴とする半導体装置。
【請求項5】
請求項1から4までのいずれか一項に記載の半導体装置において、
上記電圧補正回路は、
上記第1入力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第8のトランジスタと、
上記第2入力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第9のトランジスタと、
一端が上記第8のトランジスタの第2入出力端子に接続された第1のキャパシタと、
一端が上記第9のトランジスタの第2入出力端子に接続された第2のキャパシタと、
一端が上記第1出力端子に接続された第3のキャパシタと、
一端が上記第2出力端子に接続された第4のキャパシタと、
上記第1のキャパシタの一端に接続された第1入出力端子と、上記第4のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第10のトランジスタと、
上記第1のキャパシタの他端に接続された第1入出力端子と、上記第2のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第11のトランジスタと、
上記第2のキャパシタの一端に接続された第4の電圧源と、
上記第4のキャパシタの他端に接続された第5の電圧源と、
上記第1のキャパシタおよび第2のキャパシタの他端に接続された第6の電圧源と
を含むことを特徴とする半導体装置。
【請求項6】
請求項5に記載の半導体装置において、
上記電圧補正回路は、
上記第1のキャパシタの他端に接続された第1入出力端子と、上記第3のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第12のトランジスタと、
上記第2のキャパシタの他端に接続された第1入出力端子と、上記第10のトランジスタの第1入出力端子に接続された第2入出力端子と、ゲート端子とを有する第13のトランジスタと
を含むことを特徴とする半導体装置。
【請求項7】
請求項5または6に記載の半導体装置において、
上記第1のキャパシタの一端に接続された第7の電圧源を備えることを特徴とする半導体装置。
【請求項8】
請求項5から7までのいずれか一項に記載の半導体装置において、
上記第3のキャパシタの他端に接続された第8の電圧源を備えることを特徴とする半導体装置。
【請求項9】
請求項5から8までのいずれか一項に記載の半導体装置において、
上記第2のキャパシタの一端に接続された第1入出力端子と、上記第3のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第14のトランジスタを備えることを特徴とする半導体装置。
【請求項10】
請求項1から9までのいずれか一項に記載の半導体装置において、
上記第1のトランジスタと上記第2のトランジスタがカレントミラー回路を構成していることを特徴とする半導体装置。
【請求項11】
請求項1から10までのいずれか一項に記載の半導体装置を備えたことを特徴とする電子機器。
【請求項1】
第1の電流源と、
上記第1の電流源に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第1のトランジスタと、
上記第1の電流源に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第2のトランジスタと、
上記第1のトランジスタの第2入出力端子に接続された第1入出力端子と、第2入出力端子と、第1の入力信号を受けるゲート端子とを有する第3のトランジスタと、
上記第2のトランジスタの第2入出力端子に接続された第1入出力端子と、第2入出力端子と、第2の入力信号を受けるゲート端子とを有する第4のトランジスタと、
上記第3のトランジスタおよび上記第4のトランジスタの第2入出力端子に接続された第2の電流源と、
上記第3のトランジスタの第1入出力端子に接続された第1入力端子と、上記第4のトランジスタの第1入出力端子に接続された第2入力端子と、上記第3のトランジスタのゲート端子に接続された第1出力端子と、上記第4のトランジスタのゲート端子に接続された第2出力端子とを有する電圧補正回路と
を備え、
上記電圧補正回路は、上記第4のトランジスタのゲート端子の電圧を昇圧または降圧することを特徴とする半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
上記第3のトランジスタおよび上記第4のトランジスタの第2入出力端子に接続された第1の電圧源を備えることを特徴とする半導体装置。
【請求項3】
請求項1または2に記載の半導体装置において、
上記第3のトランジスタのゲート端子に接続された第2の電圧源と、
上記第4のトランジスタのゲート端子に接続された第3の電圧源と
を備えることを特徴とする半導体装置。
【請求項4】
請求項1から3までのいずれか一項に記載の半導体装置において、
上記第3のトランジスタのゲート端子に接続された第1入出力端子と、上記第3のトランジスタの第2入出力端子に接続された第2入出力端子と、ゲート端子とを有する第5のトランジスタと、
上記第4のトランジスタのゲート端子に接続された第1入出力端子と、上記第4のトランジスタの第2入出力端子に接続された第2入出力端子と、ゲート端子とを有する第6のトランジスタと
を備えることを特徴とする半導体装置。
【請求項5】
請求項1から4までのいずれか一項に記載の半導体装置において、
上記電圧補正回路は、
上記第1入力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第8のトランジスタと、
上記第2入力端子に接続された第1入出力端子と、第2入出力端子と、ゲート端子とを有する第9のトランジスタと、
一端が上記第8のトランジスタの第2入出力端子に接続された第1のキャパシタと、
一端が上記第9のトランジスタの第2入出力端子に接続された第2のキャパシタと、
一端が上記第1出力端子に接続された第3のキャパシタと、
一端が上記第2出力端子に接続された第4のキャパシタと、
上記第1のキャパシタの一端に接続された第1入出力端子と、上記第4のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第10のトランジスタと、
上記第1のキャパシタの他端に接続された第1入出力端子と、上記第2のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第11のトランジスタと、
上記第2のキャパシタの一端に接続された第4の電圧源と、
上記第4のキャパシタの他端に接続された第5の電圧源と、
上記第1のキャパシタおよび第2のキャパシタの他端に接続された第6の電圧源と
を含むことを特徴とする半導体装置。
【請求項6】
請求項5に記載の半導体装置において、
上記電圧補正回路は、
上記第1のキャパシタの他端に接続された第1入出力端子と、上記第3のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第12のトランジスタと、
上記第2のキャパシタの他端に接続された第1入出力端子と、上記第10のトランジスタの第1入出力端子に接続された第2入出力端子と、ゲート端子とを有する第13のトランジスタと
を含むことを特徴とする半導体装置。
【請求項7】
請求項5または6に記載の半導体装置において、
上記第1のキャパシタの一端に接続された第7の電圧源を備えることを特徴とする半導体装置。
【請求項8】
請求項5から7までのいずれか一項に記載の半導体装置において、
上記第3のキャパシタの他端に接続された第8の電圧源を備えることを特徴とする半導体装置。
【請求項9】
請求項5から8までのいずれか一項に記載の半導体装置において、
上記第2のキャパシタの一端に接続された第1入出力端子と、上記第3のキャパシタの他端に接続された第2入出力端子と、ゲート端子とを有する第14のトランジスタを備えることを特徴とする半導体装置。
【請求項10】
請求項1から9までのいずれか一項に記載の半導体装置において、
上記第1のトランジスタと上記第2のトランジスタがカレントミラー回路を構成していることを特徴とする半導体装置。
【請求項11】
請求項1から10までのいずれか一項に記載の半導体装置を備えたことを特徴とする電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2009−105531(P2009−105531A)
【公開日】平成21年5月14日(2009.5.14)
【国際特許分類】
【出願番号】特願2007−273600(P2007−273600)
【出願日】平成19年10月22日(2007.10.22)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成21年5月14日(2009.5.14)
【国際特許分類】
【出願日】平成19年10月22日(2007.10.22)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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