半導体装置及びその実装方法
【課題】半導体チップ寸法に影響することなく、実装基板上電極と半導体チップ裏面電極の位置あわせ精度を向上させ、半導体チップを確実に実装できる実装方法及び半導体装置を提供する。
【解決手段】半導体装置は、表面に配線パターンを有する実装基板１０１と、実装基板１０１上に実装されており、透明基板１０４上に形成され、少なくとも裏面に接地電極１１０及び信号用電極１０９を含む配線パターンを有する半導体チップ１０５とを備えている。実装基板１０１及び半導体チップ１０５裏面にある配線パターンは、それぞれアライメント用の基準マーク１０６及び１１１を有している。
【解決手段】半導体装置は、表面に配線パターンを有する実装基板１０１と、実装基板１０１上に実装されており、透明基板１０４上に形成され、少なくとも裏面に接地電極１１０及び信号用電極１０９を含む配線パターンを有する半導体チップ１０５とを備えている。実装基板１０１及び半導体チップ１０５裏面にある配線パターンは、それぞれアライメント用の基準マーク１０６及び１１１を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信装置等に用いられる半導体装置及びその実装方法に関し、特に高周波用途に用いる半導体集積回路の半導体装置及びパッケージの実装技術に関する。
【背景技術】
【０００２】
近年、半導体チップは小型化・集積化が進んでおり、チップサイズと同等又は、チップ自体がパッケージとなる超小型サイズのチップサイズパッケージ（ＣＳＰ）の研究開発が盛んに行われている（例えば特許文献１を参照。）。特に、ウェハ状態でパッケージ化を行うウェハレベルＣＳＰは、組み立て費用や部品点数を削減できる、低コストのパッケージング方法として注目されている。
【０００３】
ウェハレベルＣＳＰは、半導体チップの実装基板と向き合う面に接地電極と信号用電極が設けられているため、実装基板上に配置するだけでチップと実装基板との配線を行うことができる。この方法は、チップと実装基板との距離が短いため、チップ特性が端子接続状態に大きく影響するような高周波用チップにおいて、不確定なワイヤー接続を回避できる。また、端子接続損失を最小限にできる。このため、高周波領域で非常に有効な実装方法である。
【０００４】
ウェハレベルＣＳＰ等の裏面実装型半導体チップを実装基板に実装する際には、実装基板側の電極との位置あわせが必要である。特に集積度が高く、電極数が多いチップ及び端子接続状態がチップ特性に影響しやすい高周波を扱う半導体チップの場合は、精度の高いチップ実装位置制御が求められる。図３に示す従来技術では、チップ３０５側面（又はチップ端）を実装基板３０１上の基準マーク３０６にあわせることよって実装位置を決定している。また、フリップチップ等の裏面配線を有するチップの実装に際し、チップ側面に接するように半田ボールを設けることでチップ位置制御を行う方法も開示されている（例えば、特許文献２を参照。）。
【０００５】
一方、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）並びに一般式が（ＩｎxＡｌ1-x）yＧａ1-yＮ（０≦ｘ≦１、０≦ｙ≦１）で表される混晶物である窒化物半導体は、その物理的特徴である広いバンドギャップ及び直接遷移型バンド構造を利用して光学素子へ応用されている。また、破壊電界及び飽和電子速度が大きいという特長を利用した電子デバイスへの応用も検討されている。特に半絶縁性基板の上にエピタキシャル成長したＡｌxＧａ1-xＮとＧａＮとの界面に現れる二次元電子ガスを利用するヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor; 以下HFETと略す）は、高出力高周波デバイスとして開発が進められている。透明基板であるサファイア基板上にマイクロストリップ線路を用いて整合回路、バイアス回路とともにＡｌＧａＮ／ＧａＮ ＨＦＥＴを集積化したＭＭＩＣが報告されている（例えば、非特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−６４２３６号公報
【特許文献２】特開２００９−１８８２６０号公報
【非特許文献】
【０００７】
【非特許文献１】2008 IEEE MTT-S Int. Microwave Symp, Dig. p.1293-1296
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来技術には以下のような課題がある。ウェハレベルＣＳＰ、フリップチップ等の裏面実装型半導体チップを実装基板に実装する際に、チップ側面を基準として実装位置を決定する従来技術では、ダイシングの位置制御及びダイシング時の欠損量の変動がチップ実装位置の精度に影響を及ぼすおそれがある。チップ側と実装基板側の電極位置ズレは、入力及び出力インピーダンスの変動となり、結果的に反射損失の増加につながる。特に高周波を扱う半導体チップの場合には、実装位置ズレによる不良品の発生及び実装時の歩留まり低下が懸念される。
【０００９】
本発明は、上記の課題を解決し、半導体チップ寸法（側面位置）に影響することなく、実装基板上電極と半導体チップ裏面電極の位置あわせ精度を向上させ、半導体チップを確実に実装できる実装方法及び半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
第１の半導体装置は、表面に配線パターンを有する実装基板と、実装基板上に実装されており、透明基板上に形成され、少なくとも裏面に接地電極と信号用電極を含む配線パターンを有する高周波用半導体チップとを備えた半導体装置を対象とし、実装基板及び半導体チップ裏面にある配線パターンは、それぞれアライメント用の基準マークを有している。
【００１１】
このような構成とすることで、実装基板上に半導体チップを実装する際に、半導体チップ裏面にある基準マークと実装基板上にある基準マークを用いることで、半導体チップ寸法（側面位置）に影響することなく、実装基板上電極と半導体チップ裏面電極の位置あわせ精度を向上させることができる。半導体チップは、透明基板を用いているため、チップ表面から裏面の基準マークを透かして確認することができる。
【００１２】
第２の半導体装置は、表面に配線パターンを有する実装基板と、実装基板上に実装されており、裏面に少なくとも接地電極と信号用電極を含む配線パターンを有する半導体チップを有する半導体装置を対象とし、実装基板に第１の貫通孔が形成されており、半導体チップに第１の貫通孔より直径の小さい第２の貫通孔が複数形成されており、第２の貫通孔の少なくとも一つは第１の貫通孔と平面位置が一致している。
【００１３】
このような構成とすることで、実装基板上に半導体チップを実装する際、実装基板の裏面側から照明を当て、チップ表面へ透過する光を確認することで、実装基板と半導体チップとのあわせズレを確認することができる。半導体チップ側には、実装基板上の第１の貫通孔に相当する場所を中心に同心円上に複数の貫通孔を空けておけば、透過する光の強さによって位置ズレの距離と方向についての情報を得ることができる。また、本構成はほとんどが裏面電極で覆われている半導体チップや不透明な半導体チップについても適用可能である。
【発明の効果】
【００１４】
本発明の半導体装置によれば、チップ寸法（側面位置）に影響することなく、実装基板上電極と半導体チップの裏面電極の位置あわせを行うことができ、互いの位置ズレを最小限に抑制できる。この結果、高周波チップの位置ズレによる高周波損失を低減できる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面図であり、（ｂ）はＩｂ−Ｉｂ線における断面図である。
【図２】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面図であり、（ｂ）はIIｂ−IIｂ線における断面図である。
【図３】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面図であり、（ｂ）はIIIｂ−IIIｂ線における断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構造を模式的に示す断面図及び上面図である。実装基板１０１上には、接地電極１０２と信号用配線１０３とともに、透明基板１０４上に形成した高周波用途の半導体チップ１０５の実装位置を表す基準マーク１０６が配線パターンの一部として形成されている。その上に銀ペーストなどの導電性固定剤１０７を、半導体チップ上信号用配線１１２を有する半導体チップ１０５の信号用ビア１０８を介して基板裏面に接続した裏面の信号電極１０９及び接地電極１１０と実装基板上の接地電極１０２及び信号用配線１０３との接続部分に塗布し、半導体チップ１０５を配置する。このとき、透明基板１０４上部から半導体チップ裏面に形成した基準マーク１１１と実装基板上の基準マーク１０６とを透かして確認することで、実装基板上の信号用配線１０３と半導体チップ１０５の裏面の信号電極１０９とを位置ズレすることなく配置することができる。配置する際に、導電性固定剤１０７を塗布しているため、誤った位置に配置してしまうと導電性の固定剤が不要な場所にも広がってしまい、場合によっては信号線と接地電極を短絡してしまう危険性がある。基準マークの存在により事前にチップ位置を正確に把握できるので、配置ミスによる不良の発生を抑制することができる。半導体チップ１０５を実装基板１０１上に配置したのち、恒温槽にて乾燥させることで、本実施形態の半導体装置となる。
【００１８】
ここで、透明基板１０４は、例えばサファイア基板上にＧａＮ／ＡｌＧａＮ半導体層をエピタキシャル成長したもので、表面にはＡｌＧａＮ／ＧａＮ ＨＦＥＴを含む集積回路が形成されている。なお、サファイア基板のほかシリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、又はこれらを積層した基板であっても基板が透明であれば同様の構成とすることが可能である。また、半導体チップ１０５についてもＡｌＧａＮ／ＧａＮ系に限らない。
【００１９】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体装置を模式的に示す断面図及び上面図である。実装基板１０１上には、接地電極１０２と信号用配線１０３とともに、高周波用途の半導体チップ１０５の実装位置を表す基準マークの役割をもつ第１の貫通孔２０１が形成されている。その上に銀ペーストなどの導電性固定剤１０７を実装基板上の半導体チップ１０５の信号用ビア１０８を介して基板裏面に接続した裏面の信号電極１０９及び接地電極１１０と実装基板１０１上の接地電極１０２及び信号用配線１０３との接続部分に塗布し、半導体チップ上信号用配線１１２を有する半導体チップ１０５を配置する。半導体チップ１０５には、第１の貫通孔２０１より直径が小さい第２の貫通孔２０２が複数個形成されている。なお、第２の貫通孔２０２は、第１の貫通孔２０１に対応する位置のほか、同心円上に並ぶように形成されていることが望ましい。半導体チップ１０５を配置する際、実装基板１０１の裏面から光２０３を照射すると、実装基板１０１と半導体チップ１０５の互いの位置が一致している場合、中心の第２の貫通孔を透過する光２０４がもっとも強くなる。位置が一致していない場合、周辺の第２の貫通孔を透過する光２０４’が強くなるため、補正する方向とおおよその距離を知ることができる。このようにチップ位置を調整して実装基板１０１上に配置することで、配置ミスによる不良の発生を抑制することができる。半導体チップ１０５を実装基板１０１上に配置したのち、恒温槽にて乾燥させることで、本実施形態の半導体装置となる。
【００２０】
本実施形態の構成は、ほとんどが裏面電極で覆われている半導体チップや不透明な半導体チップについても適用可能である。
【００２１】
ここで、透明基板１０４は、例えばサファイア基板上にＧａＮ／ＡｌＧａＮ半導体層をエピタキシャル成長したもので、表面にはＡｌＧａＮ／ＧａＮ ＨＦＥＴを含む集積回路が形成されている。なお、サファイア基板のほかシリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、又はこれらの積層した基板であっても基板が透明であれば同様の構成とすることが可能である。また、半導体チップ１０５についてもＡｌＧａＮ／ＧａＮ系に限らない。
【産業上の利用可能性】
【００２２】
本発明に係る半導体装置は、高出力高周波用の無線通信装置として非常に有効である。
【符号の説明】
【００２３】
１０１ 実装基板
１０２ 接地電極
１０３ 信号用配線
１０４ 透明基板
１０５ 半導体チップ
１０６ 基準マーク
１０７ 導電性固定剤
１０８ 信号用ビア
１０９ 信号電極
１１０ 接地電極
１１１ 基準マーク
１１２ 半導体チップ上信号用配線
２０１ 第１の貫通孔
２０２ 第２の貫通孔
２０３ 光
２０４ 光
２０４’ 光
【技術分野】
【０００１】
本発明は、無線通信装置等に用いられる半導体装置及びその実装方法に関し、特に高周波用途に用いる半導体集積回路の半導体装置及びパッケージの実装技術に関する。
【背景技術】
【０００２】
近年、半導体チップは小型化・集積化が進んでおり、チップサイズと同等又は、チップ自体がパッケージとなる超小型サイズのチップサイズパッケージ（ＣＳＰ）の研究開発が盛んに行われている（例えば特許文献１を参照。）。特に、ウェハ状態でパッケージ化を行うウェハレベルＣＳＰは、組み立て費用や部品点数を削減できる、低コストのパッケージング方法として注目されている。
【０００３】
ウェハレベルＣＳＰは、半導体チップの実装基板と向き合う面に接地電極と信号用電極が設けられているため、実装基板上に配置するだけでチップと実装基板との配線を行うことができる。この方法は、チップと実装基板との距離が短いため、チップ特性が端子接続状態に大きく影響するような高周波用チップにおいて、不確定なワイヤー接続を回避できる。また、端子接続損失を最小限にできる。このため、高周波領域で非常に有効な実装方法である。
【０００４】
ウェハレベルＣＳＰ等の裏面実装型半導体チップを実装基板に実装する際には、実装基板側の電極との位置あわせが必要である。特に集積度が高く、電極数が多いチップ及び端子接続状態がチップ特性に影響しやすい高周波を扱う半導体チップの場合は、精度の高いチップ実装位置制御が求められる。図３に示す従来技術では、チップ３０５側面（又はチップ端）を実装基板３０１上の基準マーク３０６にあわせることよって実装位置を決定している。また、フリップチップ等の裏面配線を有するチップの実装に際し、チップ側面に接するように半田ボールを設けることでチップ位置制御を行う方法も開示されている（例えば、特許文献２を参照。）。
【０００５】
一方、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）並びに一般式が（ＩｎxＡｌ1-x）yＧａ1-yＮ（０≦ｘ≦１、０≦ｙ≦１）で表される混晶物である窒化物半導体は、その物理的特徴である広いバンドギャップ及び直接遷移型バンド構造を利用して光学素子へ応用されている。また、破壊電界及び飽和電子速度が大きいという特長を利用した電子デバイスへの応用も検討されている。特に半絶縁性基板の上にエピタキシャル成長したＡｌxＧａ1-xＮとＧａＮとの界面に現れる二次元電子ガスを利用するヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor; 以下HFETと略す）は、高出力高周波デバイスとして開発が進められている。透明基板であるサファイア基板上にマイクロストリップ線路を用いて整合回路、バイアス回路とともにＡｌＧａＮ／ＧａＮ ＨＦＥＴを集積化したＭＭＩＣが報告されている（例えば、非特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−６４２３６号公報
【特許文献２】特開２００９−１８８２６０号公報
【非特許文献】
【０００７】
【非特許文献１】2008 IEEE MTT-S Int. Microwave Symp, Dig. p.1293-1296
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来技術には以下のような課題がある。ウェハレベルＣＳＰ、フリップチップ等の裏面実装型半導体チップを実装基板に実装する際に、チップ側面を基準として実装位置を決定する従来技術では、ダイシングの位置制御及びダイシング時の欠損量の変動がチップ実装位置の精度に影響を及ぼすおそれがある。チップ側と実装基板側の電極位置ズレは、入力及び出力インピーダンスの変動となり、結果的に反射損失の増加につながる。特に高周波を扱う半導体チップの場合には、実装位置ズレによる不良品の発生及び実装時の歩留まり低下が懸念される。
【０００９】
本発明は、上記の課題を解決し、半導体チップ寸法（側面位置）に影響することなく、実装基板上電極と半導体チップ裏面電極の位置あわせ精度を向上させ、半導体チップを確実に実装できる実装方法及び半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
第１の半導体装置は、表面に配線パターンを有する実装基板と、実装基板上に実装されており、透明基板上に形成され、少なくとも裏面に接地電極と信号用電極を含む配線パターンを有する高周波用半導体チップとを備えた半導体装置を対象とし、実装基板及び半導体チップ裏面にある配線パターンは、それぞれアライメント用の基準マークを有している。
【００１１】
このような構成とすることで、実装基板上に半導体チップを実装する際に、半導体チップ裏面にある基準マークと実装基板上にある基準マークを用いることで、半導体チップ寸法（側面位置）に影響することなく、実装基板上電極と半導体チップ裏面電極の位置あわせ精度を向上させることができる。半導体チップは、透明基板を用いているため、チップ表面から裏面の基準マークを透かして確認することができる。
【００１２】
第２の半導体装置は、表面に配線パターンを有する実装基板と、実装基板上に実装されており、裏面に少なくとも接地電極と信号用電極を含む配線パターンを有する半導体チップを有する半導体装置を対象とし、実装基板に第１の貫通孔が形成されており、半導体チップに第１の貫通孔より直径の小さい第２の貫通孔が複数形成されており、第２の貫通孔の少なくとも一つは第１の貫通孔と平面位置が一致している。
【００１３】
このような構成とすることで、実装基板上に半導体チップを実装する際、実装基板の裏面側から照明を当て、チップ表面へ透過する光を確認することで、実装基板と半導体チップとのあわせズレを確認することができる。半導体チップ側には、実装基板上の第１の貫通孔に相当する場所を中心に同心円上に複数の貫通孔を空けておけば、透過する光の強さによって位置ズレの距離と方向についての情報を得ることができる。また、本構成はほとんどが裏面電極で覆われている半導体チップや不透明な半導体チップについても適用可能である。
【発明の効果】
【００１４】
本発明の半導体装置によれば、チップ寸法（側面位置）に影響することなく、実装基板上電極と半導体チップの裏面電極の位置あわせを行うことができ、互いの位置ズレを最小限に抑制できる。この結果、高周波チップの位置ズレによる高周波損失を低減できる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面図であり、（ｂ）はＩｂ−Ｉｂ線における断面図である。
【図２】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面図であり、（ｂ）はIIｂ−IIｂ線における断面図である。
【図３】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置であり、（ａ）は平面図であり、（ｂ）はIIIｂ−IIIｂ線における断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構造を模式的に示す断面図及び上面図である。実装基板１０１上には、接地電極１０２と信号用配線１０３とともに、透明基板１０４上に形成した高周波用途の半導体チップ１０５の実装位置を表す基準マーク１０６が配線パターンの一部として形成されている。その上に銀ペーストなどの導電性固定剤１０７を、半導体チップ上信号用配線１１２を有する半導体チップ１０５の信号用ビア１０８を介して基板裏面に接続した裏面の信号電極１０９及び接地電極１１０と実装基板上の接地電極１０２及び信号用配線１０３との接続部分に塗布し、半導体チップ１０５を配置する。このとき、透明基板１０４上部から半導体チップ裏面に形成した基準マーク１１１と実装基板上の基準マーク１０６とを透かして確認することで、実装基板上の信号用配線１０３と半導体チップ１０５の裏面の信号電極１０９とを位置ズレすることなく配置することができる。配置する際に、導電性固定剤１０７を塗布しているため、誤った位置に配置してしまうと導電性の固定剤が不要な場所にも広がってしまい、場合によっては信号線と接地電極を短絡してしまう危険性がある。基準マークの存在により事前にチップ位置を正確に把握できるので、配置ミスによる不良の発生を抑制することができる。半導体チップ１０５を実装基板１０１上に配置したのち、恒温槽にて乾燥させることで、本実施形態の半導体装置となる。
【００１８】
ここで、透明基板１０４は、例えばサファイア基板上にＧａＮ／ＡｌＧａＮ半導体層をエピタキシャル成長したもので、表面にはＡｌＧａＮ／ＧａＮ ＨＦＥＴを含む集積回路が形成されている。なお、サファイア基板のほかシリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、又はこれらを積層した基板であっても基板が透明であれば同様の構成とすることが可能である。また、半導体チップ１０５についてもＡｌＧａＮ／ＧａＮ系に限らない。
【００１９】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体装置を模式的に示す断面図及び上面図である。実装基板１０１上には、接地電極１０２と信号用配線１０３とともに、高周波用途の半導体チップ１０５の実装位置を表す基準マークの役割をもつ第１の貫通孔２０１が形成されている。その上に銀ペーストなどの導電性固定剤１０７を実装基板上の半導体チップ１０５の信号用ビア１０８を介して基板裏面に接続した裏面の信号電極１０９及び接地電極１１０と実装基板１０１上の接地電極１０２及び信号用配線１０３との接続部分に塗布し、半導体チップ上信号用配線１１２を有する半導体チップ１０５を配置する。半導体チップ１０５には、第１の貫通孔２０１より直径が小さい第２の貫通孔２０２が複数個形成されている。なお、第２の貫通孔２０２は、第１の貫通孔２０１に対応する位置のほか、同心円上に並ぶように形成されていることが望ましい。半導体チップ１０５を配置する際、実装基板１０１の裏面から光２０３を照射すると、実装基板１０１と半導体チップ１０５の互いの位置が一致している場合、中心の第２の貫通孔を透過する光２０４がもっとも強くなる。位置が一致していない場合、周辺の第２の貫通孔を透過する光２０４’が強くなるため、補正する方向とおおよその距離を知ることができる。このようにチップ位置を調整して実装基板１０１上に配置することで、配置ミスによる不良の発生を抑制することができる。半導体チップ１０５を実装基板１０１上に配置したのち、恒温槽にて乾燥させることで、本実施形態の半導体装置となる。
【００２０】
本実施形態の構成は、ほとんどが裏面電極で覆われている半導体チップや不透明な半導体チップについても適用可能である。
【００２１】
ここで、透明基板１０４は、例えばサファイア基板上にＧａＮ／ＡｌＧａＮ半導体層をエピタキシャル成長したもので、表面にはＡｌＧａＮ／ＧａＮ ＨＦＥＴを含む集積回路が形成されている。なお、サファイア基板のほかシリコンカーバイト（ＳｉＣ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、又はこれらの積層した基板であっても基板が透明であれば同様の構成とすることが可能である。また、半導体チップ１０５についてもＡｌＧａＮ／ＧａＮ系に限らない。
【産業上の利用可能性】
【００２２】
本発明に係る半導体装置は、高出力高周波用の無線通信装置として非常に有効である。
【符号の説明】
【００２３】
１０１ 実装基板
１０２ 接地電極
１０３ 信号用配線
１０４ 透明基板
１０５ 半導体チップ
１０６ 基準マーク
１０７ 導電性固定剤
１０８ 信号用ビア
１０９ 信号電極
１１０ 接地電極
１１１ 基準マーク
１１２ 半導体チップ上信号用配線
２０１ 第１の貫通孔
２０２ 第２の貫通孔
２０３ 光
２０４ 光
２０４’ 光
【特許請求の範囲】
【請求項１】
表面に配線パターンを有する実装基板と、
前記実装基板上に実装されており、透明基板上に形成され、少なくとも裏面に接地電極及び信号用電極を含む配線パターンを有する半導体チップとを備え、
前記実装基板及び半導体チップ裏面にある配線パターンは、それぞれアライメント用の基準マークを有していることを特徴とする半導体装置。
【請求項２】
表面に配線パターンを有する実装基板と、
前期実装基板上に実装されており、裏面に少なくとも接地電極及び信号用電極を含む配線パターンを有する半導体チップとを備え、
前記実装基板は、第１の貫通孔を有し、
前記半導体チップは、前記第１の貫通孔より直径が小さい複数の第２の貫通孔を有し、
前記第２の貫通孔の少なくとも一つは、前記第１の貫通孔と平面位置が一致していることを特徴とする半導体装置。
【請求項３】
表面に配線パターンを有する実装基板上に、透明基板上に形成され、裏面に少なくとも接地電極と信号用電極を含む配線パターンを有する半導体チップを実装する方法であって、
前記半導体チップの基準マークと前記実装基板上の基準マークを用いて、実装基板上のチップ位置を決定する工程を備えていることを特徴とする半導体装置の実装方法。
【請求項４】
表面に配線パターンを有する実装基板上に、裏面に少なくとも接地電極と信号用電極を含む配線パターンを有する半導体チップを実装する方法であって、
前記実装基板に第１の貫通孔を形成する工程と、
前記半導体チップに複数の第２の貫通孔を形成する工程と、
前記第２の貫通孔の少なくとも一つを前記第１の貫通孔と平面位置が一致するようにチップの実装位置を決定する工程を備えていることを特徴とする半導体装置の実装方法。
【請求項５】
前記チップ位置を決定する工程において、裏面照射した光の透過光を利用することを特徴とする請求項４に記載の半導体装置の実装方法。
【請求項１】
表面に配線パターンを有する実装基板と、
前記実装基板上に実装されており、透明基板上に形成され、少なくとも裏面に接地電極及び信号用電極を含む配線パターンを有する半導体チップとを備え、
前記実装基板及び半導体チップ裏面にある配線パターンは、それぞれアライメント用の基準マークを有していることを特徴とする半導体装置。
【請求項２】
表面に配線パターンを有する実装基板と、
前期実装基板上に実装されており、裏面に少なくとも接地電極及び信号用電極を含む配線パターンを有する半導体チップとを備え、
前記実装基板は、第１の貫通孔を有し、
前記半導体チップは、前記第１の貫通孔より直径が小さい複数の第２の貫通孔を有し、
前記第２の貫通孔の少なくとも一つは、前記第１の貫通孔と平面位置が一致していることを特徴とする半導体装置。
【請求項３】
表面に配線パターンを有する実装基板上に、透明基板上に形成され、裏面に少なくとも接地電極と信号用電極を含む配線パターンを有する半導体チップを実装する方法であって、
前記半導体チップの基準マークと前記実装基板上の基準マークを用いて、実装基板上のチップ位置を決定する工程を備えていることを特徴とする半導体装置の実装方法。
【請求項４】
表面に配線パターンを有する実装基板上に、裏面に少なくとも接地電極と信号用電極を含む配線パターンを有する半導体チップを実装する方法であって、
前記実装基板に第１の貫通孔を形成する工程と、
前記半導体チップに複数の第２の貫通孔を形成する工程と、
前記第２の貫通孔の少なくとも一つを前記第１の貫通孔と平面位置が一致するようにチップの実装位置を決定する工程を備えていることを特徴とする半導体装置の実装方法。
【請求項５】
前記チップ位置を決定する工程において、裏面照射した光の透過光を利用することを特徴とする請求項４に記載の半導体装置の実装方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１１−１９２７２１（Ｐ２０１１−１９２７２１Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５５９３１（Ｐ２０１０−５５９３１）
【出願日】平成２２年３月１２日（２０１０．３．１２）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成２１年度、総務省、「電波資源拡大のための研究開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１２日（２０１０．３．１２）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成２１年度、総務省、「電波資源拡大のための研究開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]