半導体装置及びその製造方法
【課題】本発明は、素子特性にばらつきを生じさせることなく動作時にゲート絶縁膜の高い信頼性を有する半導体装置及びその製造方法の提供を目的とする。
【解決手段】本発明の半導体装置は、ＳｉＣ基板１１上に形成され、表面に凸型領域１１１が形成されたドリフト領域１２と、凸型領域１１１以外の表面に形成された第２導電型の第１ウェル領域１３と、第１ウェル領域１３の表面に選択的に形成され、ドリフト領域１２との間の第１ウェル領域１３表面をチャネル領域と規定する第１導電型のソース領域１４と、ソース領域１４および第１ウェル領域１３と電気的に接続されたソースパッド３と、凸型領域１１１表面に形成された第２導電型の電界緩和領域１７と、ソース領域１４、前記チャネル領域、凸型領域１１１上に形成されたゲート絶縁膜２１と、ゲート絶縁膜２１上に形成されたゲート電極２２と、電界緩和領域１７と第１ウェル領域１３との導通構造とを備える。
【解決手段】本発明の半導体装置は、ＳｉＣ基板１１上に形成され、表面に凸型領域１１１が形成されたドリフト領域１２と、凸型領域１１１以外の表面に形成された第２導電型の第１ウェル領域１３と、第１ウェル領域１３の表面に選択的に形成され、ドリフト領域１２との間の第１ウェル領域１３表面をチャネル領域と規定する第１導電型のソース領域１４と、ソース領域１４および第１ウェル領域１３と電気的に接続されたソースパッド３と、凸型領域１１１表面に形成された第２導電型の電界緩和領域１７と、ソース領域１４、前記チャネル領域、凸型領域１１１上に形成されたゲート絶縁膜２１と、ゲート絶縁膜２１上に形成されたゲート電極２２と、電界緩和領域１７と第１ウェル領域１３との導通構造とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置及びその製造方法に関し、特にＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
インバーター等のパワーエレクトロニクス機器の省エネルギー化を図るためには、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）や金属−酸化膜−半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）等の半導体スイッチング素子の損失を低減させる必要がある。
【０００３】
半導体スイッチング素子の損失は動作時の抵抗（オン抵抗）により決まるため、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体材料を用いてオン抵抗を低減する研究開発が進められている。
【０００４】
その一方で、大電力を制御するためには素子の耐圧特性の向上と安定化が求められる。例えば、ＳｉＣ−ＭＯＳＦＥＴはＳｉ−ＭＯＳＦＥＴに比べて絶縁破壊耐量が大きいため、ドリフト濃度を高くすることができる。しかし、ドリフト濃度を高くするとドレインに高電圧が印加されたときにゲート絶縁膜に大きな電界が加わり、ゲート絶縁膜の劣化や破壊の原因となる。
【０００５】
また、ＳｉＣなどのワイドバンドギャップ半導体を用いたスイッチング素子は、従来のＳｉを用いたスイッチング素子と比較して、バンドギャップが大きいために半導体層の十分な低抵抗化が困難であり、寄生抵抗が大きくなる傾向がある。特に、ＳｉＣはバンドギャップ内の十分に浅いエネルギー領域にｐ型の不純物レベルを持つ元素が存在しないため、室温近傍で抵抗率の低いｐ型ＳｉＣが得られなかった。寄生抵抗が大きいと、スイッチング動作時に電界集中領域に発生する電位が大きくなり、ゲート絶縁酸化膜が破壊に至るという懸念がある。
【０００６】
特許文献１には、ドレインに高電圧が印加されたときにゲート絶縁膜の劣化や破壊を防ぐ対策を施したＳｉＣ−ＭＯＳＦＥＴの構造が開示されている。特許文献１の図１０に示されるＳｉＣ−ＭＯＳＦＥＴでは、ドレイン領域の表面に凸型領域が形成され、凸型領域に沿ってゲート絶縁膜とゲート電極が形成される。このようなゲート構造により、ドレインに高電圧が印加されたときにゲート絶縁膜にかかる電界が緩和され、ゲート絶縁膜の劣化や破壊を防止している。さらに、凸型領域の内部に電界保護領域を形成することによっても、ゲート絶縁膜にかかるドレイン電界を抑制している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１９１２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
パワーＭＯＳＦＥＴのような半導体装置のオン抵抗を低減するためには、単位面積あたりのチャネル幅を大きくすることが必要である。そのために、平面方向にストライプ状に素子を形成するよりも、四角形や六角形のようなセル構造として素子を配列することが有効である。特に、炭化珪素のようなワイドバンドギャップ半導体においては低オン抵抗が望ましいため、セル構造を採用することが一般的である。
【０００９】
しかし、特許文献１の図１０に示されるＳｉＣ−ＭＯＳＦＥＴにセル構造を適用すると、離散的に配置される電界緩和領域は電気的にフローティングとなり電位が固定されない。素子のスイッチング動作時には、ウェル領域と共に電界緩和領域へも電荷の充放電が行われるので、電界緩和領域の電位が固定されないと、電荷が電界緩和領域内にトラップされチャージアップし、半導体層に拡がる空乏層の長さが変化する可能性がある。このような動作が離散的に存在する電界緩和領域の各々で発生するために、素子の動作が不安定になり、素子特性にばらつきが生じたり、信頼性が低下するといった懸念がある。
【００１０】
そこで本発明は上述の問題点に鑑み、素子特性にばらつきを生じさせることなく動作時にゲート絶縁膜の高い信頼性を有する、半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成され、表面に凸型領域が形成された第１導電型のドリフト領域と、前記ドリフト領域の前記凸型領域以外の表面に形成された第２導電型の第１ウェル領域と、前記第１ウェル領域の表面に選択的に形成され、前記ドリフト領域との間の前記第１ウェル領域表面をチャネル領域と規定する第１導電型のソース領域と、前記ソース領域および前記第１ウェル領域と電気的に接続されたソース電極と、前記ドリフト領域の前記凸型領域の表面に形成された第２導電型の電界緩和領域と、前記ソース領域、前記チャネル領域、前記凸型領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記電界緩和領域と前記第１ウェル領域とを電気的に接続するための導通構造とを備える。
【発明の効果】
【００１２】
本発明の半導体装置は、ドリフト領域の凸型領域の表面に形成された第２導電型の電界緩和領域と、ソース領域、チャネル領域、凸型領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、電界緩和領域と第１ウェル領域との導通構造とを備える。電界緩和領域によってゲート絶縁膜に及ぶ電界を緩和してゲート絶縁膜の信頼性を高めるとともに、電界緩和領域の電位を固定することが可能であるので、素子特性にばらつきを生じさせることなく安定したスイッチングが実現する。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る半導体装置の平面図である。
【図２】実施の形態１に係る半導体装置の断面図である。
【図３】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の平面図である。
【図１０】実施の形態１の変形例に係る半導体装置の平面図である。
【図１１】実施の形態１に係る半導体装置の製造工程を示す図である。
【図１２】実施の形態２に係る半導体装置の断面図である。
【図１３】実施の形態２に係る半導体装置の製造工程を示す図である。
【図１４】実施の形態２に係る半導体装置の平面図である。
【図１５】実施の形態２の変形例に係る半導体装置の平面図である。
【図１６】実施の形態２の変形例に係る半導体装置の断面図である。
【図１７】実施の形態３に係る半導体装置の断面図である。
【図１８】実施の形態３に係る半導体装置の製造工程を示す図である。
【図１９】実施の形態３に係る半導体装置の製造工程を示す図である。
【図２０】実施の形態３の変形例に係る半導体装置の断面図である。
【図２１】実施の形態４に係る半導体装置の平面図である。
【図２２】図２１のＡ−Ａ´断面図である。
【図２３】図２１のＢ−Ｂ´断面図である。
【図２４】図２１のＣ−Ｃ´断面図である。
【図２５】図２１の要部拡大図である。
【発明を実施するための形態】
【００１４】
本明細書では、半導体装置としてｎチャネル型のＳｉＣ−ＭＯＳＦＥＴを例に説明する。しかし、逆の導電型であっても良いし、他のワイドバンドギャップ半導体も適用可能である。また、ＩＧＢＴなど他のパワー半導体にも本発明を適用することが可能である。
【００１５】
（実施の形態１）
＜構成＞
図１は実施の形態１に係る半導体装置であるＭＯＳＦＥＴの上面構造（平面図）、図２はその断面図を示している。
【００１６】
図１において、実施の形態１のＭＯＳＦＥＴにはゲートパッド１およびソースパッド３が形成されている。ソースパッド３はＭＯＳＦＥＴの各ユニットセルのソース領域を並列接続したものである。ゲートパッド１はゲート配線２を通して各ユニットセルのゲート電極に接続されている。
【００１７】
図２において、ｎ型のＳｉＣ基板１１上にｎ型のドリフト領域１２が形成される。ドリフト領域１２は表面に複数の凸型領域１１１を有している。そして、ドリフト領域１２の凸型領域１１１の表面にはｐ型の電界緩和領域１７が形成されている。ドリフト領域１２の凸型領域１１１以外の表面にはｐ型のウェル領域１３が形成されている。ここでウェル領域１３は活性セル１１２を構成するものと電位固定セル１１３を構成するものに分けられる。
【００１８】
活性セル１１２を構成するウェル領域１３の表面には、ｐ型のウェルコンタクト領域１５が選択的に形成され、ウェルコンタクト領域１５に接してこれを挟む両側にはｎ型のソース領域１４が形成されている。ソース領域１４とドレイン領域１２の間のウェル領域１３表面はチャネル領域１６と規定され、ｎ型不純物がドーピングされる。ただし、ｎ型不純物のドーピングは必ずしも必要ではなく、求めるＭＯＳＦＥＴの特性によっては不要である。
【００１９】
電位固定セル１１３を構成するウェル領域１３の表面には、ｐ型のウェルコンタクト領域１５が形成されている。このウェル領域１３内にはソース領域は形成されず、ウェルコンタクト領域１５以外のウェル領域１３の表面にはｎ型のチャネル領域１６が形成されている。また、このウェル領域１３はその両側面に形成されたｐ型の電界緩和コンタクト領域１８を介して電界緩和領域１７に接続されている。
【００２０】
チャネル領域１６上にはゲート絶縁膜２１を介してゲート電極２２が形成されているが、ゲート絶縁膜２１及びゲート電極２２はソース領域１４の一部と、凸型領域１１１の側壁および電界緩和領域１７上にまで形成されている。また、ゲート電極は層間絶縁膜２３に覆われている。そして、ウェルコンタクト領域１５とソース領域１４に接するようにソースパッド３が形成されている。また、ＳｉＣ基板の下面にはドレイン電極２４が形成されている。
【００２１】
＜製造工程＞
次に、ＭＯＳＦＥＴの製造方法について図３〜１１を用いて説明する。
【００２２】
まず、ｎ型で低抵抗のＳｉＣ基板１１上に、エピタキシャル成長によりｎ型のドリフト領域１２を形成する（図３）。ドリフト領域１２のｎ型不純物濃度は例えば１×１０13〜１×１０18ｃｍ-3であり、厚さは４〜２００μｍである。
【００２３】
次に、ドリフト領域１２の表面にｐ型の電界緩和領域１７を形成する（図４）。電界緩和領域１７のｐ型不純物濃度は例えば１×１０13〜１×１０18ｃｍ-3であり、厚さは０．１〜１．０μｍである。電界緩和領域１７はＡｌイオンを注入して形成する。ここで、Ａｌイオンのチャネリング現象により電界緩和領域１７が所望の深さよりも深く形成されるのを避けるために、３度以上のオフ角を設けてイオン注入することが望ましい。
【００２４】
さらに、フォトリソグラフィ工程でのアライメントを実現するためのアライメントマークの形成を行う（図示せず）。所望の領域にパターニングしたレジストをマスクとし、例えば六フッ化硫黄（ＳＦ６）を用いた反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）によりドリフト領域１２をエッチングして、アライメントマークを形成する。
【００２５】
そして、デバイスの終端部分への電界集中を緩和して耐圧を安定的に確保するべく、半導体素子が形成される素子領域を囲むようにｐ型の終端領域を形成する（図示せず）。終端領域は、例えばフォトリソグラフィにより加工されたレジストをマスクとし、不純物濃度が１×１０15〜１×１０18ｃｍ-3程度、注入深さが０．３〜２．０μｍになるようにＡｌイオンを注入して形成する。
【００２６】
その後、ドリフト領域１２のエッチングを行って凸型領域１１１を形成する（図５）。例えばフォトリソグラフィにより加工したレジストをマスク３１とし、ＳＦ６を用いたＲＩＥによりドリフト領域１２をエッチングして凸型領域１１１を形成する。ここでエッチング深さは、電界緩和領域１７よりも深い０．１μｍ以上とするのが望ましい。なお、アライメントマークの形成と同時に凸型領域１１１を形成することで、工程数の削減が可能である。
【００２７】
次に、ｐ型のウェル領域１３を形成する（図６）。凸型領域１１１の形成に用いたマスク３１をそのまま用い、注入量が１×１０15〜１×１０18ｃｍ-3程度、注入深さが０．３〜２．０μｍになるようにＡｌイオンを注入してウェル領域１３を形成する。
【００２８】
さらに、電位固定セル１１３を構成するウェル領域１３の両側面にｐ型の電界緩和コンタクト領域１８を形成する（図７）。フォトリソグラフィにより加工されたレジストをマスク３２とし、不純物濃度が１×１０15〜１×１０18ｃｍ-3程度、注入深さが０．３〜２．０μｍになるようにＡｌイオンを注入して電界緩和コンタクト領域１８を形成する。電界緩和コンタクト領域１８を通して、電界緩和領域１７と電位固定セル１１３を構成するウェル領域１３が接続される。
【００２９】
そして、活性セル１１２を構成するウェル領域１３の表面にｎ型のソース領域１４、チャネル領域１６、ｐ型のウェルコンタクト領域１５を形成する（図８）。電位固定セル１１３を構成するウェル領域１３の表面にもｎ型のチャネル領域１６、ｐ型のウェルコンタクト領域１５を形成する。それぞれの領域はフォトリソグラフィにより加工されたレジストマスクまたは酸化膜マスクなどを利用し、ｎ型領域はＮイオン、ｐ型領域はＡｌイオンを注入して形成する。ソース領域１４はウェル領域１３より深くならないように形成し、その不純物濃度はウェル領域１３の不純物濃度より高く、１×１０17ｃｍ-3〜１×１０21ｃｍ-3程度となるように形成する。
【００３０】
チャネル領域１６のｎ型不純物濃度は、１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度となるようにする。チャネル領域１６を形成することにより、ＭＯＳＦＥＴのオン抵抗と閾値電圧を調整することができる。なお、チャネル領域１６を形成するためのＮイオン注入は、マスク材を用いず全面に行っても良い。電界緩和領域１７の不純物濃度を超えなければ当該部分にｎ型の不純物が注入されてもｐ型を維持することができるので電界緩和機能を維持することができる。また、チャネル領域１６の形成は必ずしも必要ではなく、求めるＭＯＳＦＥＴの特性によっては省略しても良い。
【００３１】
ウェルコンタクト領域１５は、ウェル領域１３、電界緩和領域１７、電界緩和コンタクト領域１８とソースパッド３との良好な金属接触を実現するために形成する。ウェルコンタクト領域１５の不純物濃度はウェル領域１３の不純物濃度を超えるように形成する。また、ウェルコンタクト領域１５の形成は１５０℃以上の基板温度で行うことが望ましい。
【００３２】
次に、熱処理装置によって、Ａｒガスなどの不活性ガス雰囲気中でアニールを行う。アニールは例えば１３００℃〜１９００℃の温度で、３０秒〜１時間行う。このアニールによって、イオン注入されたＮなどのｎ型不純物およびＡｌなどのｐ型不純物を活性化させる。
【００３３】
図９、１０は活性化のためのアニールを行った後の段階でのＭＯＳＦＥＴの平面図を例示したものである。ただし、チャネル領域１６は図示を省略している。各セルは縦横に等ピッチで配置しても良いし（図９）、列毎に半周期ずらして配置しても良い（図１０）。セルをいずれの方法で配置するにせよ、凸型領域１１１及び電界緩和領域１７は各セルを囲うように連続的に形成されているので、電界緩和領域１７が少なくともいずれか１箇所で電位固定セル１１３のウェル領域１３と接続されることにより、電界緩和領域１７の電位が固定される。また、図９、１０ではセル数に対する電位固定セル１１３の割合を６：１としているが、これに限定せず望まれるＭＯＳＦＥＴの特性によって割合を変更してよい。また、各セルの形状を矩形としているが、五角形や六角形などの他の形状であっても良い。
【００３４】
次に、ソース領域１４、チャネル領域１６、凸型領域１１１上にゲート絶縁膜２１およびゲート電極２２を形成する（図１１）。例えば熱酸化法や堆積法を用い、その後に窒素やアンモニア雰囲気中における熱処理を行ってゲート絶縁膜２１を形成する。ゲート電極２２は、例えばポリシリコンをＣＶＤ法により堆積し、フォトリソグラフィにより加工されたレジストをマスクとしてエッチングを行って形成する。ポリシリコンには、燐や硼素のような不純物が含まれていてもよい。不純物が含まれることで低シート抵抗を実現することができる。
【００３５】
最後に、層間絶縁膜２３の形成を行ってからゲートパッド１、ゲート配線２、ソースパッド３、およびドレイン電極２４の形成を行うことで、図１、２に示すようなＭＯＳＦＥＴが完成する。層間絶縁膜２３は、例えばＣＶＤ法などで堆積し、ゲートとソースを分離して取り出すためにゲート電極２２の少なくとも一部と、ソース領域１４、ウェルコンタクト領域１５を露出させるようにエッチングを行う。なお、ゲート電極２２は図１に示すゲート配線２の部分から露出させる。その後、エッチングによって露出したソース領域１４及びウェルコンタクト領域１５とソースパッドとをオーミック接触させるために、例えば基板全面にＮｉを成膜して６００〜１０００℃で熱処理を行うことでシリサイドを形成する（図示せず）。層間絶縁膜２３に残留したＮｉはウェットエッチングで除去する。同様に裏面にもシリサイドを形成する。これによってＳｉＣ基板１１とドレイン電極２４との良好なオーミックコンタクトを実現することができる。ゲートパッド１、ゲート配線２、ソースパッド３はＡｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａやそれらの窒化物やそれらの積層膜やそれらの合金層からなる金属をスパッタリング法や蒸着法によって堆積し、パターニングを行うことで形成する。ドレイン電極２４はＴｉ、Ｎｉ、Ａｇ、Ａｕなどの金属膜をスパッタ法や蒸着法で形成する。
【００３６】
＜動作＞
次に、ＭＯＳＦＥＴの動作について説明する。ゲートパッド１に正の電圧を印加する、すなわちゲート電極に正の電圧を印加すると、活性セル１１２のチャネル領域１６に電流の経路が形成され、ドレイン電極２４からＳｉＣ基板１１、ドリフト領域１２、チャネル領域１６、ソース領域を経てソースパッド３に電流が流れる。ゲートパッド１の電圧を閾値電圧以下まで下げると、チャネル領域１６の電流経路が除去され、ドレイン電極２４からソースパッド３に流れる電流が遮断される。これらの特性によりＭＯＳＦＥＴはスイッチング装置として働く。
【００３７】
ゲートパッド１に閾値電圧以下の電圧が印加された状態でドレイン電極２４に高電圧を印加したとき、電界緩和領域１７がゲート絶縁膜２１に及ぶ電界を緩和する。これによりゲート絶縁膜２１の破壊を防ぎ、ＭＯＳＦＥＴの長期信頼性を確保することができる。また、電界緩和領域１７は電界緩和コンタクト領域１８を介して電位固定セル１１３のウェル領域１３に接続されており、これらが同電位となるために安定したスイッチングが実現する。
【００３８】
＜効果＞
実施の形態１に係る半導体装置は、第１導電型の半導体基板（ＳｉＣ基板１１）と、ＳｉＣ基板１１上に形成され、表面に凸型領域１１１が形成された第１導電型のドリフト領域１２と、ドリフト領域１２の凸型領域１１１以外の表面に形成された第２導電型の第１ウェル領域（ウェル領域１３）と、前記第１ウェル領域の表面に選択的に形成され、ドリフト領域１２との間の前記第１ウェル領域表面をチャネル領域と規定する第１導電型のソース領域１４と、ソース領域１４および前記第１ウェル領域と電気的に接続されたソース電極（ソースパッド３）と、ドリフト領域１２の凸型領域１１１の表面に形成された第２導電型の電界緩和領域１７と、ソース領域１４、前記チャネル領域、凸型領域１１１上に形成されたゲート絶縁膜２１と、ゲート絶縁膜２１上に形成されたゲート電極２２と、電界緩和領域１７と前記第１ウェル領域とを電気的に接続するための導通構造とを備える。ゲートパッド１に閾値電圧以下の電圧が印加された状態でドレイン電極２４に高電圧を印加したとき、電界緩和領域１７がゲート絶縁膜２１に及ぶ電界を緩和するので、ゲート絶縁膜２１の破壊を防ぎ、半導体装置の長期信頼性を確保することができる。また、電界緩和領域１７は電位固定セル１１３のウェル領域１３（第１ウェル領域）に接続されてこれらが同電位となるため、安定したスイッチングが実現する。
【００３９】
また、電界緩和領域１７と活性セル１１２のウェル領域１３（第１ウェル領域）との導通構造は、ソース領域１４が表面に形成されない前記第１ウェル領域である第２ウェル領域（電位固定セル１１３のウェル領域１３）を含む。ソースパッド３と電気的に接続された第２ウェル領域を用いて電界緩和領域１７と第１ウェル領域を導通することにより、電界緩和領域１７の電位を固定し、安定したスイッチングが実現する。
【００４０】
さらに、前記導通構造は、電界緩和領域１７及び前記第２ウェル領域の両方と接触する電界緩和コンタクト領域１８を含む。電界緩和領域１７が電界緩和コンタクト領域１８を介して前記第２ウェル領域と電気的に接続されることにより、第１ウェル領域と導通して電位が固定され、安定したスイッチングが実現する。
【００４１】
また、前記半導体基板にはワイドバンドギャップ半導体からなる基板を用いることにより、オン抵抗の小さい半導体装置の実現が可能である。
【００４２】
実施の形態１の半導体装置の製造方法は、（ａ）ドリフト領域１２の所定領域をエッチングして凸型領域１１１を形成する工程と、（ｂ）工程（ａ）の後、工程（ａ）のエッチングマスク３１を用いたイオン注入により第２ウェル領域（電位固定セル１１３のウェル領域１３）を形成する工程と、（ｃ）工程（ｂ）の後、イオン注入により第２ウェル領域の側面および前記電界緩和領域と接する電界緩和コンタクト領域１７を形成する工程とを備える。同一のマスク３１を用いて凸型領域１１１と第２ウェル領域を形成するので、マスクのずれを気にせず第２ウェル領域を形成することが出来る。
【００４３】
また、工程（ａ）では、ドリフト領域１２にアライメントマークを形成すると同時に、凸型領域１１１を形成することにより、工程数の削減が可能である。
【００４４】
（実施の形態２）
＜構成＞
図１２に、実施の形態２に係る半導体装置であるＭＯＳＦＥＴの構成を示す。このＭＯＳＦＥＴでは、電界緩和領域１７と電位固定セル１１３のウェル領域１３が、電界緩和コンタクト領域１８を介さず直接接続される。それ以外の構成は図２に示す実施の形態１のＭＯＳＦＥＴと同様であるため、説明を省略する。なお、図１２において図２に示す構成要素と同じ構成要素には同一の参照符号を付している。
【００４５】
＜製造工程＞
次に、実施の形態２に係るＭＯＳＦＥＴの製造工程を説明する。凸型領域１１１の形成までは実施の形態１と同じく、図２〜図５に示す工程を経て製造する。その後、ウェル領域１３を、凸型領域１１１の形成に用いたマスク３１とは別のマスク３３を用いて形成する（図１３）。マスク３３はマスク３１と同じパターンで配置し、かつマスク３１より幅を狭くしたものである。このマスク３３を用いてＡｌイオンを注入することにより、凸型領域１１１の一部にもウェル領域１３が形成され、電界緩和領域１７とウェル領域１３が直接接続される。そのため、電界緩和コンタクト領域１８を形成する必要はない。後は実施の形態１と同様にしてソース領域１４、コンタクト領域１５、ゲート絶縁膜２１、ゲート電極２２、層間絶縁膜２３、ソースパッド３を形成し、図１２に示す断面構造のＭＯＳＦＥＴが形成される。なお、チャネル領域１６は必要に応じて形成する。
【００４６】
凸型領域１１１とウェル領域１３を異なるマスクを用いて形成することにより、マスクのアライメントずれが生じる可能性がある。しかし、多少のずれが生じても電界緩和領域１７とウェル領域１３の接続状態は確保されるため、チャネル特性の悪化は避けられる。
【００４７】
ウェル領域１３の表面にn型のソース領域１４、ｐ型のウェルコンタクト領域１５を形成し、活性化のためのアニールを行った後の段階でのＭＯＳＦＥＴの平面図を図１４，１５に例示する。各セルは縦横に等ピッチで配置しても良いし（図１４）、列毎に半周期ずらして配置しても良い（図１５）。セルをいずれの方法で配置するにせよ、凸型領域１１１及び電界緩和領域１７は各セルを囲うように連続的に形成されているので、電界緩和領域１７が少なくともいずれか１箇所で電位固定セル１１３のウェル領域１３と接続されることにより、電界緩和領域１７の電位が固定される。また、セル数に対する電位固定セル１１３の割合を６：１としているが、これに限定せず望まれるＭＯＳＦＥＴの特性によって割合を変更してよい。また、各セルの形状を矩形としているが、五角形や六角形などの他の形状であっても良い。
【００４８】
＜変形例＞
図１６は、実施の形態２の変形例に係るＭＯＳＦＥＴの断面図である。このＭＯＳＦＥＴでは、凸型領域１１１がテーパー形状で形成されており、それ以外の構成は図１２に示す実施の形態２のＭＯＳＦＥＴと同様である。
【００４９】
ドレイン電極２４に高電圧が印加されると、凸型領域コーナー部１１４に電界が集中して当該箇所のゲート絶縁膜２１が破壊される。しかし、テーパー角を有するよう凸型領域１１１をエッチングで形成することにより、凸型領域コーナー部１１４での電界集中を抑制することが可能である。
【００５０】
また、凸型領域１１１を形成した後に犠牲酸化を行えば、凸型領域コーナー部１１４に曲率を持たせることができ、凸型領域コーナー部１１４での電界集中をさらに抑制することができる。
【００５１】
なお、これらの変形例は実施の形態２の変形例として説明したが、実施の形態１の構成に適用しても良い。
【００５２】
＜効果＞
実施の形態２の半導体装置では、電界緩和領域１７と活性セル１１２のウェル領域１３（第１ウェル領域）との導通構造は、電界緩和領域１７と接触して形成された第２ウェル領域（電位固定セル１１３のウェル領域１３）自体の端部を含むので、電界緩和領域１７の電位が固定され、安定したスイッチングが実現する。
【００５３】
また、凸型領域１１１をテーパー形状とすることにより、凸型領域コーナー部１１４における電界集中が緩和されるので、ゲート絶縁膜２２の破壊を抑制することが出来る。
【００５４】
実施の形態２の半導体装置の製造方法は、（ａ）ドリフト領域１２の所定領域をエッチングして凸型領域１１１を形成する工程と、（ｂ）工程（ａ）のエッチングマスク３１より開口を拡げたマスク３３を用いたイオン注入により、第２ウェル領域（電位固定セル１１３のウェル領域１３）を形成する工程とを備える。これにより、第２ウェル領域が凸型領域１１１内に形成された電界緩和領域１７と接触して形成されるので、電界緩和コンタクト領域１８を形成することなく電界緩和領域１７の電位を固定することが可能になる。
【００５５】
（実施の形態３）
図１７は、実施の形態３に係る半導体装置であるＭＯＳＦＥＴの断面図である。このＭＯＳＦＥＴでは、電位固定セル１１３が凸型領域１１１の表面に形成され、電位固定セル１１３のウェル領域１３は電界緩和領域１７と接触している。それ以外の構成は図２に示す実施の形態１のＭＯＳＦＥＴと同様である。
【００５６】
実施の形態３に係るＭＯＳＦＥＴの製造工程を説明する。電界緩和領域１７の形成までは実施の形態１と同じく、図２〜図４に示す工程を経て製造する。その後、フォトリソグラフィにより加工したレジストをマスク３４とし、ＳＦ６を用いたＲＩＥによりドリフト領域１２をエッチングして凸型領域１１１を形成する（図１８）。ここでエッチング深さは、電界緩和領域１７よりも深い０．１μｍ以上とするのが望ましい。なお、アライメントマークの形成と同時に凸型領域１１１を形成することで、工程数の削減が可能である。
【００５７】
次に、別のマスク３５を用いてＡｌイオンを注入し、ｐ型のウェル領域１３を形成する（図１９）。注入量が１×１０15〜１×１０18ｃｍ-3程度、注入深さが０．３〜２．０μｍとする。ここで、電位固定セル１１３を構成するウェル領域１３を凸型領域１１１の内部に形成している。
【００５８】
ここでは、凸型領域１１１とウェル領域１３を異なるマスクを用いて形成しているので、マスクのアライメントずれが生じる可能性がある。しかし、凸型領域１１１の内部にウェル領域１３を形成することで確実に電界緩和領域１７とウェル領域１３が接続されるので、多少のずれが生じてもチャネル特性の悪化は避けられる。
【００５９】
＜変形例＞
なお、図２０に示すように凸型領域１１１をテーパー形状として形成することにより、凸型領域コーナー部１１４に集中する電界を緩和し、ゲート絶縁膜２１の破壊を防止することが可能である。
【００６０】
また、凸型領域１１１形成後に犠牲酸化を行えば凸型領域コーナー部１１４に曲率を持たせることができ、凸型領域コーナー部１１４での電界集中をさらに抑制することができる。
【００６１】
＜効果＞
実施の形態３に係る半導体装置において、電界緩和領域１７と活性セル１１２のウェル領域１３（第１ウェル領域）との導通構造は、凸型領域１１１の表面に形成され、ソース電極（ソースパッド３）と電気的に接続された第２導電型の第３ウェル領域（電位固定セル１１３のウェル領域１３）を含む。第３ウェル領域を凸型領域１１１の内部に形成する工程でマスクに多少のずれが生じても、確実に電界緩和領域１７と第３ウェル領域を接続することが出来るので、チャネル特性の悪化を避けることが可能である。
【００６２】
（実施の形態４）
実施の形態１〜３では凸型領域１１１及び電界緩和領域１７を各セルの周囲に形成した。しかし、ドレイン電極２４に高電圧を印加したときに最も電界が集中するのは各セルのコーナー部であるので、実施の形態４では凸型領域１１１及び電界緩和領域１７を各セルのコーナー部にのみ形成する。
【００６３】
図２１は、実施の形態１の図９に対応する実施の形態４の半導体装置であるＭＯＳＦＥＴの平面図であり、イオン注入領域の活性化アニールを行った後の状態を示している。図２２は図２１のＡ−Ａ’断面図、図２３は図２１のＢ−Ｂ’断面図、図２４は図２１のＣ−Ｃ’断面図である。また、図２５は図２１における一つのセルの拡大図である。
【００６４】
図２１に示すＭＯＳＦＥＴでは、縦横に等ピッチでセルが配置されており、全てのセルがソース領域１４を有する活性セル１１２として形成されている。凸型領域１１１は４つの隣接するセルのコーナー部に挟まれた領域のドレイン領域１２にのみ形成され、凸型領域１１１の表面に電界緩和領域１９が形成される。
【００６５】
図２３に示すように、実施の形態４のＭＯＳＦＥＴはＢ−Ｂ’断面では電界緩和領域１７が形成されておらず、通常の活性セルとして動作する。一方、図２４に示すようにＣ−Ｃ’断面では凸型領域１１１と電界緩和領域１７が形成されており、電界緩和領域１７とウェル領域１３が接続されているので、電位固定セルとして動作する。
【００６６】
このような構成により、各セルが活性セルとしても電位固定セルとしても動作するので、電界緩和領域１７の電位を固定することを目的としたセルを専用に形成する必要がなく、素子の有効面積を大きくすることが可能となる。
【００６７】
なお、図２４では電界緩和領域１７とウェル領域１３が接触して形成される例を示しており、その場合、接触を確実なものとするためウェル領域１３は図２５に示すように角部が外側に張り出した形状として形成されることが望ましい。
【００６８】
あるいは、電界緩和領域１７とウェル領域１３を先の実施例で適用した電界緩和コンタクト領域１８を介して接続することも可能である。
【００６９】
また、各セルは図２１のように縦横に等ピッチで配置される他、列毎に半周期ずらして配置される等、他の方法で配置されても良い。その場合に凸型領域１１１及び電界緩和領域１７は、各セルのコーナー部と、これに隣接する他のセルのウェル領域の角部との間の領域にのみ形成される。
【００７０】
＜効果＞
実施の形態４に係る半導体装置において、第１ウェル領域（活性セル１１２のウェル領域１３）は複数形成され、凸型領域１１１および電界緩和領域１７は、任意の第１ウェル領域の角部と、これに隣接する他の第１ウェル領域の角部との間の領域にのみ形成され、第１ウェル領域は、電界緩和領域１７と第１ウェル領域との導通構造として、凸型領域１１１の表面にも延在して形成されて電界緩和領域１７と接触する。これにより、各第１ウェル領域は、電界緩和領域１７と接しない箇所では電流経路となる活性セルとして動作し、電界緩和領域１７と接する箇所では電界緩和領域１７の電位を固定する電位固定セルとして動作する。よって、電位固定専用のセルを設ける必要がなく、素子の有効面積を増やすことが可能となる。
【００７１】
あるいは、実施の形態４に係る半導体装置において、第１ウェル領域（活性セル１１２のウェル領域１３）は複数形成され、凸型領域１１１および電界緩和領域１７は、任意の第１ウェル領域の角部と、これに隣接する他の第１ウェル領域の角部との間の領域にのみ形成され、電界緩和領域１７と第１ウェル領域との導通構造は、第１ウェル領域と電界緩和領域１７とに接触する電界緩和コンタクト領域１８を含む。これにより、各第１ウェル領域は、電界緩和領域１７と接しない箇所では電流経路となる活性セルとして動作し、電界緩和領域１７と接する箇所では電界緩和領域１７の電位を固定する電位固定セルとして動作する。よって、電位固定専用のセルを設ける必要がなく、素子の有効面積を増やすことが可能となる。
【符号の説明】
【００７２】
１ ゲートパッド、２ ゲート配線、３ ソースパッド、１１ ＳｉＣ基板、１２ ドリフト領域、１３ ウェル領域、１４ ソース領域、１５ ウェルコンタクト領域、１６ チャネル領域、１７ 電界緩和領域、１８ 電界緩和コンタクト領域、２１ ゲート絶縁膜、２２ ゲート電極、２３ 層間絶縁膜、２４ ドレイン電極、３１，３２，３３，３４，３５ マスク、１１１ 凸型領域、１１２ 活性セル、１１３ 電位固定セル、１１４ 凸型領域コーナー部。
【技術分野】
【０００１】
この発明は半導体装置及びその製造方法に関し、特にＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
インバーター等のパワーエレクトロニクス機器の省エネルギー化を図るためには、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）や金属−酸化膜−半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）等の半導体スイッチング素子の損失を低減させる必要がある。
【０００３】
半導体スイッチング素子の損失は動作時の抵抗（オン抵抗）により決まるため、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体材料を用いてオン抵抗を低減する研究開発が進められている。
【０００４】
その一方で、大電力を制御するためには素子の耐圧特性の向上と安定化が求められる。例えば、ＳｉＣ−ＭＯＳＦＥＴはＳｉ−ＭＯＳＦＥＴに比べて絶縁破壊耐量が大きいため、ドリフト濃度を高くすることができる。しかし、ドリフト濃度を高くするとドレインに高電圧が印加されたときにゲート絶縁膜に大きな電界が加わり、ゲート絶縁膜の劣化や破壊の原因となる。
【０００５】
また、ＳｉＣなどのワイドバンドギャップ半導体を用いたスイッチング素子は、従来のＳｉを用いたスイッチング素子と比較して、バンドギャップが大きいために半導体層の十分な低抵抗化が困難であり、寄生抵抗が大きくなる傾向がある。特に、ＳｉＣはバンドギャップ内の十分に浅いエネルギー領域にｐ型の不純物レベルを持つ元素が存在しないため、室温近傍で抵抗率の低いｐ型ＳｉＣが得られなかった。寄生抵抗が大きいと、スイッチング動作時に電界集中領域に発生する電位が大きくなり、ゲート絶縁酸化膜が破壊に至るという懸念がある。
【０００６】
特許文献１には、ドレインに高電圧が印加されたときにゲート絶縁膜の劣化や破壊を防ぐ対策を施したＳｉＣ−ＭＯＳＦＥＴの構造が開示されている。特許文献１の図１０に示されるＳｉＣ−ＭＯＳＦＥＴでは、ドレイン領域の表面に凸型領域が形成され、凸型領域に沿ってゲート絶縁膜とゲート電極が形成される。このようなゲート構造により、ドレインに高電圧が印加されたときにゲート絶縁膜にかかる電界が緩和され、ゲート絶縁膜の劣化や破壊を防止している。さらに、凸型領域の内部に電界保護領域を形成することによっても、ゲート絶縁膜にかかるドレイン電界を抑制している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１９１２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
パワーＭＯＳＦＥＴのような半導体装置のオン抵抗を低減するためには、単位面積あたりのチャネル幅を大きくすることが必要である。そのために、平面方向にストライプ状に素子を形成するよりも、四角形や六角形のようなセル構造として素子を配列することが有効である。特に、炭化珪素のようなワイドバンドギャップ半導体においては低オン抵抗が望ましいため、セル構造を採用することが一般的である。
【０００９】
しかし、特許文献１の図１０に示されるＳｉＣ−ＭＯＳＦＥＴにセル構造を適用すると、離散的に配置される電界緩和領域は電気的にフローティングとなり電位が固定されない。素子のスイッチング動作時には、ウェル領域と共に電界緩和領域へも電荷の充放電が行われるので、電界緩和領域の電位が固定されないと、電荷が電界緩和領域内にトラップされチャージアップし、半導体層に拡がる空乏層の長さが変化する可能性がある。このような動作が離散的に存在する電界緩和領域の各々で発生するために、素子の動作が不安定になり、素子特性にばらつきが生じたり、信頼性が低下するといった懸念がある。
【００１０】
そこで本発明は上述の問題点に鑑み、素子特性にばらつきを生じさせることなく動作時にゲート絶縁膜の高い信頼性を有する、半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成され、表面に凸型領域が形成された第１導電型のドリフト領域と、前記ドリフト領域の前記凸型領域以外の表面に形成された第２導電型の第１ウェル領域と、前記第１ウェル領域の表面に選択的に形成され、前記ドリフト領域との間の前記第１ウェル領域表面をチャネル領域と規定する第１導電型のソース領域と、前記ソース領域および前記第１ウェル領域と電気的に接続されたソース電極と、前記ドリフト領域の前記凸型領域の表面に形成された第２導電型の電界緩和領域と、前記ソース領域、前記チャネル領域、前記凸型領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記電界緩和領域と前記第１ウェル領域とを電気的に接続するための導通構造とを備える。
【発明の効果】
【００１２】
本発明の半導体装置は、ドリフト領域の凸型領域の表面に形成された第２導電型の電界緩和領域と、ソース領域、チャネル領域、凸型領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、電界緩和領域と第１ウェル領域との導通構造とを備える。電界緩和領域によってゲート絶縁膜に及ぶ電界を緩和してゲート絶縁膜の信頼性を高めるとともに、電界緩和領域の電位を固定することが可能であるので、素子特性にばらつきを生じさせることなく安定したスイッチングが実現する。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る半導体装置の平面図である。
【図２】実施の形態１に係る半導体装置の断面図である。
【図３】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の平面図である。
【図１０】実施の形態１の変形例に係る半導体装置の平面図である。
【図１１】実施の形態１に係る半導体装置の製造工程を示す図である。
【図１２】実施の形態２に係る半導体装置の断面図である。
【図１３】実施の形態２に係る半導体装置の製造工程を示す図である。
【図１４】実施の形態２に係る半導体装置の平面図である。
【図１５】実施の形態２の変形例に係る半導体装置の平面図である。
【図１６】実施の形態２の変形例に係る半導体装置の断面図である。
【図１７】実施の形態３に係る半導体装置の断面図である。
【図１８】実施の形態３に係る半導体装置の製造工程を示す図である。
【図１９】実施の形態３に係る半導体装置の製造工程を示す図である。
【図２０】実施の形態３の変形例に係る半導体装置の断面図である。
【図２１】実施の形態４に係る半導体装置の平面図である。
【図２２】図２１のＡ−Ａ´断面図である。
【図２３】図２１のＢ−Ｂ´断面図である。
【図２４】図２１のＣ−Ｃ´断面図である。
【図２５】図２１の要部拡大図である。
【発明を実施するための形態】
【００１４】
本明細書では、半導体装置としてｎチャネル型のＳｉＣ−ＭＯＳＦＥＴを例に説明する。しかし、逆の導電型であっても良いし、他のワイドバンドギャップ半導体も適用可能である。また、ＩＧＢＴなど他のパワー半導体にも本発明を適用することが可能である。
【００１５】
（実施の形態１）
＜構成＞
図１は実施の形態１に係る半導体装置であるＭＯＳＦＥＴの上面構造（平面図）、図２はその断面図を示している。
【００１６】
図１において、実施の形態１のＭＯＳＦＥＴにはゲートパッド１およびソースパッド３が形成されている。ソースパッド３はＭＯＳＦＥＴの各ユニットセルのソース領域を並列接続したものである。ゲートパッド１はゲート配線２を通して各ユニットセルのゲート電極に接続されている。
【００１７】
図２において、ｎ型のＳｉＣ基板１１上にｎ型のドリフト領域１２が形成される。ドリフト領域１２は表面に複数の凸型領域１１１を有している。そして、ドリフト領域１２の凸型領域１１１の表面にはｐ型の電界緩和領域１７が形成されている。ドリフト領域１２の凸型領域１１１以外の表面にはｐ型のウェル領域１３が形成されている。ここでウェル領域１３は活性セル１１２を構成するものと電位固定セル１１３を構成するものに分けられる。
【００１８】
活性セル１１２を構成するウェル領域１３の表面には、ｐ型のウェルコンタクト領域１５が選択的に形成され、ウェルコンタクト領域１５に接してこれを挟む両側にはｎ型のソース領域１４が形成されている。ソース領域１４とドレイン領域１２の間のウェル領域１３表面はチャネル領域１６と規定され、ｎ型不純物がドーピングされる。ただし、ｎ型不純物のドーピングは必ずしも必要ではなく、求めるＭＯＳＦＥＴの特性によっては不要である。
【００１９】
電位固定セル１１３を構成するウェル領域１３の表面には、ｐ型のウェルコンタクト領域１５が形成されている。このウェル領域１３内にはソース領域は形成されず、ウェルコンタクト領域１５以外のウェル領域１３の表面にはｎ型のチャネル領域１６が形成されている。また、このウェル領域１３はその両側面に形成されたｐ型の電界緩和コンタクト領域１８を介して電界緩和領域１７に接続されている。
【００２０】
チャネル領域１６上にはゲート絶縁膜２１を介してゲート電極２２が形成されているが、ゲート絶縁膜２１及びゲート電極２２はソース領域１４の一部と、凸型領域１１１の側壁および電界緩和領域１７上にまで形成されている。また、ゲート電極は層間絶縁膜２３に覆われている。そして、ウェルコンタクト領域１５とソース領域１４に接するようにソースパッド３が形成されている。また、ＳｉＣ基板の下面にはドレイン電極２４が形成されている。
【００２１】
＜製造工程＞
次に、ＭＯＳＦＥＴの製造方法について図３〜１１を用いて説明する。
【００２２】
まず、ｎ型で低抵抗のＳｉＣ基板１１上に、エピタキシャル成長によりｎ型のドリフト領域１２を形成する（図３）。ドリフト領域１２のｎ型不純物濃度は例えば１×１０13〜１×１０18ｃｍ-3であり、厚さは４〜２００μｍである。
【００２３】
次に、ドリフト領域１２の表面にｐ型の電界緩和領域１７を形成する（図４）。電界緩和領域１７のｐ型不純物濃度は例えば１×１０13〜１×１０18ｃｍ-3であり、厚さは０．１〜１．０μｍである。電界緩和領域１７はＡｌイオンを注入して形成する。ここで、Ａｌイオンのチャネリング現象により電界緩和領域１７が所望の深さよりも深く形成されるのを避けるために、３度以上のオフ角を設けてイオン注入することが望ましい。
【００２４】
さらに、フォトリソグラフィ工程でのアライメントを実現するためのアライメントマークの形成を行う（図示せず）。所望の領域にパターニングしたレジストをマスクとし、例えば六フッ化硫黄（ＳＦ６）を用いた反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）によりドリフト領域１２をエッチングして、アライメントマークを形成する。
【００２５】
そして、デバイスの終端部分への電界集中を緩和して耐圧を安定的に確保するべく、半導体素子が形成される素子領域を囲むようにｐ型の終端領域を形成する（図示せず）。終端領域は、例えばフォトリソグラフィにより加工されたレジストをマスクとし、不純物濃度が１×１０15〜１×１０18ｃｍ-3程度、注入深さが０．３〜２．０μｍになるようにＡｌイオンを注入して形成する。
【００２６】
その後、ドリフト領域１２のエッチングを行って凸型領域１１１を形成する（図５）。例えばフォトリソグラフィにより加工したレジストをマスク３１とし、ＳＦ６を用いたＲＩＥによりドリフト領域１２をエッチングして凸型領域１１１を形成する。ここでエッチング深さは、電界緩和領域１７よりも深い０．１μｍ以上とするのが望ましい。なお、アライメントマークの形成と同時に凸型領域１１１を形成することで、工程数の削減が可能である。
【００２７】
次に、ｐ型のウェル領域１３を形成する（図６）。凸型領域１１１の形成に用いたマスク３１をそのまま用い、注入量が１×１０15〜１×１０18ｃｍ-3程度、注入深さが０．３〜２．０μｍになるようにＡｌイオンを注入してウェル領域１３を形成する。
【００２８】
さらに、電位固定セル１１３を構成するウェル領域１３の両側面にｐ型の電界緩和コンタクト領域１８を形成する（図７）。フォトリソグラフィにより加工されたレジストをマスク３２とし、不純物濃度が１×１０15〜１×１０18ｃｍ-3程度、注入深さが０．３〜２．０μｍになるようにＡｌイオンを注入して電界緩和コンタクト領域１８を形成する。電界緩和コンタクト領域１８を通して、電界緩和領域１７と電位固定セル１１３を構成するウェル領域１３が接続される。
【００２９】
そして、活性セル１１２を構成するウェル領域１３の表面にｎ型のソース領域１４、チャネル領域１６、ｐ型のウェルコンタクト領域１５を形成する（図８）。電位固定セル１１３を構成するウェル領域１３の表面にもｎ型のチャネル領域１６、ｐ型のウェルコンタクト領域１５を形成する。それぞれの領域はフォトリソグラフィにより加工されたレジストマスクまたは酸化膜マスクなどを利用し、ｎ型領域はＮイオン、ｐ型領域はＡｌイオンを注入して形成する。ソース領域１４はウェル領域１３より深くならないように形成し、その不純物濃度はウェル領域１３の不純物濃度より高く、１×１０17ｃｍ-3〜１×１０21ｃｍ-3程度となるように形成する。
【００３０】
チャネル領域１６のｎ型不純物濃度は、１×１０17ｃｍ-3〜１×１０19ｃｍ-3程度となるようにする。チャネル領域１６を形成することにより、ＭＯＳＦＥＴのオン抵抗と閾値電圧を調整することができる。なお、チャネル領域１６を形成するためのＮイオン注入は、マスク材を用いず全面に行っても良い。電界緩和領域１７の不純物濃度を超えなければ当該部分にｎ型の不純物が注入されてもｐ型を維持することができるので電界緩和機能を維持することができる。また、チャネル領域１６の形成は必ずしも必要ではなく、求めるＭＯＳＦＥＴの特性によっては省略しても良い。
【００３１】
ウェルコンタクト領域１５は、ウェル領域１３、電界緩和領域１７、電界緩和コンタクト領域１８とソースパッド３との良好な金属接触を実現するために形成する。ウェルコンタクト領域１５の不純物濃度はウェル領域１３の不純物濃度を超えるように形成する。また、ウェルコンタクト領域１５の形成は１５０℃以上の基板温度で行うことが望ましい。
【００３２】
次に、熱処理装置によって、Ａｒガスなどの不活性ガス雰囲気中でアニールを行う。アニールは例えば１３００℃〜１９００℃の温度で、３０秒〜１時間行う。このアニールによって、イオン注入されたＮなどのｎ型不純物およびＡｌなどのｐ型不純物を活性化させる。
【００３３】
図９、１０は活性化のためのアニールを行った後の段階でのＭＯＳＦＥＴの平面図を例示したものである。ただし、チャネル領域１６は図示を省略している。各セルは縦横に等ピッチで配置しても良いし（図９）、列毎に半周期ずらして配置しても良い（図１０）。セルをいずれの方法で配置するにせよ、凸型領域１１１及び電界緩和領域１７は各セルを囲うように連続的に形成されているので、電界緩和領域１７が少なくともいずれか１箇所で電位固定セル１１３のウェル領域１３と接続されることにより、電界緩和領域１７の電位が固定される。また、図９、１０ではセル数に対する電位固定セル１１３の割合を６：１としているが、これに限定せず望まれるＭＯＳＦＥＴの特性によって割合を変更してよい。また、各セルの形状を矩形としているが、五角形や六角形などの他の形状であっても良い。
【００３４】
次に、ソース領域１４、チャネル領域１６、凸型領域１１１上にゲート絶縁膜２１およびゲート電極２２を形成する（図１１）。例えば熱酸化法や堆積法を用い、その後に窒素やアンモニア雰囲気中における熱処理を行ってゲート絶縁膜２１を形成する。ゲート電極２２は、例えばポリシリコンをＣＶＤ法により堆積し、フォトリソグラフィにより加工されたレジストをマスクとしてエッチングを行って形成する。ポリシリコンには、燐や硼素のような不純物が含まれていてもよい。不純物が含まれることで低シート抵抗を実現することができる。
【００３５】
最後に、層間絶縁膜２３の形成を行ってからゲートパッド１、ゲート配線２、ソースパッド３、およびドレイン電極２４の形成を行うことで、図１、２に示すようなＭＯＳＦＥＴが完成する。層間絶縁膜２３は、例えばＣＶＤ法などで堆積し、ゲートとソースを分離して取り出すためにゲート電極２２の少なくとも一部と、ソース領域１４、ウェルコンタクト領域１５を露出させるようにエッチングを行う。なお、ゲート電極２２は図１に示すゲート配線２の部分から露出させる。その後、エッチングによって露出したソース領域１４及びウェルコンタクト領域１５とソースパッドとをオーミック接触させるために、例えば基板全面にＮｉを成膜して６００〜１０００℃で熱処理を行うことでシリサイドを形成する（図示せず）。層間絶縁膜２３に残留したＮｉはウェットエッチングで除去する。同様に裏面にもシリサイドを形成する。これによってＳｉＣ基板１１とドレイン電極２４との良好なオーミックコンタクトを実現することができる。ゲートパッド１、ゲート配線２、ソースパッド３はＡｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａやそれらの窒化物やそれらの積層膜やそれらの合金層からなる金属をスパッタリング法や蒸着法によって堆積し、パターニングを行うことで形成する。ドレイン電極２４はＴｉ、Ｎｉ、Ａｇ、Ａｕなどの金属膜をスパッタ法や蒸着法で形成する。
【００３６】
＜動作＞
次に、ＭＯＳＦＥＴの動作について説明する。ゲートパッド１に正の電圧を印加する、すなわちゲート電極に正の電圧を印加すると、活性セル１１２のチャネル領域１６に電流の経路が形成され、ドレイン電極２４からＳｉＣ基板１１、ドリフト領域１２、チャネル領域１６、ソース領域を経てソースパッド３に電流が流れる。ゲートパッド１の電圧を閾値電圧以下まで下げると、チャネル領域１６の電流経路が除去され、ドレイン電極２４からソースパッド３に流れる電流が遮断される。これらの特性によりＭＯＳＦＥＴはスイッチング装置として働く。
【００３７】
ゲートパッド１に閾値電圧以下の電圧が印加された状態でドレイン電極２４に高電圧を印加したとき、電界緩和領域１７がゲート絶縁膜２１に及ぶ電界を緩和する。これによりゲート絶縁膜２１の破壊を防ぎ、ＭＯＳＦＥＴの長期信頼性を確保することができる。また、電界緩和領域１７は電界緩和コンタクト領域１８を介して電位固定セル１１３のウェル領域１３に接続されており、これらが同電位となるために安定したスイッチングが実現する。
【００３８】
＜効果＞
実施の形態１に係る半導体装置は、第１導電型の半導体基板（ＳｉＣ基板１１）と、ＳｉＣ基板１１上に形成され、表面に凸型領域１１１が形成された第１導電型のドリフト領域１２と、ドリフト領域１２の凸型領域１１１以外の表面に形成された第２導電型の第１ウェル領域（ウェル領域１３）と、前記第１ウェル領域の表面に選択的に形成され、ドリフト領域１２との間の前記第１ウェル領域表面をチャネル領域と規定する第１導電型のソース領域１４と、ソース領域１４および前記第１ウェル領域と電気的に接続されたソース電極（ソースパッド３）と、ドリフト領域１２の凸型領域１１１の表面に形成された第２導電型の電界緩和領域１７と、ソース領域１４、前記チャネル領域、凸型領域１１１上に形成されたゲート絶縁膜２１と、ゲート絶縁膜２１上に形成されたゲート電極２２と、電界緩和領域１７と前記第１ウェル領域とを電気的に接続するための導通構造とを備える。ゲートパッド１に閾値電圧以下の電圧が印加された状態でドレイン電極２４に高電圧を印加したとき、電界緩和領域１７がゲート絶縁膜２１に及ぶ電界を緩和するので、ゲート絶縁膜２１の破壊を防ぎ、半導体装置の長期信頼性を確保することができる。また、電界緩和領域１７は電位固定セル１１３のウェル領域１３（第１ウェル領域）に接続されてこれらが同電位となるため、安定したスイッチングが実現する。
【００３９】
また、電界緩和領域１７と活性セル１１２のウェル領域１３（第１ウェル領域）との導通構造は、ソース領域１４が表面に形成されない前記第１ウェル領域である第２ウェル領域（電位固定セル１１３のウェル領域１３）を含む。ソースパッド３と電気的に接続された第２ウェル領域を用いて電界緩和領域１７と第１ウェル領域を導通することにより、電界緩和領域１７の電位を固定し、安定したスイッチングが実現する。
【００４０】
さらに、前記導通構造は、電界緩和領域１７及び前記第２ウェル領域の両方と接触する電界緩和コンタクト領域１８を含む。電界緩和領域１７が電界緩和コンタクト領域１８を介して前記第２ウェル領域と電気的に接続されることにより、第１ウェル領域と導通して電位が固定され、安定したスイッチングが実現する。
【００４１】
また、前記半導体基板にはワイドバンドギャップ半導体からなる基板を用いることにより、オン抵抗の小さい半導体装置の実現が可能である。
【００４２】
実施の形態１の半導体装置の製造方法は、（ａ）ドリフト領域１２の所定領域をエッチングして凸型領域１１１を形成する工程と、（ｂ）工程（ａ）の後、工程（ａ）のエッチングマスク３１を用いたイオン注入により第２ウェル領域（電位固定セル１１３のウェル領域１３）を形成する工程と、（ｃ）工程（ｂ）の後、イオン注入により第２ウェル領域の側面および前記電界緩和領域と接する電界緩和コンタクト領域１７を形成する工程とを備える。同一のマスク３１を用いて凸型領域１１１と第２ウェル領域を形成するので、マスクのずれを気にせず第２ウェル領域を形成することが出来る。
【００４３】
また、工程（ａ）では、ドリフト領域１２にアライメントマークを形成すると同時に、凸型領域１１１を形成することにより、工程数の削減が可能である。
【００４４】
（実施の形態２）
＜構成＞
図１２に、実施の形態２に係る半導体装置であるＭＯＳＦＥＴの構成を示す。このＭＯＳＦＥＴでは、電界緩和領域１７と電位固定セル１１３のウェル領域１３が、電界緩和コンタクト領域１８を介さず直接接続される。それ以外の構成は図２に示す実施の形態１のＭＯＳＦＥＴと同様であるため、説明を省略する。なお、図１２において図２に示す構成要素と同じ構成要素には同一の参照符号を付している。
【００４５】
＜製造工程＞
次に、実施の形態２に係るＭＯＳＦＥＴの製造工程を説明する。凸型領域１１１の形成までは実施の形態１と同じく、図２〜図５に示す工程を経て製造する。その後、ウェル領域１３を、凸型領域１１１の形成に用いたマスク３１とは別のマスク３３を用いて形成する（図１３）。マスク３３はマスク３１と同じパターンで配置し、かつマスク３１より幅を狭くしたものである。このマスク３３を用いてＡｌイオンを注入することにより、凸型領域１１１の一部にもウェル領域１３が形成され、電界緩和領域１７とウェル領域１３が直接接続される。そのため、電界緩和コンタクト領域１８を形成する必要はない。後は実施の形態１と同様にしてソース領域１４、コンタクト領域１５、ゲート絶縁膜２１、ゲート電極２２、層間絶縁膜２３、ソースパッド３を形成し、図１２に示す断面構造のＭＯＳＦＥＴが形成される。なお、チャネル領域１６は必要に応じて形成する。
【００４６】
凸型領域１１１とウェル領域１３を異なるマスクを用いて形成することにより、マスクのアライメントずれが生じる可能性がある。しかし、多少のずれが生じても電界緩和領域１７とウェル領域１３の接続状態は確保されるため、チャネル特性の悪化は避けられる。
【００４７】
ウェル領域１３の表面にn型のソース領域１４、ｐ型のウェルコンタクト領域１５を形成し、活性化のためのアニールを行った後の段階でのＭＯＳＦＥＴの平面図を図１４，１５に例示する。各セルは縦横に等ピッチで配置しても良いし（図１４）、列毎に半周期ずらして配置しても良い（図１５）。セルをいずれの方法で配置するにせよ、凸型領域１１１及び電界緩和領域１７は各セルを囲うように連続的に形成されているので、電界緩和領域１７が少なくともいずれか１箇所で電位固定セル１１３のウェル領域１３と接続されることにより、電界緩和領域１７の電位が固定される。また、セル数に対する電位固定セル１１３の割合を６：１としているが、これに限定せず望まれるＭＯＳＦＥＴの特性によって割合を変更してよい。また、各セルの形状を矩形としているが、五角形や六角形などの他の形状であっても良い。
【００４８】
＜変形例＞
図１６は、実施の形態２の変形例に係るＭＯＳＦＥＴの断面図である。このＭＯＳＦＥＴでは、凸型領域１１１がテーパー形状で形成されており、それ以外の構成は図１２に示す実施の形態２のＭＯＳＦＥＴと同様である。
【００４９】
ドレイン電極２４に高電圧が印加されると、凸型領域コーナー部１１４に電界が集中して当該箇所のゲート絶縁膜２１が破壊される。しかし、テーパー角を有するよう凸型領域１１１をエッチングで形成することにより、凸型領域コーナー部１１４での電界集中を抑制することが可能である。
【００５０】
また、凸型領域１１１を形成した後に犠牲酸化を行えば、凸型領域コーナー部１１４に曲率を持たせることができ、凸型領域コーナー部１１４での電界集中をさらに抑制することができる。
【００５１】
なお、これらの変形例は実施の形態２の変形例として説明したが、実施の形態１の構成に適用しても良い。
【００５２】
＜効果＞
実施の形態２の半導体装置では、電界緩和領域１７と活性セル１１２のウェル領域１３（第１ウェル領域）との導通構造は、電界緩和領域１７と接触して形成された第２ウェル領域（電位固定セル１１３のウェル領域１３）自体の端部を含むので、電界緩和領域１７の電位が固定され、安定したスイッチングが実現する。
【００５３】
また、凸型領域１１１をテーパー形状とすることにより、凸型領域コーナー部１１４における電界集中が緩和されるので、ゲート絶縁膜２２の破壊を抑制することが出来る。
【００５４】
実施の形態２の半導体装置の製造方法は、（ａ）ドリフト領域１２の所定領域をエッチングして凸型領域１１１を形成する工程と、（ｂ）工程（ａ）のエッチングマスク３１より開口を拡げたマスク３３を用いたイオン注入により、第２ウェル領域（電位固定セル１１３のウェル領域１３）を形成する工程とを備える。これにより、第２ウェル領域が凸型領域１１１内に形成された電界緩和領域１７と接触して形成されるので、電界緩和コンタクト領域１８を形成することなく電界緩和領域１７の電位を固定することが可能になる。
【００５５】
（実施の形態３）
図１７は、実施の形態３に係る半導体装置であるＭＯＳＦＥＴの断面図である。このＭＯＳＦＥＴでは、電位固定セル１１３が凸型領域１１１の表面に形成され、電位固定セル１１３のウェル領域１３は電界緩和領域１７と接触している。それ以外の構成は図２に示す実施の形態１のＭＯＳＦＥＴと同様である。
【００５６】
実施の形態３に係るＭＯＳＦＥＴの製造工程を説明する。電界緩和領域１７の形成までは実施の形態１と同じく、図２〜図４に示す工程を経て製造する。その後、フォトリソグラフィにより加工したレジストをマスク３４とし、ＳＦ６を用いたＲＩＥによりドリフト領域１２をエッチングして凸型領域１１１を形成する（図１８）。ここでエッチング深さは、電界緩和領域１７よりも深い０．１μｍ以上とするのが望ましい。なお、アライメントマークの形成と同時に凸型領域１１１を形成することで、工程数の削減が可能である。
【００５７】
次に、別のマスク３５を用いてＡｌイオンを注入し、ｐ型のウェル領域１３を形成する（図１９）。注入量が１×１０15〜１×１０18ｃｍ-3程度、注入深さが０．３〜２．０μｍとする。ここで、電位固定セル１１３を構成するウェル領域１３を凸型領域１１１の内部に形成している。
【００５８】
ここでは、凸型領域１１１とウェル領域１３を異なるマスクを用いて形成しているので、マスクのアライメントずれが生じる可能性がある。しかし、凸型領域１１１の内部にウェル領域１３を形成することで確実に電界緩和領域１７とウェル領域１３が接続されるので、多少のずれが生じてもチャネル特性の悪化は避けられる。
【００５９】
＜変形例＞
なお、図２０に示すように凸型領域１１１をテーパー形状として形成することにより、凸型領域コーナー部１１４に集中する電界を緩和し、ゲート絶縁膜２１の破壊を防止することが可能である。
【００６０】
また、凸型領域１１１形成後に犠牲酸化を行えば凸型領域コーナー部１１４に曲率を持たせることができ、凸型領域コーナー部１１４での電界集中をさらに抑制することができる。
【００６１】
＜効果＞
実施の形態３に係る半導体装置において、電界緩和領域１７と活性セル１１２のウェル領域１３（第１ウェル領域）との導通構造は、凸型領域１１１の表面に形成され、ソース電極（ソースパッド３）と電気的に接続された第２導電型の第３ウェル領域（電位固定セル１１３のウェル領域１３）を含む。第３ウェル領域を凸型領域１１１の内部に形成する工程でマスクに多少のずれが生じても、確実に電界緩和領域１７と第３ウェル領域を接続することが出来るので、チャネル特性の悪化を避けることが可能である。
【００６２】
（実施の形態４）
実施の形態１〜３では凸型領域１１１及び電界緩和領域１７を各セルの周囲に形成した。しかし、ドレイン電極２４に高電圧を印加したときに最も電界が集中するのは各セルのコーナー部であるので、実施の形態４では凸型領域１１１及び電界緩和領域１７を各セルのコーナー部にのみ形成する。
【００６３】
図２１は、実施の形態１の図９に対応する実施の形態４の半導体装置であるＭＯＳＦＥＴの平面図であり、イオン注入領域の活性化アニールを行った後の状態を示している。図２２は図２１のＡ−Ａ’断面図、図２３は図２１のＢ−Ｂ’断面図、図２４は図２１のＣ−Ｃ’断面図である。また、図２５は図２１における一つのセルの拡大図である。
【００６４】
図２１に示すＭＯＳＦＥＴでは、縦横に等ピッチでセルが配置されており、全てのセルがソース領域１４を有する活性セル１１２として形成されている。凸型領域１１１は４つの隣接するセルのコーナー部に挟まれた領域のドレイン領域１２にのみ形成され、凸型領域１１１の表面に電界緩和領域１９が形成される。
【００６５】
図２３に示すように、実施の形態４のＭＯＳＦＥＴはＢ−Ｂ’断面では電界緩和領域１７が形成されておらず、通常の活性セルとして動作する。一方、図２４に示すようにＣ−Ｃ’断面では凸型領域１１１と電界緩和領域１７が形成されており、電界緩和領域１７とウェル領域１３が接続されているので、電位固定セルとして動作する。
【００６６】
このような構成により、各セルが活性セルとしても電位固定セルとしても動作するので、電界緩和領域１７の電位を固定することを目的としたセルを専用に形成する必要がなく、素子の有効面積を大きくすることが可能となる。
【００６７】
なお、図２４では電界緩和領域１７とウェル領域１３が接触して形成される例を示しており、その場合、接触を確実なものとするためウェル領域１３は図２５に示すように角部が外側に張り出した形状として形成されることが望ましい。
【００６８】
あるいは、電界緩和領域１７とウェル領域１３を先の実施例で適用した電界緩和コンタクト領域１８を介して接続することも可能である。
【００６９】
また、各セルは図２１のように縦横に等ピッチで配置される他、列毎に半周期ずらして配置される等、他の方法で配置されても良い。その場合に凸型領域１１１及び電界緩和領域１７は、各セルのコーナー部と、これに隣接する他のセルのウェル領域の角部との間の領域にのみ形成される。
【００７０】
＜効果＞
実施の形態４に係る半導体装置において、第１ウェル領域（活性セル１１２のウェル領域１３）は複数形成され、凸型領域１１１および電界緩和領域１７は、任意の第１ウェル領域の角部と、これに隣接する他の第１ウェル領域の角部との間の領域にのみ形成され、第１ウェル領域は、電界緩和領域１７と第１ウェル領域との導通構造として、凸型領域１１１の表面にも延在して形成されて電界緩和領域１７と接触する。これにより、各第１ウェル領域は、電界緩和領域１７と接しない箇所では電流経路となる活性セルとして動作し、電界緩和領域１７と接する箇所では電界緩和領域１７の電位を固定する電位固定セルとして動作する。よって、電位固定専用のセルを設ける必要がなく、素子の有効面積を増やすことが可能となる。
【００７１】
あるいは、実施の形態４に係る半導体装置において、第１ウェル領域（活性セル１１２のウェル領域１３）は複数形成され、凸型領域１１１および電界緩和領域１７は、任意の第１ウェル領域の角部と、これに隣接する他の第１ウェル領域の角部との間の領域にのみ形成され、電界緩和領域１７と第１ウェル領域との導通構造は、第１ウェル領域と電界緩和領域１７とに接触する電界緩和コンタクト領域１８を含む。これにより、各第１ウェル領域は、電界緩和領域１７と接しない箇所では電流経路となる活性セルとして動作し、電界緩和領域１７と接する箇所では電界緩和領域１７の電位を固定する電位固定セルとして動作する。よって、電位固定専用のセルを設ける必要がなく、素子の有効面積を増やすことが可能となる。
【符号の説明】
【００７２】
１ ゲートパッド、２ ゲート配線、３ ソースパッド、１１ ＳｉＣ基板、１２ ドリフト領域、１３ ウェル領域、１４ ソース領域、１５ ウェルコンタクト領域、１６ チャネル領域、１７ 電界緩和領域、１８ 電界緩和コンタクト領域、２１ ゲート絶縁膜、２２ ゲート電極、２３ 層間絶縁膜、２４ ドレイン電極、３１，３２，３３，３４，３５ マスク、１１１ 凸型領域、１１２ 活性セル、１１３ 電位固定セル、１１４ 凸型領域コーナー部。
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成され、表面に凸型領域が形成された第１導電型のドリフト領域と、
前記ドリフト領域の前記凸型領域以外の表面に形成された第２導電型の第１ウェル領域と、
前記第１ウェル領域の表面に選択的に形成され、前記ドリフト領域との間の前記第１ウェル領域表面をチャネル領域と規定する第１導電型のソース領域と、
前記ソース領域および前記第１ウェル領域と電気的に接続されたソース電極と、
前記ドリフト領域の前記凸型領域の表面に形成された第２導電型の電界緩和領域と、
前記ソース領域、前記チャネル領域、前記凸型領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記電界緩和領域と前記第１ウェル領域とを電気的に接続するための導通構造とを備える、
半導体装置。
【請求項２】
前記凸型領域はテーパー形状である、
請求項１に記載の半導体装置。
【請求項３】
前記導通構造は、前記ソース領域が表面に形成されない前記第１ウェル領域である第２ウェル領域を含む、
請求項１又は２に記載の半導体装置。
【請求項４】
前記導通構造は、前記電界緩和領域及び前記第２ウェル領域の両方と接触する電界緩和コンタクト領域をさらに含む、
請求項３に記載の半導体装置。
【請求項５】
前記導通構造は、前記電界緩和領域と接触して形成された前記第２ウェル領域自体の端部を含む、
請求項３に記載の半導体装置。
【請求項６】
前記導通構造は、前記凸型領域の表面に形成され前記ソース電極と電気的に接続された第２導電型の第３ウェル領域を含む、
請求項１又は２に記載の半導体装置。
【請求項７】
前記第１ウェル領域は複数形成され、
前記凸型領域および前記電界緩和領域は、任意の前記第１ウェル領域の角部と、この角部に隣接する他の前記第１ウェル領域の角部との間の領域にのみ形成され、
前記第１ウェル領域は、前記導通構造として前記凸型領域の表面にも延在して形成されて前記電界緩和領域と接触する、
請求項１又は２に記載の半導体装置。
【請求項８】
前記第１ウェル領域は複数形成され、
前記凸型領域および前記電界緩和領域は、任意の前記第１ウェル領域の角部と、この角部に隣接する他の前記第１ウェル領域の角部との間の領域にのみ形成され、
前記導通構造は、前記第１ウェル領域と前記電界緩和領域とに接触する電界緩和コンタクト領域を含む、
請求項１又は２に記載の半導体装置。
【請求項９】
前記半導体基板はワイドバンドギャップ半導体からなる基板である、
請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
請求項４に記載の半導体装置の製造方法であって、
（ａ）前記ドリフト領域の所定領域をエッチングして前記凸型領域を形成する工程と、
（ｂ）前記工程（ａ）の後、前記工程（ａ）のエッチングマスクを用いたイオン注入により前記第２ウェル領域を形成する工程と、
（ｃ）前記工程（ｂ）の後、イオン注入により前記第２ウェル領域の側面および前記電界緩和領域と接する前記電界緩和コンタクト領域を形成する工程とを備える、
半導体装置の製造方法。
【請求項１１】
請求項５に記載の半導体装置の製造方法であって、
（ａ）前記ドリフト領域の所定領域をエッチングして前記凸型領域を形成する工程と、
（ｂ）前記工程（ａ）のエッチングマスクより開口を拡げたマスクを用いたイオン注入により、前記第２ウェル領域を形成する工程とを備える、
半導体装置の製造方法。
【請求項１２】
前記工程（ａ）は、前記ドリフト領域にアライメントマークを形成すると同時に、前記凸型領域を形成する工程である、
請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成され、表面に凸型領域が形成された第１導電型のドリフト領域と、
前記ドリフト領域の前記凸型領域以外の表面に形成された第２導電型の第１ウェル領域と、
前記第１ウェル領域の表面に選択的に形成され、前記ドリフト領域との間の前記第１ウェル領域表面をチャネル領域と規定する第１導電型のソース領域と、
前記ソース領域および前記第１ウェル領域と電気的に接続されたソース電極と、
前記ドリフト領域の前記凸型領域の表面に形成された第２導電型の電界緩和領域と、
前記ソース領域、前記チャネル領域、前記凸型領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記電界緩和領域と前記第１ウェル領域とを電気的に接続するための導通構造とを備える、
半導体装置。
【請求項２】
前記凸型領域はテーパー形状である、
請求項１に記載の半導体装置。
【請求項３】
前記導通構造は、前記ソース領域が表面に形成されない前記第１ウェル領域である第２ウェル領域を含む、
請求項１又は２に記載の半導体装置。
【請求項４】
前記導通構造は、前記電界緩和領域及び前記第２ウェル領域の両方と接触する電界緩和コンタクト領域をさらに含む、
請求項３に記載の半導体装置。
【請求項５】
前記導通構造は、前記電界緩和領域と接触して形成された前記第２ウェル領域自体の端部を含む、
請求項３に記載の半導体装置。
【請求項６】
前記導通構造は、前記凸型領域の表面に形成され前記ソース電極と電気的に接続された第２導電型の第３ウェル領域を含む、
請求項１又は２に記載の半導体装置。
【請求項７】
前記第１ウェル領域は複数形成され、
前記凸型領域および前記電界緩和領域は、任意の前記第１ウェル領域の角部と、この角部に隣接する他の前記第１ウェル領域の角部との間の領域にのみ形成され、
前記第１ウェル領域は、前記導通構造として前記凸型領域の表面にも延在して形成されて前記電界緩和領域と接触する、
請求項１又は２に記載の半導体装置。
【請求項８】
前記第１ウェル領域は複数形成され、
前記凸型領域および前記電界緩和領域は、任意の前記第１ウェル領域の角部と、この角部に隣接する他の前記第１ウェル領域の角部との間の領域にのみ形成され、
前記導通構造は、前記第１ウェル領域と前記電界緩和領域とに接触する電界緩和コンタクト領域を含む、
請求項１又は２に記載の半導体装置。
【請求項９】
前記半導体基板はワイドバンドギャップ半導体からなる基板である、
請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
請求項４に記載の半導体装置の製造方法であって、
（ａ）前記ドリフト領域の所定領域をエッチングして前記凸型領域を形成する工程と、
（ｂ）前記工程（ａ）の後、前記工程（ａ）のエッチングマスクを用いたイオン注入により前記第２ウェル領域を形成する工程と、
（ｃ）前記工程（ｂ）の後、イオン注入により前記第２ウェル領域の側面および前記電界緩和領域と接する前記電界緩和コンタクト領域を形成する工程とを備える、
半導体装置の製造方法。
【請求項１１】
請求項５に記載の半導体装置の製造方法であって、
（ａ）前記ドリフト領域の所定領域をエッチングして前記凸型領域を形成する工程と、
（ｂ）前記工程（ａ）のエッチングマスクより開口を拡げたマスクを用いたイオン注入により、前記第２ウェル領域を形成する工程とを備える、
半導体装置の製造方法。
【請求項１２】
前記工程（ａ）は、前記ドリフト領域にアライメントマークを形成すると同時に、前記凸型領域を形成する工程である、
請求項１０又は１１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１３−５５１７７（Ｐ２０１３−５５１７７Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９１４２６（Ｐ２０１１−１９１４２６）
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月２日（２０１１．９．２）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
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