半導体装置
【課題】発振信号を出力し、かつ低消費電力化を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置101は、第1の制御電圧に応じた周波数で発振することにより発振信号を出力する電圧制御発振回路5と、電圧制御発振回路5から受けた発振信号の周波数を電圧に変換する周波数/電圧変換回路2と、周波数/電圧変換回路2によって変換された電圧と前回生成した第2の制御電圧との間のレベルを有する新たな第2の制御電圧を生成する制御電圧生成回路11と、第2の制御電圧を積分することにより第1の制御電圧を生成し、第1の制御電圧を電圧制御発振回路5へ出力するアナログ積分回路3とを備える。
【解決手段】半導体装置101は、第1の制御電圧に応じた周波数で発振することにより発振信号を出力する電圧制御発振回路5と、電圧制御発振回路5から受けた発振信号の周波数を電圧に変換する周波数/電圧変換回路2と、周波数/電圧変換回路2によって変換された電圧と前回生成した第2の制御電圧との間のレベルを有する新たな第2の制御電圧を生成する制御電圧生成回路11と、第2の制御電圧を積分することにより第1の制御電圧を生成し、第1の制御電圧を電圧制御発振回路5へ出力するアナログ積分回路3とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、発振信号を出力する半導体装置に関する。
【背景技術】
【0002】
汎用マイクロコントローラ製品においては、外付け水晶振動子および外付けセラミック振動子などを制御する旧来の発振制御回路のみならず、外付け水晶振動子または外付けセラミック振動子を要しない、半導体装置に内蔵された発振回路(オンチップ・オシレータ回路)が必要とされている。このようなオンチップ・オシレータ回路は、発振周波数、周波数精度および許容消費電力などの要求仕様も多種多様である。
【0003】
たとえば、特許文献1には、以下のような発振回路が開示されている。すなわち、制御信号に応じた周波数で発振する出力信号を生成する発振器と、発振器の出力信号の周波数に応じた電圧の検出信号を生成する周波数電圧変換器と、検出信号と基準信号との差分を示す差分信号を生成する差分検出器と、差分信号を積分することによって制御信号を生成する積分器とを閉ループ状に接続している。
【0004】
また、特許文献2には、以下のような発振回路が開示されている。すなわち、自走発振手段を有して発振信号を出力する発振回路において、制御信号によって出力の周波数が制御される発振器と、発振器の出力又は当該発振器の出力が分周された信号を入力とする第1の周波数電圧変換器と、基準周波数信号又は当該基準周波数信号が分周された信号を入力とする第2の周波数電圧変換器と、第1の周波数電圧変換器の出力及び第2の周波数電圧変換器の出力を入力とし、当該第1及び第2の周波数電圧変換器の出力の差を出力する減算器とを備え、減算器の出力または減算器の出力を増幅した信号を発振器に入力し、発振器の出力の周波数を基準周波数信号の周波数によって制御する。
【特許文献1】特開2006−86997号公報
【特許文献2】特開平6−303133号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献1および特許文献2記載の発振回路では、発振周波数を電圧に変換する周期で電圧レベルが変化する信号を積分する構成であるため、積分器に高速な応答が必要となり、積分器の消費電流が増大してしまう。
【0006】
それゆえに、本発明の目的は、発振信号を出力し、かつ低消費電力化を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0007】
本発明の一実施例の形態の半導体装置は、要約すれば、発振信号の周波数から変換された電圧と前回生成した第2の制御電圧との間のレベルを有する新たな第2の制御電圧を生成する。そして、この第2の制御電圧を積分することにより第1の制御電圧を生成し、第1の制御電圧に応じた周波数で発振することにより発振信号を出力する。
【発明の効果】
【0008】
本発明の一実施例の形態によれば、積分される第2の制御電圧の変化を緩やかにすることができる。したがって、発振信号を出力し、かつ低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0010】
図1は、本発明の実施の形態に係る半導体装置の構成を示すブロック図である。
図1を参照して、半導体装置101は、変換制御回路1と、周波数/電圧変換回路2と、アナログ積分回路3と、バイアス電圧生成回路4と、電圧制御発振回路5と、定電流生成回路6と、定電流増幅回路7と、立ち上げ制御回路8と、分周回路9と、選択回路10と、平均化回路(制御電圧生成回路)11とを備える。
【0011】
定電流生成回路6は、温度Tの変化に対する電流Iの変化dI/dTが小さい定電流IREF0Nを生成して定電流増幅回路7へ出力する。
【0012】
定電流増幅回路7は、定電流生成回路7から受けた定電流IREF0Nを増幅し、増幅された定電流IMULTIを周波数/電圧変換回路2へ出力する。また、定電流増幅回路7の増幅率は変更可能である。
【0013】
変換制御回路1は、電圧制御発振回路5から受けた発振信号CKFに基づいてタイミング信号DISK、ZCHR、SAMPおよびZSAMPを生成し、周波数/電圧変換回路2へ出力する。また、変換制御回路1は、電圧制御発振回路5から受けた発振信号CKFが2分周された発振信号X2を分周回路9へ出力する。
【0014】
周波数/電圧変換回路2は、変換制御回路1から受けたタイミング信号DISK、ZCHR、SAMPおよびZSAMPに基づいて、定電流増幅回路7から受けた定電流IMULTIを用いて後述するキャパシタを充電する。周波数/電圧変換回路2は、このキャパシタの充電により、電圧制御発振回路5から出力される発振信号CKFの周波数を変換電圧VSIGに変換し、平均化回路11へ出力する。
【0015】
平均化回路11は、周波数/電圧変換回路2から受けた変換電圧VSIGと前回生成した制御電圧WSIGとを平均化して新たな制御電圧WSIGを生成し、アナログ積分回路3へ出力する。
【0016】
アナログ積分回路3は、制御電圧WSIGを積分することにより制御電圧VINTEGを生成し、バイアス電圧生成回路4へ出力する。
【0017】
バイアス電圧生成回路4は、アナログ積分回路3から出力される制御電圧VINTEGに基づいてバイアス電圧VBIASPおよびバイアス電圧VBIASNを生成し、電圧制御発振回路5へ出力する。
【0018】
電圧制御発振回路5は、バイアス電圧生成回路4から受けたバイアス電圧VBIASPおよびバイアス電圧VBIASNに基づいて発振することにより発振信号CKFを変換制御回路1および選択回路10へ出力する。
【0019】
立ち上げ制御回路8は、アナログ積分回路3の積分動作および電圧制御発振回路5の発振動作の開始および停止を制御するための制御信号FIREをアナログ積分回路3および電圧制御発振回路5へ出力する。
【0020】
分周回路9は、1段または複数段の分周回路を含み、変換制御回路1から受けた発振信号X2がさらに分周された発振信号CKSを選択回路10へ出力する。
【0021】
選択回路10は、電圧制御発振回路5から受けた発振信号CKFおよび分周回路9から受けた発振信号CKSのいずれか一方を選択し、発振信号CKXとして外部へ出力する。
【0022】
たとえば32kHzの発振信号CKSを得たい場合には、分周回路9の分周回路の段数を4にする。これにより、発振信号CKFをたとえば1MHzに設定すると、変換制御回路1における分周回路DIV1による分周動作と、分周回路9による分周動作とによって、1MHz/32≒32kHzの発振信号CKSを得ることができる。
【0023】
図2は、本発明の実施の形態に係る半導体装置における定電流生成回路6の構成を示す回路図である。
【0024】
図2を参照して、定電流生成回路6は、コンパレータCMP1と、フィルタFL1,FL2と、抵抗部RU1と、NOTゲートG1と、PチャネルMOS(Metal Oxide Semiconductor)トランジスタM16,M17,M18と、NチャネルMOSトランジスタM19,M20,M21,M22,M23とを含む。コンパレータCMP1は、PチャネルMOSトランジスタM1,M3と、NチャネルMOSトランジスタM2,M4とを含む。フィルタFL1は、抵抗R11と、NチャネルMOSトランジスタ(MOSキャパシタ)M14とを含む。フィルタFL2は、抵抗R12と、NチャネルMOSトランジスタ(MOSキャパシタ)M15とを含む。抵抗部RU1は、NチャネルMOSトランジスタM5〜M9と、NチャネルMOSトランジスタM10〜M13とを含む。
【0025】
コンパレータCMP1において、PチャネルMOSトランジスタM1は、電源電圧VDDが供給される電源ノードVDDPに接続されるソースと、NチャネルMOSトランジスタM2のドレインに接続されるドレインと、PチャネルMOSトランジスタM3のゲートに接続されるゲートとを有する。PチャネルMOSトランジスタM3は、電源電圧VDDが供給される電源ノードVDDPに接続されるソースと、互いに接続されるゲートおよびドレインとを有する。NチャネルMOSトランジスタM2は、PチャネルMOSトランジスタM1のドレインに接続されるドレインと、ノードNCOMに接続されるソースと、ノードVREFTLPFすなわちフィルタFL2におけるNチャネルMOSトランジスタM15のゲートに接続されるゲートとを有する。NチャネルMOSトランジスタM4は、PチャネルMOSトランジスタM3のドレインに接続されるドレインと、ノードNCOMに接続されるソースと、ノードVDDTすなわち抵抗部RU1におけるNチャネルMOSトランジスタM5のドレインに接続されるゲートとを有する。
【0026】
外部からのイネーブル信号ENがNチャネルMOSトランジスタM22のゲートと、PチャネルMOSトランジスタM16のゲートと、NOTゲートG1とへ出力される。NチャネルMOSトランジスタM22のドレインがノードNCOMに接続され、ソースがNチャネルMOSトランジスタM23のドレインに接続される。NチャネルMOSトランジスタM23のゲートは、バイアス電圧VNBIASが供給されるノードVNBIASに接続される。
【0027】
PチャネルMOSトランジスタM17は、電源ノードVDDPに接続されるソースと、ノードVDDTに接続されるドレインと、ゲートとを有する。PチャネルMOSトランジスタM18は、電源ノードVDDPに接続されるソースと、ノードIREF0Nに接続されるドレインと、PチャネルMOSトランジスタM17のゲートに接続されるゲートとを有する。
【0028】
抵抗部RU1において、NチャネルMOSトランジスタM5〜M9のゲートがノードVDDTに接続される。NチャネルMOSトランジスタM5のソースと、NチャネルMOSトランジスタM6,M10のドレインとがノードL3において接続される。NチャネルMOSトランジスタM6,M10のソースと、NチャネルMOSトランジスタM7,M11のドレインとがノードL2において接続される。NチャネルMOSトランジスタM7,M11のソースと、NチャネルMOSトランジスタM8,M12のドレインとがノードL1において接続される。NチャネルMOSトランジスタM8,M12のソースと、NチャネルMOSトランジスタM9,M13のドレインとがノードL0において接続される。NチャネルMOSトランジスタM10〜M13は、各々のゲートにおいて基準電流値調整信号TRIMCHR<3>〜<0>をそれぞれ受ける。
【0029】
フィルタFL1において、NチャネルMOSトランジスタM14は、接地ノードVSSに接続されるドレインおよびソースと、抵抗R11の第1端に接続されるゲートとを有する。抵抗R11の第2端がノードVDDTに接続される。
【0030】
フィルタFL2において、NチャネルMOSトランジスタM15は、接地ノードVSSに接続されるドレインおよびソースと、抵抗R12の第1端に接続されるゲートとを有する。抵抗R12の第2端が基準電圧VREFTの供給されるノードVREFTに接続される。
【0031】
NチャネルMOSトランジスタM19のドレインおよびゲートがノードIREF0Nに接続され、ソースがNチャネルMOSトランジスタM21のドレインに接続される。NチャネルMOSトランジスタM19は、後述する定電流生成回路6におけるNチャネルMOSトランジスタM163〜M169とともにカレントミラー回路を構成する。
【0032】
NOTゲートG1は、外部から受けたイネーブル信号ENの論理レベルを反転してNチャネルMOSトランジスタM20のゲートへ出力する。NチャネルMOSトランジスタM20のドレインがノードIREF0Nに接続される。
【0033】
NチャネルMOSトランジスタM16のドレインがノードZDRVにおいてPチャネルMOSトランジスタM17,M18のゲート、NチャネルMOSトランジスタM1のドレインおよびPチャネルMOSトランジスタM2のドレインに接続される。
【0034】
PチャネルMOSトランジスタM16〜M18のソースと、NチャネルMOSトランジスタM21のゲートとが電源ノードVDDPに接続される。NチャネルMOSトランジスタM14,M15のドレインおよびソースと、NチャネルMOSトランジスタM9,M13,M23,M20,M21のソースとが接地ノードVSSに接続される。
【0035】
定電流生成回路6は、イネーブル信号ENが論理ハイレベルになると定電流の生成を開始する。
【0036】
フィルタFL1は、ノードVDDTに印加される電圧VDDTのノイズ成分を除去する。フィルタFL2は、外部から受けた温度係数の小さい基準電圧VREFT(dVREFT/dT≒0[V/K])のノイズ成分を除去する。
【0037】
コンパレータCMP1は、フィルタFL2を通過した基準電圧VREFTと同電位の電圧VDDT(dVDDT/dT≒0[V/K])を低インピーダンスでノードVDDTへ出力する。
【0038】
NチャネルMOSトランジスタM5〜M9は、それぞれダイオード接続されている。抵抗部RU1において、直列接続されたNチャネルMOSトランジスタM5〜M9を通して流れる定電流Iに対応する電流が定電流IREF0Nとして出力される。
【0039】
NチャネルMOSトランジスタM10〜M13は、NチャネルMOSトランジスタM6〜M9に対応して配置される。NチャネルMOSトランジスタM10〜M13は、それぞれ外部から受けた基準電流値調整信号TRIMCHR<3>〜<0>に基づいて、対応のNチャネルMOSトランジスタのドレインおよびソース間を短絡するか否かを切り替える。
【0040】
ノードVDDTすなわち抵抗部RU1の高圧側に電圧VDDTが印加されることにより、ノードVDDTから接地ノードVSSへ定電流Iが流れる。抵抗部RU1の抵抗値をRchとすると、オームの法則より、定電流IはVDDT/Rch=VREFT/Rchとなる。
【0041】
ここで、ダイオード接続されたMOSトランジスタのドレイン−ソース間抵抗(MOSチャネル抵抗)Rmosは、電圧VDDTが大きい領域では正の温度係数を持つ、すなわちdRmos/dT>0[Ω/K]である。また、電圧VDDTが小さいサブスレショールド領域では負の温度係数を持つ、すなわちdRmos/dT<0[Ω/K]である。また、電圧VDDTがMOSトランジスタのしきい値電圧近傍のある1つの電圧値を有するときにMOSチャネル抵抗Rmosの温度係数がゼロとなる、すなわちdRmos/dT=0[Ω/K]となる。
【0042】
よって、電圧VDDTすなわち基準電圧VREFTの値を調整することにより、温度依存性の小さい定電流IすなわちdI/dT=d(VREFT/Rch)/dT≒0[nA/K]を得ることができる。
【0043】
また、MOSチャネル抵抗Rmosの温度係数がゼロとなるMOSチャネル抵抗の動作点はMOSトランジスタのしきい値電圧近傍である。このため、温度依存性の小さい定電流Iを小面積のMOSチャネル抵抗で得ることができる。また、温度依存性の小さい定電流Iの絶対値を小さくすることができる。
【0044】
ところで、電圧VDDTがMOSトランジスタのしきい値近傍のときに得られる定電流Iは、絶対値が小さいため、諸条件によって数倍の幅を持つことから、このままでは扱いづらい。
【0045】
そこで、本発明の実施の形態に係る半導体装置における定電流生成回路6では、基準電流値調整信号TRIMCHR<0>〜<3>を変更することにより、抵抗部RU1におけるMOSトランジスタの合成チャネル長、すなわち合成抵抗値Rchを増減する。これにより、数10nA(ナノアンペア)〜数100nAの範囲の絶対値を有する定電流IREF0Nを得ることができる。すなわち、数ビットのデジタルトリミング情報すなわち基準電流値調整信号TRIMCHR<0>〜<3>を用いるだけの簡易で小面積な回路で最適な定電流IREF0Nを得ることができる。
【0046】
ところで、定電流生成回路6のような構成の他に、定電流を生成する構成として以下のような回路が考えられる。すなわち、定電流生成用抵抗の温度依存性に対応する温度係数を有する電圧をバンドギャップ基準電圧回路において生成する。そして、バンドギャップ基準電圧回路の出力電圧を定電流生成用抵抗に印加することにより、定電流を生成する。
【0047】
ここで、半導体集積回路内に存在する抵抗の温度依存性は抵抗材料の物性によって与えられる。このため、定電流生成用抵抗の両端に印加する電圧は定電流生成用抵抗の温度依存性に対応している必要があることから、その電圧値を自由に変更することができない。すなわち、定電流生成用抵抗の両端に印加する電圧は定電流の温度依存性を小さくするための条件に縛られているため、その電圧値を変更して定電流の絶対値を増減することができない。
【0048】
このため、定電流の絶対値を変えるためには定電流生成用抵抗の抵抗値を増減しなければならない。たとえば、定電流の絶対値を10倍に増やす場合には1/10の抵抗値を有する抵抗体を準備しなければならず、逆に定電流の絶対値を1/10に減らす場合には10倍の抵抗値を有する抵抗体を準備しなければならない。
【0049】
1/10の抵抗値を有する抵抗体を準備する場合には、抵抗体の長さを固定して幅を10倍に拡げる必要がある。また、10倍の抵抗値を有する抵抗体を準備する場合には、抵抗体の幅を固定して長さを10倍にする必要がある。このように、いずれの場合も抵抗体の占有面積が増大してしまうという問題点がある。
【0050】
まして、単位長さまたは単位幅あたりの抵抗値がそれぞれ異なる別個の抵抗体を得るために、製造工程に新規の製造プロセスを追加すると、製造コストの上昇を招いてしまうという問題点がある。
【0051】
また、半導体集積回路の消費電流を低減するために、上記バンドギャップ基準電圧回路における抵抗には抵抗値の大きいものが使用される。そうすると、バンドギャップ基準電圧回路の位相余裕が低下するため、バンドギャップ基準電圧回路の出力の安定性が低下する。この出力の安定性を確保するためには、バンドギャップ基準電圧回路に強度の位相補償回路を追加しなければならず、位相補償回路に含まれる容量の値が大きくなるため、回路占有面積が増大してしまうという問題点がある。
【0052】
しかしながら、本発明の実施の形態に係る半導体装置における定電流生成回路6では、抵抗部RU1におけるMOSトランジスタの合成チャネル長を調整することにより、定電流IREF0Nの電流値を調整する構成であるため、上記のような定電流生成用抵抗およびバンドギャップ基準電圧回路を用いる構成と比べて回路占有面積を小さくすることができる。
【0053】
さらに、定電流生成回路6では、数10nAの微小な定電流を容易に得ることができることから、この定電流を周波数/電圧変換に用いることにより、数100kHzの低速な発振信号を容易に生成することができる。
【0054】
図3は、本発明の実施の形態に係る半導体装置における定電流増幅回路7の構成を示す回路図である。
【0055】
図3を参照して、定電流増幅回路7は、NチャネルMOSトランジスタM163〜M176と、PチャネルMOSトランジスタM161,M162,M178と、PチャネルMOSトランジスタ(MOSキャパシタ)M177とを含む。
【0056】
NチャネルMOSトランジスタM163〜M169は、ノードIREF0Nに接続されるゲートと、ノードIPCONSTに接続されるドレインと、ノードWSS<0>〜WSS<6>をそれぞれ介してNチャネルMOSトランジスタM170〜M176のドレインにそれぞれ接続されるソースとを有する。
【0057】
NチャネルMOSトランジスタM170〜M176は、電流増倍トリミング信号MUL<0>〜MUL<6>をそれぞれ受けるゲートと、接地ノードVSSに接続されるソースとを有する。
【0058】
PチャネルMOSトランジスタM162のゲートが接地ノードVSSに接続され、ドレインがノードIPCONSTに接続され、ソースがPチャネルMOSトランジスタM161のドレインに接続される。PチャネルMOSトランジスタM161,M177,M178のゲートがノードIPCONSTに接続される。PチャネルMOSトランジスタM161,M178のソースと、PチャネルMOSトランジスタM177のドレインおよびソースとが電源ノードVDDPに接続される。PチャネルMOSトランジスタM178のドレインがノードNDDに接続される。
【0059】
NチャネルMOSトランジスタM163〜M169は、定電流生成回路6におけるNチャネルMOSトランジスタM19とともにノードIREF0Nを介して電流ミラー回路を構成する。
【0060】
NチャネルMOSトランジスタM170〜M176は、接地ノードVSSとNチャネルMOSトランジスタM163〜M169との間にそれぞれ接続されている。NチャネルMOSトランジスタM170〜M176は、外部から受けた電流増倍トリミング信号MUL<0>〜MUL<6>に基づいて、対応のNチャネルMOSトランジスタと接地ノードVSSとの接続および非接続を切り替えることにより、電流ミラー回路のミラー比を変更する。これにより、定電流IMULTIの電流値が変更される。
【0061】
PチャネルMOSトランジスタM162は、半導体装置101の通電期間すなわち半導体装置101に電源電圧VDDおよび接地電圧VSSが供給されている期間において常にオン状態である。このため、PチャネルMOSトランジスタM161のゲートおよびドレインは、半導体装置101の通電期間において常に同電位である。したがって、PチャネルMOSトランジスタM161およびPチャネルMOSトランジスタM178は電流ミラー回路を構成する。これにより、PチャネルMOSトランジスタM178を通してノードNDDへ定電流IMULTIが出力される。
【0062】
また、PチャネルMOSトランジスタM161のゲートおよびPチャネルMOSトランジスタM178のゲートが接続されるノードIPCONSTには、定電流IMULTIに対応する電圧IPCONSTが供給される。
【0063】
このような構成により、周波数/電圧変換回路2が充電に用いる定電流の電流値を、定電流生成回路6から出力される定電流IREF0Nの整数倍または分数倍に増幅することができるため、周波数/電圧変換回路2が充電に用いる定電流の電流値を広範囲で設定することができる。したがって、本発明の実施の形態に係る半導体装置では、発振信号CKXの周波数をたとえば高速側では最大数10MHzまでの広範囲に設定することができる。
【0064】
したがって、定電流生成回路6および定電流増幅回路7により、基準電流値調整信号TRIMCHRおよび電流増倍トリミング信号MULを変更するだけで、発振信号の周波数として数100kHzから数10MHzまでの広範囲にわたる種々の周波数を設定することができる。すなわち、複数個のオンチップ・オシレータ回路を半導体チップ上に配置することなく、種々の発振周波数を選択することができるため、半導体チップ面積の増大および半導体装置のコスト増大を防ぐことができる。
【0065】
図4は、本発明の実施の形態に係る半導体装置における変換制御回路1の構成を示す回路図である。図5は、本発明の実施の形態に係る半導体装置における変換制御回路1の動作を示すタイムチャートである。
【0066】
図4を参照して、変換制御回路1は、遅延回路DL1,DL2,DL3と、分周回路DIV1と、NOTゲートG11,G13,G14,G16,G20と、2入力ANDゲートG15,G17と、3入力ANDゲートG18,G19とを含む。
【0067】
図5を参照して、変換制御回路1は、電圧制御発振回路5から出力される発振信号CKFの2周期ごとに周波数/電圧変換回路2に周波数/電圧変換を1回行なわせるためのタイミング信号ZCHR、SAMP、ZSAMPおよびDISKを生成する。
【0068】
より詳細には、NOTゲートG14は、電圧制御発振回路5から受けた発振信号CKFの論理レベルを反転し、発振信号ZCKとして出力する。NOTゲートG16は、NOTゲートG14から受けた発振信号ZCKの論理レベルを反転し、発振信号ZZCKとして出力する。
【0069】
遅延回路DL1は、NOTゲートG16から受けた発振信号ZZCKを遅延させ、発振信号CKDとしてNOTゲートG11へ出力する。なお、遅延回路DL1の遅延量は、遅延回路DL2,DL3の遅延量よりも小さい。NOTゲートG11は、遅延回路DL1から受けた発振信号CKDの論理レベルを反転して分周回路DIV1へ出力する。
【0070】
分周回路DIV1は、NOTゲートG11から受けた発振信号を2分周し、分周信号X2として分周回路9へ出力する。
【0071】
NOTゲートG13は、分周回路DIV1から受けた分周信号X2の論理レベルを反転した信号をタイミング信号ZCHRとして周波数/電圧変換回路2へ出力する。
【0072】
2入力ANDゲートG15は、NOTゲートG13から受けたタイミング信号ZCHRおよびNOTゲートG14から受けた発振信号ZCKの論理積を遅延回路DL2へ出力する。
【0073】
遅延回路DL2は、2入力ANDゲートG15から受けた信号を遅延させ、信号SMとして3入力ANDゲートG18へ出力する。
【0074】
3入力ANDゲートG18は、NOTゲートG13から受けたタイミング信号ZCHR、遅延回路DL2から受けた信号SMおよびNOTゲートG14から受けた発振信号ZCKの論理積をタイミング信号SAMPとして周波数/電圧変換回路2へ出力する。
【0075】
NOTゲートG20は、3入力ANDゲートG18から受けたタイミング信号SAMPの論理レベルを反転した信号をタイミング信号ZSAMPとして周波数/電圧変換回路2へ出力する。
【0076】
2入力ANDゲートG17は、NOTゲートG13から受けたタイミング信号ZCHRおよびNOTゲートG16から受けた発振信号ZZCKの論理積を遅延回路DL3へ出力する。
【0077】
遅延回路DL3は、2入力ANDゲートG17から受けた信号を遅延させ、信号DSとして3入力ANDゲートG19へ出力する。
【0078】
3入力ANDゲートG19は、NOTゲートG13から受けたタイミング信号ZCHR、遅延回路DL3から受けた信号DSおよびNOTゲートG16から受けた発振信号ZZCKの論理積をタイミング信号DISCとして周波数/電圧変換回路2へ出力する。
【0079】
以上のような構成により、変換制御回路1は、発振信号CKFを2分周した分周信号X2の一方の半周期(ここでは論理ハイレベルの期間)において周波数/電圧変換を行なうためのタイミング信号ZCHRを生成する。また、分周信号X2の他方の半周期(ここでは論理ローレベルの期間)において周波数/電圧変換した電圧VSIGを平均化回路11へ転送する、すなわち制御電圧WSIGをアナログ積分回路3へ転送するためのタイミング信号SAMP,ZSAMPを生成する。また、アナログ積分回路3への転送後に周波数/電圧変換を初期化するためのタイミング信号DISCを生成する。なお、分周信号X2の半周期は、発振信号CKFの周期tcycに一致する。
【0080】
ここで、発振信号CKFの論理ハイレベルおよび論理ローレベルの時間比は必ずしも一定ではないため、発振信号CKFの半周期において周波数/電圧変換を行なうと、発振信号CKFの周波数精度が低くなってしまう。しかしながら、本発明の実施の形態に係る半導体装置における変換制御回路1では、デューティ比が1であることが確保された分周信号X2の一方の半周期において周波数/電圧変換を行なうためのタイミング信号ZCHRを生成する。このような構成により、発振信号CKFの周波数精度を高めることができる。なお、変換制御回路1は、発振信号CKFの複数周期論理ローレベルとなるタイミング信号ZCHR、すなわち発振信号CKFの複数周期において周波数/電圧変換を行なうためのタイミング信号ZCHRを生成する構成であってもよい。
【0081】
また、変換制御回路1では、遅延回路および論理回路により、タイミング信号ZCHRの論理レベルが遷移するタイミングの前後、およびタイミング信号SAMP,DISCが論理ハイレベルに遷移するタイミングの前後には、ホールドオフ時間を挿入することができる。このような構成により、周波数/電圧変換回路2を正しく動作させることができる。
【0082】
図6は、本発明の実施の形態に係る半導体装置における周波数/電圧変換回路2、平均化回路11およびアナログ積分回路3の概略構成を示す図である。図7は、本発明の実施の形態に係る半導体装置における周波数/電圧変換回路2の動作を示すタイムチャートである。
【0083】
図6を参照して、周波数/電圧変換回路2は、スイッチSW1,SW2と、キャパシタC21とを含む。平均化回路11は、スイッチSW3と、キャパシタC22とを含む。アナログ積分回路3は、差動アンプA1と、積分キャパシタCINTEGと、スイッチSW4と、入力抵抗RINと、キャパシタC23とを含む。
【0084】
周波数/電圧変換回路2において、スイッチSW1は、定電流IMULTIが供給されるノードNDDに接続される第1端と、ノードVSIGに接続される第2端とを有する。スイッチSW2は、ノードVSIGに接続される第1端と、接地ノードVSSに接続される第2端とを有する。キャパシタC21は、ノードVSIGに接続される第1端と、接地ノードVSSに接続される第2端とを有する。
【0085】
アナログ積分回路3において、スイッチSW3は、ノードVSIGに接続される第1端と、ノードWSIGに接続される第2端とを有する。キャパシタC22は、ノードWSIGに接続される第1端と、接地ノードVSSに接続される第2端とを有する。
【0086】
キャパシタC22の容量値は、たとえばキャパシタC21と同じである。スイッチSW3は、キャパシタC21とキャパシタC22との接続および非接続を切り替える。
【0087】
アナログ積分回路3において、入力抵抗RINは、ノードWSIGに接続される第1端と、第2端とを有する。積分キャパシタCINTEGは、抵抗RINの第2端に接続される第1端と、第2端とを有する。差動アンプA1は、変更可能な基準電圧VREFCLPFを受ける非反転入力端子と、入力抵抗RINの第2端に接続される反転入力端子と、積分キャパシタCINTEGの第2端に接続される出力端子とを有する。キャパシタC23は、差動アンプA1の出力端子に接続される第1端と、接地ノードVSSに接続される第2端とを有する。スイッチSW4は、積分キャパシタCINTEGの第1端に接続される第1端と、積分キャパシタCINTEGの第2端に接続される第2端とを有する。
【0088】
周波数/電圧変換回路2は、電圧制御発振回路5から出力される発振信号CKFの周波数を電圧に変換し、変換電圧VSIGとしてノードVSIGへ出力する。
【0089】
より詳細には、図6および図7を参照して、周波数/電圧変換回路2において、スイッチSW2は、変換制御回路1からのタイミング信号DISKが論理ハイレベルである期間オンすることにより、キャパシタC21に蓄積された電荷を放電する。
【0090】
そして、スイッチSW1は、変換制御回路1からのタイミング信号ZCHRが論理ローレベルである期間TCHARGE、すなわち発振信号CKFの周期tcycの時間幅オンすることにより、定電流増幅回路7からノードNDDを介して受けた定電流IMULTIを用いてキャパシタC21を充電する。以上により、1回の周波数/電圧変換が完了する。
【0091】
ここで、定電流IMULTIの電流値をIMULTIとし、キャパシタC21の容量値をCとすると、キャパシタC21の充電電圧Vは、IMULTI×tcyc/Cとなる。また、発振信号CKFの周波数をfとすると、f=1/tcycであるから、キャパシタC21の充電電圧Vは、IMULTI/(C×f)となる。
【0092】
ここで、定電流IREF0Nの電流値およびキャパシタC21の容量値は半導体装置101の製造時に決まる値であるから、充電電圧Vは周期tcycに比例するため、充電電圧Vから発振信号CKFの周波数fを得ることができる。
【0093】
次に、平均化回路11におけるスイッチSW3は、変換制御回路1からのタイミング信号SAMPが論理ハイレベルである期間オンすることにより、周波数/電圧変換回路2によって今回得られた変換電圧VSIGすなわちキャパシタC21に蓄えられた電荷に対応する電圧と、前回平均化回路11からアナログ積分回路3へ出力された制御電圧WSIGすなわちキャパシタC22に蓄えられている電荷に対応する電圧とを平均化する。
【0094】
そして、スイッチSW3は、変換制御回路1からのタイミング信号SAMPが論理ローレベルになるとオフすることにより、ノードVSIGとノードWSIGとを電気的に分離する。
【0095】
そして、変換制御回路1からのタイミング信号DISKが論理ハイレベルになることにより、前述のようにノードVSIGに蓄積された電荷が放電されるが、スイッチSW3がオフであるため、キャパシタC22に蓄えられている電荷は放電されない。したがって、アナログ積分回路3へ出力される制御電圧WSIGの電圧値は維持される。
【0096】
次に、アナログ積分回路3は、平均化回路11から受けた制御電圧WSIGを積分することにより制御電圧VINTEGを生成し、バイアス電圧生成回路4へ出力する。
【0097】
より詳細には、差動アンプA1は、基準電圧VREFCLPFを受ける非反転入力端子と、入力抵抗RINを介して制御電圧WSIGを受ける反転入力端子とを有する。積分キャパシタCINTEGは、差動アンプA1の反転入力端子と出力端子との間に接続される。
【0098】
よって、差動アンプA1の出力電圧である制御電圧VINTEGの時間関数をVINTEG(t)とし、入力抵抗RINの抵抗値をRinとし、積分キャパシタCINTEGの容量値をCintegとし、基準電圧VREFCLPFの電圧値をVREFCとし、制御電圧WSIGの時間関数をWSIG(t)とすると、以下の式が成り立つ。
【0099】
【数1】
【0100】
すなわち、制御電圧WSIGが上昇すると被積分関数[WSIG(τ)×VREFC]は正となるためVINTEGは減少し、制御電圧WSIGが下降すると被積分関数[WSIG(τ)×VREFC]は負となるためVINTEGは増加する。
【0101】
ここで、被積分関数[WSIG(τ)×VREFC]の最大値は高々、回路に給電されている電源電圧の値であり、近年のLSIでは数ボルトである。本発明の実施の形態に係る半導体装置では、入力抵抗RINの抵抗値Rinおよび積分キャパシタCINTEGの容量値Cintegを調整することにより、制御電圧WSIGの積分の時定数を長時間に設定することができる。これにより、(VINTEG(t)−VINTEG(0))すなわち制御電圧VINTEGの変化を緩やかにすることができる。
【0102】
本発明の実施の形態に係る半導体装置では、周波数/電圧変換回路2の後段にスイッチSW3を配置し、スイッチSW3の後段にキャパシタC22を配置する。そして、スイッチSW3を適宜オン・オフすることにより、周波数/電圧変換回路2の毎回の周波数/電圧変換動作によるノードWSIGの到達電位をキャパシタC22に”常に”保持する。そして、キャパシタC22の後段にアナログ積分回路3が直結されている。このような構成により、アナログ積分回路3へ出力される制御電圧WSIGの急激な変化を抑制することができる。
【0103】
なお、本発明の実施の形態に係る半導体装置では、平均化回路11が、変換電圧VSIGと前回生成した制御電圧WSIGとを平均化する構成であるとしたが、これに限定するものではなく、変換電圧VSIGと前回生成した制御電圧WSIGとの間のレベルを有する新たな制御電圧WSIGを生成し、アナログ積分回路3へ出力する構成であってもよい。
【0104】
また、アナログ積分回路3においては、入力抵抗RINおよび積分キャパシタCINTEGにより決まる時定数が発振信号CKFの周期の数十倍から数百倍になるように各々の定数を設定する。
【0105】
このような構成により、発振信号CKFの周期の数十倍から数百倍という長時間にわたって周波数/電圧変換結果が積算平均化される。これにより、制御電圧VINTEGを、時間軸に対する変化が非常に緩やかなアナログ電圧とすることができる。そして、このアナログ電圧に基づいて発振信号CKFを生成することにより、発振器として必要十分な動作を行なうことができる。
【0106】
よって、アナログ積分回路3に高速な応答を要求する必要がないことから、アナログ積分回路3の消費電流を抑制することができる。すなわち、コンデンサおよびスイッチのみを含む簡易な構成の平均化回路11を追加するだけで、半導体装置の低消費電力化を図ることができる。
【0107】
加えて、本発明の実施の形態に係る半導体装置では、周波数/電圧変換回路2の毎回の周波数/電圧変換動作によるノードWSIGの到達電位を長時間にわたって積算し、積算結果を平均化する。このような構成により、半導体装置内外からの離散的スパイクノイズも平均化することができるため、離散的なノイズに対する耐性を獲得することができ、高精度な発振動作を実現することができる。
【0108】
また、本発明の実施の形態に係る半導体装置では、基準電圧VREFCLPFを調整して制御電圧VINTEGを変更することにより、電圧制御発振回路5のアナログバイアスを調整することができる。これにより、発振信号CKFの周波数を微調整することができるため、発振信号CKFの周波数精度を高めることができる。
【0109】
図8は、本発明の実施の形態に係る半導体装置における周波数/電圧変換回路2および平均化回路11の構成を示す回路図である。
【0110】
図8を参照して、周波数/電圧変換回路2は、NチャネルMOSトランジスタM82と、PチャネルMOSトランジスタM81と、NチャネルMOSトランジスタ(MOSキャパシタ)M84と、PチャネルMOSトランジスタ(MOSキャパシタ)M83と、キャパシタC1,C2とを含む。平均化回路11は、NチャネルMOSトランジスタM85と、PチャネルMOSトランジスタM86と、NチャネルMOSトランジスタ(MOSキャパシタ)M87と、PチャネルMOSトランジスタ(MOSキャパシタ)M88と、キャパシタC3,C4とを含む。
【0111】
PチャネルMOSトランジスタM81は、図6に示すスイッチSW1に対応する。NチャネルMOSトランジスタM82は、図6に示すスイッチSW2に対応する。NチャネルMOSトランジスタM85およびPチャネルMOSトランジスタM86は、図6に示すスイッチSW3に対応する。キャパシタC1,C2は、図6に示すキャパシタC21に対応する。キャパシタC3,C4は、図6に示すキャパシタC22に対応する。
【0112】
PチャネルMOSトランジスタM81のゲートがノードZCHRに接続され、ソースがノードNDDに接続される。
【0113】
PチャネルMOSトランジスタM81のドレインと、NチャネルMOSトランジスタM82のドレインと、PチャネルMOSトランジスタM83のドレインおよびソースと、NチャネルMOSトランジスタM84のドレインおよびソースと、キャパシタC1の第1端と、NチャネルMOSトランジスタM85のドレインと、PチャネルMOSトランジスタM86のソースとがノードVSIGに接続される。
【0114】
NチャネルMOSトランジスタM85のソースと、PチャネルMOSトランジスタM86のドレインと、キャパシタC3の第1端と、PチャネルMOSトランジスタM87のドレインおよびソースと、NチャネルMOSトランジスタM88のドレインおよびソースとがノードWSIGに接続される。
【0115】
PチャネルMOSトランジスタM83のゲートと、NチャネルMOSトランジスタM85のゲートと、PチャネルMOSトランジスタM87のゲートとがノードSAMPに接続される。NチャネルMOSトランジスタM84,M88のゲートがノードZSAMPに接続される。
【0116】
NチャネルMOSトランジスタM82のソースと、キャパシタC1,C3の第2端と、キャパシタC2,C4の第1端および第2端とが接地ノードVSSに接続される。
【0117】
図9は、本発明の実施の形態に係る半導体装置におけるアナログ積分回路3の構成を示す回路図である。
【0118】
図9を参照して、アナログ積分回路3は、抵抗R1〜R3と、NチャネルMOSトランジスタM92,M95,M100,M102〜M105,M108〜M111と、PチャネルMOSトランジスタM93,M94,M96〜M99,M101,M106,M107と、NチャネルMOSトランジスタ(MOSキャパシタ)M112と、キャパシタC11,C12と、NOTゲートG31,G32と、ANDゲートG33とを含む。
【0119】
抵抗R1〜R3は、図6に示す入力抵抗RINに対応する。キャパシタC11は、図6に示す積分キャパシタCINTEGに対応する。キャパシタC12は、図6に示すキャパシタC23に対応する。NチャネルMOSトランジスタM100,M102〜M104と、PチャネルMOSトランジスタM99,M101とは、図6に示す差動アンプA1に対応する。
【0120】
抵抗R1の第1端にノードWSIGが接続され、第2端に抵抗R2の第1端が接続される。抵抗R2の第2端に抵抗R3の第1端が接続される。
【0121】
抵抗R3の第2端と、キャパシタC11の第1端と、PチャネルMOSトランジスタM91のソースと、NチャネルMOSトランジスタM92のドレインと、NチャネルMOSトランジスタM100のゲートとがノードVHOLDに接続される。
【0122】
PチャネルMOSトランジスタM94のゲートと、ANDゲートG33の第1入力端子と、NチャネルMOSトランジスタM105,M111のゲートとがNOTゲートG31の出力端子に接続される。
【0123】
PチャネルMOSトランジスタM93のゲートにノードIPCONSTが接続され、ドレインにPチャネルMOSトランジスタM94のソースが接続される。PチャネルMOSトランジスタM94のドレインと、NチャネルMOSトランジスタM95のドレインおよびゲートと、NチャネルMOSトランジスタM103,M110のゲートとがノードVNGに接続される。
【0124】
PチャネルMOSトランジスタM97のソースと、NチャネルMOSトランジスタM98のドレインおよびゲートと、NチャネルMOSトランジスタM105のドレインと、NチャネルMOSトランジスタM108のゲートとがノードNLに接続される。
【0125】
PチャネルMOSトランジスタM97のゲートと、PチャネルMOSトランジスタM96のドレインと、PチャネルMOSトランジスタM99のゲートおよびドレインと、NチャネルMOSトランジスタM100のドレインとがノードPLに接続される。
【0126】
PチャネルMOSトランジスタM107のゲートと、PチャネルMOSトランジスタM106のドレインと、PチャネルMOSトランジスタM101のゲートおよびドレインと、NチャネルMOSトランジスタM102のドレインとがノードPRに接続される。
【0127】
NチャネルMOSトランジスタM100,M102のソースと、NチャネルMOSトランジスタM103,M104のドレインとがノードNCOMに接続される。NチャネルMOSトランジスタM102のゲートと、抵抗R4の第1端と、NチャネルMOSトランジスタM112のゲートとがノードVREFCLPFに接続される。
【0128】
NチャネルMOSトランジスタM104のゲートと、NチャネルMOSトランジスタM109のゲートと、ANDゲートG33の出力端子とがノードVFAONに接続される。
【0129】
ANDゲートG33の第2入力端子がノードFIREに接続される。NOTゲートG31の入力端子と、PチャネルMOSトランジスタM96,M106のゲートとがノードREADYに接続される。抵抗R4の第1端がノードVREFCに接続される。
【0130】
キャパシタC11の第2端と、キャパシタC12の第1端と、PチャネルMOSトランジスタM91のドレインと、NチャネルMOSトランジスタM92のソースと、PチャネルMOSトランジスタM107のドレインと、NチャネルMOSトランジスタM108,M109,M111のドレインとがノードVINTEGに接続される。
【0131】
PチャネルMOSトランジスタM93,M96,M99,M101,M106,M107のソースが電源ノードVDDに接続される。NチャネルMOSトランジスタM95,M98,M105,M108,M110,M111のソースと、NチャネルMOSトランジスタM112のドレインおよびソースとが接地ノードVSSに接続される。
【0132】
制御信号READYおよび制御信号FIREが論理ハイレベルになると、アナログ積分回路3は積分動作を開始する。
【0133】
フィルタFL3は、外部から受けた基準電圧VREFCのノイズ成分を除去し、基準電圧VREFCLPFとしてNチャネルMOSトランジスタM102のゲートへ出力する。
【0134】
また、PチャネルMOSトランジスタM93のゲートには、定電流増幅回路7のノードIPCONSTにおける電圧が供給される。このため、差動アンプA1のテール電流すなわちノードNCOMからNチャネルMOSトランジスタM103またはM104を介して接地ノードVSSへ流れる電流は、定電流増幅回路7が生成する定電流IMULTIに比例する。
【0135】
このような構成により、高い周波数の発振信号CKFを生成すべき場合には差動アンプA1のテール電流をたとえば数10μAの比較的大きな値に設定し、低い周波数の発振信号CKFを生成すべき場合には差動アンプA1のテール電流をたとえば数μAの比較的小さな値に設定することができる。すなわち、発振信号CKFの周波数の高低に応じて適切な差動アンプA1のテール電流を自動的に設定することができるため、半導体装置の低消費電力化を図ることができる。
【0136】
図10は、本発明の実施の形態に係る半導体装置におけるバイアス電圧生成回路4の概略構成を示す図である。
【0137】
図10を参照して、バイアス電圧生成回路4は、差動アンプA11と、NチャネルMOSトランジスタM137と、PチャネルMOSトランジスタM136と、プルダウン抵抗R21とを含む。
【0138】
差動アンプA11は、アナログ積分回路3からの制御電圧VINTEGを受ける非反転入力端子と、互いに接続された非反転入力端子および出力端子とを有する。すなわち、差動アンプA11は、ボルテージフォロア回路を構成する。差動アンプA11は、バイアス電圧生成回路4から制御電圧VINTEGを受けて、バイアス電圧VBIASPを電圧制御発振回路5およびPチャネルMOSトランジスタM136へ出力する。
【0139】
PチャネルMOSトランジスタM136は、バイアス電圧VBIASPを受けるゲートと、電源ノードVDDに接続されるソースと、NチャネルMOSトランジスタM137のドレインに接続されるドレインとを有する。
【0140】
NチャネルMOSトランジスタM137は、互いに接続されたドレインおよびゲートと、接地ノードVSSに接続されたソースとを有する。NチャネルMOSトランジスタM137のドレインおよびゲートにおける電圧が、バイアス電圧VBIASNとして電圧制御発振回路5へ出力される。また、プルダウン抵抗R21は、差動アンプA11の出力をプルダウンする。
【0141】
図11は、本発明の実施の形態に係る半導体装置におけるバイアス電圧生成回路4の構成を示す回路図である。
【0142】
図11を参照して、バイアス電圧生成回路4は、NチャネルMOSトランジスタM125,M127,M128,M129,M131,M132,M135,M137,M138と、PチャネルMOSトランジスタM121〜M124,M126,M130,M133,M134,M136と、NOTゲートG51とを含む。
【0143】
NチャネルMOSトランジスタM125,M127,M128,M129,M131,M132と、PチャネルMOSトランジスタM122〜M124,M126,M130,M134とは、図10に示す差動アンプA11に対応する。NチャネルMOSトランジスタM121は、図10に示すプルダウン抵抗R21に対応する。
【0144】
PチャネルMOSトランジスタM121,M122のゲートがノードIPCONSTに接続される。PチャネルMOSトランジスタM121,M124,M126のソースおよびウエルと、PチャネルMOSトランジスタM123のドレインとがノードPCOMに接続される。PチャネルMOSトランジスタM122のドレインと、PチャネルMOSトランジスタM123のソースとが接続される。PチャネルMOSトランジスタM124のゲートがノードVINTEGに接続される。
【0145】
PチャネルMOSトランジスタM121のドレインと、PチャネルMOSトランジスタM124のドレインと、NチャネルMOSトランジスタM127のドレインおよびゲートと、NチャネルMOSトランジスタM131のドレインと、NチャネルMOSトランジスタM132のゲートとがノードNRに接続される。
【0146】
PチャネルMOSトランジスタM126のドレインと、NチャネルMOSトランジスタM125のドレインおよびゲートと、NチャネルMOSトランジスタM129のドレインと、NチャネルMOSトランジスタM128のゲートとがノードNLに接続される。
【0147】
PチャネルMOSトランジスタM134のゲートおよびドレインと、PチャネルMOSトランジスタM133のドレインと、PチャネルMOSトランジスタM130のゲートと、NチャネルMOSトランジスタM128のドレインとがノードPLに接続される。
【0148】
PチャネルMOSトランジスタM130のドレインと、PチャネルMOSトランジスタM126のゲートと、NチャネルMOSトランジスタM132,M135のドレインと、PチャネルMOSトランジスタM136のゲートとがノードVBIASPに接続される。PチャネルMOSトランジスタM136のドレインと、NチャネルMOSトランジスタM137のドレインおよびゲートとがノードVBIASNに接続される。NチャネルMOSトランジスタM137のソースがNチャネルMOSトランジスタM138のドレインに接続される。
【0149】
NOTゲートG51の入力端子と、PチャネルMOSトランジスタM133のゲートと、NチャネルMOSトランジスタM138のゲートとがノードREADYに接続される。PチャネルMOSトランジスタM123のゲートと、NチャネルMOSトランジスタM129,M131,M135のゲートがNOTゲートG51の出力端子に接続される。
【0150】
PチャネルMOSトランジスタM122,M130,M133,M134,M136のソースが電源ノードVDDに接続される。NチャネルMOSトランジスタM125,M127,M128,M129,M131,M132,M135,M138のソースが接地ノードVSSに接続される。
【0151】
また、PチャネルMOSトランジスタM122のゲートには、定電流増幅回路7のノードIPCONSTにおける電圧が供給されるため、差動アンプA11のテール電流は、ノードIPCONSTの電圧によって制御される。すなわち、差動アンプA11が構成するボルテージフォロア回路には、定電流増幅回路7から出力される定電流IMULTIに比例した電流が流れる。
【0152】
このような構成により、高い周波数の発振信号CKFを生成すべき場合には差動アンプA11のテール電流を大きく設定し、低い周波数の発振信号CKFを生成すべき場合には差動アンプA11のテール電流を小さく設定することができる。これにより、発振信号CKFの周波数の高低に応じて適切な差動アンプA11のテール電流を自動的に設定することができるため、半導体装置の低消費電力化を図ることができる。
【0153】
また、アナログ積分回路3からの制御電圧VINTEGを増幅率1の差動アンプA11によってボルテージフォロワ出力する構成により、後段の電圧制御発振回路5からのノイズが前段のアナログ積分回路3へ伝達されないようにすることができるため、発振信号の周波数精度が劣化することを防ぐことができる。
【0154】
ところで、本発明の実施の形態に係る半導体装置は、周波数/電圧変換回路2および電圧制御発振回路5等によるフィードバック制御によって制御電圧VINTEGを生成することにより、発振信号CKFの高い周波数精度を得る構成である。このため、半導体装置101の起動時点ではフィードバック制御の結果が得られていないことから、起動時には仮の制御電圧VINTEGを生成する必要がある。
【0155】
そこで、本発明の実施の形態に係る半導体装置では、ノードIPCONSTの電圧が、PチャネルMOSトランジスタM121のゲートに供給されている。そうすると、ノードVBIASPすなわち差動アンプA11の出力が弱くプルダウンされることから、1個のPチャネルMOSトランジスタだけで半導体装置101の起動時に仮の制御電圧VINTEG、すなわち仮のバイアス電圧VBIASPおよびバイアス電圧VBIASNを生成することができる。これにより、周波数/電圧変換回路2および電圧制御発振回路5等を含むフィードバックループにおけるデッドロックの発生を簡易な構成で防ぐことができる。
【0156】
なお、PチャネルMOSトランジスタM121のソースおよびウエルは差動アンプA11のコモンソースであるノードPCOMに接続されている。このような構成により、ソースおよびウエルが電源ノードまたは接地ノードに接続され、差動アンプのテール電流を制御するPチャネルMOSトランジスタを用いる構成と比べて、差動アンプのテール電流を1/100程度に抑制することができる。
【0157】
本発明の実施の形態に係る半導体装置では、差動アンプA11のコモンソース電位は電源電圧VDDよりもたとえば200mV低く設定される。この設定は、差動対を構成するPチャネルMOSトランジスタM124,M126のサブスレショールド係数を100mV/decadeとすることにより容易に実現することができる。
【0158】
図12は、本発明の実施の形態に係る半導体装置における電圧制御発振回路5の構成を示す回路図である。
【0159】
図12を参照して、電圧制御発振回路5は、遅延部DLU1と、遅延部DLU2と、NOTゲートG41,G43と、NANDゲートG42とを含む。遅延部DLU1は、インバータ回路INV1と、ラッチ回路LT1と、NチャネルMOSトランジスタ(MOSキャパシタ)M42,M50と、PチャネルMOSトランジスタ(MOSキャパシタ)M41,M49と、NチャネルMOSトランジスタM40,M34,M44,M47,M48と、PチャネルMOSトランジスタM33,M39,M43,M45,M46とを含む。インバータ回路INV1は、NチャネルMOSトランジスタM32と、PチャネルMOSトランジスタM31とを含む。ラッチ回路LT1は、NチャネルMOSトランジスタM36,M38と、PチャネルMOSトランジスタM35,M37とを含む。
【0160】
遅延部DLU2は、インバータ回路INV2と、ラッチ回路LT2と、NチャネルMOSトランジスタ(MOSキャパシタ)M62と、PチャネルMOSトランジスタ(MOSキャパシタ)M61と、NチャネルMOSトランジスタM60,M54,M64,M67,M68と、PチャネルMOSトランジスタM53,M59,M63,M65,M66とを含む。インバータ回路INV2は、NチャネルMOSトランジスタM52と、PチャネルMOSトランジスタM51とを含む。ラッチ回路LT2は、NチャネルMOSトランジスタM56,M58と、PチャネルMOSトランジスタM55,M57とを含む。
【0161】
遅延部DLU1において、PチャネルMOSトランジスタM39のドレインと、NチャネルMOSトランジスタM40のドレインと、PチャネルMOSトランジスタM31,M43のゲートと、NチャネルMOSトランジスタM32,M44のゲートとがノードTRIGF0に接続される。
【0162】
PチャネルMOSトランジスタM31のドレインと、NチャネルMOSトランジスタM32のドレインと、PチャネルMOSトランジスタM41のゲートと、NチャネルMOSトランジスタM42のゲートと、PチャネルMOSトランジスタM35のドレインと、NチャネルMOSトランジスタM36のドレインとがノードZDEL0に接続される。
【0163】
PチャネルMOSトランジスタM37のドレインと、NチャネルMOSトランジスタM38のドレインと、PチャネルMOSトランジスタM35のゲートと、NチャネルMOSトランジスタM36のゲートとが記憶ノードFSTGに接続される。
【0164】
PチャネルMOSトランジスタM31のソースがPチャネルMOSトランジスタM33のドレインに接続される。NチャネルMOSトランジスタM32のソースがNチャネルMOSトランジスタM34のドレインに接続される。PチャネルMOSトランジスタM37のソースと、PチャネルMOSトランジスタM45,M46のドレインとが接続される。NチャネルMOSトランジスタM38のソースと、NチャネルMOSトランジスタM47,M48のドレインとが接続される。
【0165】
PチャネルMOSトランジスタM49,M33,M45のゲートがノードVBIASPに接続される。NチャネルMOSトランジスタM50,M34,M48のゲートがノードVBIASNに接続される。
【0166】
PチャネルMOSトランジスタM49,M41のドレインおよびソースと、PチャネルMOSトランジスタM33,M39,M43,M45,M46のソースが電源ノードVDDに接続される。NチャネルMOSトランジスタM50,M42のドレインおよびソースと、NチャネルMOSトランジスタM34,M40,M44,M47,M48のソースが接地ノードVSSに接続される。
【0167】
遅延部DLU2において、PチャネルMOSトランジスタM59のドレインと、NチャネルMOSトランジスタM60のドレインと、PチャネルMOSトランジスタM51,M63のゲートと、NチャネルMOSトランジスタM52,M64のゲートとがノードTRIGF1に接続される。
【0168】
PチャネルMOSトランジスタM51のドレインと、NチャネルMOSトランジスタM52のドレインと、PチャネルMOSトランジスタM61のゲートと、NチャネルMOSトランジスタM62のゲートと、PチャネルMOSトランジスタM55のドレインと、NチャネルMOSトランジスタM56のドレインとがノードZDEL1に接続される。
【0169】
PチャネルMOSトランジスタM57のドレインと、NチャネルMOSトランジスタM58のドレインと、PチャネルMOSトランジスタM55のゲートと、NチャネルMOSトランジスタM56のゲートとが記憶ノードZSSTGに接続される。
【0170】
PチャネルMOSトランジスタM51のソースがPチャネルMOSトランジスタM53のドレインに接続される。NチャネルMOSトランジスタM52のソースがNチャネルMOSトランジスタM54のドレインに接続される。PチャネルMOSトランジスタM57のソースと、PチャネルMOSトランジスタM65,M66のドレインとが接続される。NチャネルMOSトランジスタM58のソースと、NチャネルMOSトランジスタM67,M68のドレインとが接続される。
【0171】
PチャネルMOSトランジスタM53,M65のゲートがノードVBIASPに接続される。NチャネルMOSトランジスタM54,M68のゲートがノードVBIASNに接続される。
【0172】
PチャネルMOSトランジスタM61のドレインおよびソースと、PチャネルMOSトランジスタM53,M59,M63,M65,M66のソースが電源ノードVDDに接続される。NチャネルMOSトランジスタM62のドレインおよびソースと、NチャネルMOSトランジスタM54,M60,M64,M67,M68のソースが接地ノードVSSに接続される。
【0173】
また、ANDゲートG42の第1入力端子が記憶ノードZSSTGに接続され、第2入力端子がノードFIREに接続される。ANDゲートG42の出力端子と、NOTゲートG43の入力端子と、PチャネルMOSトランジスタM39のゲートと、NチャネルMOSトランジスタM40のゲートとがノードZCKFに接続される。NOTゲートG43の出力端子がノードCKFに接続される。
【0174】
NOTゲートG41の入力端子と、PチャネルMOSトランジスタM46,M66のゲートとがノードSLOWに接続される。NチャネルMOSトランジスタM47,M67のゲートがNOTゲートG41の出力端子に接続される。
【0175】
遅延部DLU1の出力ノードであるラッチ回路LT1の記憶ノードFSTGが遅延部DLU2の入力ノードに接続される。遅延部DLU2の出力ノードであるラッチ回路LT2の記憶ノードZSSTGがANDゲートG42を介して遅延部DLU1の入力ノードに接続される。
【0176】
NANDゲートG42は、制御信号FIREに基づいて電圧制御発振回路5の発振を開始または停止させる。すなわち、NANDゲートG42は、制御信号FIREが論理ローレベルになると電圧制御発振回路5の発振を停止させる。また、NANDゲートG42は、制御信号FIREが論理ハイレベルの場合には、遅延部DLU2から受けた発振信号ZSSTGを発振信号ZCKFとして出力する。
【0177】
NOTゲートG43は、NANDゲートG42から受けた発振信号ZCKFの論理レベルを反転し、発振信号CKFとして出力する。
【0178】
遅延部DLU1において、インバータ回路INV1は、MOSキャパシタM41,M42の充電および放電を行なう。PチャネルMOSトランジスタM33は、バイアス電圧生成回路4から受けたバイアス電圧VBIASPに基づいて、MOSキャパシタM41,M42を充電するためのインバータ回路INV1の出力電流を制限する。NチャネルMOSトランジスタM34は、バイアス電圧生成回路4から受けたバイアス電圧VBIASNに基づいて、MOSキャパシタM41,M42を放電するためのインバータ回路INV1の出力電流を制限する。
【0179】
同様に、遅延部DLU2において、インバータ回路INV2は、キャパシタM61,M62の充電および放電を行なう。PチャネルMOSトランジスタM53は、バイアス電圧生成回路4から受けたバイアス電圧VBIASPに基づいて、キャパシタM61,M62を充電するためのインバータ回路INV2の出力電流を制限する。NチャネルMOSトランジスタM54は、バイアス電圧生成回路4から受けたバイアス電圧VBIASNに基づいて、キャパシタM61,M62を放電するためのインバータ回路INV1の出力電流を制限する。
【0180】
これら遅延部DLU1,DLU2における充電電流および放電電流の制限量が制御されることにより、発振信号CKFの周波数が制御される。
【0181】
たとえば、バイアス電圧VBIASPが小さくなると、PチャネルMOSトランジスタM33,M53による電流制限量が小さくなるため、電圧制御発振回路5の発振周波数は高くなる。一方、バイアス電圧VBIASPが大きくなると、PチャネルMOSトランジスタM33,M53による電流制限量が大きくなるため、電圧制御発振回路5の発振周波数は低くなる。このようにして、制御電圧VINTEGが電圧制御発振回路5の発振周波数に変換される。
【0182】
ここで、遅延部DLU1の遅延時間は、インバータ回路INV1によるMOSキャパシタM41,M42の充放電の時定数に基づいて得られる。これは、一般的な電圧制御発振器と同様である。しかしながら、遅延部DLU1では、時定数に基づく充電または放電が行なわれ、所望の遅延時間が経過して記憶ノードZDEL0の電圧が所定の閾値に到達すると、ラッチ回路LT1が、MOSキャパシタM41,M42のさらなる充電または放電を急速に行なう。これにより、次の所望の遅延時間を得るための遅延部DLU1の初期化を迅速に行なうことができる。これは、遅延部DLU2についても同様である。
【0183】
このような構成により、電圧制御発振回路5では、2個の遅延部DLU1,DLU2と、1個のNANDゲートG42とで構成される小規模な回路で、記憶ノードZDEL0,ZDEL1の電圧が電源電圧VDDである状態または接地電圧VSSである状態を確実につくり、そして、MOSキャパシタM41,M42およびMOSキャパシタM61,M62の放電または充電を開始することができる。すなわち、半導体装置の回路占有面積を小さくすることができる。
【0184】
また、電圧制御発振回路5では、差動アンプおよびコンパレータを用いていないことから、直流電流が流れない。したがって、本発明の実施の形態に係る半導体装置では、発振信号を生成する際、発振周波数に応じた充放電電流を消費するだけで、直流電流を消費しないことから、低消費電力化を図ることができる。すなわち、低い周波数の発振信号CKFを生成すべき場合には低消費電流とすることができる。
【0185】
NOTゲートG41は、外部から受けた制御信号SLOWの論理レベルを反転してNチャネルMOSトランジスタM47,M67のゲートへ出力する。PチャネルMOSトランジスタM46,M66は、ゲートにおいて受けた制御信号SLOWに基づいてラッチ回路LT1,LT2に流れる電流を制御する。また、NチャネルMOSトランジスタM47,M67は、ゲートにおいて受けたNOTゲートG41からの信号すなわち制御信号SLOWの論理レベルが反転された信号に基づいてラッチ回路LT1,LT2に流れる電流を制御する。
【0186】
すなわち、発振信号CKFの周波数の高低に応じて制御信号SLOWの論理レベルを変更することにより、ラッチ回路LT1,LT2に流れる電流を調整することができるため、半導体装置の低消費電流化を図ることができる。
【0187】
図13は、本発明の実施の形態に係る半導体装置における立ち上げ制御回路8の構成を示す回路図である。図14は、本発明の実施の形態に係る半導体装置における立ち上げ制御回路8の動作を示すタイムチャートである。図15は、本発明の実施の形態に係る半導体装置における立ち上げ制御回路8の動作を示すタイムチャートである。
【0188】
図13を参照して、立ち上げ制御回路8は、遅延回路DL11と、ANDゲートG61,G64と、NOTゲートG62,G63と、NチャネルMOSトランジスタM142と、PチャネルMOSトランジスタM141とを含む。
【0189】
前述のように、本発明の実施の形態に係る半導体装置では、バイアス電圧生成回路4におけるプルダウン抵抗R21により、仮の制御電圧VINTEGを生成して電圧制御発振回路5の発振を開始させる。
【0190】
しかしながら、仮の制御電圧VINTEGは比較的ゆっくりと生成されるため、フィードバックループのデッドロックから抜け出すには十分であるが、半導体装置101の起動時間を短縮するには不十分な場合がある。
【0191】
図14および図15を参照して、本発明の実施の形態に係る半導体装置では、立ち上げ制御回路8は、半導体装置101の起動準備信号READYが論理ハイレベルになって半導体装置101における各回路に直流電流が流れ始めた直後に、PチャネルMOSトランジスタM141およびNチャネルMOSトランジスタM142をオンすることによりノードVBIASPおよびノードVBIASNを短絡する。この短絡時間は、遅延回路DL11の遅延量によって決まる。これにより、バイアス電圧VBIASPおよびバイアス電圧VBIASNが電源電圧VDDと接地電圧VSSとの中間電圧となるため、電圧制御発振回路5が強制的に起動される。
【0192】
ここで、たとえば、バイアス電圧VBIASPおよびバイアス電圧VBIASNが電源電圧VDDと接地電圧VSSとの中間電圧である場合に電圧制御発振回路5が数100kHzの低速で発振するように定数設定する。これにより、半導体装置101の起動時、電圧制御発振回路5が100MHzを超えるような高い周波数で発振することを防ぐことができる。また、電圧制御発振回路5を強制的に起動するためには、ノードVBIASPおよびノードVBIASNを所定時間同電位にすることで必要十分である。
【0193】
図16は、本発明の実施の形態に係る半導体装置の起動時における、周波数/電圧変換回路2、平均化回路11およびアナログ積分回路3の動作を示す図である。
【0194】
アナログ積分回路3では、入力抵抗RINおよび積分キャパシタCINTEGにより決まる時定数が大きい。このため、本発明の実施の形態に係る半導体装置においては、毎回の周波数/電圧変換結果が積算平均化されることによりフィードバック制御が安定し、設定された周波数で安定して発振するまでの起動時間が長時間となる。これは、1個のアナログ積分器を用いて長時間の積算平均化処理を行なう方式の弱点である。
【0195】
このような問題点を解決するために、本発明の実施の形態に係る半導体装置では、起動時、アナログ積分回路3における差動アンプA1の非反転入力端子に基準電圧VREFCLPFが供給された後、立ち上げ制御回路8が、積分キャパシタCINTEGの両端をスイッチSW4で短絡することにより、差動アンプA1をボルテージフォロワアンプとして動作させる。
【0196】
これにより、アナログ積分回路3の入力抵抗RINの寄生容量を含めた差動アンプA1の反転入力端子のノードが基準電圧VREFCLPFと同じ電圧に初期充電されるとともに、基準電圧VREFCLPFと同じ電圧が差動アンプA1から出力される。これにより、電圧制御発振回路5が基準電圧VREFCLPFに対応する周波数で発振を開始する。そして、この発振周波数に対応する頻度の周波数/電圧変換が開始され、フィードバック制御が短時間で開始される。
【0197】
そして、差動アンプA1をボルテージフォロワアンプとして動作させた後に、積分キャパシタCINTEGの両端の短絡を解除することにより、アナログ積分回路3がアナログ積分動作を行なうように切り替える。
【0198】
このような構成により、半導体装置101が設定された周波数で安定して発振するまでの起動時間を短縮することができる。
【0199】
再び図14および図15を参照して、立ち上げ制御回路8は、半導体装置101の起動準備信号READYが論理ハイレベルになり、その後制御信号GOが論理ハイレベルになると、制御信号FIREを論理ハイレベルにする。
【0200】
また、図14および図15では制御信号GOが論理ハイレベルになるタイミングが異なるが、図14および図15のいずれの場合でも、立ち上げ制御回路8は、ノードVBIASPおよびノードVBIASNを短絡し、その短絡を解除した後に、制御信号FIREを論理ハイレベルとしている。
【0201】
このように、立ち上げ制御回路8は、アナログ積分回路3をボルテージフォロワアンプとして動作させるための制御信号FIREも生成しており、半導体装置101の起動制御を一元管理している。また、半導体装置101へ与えるデジタル情報を変更することにより、発振周波数を容易に変更することができる。
【0202】
したがって、本発明の実施の形態に係る半導体装置では、水晶振動子またはセラミック振動子などを外付けすることなく、発振信号の周波数として低速側は数100kHzから、高速側は数10MHzまでの広範囲にわたる種々の周波数を設定することができる。
【0203】
以上より、本発明の実施の形態に係る半導体装置は、汎用マイクロコントローラ製品に限らず、高い周波数精度が必要な製品を含めて、多種多様な製品分野に適用および応用することができる。
【0204】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0205】
【図1】本発明の実施の形態に係る半導体装置の構成を示すブロック図である。
【図2】本発明の実施の形態に係る半導体装置における定電流生成回路6の構成を示す回路図である。
【図3】本発明の実施の形態に係る半導体装置における定電流増幅回路7の構成を示す回路図である。
【図4】本発明の実施の形態に係る半導体装置における変換制御回路1の構成を示す回路図である。
【図5】本発明の実施の形態に係る半導体装置における変換制御回路1の動作を示すタイムチャートである。
【図6】本発明の実施の形態に係る半導体装置における周波数/電圧変換回路2、平均化回路11およびアナログ積分回路3の概略構成を示す図である。
【図7】本発明の実施の形態に係る半導体装置における周波数/電圧変換回路2の動作を示すタイムチャートである。
【図8】本発明の実施の形態に係る半導体装置における周波数/電圧変換回路2および平均化回路11の構成を示す回路図である。
【図9】本発明の実施の形態に係る半導体装置におけるアナログ積分回路3の構成を示す回路図である。
【図10】本発明の実施の形態に係る半導体装置におけるバイアス電圧生成回路4の概略構成を示す図である。
【図11】本発明の実施の形態に係る半導体装置におけるバイアス電圧生成回路4の構成を示す回路図である。
【図12】本発明の実施の形態に係る半導体装置における電圧制御発振回路5の構成を示す回路図である。
【図13】本発明の実施の形態に係る半導体装置における立ち上げ制御回路8の構成を示す回路図である。
【図14】本発明の実施の形態に係る半導体装置における立ち上げ制御回路8の動作を示すタイムチャートである。
【図15】本発明の実施の形態に係る半導体装置における立ち上げ制御回路8の動作を示すタイムチャートである。
【図16】本発明の実施の形態に係る半導体装置の起動時における、周波数/電圧変換回路2、平均化回路11およびアナログ積分回路3の動作を示す図である。
【符号の説明】
【0206】
1 変換制御回路、2 周波数/電圧変換回路、3 アナログ積分回路、4 バイアス電圧生成回路、5 電圧制御発振回路、6 定電流生成回路、7 定電流増幅回路、8 立ち上げ制御回路、9,DIV1 分周回路、10 選択回路、11 平均化回路(制御電圧生成回路)、101 半導体装置、CMP1 コンパレータ、FL1,FL2 フィルタ、RU1 抵抗部、G1,G11,G13,G14,G16,G20,G31,G32,G41,G43,G51,G62,G63 NOTゲート、G15,G17 2入力ANDゲート、G18,G19 3入力ANDゲート、G33,G61,G64 ANDゲート、G42 NANDゲート、M1,M3,M16,M17,M18,M31,M33,M35,M37,M39,M43,M45,M46,M51,M53,M55,M57,M59,M63,M65,M66,M81,M93,M94,M96〜M99,M101,M106,M107,M121〜M124,M126,M130,M133,M134,M136,M141,M161,M162,M178 PチャネルMOSトランジスタ、M2,M4,M5〜M13,M19,M20,M21,M22,M23,M32,M36,M38,M40,M34,M44,M47,M48,M52,M60,M54,M56,M58,M64,M67,M68,M82,M92,M95,M100,M102〜M105,M108〜M111,M125,M127,M128,M129,M131,M132,M135,M137,M138,M142,M163〜M176 NチャネルMOSトランジスタ、R1〜R3,R11,R12 抵抗、M14,M15,M42,M50,M62,M84,M85,M87,M112 NチャネルMOSトランジスタ(MOSキャパシタ)、M41,M49,M61,M83,M86,M88,M177 PチャネルMOSトランジスタ(MOSキャパシタ)、DL1,DL2,DL3 遅延回路、SW1〜SW4 スイッチ、C1〜C4,C11,C12,C21〜C23 キャパシタ、CINTEG 積分キャパシタ、A1,A11 差動アンプ、RIN 入力抵抗、R21 プルダウン抵抗、DLU1,DLU2 遅延部、INV1,INV2 インバータ回路、LT1,LT2 ラッチ回路、DL11 遅延回路。
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、発振信号を出力する半導体装置に関する。
【背景技術】
【0002】
汎用マイクロコントローラ製品においては、外付け水晶振動子および外付けセラミック振動子などを制御する旧来の発振制御回路のみならず、外付け水晶振動子または外付けセラミック振動子を要しない、半導体装置に内蔵された発振回路(オンチップ・オシレータ回路)が必要とされている。このようなオンチップ・オシレータ回路は、発振周波数、周波数精度および許容消費電力などの要求仕様も多種多様である。
【0003】
たとえば、特許文献1には、以下のような発振回路が開示されている。すなわち、制御信号に応じた周波数で発振する出力信号を生成する発振器と、発振器の出力信号の周波数に応じた電圧の検出信号を生成する周波数電圧変換器と、検出信号と基準信号との差分を示す差分信号を生成する差分検出器と、差分信号を積分することによって制御信号を生成する積分器とを閉ループ状に接続している。
【0004】
また、特許文献2には、以下のような発振回路が開示されている。すなわち、自走発振手段を有して発振信号を出力する発振回路において、制御信号によって出力の周波数が制御される発振器と、発振器の出力又は当該発振器の出力が分周された信号を入力とする第1の周波数電圧変換器と、基準周波数信号又は当該基準周波数信号が分周された信号を入力とする第2の周波数電圧変換器と、第1の周波数電圧変換器の出力及び第2の周波数電圧変換器の出力を入力とし、当該第1及び第2の周波数電圧変換器の出力の差を出力する減算器とを備え、減算器の出力または減算器の出力を増幅した信号を発振器に入力し、発振器の出力の周波数を基準周波数信号の周波数によって制御する。
【特許文献1】特開2006−86997号公報
【特許文献2】特開平6−303133号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献1および特許文献2記載の発振回路では、発振周波数を電圧に変換する周期で電圧レベルが変化する信号を積分する構成であるため、積分器に高速な応答が必要となり、積分器の消費電流が増大してしまう。
【0006】
それゆえに、本発明の目的は、発振信号を出力し、かつ低消費電力化を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0007】
本発明の一実施例の形態の半導体装置は、要約すれば、発振信号の周波数から変換された電圧と前回生成した第2の制御電圧との間のレベルを有する新たな第2の制御電圧を生成する。そして、この第2の制御電圧を積分することにより第1の制御電圧を生成し、第1の制御電圧に応じた周波数で発振することにより発振信号を出力する。
【発明の効果】
【0008】
本発明の一実施例の形態によれば、積分される第2の制御電圧の変化を緩やかにすることができる。したがって、発振信号を出力し、かつ低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【0009】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0010】
図1は、本発明の実施の形態に係る半導体装置の構成を示すブロック図である。
図1を参照して、半導体装置101は、変換制御回路1と、周波数/電圧変換回路2と、アナログ積分回路3と、バイアス電圧生成回路4と、電圧制御発振回路5と、定電流生成回路6と、定電流増幅回路7と、立ち上げ制御回路8と、分周回路9と、選択回路10と、平均化回路(制御電圧生成回路)11とを備える。
【0011】
定電流生成回路6は、温度Tの変化に対する電流Iの変化dI/dTが小さい定電流IREF0Nを生成して定電流増幅回路7へ出力する。
【0012】
定電流増幅回路7は、定電流生成回路7から受けた定電流IREF0Nを増幅し、増幅された定電流IMULTIを周波数/電圧変換回路2へ出力する。また、定電流増幅回路7の増幅率は変更可能である。
【0013】
変換制御回路1は、電圧制御発振回路5から受けた発振信号CKFに基づいてタイミング信号DISK、ZCHR、SAMPおよびZSAMPを生成し、周波数/電圧変換回路2へ出力する。また、変換制御回路1は、電圧制御発振回路5から受けた発振信号CKFが2分周された発振信号X2を分周回路9へ出力する。
【0014】
周波数/電圧変換回路2は、変換制御回路1から受けたタイミング信号DISK、ZCHR、SAMPおよびZSAMPに基づいて、定電流増幅回路7から受けた定電流IMULTIを用いて後述するキャパシタを充電する。周波数/電圧変換回路2は、このキャパシタの充電により、電圧制御発振回路5から出力される発振信号CKFの周波数を変換電圧VSIGに変換し、平均化回路11へ出力する。
【0015】
平均化回路11は、周波数/電圧変換回路2から受けた変換電圧VSIGと前回生成した制御電圧WSIGとを平均化して新たな制御電圧WSIGを生成し、アナログ積分回路3へ出力する。
【0016】
アナログ積分回路3は、制御電圧WSIGを積分することにより制御電圧VINTEGを生成し、バイアス電圧生成回路4へ出力する。
【0017】
バイアス電圧生成回路4は、アナログ積分回路3から出力される制御電圧VINTEGに基づいてバイアス電圧VBIASPおよびバイアス電圧VBIASNを生成し、電圧制御発振回路5へ出力する。
【0018】
電圧制御発振回路5は、バイアス電圧生成回路4から受けたバイアス電圧VBIASPおよびバイアス電圧VBIASNに基づいて発振することにより発振信号CKFを変換制御回路1および選択回路10へ出力する。
【0019】
立ち上げ制御回路8は、アナログ積分回路3の積分動作および電圧制御発振回路5の発振動作の開始および停止を制御するための制御信号FIREをアナログ積分回路3および電圧制御発振回路5へ出力する。
【0020】
分周回路9は、1段または複数段の分周回路を含み、変換制御回路1から受けた発振信号X2がさらに分周された発振信号CKSを選択回路10へ出力する。
【0021】
選択回路10は、電圧制御発振回路5から受けた発振信号CKFおよび分周回路9から受けた発振信号CKSのいずれか一方を選択し、発振信号CKXとして外部へ出力する。
【0022】
たとえば32kHzの発振信号CKSを得たい場合には、分周回路9の分周回路の段数を4にする。これにより、発振信号CKFをたとえば1MHzに設定すると、変換制御回路1における分周回路DIV1による分周動作と、分周回路9による分周動作とによって、1MHz/32≒32kHzの発振信号CKSを得ることができる。
【0023】
図2は、本発明の実施の形態に係る半導体装置における定電流生成回路6の構成を示す回路図である。
【0024】
図2を参照して、定電流生成回路6は、コンパレータCMP1と、フィルタFL1,FL2と、抵抗部RU1と、NOTゲートG1と、PチャネルMOS(Metal Oxide Semiconductor)トランジスタM16,M17,M18と、NチャネルMOSトランジスタM19,M20,M21,M22,M23とを含む。コンパレータCMP1は、PチャネルMOSトランジスタM1,M3と、NチャネルMOSトランジスタM2,M4とを含む。フィルタFL1は、抵抗R11と、NチャネルMOSトランジスタ(MOSキャパシタ)M14とを含む。フィルタFL2は、抵抗R12と、NチャネルMOSトランジスタ(MOSキャパシタ)M15とを含む。抵抗部RU1は、NチャネルMOSトランジスタM5〜M9と、NチャネルMOSトランジスタM10〜M13とを含む。
【0025】
コンパレータCMP1において、PチャネルMOSトランジスタM1は、電源電圧VDDが供給される電源ノードVDDPに接続されるソースと、NチャネルMOSトランジスタM2のドレインに接続されるドレインと、PチャネルMOSトランジスタM3のゲートに接続されるゲートとを有する。PチャネルMOSトランジスタM3は、電源電圧VDDが供給される電源ノードVDDPに接続されるソースと、互いに接続されるゲートおよびドレインとを有する。NチャネルMOSトランジスタM2は、PチャネルMOSトランジスタM1のドレインに接続されるドレインと、ノードNCOMに接続されるソースと、ノードVREFTLPFすなわちフィルタFL2におけるNチャネルMOSトランジスタM15のゲートに接続されるゲートとを有する。NチャネルMOSトランジスタM4は、PチャネルMOSトランジスタM3のドレインに接続されるドレインと、ノードNCOMに接続されるソースと、ノードVDDTすなわち抵抗部RU1におけるNチャネルMOSトランジスタM5のドレインに接続されるゲートとを有する。
【0026】
外部からのイネーブル信号ENがNチャネルMOSトランジスタM22のゲートと、PチャネルMOSトランジスタM16のゲートと、NOTゲートG1とへ出力される。NチャネルMOSトランジスタM22のドレインがノードNCOMに接続され、ソースがNチャネルMOSトランジスタM23のドレインに接続される。NチャネルMOSトランジスタM23のゲートは、バイアス電圧VNBIASが供給されるノードVNBIASに接続される。
【0027】
PチャネルMOSトランジスタM17は、電源ノードVDDPに接続されるソースと、ノードVDDTに接続されるドレインと、ゲートとを有する。PチャネルMOSトランジスタM18は、電源ノードVDDPに接続されるソースと、ノードIREF0Nに接続されるドレインと、PチャネルMOSトランジスタM17のゲートに接続されるゲートとを有する。
【0028】
抵抗部RU1において、NチャネルMOSトランジスタM5〜M9のゲートがノードVDDTに接続される。NチャネルMOSトランジスタM5のソースと、NチャネルMOSトランジスタM6,M10のドレインとがノードL3において接続される。NチャネルMOSトランジスタM6,M10のソースと、NチャネルMOSトランジスタM7,M11のドレインとがノードL2において接続される。NチャネルMOSトランジスタM7,M11のソースと、NチャネルMOSトランジスタM8,M12のドレインとがノードL1において接続される。NチャネルMOSトランジスタM8,M12のソースと、NチャネルMOSトランジスタM9,M13のドレインとがノードL0において接続される。NチャネルMOSトランジスタM10〜M13は、各々のゲートにおいて基準電流値調整信号TRIMCHR<3>〜<0>をそれぞれ受ける。
【0029】
フィルタFL1において、NチャネルMOSトランジスタM14は、接地ノードVSSに接続されるドレインおよびソースと、抵抗R11の第1端に接続されるゲートとを有する。抵抗R11の第2端がノードVDDTに接続される。
【0030】
フィルタFL2において、NチャネルMOSトランジスタM15は、接地ノードVSSに接続されるドレインおよびソースと、抵抗R12の第1端に接続されるゲートとを有する。抵抗R12の第2端が基準電圧VREFTの供給されるノードVREFTに接続される。
【0031】
NチャネルMOSトランジスタM19のドレインおよびゲートがノードIREF0Nに接続され、ソースがNチャネルMOSトランジスタM21のドレインに接続される。NチャネルMOSトランジスタM19は、後述する定電流生成回路6におけるNチャネルMOSトランジスタM163〜M169とともにカレントミラー回路を構成する。
【0032】
NOTゲートG1は、外部から受けたイネーブル信号ENの論理レベルを反転してNチャネルMOSトランジスタM20のゲートへ出力する。NチャネルMOSトランジスタM20のドレインがノードIREF0Nに接続される。
【0033】
NチャネルMOSトランジスタM16のドレインがノードZDRVにおいてPチャネルMOSトランジスタM17,M18のゲート、NチャネルMOSトランジスタM1のドレインおよびPチャネルMOSトランジスタM2のドレインに接続される。
【0034】
PチャネルMOSトランジスタM16〜M18のソースと、NチャネルMOSトランジスタM21のゲートとが電源ノードVDDPに接続される。NチャネルMOSトランジスタM14,M15のドレインおよびソースと、NチャネルMOSトランジスタM9,M13,M23,M20,M21のソースとが接地ノードVSSに接続される。
【0035】
定電流生成回路6は、イネーブル信号ENが論理ハイレベルになると定電流の生成を開始する。
【0036】
フィルタFL1は、ノードVDDTに印加される電圧VDDTのノイズ成分を除去する。フィルタFL2は、外部から受けた温度係数の小さい基準電圧VREFT(dVREFT/dT≒0[V/K])のノイズ成分を除去する。
【0037】
コンパレータCMP1は、フィルタFL2を通過した基準電圧VREFTと同電位の電圧VDDT(dVDDT/dT≒0[V/K])を低インピーダンスでノードVDDTへ出力する。
【0038】
NチャネルMOSトランジスタM5〜M9は、それぞれダイオード接続されている。抵抗部RU1において、直列接続されたNチャネルMOSトランジスタM5〜M9を通して流れる定電流Iに対応する電流が定電流IREF0Nとして出力される。
【0039】
NチャネルMOSトランジスタM10〜M13は、NチャネルMOSトランジスタM6〜M9に対応して配置される。NチャネルMOSトランジスタM10〜M13は、それぞれ外部から受けた基準電流値調整信号TRIMCHR<3>〜<0>に基づいて、対応のNチャネルMOSトランジスタのドレインおよびソース間を短絡するか否かを切り替える。
【0040】
ノードVDDTすなわち抵抗部RU1の高圧側に電圧VDDTが印加されることにより、ノードVDDTから接地ノードVSSへ定電流Iが流れる。抵抗部RU1の抵抗値をRchとすると、オームの法則より、定電流IはVDDT/Rch=VREFT/Rchとなる。
【0041】
ここで、ダイオード接続されたMOSトランジスタのドレイン−ソース間抵抗(MOSチャネル抵抗)Rmosは、電圧VDDTが大きい領域では正の温度係数を持つ、すなわちdRmos/dT>0[Ω/K]である。また、電圧VDDTが小さいサブスレショールド領域では負の温度係数を持つ、すなわちdRmos/dT<0[Ω/K]である。また、電圧VDDTがMOSトランジスタのしきい値電圧近傍のある1つの電圧値を有するときにMOSチャネル抵抗Rmosの温度係数がゼロとなる、すなわちdRmos/dT=0[Ω/K]となる。
【0042】
よって、電圧VDDTすなわち基準電圧VREFTの値を調整することにより、温度依存性の小さい定電流IすなわちdI/dT=d(VREFT/Rch)/dT≒0[nA/K]を得ることができる。
【0043】
また、MOSチャネル抵抗Rmosの温度係数がゼロとなるMOSチャネル抵抗の動作点はMOSトランジスタのしきい値電圧近傍である。このため、温度依存性の小さい定電流Iを小面積のMOSチャネル抵抗で得ることができる。また、温度依存性の小さい定電流Iの絶対値を小さくすることができる。
【0044】
ところで、電圧VDDTがMOSトランジスタのしきい値近傍のときに得られる定電流Iは、絶対値が小さいため、諸条件によって数倍の幅を持つことから、このままでは扱いづらい。
【0045】
そこで、本発明の実施の形態に係る半導体装置における定電流生成回路6では、基準電流値調整信号TRIMCHR<0>〜<3>を変更することにより、抵抗部RU1におけるMOSトランジスタの合成チャネル長、すなわち合成抵抗値Rchを増減する。これにより、数10nA(ナノアンペア)〜数100nAの範囲の絶対値を有する定電流IREF0Nを得ることができる。すなわち、数ビットのデジタルトリミング情報すなわち基準電流値調整信号TRIMCHR<0>〜<3>を用いるだけの簡易で小面積な回路で最適な定電流IREF0Nを得ることができる。
【0046】
ところで、定電流生成回路6のような構成の他に、定電流を生成する構成として以下のような回路が考えられる。すなわち、定電流生成用抵抗の温度依存性に対応する温度係数を有する電圧をバンドギャップ基準電圧回路において生成する。そして、バンドギャップ基準電圧回路の出力電圧を定電流生成用抵抗に印加することにより、定電流を生成する。
【0047】
ここで、半導体集積回路内に存在する抵抗の温度依存性は抵抗材料の物性によって与えられる。このため、定電流生成用抵抗の両端に印加する電圧は定電流生成用抵抗の温度依存性に対応している必要があることから、その電圧値を自由に変更することができない。すなわち、定電流生成用抵抗の両端に印加する電圧は定電流の温度依存性を小さくするための条件に縛られているため、その電圧値を変更して定電流の絶対値を増減することができない。
【0048】
このため、定電流の絶対値を変えるためには定電流生成用抵抗の抵抗値を増減しなければならない。たとえば、定電流の絶対値を10倍に増やす場合には1/10の抵抗値を有する抵抗体を準備しなければならず、逆に定電流の絶対値を1/10に減らす場合には10倍の抵抗値を有する抵抗体を準備しなければならない。
【0049】
1/10の抵抗値を有する抵抗体を準備する場合には、抵抗体の長さを固定して幅を10倍に拡げる必要がある。また、10倍の抵抗値を有する抵抗体を準備する場合には、抵抗体の幅を固定して長さを10倍にする必要がある。このように、いずれの場合も抵抗体の占有面積が増大してしまうという問題点がある。
【0050】
まして、単位長さまたは単位幅あたりの抵抗値がそれぞれ異なる別個の抵抗体を得るために、製造工程に新規の製造プロセスを追加すると、製造コストの上昇を招いてしまうという問題点がある。
【0051】
また、半導体集積回路の消費電流を低減するために、上記バンドギャップ基準電圧回路における抵抗には抵抗値の大きいものが使用される。そうすると、バンドギャップ基準電圧回路の位相余裕が低下するため、バンドギャップ基準電圧回路の出力の安定性が低下する。この出力の安定性を確保するためには、バンドギャップ基準電圧回路に強度の位相補償回路を追加しなければならず、位相補償回路に含まれる容量の値が大きくなるため、回路占有面積が増大してしまうという問題点がある。
【0052】
しかしながら、本発明の実施の形態に係る半導体装置における定電流生成回路6では、抵抗部RU1におけるMOSトランジスタの合成チャネル長を調整することにより、定電流IREF0Nの電流値を調整する構成であるため、上記のような定電流生成用抵抗およびバンドギャップ基準電圧回路を用いる構成と比べて回路占有面積を小さくすることができる。
【0053】
さらに、定電流生成回路6では、数10nAの微小な定電流を容易に得ることができることから、この定電流を周波数/電圧変換に用いることにより、数100kHzの低速な発振信号を容易に生成することができる。
【0054】
図3は、本発明の実施の形態に係る半導体装置における定電流増幅回路7の構成を示す回路図である。
【0055】
図3を参照して、定電流増幅回路7は、NチャネルMOSトランジスタM163〜M176と、PチャネルMOSトランジスタM161,M162,M178と、PチャネルMOSトランジスタ(MOSキャパシタ)M177とを含む。
【0056】
NチャネルMOSトランジスタM163〜M169は、ノードIREF0Nに接続されるゲートと、ノードIPCONSTに接続されるドレインと、ノードWSS<0>〜WSS<6>をそれぞれ介してNチャネルMOSトランジスタM170〜M176のドレインにそれぞれ接続されるソースとを有する。
【0057】
NチャネルMOSトランジスタM170〜M176は、電流増倍トリミング信号MUL<0>〜MUL<6>をそれぞれ受けるゲートと、接地ノードVSSに接続されるソースとを有する。
【0058】
PチャネルMOSトランジスタM162のゲートが接地ノードVSSに接続され、ドレインがノードIPCONSTに接続され、ソースがPチャネルMOSトランジスタM161のドレインに接続される。PチャネルMOSトランジスタM161,M177,M178のゲートがノードIPCONSTに接続される。PチャネルMOSトランジスタM161,M178のソースと、PチャネルMOSトランジスタM177のドレインおよびソースとが電源ノードVDDPに接続される。PチャネルMOSトランジスタM178のドレインがノードNDDに接続される。
【0059】
NチャネルMOSトランジスタM163〜M169は、定電流生成回路6におけるNチャネルMOSトランジスタM19とともにノードIREF0Nを介して電流ミラー回路を構成する。
【0060】
NチャネルMOSトランジスタM170〜M176は、接地ノードVSSとNチャネルMOSトランジスタM163〜M169との間にそれぞれ接続されている。NチャネルMOSトランジスタM170〜M176は、外部から受けた電流増倍トリミング信号MUL<0>〜MUL<6>に基づいて、対応のNチャネルMOSトランジスタと接地ノードVSSとの接続および非接続を切り替えることにより、電流ミラー回路のミラー比を変更する。これにより、定電流IMULTIの電流値が変更される。
【0061】
PチャネルMOSトランジスタM162は、半導体装置101の通電期間すなわち半導体装置101に電源電圧VDDおよび接地電圧VSSが供給されている期間において常にオン状態である。このため、PチャネルMOSトランジスタM161のゲートおよびドレインは、半導体装置101の通電期間において常に同電位である。したがって、PチャネルMOSトランジスタM161およびPチャネルMOSトランジスタM178は電流ミラー回路を構成する。これにより、PチャネルMOSトランジスタM178を通してノードNDDへ定電流IMULTIが出力される。
【0062】
また、PチャネルMOSトランジスタM161のゲートおよびPチャネルMOSトランジスタM178のゲートが接続されるノードIPCONSTには、定電流IMULTIに対応する電圧IPCONSTが供給される。
【0063】
このような構成により、周波数/電圧変換回路2が充電に用いる定電流の電流値を、定電流生成回路6から出力される定電流IREF0Nの整数倍または分数倍に増幅することができるため、周波数/電圧変換回路2が充電に用いる定電流の電流値を広範囲で設定することができる。したがって、本発明の実施の形態に係る半導体装置では、発振信号CKXの周波数をたとえば高速側では最大数10MHzまでの広範囲に設定することができる。
【0064】
したがって、定電流生成回路6および定電流増幅回路7により、基準電流値調整信号TRIMCHRおよび電流増倍トリミング信号MULを変更するだけで、発振信号の周波数として数100kHzから数10MHzまでの広範囲にわたる種々の周波数を設定することができる。すなわち、複数個のオンチップ・オシレータ回路を半導体チップ上に配置することなく、種々の発振周波数を選択することができるため、半導体チップ面積の増大および半導体装置のコスト増大を防ぐことができる。
【0065】
図4は、本発明の実施の形態に係る半導体装置における変換制御回路1の構成を示す回路図である。図5は、本発明の実施の形態に係る半導体装置における変換制御回路1の動作を示すタイムチャートである。
【0066】
図4を参照して、変換制御回路1は、遅延回路DL1,DL2,DL3と、分周回路DIV1と、NOTゲートG11,G13,G14,G16,G20と、2入力ANDゲートG15,G17と、3入力ANDゲートG18,G19とを含む。
【0067】
図5を参照して、変換制御回路1は、電圧制御発振回路5から出力される発振信号CKFの2周期ごとに周波数/電圧変換回路2に周波数/電圧変換を1回行なわせるためのタイミング信号ZCHR、SAMP、ZSAMPおよびDISKを生成する。
【0068】
より詳細には、NOTゲートG14は、電圧制御発振回路5から受けた発振信号CKFの論理レベルを反転し、発振信号ZCKとして出力する。NOTゲートG16は、NOTゲートG14から受けた発振信号ZCKの論理レベルを反転し、発振信号ZZCKとして出力する。
【0069】
遅延回路DL1は、NOTゲートG16から受けた発振信号ZZCKを遅延させ、発振信号CKDとしてNOTゲートG11へ出力する。なお、遅延回路DL1の遅延量は、遅延回路DL2,DL3の遅延量よりも小さい。NOTゲートG11は、遅延回路DL1から受けた発振信号CKDの論理レベルを反転して分周回路DIV1へ出力する。
【0070】
分周回路DIV1は、NOTゲートG11から受けた発振信号を2分周し、分周信号X2として分周回路9へ出力する。
【0071】
NOTゲートG13は、分周回路DIV1から受けた分周信号X2の論理レベルを反転した信号をタイミング信号ZCHRとして周波数/電圧変換回路2へ出力する。
【0072】
2入力ANDゲートG15は、NOTゲートG13から受けたタイミング信号ZCHRおよびNOTゲートG14から受けた発振信号ZCKの論理積を遅延回路DL2へ出力する。
【0073】
遅延回路DL2は、2入力ANDゲートG15から受けた信号を遅延させ、信号SMとして3入力ANDゲートG18へ出力する。
【0074】
3入力ANDゲートG18は、NOTゲートG13から受けたタイミング信号ZCHR、遅延回路DL2から受けた信号SMおよびNOTゲートG14から受けた発振信号ZCKの論理積をタイミング信号SAMPとして周波数/電圧変換回路2へ出力する。
【0075】
NOTゲートG20は、3入力ANDゲートG18から受けたタイミング信号SAMPの論理レベルを反転した信号をタイミング信号ZSAMPとして周波数/電圧変換回路2へ出力する。
【0076】
2入力ANDゲートG17は、NOTゲートG13から受けたタイミング信号ZCHRおよびNOTゲートG16から受けた発振信号ZZCKの論理積を遅延回路DL3へ出力する。
【0077】
遅延回路DL3は、2入力ANDゲートG17から受けた信号を遅延させ、信号DSとして3入力ANDゲートG19へ出力する。
【0078】
3入力ANDゲートG19は、NOTゲートG13から受けたタイミング信号ZCHR、遅延回路DL3から受けた信号DSおよびNOTゲートG16から受けた発振信号ZZCKの論理積をタイミング信号DISCとして周波数/電圧変換回路2へ出力する。
【0079】
以上のような構成により、変換制御回路1は、発振信号CKFを2分周した分周信号X2の一方の半周期(ここでは論理ハイレベルの期間)において周波数/電圧変換を行なうためのタイミング信号ZCHRを生成する。また、分周信号X2の他方の半周期(ここでは論理ローレベルの期間)において周波数/電圧変換した電圧VSIGを平均化回路11へ転送する、すなわち制御電圧WSIGをアナログ積分回路3へ転送するためのタイミング信号SAMP,ZSAMPを生成する。また、アナログ積分回路3への転送後に周波数/電圧変換を初期化するためのタイミング信号DISCを生成する。なお、分周信号X2の半周期は、発振信号CKFの周期tcycに一致する。
【0080】
ここで、発振信号CKFの論理ハイレベルおよび論理ローレベルの時間比は必ずしも一定ではないため、発振信号CKFの半周期において周波数/電圧変換を行なうと、発振信号CKFの周波数精度が低くなってしまう。しかしながら、本発明の実施の形態に係る半導体装置における変換制御回路1では、デューティ比が1であることが確保された分周信号X2の一方の半周期において周波数/電圧変換を行なうためのタイミング信号ZCHRを生成する。このような構成により、発振信号CKFの周波数精度を高めることができる。なお、変換制御回路1は、発振信号CKFの複数周期論理ローレベルとなるタイミング信号ZCHR、すなわち発振信号CKFの複数周期において周波数/電圧変換を行なうためのタイミング信号ZCHRを生成する構成であってもよい。
【0081】
また、変換制御回路1では、遅延回路および論理回路により、タイミング信号ZCHRの論理レベルが遷移するタイミングの前後、およびタイミング信号SAMP,DISCが論理ハイレベルに遷移するタイミングの前後には、ホールドオフ時間を挿入することができる。このような構成により、周波数/電圧変換回路2を正しく動作させることができる。
【0082】
図6は、本発明の実施の形態に係る半導体装置における周波数/電圧変換回路2、平均化回路11およびアナログ積分回路3の概略構成を示す図である。図7は、本発明の実施の形態に係る半導体装置における周波数/電圧変換回路2の動作を示すタイムチャートである。
【0083】
図6を参照して、周波数/電圧変換回路2は、スイッチSW1,SW2と、キャパシタC21とを含む。平均化回路11は、スイッチSW3と、キャパシタC22とを含む。アナログ積分回路3は、差動アンプA1と、積分キャパシタCINTEGと、スイッチSW4と、入力抵抗RINと、キャパシタC23とを含む。
【0084】
周波数/電圧変換回路2において、スイッチSW1は、定電流IMULTIが供給されるノードNDDに接続される第1端と、ノードVSIGに接続される第2端とを有する。スイッチSW2は、ノードVSIGに接続される第1端と、接地ノードVSSに接続される第2端とを有する。キャパシタC21は、ノードVSIGに接続される第1端と、接地ノードVSSに接続される第2端とを有する。
【0085】
アナログ積分回路3において、スイッチSW3は、ノードVSIGに接続される第1端と、ノードWSIGに接続される第2端とを有する。キャパシタC22は、ノードWSIGに接続される第1端と、接地ノードVSSに接続される第2端とを有する。
【0086】
キャパシタC22の容量値は、たとえばキャパシタC21と同じである。スイッチSW3は、キャパシタC21とキャパシタC22との接続および非接続を切り替える。
【0087】
アナログ積分回路3において、入力抵抗RINは、ノードWSIGに接続される第1端と、第2端とを有する。積分キャパシタCINTEGは、抵抗RINの第2端に接続される第1端と、第2端とを有する。差動アンプA1は、変更可能な基準電圧VREFCLPFを受ける非反転入力端子と、入力抵抗RINの第2端に接続される反転入力端子と、積分キャパシタCINTEGの第2端に接続される出力端子とを有する。キャパシタC23は、差動アンプA1の出力端子に接続される第1端と、接地ノードVSSに接続される第2端とを有する。スイッチSW4は、積分キャパシタCINTEGの第1端に接続される第1端と、積分キャパシタCINTEGの第2端に接続される第2端とを有する。
【0088】
周波数/電圧変換回路2は、電圧制御発振回路5から出力される発振信号CKFの周波数を電圧に変換し、変換電圧VSIGとしてノードVSIGへ出力する。
【0089】
より詳細には、図6および図7を参照して、周波数/電圧変換回路2において、スイッチSW2は、変換制御回路1からのタイミング信号DISKが論理ハイレベルである期間オンすることにより、キャパシタC21に蓄積された電荷を放電する。
【0090】
そして、スイッチSW1は、変換制御回路1からのタイミング信号ZCHRが論理ローレベルである期間TCHARGE、すなわち発振信号CKFの周期tcycの時間幅オンすることにより、定電流増幅回路7からノードNDDを介して受けた定電流IMULTIを用いてキャパシタC21を充電する。以上により、1回の周波数/電圧変換が完了する。
【0091】
ここで、定電流IMULTIの電流値をIMULTIとし、キャパシタC21の容量値をCとすると、キャパシタC21の充電電圧Vは、IMULTI×tcyc/Cとなる。また、発振信号CKFの周波数をfとすると、f=1/tcycであるから、キャパシタC21の充電電圧Vは、IMULTI/(C×f)となる。
【0092】
ここで、定電流IREF0Nの電流値およびキャパシタC21の容量値は半導体装置101の製造時に決まる値であるから、充電電圧Vは周期tcycに比例するため、充電電圧Vから発振信号CKFの周波数fを得ることができる。
【0093】
次に、平均化回路11におけるスイッチSW3は、変換制御回路1からのタイミング信号SAMPが論理ハイレベルである期間オンすることにより、周波数/電圧変換回路2によって今回得られた変換電圧VSIGすなわちキャパシタC21に蓄えられた電荷に対応する電圧と、前回平均化回路11からアナログ積分回路3へ出力された制御電圧WSIGすなわちキャパシタC22に蓄えられている電荷に対応する電圧とを平均化する。
【0094】
そして、スイッチSW3は、変換制御回路1からのタイミング信号SAMPが論理ローレベルになるとオフすることにより、ノードVSIGとノードWSIGとを電気的に分離する。
【0095】
そして、変換制御回路1からのタイミング信号DISKが論理ハイレベルになることにより、前述のようにノードVSIGに蓄積された電荷が放電されるが、スイッチSW3がオフであるため、キャパシタC22に蓄えられている電荷は放電されない。したがって、アナログ積分回路3へ出力される制御電圧WSIGの電圧値は維持される。
【0096】
次に、アナログ積分回路3は、平均化回路11から受けた制御電圧WSIGを積分することにより制御電圧VINTEGを生成し、バイアス電圧生成回路4へ出力する。
【0097】
より詳細には、差動アンプA1は、基準電圧VREFCLPFを受ける非反転入力端子と、入力抵抗RINを介して制御電圧WSIGを受ける反転入力端子とを有する。積分キャパシタCINTEGは、差動アンプA1の反転入力端子と出力端子との間に接続される。
【0098】
よって、差動アンプA1の出力電圧である制御電圧VINTEGの時間関数をVINTEG(t)とし、入力抵抗RINの抵抗値をRinとし、積分キャパシタCINTEGの容量値をCintegとし、基準電圧VREFCLPFの電圧値をVREFCとし、制御電圧WSIGの時間関数をWSIG(t)とすると、以下の式が成り立つ。
【0099】
【数1】
【0100】
すなわち、制御電圧WSIGが上昇すると被積分関数[WSIG(τ)×VREFC]は正となるためVINTEGは減少し、制御電圧WSIGが下降すると被積分関数[WSIG(τ)×VREFC]は負となるためVINTEGは増加する。
【0101】
ここで、被積分関数[WSIG(τ)×VREFC]の最大値は高々、回路に給電されている電源電圧の値であり、近年のLSIでは数ボルトである。本発明の実施の形態に係る半導体装置では、入力抵抗RINの抵抗値Rinおよび積分キャパシタCINTEGの容量値Cintegを調整することにより、制御電圧WSIGの積分の時定数を長時間に設定することができる。これにより、(VINTEG(t)−VINTEG(0))すなわち制御電圧VINTEGの変化を緩やかにすることができる。
【0102】
本発明の実施の形態に係る半導体装置では、周波数/電圧変換回路2の後段にスイッチSW3を配置し、スイッチSW3の後段にキャパシタC22を配置する。そして、スイッチSW3を適宜オン・オフすることにより、周波数/電圧変換回路2の毎回の周波数/電圧変換動作によるノードWSIGの到達電位をキャパシタC22に”常に”保持する。そして、キャパシタC22の後段にアナログ積分回路3が直結されている。このような構成により、アナログ積分回路3へ出力される制御電圧WSIGの急激な変化を抑制することができる。
【0103】
なお、本発明の実施の形態に係る半導体装置では、平均化回路11が、変換電圧VSIGと前回生成した制御電圧WSIGとを平均化する構成であるとしたが、これに限定するものではなく、変換電圧VSIGと前回生成した制御電圧WSIGとの間のレベルを有する新たな制御電圧WSIGを生成し、アナログ積分回路3へ出力する構成であってもよい。
【0104】
また、アナログ積分回路3においては、入力抵抗RINおよび積分キャパシタCINTEGにより決まる時定数が発振信号CKFの周期の数十倍から数百倍になるように各々の定数を設定する。
【0105】
このような構成により、発振信号CKFの周期の数十倍から数百倍という長時間にわたって周波数/電圧変換結果が積算平均化される。これにより、制御電圧VINTEGを、時間軸に対する変化が非常に緩やかなアナログ電圧とすることができる。そして、このアナログ電圧に基づいて発振信号CKFを生成することにより、発振器として必要十分な動作を行なうことができる。
【0106】
よって、アナログ積分回路3に高速な応答を要求する必要がないことから、アナログ積分回路3の消費電流を抑制することができる。すなわち、コンデンサおよびスイッチのみを含む簡易な構成の平均化回路11を追加するだけで、半導体装置の低消費電力化を図ることができる。
【0107】
加えて、本発明の実施の形態に係る半導体装置では、周波数/電圧変換回路2の毎回の周波数/電圧変換動作によるノードWSIGの到達電位を長時間にわたって積算し、積算結果を平均化する。このような構成により、半導体装置内外からの離散的スパイクノイズも平均化することができるため、離散的なノイズに対する耐性を獲得することができ、高精度な発振動作を実現することができる。
【0108】
また、本発明の実施の形態に係る半導体装置では、基準電圧VREFCLPFを調整して制御電圧VINTEGを変更することにより、電圧制御発振回路5のアナログバイアスを調整することができる。これにより、発振信号CKFの周波数を微調整することができるため、発振信号CKFの周波数精度を高めることができる。
【0109】
図8は、本発明の実施の形態に係る半導体装置における周波数/電圧変換回路2および平均化回路11の構成を示す回路図である。
【0110】
図8を参照して、周波数/電圧変換回路2は、NチャネルMOSトランジスタM82と、PチャネルMOSトランジスタM81と、NチャネルMOSトランジスタ(MOSキャパシタ)M84と、PチャネルMOSトランジスタ(MOSキャパシタ)M83と、キャパシタC1,C2とを含む。平均化回路11は、NチャネルMOSトランジスタM85と、PチャネルMOSトランジスタM86と、NチャネルMOSトランジスタ(MOSキャパシタ)M87と、PチャネルMOSトランジスタ(MOSキャパシタ)M88と、キャパシタC3,C4とを含む。
【0111】
PチャネルMOSトランジスタM81は、図6に示すスイッチSW1に対応する。NチャネルMOSトランジスタM82は、図6に示すスイッチSW2に対応する。NチャネルMOSトランジスタM85およびPチャネルMOSトランジスタM86は、図6に示すスイッチSW3に対応する。キャパシタC1,C2は、図6に示すキャパシタC21に対応する。キャパシタC3,C4は、図6に示すキャパシタC22に対応する。
【0112】
PチャネルMOSトランジスタM81のゲートがノードZCHRに接続され、ソースがノードNDDに接続される。
【0113】
PチャネルMOSトランジスタM81のドレインと、NチャネルMOSトランジスタM82のドレインと、PチャネルMOSトランジスタM83のドレインおよびソースと、NチャネルMOSトランジスタM84のドレインおよびソースと、キャパシタC1の第1端と、NチャネルMOSトランジスタM85のドレインと、PチャネルMOSトランジスタM86のソースとがノードVSIGに接続される。
【0114】
NチャネルMOSトランジスタM85のソースと、PチャネルMOSトランジスタM86のドレインと、キャパシタC3の第1端と、PチャネルMOSトランジスタM87のドレインおよびソースと、NチャネルMOSトランジスタM88のドレインおよびソースとがノードWSIGに接続される。
【0115】
PチャネルMOSトランジスタM83のゲートと、NチャネルMOSトランジスタM85のゲートと、PチャネルMOSトランジスタM87のゲートとがノードSAMPに接続される。NチャネルMOSトランジスタM84,M88のゲートがノードZSAMPに接続される。
【0116】
NチャネルMOSトランジスタM82のソースと、キャパシタC1,C3の第2端と、キャパシタC2,C4の第1端および第2端とが接地ノードVSSに接続される。
【0117】
図9は、本発明の実施の形態に係る半導体装置におけるアナログ積分回路3の構成を示す回路図である。
【0118】
図9を参照して、アナログ積分回路3は、抵抗R1〜R3と、NチャネルMOSトランジスタM92,M95,M100,M102〜M105,M108〜M111と、PチャネルMOSトランジスタM93,M94,M96〜M99,M101,M106,M107と、NチャネルMOSトランジスタ(MOSキャパシタ)M112と、キャパシタC11,C12と、NOTゲートG31,G32と、ANDゲートG33とを含む。
【0119】
抵抗R1〜R3は、図6に示す入力抵抗RINに対応する。キャパシタC11は、図6に示す積分キャパシタCINTEGに対応する。キャパシタC12は、図6に示すキャパシタC23に対応する。NチャネルMOSトランジスタM100,M102〜M104と、PチャネルMOSトランジスタM99,M101とは、図6に示す差動アンプA1に対応する。
【0120】
抵抗R1の第1端にノードWSIGが接続され、第2端に抵抗R2の第1端が接続される。抵抗R2の第2端に抵抗R3の第1端が接続される。
【0121】
抵抗R3の第2端と、キャパシタC11の第1端と、PチャネルMOSトランジスタM91のソースと、NチャネルMOSトランジスタM92のドレインと、NチャネルMOSトランジスタM100のゲートとがノードVHOLDに接続される。
【0122】
PチャネルMOSトランジスタM94のゲートと、ANDゲートG33の第1入力端子と、NチャネルMOSトランジスタM105,M111のゲートとがNOTゲートG31の出力端子に接続される。
【0123】
PチャネルMOSトランジスタM93のゲートにノードIPCONSTが接続され、ドレインにPチャネルMOSトランジスタM94のソースが接続される。PチャネルMOSトランジスタM94のドレインと、NチャネルMOSトランジスタM95のドレインおよびゲートと、NチャネルMOSトランジスタM103,M110のゲートとがノードVNGに接続される。
【0124】
PチャネルMOSトランジスタM97のソースと、NチャネルMOSトランジスタM98のドレインおよびゲートと、NチャネルMOSトランジスタM105のドレインと、NチャネルMOSトランジスタM108のゲートとがノードNLに接続される。
【0125】
PチャネルMOSトランジスタM97のゲートと、PチャネルMOSトランジスタM96のドレインと、PチャネルMOSトランジスタM99のゲートおよびドレインと、NチャネルMOSトランジスタM100のドレインとがノードPLに接続される。
【0126】
PチャネルMOSトランジスタM107のゲートと、PチャネルMOSトランジスタM106のドレインと、PチャネルMOSトランジスタM101のゲートおよびドレインと、NチャネルMOSトランジスタM102のドレインとがノードPRに接続される。
【0127】
NチャネルMOSトランジスタM100,M102のソースと、NチャネルMOSトランジスタM103,M104のドレインとがノードNCOMに接続される。NチャネルMOSトランジスタM102のゲートと、抵抗R4の第1端と、NチャネルMOSトランジスタM112のゲートとがノードVREFCLPFに接続される。
【0128】
NチャネルMOSトランジスタM104のゲートと、NチャネルMOSトランジスタM109のゲートと、ANDゲートG33の出力端子とがノードVFAONに接続される。
【0129】
ANDゲートG33の第2入力端子がノードFIREに接続される。NOTゲートG31の入力端子と、PチャネルMOSトランジスタM96,M106のゲートとがノードREADYに接続される。抵抗R4の第1端がノードVREFCに接続される。
【0130】
キャパシタC11の第2端と、キャパシタC12の第1端と、PチャネルMOSトランジスタM91のドレインと、NチャネルMOSトランジスタM92のソースと、PチャネルMOSトランジスタM107のドレインと、NチャネルMOSトランジスタM108,M109,M111のドレインとがノードVINTEGに接続される。
【0131】
PチャネルMOSトランジスタM93,M96,M99,M101,M106,M107のソースが電源ノードVDDに接続される。NチャネルMOSトランジスタM95,M98,M105,M108,M110,M111のソースと、NチャネルMOSトランジスタM112のドレインおよびソースとが接地ノードVSSに接続される。
【0132】
制御信号READYおよび制御信号FIREが論理ハイレベルになると、アナログ積分回路3は積分動作を開始する。
【0133】
フィルタFL3は、外部から受けた基準電圧VREFCのノイズ成分を除去し、基準電圧VREFCLPFとしてNチャネルMOSトランジスタM102のゲートへ出力する。
【0134】
また、PチャネルMOSトランジスタM93のゲートには、定電流増幅回路7のノードIPCONSTにおける電圧が供給される。このため、差動アンプA1のテール電流すなわちノードNCOMからNチャネルMOSトランジスタM103またはM104を介して接地ノードVSSへ流れる電流は、定電流増幅回路7が生成する定電流IMULTIに比例する。
【0135】
このような構成により、高い周波数の発振信号CKFを生成すべき場合には差動アンプA1のテール電流をたとえば数10μAの比較的大きな値に設定し、低い周波数の発振信号CKFを生成すべき場合には差動アンプA1のテール電流をたとえば数μAの比較的小さな値に設定することができる。すなわち、発振信号CKFの周波数の高低に応じて適切な差動アンプA1のテール電流を自動的に設定することができるため、半導体装置の低消費電力化を図ることができる。
【0136】
図10は、本発明の実施の形態に係る半導体装置におけるバイアス電圧生成回路4の概略構成を示す図である。
【0137】
図10を参照して、バイアス電圧生成回路4は、差動アンプA11と、NチャネルMOSトランジスタM137と、PチャネルMOSトランジスタM136と、プルダウン抵抗R21とを含む。
【0138】
差動アンプA11は、アナログ積分回路3からの制御電圧VINTEGを受ける非反転入力端子と、互いに接続された非反転入力端子および出力端子とを有する。すなわち、差動アンプA11は、ボルテージフォロア回路を構成する。差動アンプA11は、バイアス電圧生成回路4から制御電圧VINTEGを受けて、バイアス電圧VBIASPを電圧制御発振回路5およびPチャネルMOSトランジスタM136へ出力する。
【0139】
PチャネルMOSトランジスタM136は、バイアス電圧VBIASPを受けるゲートと、電源ノードVDDに接続されるソースと、NチャネルMOSトランジスタM137のドレインに接続されるドレインとを有する。
【0140】
NチャネルMOSトランジスタM137は、互いに接続されたドレインおよびゲートと、接地ノードVSSに接続されたソースとを有する。NチャネルMOSトランジスタM137のドレインおよびゲートにおける電圧が、バイアス電圧VBIASNとして電圧制御発振回路5へ出力される。また、プルダウン抵抗R21は、差動アンプA11の出力をプルダウンする。
【0141】
図11は、本発明の実施の形態に係る半導体装置におけるバイアス電圧生成回路4の構成を示す回路図である。
【0142】
図11を参照して、バイアス電圧生成回路4は、NチャネルMOSトランジスタM125,M127,M128,M129,M131,M132,M135,M137,M138と、PチャネルMOSトランジスタM121〜M124,M126,M130,M133,M134,M136と、NOTゲートG51とを含む。
【0143】
NチャネルMOSトランジスタM125,M127,M128,M129,M131,M132と、PチャネルMOSトランジスタM122〜M124,M126,M130,M134とは、図10に示す差動アンプA11に対応する。NチャネルMOSトランジスタM121は、図10に示すプルダウン抵抗R21に対応する。
【0144】
PチャネルMOSトランジスタM121,M122のゲートがノードIPCONSTに接続される。PチャネルMOSトランジスタM121,M124,M126のソースおよびウエルと、PチャネルMOSトランジスタM123のドレインとがノードPCOMに接続される。PチャネルMOSトランジスタM122のドレインと、PチャネルMOSトランジスタM123のソースとが接続される。PチャネルMOSトランジスタM124のゲートがノードVINTEGに接続される。
【0145】
PチャネルMOSトランジスタM121のドレインと、PチャネルMOSトランジスタM124のドレインと、NチャネルMOSトランジスタM127のドレインおよびゲートと、NチャネルMOSトランジスタM131のドレインと、NチャネルMOSトランジスタM132のゲートとがノードNRに接続される。
【0146】
PチャネルMOSトランジスタM126のドレインと、NチャネルMOSトランジスタM125のドレインおよびゲートと、NチャネルMOSトランジスタM129のドレインと、NチャネルMOSトランジスタM128のゲートとがノードNLに接続される。
【0147】
PチャネルMOSトランジスタM134のゲートおよびドレインと、PチャネルMOSトランジスタM133のドレインと、PチャネルMOSトランジスタM130のゲートと、NチャネルMOSトランジスタM128のドレインとがノードPLに接続される。
【0148】
PチャネルMOSトランジスタM130のドレインと、PチャネルMOSトランジスタM126のゲートと、NチャネルMOSトランジスタM132,M135のドレインと、PチャネルMOSトランジスタM136のゲートとがノードVBIASPに接続される。PチャネルMOSトランジスタM136のドレインと、NチャネルMOSトランジスタM137のドレインおよびゲートとがノードVBIASNに接続される。NチャネルMOSトランジスタM137のソースがNチャネルMOSトランジスタM138のドレインに接続される。
【0149】
NOTゲートG51の入力端子と、PチャネルMOSトランジスタM133のゲートと、NチャネルMOSトランジスタM138のゲートとがノードREADYに接続される。PチャネルMOSトランジスタM123のゲートと、NチャネルMOSトランジスタM129,M131,M135のゲートがNOTゲートG51の出力端子に接続される。
【0150】
PチャネルMOSトランジスタM122,M130,M133,M134,M136のソースが電源ノードVDDに接続される。NチャネルMOSトランジスタM125,M127,M128,M129,M131,M132,M135,M138のソースが接地ノードVSSに接続される。
【0151】
また、PチャネルMOSトランジスタM122のゲートには、定電流増幅回路7のノードIPCONSTにおける電圧が供給されるため、差動アンプA11のテール電流は、ノードIPCONSTの電圧によって制御される。すなわち、差動アンプA11が構成するボルテージフォロア回路には、定電流増幅回路7から出力される定電流IMULTIに比例した電流が流れる。
【0152】
このような構成により、高い周波数の発振信号CKFを生成すべき場合には差動アンプA11のテール電流を大きく設定し、低い周波数の発振信号CKFを生成すべき場合には差動アンプA11のテール電流を小さく設定することができる。これにより、発振信号CKFの周波数の高低に応じて適切な差動アンプA11のテール電流を自動的に設定することができるため、半導体装置の低消費電力化を図ることができる。
【0153】
また、アナログ積分回路3からの制御電圧VINTEGを増幅率1の差動アンプA11によってボルテージフォロワ出力する構成により、後段の電圧制御発振回路5からのノイズが前段のアナログ積分回路3へ伝達されないようにすることができるため、発振信号の周波数精度が劣化することを防ぐことができる。
【0154】
ところで、本発明の実施の形態に係る半導体装置は、周波数/電圧変換回路2および電圧制御発振回路5等によるフィードバック制御によって制御電圧VINTEGを生成することにより、発振信号CKFの高い周波数精度を得る構成である。このため、半導体装置101の起動時点ではフィードバック制御の結果が得られていないことから、起動時には仮の制御電圧VINTEGを生成する必要がある。
【0155】
そこで、本発明の実施の形態に係る半導体装置では、ノードIPCONSTの電圧が、PチャネルMOSトランジスタM121のゲートに供給されている。そうすると、ノードVBIASPすなわち差動アンプA11の出力が弱くプルダウンされることから、1個のPチャネルMOSトランジスタだけで半導体装置101の起動時に仮の制御電圧VINTEG、すなわち仮のバイアス電圧VBIASPおよびバイアス電圧VBIASNを生成することができる。これにより、周波数/電圧変換回路2および電圧制御発振回路5等を含むフィードバックループにおけるデッドロックの発生を簡易な構成で防ぐことができる。
【0156】
なお、PチャネルMOSトランジスタM121のソースおよびウエルは差動アンプA11のコモンソースであるノードPCOMに接続されている。このような構成により、ソースおよびウエルが電源ノードまたは接地ノードに接続され、差動アンプのテール電流を制御するPチャネルMOSトランジスタを用いる構成と比べて、差動アンプのテール電流を1/100程度に抑制することができる。
【0157】
本発明の実施の形態に係る半導体装置では、差動アンプA11のコモンソース電位は電源電圧VDDよりもたとえば200mV低く設定される。この設定は、差動対を構成するPチャネルMOSトランジスタM124,M126のサブスレショールド係数を100mV/decadeとすることにより容易に実現することができる。
【0158】
図12は、本発明の実施の形態に係る半導体装置における電圧制御発振回路5の構成を示す回路図である。
【0159】
図12を参照して、電圧制御発振回路5は、遅延部DLU1と、遅延部DLU2と、NOTゲートG41,G43と、NANDゲートG42とを含む。遅延部DLU1は、インバータ回路INV1と、ラッチ回路LT1と、NチャネルMOSトランジスタ(MOSキャパシタ)M42,M50と、PチャネルMOSトランジスタ(MOSキャパシタ)M41,M49と、NチャネルMOSトランジスタM40,M34,M44,M47,M48と、PチャネルMOSトランジスタM33,M39,M43,M45,M46とを含む。インバータ回路INV1は、NチャネルMOSトランジスタM32と、PチャネルMOSトランジスタM31とを含む。ラッチ回路LT1は、NチャネルMOSトランジスタM36,M38と、PチャネルMOSトランジスタM35,M37とを含む。
【0160】
遅延部DLU2は、インバータ回路INV2と、ラッチ回路LT2と、NチャネルMOSトランジスタ(MOSキャパシタ)M62と、PチャネルMOSトランジスタ(MOSキャパシタ)M61と、NチャネルMOSトランジスタM60,M54,M64,M67,M68と、PチャネルMOSトランジスタM53,M59,M63,M65,M66とを含む。インバータ回路INV2は、NチャネルMOSトランジスタM52と、PチャネルMOSトランジスタM51とを含む。ラッチ回路LT2は、NチャネルMOSトランジスタM56,M58と、PチャネルMOSトランジスタM55,M57とを含む。
【0161】
遅延部DLU1において、PチャネルMOSトランジスタM39のドレインと、NチャネルMOSトランジスタM40のドレインと、PチャネルMOSトランジスタM31,M43のゲートと、NチャネルMOSトランジスタM32,M44のゲートとがノードTRIGF0に接続される。
【0162】
PチャネルMOSトランジスタM31のドレインと、NチャネルMOSトランジスタM32のドレインと、PチャネルMOSトランジスタM41のゲートと、NチャネルMOSトランジスタM42のゲートと、PチャネルMOSトランジスタM35のドレインと、NチャネルMOSトランジスタM36のドレインとがノードZDEL0に接続される。
【0163】
PチャネルMOSトランジスタM37のドレインと、NチャネルMOSトランジスタM38のドレインと、PチャネルMOSトランジスタM35のゲートと、NチャネルMOSトランジスタM36のゲートとが記憶ノードFSTGに接続される。
【0164】
PチャネルMOSトランジスタM31のソースがPチャネルMOSトランジスタM33のドレインに接続される。NチャネルMOSトランジスタM32のソースがNチャネルMOSトランジスタM34のドレインに接続される。PチャネルMOSトランジスタM37のソースと、PチャネルMOSトランジスタM45,M46のドレインとが接続される。NチャネルMOSトランジスタM38のソースと、NチャネルMOSトランジスタM47,M48のドレインとが接続される。
【0165】
PチャネルMOSトランジスタM49,M33,M45のゲートがノードVBIASPに接続される。NチャネルMOSトランジスタM50,M34,M48のゲートがノードVBIASNに接続される。
【0166】
PチャネルMOSトランジスタM49,M41のドレインおよびソースと、PチャネルMOSトランジスタM33,M39,M43,M45,M46のソースが電源ノードVDDに接続される。NチャネルMOSトランジスタM50,M42のドレインおよびソースと、NチャネルMOSトランジスタM34,M40,M44,M47,M48のソースが接地ノードVSSに接続される。
【0167】
遅延部DLU2において、PチャネルMOSトランジスタM59のドレインと、NチャネルMOSトランジスタM60のドレインと、PチャネルMOSトランジスタM51,M63のゲートと、NチャネルMOSトランジスタM52,M64のゲートとがノードTRIGF1に接続される。
【0168】
PチャネルMOSトランジスタM51のドレインと、NチャネルMOSトランジスタM52のドレインと、PチャネルMOSトランジスタM61のゲートと、NチャネルMOSトランジスタM62のゲートと、PチャネルMOSトランジスタM55のドレインと、NチャネルMOSトランジスタM56のドレインとがノードZDEL1に接続される。
【0169】
PチャネルMOSトランジスタM57のドレインと、NチャネルMOSトランジスタM58のドレインと、PチャネルMOSトランジスタM55のゲートと、NチャネルMOSトランジスタM56のゲートとが記憶ノードZSSTGに接続される。
【0170】
PチャネルMOSトランジスタM51のソースがPチャネルMOSトランジスタM53のドレインに接続される。NチャネルMOSトランジスタM52のソースがNチャネルMOSトランジスタM54のドレインに接続される。PチャネルMOSトランジスタM57のソースと、PチャネルMOSトランジスタM65,M66のドレインとが接続される。NチャネルMOSトランジスタM58のソースと、NチャネルMOSトランジスタM67,M68のドレインとが接続される。
【0171】
PチャネルMOSトランジスタM53,M65のゲートがノードVBIASPに接続される。NチャネルMOSトランジスタM54,M68のゲートがノードVBIASNに接続される。
【0172】
PチャネルMOSトランジスタM61のドレインおよびソースと、PチャネルMOSトランジスタM53,M59,M63,M65,M66のソースが電源ノードVDDに接続される。NチャネルMOSトランジスタM62のドレインおよびソースと、NチャネルMOSトランジスタM54,M60,M64,M67,M68のソースが接地ノードVSSに接続される。
【0173】
また、ANDゲートG42の第1入力端子が記憶ノードZSSTGに接続され、第2入力端子がノードFIREに接続される。ANDゲートG42の出力端子と、NOTゲートG43の入力端子と、PチャネルMOSトランジスタM39のゲートと、NチャネルMOSトランジスタM40のゲートとがノードZCKFに接続される。NOTゲートG43の出力端子がノードCKFに接続される。
【0174】
NOTゲートG41の入力端子と、PチャネルMOSトランジスタM46,M66のゲートとがノードSLOWに接続される。NチャネルMOSトランジスタM47,M67のゲートがNOTゲートG41の出力端子に接続される。
【0175】
遅延部DLU1の出力ノードであるラッチ回路LT1の記憶ノードFSTGが遅延部DLU2の入力ノードに接続される。遅延部DLU2の出力ノードであるラッチ回路LT2の記憶ノードZSSTGがANDゲートG42を介して遅延部DLU1の入力ノードに接続される。
【0176】
NANDゲートG42は、制御信号FIREに基づいて電圧制御発振回路5の発振を開始または停止させる。すなわち、NANDゲートG42は、制御信号FIREが論理ローレベルになると電圧制御発振回路5の発振を停止させる。また、NANDゲートG42は、制御信号FIREが論理ハイレベルの場合には、遅延部DLU2から受けた発振信号ZSSTGを発振信号ZCKFとして出力する。
【0177】
NOTゲートG43は、NANDゲートG42から受けた発振信号ZCKFの論理レベルを反転し、発振信号CKFとして出力する。
【0178】
遅延部DLU1において、インバータ回路INV1は、MOSキャパシタM41,M42の充電および放電を行なう。PチャネルMOSトランジスタM33は、バイアス電圧生成回路4から受けたバイアス電圧VBIASPに基づいて、MOSキャパシタM41,M42を充電するためのインバータ回路INV1の出力電流を制限する。NチャネルMOSトランジスタM34は、バイアス電圧生成回路4から受けたバイアス電圧VBIASNに基づいて、MOSキャパシタM41,M42を放電するためのインバータ回路INV1の出力電流を制限する。
【0179】
同様に、遅延部DLU2において、インバータ回路INV2は、キャパシタM61,M62の充電および放電を行なう。PチャネルMOSトランジスタM53は、バイアス電圧生成回路4から受けたバイアス電圧VBIASPに基づいて、キャパシタM61,M62を充電するためのインバータ回路INV2の出力電流を制限する。NチャネルMOSトランジスタM54は、バイアス電圧生成回路4から受けたバイアス電圧VBIASNに基づいて、キャパシタM61,M62を放電するためのインバータ回路INV1の出力電流を制限する。
【0180】
これら遅延部DLU1,DLU2における充電電流および放電電流の制限量が制御されることにより、発振信号CKFの周波数が制御される。
【0181】
たとえば、バイアス電圧VBIASPが小さくなると、PチャネルMOSトランジスタM33,M53による電流制限量が小さくなるため、電圧制御発振回路5の発振周波数は高くなる。一方、バイアス電圧VBIASPが大きくなると、PチャネルMOSトランジスタM33,M53による電流制限量が大きくなるため、電圧制御発振回路5の発振周波数は低くなる。このようにして、制御電圧VINTEGが電圧制御発振回路5の発振周波数に変換される。
【0182】
ここで、遅延部DLU1の遅延時間は、インバータ回路INV1によるMOSキャパシタM41,M42の充放電の時定数に基づいて得られる。これは、一般的な電圧制御発振器と同様である。しかしながら、遅延部DLU1では、時定数に基づく充電または放電が行なわれ、所望の遅延時間が経過して記憶ノードZDEL0の電圧が所定の閾値に到達すると、ラッチ回路LT1が、MOSキャパシタM41,M42のさらなる充電または放電を急速に行なう。これにより、次の所望の遅延時間を得るための遅延部DLU1の初期化を迅速に行なうことができる。これは、遅延部DLU2についても同様である。
【0183】
このような構成により、電圧制御発振回路5では、2個の遅延部DLU1,DLU2と、1個のNANDゲートG42とで構成される小規模な回路で、記憶ノードZDEL0,ZDEL1の電圧が電源電圧VDDである状態または接地電圧VSSである状態を確実につくり、そして、MOSキャパシタM41,M42およびMOSキャパシタM61,M62の放電または充電を開始することができる。すなわち、半導体装置の回路占有面積を小さくすることができる。
【0184】
また、電圧制御発振回路5では、差動アンプおよびコンパレータを用いていないことから、直流電流が流れない。したがって、本発明の実施の形態に係る半導体装置では、発振信号を生成する際、発振周波数に応じた充放電電流を消費するだけで、直流電流を消費しないことから、低消費電力化を図ることができる。すなわち、低い周波数の発振信号CKFを生成すべき場合には低消費電流とすることができる。
【0185】
NOTゲートG41は、外部から受けた制御信号SLOWの論理レベルを反転してNチャネルMOSトランジスタM47,M67のゲートへ出力する。PチャネルMOSトランジスタM46,M66は、ゲートにおいて受けた制御信号SLOWに基づいてラッチ回路LT1,LT2に流れる電流を制御する。また、NチャネルMOSトランジスタM47,M67は、ゲートにおいて受けたNOTゲートG41からの信号すなわち制御信号SLOWの論理レベルが反転された信号に基づいてラッチ回路LT1,LT2に流れる電流を制御する。
【0186】
すなわち、発振信号CKFの周波数の高低に応じて制御信号SLOWの論理レベルを変更することにより、ラッチ回路LT1,LT2に流れる電流を調整することができるため、半導体装置の低消費電流化を図ることができる。
【0187】
図13は、本発明の実施の形態に係る半導体装置における立ち上げ制御回路8の構成を示す回路図である。図14は、本発明の実施の形態に係る半導体装置における立ち上げ制御回路8の動作を示すタイムチャートである。図15は、本発明の実施の形態に係る半導体装置における立ち上げ制御回路8の動作を示すタイムチャートである。
【0188】
図13を参照して、立ち上げ制御回路8は、遅延回路DL11と、ANDゲートG61,G64と、NOTゲートG62,G63と、NチャネルMOSトランジスタM142と、PチャネルMOSトランジスタM141とを含む。
【0189】
前述のように、本発明の実施の形態に係る半導体装置では、バイアス電圧生成回路4におけるプルダウン抵抗R21により、仮の制御電圧VINTEGを生成して電圧制御発振回路5の発振を開始させる。
【0190】
しかしながら、仮の制御電圧VINTEGは比較的ゆっくりと生成されるため、フィードバックループのデッドロックから抜け出すには十分であるが、半導体装置101の起動時間を短縮するには不十分な場合がある。
【0191】
図14および図15を参照して、本発明の実施の形態に係る半導体装置では、立ち上げ制御回路8は、半導体装置101の起動準備信号READYが論理ハイレベルになって半導体装置101における各回路に直流電流が流れ始めた直後に、PチャネルMOSトランジスタM141およびNチャネルMOSトランジスタM142をオンすることによりノードVBIASPおよびノードVBIASNを短絡する。この短絡時間は、遅延回路DL11の遅延量によって決まる。これにより、バイアス電圧VBIASPおよびバイアス電圧VBIASNが電源電圧VDDと接地電圧VSSとの中間電圧となるため、電圧制御発振回路5が強制的に起動される。
【0192】
ここで、たとえば、バイアス電圧VBIASPおよびバイアス電圧VBIASNが電源電圧VDDと接地電圧VSSとの中間電圧である場合に電圧制御発振回路5が数100kHzの低速で発振するように定数設定する。これにより、半導体装置101の起動時、電圧制御発振回路5が100MHzを超えるような高い周波数で発振することを防ぐことができる。また、電圧制御発振回路5を強制的に起動するためには、ノードVBIASPおよびノードVBIASNを所定時間同電位にすることで必要十分である。
【0193】
図16は、本発明の実施の形態に係る半導体装置の起動時における、周波数/電圧変換回路2、平均化回路11およびアナログ積分回路3の動作を示す図である。
【0194】
アナログ積分回路3では、入力抵抗RINおよび積分キャパシタCINTEGにより決まる時定数が大きい。このため、本発明の実施の形態に係る半導体装置においては、毎回の周波数/電圧変換結果が積算平均化されることによりフィードバック制御が安定し、設定された周波数で安定して発振するまでの起動時間が長時間となる。これは、1個のアナログ積分器を用いて長時間の積算平均化処理を行なう方式の弱点である。
【0195】
このような問題点を解決するために、本発明の実施の形態に係る半導体装置では、起動時、アナログ積分回路3における差動アンプA1の非反転入力端子に基準電圧VREFCLPFが供給された後、立ち上げ制御回路8が、積分キャパシタCINTEGの両端をスイッチSW4で短絡することにより、差動アンプA1をボルテージフォロワアンプとして動作させる。
【0196】
これにより、アナログ積分回路3の入力抵抗RINの寄生容量を含めた差動アンプA1の反転入力端子のノードが基準電圧VREFCLPFと同じ電圧に初期充電されるとともに、基準電圧VREFCLPFと同じ電圧が差動アンプA1から出力される。これにより、電圧制御発振回路5が基準電圧VREFCLPFに対応する周波数で発振を開始する。そして、この発振周波数に対応する頻度の周波数/電圧変換が開始され、フィードバック制御が短時間で開始される。
【0197】
そして、差動アンプA1をボルテージフォロワアンプとして動作させた後に、積分キャパシタCINTEGの両端の短絡を解除することにより、アナログ積分回路3がアナログ積分動作を行なうように切り替える。
【0198】
このような構成により、半導体装置101が設定された周波数で安定して発振するまでの起動時間を短縮することができる。
【0199】
再び図14および図15を参照して、立ち上げ制御回路8は、半導体装置101の起動準備信号READYが論理ハイレベルになり、その後制御信号GOが論理ハイレベルになると、制御信号FIREを論理ハイレベルにする。
【0200】
また、図14および図15では制御信号GOが論理ハイレベルになるタイミングが異なるが、図14および図15のいずれの場合でも、立ち上げ制御回路8は、ノードVBIASPおよびノードVBIASNを短絡し、その短絡を解除した後に、制御信号FIREを論理ハイレベルとしている。
【0201】
このように、立ち上げ制御回路8は、アナログ積分回路3をボルテージフォロワアンプとして動作させるための制御信号FIREも生成しており、半導体装置101の起動制御を一元管理している。また、半導体装置101へ与えるデジタル情報を変更することにより、発振周波数を容易に変更することができる。
【0202】
したがって、本発明の実施の形態に係る半導体装置では、水晶振動子またはセラミック振動子などを外付けすることなく、発振信号の周波数として低速側は数100kHzから、高速側は数10MHzまでの広範囲にわたる種々の周波数を設定することができる。
【0203】
以上より、本発明の実施の形態に係る半導体装置は、汎用マイクロコントローラ製品に限らず、高い周波数精度が必要な製品を含めて、多種多様な製品分野に適用および応用することができる。
【0204】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0205】
【図1】本発明の実施の形態に係る半導体装置の構成を示すブロック図である。
【図2】本発明の実施の形態に係る半導体装置における定電流生成回路6の構成を示す回路図である。
【図3】本発明の実施の形態に係る半導体装置における定電流増幅回路7の構成を示す回路図である。
【図4】本発明の実施の形態に係る半導体装置における変換制御回路1の構成を示す回路図である。
【図5】本発明の実施の形態に係る半導体装置における変換制御回路1の動作を示すタイムチャートである。
【図6】本発明の実施の形態に係る半導体装置における周波数/電圧変換回路2、平均化回路11およびアナログ積分回路3の概略構成を示す図である。
【図7】本発明の実施の形態に係る半導体装置における周波数/電圧変換回路2の動作を示すタイムチャートである。
【図8】本発明の実施の形態に係る半導体装置における周波数/電圧変換回路2および平均化回路11の構成を示す回路図である。
【図9】本発明の実施の形態に係る半導体装置におけるアナログ積分回路3の構成を示す回路図である。
【図10】本発明の実施の形態に係る半導体装置におけるバイアス電圧生成回路4の概略構成を示す図である。
【図11】本発明の実施の形態に係る半導体装置におけるバイアス電圧生成回路4の構成を示す回路図である。
【図12】本発明の実施の形態に係る半導体装置における電圧制御発振回路5の構成を示す回路図である。
【図13】本発明の実施の形態に係る半導体装置における立ち上げ制御回路8の構成を示す回路図である。
【図14】本発明の実施の形態に係る半導体装置における立ち上げ制御回路8の動作を示すタイムチャートである。
【図15】本発明の実施の形態に係る半導体装置における立ち上げ制御回路8の動作を示すタイムチャートである。
【図16】本発明の実施の形態に係る半導体装置の起動時における、周波数/電圧変換回路2、平均化回路11およびアナログ積分回路3の動作を示す図である。
【符号の説明】
【0206】
1 変換制御回路、2 周波数/電圧変換回路、3 アナログ積分回路、4 バイアス電圧生成回路、5 電圧制御発振回路、6 定電流生成回路、7 定電流増幅回路、8 立ち上げ制御回路、9,DIV1 分周回路、10 選択回路、11 平均化回路(制御電圧生成回路)、101 半導体装置、CMP1 コンパレータ、FL1,FL2 フィルタ、RU1 抵抗部、G1,G11,G13,G14,G16,G20,G31,G32,G41,G43,G51,G62,G63 NOTゲート、G15,G17 2入力ANDゲート、G18,G19 3入力ANDゲート、G33,G61,G64 ANDゲート、G42 NANDゲート、M1,M3,M16,M17,M18,M31,M33,M35,M37,M39,M43,M45,M46,M51,M53,M55,M57,M59,M63,M65,M66,M81,M93,M94,M96〜M99,M101,M106,M107,M121〜M124,M126,M130,M133,M134,M136,M141,M161,M162,M178 PチャネルMOSトランジスタ、M2,M4,M5〜M13,M19,M20,M21,M22,M23,M32,M36,M38,M40,M34,M44,M47,M48,M52,M60,M54,M56,M58,M64,M67,M68,M82,M92,M95,M100,M102〜M105,M108〜M111,M125,M127,M128,M129,M131,M132,M135,M137,M138,M142,M163〜M176 NチャネルMOSトランジスタ、R1〜R3,R11,R12 抵抗、M14,M15,M42,M50,M62,M84,M85,M87,M112 NチャネルMOSトランジスタ(MOSキャパシタ)、M41,M49,M61,M83,M86,M88,M177 PチャネルMOSトランジスタ(MOSキャパシタ)、DL1,DL2,DL3 遅延回路、SW1〜SW4 スイッチ、C1〜C4,C11,C12,C21〜C23 キャパシタ、CINTEG 積分キャパシタ、A1,A11 差動アンプ、RIN 入力抵抗、R21 プルダウン抵抗、DLU1,DLU2 遅延部、INV1,INV2 インバータ回路、LT1,LT2 ラッチ回路、DL11 遅延回路。
【特許請求の範囲】
【請求項1】
第1の制御電圧に応じた周波数で発振することにより発振信号を出力する電圧制御発振回路と、
前記電圧制御発振回路から受けた前記発振信号の周波数を電圧に変換する周波数/電圧変換回路と、
前記周波数/電圧変換回路によって変換された前記電圧と前回生成した第2の制御電圧との間のレベルを有する新たな第2の制御電圧を生成する制御電圧生成回路と、
前記第2の制御電圧を積分することにより前記第1の制御電圧を生成し、前記第1の制御電圧を前記電圧制御発振回路へ出力するアナログ積分回路とを備える半導体装置。
【請求項2】
前記周波数/電圧変換回路は、キャパシタを含み、前記発振信号の1周期または複数周期の時間幅で前記キャパシタを充電することにより前記発振信号の周波数を電圧に変換する請求項1記載の半導体装置。
【請求項3】
前記半導体装置は、さらに、
ダイオード接続されたMOSトランジスタを含み、前記MOSトランジスタを通して流れる電流を定電流として出力する定電流生成回路を備え、
前記周波数/電圧変換回路は、キャパシタを含み、前記発振信号に基づいて、前記定電流を用いて前記キャパシタを充電することにより前記発振信号の周波数を電圧に変換する請求項1記載の半導体装置。
【請求項4】
前記定電流生成回路は、
直列接続された複数個の前記MOSトランジスタと、
前記MOSトランジスタに対応して配置され、対応の前記MOSトランジスタの第1導通電極および第2導通電極間を短絡するか否かを切り替える複数個のスイッチとを含む請求項3記載の半導体装置。
【請求項5】
前記半導体装置は、さらに、
前記定電流生成回路から受けた前記定電流を増幅して前記周波数/電圧変換回路へ出力し、前記定電流の増幅率が変更可能な定電流増幅回路を備える請求項3記載の半導体装置。
【請求項6】
前記周波数/電圧変換回路は、第1のキャパシタを含み、前記発振信号に基づいて、定電流を用いて前記第1のキャパシタを充電することにより前記発振信号の周波数を電圧に変換し、
前記制御電圧生成回路は、
第2のキャパシタと、
前記第1のキャパシタと前記第2のキャパシタとの接続および非接続を切り替えるスイッチとを含み、
前記スイッチと前記第2のキャパシタとの接続ノードにおける電圧を前記第2の制御電圧として前記アナログ積分回路へ出力する請求項1記載の半導体装置。
【請求項7】
前記アナログ積分回路は、
前記第2の制御電圧を受ける第1端と、第2端とを有する抵抗と、
前記抵抗の第2端に結合される第1端と、第2端とを有するキャパシタと、
変更可能な基準電圧を受ける非反転入力端子と、前記抵抗の第2端に結合される反転入力端子と、前記キャパシタの第2端に結合される出力端子とを有する差動アンプとを含む請求項1記載の半導体装置。
【請求項8】
前記アナログ積分回路は、
前記第2の制御電圧を受ける第1端と、第2端とを有する抵抗と、
前記抵抗の第2端に結合される第1端と、第2端とを有するキャパシタと、
基準電圧を受ける非反転入力端子と、前記抵抗の第2端に結合される反転入力端子と、前記キャパシタの第2端に結合される出力端子とを有する差動アンプとを含み、
前記差動アンプには、前記増幅された定電流に比例した電流が流れる請求項5記載の半導体装置。
【請求項9】
前記半導体装置は、さらに、
前記アナログ積分回路と前記電圧制御発振回路との間に接続され、前記増幅された定電流に比例した電流が流れるボルテージフォロア回路を備える請求項5記載の半導体装置。
【請求項10】
前記半導体装置は、さらに、
前記アナログ積分回路と前記電圧制御発振回路との間に接続されるボルテージフォロア回路を備え、
前記ボルテージフォロア回路は、
前記第2の制御電圧を受ける制御電極と、第1導通電極と、第2導通電極と、前記第1導通電極に結合されるウエルを有する第1のトランジスタと、
前記ボルテージフォロア回路の出力ノードに結合される制御電極と、前記第1のトランジスタの第1導通電極に結合される第1導通電極およびウエルと、第2導通電極とを有する第2のトランジスタと、
前記ボルテージフォロア回路の出力電流を制御するための電圧を受ける制御電極と、所定電圧が供給されるノードに結合される第1導通電極と、前記第1のトランジスタの第1導通電極に結合される第2導通電極とを有する第3のトランジスタと、
前記第3のトランジスタの制御電極に結合される制御電極と、前記第1のトランジスタの第1導通電極に結合される第1導通電極およびウエルと、前記第1のトランジスタの第2導通電極に結合される第2導通電極とを有する第4のトランジスタとを含む請求項1記載の半導体装置。
【請求項11】
前記電圧制御発振回路は、
第1の遅延回路と、第2の遅延回路とを含み、
前記第1の遅延回路および前記第2の遅延回路の各々は、
前記第2の制御電圧に基づいて出力電流が制限される第1のインバータ回路と、
前記第1のインバータ回路の出力ノードに結合されるキャパシタと、
第2のインバータ回路および第3のインバータ回路を有し、前記第2のインバータ回路の出力ノードが前記第1のインバータ回路の出力ノードおよび前記第3のインバータ回路の入力ノードに結合され、かつ第3のインバータ回路の出力ノードが第2のインバータ回路の入力ノードが前記遅延回路の出力ノードに結合されたラッチ回路とを有し、
前記第1の遅延回路の出力ノードが前記第2の遅延回路における前記第1のインバータ回路の入力ノードに結合され、前記第2の遅延回路の出力ノードが前記第1の遅延回路における前記第1のインバータ回路の入力ノードに結合される請求項1記載の半導体装置。
【請求項12】
前記電圧制御発振回路は、
前記第2の制御電圧に基づいて出力電流が制限されるインバータ回路と、
前記インバータ回路によって充放電されるキャパシタとを含み、
前記インバータ回路は、前記キャパシタを充電するための出力電流、および前記キャパシタを放電するための出力電流の両方が前記第2の制御電圧に基づいて制限される請求項1記載の半導体装置。
【請求項13】
前記電圧制御発振回路は、さらに、
前記第2の制御電圧に基づく第1の制限電圧を受ける制御電極と、前記インバータ回路に結合される導通電極とを有し、前記キャパシタを充電するための前記インバータ回路の出力電流を制限する第1のトランジスタと、
前記第2の制御電圧に基づく第2の制限電圧を受ける制御電極と、前記インバータ回路に結合される導通電極とを有し、前記キャパシタを放電するための前記インバータ回路の出力電流を制限する第2のトランジスタとを含み、
前記半導体装置は、さらに、
前記第1のトランジスタの制御電極および前記第2のトランジスタの制御電極を接続するか否かを切り替えるスイッチを備える請求項12記載の半導体装置。
【請求項14】
前記アナログ積分回路は、
前記第2の制御電圧を受ける第1端と、第2端とを有する抵抗と、
前記抵抗の第2端に結合される第1端と、第2端とを有するキャパシタと、
基準電圧を受ける非反転入力端子と、前記抵抗の第2端に結合される反転入力端子と、前記キャパシタの第2端に結合される出力端子とを有する差動アンプと、
前記キャパシタの第1端および第2端を接続するか否かを切り替えるスイッチとを含む請求項1記載の半導体装置。
【請求項1】
第1の制御電圧に応じた周波数で発振することにより発振信号を出力する電圧制御発振回路と、
前記電圧制御発振回路から受けた前記発振信号の周波数を電圧に変換する周波数/電圧変換回路と、
前記周波数/電圧変換回路によって変換された前記電圧と前回生成した第2の制御電圧との間のレベルを有する新たな第2の制御電圧を生成する制御電圧生成回路と、
前記第2の制御電圧を積分することにより前記第1の制御電圧を生成し、前記第1の制御電圧を前記電圧制御発振回路へ出力するアナログ積分回路とを備える半導体装置。
【請求項2】
前記周波数/電圧変換回路は、キャパシタを含み、前記発振信号の1周期または複数周期の時間幅で前記キャパシタを充電することにより前記発振信号の周波数を電圧に変換する請求項1記載の半導体装置。
【請求項3】
前記半導体装置は、さらに、
ダイオード接続されたMOSトランジスタを含み、前記MOSトランジスタを通して流れる電流を定電流として出力する定電流生成回路を備え、
前記周波数/電圧変換回路は、キャパシタを含み、前記発振信号に基づいて、前記定電流を用いて前記キャパシタを充電することにより前記発振信号の周波数を電圧に変換する請求項1記載の半導体装置。
【請求項4】
前記定電流生成回路は、
直列接続された複数個の前記MOSトランジスタと、
前記MOSトランジスタに対応して配置され、対応の前記MOSトランジスタの第1導通電極および第2導通電極間を短絡するか否かを切り替える複数個のスイッチとを含む請求項3記載の半導体装置。
【請求項5】
前記半導体装置は、さらに、
前記定電流生成回路から受けた前記定電流を増幅して前記周波数/電圧変換回路へ出力し、前記定電流の増幅率が変更可能な定電流増幅回路を備える請求項3記載の半導体装置。
【請求項6】
前記周波数/電圧変換回路は、第1のキャパシタを含み、前記発振信号に基づいて、定電流を用いて前記第1のキャパシタを充電することにより前記発振信号の周波数を電圧に変換し、
前記制御電圧生成回路は、
第2のキャパシタと、
前記第1のキャパシタと前記第2のキャパシタとの接続および非接続を切り替えるスイッチとを含み、
前記スイッチと前記第2のキャパシタとの接続ノードにおける電圧を前記第2の制御電圧として前記アナログ積分回路へ出力する請求項1記載の半導体装置。
【請求項7】
前記アナログ積分回路は、
前記第2の制御電圧を受ける第1端と、第2端とを有する抵抗と、
前記抵抗の第2端に結合される第1端と、第2端とを有するキャパシタと、
変更可能な基準電圧を受ける非反転入力端子と、前記抵抗の第2端に結合される反転入力端子と、前記キャパシタの第2端に結合される出力端子とを有する差動アンプとを含む請求項1記載の半導体装置。
【請求項8】
前記アナログ積分回路は、
前記第2の制御電圧を受ける第1端と、第2端とを有する抵抗と、
前記抵抗の第2端に結合される第1端と、第2端とを有するキャパシタと、
基準電圧を受ける非反転入力端子と、前記抵抗の第2端に結合される反転入力端子と、前記キャパシタの第2端に結合される出力端子とを有する差動アンプとを含み、
前記差動アンプには、前記増幅された定電流に比例した電流が流れる請求項5記載の半導体装置。
【請求項9】
前記半導体装置は、さらに、
前記アナログ積分回路と前記電圧制御発振回路との間に接続され、前記増幅された定電流に比例した電流が流れるボルテージフォロア回路を備える請求項5記載の半導体装置。
【請求項10】
前記半導体装置は、さらに、
前記アナログ積分回路と前記電圧制御発振回路との間に接続されるボルテージフォロア回路を備え、
前記ボルテージフォロア回路は、
前記第2の制御電圧を受ける制御電極と、第1導通電極と、第2導通電極と、前記第1導通電極に結合されるウエルを有する第1のトランジスタと、
前記ボルテージフォロア回路の出力ノードに結合される制御電極と、前記第1のトランジスタの第1導通電極に結合される第1導通電極およびウエルと、第2導通電極とを有する第2のトランジスタと、
前記ボルテージフォロア回路の出力電流を制御するための電圧を受ける制御電極と、所定電圧が供給されるノードに結合される第1導通電極と、前記第1のトランジスタの第1導通電極に結合される第2導通電極とを有する第3のトランジスタと、
前記第3のトランジスタの制御電極に結合される制御電極と、前記第1のトランジスタの第1導通電極に結合される第1導通電極およびウエルと、前記第1のトランジスタの第2導通電極に結合される第2導通電極とを有する第4のトランジスタとを含む請求項1記載の半導体装置。
【請求項11】
前記電圧制御発振回路は、
第1の遅延回路と、第2の遅延回路とを含み、
前記第1の遅延回路および前記第2の遅延回路の各々は、
前記第2の制御電圧に基づいて出力電流が制限される第1のインバータ回路と、
前記第1のインバータ回路の出力ノードに結合されるキャパシタと、
第2のインバータ回路および第3のインバータ回路を有し、前記第2のインバータ回路の出力ノードが前記第1のインバータ回路の出力ノードおよび前記第3のインバータ回路の入力ノードに結合され、かつ第3のインバータ回路の出力ノードが第2のインバータ回路の入力ノードが前記遅延回路の出力ノードに結合されたラッチ回路とを有し、
前記第1の遅延回路の出力ノードが前記第2の遅延回路における前記第1のインバータ回路の入力ノードに結合され、前記第2の遅延回路の出力ノードが前記第1の遅延回路における前記第1のインバータ回路の入力ノードに結合される請求項1記載の半導体装置。
【請求項12】
前記電圧制御発振回路は、
前記第2の制御電圧に基づいて出力電流が制限されるインバータ回路と、
前記インバータ回路によって充放電されるキャパシタとを含み、
前記インバータ回路は、前記キャパシタを充電するための出力電流、および前記キャパシタを放電するための出力電流の両方が前記第2の制御電圧に基づいて制限される請求項1記載の半導体装置。
【請求項13】
前記電圧制御発振回路は、さらに、
前記第2の制御電圧に基づく第1の制限電圧を受ける制御電極と、前記インバータ回路に結合される導通電極とを有し、前記キャパシタを充電するための前記インバータ回路の出力電流を制限する第1のトランジスタと、
前記第2の制御電圧に基づく第2の制限電圧を受ける制御電極と、前記インバータ回路に結合される導通電極とを有し、前記キャパシタを放電するための前記インバータ回路の出力電流を制限する第2のトランジスタとを含み、
前記半導体装置は、さらに、
前記第1のトランジスタの制御電極および前記第2のトランジスタの制御電極を接続するか否かを切り替えるスイッチを備える請求項12記載の半導体装置。
【請求項14】
前記アナログ積分回路は、
前記第2の制御電圧を受ける第1端と、第2端とを有する抵抗と、
前記抵抗の第2端に結合される第1端と、第2端とを有するキャパシタと、
基準電圧を受ける非反転入力端子と、前記抵抗の第2端に結合される反転入力端子と、前記キャパシタの第2端に結合される出力端子とを有する差動アンプと、
前記キャパシタの第1端および第2端を接続するか否かを切り替えるスイッチとを含む請求項1記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2009−124588(P2009−124588A)
【公開日】平成21年6月4日(2009.6.4)
【国際特許分類】
【出願番号】特願2007−298370(P2007−298370)
【出願日】平成19年11月16日(2007.11.16)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成21年6月4日(2009.6.4)
【国際特許分類】
【出願日】平成19年11月16日(2007.11.16)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
[ Back to top ]