半導体装置
【課題】結晶欠陥に起因したリーク電流を低くする。
【解決手段】ウェル１０６は、半導体基板１００の表層に形成されており、第２導電型を有している。ドレイン拡散層１３０は、半導体基板１００の表層に形成されており、ウェル１０６と接している。ドレイン拡散層１３０は、第１導電型を有する。ソース拡散層１４０はウェル１０６内に形成されており、第１導電型を有している。ゲート絶縁膜１１０は、半導体基板１００半導体基板上に形成されており、平面視でドレイン拡散層１３０とソース拡散層１４０の間に位置している。ゲート電極１２０は、ゲート絶縁膜１１０上に形成されている。そして平面視で、半導体基板１００は、結晶欠陥の密度が相対的に高い結晶欠陥集中領域１０１を有している。結晶欠陥集中領域１０１は、ウェル１０６と接していない。
【解決手段】ウェル１０６は、半導体基板１００の表層に形成されており、第２導電型を有している。ドレイン拡散層１３０は、半導体基板１００の表層に形成されており、ウェル１０６と接している。ドレイン拡散層１３０は、第１導電型を有する。ソース拡散層１４０はウェル１０６内に形成されており、第１導電型を有している。ゲート絶縁膜１１０は、半導体基板１００半導体基板上に形成されており、平面視でドレイン拡散層１３０とソース拡散層１４０の間に位置している。ゲート電極１２０は、ゲート絶縁膜１１０上に形成されている。そして平面視で、半導体基板１００は、結晶欠陥の密度が相対的に高い結晶欠陥集中領域１０１を有している。結晶欠陥集中領域１０１は、ウェル１０６と接していない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
大電流を制御するトランジスタの一つに縦型トランジスタがある。縦型トランジスタは、基板の一面にソース電極が形成されており、基板の他面にドレイン電極が形成されているため、基板の厚み方向に電流が流れる。
【０００３】
縦型トランジスタの一つに、ＧａＮなどの化合物半導体を基板として用いたものがある（例えば特許文献１〜３参照）。しかし化合物半導体の基板は、Ｓｉ基板と比較して結晶欠陥が入りやすい。
【０００４】
これに対して特許文献１，３に記載の技術では、化合物半導体層に開口部を形成し、この開口部の側面及び底面にチャネル層、キャリア供給層、及びゲート電極を形成している。
【０００５】
また非特許文献１には、窒化ガリウムを異種基板上に成長させる際に、結晶欠陥を特定の場所に集めるための方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−０３５０６６号公報
【特許文献２】特開２０１０−１９２７４５号公報
【特許文献３】特開２００６−２８６９４２号公報
【非特許文献】
【０００７】
【非特許文献１】元木健作，「窒化ガリウム基板の開発」，ＳＥＩテクニカルレビュー，２００９年７月，第１７５号，Ｐ．１０−１８
【発明の概要】
【発明が解決しようとする課題】
【０００８】
縦型トランジスタで大電流を制御する場合、結晶欠陥に起因したリーク電流を低くする必要がある。
【課題を解決するための手段】
【０００９】
本発明によれば、第１導電型を有しており、下部から上部へ延びる結晶欠陥を含む半導体基板と、
前記半導体基板の表層に形成されており、第２導電型を有するウェルと、
前記半導体基板の表層に形成されており、前記ウェルと接しており、第１導電型を有するドレイン層と、
前記ウェル内に形成されており、第１導電型を有するソース層と、
前記半導体基板上に形成されており、平面視で前記ドレイン層と前記ソース層の間に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
平面視で、前記半導体基板は、前記結晶欠陥の密度が相対的に高い結晶欠陥集中領域を有しており、
前記結晶欠陥集中領域は、前記ウェルと接しない半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、結晶欠陥に起因したリーク電流を低くすることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１に示した半導体装置の製造方法を示す断面図である。
【図３】図１に示した半導体装置の製造方法を示す断面図である。
【図４】図１に示した半導体装置の製造方法を示す断面図である。
【図５】図１に示した半導体装置の製造方法を示す断面図である。
【図６】第２の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、縦型ＭＩＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を有している。この縦型ＭＩＳＦＥＴは、半導体基板１００を用いて形成されており、ウェル１０６、ドレイン拡散層１３０、ソース拡散層１４０、ゲート絶縁膜１１０、及びゲート電極１２０を有している。半導体基板１００は第１導電型（例えばｎ型）を有しており、下部から上部へ延びる結晶欠陥を含んでいる。ウェル１０６は、半導体基板１００の表層に形成されており、第２導電型（例えばｐ型）を有している。ドレイン拡散層１３０は、半導体基板１００の表層に形成されており、ウェル１０６と接している。ドレイン拡散層１３０は、第１導電型を有する。ドレイン拡散層１３０の不純物濃度は、半導体基板１００の不純物濃度より高い。ソース拡散層１４０はウェル１０６内に形成されており、第１導電型を有している。ゲート絶縁膜１１０は、半導体基板１００半導体基板上に形成されており、平面視でドレイン拡散層１３０とソース拡散層１４０の間に位置している。ゲート電極１２０は、ゲート絶縁膜１１０上に形成されている。そして平面視で、半導体基板１００は、結晶欠陥の密度が相対的に高い結晶欠陥集中領域１０１を有している。結晶欠陥集中領域１０１は、ウェル１０６と接していない。一つの半導体装置の中には複数の結晶欠陥集中領域１０１が形成されている場合が多い。この場合、これら複数の結晶欠陥集中領域１０１のすべてが、ウェル１０６とは重なっていないようにするのが好ましい。以下、詳細に説明する。
【００１４】
半導体基板１００は、例えばＧａＮなどの窒化物半導体により形成されている。半導体基板１００は、例えばＳｉ基板などの異種基板の上に窒化物半導体をエピタキシャル成長することにより、形成されている。なお、この異種基板は、除去されている。このエピタキシャル成長を行う際、例えば非特許文献１に記載の方法を用いることにより、半導体基板１００には結晶欠陥集中領域１０１が形成されている。結晶欠陥集中領域１０１は、結晶欠陥密度が半導体基板１００の平均欠陥密度の１０倍以上となる。結晶欠陥集中領域１０１は、例えば柱状の領域になっている。
【００１５】
半導体基板１００は、下地基板１０２及び表面層１０４を有している。下地基板１０２は、第１導電型を有している。下地基板１０２の不純物濃度は、例えば５×１０１６ｃｍ−３以上５×１０１９ｃｍ−３以下である。表面層１０４は、第２導電型、又はノンドープ（不純物濃度が５×１０１６ｃｍ−３以下）である。表面層１０４が第２導電型を有している場合、その不純物濃度は、例えば５×１０１６ｃｍ−３以上５×１０１９ｃｍ−３以下である。下地基板１０２及び表面層１０４は、いずれもエピタキシャル成長により形成されている。例えば半導体基板１００がＧａＮである場合、下地基板１０２の不純物としてはＳｉが用いられ、表面層１０４の不純物としてはＭｇが用いられる。これらの不純物は、半導体基板１００をエピタキシャル成長させる際に、導入される。下地基板１０２の厚みは、例えば５０μｍ以上２０００μｍ以下である。また表面層１０４の厚みは、例えば５０ｎｍ以上２０μｍ以下である。
【００１６】
なお、下地基板１０２及び表面層１０４の不純物濃度は、厚み方向に傾斜していてもよい。例えば表面層１０４が第２導電型を有している場合、表面層１０４の不純物濃度（すなわちウェル１０６の不純物濃度）は、表面に近づくにつれて薄くなっていても良い。このようにすると、不純物散乱に起因してＭＩＳＦＥＴのチャネル移動度が低下することを抑制できる。
【００１７】
下地基板１０２の底面には、ドレイン電極２１０が形成されている。ドレイン電極２１０は、下地基板１０２を介してドレイン拡散層１３０に接続している。
【００１８】
表面層１０４は、ウェル１０６及びドレイン拡散層１３０を有している。
【００１９】
ウェル１０６は、第２導電型を有している。表面層１０４が第２導電型を有している場合、表面層１０４のうち特定の領域（例えばドレイン拡散層１３０で挟まれた領域）が、ウェル１０６となる。表面層１０４がノンドープである場合、ウェル１０６は、表面層１０４に第２導電型の不純物をイオン注入することにより、形成される。
【００２０】
ドレイン拡散層１３０は、平面視で結晶欠陥集中領域１０１を内側に含むように形成されており、第１導電型を有している。ドレイン拡散層１３０は、表面層１０４に第１導電型の不純物をイオン注入することにより、形成される。ドレイン拡散層１３０の不純物濃度は、下地基板１０２の不純物濃度よりも高く、例えば１×１０１７ｃｍ−３以上５×１０２１ｃｍ−３以下である。
【００２１】
またウェル１０６には、ソース拡散層１４０及びボディー拡散層１０８が形成されている。ソース拡散層１４０及び１０８は、いずれもウェル１０６よりも浅く形成されている。
【００２２】
ソース拡散層１４０は、第１導電型を有しており、その不純物濃度は、例えば１×１０１９ｃｍ−３以上５×１０２１ｃｍ−３以下である。ソース拡散層１４０は、ウェル１０６の表層の一部に形成されており、ドレイン拡散層１３０から離間している。
【００２３】
ボディー拡散層１０８は第２導電型を有しており、その不純物濃度は、例えば１×１０１９ｃｍ−３以上５×１０２１ｃｍ−３以下である。ボディー拡散層１０８はドレイン拡散層１３０に隣接しており、またドレイン拡散層１３０から離間している。
【００２４】
表面層１０４上には、ゲート絶縁膜１１０及びゲート電極１２０が形成されている。
【００２５】
ゲート絶縁膜１１０は、例えば酸化シリコン膜であり、平面視でドレイン拡散層１３０とソース拡散層１４０の間に位置している。本図に示す例では、ゲート絶縁膜１１０は、ドレイン拡散層１３０の端部及びソース拡散層１４０の端部に重なっている。ただしゲート絶縁膜１１０は、平面視で結晶欠陥集中領域１０１とは重なっていない。
【００２６】
ゲート電極１２０は、ゲート絶縁膜１１０上に位置しており、例えば窒化チタンにより形成されている。
【００２７】
ゲート絶縁膜１１０上及びゲート電極１２０上には、層間絶縁膜３００が形成されている。層間絶縁膜３００は、例えば酸化シリコン膜である。層間絶縁膜３００には接続孔が形成されている。この接続孔内には、コンタクト２２２が埋め込まれている。コンタクト２２２は、ソース拡散層１４０及びボディー拡散層１０８に接続している。
【００２８】
層間絶縁膜３００上には、ソース電極２２０が形成されている。ソース電極２２０は、コンタクト２２２を介してボディー拡散層１０８及びソース拡散層１４０に接続している。コンタクト２２２は、ソース電極２２０と一体的に形成されている。コンタクト２２２及びソース電極２２０は、例えばＡｌにより形成されている。ただし、コンタクト２２２及びソース電極２２０を形成する導体は、Ａｌ以外の金属であっても良い。
【００２９】
図２〜図５は、図１に示した半導体装置の製造方法を示す断面図である。まず図２に示すように、半導体基板１００を準備する。この状態において、半導体基板１００には、下地基板１０２、表面層１０４、及び結晶欠陥集中領域１０１が形成されている。
【００３０】
次いで図３に示すように、半導体基板１００上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第１導電型の不純物イオン（例えばＳｉイオン）を注入する。これにより、半導体基板１００の表面層１０４には、ドレイン拡散層１３０が形成される。このとき、ドレイン拡散層１３０が結晶欠陥集中領域１０１と重なるようにする。またイオン注入エネルギーを調節することにより、ドレイン拡散層１３０の下端が下地基板１０２に接続するようにする。なお、イオン注入エネルギーは、例えば１０００ｋｅＶ以下であるのが好ましく、一度又は複数段階のいずれであっても良い。その後、レジストパターンを除去する。
【００３１】
なお、表面層１０４が第２導電型を有している場合、表面層１０４のうちドレイン拡散層１３０が形成されなかった領域が、ウェル１０６となる。また表面層１０４がノンドープである場合、ドレイン拡散層１３０を形成する工程とは別工程で、レジストパターンの形成、第２導電型イオン（例えばＭｇイオン）の注入、及びレジストパターンの除去が行われる。これにより、ウェル１０６が形成される。
【００３２】
次いで図４に示すように、半導体基板１００上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第１導電型の不純物イオン（例えばＳｉイオン）を注入する。これにより、半導体基板１００のウェル１０６には、ソース拡散層１４０が形成される。その後、レジストパターンを除去する。また、半導体基板１００上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第２導電型の不純物イオン（例えばＭｇイオン）を注入する。これにより、半導体基板１００のウェル１０６には、ボディー拡散層１０８が形成される。
【００３３】
なお、ソース拡散層１４０を形成する工程及びボディー拡散層１０８を形成する工程のいずれにおいても、イオン注入エネルギーを調節することにより、ソース拡散層１４０及びボディー拡散層１０８の下端が下地基板１０２に達しないようにする。なお、イオン注入エネルギーは、例えば１０００ｋｅＶ以下であるのが好ましく、一度又は複数段階のいずれであっても良い。その後、レジストパターンを除去する。
【００３４】
その後、不純物を活性化させるために熱処理を行う。この熱処理温度は、例えば１０００℃以上１５００℃以下である。
【００３５】
次いで図５に示すように、半導体基板１００上にゲート絶縁膜１１０となる絶縁膜、及びゲート電極１２０となる導電膜を、この順に成膜する。次いで、この積層膜上にレジストパターンを形成し、このレジストパターンをマスクとして積層膜をエッチングする。これにより、ゲート絶縁膜１１０及びゲート電極１２０が形成される。
【００３６】
その後、図１に示すように、半導体基板１００上及びゲート電極１２０上に、層間絶縁膜３００を形成する。次いで、層間絶縁膜３００上にレジストパターンを形成し、このレジストパターンをマスクとして層間絶縁膜３００をエッチングする。これにより、層間絶縁膜３００にはコンタクトホールが形成される。次いで、このコンタクトホール内及び層間絶縁膜３００上に導電膜をスパッタリング法などを用いて形成し、この導電膜を選択的に除去する。これにより、コンタクト２２２及びソース電極２２０が形成される。
【００３７】
また半導体基板１００の裏面に、ドレイン電極２１０を、例えばスパッタリング法を用いて形成する。
【００３８】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、半導体基板１００の結晶欠陥は、半導体基板１００をエピタキシャル成長する際に結晶欠陥集中領域１０１に集中する。結晶欠陥集中領域１０１は、弱い第１導電型の特性を示す。このため、結晶欠陥集中領域１０１がウェル１０６を貫くように位置していると、ウェル１０６から結晶欠陥集中領域１０１を介してドレイン電極２１０に電流がリークしてしまう。これに対して本実施形態では、結晶欠陥集中領域１０１は、ウェル１０６とは重なっていない。このため、結晶欠陥集中領域１０１に起因してウェル１０６から電流がリークすることを抑制できる。
【００３９】
また、結晶欠陥集中領域１０１がゲート絶縁膜１１０と重なっている場合、結晶欠陥集中領域１０１の欠陥がゲート絶縁膜１１０に引き継がれる可能性がある。ゲート絶縁膜１１０に結晶欠陥が生じている場合、この欠陥を起点としてゲート絶縁膜１１０が絶縁破壊する可能性がある。これに対して本実施形態では、結晶欠陥集中領域１０１はゲート絶縁膜１１０と重なっていない。このため、上記した問題が発生することを抑制できる。
【００４０】
また、結晶欠陥集中領域１０１をドレイン拡散層１３０に重ねているため、結晶欠陥集中領域１０１をドレイン拡散層１３０と重ねない場合と比較して、半導体装置の面積効率を高くすることができる。
【００４１】
（第２の実施形態）
図６は、第２の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００４２】
まず、半導体基板１００の表面層１０４には素子分離領域１５０が形成されている。素子分離領域１５０は、ウェル１０６とは重なっていない。そして結晶欠陥集中領域１０１は、平面視で素子分離領域１５０と重なっている。
【００４３】
素子分離領域１５０は、例えば表面層１０４に窒素などの不純物を、レジストパターンを用いて選択的に注入することにより、形成される。この注入工程は、例えばボディー拡散層１０８、ドレイン拡散層１３０、及びソース拡散層１４０などの不純物を活性化させるための熱処理を行った後（図４と図５の間）に、行われる。
【００４４】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またドレイン拡散層１３０が結晶欠陥集中領域１０１と重なっていないため、ドレイン拡散層１３０の結晶性が高くなる。このため、ドレイン電極２１０により高い電圧を印加することができる。すなわち縦型ＭＩＳＦＥＴの耐圧を高くすることができる。
【００４５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４６】
１００ 半導体基板
１０１ 結晶欠陥集中領域
１０２ 下地基板
１０４ 表面層
１０６ ウェル
１０８ ボディー拡散層
１１０ ゲート絶縁膜
１２０ ゲート電極
１３０ ドレイン拡散層
１４０ ソース拡散層
１５０ 素子分離領域
２１０ ドレイン電極
２２０ ソース電極
２２２ コンタクト
３００ 層間絶縁膜
【技術分野】
【０００１】
本発明は、縦型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
大電流を制御するトランジスタの一つに縦型トランジスタがある。縦型トランジスタは、基板の一面にソース電極が形成されており、基板の他面にドレイン電極が形成されているため、基板の厚み方向に電流が流れる。
【０００３】
縦型トランジスタの一つに、ＧａＮなどの化合物半導体を基板として用いたものがある（例えば特許文献１〜３参照）。しかし化合物半導体の基板は、Ｓｉ基板と比較して結晶欠陥が入りやすい。
【０００４】
これに対して特許文献１，３に記載の技術では、化合物半導体層に開口部を形成し、この開口部の側面及び底面にチャネル層、キャリア供給層、及びゲート電極を形成している。
【０００５】
また非特許文献１には、窒化ガリウムを異種基板上に成長させる際に、結晶欠陥を特定の場所に集めるための方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−０３５０６６号公報
【特許文献２】特開２０１０−１９２７４５号公報
【特許文献３】特開２００６−２８６９４２号公報
【非特許文献】
【０００７】
【非特許文献１】元木健作，「窒化ガリウム基板の開発」，ＳＥＩテクニカルレビュー，２００９年７月，第１７５号，Ｐ．１０−１８
【発明の概要】
【発明が解決しようとする課題】
【０００８】
縦型トランジスタで大電流を制御する場合、結晶欠陥に起因したリーク電流を低くする必要がある。
【課題を解決するための手段】
【０００９】
本発明によれば、第１導電型を有しており、下部から上部へ延びる結晶欠陥を含む半導体基板と、
前記半導体基板の表層に形成されており、第２導電型を有するウェルと、
前記半導体基板の表層に形成されており、前記ウェルと接しており、第１導電型を有するドレイン層と、
前記ウェル内に形成されており、第１導電型を有するソース層と、
前記半導体基板上に形成されており、平面視で前記ドレイン層と前記ソース層の間に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
平面視で、前記半導体基板は、前記結晶欠陥の密度が相対的に高い結晶欠陥集中領域を有しており、
前記結晶欠陥集中領域は、前記ウェルと接しない半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、結晶欠陥に起因したリーク電流を低くすることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１に示した半導体装置の製造方法を示す断面図である。
【図３】図１に示した半導体装置の製造方法を示す断面図である。
【図４】図１に示した半導体装置の製造方法を示す断面図である。
【図５】図１に示した半導体装置の製造方法を示す断面図である。
【図６】第２の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、縦型ＭＩＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を有している。この縦型ＭＩＳＦＥＴは、半導体基板１００を用いて形成されており、ウェル１０６、ドレイン拡散層１３０、ソース拡散層１４０、ゲート絶縁膜１１０、及びゲート電極１２０を有している。半導体基板１００は第１導電型（例えばｎ型）を有しており、下部から上部へ延びる結晶欠陥を含んでいる。ウェル１０６は、半導体基板１００の表層に形成されており、第２導電型（例えばｐ型）を有している。ドレイン拡散層１３０は、半導体基板１００の表層に形成されており、ウェル１０６と接している。ドレイン拡散層１３０は、第１導電型を有する。ドレイン拡散層１３０の不純物濃度は、半導体基板１００の不純物濃度より高い。ソース拡散層１４０はウェル１０６内に形成されており、第１導電型を有している。ゲート絶縁膜１１０は、半導体基板１００半導体基板上に形成されており、平面視でドレイン拡散層１３０とソース拡散層１４０の間に位置している。ゲート電極１２０は、ゲート絶縁膜１１０上に形成されている。そして平面視で、半導体基板１００は、結晶欠陥の密度が相対的に高い結晶欠陥集中領域１０１を有している。結晶欠陥集中領域１０１は、ウェル１０６と接していない。一つの半導体装置の中には複数の結晶欠陥集中領域１０１が形成されている場合が多い。この場合、これら複数の結晶欠陥集中領域１０１のすべてが、ウェル１０６とは重なっていないようにするのが好ましい。以下、詳細に説明する。
【００１４】
半導体基板１００は、例えばＧａＮなどの窒化物半導体により形成されている。半導体基板１００は、例えばＳｉ基板などの異種基板の上に窒化物半導体をエピタキシャル成長することにより、形成されている。なお、この異種基板は、除去されている。このエピタキシャル成長を行う際、例えば非特許文献１に記載の方法を用いることにより、半導体基板１００には結晶欠陥集中領域１０１が形成されている。結晶欠陥集中領域１０１は、結晶欠陥密度が半導体基板１００の平均欠陥密度の１０倍以上となる。結晶欠陥集中領域１０１は、例えば柱状の領域になっている。
【００１５】
半導体基板１００は、下地基板１０２及び表面層１０４を有している。下地基板１０２は、第１導電型を有している。下地基板１０２の不純物濃度は、例えば５×１０１６ｃｍ−３以上５×１０１９ｃｍ−３以下である。表面層１０４は、第２導電型、又はノンドープ（不純物濃度が５×１０１６ｃｍ−３以下）である。表面層１０４が第２導電型を有している場合、その不純物濃度は、例えば５×１０１６ｃｍ−３以上５×１０１９ｃｍ−３以下である。下地基板１０２及び表面層１０４は、いずれもエピタキシャル成長により形成されている。例えば半導体基板１００がＧａＮである場合、下地基板１０２の不純物としてはＳｉが用いられ、表面層１０４の不純物としてはＭｇが用いられる。これらの不純物は、半導体基板１００をエピタキシャル成長させる際に、導入される。下地基板１０２の厚みは、例えば５０μｍ以上２０００μｍ以下である。また表面層１０４の厚みは、例えば５０ｎｍ以上２０μｍ以下である。
【００１６】
なお、下地基板１０２及び表面層１０４の不純物濃度は、厚み方向に傾斜していてもよい。例えば表面層１０４が第２導電型を有している場合、表面層１０４の不純物濃度（すなわちウェル１０６の不純物濃度）は、表面に近づくにつれて薄くなっていても良い。このようにすると、不純物散乱に起因してＭＩＳＦＥＴのチャネル移動度が低下することを抑制できる。
【００１７】
下地基板１０２の底面には、ドレイン電極２１０が形成されている。ドレイン電極２１０は、下地基板１０２を介してドレイン拡散層１３０に接続している。
【００１８】
表面層１０４は、ウェル１０６及びドレイン拡散層１３０を有している。
【００１９】
ウェル１０６は、第２導電型を有している。表面層１０４が第２導電型を有している場合、表面層１０４のうち特定の領域（例えばドレイン拡散層１３０で挟まれた領域）が、ウェル１０６となる。表面層１０４がノンドープである場合、ウェル１０６は、表面層１０４に第２導電型の不純物をイオン注入することにより、形成される。
【００２０】
ドレイン拡散層１３０は、平面視で結晶欠陥集中領域１０１を内側に含むように形成されており、第１導電型を有している。ドレイン拡散層１３０は、表面層１０４に第１導電型の不純物をイオン注入することにより、形成される。ドレイン拡散層１３０の不純物濃度は、下地基板１０２の不純物濃度よりも高く、例えば１×１０１７ｃｍ−３以上５×１０２１ｃｍ−３以下である。
【００２１】
またウェル１０６には、ソース拡散層１４０及びボディー拡散層１０８が形成されている。ソース拡散層１４０及び１０８は、いずれもウェル１０６よりも浅く形成されている。
【００２２】
ソース拡散層１４０は、第１導電型を有しており、その不純物濃度は、例えば１×１０１９ｃｍ−３以上５×１０２１ｃｍ−３以下である。ソース拡散層１４０は、ウェル１０６の表層の一部に形成されており、ドレイン拡散層１３０から離間している。
【００２３】
ボディー拡散層１０８は第２導電型を有しており、その不純物濃度は、例えば１×１０１９ｃｍ−３以上５×１０２１ｃｍ−３以下である。ボディー拡散層１０８はドレイン拡散層１３０に隣接しており、またドレイン拡散層１３０から離間している。
【００２４】
表面層１０４上には、ゲート絶縁膜１１０及びゲート電極１２０が形成されている。
【００２５】
ゲート絶縁膜１１０は、例えば酸化シリコン膜であり、平面視でドレイン拡散層１３０とソース拡散層１４０の間に位置している。本図に示す例では、ゲート絶縁膜１１０は、ドレイン拡散層１３０の端部及びソース拡散層１４０の端部に重なっている。ただしゲート絶縁膜１１０は、平面視で結晶欠陥集中領域１０１とは重なっていない。
【００２６】
ゲート電極１２０は、ゲート絶縁膜１１０上に位置しており、例えば窒化チタンにより形成されている。
【００２７】
ゲート絶縁膜１１０上及びゲート電極１２０上には、層間絶縁膜３００が形成されている。層間絶縁膜３００は、例えば酸化シリコン膜である。層間絶縁膜３００には接続孔が形成されている。この接続孔内には、コンタクト２２２が埋め込まれている。コンタクト２２２は、ソース拡散層１４０及びボディー拡散層１０８に接続している。
【００２８】
層間絶縁膜３００上には、ソース電極２２０が形成されている。ソース電極２２０は、コンタクト２２２を介してボディー拡散層１０８及びソース拡散層１４０に接続している。コンタクト２２２は、ソース電極２２０と一体的に形成されている。コンタクト２２２及びソース電極２２０は、例えばＡｌにより形成されている。ただし、コンタクト２２２及びソース電極２２０を形成する導体は、Ａｌ以外の金属であっても良い。
【００２９】
図２〜図５は、図１に示した半導体装置の製造方法を示す断面図である。まず図２に示すように、半導体基板１００を準備する。この状態において、半導体基板１００には、下地基板１０２、表面層１０４、及び結晶欠陥集中領域１０１が形成されている。
【００３０】
次いで図３に示すように、半導体基板１００上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第１導電型の不純物イオン（例えばＳｉイオン）を注入する。これにより、半導体基板１００の表面層１０４には、ドレイン拡散層１３０が形成される。このとき、ドレイン拡散層１３０が結晶欠陥集中領域１０１と重なるようにする。またイオン注入エネルギーを調節することにより、ドレイン拡散層１３０の下端が下地基板１０２に接続するようにする。なお、イオン注入エネルギーは、例えば１０００ｋｅＶ以下であるのが好ましく、一度又は複数段階のいずれであっても良い。その後、レジストパターンを除去する。
【００３１】
なお、表面層１０４が第２導電型を有している場合、表面層１０４のうちドレイン拡散層１３０が形成されなかった領域が、ウェル１０６となる。また表面層１０４がノンドープである場合、ドレイン拡散層１３０を形成する工程とは別工程で、レジストパターンの形成、第２導電型イオン（例えばＭｇイオン）の注入、及びレジストパターンの除去が行われる。これにより、ウェル１０６が形成される。
【００３２】
次いで図４に示すように、半導体基板１００上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第１導電型の不純物イオン（例えばＳｉイオン）を注入する。これにより、半導体基板１００のウェル１０６には、ソース拡散層１４０が形成される。その後、レジストパターンを除去する。また、半導体基板１００上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第２導電型の不純物イオン（例えばＭｇイオン）を注入する。これにより、半導体基板１００のウェル１０６には、ボディー拡散層１０８が形成される。
【００３３】
なお、ソース拡散層１４０を形成する工程及びボディー拡散層１０８を形成する工程のいずれにおいても、イオン注入エネルギーを調節することにより、ソース拡散層１４０及びボディー拡散層１０８の下端が下地基板１０２に達しないようにする。なお、イオン注入エネルギーは、例えば１０００ｋｅＶ以下であるのが好ましく、一度又は複数段階のいずれであっても良い。その後、レジストパターンを除去する。
【００３４】
その後、不純物を活性化させるために熱処理を行う。この熱処理温度は、例えば１０００℃以上１５００℃以下である。
【００３５】
次いで図５に示すように、半導体基板１００上にゲート絶縁膜１１０となる絶縁膜、及びゲート電極１２０となる導電膜を、この順に成膜する。次いで、この積層膜上にレジストパターンを形成し、このレジストパターンをマスクとして積層膜をエッチングする。これにより、ゲート絶縁膜１１０及びゲート電極１２０が形成される。
【００３６】
その後、図１に示すように、半導体基板１００上及びゲート電極１２０上に、層間絶縁膜３００を形成する。次いで、層間絶縁膜３００上にレジストパターンを形成し、このレジストパターンをマスクとして層間絶縁膜３００をエッチングする。これにより、層間絶縁膜３００にはコンタクトホールが形成される。次いで、このコンタクトホール内及び層間絶縁膜３００上に導電膜をスパッタリング法などを用いて形成し、この導電膜を選択的に除去する。これにより、コンタクト２２２及びソース電極２２０が形成される。
【００３７】
また半導体基板１００の裏面に、ドレイン電極２１０を、例えばスパッタリング法を用いて形成する。
【００３８】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、半導体基板１００の結晶欠陥は、半導体基板１００をエピタキシャル成長する際に結晶欠陥集中領域１０１に集中する。結晶欠陥集中領域１０１は、弱い第１導電型の特性を示す。このため、結晶欠陥集中領域１０１がウェル１０６を貫くように位置していると、ウェル１０６から結晶欠陥集中領域１０１を介してドレイン電極２１０に電流がリークしてしまう。これに対して本実施形態では、結晶欠陥集中領域１０１は、ウェル１０６とは重なっていない。このため、結晶欠陥集中領域１０１に起因してウェル１０６から電流がリークすることを抑制できる。
【００３９】
また、結晶欠陥集中領域１０１がゲート絶縁膜１１０と重なっている場合、結晶欠陥集中領域１０１の欠陥がゲート絶縁膜１１０に引き継がれる可能性がある。ゲート絶縁膜１１０に結晶欠陥が生じている場合、この欠陥を起点としてゲート絶縁膜１１０が絶縁破壊する可能性がある。これに対して本実施形態では、結晶欠陥集中領域１０１はゲート絶縁膜１１０と重なっていない。このため、上記した問題が発生することを抑制できる。
【００４０】
また、結晶欠陥集中領域１０１をドレイン拡散層１３０に重ねているため、結晶欠陥集中領域１０１をドレイン拡散層１３０と重ねない場合と比較して、半導体装置の面積効率を高くすることができる。
【００４１】
（第２の実施形態）
図６は、第２の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００４２】
まず、半導体基板１００の表面層１０４には素子分離領域１５０が形成されている。素子分離領域１５０は、ウェル１０６とは重なっていない。そして結晶欠陥集中領域１０１は、平面視で素子分離領域１５０と重なっている。
【００４３】
素子分離領域１５０は、例えば表面層１０４に窒素などの不純物を、レジストパターンを用いて選択的に注入することにより、形成される。この注入工程は、例えばボディー拡散層１０８、ドレイン拡散層１３０、及びソース拡散層１４０などの不純物を活性化させるための熱処理を行った後（図４と図５の間）に、行われる。
【００４４】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またドレイン拡散層１３０が結晶欠陥集中領域１０１と重なっていないため、ドレイン拡散層１３０の結晶性が高くなる。このため、ドレイン電極２１０により高い電圧を印加することができる。すなわち縦型ＭＩＳＦＥＴの耐圧を高くすることができる。
【００４５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４６】
１００ 半導体基板
１０１ 結晶欠陥集中領域
１０２ 下地基板
１０４ 表面層
１０６ ウェル
１０８ ボディー拡散層
１１０ ゲート絶縁膜
１２０ ゲート電極
１３０ ドレイン拡散層
１４０ ソース拡散層
１５０ 素子分離領域
２１０ ドレイン電極
２２０ ソース電極
２２２ コンタクト
３００ 層間絶縁膜
【特許請求の範囲】
【請求項１】
第１導電型を有しており、下部から上部へ延びる結晶欠陥を含む半導体基板と、
前記半導体基板の表層に形成されており、第２導電型を有するウェルと、
前記半導体基板の表層に形成されており、前記ウェルと接しており、第１導電型を有するドレイン層と、
前記ウェル内に形成されており、第１導電型を有するソース層と、
前記半導体基板上に形成されており、平面視で前記ドレイン層と前記ソース層の間に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
平面視で、前記半導体基板は、前記結晶欠陥の密度が相対的に高い結晶欠陥集中領域を有しており、
前記結晶欠陥集中領域は、前記ウェルと接しない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記結晶欠陥集中領域は、結晶欠陥密度が前記半導体基板の平均欠陥密度の１０倍以上となる半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
平面視で、前記結晶欠陥集中領域は、前記ドレイン領域と重なっている半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
平面視で、前記ゲート絶縁膜は前記結晶欠陥集中領域と重ならないことを特徴とする半導体装置。
【請求項５】
請求項１又は２に記載の半導体装置において、
前記半導体基板の表層に形成され、前記ウェルと重なっていない素子分離領域を備え、
平面視で、前記結晶欠陥集中領域は、前記素子分離領域と重なっている半導体装置。
【請求項１】
第１導電型を有しており、下部から上部へ延びる結晶欠陥を含む半導体基板と、
前記半導体基板の表層に形成されており、第２導電型を有するウェルと、
前記半導体基板の表層に形成されており、前記ウェルと接しており、第１導電型を有するドレイン層と、
前記ウェル内に形成されており、第１導電型を有するソース層と、
前記半導体基板上に形成されており、平面視で前記ドレイン層と前記ソース層の間に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
平面視で、前記半導体基板は、前記結晶欠陥の密度が相対的に高い結晶欠陥集中領域を有しており、
前記結晶欠陥集中領域は、前記ウェルと接しない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記結晶欠陥集中領域は、結晶欠陥密度が前記半導体基板の平均欠陥密度の１０倍以上となる半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
平面視で、前記結晶欠陥集中領域は、前記ドレイン領域と重なっている半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
平面視で、前記ゲート絶縁膜は前記結晶欠陥集中領域と重ならないことを特徴とする半導体装置。
【請求項５】
請求項１又は２に記載の半導体装置において、
前記半導体基板の表層に形成され、前記ウェルと重なっていない素子分離領域を備え、
平面視で、前記結晶欠陥集中領域は、前記素子分離領域と重なっている半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−１１０３０５（Ｐ２０１３−１１０３０５Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５５０８１（Ｐ２０１１−２５５０８１）
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
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