半導体記憶装置
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高度集積化、低価格な読み出し専用の半導体装置（ＲＯＭ）半導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性メモリの一種であるマスクＲＯＭは製造段階でマスクパターンに応じてデータが書き込まれ、各メモリセルの基本構成が、１ビット１トランジスタからなるので他の書換可能なメモリに比べ１ビット当たりの占有面積が小さく、大容量、大量生産に適した特徴を持っている。この特徴を活かし、近年、固定データを大量に扱うＯＡ機器およびゲームを中心としたマスクＲＯＭの応用分野において、製品の高機能化・高性能化のため、大容量化、高速化、および製品サイクルの関係から短納期の要望が強く、このような要求に対応すべく、開発が進められている。
【０００３】現在、大容量化においては、８メガビットが本格的な量産体制に入り、１６メガビットについても立ち上がりつつある。さらに、３２メガビットについては、開発の終盤を迎えつつある。基本構成が１ビット１トランジスタからなるマスクＲＯＭのメモリセルは、メモリセルサイズ、動作速度、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を考慮した上で、現在製品化されている２メガビット以上の大容量ＲＯＭにおいては、図４０R>０に示すようなＮＯＲ型フラットメモリセル方式のもの（第１の従来例）と、図４３に示すようなＮＡＮＤ型方式のもの（第２の従来例）の２種類がある。
【０００４】［第１の従来例］図４０乃至図４２に示す第１の従来例は、ＮＯＲ型フラットメモリセル方式のもので、１ビット当たりのコンタクト数を減らして（コンタクトレス構造）メモリセル面積を大幅に削減し集積度を上げるために、図４０乃至図４２の如く、ビット線となるＮ+型拡散層１を形成し、その後ワード線となるポリサイドゲート２をそれに直交するように形成したものである。各メモリセルについては、ポリサイドゲート２とＮ+型拡散層１の交差部がソース・ドレイン３となり、近接する一対のソース・ドレイン３同士の間のスペース部にチャネル（活性領域）４が形成される。かかる構成では、各メモリセルのゲート長は近接するＮ+型拡散層１同士の間のスペース長で規定され、ゲート幅はポリサイドゲート２の幅で規定される。第１の従来例においては、データ書き込み作業（プログラム注入工程）をゲート電極形成後に行うため、ゲート電極形成後のメモリセル中間品を準備さえしておけば、どのようなデータ書き込みにも比較的短納期の対応が可能となる。
【０００５】［第２の従来例］図４３乃至図４５に示す第２の従来例は、ＮＡＮＤ型方式のＲＯＭである。図４３R>３乃至図４５中の１１はビット線となるＮ+型拡散層、１２はワード線となるポリサイドゲート、１３はソース・ドレイン、１４はチャネルである。第２の従来例では、複数個のメモリセルを縦積みにして、Ｎ+型拡散層１１（ビット線）に対しＮＡＮＤを形成しており、微細加工、プロセス技術により、ゲート長を縮小し、さらにメモリセル１６段積みとすることにより、高集積化を図っている。Ｎ+型拡散層１１（ビット線）に対しメモリセル１６段積みにしているため、メモリセルの読み出し電流が小さく、高速化、低電圧化を図るには、回路設計に工夫が必要となる。なお、第２の従来例では、データ書き込み工程がポリサイドゲート１２の形成前に行われるため、データ書き込み工程後の工程が増し、故に第１の従来例に比べて短納期対応は困難である。
【０００６】［第３の従来例］図４６は第３の従来例の半導体記憶装置（シーケンシャルアクセスメモリ）の概略を示す平面図である。図４６中のＷＬはワード線、ＢＬはビット線、ＤＸｃはワード線ＷＬのデコード用のＸアドレスデコーダ、ＤＹｃはビット線ＢＬのデコード用のＹアドレスデコーダ、Ｄｃは各アドレスデコーダＤＸｃ，ＤＹｃ内でワード線ＷＬまたはビット線ＢＬを選択するための素子、ＰＬはプリデコード線である。また、図４７は第３の従来例の半導体記憶装置のデコーダ部周辺の概略を示す回路図である。図４７中のＤｃ０１，Ｄｃ０２，・・・はデコーダ部、Ｐｄ０１，・・・はプリデコーダ部、ＰＬ０１，ＰＬ０２，ＰＬ０３はプリデコード線、Ｃｎｔはカウンタ、Ｌαはデコーダ部Ｄｃ０１，Ｄｃ０２，・・・とプリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３とを結線する配線である。
【０００７】第３の従来例では、図４７に示すように、カウンタＣｎｔの出力をプリデコーダ部Ｐｄ０１，・・・とデコーダ部Ｄｃ０１，Ｄｃ０２，・・・の２段階でデコードして、ビット線ＢＬおよびワード線ＷＬに接続されたいずれかのメモリセルを選択している。すなわち、プリデコーダ部Ｐｄ０１，・・・で一旦デコードした信号を図４７のようにプリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３でメモリセルアレイのＸ方向（ワード線ＷＬ）およびＹ方向（ビット線ＢＬ）に通し、それぞれＸアドレスデコーダＤＸｃおよびＹアドレスデコーダＤＹｃで再度デコードしてから最終的にワード線ＷＬおよびビット線ＢＬに選択信号を送信している。そして、第３の従来例ではワード線ＷＬおよびビット線ＢＬとプリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３とは、図４７の如く、複数のプリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３を母線とする多重バス方式で接続されている。
【０００８】［第４の従来例］一般的なメモリセルアレイの概略を図５２に示す。通常、データの読み出し時には、横方向に１段のブロックの組が選択される。図５２において、例えば、ブロック（０，０），ブロック（１，０）…の１段部分が選択されてデータの読み出しを行う。第４の従来例のメモリセルアレイのブロック構成を図５３に、同じくメモリセルの種類を判断するための基準値を設定するリファレンス回路（リファレンス用トランジスタアレイ）構成を図５４に夫々示す。図５３中のｍ０〜ｍ７はメモリセルトランジスタ、ｎ０〜ｎ９は前記メモリセルトランジスタｍ０〜ｍ７の各ソース・ドレインに接続するノード、ｍ８〜ｍ１７はブロック選択トランジスタ、２０１はアルミニウム製等の主ビット線、２０２はアルミニウム製等の仮想ＧＮＤ線、２０３は拡散層からなるローカルビット線、ＢＷＬ０はブロック選択トランジスタｍ８〜ｍ１２にゲート入力するブロック選択用ワード線、ＢＷＬ１は同じく前記ブロック選択トランジスタｍ１３〜ｍ１７にゲート入力するブロック選択用ワード線、ＳＷＬ０〜ＳＷＬｎは各メモリセルトランジスタ選択用スイッチングワード線である。また、図５４中のＭＡはメモリセルアレイ、ＳＡは差動型センスアンプ、ＲＡはリファレンス用トランジスタミニアレイである。
【０００９】図５３において、例えば、ｍ５のメモリセルトランジスタのデータを読む場合、ＢＷＬ０を“Ｈ”，ＢＷＬ１を“Ｌ”，ＳＷＬｎを“Ｈ”，他のＳＷＬを“Ｌ”に設定する。このとき、主ビット線２０１から仮想ＧＮＤ線２０２までの電流径路を考えると、まず（１）主ビット線２０１から、（２）メモリセルトランジスタｍ１０、（３）ノードｎ７、（４）メモリセルトランジスタｍ５、（５）ノードｎ６、（６）メモリセルトランジスタｍ９を経て、（７）仮想ＧＮＤ線２０２に電流が流れ込む。そして、第４の従来例では、リファレンス用トランジスタミニアレイＲＡをメモリセルアレイＭＡの外部に配置していた。
【００１０】
【発明が解決しようとする課題】［第１の従来例、第２の従来例及び第４の従来例の課題］前述した第１の従来例および第２の従来例のメモリセルでは、図４８に示すように、いずれも、データ読み出しの対象となる１個のメモリセル、すなわち１トランジスタのソース／ドレイン間に電流が流れるか否かによって、データが“０”であるか“１”であるかを判定している。つまり、従来のメモリセルでは、メモリセル１個で１ビットのデータに対応していた。なお、図４８中の（０）はオン時に電流が流れないメモリセルの場合、（ｉ）はオン時に電流が流れるメモリセルの場合を夫々示している。
【００１１】しかしながら、かかる構成でＲＯＭのチップサイズを小さくしようとすると限界があり、特に例えば３２メガビットのＲＯＭではチップ面積のほぼ９０％がメモリセルアレイで占められているため、同程度の微細化技術で、格段にチップサイズを小さくする、いいかえると、従来例と同面積でデータ集積度を高めるためには、このメモリセルの構成自体を変える必要がある。
【００１２】第４の従来例においても、第１の従来例および第２の従来例と同様、データ読み出しの対象となる１個のメモリセル、すなわち１トランジスタのソース／ドレイン間に電流が流れるか否かによって、データが“０”であるか“１”であるかを判定している。かかる構成で大容量ＲＯＭを実現するためには、第１の従来例および第２の従来例と同様、製造プロセスの微細化を進めないかぎり、格段のチップサイズの縮小は望めない。
【００１３】そこで、セルの微細化に関しては上記各従来例と同程度でありながら、ＲＯＭのチップサイズを小さくしてデータ集積度を高めるために、１メモリセル当たりの記憶データを多値化し、メモリセル数を減少させる技術が開示されている（特開平５−２３５３０８号公報及び特開昭５９−１４８３６０号公報）。
【００１４】ところで、このような多値化されたメモリセルを使用する場合、メモリセルの値の読み出し等における認識精度を高めるためには、電流径路における電流誤差をいかに低減するかが問題となる。
【００１５】具体的に、第４の従来例において、例えばメモリセルｍ５を読み出す場合を考える。このとき、ワード線は、ＢＷＬ０とＳＷＬｎを“Ｈ”に、他のワード線ＳＷＬ０…，ＢＷＬ１を“Ｌ”に設定することで、メモリセルｍ５が選択される。
【００１６】ここで主ビット線２０１から、仮想ＧＮＤ線２０２までの電流径路を考えると、主ビット線２０１→ｍ１０→ｎ７→ｍ５→ｎ６→ｍ９→仮想ＧＮＤ線２０２といった電流経路が発生する。
【００１７】ところが、ここで、ｍ６が“ＯＮ”トランジスタの場合、主ビット線から→ｍ１１→ｎ８→ｍ６→ｎ７という径路ができる。また、ｍ４が“ＯＮ”トランジスタの場合、ｎ６→ｍ４→ｎ５→ｍ８→仮想ＧＮＤという径路ができる。このように、ターゲットとなるメモリセルｍ５の両隣のトランジスタｍ４，ｍ６のプログラム状態が“ＯＮ”であるか“ＯＦＦ”であるかによって、第４の従来例では、主ビット線２０１から仮想ＧＮＤ線２０２までの系全体の抵抗値が大きく異なり、見かけ上のメモリセルのＯＮ電流値がこれにともなって変動する。したがって、メモリセルアレイの外に設けられたリファレンス回路にてメモリセルデータをリファレンスする際に、電流誤差が生じる。このような電流誤差が大きければ、多値化された各メモリセルの値の認識が困難になるおそれがあり、電流径路における電流誤差をできるだけ低減する必要がある、という課題があった。
【００１８】本発明は、上記課題に鑑み、メモリセルのデータをリファレンス回路でリファレンスする際に、メモリセルに至る電流経路の抵抗を減らして電流誤差を低減するとともに、併せて小型化を達成し得る半導体記憶装置を提供することを目的とする。
【００１９】［第３の従来例の課題］第３の従来例の半導体記憶装置では、図４７の如く、メモリセルアレイと同じ長さのプリデコード線ＰＬ（ＰＬ０１，ＰＬ０２，ＰＬ０３）を駆動し、ワード線ＷＬ、ビット線ＢＬの数だけのデコーダ部Ｄｃ０１，Ｄｃ０２，・・・が必要である。このため、大容量化が進むにつれプリデコード線ＰＬ（ＰＬ０１，ＰＬ０２，ＰＬ０３）が長くなり、本数が増えるにしたがって図４６中のＷｘ，Ｗｙが増大して各アドレスデコーダＤＸｃ，ＤＹｃの面積が増大する。なお、図４７では、プリデコーダ部Ｐｄ０１，・・・を３個に限定し、カウンタからのデータを２ビットに限定して図示しているため、各プリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３内の配線は４本で済み、プリデコード線ＰＬ全体で１２本で済む。また、図４７の如く、デコーダ部Ｄｃ０１，Ｄｃ０２，・・・とプリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３とを結線する配線Ｌαの個数は、多重バス方式のため２6個である。しかし、例えば実際の約１６メガ（２24）ビット等に適用する場合、プリデコード線ＰＬ全体で２８本が個必要となる。さらに、前記配線Ｌαの個数はＸアドレスデコーダＤＸｃで２11、ＹアドレスデコーダでＤＹｃで２13程度となるため、１本当たりのプリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３の長さは大とならざるを得ない。プリデコード線ＰＬ（ＰＬ０１，ＰＬ０２，ＰＬ０３）が長くなることにより、処理速度が低下し、さらに消費電流が増大するという問題がある。また面積が増大するためチップ価格が増大する。
【００２０】本発明は、上記課題に鑑み、メモリセルアレイの周辺回路のレイアウト面積を小さくして、低コスト、高速、低消費電流を実現し得るの半導体記憶装置を提供することをも目的とする。
【００２１】
【課題を解決するための手段】本発明請求項１に係る課題解決手段は、縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記接続線は、前記各メモリセルのゲート入力用のワード線または当該ワード線に直交するソース信号及びドレイン信号入力用のビット線であり、前記ワード線の直下でソースおよびドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される。本発明請求項２に係る課題解決手段は、それぞれ活性領域を有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される。本発明請求項３に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記接続線は、前記メモリセルのゲート入力用の複数のワード線または当該ワード線に直交するソース信号及びドレイン信号入力用の複数のビット線であり、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される。本発明請求項４に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記接続線は、前記メモリセルのゲート入力用の複数のワード線または当該ワード線に直交するソース信号及びドレイン信号入力用の複数のビット線であり、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される。
【００２２】本発明請求項５に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、前記ワード線の直下で前記ソースおよび前記ドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される。本発明請求項６に係る課題解決手段は、それぞれ活性領域を有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される。本発明請求項７に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される。本発明請求項８に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される。
【００２３】本発明請求項９に係る課題解決手段は、前記シフトレジスタの最先端のフリップフロップのみのセット入力端子が前記第２の母線に接続され、他のフリップフロップのリセット入力端子が前記第２の母線に接続される。
【００２４】本発明請求項１０に係る課題解決手段は、前記第１の母線に高速クロック発生回路が設けられる。
【００２５】本発明請求項１１に係る課題解決手段は、前記第１のアドレスデコーダのシフトレジスタと第２のアドレスデコーダのシフトレジスタとは互いに直列に接続される。
【００２６】本発明請求項１２に係る課題解決手段は、複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記各メモリセルのゲート入力用のワード線の直下でソースおよびドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される。本発明請求項１３に係る課題解決手段は、それぞれ活性領域を有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される。本発明請求項１４に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記メモリセルのゲート入力用の複数のワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される。本発明請求項１５に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、各メモリセルのゲート入力用の互いに近接するワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される。
【００２７】本発明請求項１６に係る課題解決手段は、複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記各メモリセルのゲート入力用のワード線の直下でソースおよびドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される。本発明請求項１７に係る課題解決手段は、それぞれ活性領域を有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される。本発明請求項１８に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記各メモリセルのゲート入力用の複数のワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される。本発明請求項１９に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、各メモリセルのゲート入力用の互いに近接するワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される。
【００２８】
【作用】本発明の請求項１〜請求項８に係る半導体記憶装置では、アドレスデコーダにシフトレジスタでを備えているので、ビット間のデータ伝搬をシフトレジスタ内で行うことができる。したがって、第３の従来例のような多重バス方式にデータ伝搬を行う場合に比べて配線数を飛躍的に減少でき、請求項１〜請求項８のような多値化されたメモリセルのデータをリファレンス回路でリファレンスする際に、メモリセルに至る電流経路の抵抗を少なくでき、電流誤差を低減できる。また、アドレスデコーダの内部面積を飛躍的に低減でき、チップサイズの縮小化、アクセス時間の高速化、および低消費電力化を図り得る。
【００２９】本発明の請求項９に係る半導体記憶装置では、シフトレジスタの最先端のフリップフロップのみのセット入力端子を第２の母線に接続し、他のフリップフロップのリセット入力端子を第２の母線に接続しているので、セット入力が１回で済み、後はシフトレジスタ内でデータ伝搬することができる。したがって、データ入力用外部装置の動作を単純化でき、外部装置を含めた配線経路を短縮化して配線抵抗を減らすことができると共に、全体として面積を縮小できる。
【００３０】本発明の請求項１０に係る半導体記憶装置では、第１の母線に高速クロック発生回路を設けているので、シフトレジスタ内のデータ伝搬を高速クロック発生回路からのクロック信号に同期させることができ、処理スピードを飛躍的に向上できる。したがって、請求項１〜請求項８に記載した技術をランダムアクセスメモリ等へ適用することが可能となる。
【００３１】本発明の請求項１１に係る半導体記憶装置では、第１のアドレスデコーダのシフトレジスタと第２のアドレスデコーダのシフトレジスタとを互いに直列に接続することで、第１のアドレスデコーダおよび第２のアドレスデコーダへのセット入力が合計１回で済み、後はシフトレジスタ内でデータ伝搬することができる。したがって、データ入力用外部装置の動作を単純化でき、外部装置を含めた面積を縮小できる。
【００３２】本発明請求項１２〜請求項１５に係る半導体記憶装置では、一個のメモリセルについて複数個の電源側ローカルビット線および複数個の接地側ローカルビット線を形成し、また、請求項１６〜請求項１９に係る半導体記憶装置では、一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を形成しているので、各ローカルビット線を単一にしか形成しない場合に比べて、配線内に発生する抵抗値を低減できる。したがって、請求項１２〜請求項１９に記載のメモリセルのブロック分割数を低減しても、同程度の高速化を実現できるため、メモリセルアレイ面積全体を従来例よりも小さくでき、大容量ＲＯＭを高い歩留で安価に製造できる。
【００３３】
【実施例】本発明に係る半導体記憶装置は、各メモリセルを駆動するための回路構成に本質的特徴を有するものであるが、理解の容易のため、かかる本質的特徴の説明（第６乃至第１１の実施例）に先駆けて、多値化されたメモリセルアレイ自体の構成例及び動作例を第１乃至第５の実施例として説明する。
【００３４】［第１の実施例］
＜構成＞図１は本発明の第１の実施例の半導体記憶装置を示す平面図、図２は同じくそのＡ−Ａ断面図、図３は同じくそのＢ−Ｂ断面図である。本実施例の半導体記憶装置は、複数個のメモリセルが配列された不揮発性のＮＯＲ型フラットセル方式の半導体記憶装置（ＲＯＭ）であって、チャネル幅制御としきい値制御を組み合わせて四値のメモリセルを実現したものである。図１乃至図３中のＭ０〜Ｍ３はメモリセル、２１はＳｉ等からなるｐ型半導体基板、２２はメモリセルごとにゲートを構成するためのポリサイド等からなるワード線、２３はＳｉ酸化膜等からなるゲート絶縁膜、２４はｐ型半導体基板の上層部の一部で構成されるチャネル（活性領域）、２５，２６は前記メモリセルごとにソースおよびドレインを構成するためのｎ+型拡散層としてのビット線、２７は近接する前記ワード線２２の間の領域で異なるメモリセルの前記チャネル２４同士を分離する分離帯（アイソレーション領域）、２８は層間絶縁膜、２９はメタル配線、３１はＳｉ酸化膜またはＳｉ窒化膜等の表面保護膜（パッシベーション）、３２は複数のワード線２２のうち一部のワード線２２の幅方向側面の少なくとも片側に形成されるサイドウォールである。
【００３５】前記ワード線２２は前記ゲート絶縁膜２３の上面で前記ビット線２５，２６に直交する方向に延びた帯状に形成され、複数本が平行に形成される。該複数のワード線２２の幅は、該ワード線２２の形成後の中間製品を標準化するため、互いに同寸法に設定される。前記チャネル２４は前記ワード線２２の直下で前記ビット線２５，２６に挟まれる領域に形成される。前記ビット線２５，２６は帯状に形成され、複数本が平行に配置される。前記分離帯２７は前記ワード線２２およびサイドウォール３２をマスクとしてアイソレーション注入されて形成される。
【００３６】前記メモリセルＭ０〜Ｍ３はエンハンスメント型で構成されている。そして、前記メモリセルＭ０〜Ｍ３のうち、メモリセルＭ０（第０類のメモリセル）のチャネル２４のしきい値は他のメモリセルＭ１〜Ｍ３より大幅に高く設定されている。また、メモリセルＭ１（第１類のメモリセル）のチャネル２４の抵抗値（チャネル抵抗値）は相対的に大きく（第１の抵抗値）設定され、メモリセルＭ２（第２類のメモリセル）のチャネル抵抗値は中程度（第２の抵抗値）に設定され、さらにメモリセルＭ３（第３類のメモリセル）のチャネル抵抗値は相対的に小さく（第３の抵抗値）設定されている。なお、メモリセルＭ０（第０類のメモリセル）のチャネル抵抗値は第１の抵抗値と同様に大きく設定されている。かかるチャネル抵抗値の違いは、夫々のチャネル２４の幅（チャネル幅）を違えることで設定する。すなわち、チャネル幅が大きければチャネル抵抗値は低減され、逆にチャネル幅が小さければチャネル抵抗値は増大される。上記チャネル幅は、前記ワード線２２の幅方向側面にサイドウォール３２が形成されるか否かによって設定される。すなわち、前記サイドウォール３２の有無によって、ワード線２２と前記分離帯２７との重なり量が異なってくるが、前記分離帯２７では外部機器により当該ワード線２２が選択されても電流が流れないため、チャネルがサイドウォール３２の幅だけ広がることになる。
【００３７】具体的には、前記第１類のメモリセルＭ１に対応するワード線２２の幅方向側面はサイドウォールが省略されることで、そのチャネル幅は小さく設定され、故にチャネル抵抗値は大に設定される。前記第２類のメモリセルＭ２のサイドウォール３２は対応するワード線２２の幅方向側面の片側のみに形成されることで、そのチャネル幅は中程度に設定され、故にチャネル抵抗値は中程度に設定される。前記第３類のメモリセルＭ３のサイドウォール３２は対応するワード線２２の幅方向側面の両側に形成されることで、そのチャネル幅は大きく設定され、故にチャネル抵抗値は小に設定される。
【００３８】このように、ワード線２２の側壁両側にサイドウォール３２を形成するもの（第３類のメモリセルＭ３）、片側に形成するもの（第２類のメモリセルＭ２）、形成しないもの（第１類のメモリセルＭ１および第０類のメモリセルＭ０）の三種類を形成し、さらにサイドウォールを形成しないもののうちの一方（第０類のメモリセルＭ０）のチャネル２４にプログラム注入してそのチャネルしきい値を高く設定することで、下記のように四種類のメモリセルトランジスタを構成できる。
【００３９】第０類のメモリセルＭ０：チャネル幅＝小，しきい値＝高い（トランジスタはＯＮしない）
第１類のメモリセルＭ１：チャネル幅＝小、しきい値＝エンハンスメント第２類のメモリセルＭ２：チャネル幅＝中、しきい値＝エンハンスメント第３類のメモリセルＭ３：チャネル幅＝大、しきい値＝エンハンスメント。
【００４０】なお、前記各ビット線２５，２６は、図４の如く、ビット線選択トランジスタ３５を介して外部のセンス回路３６に接続されている。一般に、ＲＯＭデータの読み出しはセンス回路が用いられるが、本実施例で使用するセンス回路３６もメモリセルＭ０〜Ｍ３を流れる電流値を検出するものである点で既存のものと全く変わりがない。すなわち、該センス回路３６は、選択されたメモリセルのオン電流値がどの範囲に入っているかを検出し、３次元データ｛（Ａ），（Ｂ），（Ｃ）｝に変換するものである。ただし、該センス回路３６は、３種の電流値を判別できるしきい値、すなわち、図６中の（０）と（ｉ）の間、（ｉ）と（ｉｉ）の間、（ｉｉ）と（ｉｉｉ）の間に夫々設定されたしきい値を有している。ここで、図５は前記メモリセルＭ０〜Ｍ３で構成されるメモリセルアレイの内部回路図、図６は前記各メモリセルＭ０〜Ｍ３のワード線２２（ゲート）に所定の電圧を印加しかつ所定のドレイン電圧を印加した場合に流れる電流値（オン電流値）を示したものである。図６のように、各メモリセルＭ０〜Ｍ３のオン電流値は（０）〜（ｉｉｉ）というように異なって設定される。該センス回路３６は、図４の如く、前記３次元データ｛（Ａ），（Ｂ），（Ｃ）｝に夫々対応する３ビットの出力線を介して判定回路３７に接続される。該判定回路３７は、図７の如く、前記センス回路３６からの３次元データ｛（Ａ），（Ｂ），（Ｃ）｝に基づいて、選択されたメモリセルが第０類から第３類のいずれのメモリセルＭ０〜Ｍ３であるかを判定し、前記３次元データ｛（Ａ），（Ｂ），（Ｃ）｝を２ビットのデータ（■，■）に変換する機能を有する。
【００４１】なお、図８、図９および図１０は前記ビット線選択トランジスタ３５等の周辺トランジスタを示す図であって、図８は平面図、図９は図８のＣ−Ｃ断面図、図１０は同じくそのＤ−Ｄ断面図である。該周辺トランジスタは、前記各メモリセルＭ０〜Ｍ３を形成するのと同一のｐ型半導体基板２１の上面に形成される。図８R>８乃至図１０中の４０ａはＬＯＣＯＳフィールド酸化膜、４０ｂはソースおよびドレインを形成するｎ+型拡散層、４０ｃはゲート絶縁膜、４０ｄはゲート、４０ｅはソースおよびドレインをＬＤＤ構造とするためのｎ-型拡散領域、４０ｆはサイドウォール、４０ｇは層間絶縁膜、４０ｈはメタル配線、４０ｉはＳｉ酸化膜またはＳｉ窒化膜等の表面保護膜（パッシベーション）、４０ｊはコンタクト領域である。なお、図４中のＭＡはメモリセルアレイである。
【００４２】＜使用方法＞上記構成の半導体記憶装置の使用時には、ワード線２２を通じて読み出し対象となるメモリセルＭ０〜Ｍ３のワード線２２（ゲート）に所定の電圧を印加すると同時に、ビット線選択トランジスタ３５のゲート４０ｄに所定の電圧を印加して当該メモリセルＭ０〜Ｍ３のビット線２５，２６をセンス回路３６に電気的に接続する。このとき、各メモリセルＭ０〜Ｍ３のオン電流値は、図６に示すようになる。すなわち、第０類のメモリセルＭ０の場合、チャネル２４のしきい値が高いため、トランジスタはオンせず、故に電流値は（０）＝０のままである。第１類のメモリセルＭ１の場合、チャネル抵抗値が高いためにオン電流値（ｉ）は低くなる。第２類のメモリセルＭ２の場合、チャネル抵抗値は中程度であるためにオン電流値（ｉｉ）は中程度となる。第３類のメモリセルＭ３の場合、チャネル抵抗値は低いためにオン電流値（ｉｉｉ）は高くなる。そして、センス回路３６にて、上記メモリセルＭ０〜Ｍ３のオン電流値がどの範囲に入っているかを検出し、図７の如く、３次元データ｛（Ａ），（Ｂ），（Ｃ）｝に変換する。具体的には、第０類のメモリセルＭ０の場合は｛（Ａ），（Ｂ），（Ｃ）｝＝｛”Ｈ”，”Ｈ”，”Ｈ”｝とし、第１類のメモリセルＭ１の場合は｛”Ｌ”，”Ｈ”，”Ｈ”｝とし、第２類のメモリセルＭ２の場合は｛”Ｌ”，”Ｌ”，”Ｈ”｝とし、第３類のメモリセルＭ３の場合は｛”Ｌ”，”Ｌ”，”Ｌ”｝とする。該データ｛（Ａ），（Ｂ），（Ｃ）｝は判定回路３７に送信される。判定回路３７は、センス回路３６からの３次元データ｛（Ａ），（Ｂ），（Ｃ）｝を２ビットのデータ（■，■）に変換する。具体的には、図７の如く、｛（Ａ），（Ｂ），（Ｃ）｝＝｛”Ｈ”，”Ｈ”，”Ｈ”｝の場合（すなわち第０類のメモリセルＭ０が選択された場合）は（■，■）＝（Ｈ，Ｈ）とし、｛”Ｌ”，”Ｈ”，”Ｈ”｝の場合（すなわち第１類のメモリセルＭ１が選択された場合）は（■，■）＝（Ｈ，Ｌ）とし、｛”Ｌ”，”Ｌ”，”Ｈ”｝の場合（すなわち第２類のメモリセルＭ２が選択された場合）は（■，■）＝（Ｌ，Ｈ）とし、｛”Ｌ”，”Ｌ”，”Ｌ”｝の場合（すなわち第３類のメモリセルＭ３が選択された場合）は（■，■）＝（Ｌ，Ｌ）とする。
【００４３】このように、各メモリセルＭ０〜Ｍ３が夫々単独で２ビットデータ（■，■）としての多値特性を有しているので、従来例では１個のメモリセルトランジスタで１ビットデータに対応するのに比べて、セルアレイのメモリセルトランジスタ数を従来の１／２に減らすことができるため、セルアレイ部分だけを見ればその面積を半減できる。言い変えれば、従来例と同じ面積で二倍の記憶容量を有せしめることが可能となる。したがって、各微細化に関しては従来例と同程度でありながら、ＲＯＭのチップサイズを格段に小さくしてデータ集積度を高めることができ、低コスト化および大容量化が可能となる。具体的には、例えば３２メガビットのＲＯＭの場合、従来約３２メガ個のメモリセルが必要であったのに対し、本発明では、約１６メガ個のメモリセルで良いことになる。
【００４４】＜製造方法＞本実施例の製造方法を説明する。図１１、図１３、図１５、図１７および図１９はメモリセルアレイの製造工程を示す断面図、図１２、図１４R>４、図１６、図１８および図２０は周辺トランジスタの製造工程を示す断面図である。まず、ｐ型半導体基板２１の上面の周囲部に、周辺回路のアイソレーション領域となるＬＯＣＯＳフィールド酸化膜４０ａを形成する。そして、図１１および図１２の如く、ＣＶＤ法等にてゲート絶縁膜２３，４０ｃを形成し、ｐ型半導体基板２１の上面の一部をマスキンクし、各メモリセルのｐ型半導体基板２１の上層部の一部にｎ+不純物の注入を行い、これを拡散してビット線２５，２６（ソースおよびドレイン）を形成する。なお、ビット線２５，２６の形成はゲート絶縁膜２３の形成の前に行ってもよい。
【００４５】次に、ポリシリコンまたは高融点金属ポリサイド等を用いたＣＶＤ法にて、ワード線２２（ゲート）および周辺トランジスタのゲート４０ｄを積層した後、さらにワード線２２およびゲート４０ｄの上面等にＳｉ酸化膜４１およびＳｉ窒化膜４２をリソグラフィー処理にて形順次成する。そして、図１３および図１４の如く、Ｓｉ酸化膜４１およびＳｉ窒化膜４２をエッチング除去した後、周辺トランジスタの所定領域にＰ（リン）等のｎ-型不純物を注入して拡散しｎ-型拡散領域４０ｅを形成する。そして、ＣＶＤ法にて酸化膜を積層した後、全面異方性エッチング処理を施して全メモリセルＭ０〜Ｍ３のワード線２２および周囲トランジスタのゲート４０ｄの幅方向側面の両側にサイドウォール３２，４０ｆを形成する。該サイドウォール３２，４０ｆは、例えばＣＶＤ酸化膜あるいはポリシリコン等を用いて形成する。なお、ここまでの製造工程は、各メモリセルの種類が如何なるものであっても共通しているため、各メモリセルの種類の決定前に予め中間製品として大量に生産しておくことが可能である。また、前記サイドウォール３２は、ビット線選択用等の周辺トランジスタのＬＤＤ構成用等のサイドウォール４０ｆと同時に形成すれば、製造工程上での工程追加等を防止できる。
【００４６】そして、ＲＯＭの設計に基づいて、第２類のメモリセルＭ２の約半分、第３類のメモリセルＭ３の全部および周囲トランジスタの全部をフォトレジスト４３で被覆し（フォトリソグラフィー工程）、図１５および図１６の如く、所定のサイドウォール３２，４０ｆを残す。その後、フォトレジスト４３をエッチング除去する。
【００４７】次に、図１７および図１８の如く、近接するメモリセルの間に、ボロン（Ｂ）あるいはＢＦ2等の不純物をイオン注入し、分離帯２７を形成する。ここで、ワード線２２とサイドウォール３２が注入マスクとなり、分離帯２７と、ワード線２２との重なり量がサイドウォール３２の幅だけずれてくる。これによって、各メモリセルＭ０〜Ｍ３のチャネル幅を調整できる。
【００４８】この後、図１９のように第０類のメモリセルＭ０を除く全領域にレジスト４４を形成し、プログラム注入によって第０類のメモリセルＭ０のチャネル２４のしきい値を十分高く設定する。そして、層間絶縁膜２８，４０ｇ、メタル配線２９，４０ｈおよび表面保護膜３１，４０ｉを形成して、図１乃至図３に示す半導体記憶装置が形成される。
【００４９】このように、全メモリセルＭ０〜Ｍ３および周囲トランジスタの全部のゲートにサイドウォール３２，４０ｆを形成する工程までを、ＲＯＭの設計に拘らずに標準的な中間製品として予め大量生産しておき、後工程においてチャネル抵抗値およびチャネルしきい値を違えているので、初期段階から各メモリセルの特性を変えるのに比べて、ＲＯＭの設計後の製造期間を大幅に短縮できる。
【００５０】［第２の実施例］
＜構成＞図２１は本発明の第２の実施例の半導体記憶装置を示す図である。本実施例の半導体記憶装置（ＲＯＭ）は、四値のメモリセルを有する不揮発性のＮＯＲ型フラットセル方式のものである点は第１の実施例と同様であるが、チャネルの電気的特性をしきい値の違いのみによって達成している点で第１の実施例と異なる。図２１R>１中のＭ０〜Ｍ３はメモリセル、５１はＳｉ等からなるｐ型半導体基板、５２はメモリセルごとにゲートを構成するためのポリサイド等からなるワード線、５３はＳｉ酸化膜等からなるゲート絶縁膜、５４はｐ型半導体基板の上層部の一部で構成されるチャネル（活性領域）、５７は近接する前記ワード線５２の間の領域で異なるメモリセルの前記チャネル５４同士を分離する分離帯（アイソレーション領域）、５８は層間絶縁膜、６１はＳｉ酸化膜またはＳｉ窒化膜等の表面保護膜（パッシベーション）、６２は各ワード線５２の幅方向側面の両側に形成されるサイドウォールである。
【００５１】前記ワード線５２は、図１に示した第１の実施例と同様、図示しないビット線に直交する方向に形成される。前記チャネル５４は前記ワード線５２の直下でビット線に挟まれる領域に形成される。そして、該各チャネル５４のしきい値は、プログラム注入の注入量を調整することで夫々設定される。具体的には、各メモリセルＭ０〜Ｍ３のしきい値は下記のように設定される。
【００５２】第０類のメモリセルＭ０：しきい値Ｄ０＝極めて高い（トランジスタはＯＮしない）
第１類のメモリセルＭ１：しきい値Ｄ１＝やや高い第２類のメモリセルＭ２：しきい値Ｄ２＝やや低い第３類のメモリセルＭ３：しきい値Ｄ３＝極めて低い。
【００５３】このように、各類のメモリセルＭ０〜Ｍ３のチャネル５４のしきい値を変えていることで、上記のように四種類のメモリセルトランジスタを構成できる。
【００５４】また、前記分離帯５７は、ワード線５２および前記サイドウォール６２をマスクとしてアイソレーション注入されて形成される。これにより、分離帯５７の幅を狭めることができる。すなわち、各メモリセルＭ０〜Ｍ３のチャネル幅を広げることができ、チャネル抵抗値を容易に低減でき、電流効率を増すことで各メモリセルＭ０〜Ｍ３のしきい値特性の差を明確にできる。
【００５５】なお、前記ワード線５２に直交するビット線２５，２６は、図４に示した第１の実施例と同様、ビット線選択トランジスタ３５を介して外部のセンス回路３６に接続されている。該センス回路３６は、該｛（Ａ），（Ｂ），（Ｃ）｝に夫々対応する３ビットの出力線を介して判定回路３７に接続される。なお、前記ビット線選択トランジスタ３５、前記センス回路３６および前記判定回路３７の構成は第１の実施例と夫々同様であるため、その説明は省略する。
【００５６】＜使用方法＞上記構成の半導体記憶装置の使用時には、ワード線５２を通じて読み出し対象となるメモリセルＭ０〜Ｍ３のワード線５２（ゲート）に所定の電圧を印加すると同時に、ビット線選択トランジスタ３５のゲート４０ｄに所定の電圧を印加して当該メモリセルＭ０〜Ｍ３のビット線２５，２６をセンス回路３６に電気的に接続する。このとき、各メモリセルＭ０〜Ｍ３のオン電流値は、図６に示した第１の実施例と同様になる。すなわち、第０類のメモリセルＭ０の場合、チャネル５４のしきい値Ｄ０は極めて高いため、上記電圧によってはオンせず、オン電流値（０）は０となる。第１類のメモリセルＭ１の場合はしきい値Ｄ１はやや高いため、オン電流値（ｉ）は低くなる。第２類のメモリセルＭ２の場合はしきい値Ｄ２はやや低いため、オン電流値（ｉｉ）はやや高くなる。第３類のメモリセルＭ３の場合はしきい値Ｄ３は極めて低いため、オン電流値（ｉｉｉ）は極めて高くなる。そして、センス回路３６にて、上記メモリセルＭ０〜Ｍ３のチャネル５４のしきい値がどの範囲に入っているかを検出し、図７に示した第１の実施例と同様、３次元データ｛（Ａ），（Ｂ），（Ｃ）｝に変換する。具体的には、第０類のメモリセルＭ０の場合は｛（Ａ），（Ｂ），（Ｃ）｝＝｛”Ｈ”，”Ｈ”，”Ｈ”｝とし、第１類のメモリセルＭ１の場合は｛”Ｌ”，”Ｈ”，”Ｈ”｝とし、第２類のメモリセルＭ２の場合は｛”Ｌ”，”Ｌ”，”Ｈ”｝とし、第３類のメモリセルＭ３の場合は｛”Ｌ”，”Ｌ”，”Ｌ”｝とする。該データ｛（Ａ），（Ｂ），（Ｃ）｝は判定回路３７に送信される。判定回路３７は、センス回路３６からの３次元データ｛（Ａ），（Ｂ），（Ｃ）｝を２ビットのデータ（■，■）に変換する。具体的には、図７に示した第１の実施例と同様、｛（Ａ），（Ｂ），（Ｃ）｝＝｛”Ｈ”，”Ｈ”，”Ｈ”｝の場合（すなわち第０類のメモリセルＭ０が選択された場合）は（■，■）＝（Ｈ，Ｈ）とし、｛”Ｌ”，”Ｈ”，”Ｈ”｝の場合（すなわち第１類のメモリセルＭ１が選択された場合）は（■，■）＝（Ｈ，Ｌ）とし、｛”Ｌ”，”Ｌ”，”Ｈ”｝の場合（すなわち第２類のメモリセルＭ２が選択された場合）は（■，■）＝（Ｌ，Ｈ）とし、｛”Ｌ”，”Ｌ”，”Ｌ”｝の場合（すなわち第３類のメモリセルＭ３が選択された場合）は（■，■）＝（Ｌ，Ｌ）とする。
【００５７】このように、各メモリセルＭ０〜Ｍ３が夫々単独で２ビットデータ（■，■）としての特性を有しているので、第１の実施例と同様、各微細化に関しては従来例と同程度でありながら、ＲＯＭのチップサイズを小さくしてデータ集積度を高めることができる。
【００５８】＜製造方法＞本実施例の製造方法を説明する。まず、第１の実施例と同様の手順にしたがって、ｐ型半導体基板５１の上面の周囲部に、周辺回路のアイソレーション領域となるＬＯＣＯＳフィールド酸化膜を形成する。そして、ＣＶＤ法等にてゲート絶縁膜５３、ビット線、ワード線５２（ゲート）および周辺トランジスタのゲートを順次形成した後、周辺トランジスタについてＬＤＤ注入を行ってｎ-型拡散領域を形成し、全面異方性エッチング処理を施して全メモリセルＭ０〜Ｍ３のワード線５２および周囲トランジスタのゲートの幅方向側面の両側にサイドウォール６２を形成する。その後、分離帯５７の領域に、Ｂ+，ＢＦ2+等のアイソレーション注入を行う。
【００５９】そして、図２２の如く、メモリセルＭ３のみフォトレジスト６３にてマスキングを施した後、他のメモリセルＭ０〜Ｍ２のしきい値を上げるため、メモリセルＭ０〜Ｍ２の上からＢ（ボロン）等を用いてプログラム注入を行なう。
【００６０】次に、図２３の如く、メモリセルＭ２，Ｍ３についてフォトレジスト６４にてマスキングを施した後、他のメモリセルＭ０，Ｍ１のしきい値を上げるため、これらの各メモリセルＭ０，Ｍ１の半導体基板５１上にＢ（ボロン）等を用いてプログラム注入を行なう。
【００６１】最後に、図２４の如く、メモリセルＭ０のみにプログラム注入を行なって、しきい値の異なる四種類のメモリセルトランジスタを形成する。この後は、一般的なＭＯＳ工程によってメタル配線を形成する。そして、層間絶縁膜５８、メタル配線および表面保護膜６１を形成して、図２１に示す半導体記憶装置が形成される。
【００６２】［第３の実施例］図２５は本発明の第３の実施例の半導体記憶装置を示す平面図、図２６は図２５のＥ−Ｅ断面図、図２７は同じくＦ−Ｆ断面図、図２８はメモリセルアレイの内部回路図である。本実施例は、チャネル長制御としきい値制御を組み合わせて四値のメモリセルを実現した点で第１の実施例と同様であるが、ＮＡＮＤ型方式の構造である点で第１の実施例と異なる。図２５乃至図２７中のＭ０〜Ｍ３はメモリセル、７１はＳｉ等からなるｐ型半導体基板、７２はメモリセルごとにゲートを構成するためのポリサイド等からなるワード線、７３はＳｉ酸化膜等からなるゲート絶縁膜、７４はｐ型半導体基板の上層部の一部で構成されるチャネル（活性領域）、７５，７６はｎ+型拡散層として前記メモリセルごとに形成されるソースおよびドレイン、７７は近接する前記ワード線７２の間の領域で異なるメモリセルの前記チャネル７４同士を分離する分離帯（ＬＯＣＯＳ酸化膜）、７８は層間絶縁膜、８１はＳｉ酸化膜またはＳｉ窒化膜等の表面保護膜（パッシベーション）、８２は複数のワード線７２のうち一部のワード線７２の幅方向側面の少なくとも片側に形成されるサイドウォールである。前記全ワード線７２の幅は同寸法に設定される。
【００６３】そして、本実施例の半導体記憶装置では、前記ソースおよびドレイン７５，７６は前記ワード線７２および前記サイドウォール８２をマスクとして形成される。したがって、前記サイドウォール８２の有無によって前記ソースおよびドレイン７５，７６に挟まれる前記チャネル７４の長さ（チャネル長）が設定される。
【００６４】ここで、前記第０類のメモリセルＭ０のチャネル７４はエンハンスメント型とされている。また他のメモリセルＭ１〜Ｍ３はデプレッション型とされている。また、第１類のメモリセルＭ１のチャネル抵抗値は相対的に大きく（第１の抵抗値）設定され、第２類のメモリセルＭ２のチャネル抵抗値は中程度（第２の抵抗値）に設定され、さらに第３類のメモリセルＭ３のチャネル抵抗値は相対的に小さく（第３の抵抗値）設定されている。なお、第０類のメモリセルＭ０のチャネル抵抗値は第１の抵抗値と同様に大きく設定されている。かかるチャネル抵抗値の違いは、夫々のチャネル長を違えることで設定される。すなわち、チャネル長が大きければチャネル抵抗値は増大され、逆にチャネル長が小さければチャネル抵抗値は低減される。上記チャネル長は、前記ワード線７２の幅方向側面にサイドウォール８２が形成されるか否かによって設定される。すなわち、前記サイドウォール８２の有無によって、ワード線７２と前記ソースおよびドレイン７５，７６との重なり量が異なり、故にチャネル７４がサイドウォール８２の幅だけ長くなることになる。
【００６５】具体的には、前記第１類のメモリセルＭ１に対応するワード線７２の幅方向側面の両側にサイドウォール８２が形成されることで、そのチャネル長は大きく設定され、故にチャネル抵抗値は大に設定される。前記第２類のメモリセルＭ２のサイドウォール８２は対応するワード線７２の幅方向側面の片側のみに形成されることで、そのチャネル長は中程度に設定され、故にチャネル抵抗値は中程度に設定される。前記第３類のメモリセルＭ３のサイドウォール８２は対応するワード線７２の幅方向側面に省略されることで、そのチャネル長は小さく設定され、故にチャネル抵抗値は小に設定される。なお、前記第０類のメモリセルＭ０に対応するワード線７２の幅方向側面には、第１類のメモリセルＭ１と同様にその両側にサイドウォール８２が形成され、故にそのチャネル長は大きく設定され、チャネル抵抗値は大に設定される。
【００６６】このように、ワード線７２の側壁両側にサイドウォール８２を形成するもの（第１類のメモリセルＭ１および第０類のメモリセルＭ０）、片側に形成するもの（第２類のメモリセルＭ２）、形成しないもの（第３類のメモリセルＭ３）の三種類を形成し、さらにサイドウォールを両側に形成するもののうちの一方（第０類のメモリセルＭ０）のチャネル７４にプログラム注入してそのチャネルしきい値を高く設定することで、下記のように四種類のメモリセルトランジスタを構成できる。
【００６７】第０類のメモリセルＭ０：チャネル長＝長、しきい値＝エンハンスメント第１類のメモリセルＭ１：チャネル長＝長、しきい値＝デプレッション第２類のメモリセルＭ２：チャネル長＝中、しきい値＝デプレッション第３類のメモリセルＭ３：チャネル長＝短、しきい値＝デプレッション。
【００６８】本実施例でも、１メモリセルトランジスタで二ビット分のデータ（四値）を記憶できる。
【００６９】本実施例の製造時には、第１の実施例と同様、まず全てのメモリセルＭ０〜Ｍ３のワード線７２の側面にサイドウォール８２を形成した後、必要な部分にフォトレジスト等でマスクを形成し、第３類のメモリセルＭ３の両側および第２類のメモリセルＭ２の片側のサイドウォールを選択的にエッチング除去すればよい。本実施例によっても、第１の実施例と同様の効果を奏し得る。
【００７０】［第４の実施例］図２９は本発明の第４の実施例の半導体記憶装置を示す断面図である。本実施例は、チャネルの電気的特性をしきい値の違いのみによって達成している点で第２の実施例と同様であるが、ＮＡＮＤ型方式である点で第２の実施例と異なる。図２９中のＭ０〜Ｍ３はメモリセル、９１はＳｉ等からなるｐ型半導体基板、９２はメモリセルごとにゲートを構成するためのポリサイド等からなるワード線、９３はＳｉ酸化膜等からなるゲート絶縁膜、９４はｐ型半導体基板の上層部の一部で構成されるチャネル（活性領域）、９５，９６はｎ+型拡散層として前記メモリセルごとに形成されるソースおよびドレイン、９８は層間絶縁膜、９９はＳｉ酸化膜またはＳｉ窒化膜等の表面保護膜（パッシベーション）である。
【００７１】前記チャネル９４は前記ワード線９２の直下で前記ソースおよびドレイン９５，９６に挟まれる領域に形成される。そして、該各チャネル９４のしきい値は、プログラム注入の注入量を調整することで夫々設定される。具体的には、各メモリセルＭ０〜Ｍ３のしきい値は下記のように設定される。
【００７２】第０類のメモリセルＭ０：しきい値Ｄ０＝エンハンスメント第１類のメモリセルＭ１：しきい値Ｄ１＝高いデプレッション第２類のメモリセルＭ２：しきい値Ｄ２＝中程度のデプレッション第３類のメモリセルＭ３：しきい値Ｄ３＝低いデプレッション。
【００７３】本実施例でも、第３の実施例と同様、１メモリセルトランジスタで二ビット分のデータ（四値）を記憶できる。
【００７４】［第５の実施例］
＜構成＞本発明の第５の実施例は、第１の実施例や第３の実施例よりもさらにセルの微細化を行う場合に上記のように四値のメモリセルアレイを構成しようとすると、例えば図１５のように第２類のメモリセルＭ２のサイドウォール３２をワード線２２の幅方向側面の片側のみに形成する工程で、第２類のメモリセルＭ２の中間部まで正確にフォトレジストを形成するのが困難となるおそれがある。本実施例の半導体記憶装置は、かかる困難性に鑑み、三値のメモリセルアレイで構成されるものである。本実施例の半導体記憶装置（ＲＯＭ）はＮＯＲ型フラットセル方式のものであって、具体的には、メモリセルアレイが、図３０の如く、チャネル２４のしきい値が他のメモリセルＭ１，Ｍ２と異なって設定された第０類のメモリセルＭ０と、サイドウォールが全く形成されない（すなわちチャネル抵抗値が高い）第１類のメモリセルＭ１と、両側にサイドウォール３２が形成される第２類のメモリセルＭ２の三種類のメモリセルで構成される。なお、本実施例はＮＯＲ型フラットセル方式を採用しているため、第０類のメモリセルＭ０にはサイドウォールが形成されていない。これにより、図１５に示した第１の実施例のようにメモリセル（図１５中のＭ２）の中間部まで正確にフォトレジストを形成する必要がなくなる。その他の構成は第１の実施例と同様であり、同一機能を有する部材には同一符号を付している。
【００７５】＜使用方法＞次に、記憶データの具体的な読み出し方法を説明する。図３１に１個のメモリセルで三値記憶させる場合の出力データ例（オン電流値）、図３２３２にメモリセルアレイの読み出し回路（センス回路等）のブロック図を示す。本実施例では、図３２の如く、２個のメモリセルＭａ，Ｍｂを選択し、各メモリセルＭａ，Ｍｂのオン電流値をセンス回路３６ａ，３６ｂで検出し、判定回路３７での判定により３ビットデータを読み出す。具体的には、図３１の如く、各メモリセルＭａ，Ｍｂのオン電流値は、図３１の（０）（ｉ）（ｉｉ）のように互いに異なる。そして、図３３の如く、メモリセルＭａの類が第０類（Ｍ０）であるときセンス回路３６ａの出力信号｛（Ａ），（Ｂ）｝は｛”Ｈ”，”Ｈ”｝となってメモリセルＭａの類が第１類（Ｍ１）であるとき前記出力信号｛（Ａ），（Ｂ）｝は｛”Ｌ”，”Ｈ”｝となってメモリセルＭａの類が第２類（Ｍ２）であるとき前記出力信号｛（Ａ），（Ｂ）｝は｛”Ｌ”，”Ｌ”｝となる。同様に、メモリセルＭｂの類が第０類（Ｍ０）であるときセンス回路３６ｂの出力信号｛（Ｃ），（Ｄ）｝は｛”Ｈ”，”Ｈ”｝となってメモリセルＭｂの類が第１類（Ｍ１）であるとき前記出力信号｛（Ｃ），（Ｄ）｝は｛”Ｌ”，”Ｈ”｝となってメモリセルＭｂの類が第２類（Ｍ２）であるとき前記出力信号｛（Ｃ），（Ｄ）｝は｛”Ｌ”，”Ｌ”｝となる。
【００７６】このようにして得られたセンス回路３６ａ，３６ｂの出力信号｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝に基づいて、判定回路３７は３ビットのデータ（■，■，■）に変換する。具体的には、図３３の如く、｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝｛”Ｌ”，”Ｌ”，”Ｌ”，”Ｌ”｝の場合（すなわちＭａ，ＭｂがいずれもＭ２の場合）は（■，■，■）＝（Ｌ，Ｌ，Ｌ）とし、｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝｛”Ｌ”，”Ｌ”，”Ｌ”，”Ｈ”｝の場合（すなわちＭａがＭ２、ＭｂがＭ１の場合）は（■，■，■）＝（Ｌ，Ｌ，Ｈ）とし、｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝｛”Ｌ”，”Ｌ”，”Ｈ”，”Ｈ”｝の場合（すなわちＭａがＭ２、ＭｂがＭ０の場合）は（■，■，■）＝（Ｌ，Ｈ，Ｌ）とし、｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝｛”Ｌ”，”Ｈ”，”Ｌ”，”Ｌ”｝の場合（すなわちＭａがＭ１、ＭｂがＭ２の場合）は（■，■，■）＝（Ｌ，Ｈ，Ｈ）とし、｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝｛”Ｌ”，”Ｈ”，”Ｌ”，”Ｈ”｝の場合（すなわちＭａがＭ１、ＭｂがＭ１の場合）は（■，■，■）＝（Ｈ，Ｌ，Ｌ）とし、｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝｛”Ｌ”，”Ｈ”，”Ｈ”，”Ｈ”｝の場合（すなわちＭａがＭ１、ＭｂがＭ０の場合）は（■，■，■）＝（Ｈ，Ｌ，Ｈ）とし、｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝｛”Ｈ”，”Ｈ”，”Ｌ”，”Ｌ”｝の場合（すなわちＭａがＭ０、ＭｂがＭ２の場合）は（■，■，■）＝（Ｈ，Ｈ，Ｌ）とし、｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝｛”Ｈ”，”Ｈ”，”Ｌ”，”Ｈ”｝の場合（すなわちＭａがＭ０、ＭｂがＭ１の場合）は（■，■，■）＝（Ｈ，Ｈ，Ｈ）とする。なお、本実施例の場合、一対のセンス回路３６ａ，３６ｂの出力の組合わせは３2＝９種類に対して、判定回路３７の出力の組合わせは２3＝８種であるので、センス回路３６ａ，３６ｂの出力の残り一種、すなわち｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝＝｛”Ｈ”，”Ｈ”，”Ｈ”，”Ｈ”｝の場合（すなわちＭａおよびＭｂのいずれもがＭ０の場合）はエラー検出用データとして用いる。
【００７７】このように、メモリセルを構成するトランジスタに対して記憶データを多値化することができるため、従来例では１個のメモリセルトランジスタで１ビットデータに対応するのに対して、三値のメモリセルの場合、それぞれ１個のメモリセルトランジスタで１．５ビット分のデータを記憶でき、同じ容量の記憶装置（ＲＯＭ）を構成する場合にメモリセルトランジスタ数を従来の２／３に減らすことができる。したがって、チップサイズを格段に小さくでき、低コスト化，大容量化が可能となる。
【００７８】＜製造方法＞本実施例の製造方法を説明する。まず、図１１および図１３に示した第１の実施例と同様、ｐ型半導体基板２１上にビット線２５，２６およびワード線２２を積層した後、全メモリセルＭ０〜Ｍ３のワード線２２の幅方向側面の両側にサイドウォール３２を形成する。そして、ＲＯＭの設計に基づいて、第２類のメモリセルＭ２の全領域をフォトレジストで被覆し（フォトリソグラフィー工程）表面酸化膜をエッチング除去して、第２類のメモリセルＭ２のサイドウォール３２を残す。この際、第１の実施例のように、メモリセルの中間まで精度良くフォトレジスト被覆を行う必要がなくなるので、極めて微細なメモリセルアレイにも対応できる。しかる後、ワード線２２およびサイドウォール３２を注入マスクとしてボロン（Ｂ）あるいはＢＦ2等の不純物をイオン注入し、分離帯２７を形成する。ここで、分離帯２７と、ワード線２２との重なり量がサイドウォール３２の幅だけずれてくる。これによって、各メモリセルＭ０〜Ｍ２のチャネル幅を調整できる。この後、プログラム注入によって第０類のメモリセルＭ０のしきい値を十分高く設定し、層間絶縁膜２８、メタル配線２９および表面保護膜３１を形成して、図３０に示す半導体記憶装置が形成される。
【００７９】［第６の実施例］以上の第１乃至第５の実施例で説明したメモリセルアレイを内蔵した本発明の実施例を、第６乃至第１１の実施例として説明する。
【００８０】図３４は、そのうちの第６の実施例に係る半導体記憶装置の概略を示した回路図である。
【００８１】半導体記憶装置（マスクＲＯＭ）を、例えばＣＤ−ＲＯＭ装置の代用として使用するためには、大容量、低速かつ低価格であることが必要となる。なお、特にＣＤ−ＲＯＭ装置の代用であるため、マスクＲＯＭはシーケンシャルアクセスで十分機能を果たす。本発明の第６の実施例の半導体記憶装置は、シーケンシャルアクセスメモリ（ＲＯＭ）であって、図３４の如く、複数個のメモリセルが縦横に配列されたメモリセルアレイ１０１と、該メモリセルアレイ１０１内の複数個の前記メモリセルが接続され一方向に並設される複数の接続線１０２と、該複数の接続線１０２を選定するためのアドレスデコーダ１０４とを備える。
【００８２】前記メモリセルアレイ１０１は、前記第１の実施例乃至第５の実施例のようなＲＯＭアレイでもよいし、あるいはＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、またはＲＡＭのように書き換え可能なメモリアレイであってもよい。
【００８３】前記接続線１０２は、前記メモリセルアレイ１０１内の各メモリセルのゲート入力用のワード線と、ドレイン信号入力用のビット線のいずれをも含み、該ワード線およびビット線は互いに直交するよう形成される。該接続線１０２には、各ビット出力を増幅し前記各メモリセルへ選択信号を送信するバッファ１０５が有せしめられている。
【００８４】前記アドレスデコーダ１０４は、前記複数のワード線を選定するための第１のアドレスデコーダ（Ｘアドレスデコーダ）と、前記複数のビット線を選定するための第２のアドレスデコーダ（Ｙアドレスデコーダ）のいずれをも含む。そして、該アドレスデコーダ１０４は、前記各接続線１０２に対応するフリップフロップＦＦ０〜ＦＦ３が列状に配されてなるシフトレジスタ１０６と、該シフトレジスタ１０６の各フリップフロップＦＦ０〜ＦＦ３のクロック入力端子（ＣＫ）に単一バス方式に接続されるクロック信号入力用の第１の母線１０７（クロック線）と、前記シフトレジスタ１０６の各フリップフロップＦＦ０〜ＦＦ３のリセット入力端子（バーＲ）に単一バス方式に接続されるリセット信号入力用の第２の母線１０８（セット・リセット線）とを備える。また、前記各シフトレジスタ１０６の各フリップフロップＦＦ０〜ＦＦ２のデータ出力端子（Ｑ）と、これに隣合うフリップフロップＦＦ１〜ＦＦ３のデータ入力端子（Ｄ）とは互いに接続され、さらに、最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）と最後端のフリップフロップＦＦ３のデータ出力端子（Ｑ）は互いに接続されている。そして、各フリップフロップＦＦ０〜ＦＦ３のデータ入力端子（Ｄ）は前記接続線１０２のバッファ１０５に接続されている。このように構成することで、それぞれの配線経路が短くなり、例えば第１乃至第６の実施例で示したような多値化されたメモリセルのデータをリファレンス回路でリファレンスする際に、メモリセルに至る電流経路の抵抗を少なくでき、電流誤差を低減できる。また、各アドレスデコーダ１０４の必要面積は、シフトレジスタ１０６、第１の母線１０７および第２の母線１０８を形成するに足りる面積で済み、多重バス方式に配線を張り巡らせていた第３の従来例に比べて面積を十分に縮小でき、低価格化を達成できる。
【００８５】上記構成において、まず電源投入時およびチップのリセット時には、第２の母線１０８からリセット信号を与えてシフトレジスタ１０６をリセットする。このとき、メモリセルは非選択の状態である。
【００８６】また、シーケンシャルアクセスの開始時には、最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）に“１”データを入力する。そうすると、（ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３）のデータ配列は（１，０，０，０）となり、最先端（１番目）のフリップフロップＦＦ０に対応する接続線１０２のバッファ１０５のみがオンし、他のフリップフロップＦＦ１〜ＦＦ３に対応する接続線１０２のバッファ１０５はオフする。次に、第１の母線１０７からクロック信号を送信してシフトレジスタ１０６を動作させると、“１”データはシフトレジスタ１０６を伝搬して後続するフリップフロップに遷移する。この際、最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）に“０”データを入力する。そうすると、（ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３）＝（０，１，０，０）となり、２番目のフリップフロップＦＦ１に対応する接続線１０２のバッファ１０５のみがオンする。以後、第１の母線１０７からクロック信号を送信するごとに最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）に“０”データを入力する。そうすると、（ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３）は（０，０，１，０）、（０，０，０，１）と変化し、夫々、フリップフロップＦＦ２，ＦＦ３に対応する接続線１０２のバッファ１０５のみが順次オンしていく。その後、セクターアドレスが変わる際に、再び最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）に“１”データを入力する。このようにして上記作業を繰り返せば、シフトレジスタ１０６の各フリップフロップＦＦ０〜ＦＦ３の出力はバッファにより増幅され、接続線１０２（ワード線またはビット線）に選択信号を順番に送信していくので、シーケンシャルにメモリセルをアクセスすることができる。
【００８７】本実施例では、各アドレスデコーダの面積を前述のように縮小しながらも、第３の従来例と同様の動作を実現でき、面積縮小にて配線数を減らしたことにより消費電力の低減を図り得、同時に処理速度を向上させ得る。具体的には、例えば２メガワード×１６ビット［＝３２メガビット］や４メガワード×１６ビット［＝６４メガビット］の構成で、各部のアクセス時間は、セクターアクセスｔａｓが最大２．０μｓ、セクター内アクセスｔａａが最大５００μｓ、サイクルタイムｔｃｙｃが最小５００μｓ（２ＭＨｚ）、チップセレクトアクセスｔｃｅが最大２．０μｓ、ＯＥアクセスｔｏｅが最大１００μｓとなる。なお、ＣＤ−ＲＯＭのアクセス時間（シーク時間を除き、連続読み出し時）は６．７μｓ／バイト＝１３．４μｓ／ワードであり、４倍速ＣＤ−ＲＯＭで３．３５μｓ／ワードであるから、ＣＤ−ＲＯＭに比べてアクセス時間を大幅に短縮できる。
【００８８】［第７の実施例］本発明の第７の実施例の半導体記憶装置は第６の実施例と同様のシーケンシャルアクセスマスクＲＯＭであるが、アドレスデコーダ１０４内のシフトレジスタ１０６の構成が第６の実施例と異なるものである。
【００８９】すなわち、本実施例の半導体記憶装置は、図３５の如く、大容量シーケンシャルアクセスマスクＲＯＭであって、前記シフトレジスタ１０６の各フリップフロップＦＦ０〜ＦＦｎのうち、最先端（１番目）のフリップフロップＦＦ０のセツト入力端子（バーＳ）に第２の母線１０８が接属される。その他のフリップフロップＦＦ１〜ＦＦｎのリセット入力端子（バーＲ）に第２の母線１０８が接続される。そして、第２の母線１０８は、セクターアドレス（Ｘアドレス）のアドレス遷移時にＳＡＴＤ信号としてのＬＯＷパルスを出力するパルス装置（バーＳＡＴＤ）に接続される。その他の構成は第６の実施例と同様である。なお、図３６はクロック信号（ｃｋ）、セクターアドレス（ｓａ）および選択されるビット線（ｐｓ）とパルス装置（バーＳＡＴＤ）からのパルス（ＳＡＴＤ）との関係を示す図である。このように、セクターアドレスの遷移時にパルス装置（バーＳＡＴＤ）にてＬＯＷパルスを発生させ、この信号でシフトレジスタ１０６の最先端（１番目）のフリップフロップＦＦ０をセットし、それ以外のフリップフロップＦＦ１〜ＦＦｎをリセットする。以後の動作は第６の実施例と同様である。本実施例によっても、第６の実施例と同様の効果を得ることができる。
【００９０】［第８の実施例］上記第６の実施例および第７の実施例のシーケンシャルアクセスマスクＲＯＭ（半導体記憶装置）では、シフトレジスタ１０６の内の隣合うフリップフロップの受け渡しはクロック信号の入力を待って行っていたので、仮にランダムアクセスマスクＲＯＭに第６の実施例および第７の実施例の技術を適用しようとすると、大容量メモリの場合にシフトレジスタ１０６のフリップフロップの数が多いと、全てのビットを選択し終えるまでにクロック時間（通常約１μｓ）×フリップフロップ数だけ時間がかかり、処理スピードの向上に限界がある。そこで、本発明の第８の実施例では、図３７の如く、シフトレジスタ１０６に高速クロック発生回路１１１を接続し、シフトレジスタ１０６のデータの遷移速度を速めるものである。なお、図３７中のｃｔはカウンタ、ＡＮＤはＡＮＤ回路である。
【００９１】読み出し時には、図３７の如く、セクターアドレスをバーＳＡＴＤ信号に同期してカウンタに入力する。高速クロック発生回路１１１では、外部からのクロックに関係なく、シフトレジスタ１０６が動作するのに十分でかつ可及的に高速のクロックを発生させる。具体的には、高速クロック発生回路１１１の高速クロック時間としては、約１０ｎｓ程度に設定しておく。このクロックで、カウンタをデクリメントし０になるまでの間、シフトレジスタ１０６を動作させる。この速度は、このマスクＲＯＭのアクセス時間に対して十分短いため、アクセス時間には影響を与えない。本発明を用いることによりＸアドレスデコーダの面積が減少し低価格化できる。なお、アドレスデコーダ内部の構成は第６の実施例または第７の実施例と同様であり、さらにアドレスデコーダ内部の動作、例えば本実施例のシフトレジスタ１０６の具体的なデータ伝搬動作は、第６の実施例および第７の実施例で説明したのと同様の手順で行う。
【００９２】本実施例では、クロック時間を第６の実施例および第７の実施例の１μｓに比べて約１／１０００に短縮しているので、シフトレジスタ１０６のデータ遷移速度を飛躍的に速めることができ、したがってランダムアクセスマスクＲＯＭでも処理速度を低下させずに、かつ第６の実施例および第７の実施例と同様の効果を奏し得る。特に、セクターアドレスを指定するＸアドレスデコーダがランダムアクセス方式を採る場合、ＸアドレスデコーダとＹアドレスデコーダを同様の構成にすれば両者の処理速度はバランスを欠くものとなるが、Ｙアドレスデコーダについて第６の実施例または第７の実施例と同様の構成にし、Ｘアドレスデコーダについて本実施例のようにカウンタと高速クロック信号を用いれば、ＸアドレスデコーダをＹアドレスデコーダと同程度の処理速度で処理できる。また、シーケンシャルアクセスマスクＲＯＭに適用する場合は、全体的な処理速度を大幅に速めることができる。
【００９３】［第９の実施例］本発明の第９の実施例の半導体記憶装置は、シーケンシャルアクセスメモリのうち高速ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ Ｍｅｍｏｒｙ）に適用したものである。図３８は本実施例の半導体記憶装置を示す平面図である。本実施例の半導体記憶装置は、第６の実施例と同様、複数個のメモリセルが縦横に配列されたメモリセルアレイ１０１と、該メモリセルアレイ１０１内の複数個の前記メモリセルが接続され一方向に並設される複数の接続線１０２と、該複数の接続線１０２を選定するためのアドレスデコーダ１０４とを備え、該メモリセルアレイ１０１、接続線１０２およびアドレスデコーダ１０４の各構成も第６の実施例と同様であるが、本実施例のＦＩＦＯでは、Ｘアドレスデコーダ（第１のアドレスデコーダ）およびＹアドレスデコーダ（第２のアドレスデコーダ）の両方にＲＥＡＤ用アドレスデコーダ１１３，１１４およびＷＲＩＴＥ用アドレスデコーダ１１５，１１６が夫々必要であり、そのいずれにも第６の実施例と同様の構成を採用している。ただし、ＲＥＡＤ用Ｙアドレスデコーダ１１４のシフトレジスタ１０６の最後端（最終）のフリップフロップＦＦｎのデータ出力端子（Ｑ）とＲＥＡＤ用Ｘアドレスデコーダ１１３のシフトレジスタ１０６の最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）とは互いに直列に接続されている。同様に、ＷＲＩＴＥ用Ｙアドレスデコーダ１１６のシフトレジスタ１０６の最後端（最終）のフリップフロップＦＦｎのデータ出力端子（Ｑ）とＷＲＩＴＥ用Ｘアドレスデコーダ１１５のシフトレジスタ１０６の最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）とは互いに直列に接続されている。なお、各Ｙアドレスデコーダ１１４，１１６においてシフトレジスタ１０６の最後端（最終）のフリップフロップＦＦｎのデータ出力端子（Ｑ）と最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）とは互いに直列に接続されている。そして、各Ｙアドレスデコーダ１１４，１１６のシフトレジスタ１０６内でパルスを順番に遷移させる際、シフトレジスタ１０６の最後端のフリップフロップＦＦｎからの出力を最先端のフリップフロップＦＦ０に入力すると同時に、対応するＸアドレスデコーダ１１３，１１５のシフトレジスタ１０６にクロックと同時に入力する。各Ｘアドレスデコーダ１１３，１１５のシフトレジスタ１０６の最後端のフリップフロップＦＦｎの出力は同じシフトレジスタ１０６の最先端のフリップフロップＦＦ０に入力する。これらの動作は、ＲＥＡＤ側およびＷＲＩＴＥ側のいずれについても同様である。これにより、ＲＥＡＤおよびＷＲＩＴＥのそれぞれのパルスで全メモリセルを順番にアクセスできる。ＦＩＦＯではフルフラグやエンプティフラグが必要だが、これは従来通りのカウンタ（ＲＥＡＤおよびＷＲＩＴＥのポインタ）を比較して発生させる。本発明を用いることにより接続線（ワード線およびビット線）１０２の選択が高速になり、高速ＦＩＦＯが実現できる。さらに低消費電流化、低価格化も同時に実現できる。
【００９４】［第１０の実施例］例えば第１の実施例乃至第５の実施例のような多値ＲＯＭのメモリセルを例えば図５３に示した第４の従来例に類似した構成のものに適用する場合を考える。まず、（１）主ビット線２０１から、（２）メモリセルトランジスタｍ１０、（３）ノードｎ７、（４）メモリセルトランジスタｍ５、（５）ノードｎ６、（６）メモリセルトランジスタｍ９を経て、（７）仮想ＧＮＤ線２０２に電流が流れ込む、といった電流経路は、メモリセルトランジスタｍ４，ｍ６が“ＯＦＦ”トランジスタの場合のみ実現できるのであって、メモリセルトランジスタｍ４，ｍ６が“ＯＮ”トランジスタの場合には、電流径路として、まず前述の（１）の主ビット線２０１から、メモリセルトランジスタｍ１１、ノードｎ８、メモリセルトランジスタｍ６、ノードｎ７の順に流れる経路と、前述の（５）のノードｎ６から、メモリセルトランジスタｍ４、ノードｎ５、メモリセルトランジスタｍ８、仮想ＧＮＤ線２０２の順に流れる経路が付加される。
【００９５】また、図５３中のメモリセルトランジスタｍ１とメモリセルトランジスタｍ５を比較すると、メモリセルトランジスタｍ１については主ビット線２０１からメモリセルトランジスタｍ１に達するまでのローカルビット線２０３が短く、したがって、抵抗値が数百Ω程度と低いのに対し、メモリセルトランジスタｍ５については主ビット線２０１からのローカルビット線２０３が最長で抵抗値が数ＫΩ〜数十ＫΩ）と高くなる。
【００９６】このように、電流径路が複雑であったり、選択するメモリセルトランジスタの場所によって、ローカルビット線２０３の長さが大きく異なる場合等では、例えば第１の実施例乃至第５の実施例のようにメモリセルを多値化した場合、見かけ上のＯＮ電流値が大きく変化し、誤動作が発生するおそれがある。
【００９７】また、図５４に示すように、メモリセルの種類を判断するための基準値を設定するリファレンス回路をメモリセルアレイとは独立にミニアレイで構成すると、プロセスバラツキに起因してメモリセルのＯＮ電流値とリファレンス用トランジスタのＯＮ電流値がばらついてしまい、誤動作の原因となるし、前述のように選択するメモリセルトランジスタの位置によって、ローカルビット線２０３の抵抗値が大きく異なり、見かけ上、ＯＮ電流値に大きな差が出てくる。そして、図５４の構成ではこの差を吸収することは不可能である。
【００９８】そこで、本発明の第１０の実施例では、図４９４９の如く、複数のリファレンス用トランジスタｍｒ２，ｍｒ３（リファレンス素子）をメモリセルトランジスタアレイ２１０内に採り込んで各メモリセルトランジスタｍ１２，ｍ１３とほぼ同条件とすることにより、上述のＯＮ電流値のばらつきを吸収している。図４９中のｍ１６，ｍ１７はブロック選択トランジスタ、ｍ１２，ｍ１３はメモリセルトランジスタ、２１１は主ビット線、ＳＡはメモリセルトランジスタｍ１２，ｍ１３およびリファレンス用トランジスタｍｒ２，ｍｒ３の電流値を比較する比較回路としての差動型センスアンプである。
【００９９】本実施例のメモリセルアレイ２１０のブロック回路を図５０に示す。本実施例の半導体記憶装置のメモリセルアレイ２１０内には、図３０に示した第５の実施例と同様の三種のメモリセルトランジスタが含まれる三値ＲＯＭである。図５０中のＢＷＬはブロック選択ワード線、ｍ１０，ｍ１１，ｍ１６，ｍ１７はブロック選択トランジスタ、ｎ０，ｎ１，ｎ２は前記メモリセルトランジスタｍ１２，ｍ１３のソース・ドレインに接続されるノード、ＳＷＬ０〜ＳＷＬｎは前記メモリセルトランジスタｍ１２，ｍ１３にゲート入力するメモリセルトランジスタ選択用スイッチングワード線、ｍ１４ａ，ｍ１４ｂ，ｍ１５はメモリセルトランジスタｍ１２，ｍ１３のうちいずれのトランジスタを選択するかを決定するトランジスタ、ｎ３，ｎ４は前記トランジスタｍ１５のソース・ドレインに接続されるノード、ＲＷＬ，ＬＷＬは前記トランジスタｍ１４ａ，ｍ１４ｂ，ｍ１５にゲート入力されるワード線、２１１はアルミニウム製等の主ビット線、２１２はアルミニウム製等の仮想ＧＮＤ線、２１３はローカルビット線である。また、図５０中のゲートが太線で描かれたトランジスタはＯＦＦトランジスタ、ゲートが細線で描かれたトランジスタはＯＮトランジスタである。
【０１００】前記メモリセルトランジスタｍ１２，ｍ１３は、前述の通り三種のメモリセルトランジスタが含まれる。このため、各メモリセルトランジスタｍ１２，ｍ１３がいずれの種類かを判断するための基準値となるリファレンス用トランジスタとして、図５１に示すようなリファレンス回路が必要となる。そして、図５１の如く、リファレンス用トランジスタｍｒ２，ｍｒ３は、前記メモリセルアレイ２１０内の各メモリセルトランジスタ選択用スイッチングワード線ＳＷＬ０〜ＳＷＬｎ毎に配置される。ここで、図５１は、図５０に示したメモリセルアレイＭＡの側方に配された領域を示す図であり、図５１および図５０の中で示された各配線ＢＷＬ、ＲＷＬ、ＬＷＬ、ＳＷＬ０〜ＳＷＬｎは同一のものである。なお、図５１中のゲートが太線で描かれたトランジスタはＯＦＦトランジスタ、ゲートが細線で描かれたトランジスタはＯＮトランジスタである。また、図５１に示すリファレンス回路において、リファレンス用トランジスタｍｒ２，ｍｒ３の夫々隣に位置するトランジスタｍｒ４，ｍｒ５は、図５１中ではＯＮトランジスタとされているが、ＯＦＦトランジスタとして横からの電流の流れ込みを防止しておくのが一般的である。また、図５１中のｍ１０ａ，ｍ１１ａ，ｍ１６ａ，ｍ１７ａはリファレンス用トランジスタｍｒ２，ｍｒ３を選択するためのリファレンス選択トランジスタ、２１１ａはアルミニウム製等の主ビット線、２１２ａはアルミニウム製等の仮想ＧＮＤ線、２１３ａはローカルビット線である。そして、ＲＷＬおよびＬＷＬにゲート接続された全てのトランジスタはＯＦＦトランジスタとされている。これにより、後述のように、個々のリファレンス用トランジスタｍｒ２，ｍｒ３当たりのリファレンス用電流経路は単一とされ、個々のメモリセルトランジスタｍ１２，ｍ１３当たりのメモリセル用電流経路の個数（二個）より少なく設定される。リファレンス時には、主ビット線２１１ａが差動型センスアンプＳＡのリファレンス入力となる。なお、本実施例では三値ＲＯＭであるため、かかる三値を区別するために基準値を二値必要としているが、一般に多値ＲＯＭの場合、“ＯＦＦ”トランジスタを除いたメモリセルトランジスタの種類分だけリファレンス用トランジスタを必要とする。例えば、四値の場合は三個のリファレンス用トランジスタを必要とし、五値の場合は四個のリファレンス用トランジスタを必要とする。したがって、これらの個数のリファレンス用トランジスタ分だけデータ記憶用として用いる代わりにをそれぞれの種類のリファレンス用のトランジスタに置き換えて用いればよい。具体的には、三値（０，１，ＯＦＦ）のとれるＲＯＭの場合、図５１のｍｒ２，ｍｒ３がともに“０”トランジスタと、ｍｒ２，ｍｒ３がともに“１”トランジスタの２種のリファレンス回路を構成すれば良い。４値の場合も同様に、３種のリファレンス回路が構成される。
【０１０１】上記構成の半導体記憶装置の動作を、例として、図５０中のｍ１３を選択する場合について説明する。本実施例の動作時には、図４９に示した差動型センスアンプＳＡにてメモリセルトランジスタｍ１３の値を読み込み、次いで当該メモリセルトランジスタｍ１３と同一のワード線ＳＷＬ０〜ＳＷＬｎに接続されたリファレンス用トランジスタｍｒ２，ｍｒ３の値を読み込む。なお、リファレンス用トランジスタｍｒ２，ｍｒ３の値を先に読み込んで、メモリセルトランジスタｍ１３の値を後から読み込んでもよい。いずれの場合にも、メモリセルトランジスタｍ１３のＢＷＬを“Ｈ”，ＲＷＬを“Ｌ”，ＬＷＬを“Ｈ”，ＳＷＬ０を“Ｈ”，他のＳＷＬを“Ｌ”の設定する。このときの主ビット線２１１から仮想ＧＮＤ線２１２までの電流径路を考える。まず、主ビット線２１１からメモリセルトランジスタｍ１３までの径路としては、メモリセルトランジスタｍ１１→ノードｎ２という経路と、ブロック選択トランジスタｍ１７→ノードｎ２という経路の二経路となってメモリセルトランジスタｍ１３から仮想ＧＮＤ線２１２までの径路はノードｎ１→メモリセルトランジスタｍ１５ａ→ノードｎ３→ブロック選択トランジスタｍ１０という経路と、ノードｎ１→メモリセルトランジスタｍ１５ｂ→ノードｎ４→ブロック選択トランジスタｍ１６という経路の二径路となる。
【０１０２】ここで、ローカルビット線２１３の影響を考えた場合、図５３の従来例では、１本当たりのローカルビット線２１３の抵抗値をＲとすると、電流経路の抵抗の最大値はほぼ２Ｒとなるのに対し、図５０に示した本実施例の場合、二経路が二本生じることからその抵抗の最大値はほぼ１／２Ｒとなり、ローカルビット線２１３の抵抗値の影響は従来例と比して、１／４になっている。これによって選択するメモリセルトランジスタの位置による見かけ上のＯＮ電流値の範囲を小さく抑えることができる。
【０１０３】また図５０においてｍ１３が“ＯＮ”の場合と“ＯＦＦ”の場合を考えた場合、簡単のために、ローカルビット線２１３の抵抗値を無視し、下半分（ＳＷＬｎ以下）を無視し、主ビット線２１１から、仮想ＧＮＤまでの抵抗値をトランジスタ１個の抵抗をＲとして考えると、図５０の場合、ｍ１２が“ＯＦＦ”なら、４Ｒ、ｍ１２が“ＯＮ”なら、７／２Ｒとなり、比は、１：１．１４となる。同様に図５３の場合、ｍ１０，ｍ１２がともに“ＯＦＦ”の場合、３Ｒ，“ＯＮ”の場合、７／３Ｒとなり、比は１：１．２９で、周囲のメモリセルトランジスタの状態による影響も本発明で改善されている。
【０１０４】また、本発明では、図５１の如く、リファレンス用トランジスタｍｒ２，ｍｒ３をメモリセルアレイ２１０の内部に配置しているので、例えば図５０においてｍ１２トランジスタが選択された場合、リファレンスとして同一のＳＷＬ０がゲートとなっているトランジスタ（図５１の中のｍｒ２，ｍｒ３）が選択される。電流径路として、リファレンス回路ではｍｒ３→ｍｒ２の一径路に対して図５０の中のｍ１３を読む場合、ｍ１３→ｍ１５ａ／ｍ１３→ｍ１５ｂ／ｍ１３→ｍ１２／という多（三）径路になるので、リファレンス用トランジスタｍｒ２，ｍｒ３の方が必ず、ＯＮ電流値が低くなることを保証しており、これは多値の場合も同様である。このように、あるワード線に接続されたメモリセルトランジスタと他のワード線に接続されたメモリセルトランジスタの間に、トランジスタに至るまでの電流経路（ローカルビット線２１３）に遠近の差が生じ、電流経路の抵抗値の差、すなわちメモリセルに流れる電流値に差が生じたとしても、各メモリセルと同一のワード線にリファレンス用トランジスタが接続されているので、データを読み出すビット線が接続されるセンス回路部分と、リファレンスのビット線が接続される回路を全く同一のものを用いることで、読み出すトランジスタがリファレンス用トランジスタと同一であれば、必ずリファレンスのＯＮ電流値が低いことを保証できる。また、一のメモリセル当たりのメモリセル用電流経路の個数を、一のリファレンス素子当たりのリファレンス用電流経路の個数より大としているので、各メモリセルトランジスタに至る電圧降下をリファレンス用トランジスタに至る電圧降下より低く抑えることができる。したがって、各メモリセルトランジスタの端子電位を可及的に高く維持でき、隣合うメモリセルトランジスタ等からの他の電流経路からの漏れ電流を低減でき、電気的特性の精度を保ち得る。これらのことから、メモリセルトランジスタｍ１２，ｍ１３のしきい値がリファレンス用トランジスタｍｒ２，ｍｒ３の基準値に対して誤差が生じるのを防止できる。したがって、精度良い電気的特性を有する多値ＲＯＭを商品化することが可能となる。これによって、同程度の微細プロセスを用いた場合、従来のＲＯＭを比較して、３値ＲＯＭの場合、チップ面積を約２５％〜３０％縮小でき、４値の場合、約４０％程度の縮小が可能になる。
【０１０５】ここで、本実施例と第４の従来例とを比較する。図５３に示した第４の従来例において、メモリセルｍ５のデータを読みだす場合、主ビット線２０１から仮想ＧＮＤ線２０２までの経路は、ｍ６およびｍ４トランジスタがＯＦＦの場合、ｍ１０→ｎ７→ｍ５→ｎ６→ｍ９の１経路である。したがって、ブロック選択トランジスタｍ１０からメモリセルトランジスタｍ５までのローカルビット線２０３の抵抗値をＲとすると、最大２Ｒの抵抗値が付加される。この抵抗値が、メモリの高速動作の障害となるため、一般に図５２のようにメモリセルアレイをブロック分割している。第４の従来例の場合、高速動作のためには、この縦方向のブロック分割数を多くする必要がある。しかしそうすると、ブロック選択のためのトランジスタｍ８〜ｍ１２およびｍ１３〜ｍ１７のメモリセルアレイ面積全体に占める割合が大きくなり、チップサイズも大きくなってしまう。
【０１０６】これに対して、図５０に示した本実施例において、メモリセルトランジスタｍ１３のデータを読みだす場合、主ビット線２１１からｍ１３までの経路は、ｍ１１→ｎ２とｍ１７→ｎ２の２経路となり、また、ｍ１３から仮想ＧＮＤ線２１２までの経路は、ｍ１２トランジスタがＯＦＦの場合でも、ｎ１→ｍ１５ａ→ｎ３→ｍ１０とｎ１→ｍ１５ｂ→ｎ４→ｍ１６の２経路となる。この場合、前記同様ローカルビット線２１３の抵抗をＲとすると、最大でもＲ／２の抵抗値が付加されるのみであり、従来例と比較して、ブロック分割数を１／４にしても、同程度の高速化が実現できるため。本実施例の場合、第４の従来例に比べて、メモリセル以外のトランジスタが１ブロックあたり占める割合が約３倍大きくなるが、メモリセルアレイ面積全体に占める割合は第４の従来例よりも小さくできる。したがってチップサイズを小さくすることが可能となり、大容量ＲＯＭを高い歩留で安価に製造できる。
【０１０７】［第１１の実施例］
＜構成＞本発明の第１１の実施例のメモリセルアレイを図５５および図５６に示す。図５５および図５６中の２２０は第１のブロック選択ワード線、２２１は第２のブロック選択ワード線、ＳＷＬ０〜ＳＷＬｎはセクション選択ワード線、２２６は第１のメモリセル用主ビット線、２２７は第２のメモリセル用主ビット線、２２８は第３のメモリセル用ビット線、２３０は第１のメモリセル用仮想ＧＮＤ線、２３１は第２のメモリセル用仮想ＧＮＤ線、２３２は第３のメモリセル用仮想ＧＮＤ線、２２９はメモリセル用ローカルビット線、ｍ２０はメモリセル、ｍ２１およびｍ２２は第１のブロック選択ワード線２２１がゲート入力されるブロック選択トランジスタ、Ｔｏｆｆ１はオフトランジスタである。また、図５７R>７および図５８は本実施例のリファレンス回路を示すものであって、ｍｒ２０はリファレンス用トランジスタ、ｍ３１およびｍ３２は図５５中のｍ２１およびｍ２２と同様に前記第１のブロック選択ワード線２２１がゲート入力されるブロック選択トランジスタ、２３６は第１のリファレンス用主ビット線、２３７は第２のリファレンス用主ビット線、２３８は第３のリファレンス用ビット線、２３９はリファレンス用ローカルビット線、２４０は第１のリファレンス用仮想ＧＮＤ線、２４１は第２のリファレンス用仮想ＧＮＤ線、２４２は第３のリファレンス用仮想ＧＮＤ線、Ｔｏｆｆ２はオフトランジスタである。
【０１０８】そして、図５５乃至図５８において、前記メモリセル用主ビット線２２７から前記ローカルビット線２２９を通じてメモリセルｍ２０まで電流を供給するメモリセル用電流経路が形成され、また、リファレンス用主ビット線２３７から前記ローカルビット線２３９を通じてリファレンス用トランジスタｍｒ２０まで電流を供給するメモリセル用電流経路が形成されている。そして、一のメモリセルｍ２０に接続されるメモリセル用電流経路、および一のリファレンス用トランジスタｍｒ２０に接続されるリファレンス用電流経路は、いずれも単一経路とされ、また互いに同一形状に形成されている。各メモリセル用電流経路および前記各リファレンス用電流経路には互いに同数のブロック選択トランジスタが接続される。なお、本実施例では各メモリセルｍ２０および各リファレンス用トランジスタｍｒ２０について電流経路を単一に設けていたが、各電流経路の形状および個数が互いに等しく設定され、かつ各電流経路当たりのブロック選択トランジスタｍ２１，ｍ２２，ｍ３１，ｍ３２の個数が互いに同数に設定されれば、各メモリセルｍ２０および各リファレンス用トランジスタｍｒ２０について電流経路を複数個設けても良い。
【０１０９】＜使用方法＞上記構成において、図５５のメモリセルｍ２０のデータ読み出しを考えると、第２のメモリセル用主ビット線２２７をセンス回路に接続し、第２のメモリセル用仮想ＧＮＤ線２３２をＧＮＤに接続する。また、一方のブロック選択ワード線２２１を“Ｈ”，ｎ番目のセクションワード線ＳＷＬｎを“Ｈ”とし、他のワード線２２０，ＳＷＬ０…を“Ｌ”とする。ここで、第２のメモリセル用主ビット線２２７から第２のメモリセル用仮想ＧＮＤ線２３２までの電流径路は主ビット線２２７→ｍ２１→ｎ１０→ｍ２０→ｎ１１→ｍ２２→第２のメモリセル用仮想ＧＮＤ線２３２の単一径路に限定される。
【０１１０】また、図５７のリファレンス用トランジスタｍｒ２０のリファレンスデータ読み出しを考えると、第２のリファレンス用主ビット線２３７をセンス回路に接続し、第２のリファレンス用仮想ＧＮＤ線２４２をＧＮＤに接続する。また、一方のブロック選択ワード線２２１を“Ｈ”，ｎ番目のセクションワード線ＳＷＬｎを“Ｈ”とし、他のワード線２２０，ＳＷＬ０…を“Ｌ”とする。ここで、第２のリファレンス用主ビット線２３７から第２のリファレンス用仮想ＧＮＤ線２４２までの電流径路は主ビット線２３７→ｍ３１→ｎ２０→ｍｒ２０→ｎ２１→ｍ３２→第２のリファレンス用仮想ＧＮＤ線２４２の単一径路に限定される。
【０１１１】このように、メモリセルｍ２０に至る電流経路と、リファレンス用トランジスタｍｒ２０に至る電流経路とを、互いに同一個数かつ同一形状に形成し、しかも経過するブロック選択トランジスタの個数も一致しているので、メモリセル用電流経路とリファレンス用電流経路の夫々に生じる抵抗値はほぼ完全に等しくなる。したがって、これらの電流値を比較する際の精度を飛躍的に高めることができる。
【０１１２】なお、上述のように、例として第２のメモリセル用主ビット線２２７および第２のリファレンス用主ビット線２３７をセンス回路に接続し、第２のメモリセル用仮想ＧＮＤ線２３２および第２のリファレンス用仮想ＧＮＤ線２４２をＧＮＤに接続する場合、他の主ビット線２２６，２２８，２３６，２３８にプリチャージがかかることがある。この場合、例えばブロック選択ワード線２２１およびｎ番目のセクションワード線ＳＷＬｎを“Ｈ”にすると、ブロック選択ワード線２２１およびｎ番目のセクションワード線ＳＷＬｎからゲート入力されたトランジスタは全てオンし、かかるトランジスタを経てプリチャージによる電流がｎ１０，ｎ２０に流れ込むことがある。したしながら、これらの漏れ電流の経路においても、メモリセルｍ２０に至る漏れ電流経路と、リファレンス用トランジスタｍｒ２０に至る漏れ電流経路とは、互いに同一個数かつ同一形状に形成され、しかも経過するブロック選択トランジスタの個数も一致し、故にメモリセル用電流経路とリファレンス用電流経路の夫々に生じる抵抗値はほぼ完全に等しくなる。したがって、センス回路からの電流と、プリチャージによる電流の合計を考えても、リファレンスする際の精度を飛躍的に高めることができる。
【０１１３】ここで、本実施例と第４の従来例とを比較する。まず、図５３に示した第４の従来例のメモリセルアレイ構成において、実際に主ビット線と仮想ＧＮＤ線を選択して主ビット線をセンス回路に仮想ＧＮＤ線をＧＮＤに接続する場合、例えば、主ビット線２０１をセンス回路に、仮想ＧＮＤ線２０２をＧＮＤに接続する。ここで、仮想ＧＮＤ線２０２に対して、図には示されていない図中左方向からの電流の流れ込みを防止するために、一般には、仮想ＧＮＤ線２０２の左隣の仮想ＧＮＤ線（図示せず）をＧＮＤに接続して、これにつながるローカルビット線をＧＮＤに接続する。つまり、隣り合う仮想ＧＮＤ線と、その仮想ＧＮＤ線ににブロック選択トランジスタを介して接続されるローカルビット線をＧＮＤに接続して、データの読み出しを行なうのが一般的である。したがって、第４の従来例の主ビット線／仮想ＧＮＤ線の選択回路２５０は図５９のように構成されるのが一般的である。図５９中のＤＬ０は選択回路２５０中の１つのセンス回路に接続されるデータ線、ＤＬ１が選択回路２５０中の他の１つのセンス回路に接続されるデータ線、Ｂ０〜Ｂ６は主ビット線選択トランジスタのゲート電極、Ｇ０〜Ｇ７は仮想ＧＮＤ線選択トランジスタのゲート電極を夫々示す。図５９中の各ゲート電極Ｂ０〜Ｂ６，Ｇ０〜Ｇ７の入力信号の設定（ＨまたはＬ）を図６０に示す。なお、図５９および図６０中のＳ０〜Ｓ７は動作対象のブロック番号を示している。
【０１１４】これに対して、図５５に示した本実施例のメモリセルアレイ構成の場合、１本の仮想ＧＮＤ線に、ブロック選択トランジスタを介して２本のローカルビット線が接続される構成なので、第４の従来例のように、２本の仮想ＧＮＤ線を選択する必要がない。したがって、本実施例の場合の主ビット線／仮想ＧＮＤ線選択回路２５０は、図６１に示すような構成となる。また、図６１６１に記載した主ビット線選択トランジスタのゲート電極Ｂ０〜Ｂ６および仮想ＧＮＤ線選択トランジスタのゲート電極Ｇ０〜Ｇ７の入力信号の設定は図６２のようになる。なお、図６１および図６２中のＳ０〜Ｓ７は動作対象のブロック番号を示している。
【０１１５】図６０および図６２を比較すればわかるように、第４の従来例では、２本の仮想ＧＮＤ線とその両隣の主ビット線を選択し、２本の仮想ＧＮＤ線に挟まれた主ビット線、および他の主ビット線、仮想ＧＮＤ線を非選択にする必要があったのに対し、本実施例では、１本の仮想ＧＮＤ線とその両隣の主ビット線を選択し、他の主ビット線、仮想ＧＮＤ線を非選択にすればよく、この主ビット線／仮想ＧＮＤ線のデコード方法が図６０に示した第４の従来例と比べて単純であるため、デコード回路の素子数を減らすことができる。したがって、チップサイズを小さくすることが可能となり、大容量ＲＯＭを高歩留めで安価に製造できる。
【０１１６】また、メモリの高速動作のために、メモリセルアレイの主ビット線は、センス回路のセンスレベルに近い電圧レベルにあらかじめ設定しておくのが一般的である。ここで第４の従来例の場合、前述のように、ＧＮＤに接続される仮想ＧＮＤ線が、１本の主ビット線を挟んだ構成となるので、この仮想ＧＮＤ線に、ブロック選択トランジスタとメモリセルトランジスタを介して前記主ビット線から電流が流れる場合が発生する。したがって、読み出しを行なうメモリセルトランジスタがＯＮトランジスタの場合、センス回路に接続された２本の主ビット線と、前記仮想ＧＮＤ線に挟まれた主ビット線の３本の主ビット線から、ブロック選択トランジスタを介して仮想ＧＮＤ線に接続された２本のローカルビット線を介して２本の仮想ＧＮＤ線に電流が流れ込む。
【０１１７】これに対して、本実施例の場合、第４の従来例のようなセンス回路に接続されていない主ビット線からの電流経路が発生しないので、読み出しを行なうメモリセルトランジスタがＯＮトランジスタの場合、センス回路に接続された２本の主ビット線から、ブロック選択トランジスタを介して仮想ＧＮＤ線に接続された２本のローカルビット線を介して１本の仮想ＧＮＤ線に電流が流れ込むことになる。このように、本実施例では、主ビット線から仮想ＧＮＤ線への電流の流れ込み経路が第４の従来例と比較して少ないので、仮想ＧＮＤ線が、ＧＮＤの電位に達するまでの時間が従来より短縮され、高速動作が可能となる。
【０１１８】ここで、ＧＮＤに接続される仮想ＧＮＤ線が、従来２本であったのに対して、本実施例では、１本となっているが、仮想ＧＮＤ線は、通常アルミ等の抵抗値の十分低い材質で構成しているので、仮想ＧＮＤに接続されるローカルビット線が同数であれば、動作時間には影響しない。
【０１１９】［変形例］
（１）第５の実施例において、三値のメモリセルアレイをＮＯＲ型フラットセル方式で構成していたが、図３９のようなＮＡＮＤ型方式のものであってもよい。なお、図３９中の符号において第３の実施例と同様の機能を奏する者については同一符号を付している。
【０１２０】（２）第９の実施例において、各アドレスデコーダ内部の構成を第６の実施例と同様にしていたが、第７の実施例と同様に構成してもよく、さらに第８の実施例と同様に構成しても良い。
【０１２１】
【発明の効果】本発明請求項１〜請求項８によると、アドレスデコーダにシフトレジスタを備えているので、ビット間のデータ伝搬をシフトレジスタ内で行うことができる。したがって、第３の従来例のような多重バス方式にデータ伝搬を行う場合に比べて配線数を飛躍的に減少でき、故にアドレスデコーダの内部面積を飛躍的に低減できる。そうすると、配線経路を全体として短くでき、請求項１〜請求項８に記載の多値化されたメモリセルのデータをリファレンス回路でリファレンスする際に、メモリセルに至る電流経路の抵抗を少なくでき、電流誤差を低減できるとともに、チップサイズの縮小化、アクセス時間の高速化、および低消費電力化を図り得るという効果がある。
【０１２２】本発明請求項９によると、シフトレジスタの最先端のフリップフロップのみのセット入力端子を第２の母線に接続し、他のフリップフロップのリセット入力端子を第２の母線に接続しているので、セット入力が１回で済み、後はシフトレジスタ内でデータ伝搬することができる。したがって、データ入力用外部装置の動作を単純化でき、外部装置を含めた面積を縮小できる。したがって、請求項１〜請求項８の場合と同様に配線経路を全体として短くでき、請求項１〜請求項８に記載の多値化されたメモリセルのデータをリファレンス回路でリファレンスする際に、メモリセルに至る電流経路の抵抗を少なくでき、電流誤差低減できるとともに、チップサイズの縮小化、アクセス時間の高速化、および低消費電力化を図り得るという効果がある。
【０１２３】本発明請求項１０によると、第１の母線に高速クロック発生回路を設けているので、シフトレジスタ内のデータ伝搬を高速クロック発生回路からのクロック信号に同期させることができ、処理スピードを飛躍的に向上できる。したがって、請求項１〜請求項８に記載した技術をランダムアクセスメモリ等へ適用することが可能となるという効果がある。
【０１２４】本発明請求項１１によると、第１のアドレスデコーダのシフトレジスタと第２のアドレスデコーダのシフトレジスタとを互いに直列に接続することで、第１のアドレスデコーダおよび第２のアドレスデコーダへのセット入力が合計１回で済み、後はシフトレジスタ内でデータ伝搬することができる。したがって、データ入力用外部装置の動作を単純化でき、外部装置を含めた面積を縮小できるという効果がある。
【０１２５】本発明請求項１２〜請求項１５によると、一個のメモリセルについて複数個の電源側ローカルビット線および複数個の接地側ローカルビット線を形成し、また、請求項１６〜請求項１９によると、一個の仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を形成しているので、各ローカルビット線を単一にしか形成しない場合に比べて、配線内に発生する抵抗値を低減できる。したがって、請求項１〜請求項８に記載のメモリセルのブロック分割数を低減しても、同程度の高速化を実現できるため、メモリセルアレイ面積全体を従来例よりも小さくでき、大容量ＲＯＭを高い歩留で安価に製造できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体記憶装置を示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１のＢ−Ｂ断面図である。
【図４】本発明の第１の実施例の半導体記憶装置における周辺回路を示すブロック図である。
【図５】本発明の第１の実施例の半導体記憶装置のメモリセルアレイを示す回路図である。
【図６】本発明の第１の実施例の半導体記憶装置の各メモリセルとオン電流値との関係を示す図である。
【図７】本発明の第１の実施例の半導体記憶装置の各部における出力データを示す図である。
【図８】本発明の第１の実施例の半導体記憶装置の周辺回路を示す平面図である。
【図９】図８のＣ−Ｃ断面図である。
【図１０】図８のＤ−Ｄ断面図である。
【図１１】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１２】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１３】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１４】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１５】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１６】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１７】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１８】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１９】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図２０】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図２１】本発明の第２の実施例の半導体記憶装置を示す断面図である。
【図２２】本発明の第２の実施例の半導体記憶装置の製造工程を示す図である。
【図２３】本発明の第２の実施例の半導体記憶装置の製造工程を示す図である。
【図２４】本発明の第２の実施例の半導体記憶装置の製造工程を示す図である。
【図２５】本発明の第３の実施例の半導体記憶装置を示す平面図である。
【図２６】図２５のＥ−Ｅ断面図である。
【図２７】図２５のＦ−Ｆ断面図である。
【図２８】本発明の第３の実施例の半導体記憶装置のメモリセルを示す回路図である。
【図２９】本発明の第４の実施例の半導体記憶装置を示す断面図である。
【図３０】本発明の第５の実施例の半導体記憶装置を示す図である。
【図３１】本発明の第５の実施例の半導体記憶装置の各メモリセルとオン電流値との関係を示す図である。
【図３２】本発明の第５の実施例の半導体記憶装置における周辺回路を示すブロック図である。
【図３３】本発明の第５の実施例の半導体記憶装置の各部における出力データを示す図である。
【図３４】本発明の第６の実施例の半導体記憶装置の概略を示す回路図である。
【図３５】本発明の第７の実施例の半導体記憶装置の概略を示す回路図である。
【図３６】本発明の第７の実施例の半導体記憶装置の各部における波形を示す図である。
【図３７】本発明の第８の実施例の半導体記憶装置の一部の概略を示すブロック図である。
【図３８】本発明の第９の実施例の半導体記憶装置の概略を示す平面図である。
【図３９】本発明の変形例の半導体記憶装置を示す断面図である。
【図４０】第１の従来例の半導体記憶装置を示す平面図である。
【図４１】図４０のＧ−Ｇ断面図である。
【図４２】図４０のＨ−Ｈ断面図である。
【図４３】第２の従来例の半導体記憶装置を示す平面図である。
【図４４】図４０のＩ−Ｉ断面図である。
【図４５】図４０のＪ−Ｊ断面図である。
【図４６】第３の従来例の半導体記憶装置の概略を示す平面図である。
【図４７】第３の従来例の半導体記憶装置の周辺回路部の概略を示す回路図である。
【図４８】第１の従来例および第２の従来例の半導体記憶装置の各部における出力データを示す図である。
【図４９】本発明の第１０の実施例の半導体記憶装置の概略を示す回路ブロック図である。
【図５０】本発明の第１０の実施例の半導体記憶装置のメモリセルアレイを示す回路図である。
【図５１】本発明の第１０の実施例の半導体記憶装置のリファレンス素子近傍を示す回路図である。
【図５２】第４の従来例のメモリセルアレイを示す概略図である。
【図５３】第４の従来例のメモリセルアレイを示す回路図である。
【図５４】第４の従来例の半導体記憶装置の概略を示す回路ブロック図である。
【図５５】本発明の第１１の実施例の半導体記憶装置のメモリセルアレイを示す回路図である。
【図５６】本発明の第１１の実施例の半導体記憶装置のメモリセルアレイの配線形状を示すレイアウト構成図である。
【図５７】本発明の第１１の実施例の半導体記憶装置のリファレンス素子近傍を示す回路図である。
【図５８】本発明の第１１の実施例の半導体記憶装置のリファレンス素子近傍の配線形状を示すレイアウト構成図である。
【図５９】第４の従来例の半導体記憶装置の主ビット線および仮想ＧＮＤ線の選択回路を示す図である。
【図６０】第４の従来例の半導体記憶装置の主ビット線および仮想ＧＮＤ線の選択回路における各ゲート電極の入力信号の設定を示す図である。
【図６１】本発明の第１１の実施例の半導体記憶装置の主ビット線および仮想ＧＮＤ線の選択回路を示す図である。
【図６２】本発明の第１１の実施例の半導体記憶装置の主ビット線および仮想ＧＮＤ線の選択回路における各ゲート電極の入力信号の設定を示す図である。
【符号の説明】
Ｍ０ 第０類のメモリセル
Ｍ１ 第１類のメモリセル
Ｍ２ 第２類のメモリセル
Ｍ３ 第３類のメモリセル
２１ 半導体基板
２２ ワード線
２３ ゲート絶縁膜
２４ 活性領域
２５，２６ ビット線
２７ 分離帯
３２ サイドウォール
５１ 半導体基板
５２ ワード線
５３ ゲート絶縁膜
５４ 活性領域
５７ 分離帯
６２ サイドウォール
７１ 半導体基板
７２ ワード線
７３ ゲート絶縁膜
７４ 活性領域
７５，７６ ソースおよびドレイン
８２ サイドウォール
９１ 半導体基板
９２ ワード線
９３ ゲート絶縁膜
９４ 活性領域
９５，９６ ソースおよびドレイン
１０１ メモリセルアレイ
１０２ 接続線
１０４ アドレスデコーダ
ＦＦ０〜ＦＦｎ フリップフロップ
１０６ シフトレジスタ
１０７ 第１の母線
１０８ 第２の母線
１１１ 高速クロック発生回路
１１３〜１１６ アドレスデコーダ
２１０ メモリセルアレイ
２１１ 主ビット線
２１２ 仮想ＧＮＤ線
２１３ ローカルビット線
２２０，２２１ ブロック選択ワード線
ＳＷＬ０〜ＳＷＬｎ セクション選択ワード線
ｍ２０ メモリセル
ｍ２１，ｍ２２ ブロック選択トランジスタ
２２６〜２２８ メモリセル用主ビット線
２２９ ローカルビット線
２３０〜２３２ メモリセル用仮想ＧＮＤ線
ｍｒ２０ リファレンス用トランジスタ
ｍ３１，ｍ３２ ブロック選択トランジスタ
２３６〜２３８ リファレンス用主ビット線
２３９ ローカルビット線
２４０〜２４２ リファレンス用仮想ＧＮＤ線
【０００１】
【産業上の利用分野】本発明は、高度集積化、低価格な読み出し専用の半導体装置（ＲＯＭ）半導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性メモリの一種であるマスクＲＯＭは製造段階でマスクパターンに応じてデータが書き込まれ、各メモリセルの基本構成が、１ビット１トランジスタからなるので他の書換可能なメモリに比べ１ビット当たりの占有面積が小さく、大容量、大量生産に適した特徴を持っている。この特徴を活かし、近年、固定データを大量に扱うＯＡ機器およびゲームを中心としたマスクＲＯＭの応用分野において、製品の高機能化・高性能化のため、大容量化、高速化、および製品サイクルの関係から短納期の要望が強く、このような要求に対応すべく、開発が進められている。
【０００３】現在、大容量化においては、８メガビットが本格的な量産体制に入り、１６メガビットについても立ち上がりつつある。さらに、３２メガビットについては、開発の終盤を迎えつつある。基本構成が１ビット１トランジスタからなるマスクＲＯＭのメモリセルは、メモリセルサイズ、動作速度、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を考慮した上で、現在製品化されている２メガビット以上の大容量ＲＯＭにおいては、図４０R>０に示すようなＮＯＲ型フラットメモリセル方式のもの（第１の従来例）と、図４３に示すようなＮＡＮＤ型方式のもの（第２の従来例）の２種類がある。
【０００４】［第１の従来例］図４０乃至図４２に示す第１の従来例は、ＮＯＲ型フラットメモリセル方式のもので、１ビット当たりのコンタクト数を減らして（コンタクトレス構造）メモリセル面積を大幅に削減し集積度を上げるために、図４０乃至図４２の如く、ビット線となるＮ+型拡散層１を形成し、その後ワード線となるポリサイドゲート２をそれに直交するように形成したものである。各メモリセルについては、ポリサイドゲート２とＮ+型拡散層１の交差部がソース・ドレイン３となり、近接する一対のソース・ドレイン３同士の間のスペース部にチャネル（活性領域）４が形成される。かかる構成では、各メモリセルのゲート長は近接するＮ+型拡散層１同士の間のスペース長で規定され、ゲート幅はポリサイドゲート２の幅で規定される。第１の従来例においては、データ書き込み作業（プログラム注入工程）をゲート電極形成後に行うため、ゲート電極形成後のメモリセル中間品を準備さえしておけば、どのようなデータ書き込みにも比較的短納期の対応が可能となる。
【０００５】［第２の従来例］図４３乃至図４５に示す第２の従来例は、ＮＡＮＤ型方式のＲＯＭである。図４３R>３乃至図４５中の１１はビット線となるＮ+型拡散層、１２はワード線となるポリサイドゲート、１３はソース・ドレイン、１４はチャネルである。第２の従来例では、複数個のメモリセルを縦積みにして、Ｎ+型拡散層１１（ビット線）に対しＮＡＮＤを形成しており、微細加工、プロセス技術により、ゲート長を縮小し、さらにメモリセル１６段積みとすることにより、高集積化を図っている。Ｎ+型拡散層１１（ビット線）に対しメモリセル１６段積みにしているため、メモリセルの読み出し電流が小さく、高速化、低電圧化を図るには、回路設計に工夫が必要となる。なお、第２の従来例では、データ書き込み工程がポリサイドゲート１２の形成前に行われるため、データ書き込み工程後の工程が増し、故に第１の従来例に比べて短納期対応は困難である。
【０００６】［第３の従来例］図４６は第３の従来例の半導体記憶装置（シーケンシャルアクセスメモリ）の概略を示す平面図である。図４６中のＷＬはワード線、ＢＬはビット線、ＤＸｃはワード線ＷＬのデコード用のＸアドレスデコーダ、ＤＹｃはビット線ＢＬのデコード用のＹアドレスデコーダ、Ｄｃは各アドレスデコーダＤＸｃ，ＤＹｃ内でワード線ＷＬまたはビット線ＢＬを選択するための素子、ＰＬはプリデコード線である。また、図４７は第３の従来例の半導体記憶装置のデコーダ部周辺の概略を示す回路図である。図４７中のＤｃ０１，Ｄｃ０２，・・・はデコーダ部、Ｐｄ０１，・・・はプリデコーダ部、ＰＬ０１，ＰＬ０２，ＰＬ０３はプリデコード線、Ｃｎｔはカウンタ、Ｌαはデコーダ部Ｄｃ０１，Ｄｃ０２，・・・とプリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３とを結線する配線である。
【０００７】第３の従来例では、図４７に示すように、カウンタＣｎｔの出力をプリデコーダ部Ｐｄ０１，・・・とデコーダ部Ｄｃ０１，Ｄｃ０２，・・・の２段階でデコードして、ビット線ＢＬおよびワード線ＷＬに接続されたいずれかのメモリセルを選択している。すなわち、プリデコーダ部Ｐｄ０１，・・・で一旦デコードした信号を図４７のようにプリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３でメモリセルアレイのＸ方向（ワード線ＷＬ）およびＹ方向（ビット線ＢＬ）に通し、それぞれＸアドレスデコーダＤＸｃおよびＹアドレスデコーダＤＹｃで再度デコードしてから最終的にワード線ＷＬおよびビット線ＢＬに選択信号を送信している。そして、第３の従来例ではワード線ＷＬおよびビット線ＢＬとプリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３とは、図４７の如く、複数のプリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３を母線とする多重バス方式で接続されている。
【０００８】［第４の従来例］一般的なメモリセルアレイの概略を図５２に示す。通常、データの読み出し時には、横方向に１段のブロックの組が選択される。図５２において、例えば、ブロック（０，０），ブロック（１，０）…の１段部分が選択されてデータの読み出しを行う。第４の従来例のメモリセルアレイのブロック構成を図５３に、同じくメモリセルの種類を判断するための基準値を設定するリファレンス回路（リファレンス用トランジスタアレイ）構成を図５４に夫々示す。図５３中のｍ０〜ｍ７はメモリセルトランジスタ、ｎ０〜ｎ９は前記メモリセルトランジスタｍ０〜ｍ７の各ソース・ドレインに接続するノード、ｍ８〜ｍ１７はブロック選択トランジスタ、２０１はアルミニウム製等の主ビット線、２０２はアルミニウム製等の仮想ＧＮＤ線、２０３は拡散層からなるローカルビット線、ＢＷＬ０はブロック選択トランジスタｍ８〜ｍ１２にゲート入力するブロック選択用ワード線、ＢＷＬ１は同じく前記ブロック選択トランジスタｍ１３〜ｍ１７にゲート入力するブロック選択用ワード線、ＳＷＬ０〜ＳＷＬｎは各メモリセルトランジスタ選択用スイッチングワード線である。また、図５４中のＭＡはメモリセルアレイ、ＳＡは差動型センスアンプ、ＲＡはリファレンス用トランジスタミニアレイである。
【０００９】図５３において、例えば、ｍ５のメモリセルトランジスタのデータを読む場合、ＢＷＬ０を“Ｈ”，ＢＷＬ１を“Ｌ”，ＳＷＬｎを“Ｈ”，他のＳＷＬを“Ｌ”に設定する。このとき、主ビット線２０１から仮想ＧＮＤ線２０２までの電流径路を考えると、まず（１）主ビット線２０１から、（２）メモリセルトランジスタｍ１０、（３）ノードｎ７、（４）メモリセルトランジスタｍ５、（５）ノードｎ６、（６）メモリセルトランジスタｍ９を経て、（７）仮想ＧＮＤ線２０２に電流が流れ込む。そして、第４の従来例では、リファレンス用トランジスタミニアレイＲＡをメモリセルアレイＭＡの外部に配置していた。
【００１０】
【発明が解決しようとする課題】［第１の従来例、第２の従来例及び第４の従来例の課題］前述した第１の従来例および第２の従来例のメモリセルでは、図４８に示すように、いずれも、データ読み出しの対象となる１個のメモリセル、すなわち１トランジスタのソース／ドレイン間に電流が流れるか否かによって、データが“０”であるか“１”であるかを判定している。つまり、従来のメモリセルでは、メモリセル１個で１ビットのデータに対応していた。なお、図４８中の（０）はオン時に電流が流れないメモリセルの場合、（ｉ）はオン時に電流が流れるメモリセルの場合を夫々示している。
【００１１】しかしながら、かかる構成でＲＯＭのチップサイズを小さくしようとすると限界があり、特に例えば３２メガビットのＲＯＭではチップ面積のほぼ９０％がメモリセルアレイで占められているため、同程度の微細化技術で、格段にチップサイズを小さくする、いいかえると、従来例と同面積でデータ集積度を高めるためには、このメモリセルの構成自体を変える必要がある。
【００１２】第４の従来例においても、第１の従来例および第２の従来例と同様、データ読み出しの対象となる１個のメモリセル、すなわち１トランジスタのソース／ドレイン間に電流が流れるか否かによって、データが“０”であるか“１”であるかを判定している。かかる構成で大容量ＲＯＭを実現するためには、第１の従来例および第２の従来例と同様、製造プロセスの微細化を進めないかぎり、格段のチップサイズの縮小は望めない。
【００１３】そこで、セルの微細化に関しては上記各従来例と同程度でありながら、ＲＯＭのチップサイズを小さくしてデータ集積度を高めるために、１メモリセル当たりの記憶データを多値化し、メモリセル数を減少させる技術が開示されている（特開平５−２３５３０８号公報及び特開昭５９−１４８３６０号公報）。
【００１４】ところで、このような多値化されたメモリセルを使用する場合、メモリセルの値の読み出し等における認識精度を高めるためには、電流径路における電流誤差をいかに低減するかが問題となる。
【００１５】具体的に、第４の従来例において、例えばメモリセルｍ５を読み出す場合を考える。このとき、ワード線は、ＢＷＬ０とＳＷＬｎを“Ｈ”に、他のワード線ＳＷＬ０…，ＢＷＬ１を“Ｌ”に設定することで、メモリセルｍ５が選択される。
【００１６】ここで主ビット線２０１から、仮想ＧＮＤ線２０２までの電流径路を考えると、主ビット線２０１→ｍ１０→ｎ７→ｍ５→ｎ６→ｍ９→仮想ＧＮＤ線２０２といった電流経路が発生する。
【００１７】ところが、ここで、ｍ６が“ＯＮ”トランジスタの場合、主ビット線から→ｍ１１→ｎ８→ｍ６→ｎ７という径路ができる。また、ｍ４が“ＯＮ”トランジスタの場合、ｎ６→ｍ４→ｎ５→ｍ８→仮想ＧＮＤという径路ができる。このように、ターゲットとなるメモリセルｍ５の両隣のトランジスタｍ４，ｍ６のプログラム状態が“ＯＮ”であるか“ＯＦＦ”であるかによって、第４の従来例では、主ビット線２０１から仮想ＧＮＤ線２０２までの系全体の抵抗値が大きく異なり、見かけ上のメモリセルのＯＮ電流値がこれにともなって変動する。したがって、メモリセルアレイの外に設けられたリファレンス回路にてメモリセルデータをリファレンスする際に、電流誤差が生じる。このような電流誤差が大きければ、多値化された各メモリセルの値の認識が困難になるおそれがあり、電流径路における電流誤差をできるだけ低減する必要がある、という課題があった。
【００１８】本発明は、上記課題に鑑み、メモリセルのデータをリファレンス回路でリファレンスする際に、メモリセルに至る電流経路の抵抗を減らして電流誤差を低減するとともに、併せて小型化を達成し得る半導体記憶装置を提供することを目的とする。
【００１９】［第３の従来例の課題］第３の従来例の半導体記憶装置では、図４７の如く、メモリセルアレイと同じ長さのプリデコード線ＰＬ（ＰＬ０１，ＰＬ０２，ＰＬ０３）を駆動し、ワード線ＷＬ、ビット線ＢＬの数だけのデコーダ部Ｄｃ０１，Ｄｃ０２，・・・が必要である。このため、大容量化が進むにつれプリデコード線ＰＬ（ＰＬ０１，ＰＬ０２，ＰＬ０３）が長くなり、本数が増えるにしたがって図４６中のＷｘ，Ｗｙが増大して各アドレスデコーダＤＸｃ，ＤＹｃの面積が増大する。なお、図４７では、プリデコーダ部Ｐｄ０１，・・・を３個に限定し、カウンタからのデータを２ビットに限定して図示しているため、各プリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３内の配線は４本で済み、プリデコード線ＰＬ全体で１２本で済む。また、図４７の如く、デコーダ部Ｄｃ０１，Ｄｃ０２，・・・とプリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３とを結線する配線Ｌαの個数は、多重バス方式のため２6個である。しかし、例えば実際の約１６メガ（２24）ビット等に適用する場合、プリデコード線ＰＬ全体で２８本が個必要となる。さらに、前記配線Ｌαの個数はＸアドレスデコーダＤＸｃで２11、ＹアドレスデコーダでＤＹｃで２13程度となるため、１本当たりのプリデコード線ＰＬ０１，ＰＬ０２，ＰＬ０３の長さは大とならざるを得ない。プリデコード線ＰＬ（ＰＬ０１，ＰＬ０２，ＰＬ０３）が長くなることにより、処理速度が低下し、さらに消費電流が増大するという問題がある。また面積が増大するためチップ価格が増大する。
【００２０】本発明は、上記課題に鑑み、メモリセルアレイの周辺回路のレイアウト面積を小さくして、低コスト、高速、低消費電流を実現し得るの半導体記憶装置を提供することをも目的とする。
【００２１】
【課題を解決するための手段】本発明請求項１に係る課題解決手段は、縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記接続線は、前記各メモリセルのゲート入力用のワード線または当該ワード線に直交するソース信号及びドレイン信号入力用のビット線であり、前記ワード線の直下でソースおよびドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される。本発明請求項２に係る課題解決手段は、それぞれ活性領域を有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される。本発明請求項３に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記接続線は、前記メモリセルのゲート入力用の複数のワード線または当該ワード線に直交するソース信号及びドレイン信号入力用の複数のビット線であり、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される。本発明請求項４に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記接続線は、前記メモリセルのゲート入力用の複数のワード線または当該ワード線に直交するソース信号及びドレイン信号入力用の複数のビット線であり、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される。
【００２２】本発明請求項５に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、前記ワード線の直下で前記ソースおよび前記ドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される。本発明請求項６に係る課題解決手段は、それぞれ活性領域を有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される。本発明請求項７に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される。本発明請求項８に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される。
【００２３】本発明請求項９に係る課題解決手段は、前記シフトレジスタの最先端のフリップフロップのみのセット入力端子が前記第２の母線に接続され、他のフリップフロップのリセット入力端子が前記第２の母線に接続される。
【００２４】本発明請求項１０に係る課題解決手段は、前記第１の母線に高速クロック発生回路が設けられる。
【００２５】本発明請求項１１に係る課題解決手段は、前記第１のアドレスデコーダのシフトレジスタと第２のアドレスデコーダのシフトレジスタとは互いに直列に接続される。
【００２６】本発明請求項１２に係る課題解決手段は、複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記各メモリセルのゲート入力用のワード線の直下でソースおよびドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される。本発明請求項１３に係る課題解決手段は、それぞれ活性領域を有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される。本発明請求項１４に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記メモリセルのゲート入力用の複数のワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される。本発明請求項１５に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、各メモリセルのゲート入力用の互いに近接するワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される。
【００２７】本発明請求項１６に係る課題解決手段は、複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記各メモリセルのゲート入力用のワード線の直下でソースおよびドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される。本発明請求項１７に係る課題解決手段は、それぞれ活性領域を有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される。本発明請求項１８に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有して複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記各メモリセルのゲート入力用の複数のワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される。本発明請求項１９に係る課題解決手段は、ソースおよびドレインに挟まれる活性領域をそれぞれ有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、各メモリセルのゲート入力用の互いに近接するワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される。
【００２８】
【作用】本発明の請求項１〜請求項８に係る半導体記憶装置では、アドレスデコーダにシフトレジスタでを備えているので、ビット間のデータ伝搬をシフトレジスタ内で行うことができる。したがって、第３の従来例のような多重バス方式にデータ伝搬を行う場合に比べて配線数を飛躍的に減少でき、請求項１〜請求項８のような多値化されたメモリセルのデータをリファレンス回路でリファレンスする際に、メモリセルに至る電流経路の抵抗を少なくでき、電流誤差を低減できる。また、アドレスデコーダの内部面積を飛躍的に低減でき、チップサイズの縮小化、アクセス時間の高速化、および低消費電力化を図り得る。
【００２９】本発明の請求項９に係る半導体記憶装置では、シフトレジスタの最先端のフリップフロップのみのセット入力端子を第２の母線に接続し、他のフリップフロップのリセット入力端子を第２の母線に接続しているので、セット入力が１回で済み、後はシフトレジスタ内でデータ伝搬することができる。したがって、データ入力用外部装置の動作を単純化でき、外部装置を含めた配線経路を短縮化して配線抵抗を減らすことができると共に、全体として面積を縮小できる。
【００３０】本発明の請求項１０に係る半導体記憶装置では、第１の母線に高速クロック発生回路を設けているので、シフトレジスタ内のデータ伝搬を高速クロック発生回路からのクロック信号に同期させることができ、処理スピードを飛躍的に向上できる。したがって、請求項１〜請求項８に記載した技術をランダムアクセスメモリ等へ適用することが可能となる。
【００３１】本発明の請求項１１に係る半導体記憶装置では、第１のアドレスデコーダのシフトレジスタと第２のアドレスデコーダのシフトレジスタとを互いに直列に接続することで、第１のアドレスデコーダおよび第２のアドレスデコーダへのセット入力が合計１回で済み、後はシフトレジスタ内でデータ伝搬することができる。したがって、データ入力用外部装置の動作を単純化でき、外部装置を含めた面積を縮小できる。
【００３２】本発明請求項１２〜請求項１５に係る半導体記憶装置では、一個のメモリセルについて複数個の電源側ローカルビット線および複数個の接地側ローカルビット線を形成し、また、請求項１６〜請求項１９に係る半導体記憶装置では、一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を形成しているので、各ローカルビット線を単一にしか形成しない場合に比べて、配線内に発生する抵抗値を低減できる。したがって、請求項１２〜請求項１９に記載のメモリセルのブロック分割数を低減しても、同程度の高速化を実現できるため、メモリセルアレイ面積全体を従来例よりも小さくでき、大容量ＲＯＭを高い歩留で安価に製造できる。
【００３３】
【実施例】本発明に係る半導体記憶装置は、各メモリセルを駆動するための回路構成に本質的特徴を有するものであるが、理解の容易のため、かかる本質的特徴の説明（第６乃至第１１の実施例）に先駆けて、多値化されたメモリセルアレイ自体の構成例及び動作例を第１乃至第５の実施例として説明する。
【００３４】［第１の実施例］
＜構成＞図１は本発明の第１の実施例の半導体記憶装置を示す平面図、図２は同じくそのＡ−Ａ断面図、図３は同じくそのＢ−Ｂ断面図である。本実施例の半導体記憶装置は、複数個のメモリセルが配列された不揮発性のＮＯＲ型フラットセル方式の半導体記憶装置（ＲＯＭ）であって、チャネル幅制御としきい値制御を組み合わせて四値のメモリセルを実現したものである。図１乃至図３中のＭ０〜Ｍ３はメモリセル、２１はＳｉ等からなるｐ型半導体基板、２２はメモリセルごとにゲートを構成するためのポリサイド等からなるワード線、２３はＳｉ酸化膜等からなるゲート絶縁膜、２４はｐ型半導体基板の上層部の一部で構成されるチャネル（活性領域）、２５，２６は前記メモリセルごとにソースおよびドレインを構成するためのｎ+型拡散層としてのビット線、２７は近接する前記ワード線２２の間の領域で異なるメモリセルの前記チャネル２４同士を分離する分離帯（アイソレーション領域）、２８は層間絶縁膜、２９はメタル配線、３１はＳｉ酸化膜またはＳｉ窒化膜等の表面保護膜（パッシベーション）、３２は複数のワード線２２のうち一部のワード線２２の幅方向側面の少なくとも片側に形成されるサイドウォールである。
【００３５】前記ワード線２２は前記ゲート絶縁膜２３の上面で前記ビット線２５，２６に直交する方向に延びた帯状に形成され、複数本が平行に形成される。該複数のワード線２２の幅は、該ワード線２２の形成後の中間製品を標準化するため、互いに同寸法に設定される。前記チャネル２４は前記ワード線２２の直下で前記ビット線２５，２６に挟まれる領域に形成される。前記ビット線２５，２６は帯状に形成され、複数本が平行に配置される。前記分離帯２７は前記ワード線２２およびサイドウォール３２をマスクとしてアイソレーション注入されて形成される。
【００３６】前記メモリセルＭ０〜Ｍ３はエンハンスメント型で構成されている。そして、前記メモリセルＭ０〜Ｍ３のうち、メモリセルＭ０（第０類のメモリセル）のチャネル２４のしきい値は他のメモリセルＭ１〜Ｍ３より大幅に高く設定されている。また、メモリセルＭ１（第１類のメモリセル）のチャネル２４の抵抗値（チャネル抵抗値）は相対的に大きく（第１の抵抗値）設定され、メモリセルＭ２（第２類のメモリセル）のチャネル抵抗値は中程度（第２の抵抗値）に設定され、さらにメモリセルＭ３（第３類のメモリセル）のチャネル抵抗値は相対的に小さく（第３の抵抗値）設定されている。なお、メモリセルＭ０（第０類のメモリセル）のチャネル抵抗値は第１の抵抗値と同様に大きく設定されている。かかるチャネル抵抗値の違いは、夫々のチャネル２４の幅（チャネル幅）を違えることで設定する。すなわち、チャネル幅が大きければチャネル抵抗値は低減され、逆にチャネル幅が小さければチャネル抵抗値は増大される。上記チャネル幅は、前記ワード線２２の幅方向側面にサイドウォール３２が形成されるか否かによって設定される。すなわち、前記サイドウォール３２の有無によって、ワード線２２と前記分離帯２７との重なり量が異なってくるが、前記分離帯２７では外部機器により当該ワード線２２が選択されても電流が流れないため、チャネルがサイドウォール３２の幅だけ広がることになる。
【００３７】具体的には、前記第１類のメモリセルＭ１に対応するワード線２２の幅方向側面はサイドウォールが省略されることで、そのチャネル幅は小さく設定され、故にチャネル抵抗値は大に設定される。前記第２類のメモリセルＭ２のサイドウォール３２は対応するワード線２２の幅方向側面の片側のみに形成されることで、そのチャネル幅は中程度に設定され、故にチャネル抵抗値は中程度に設定される。前記第３類のメモリセルＭ３のサイドウォール３２は対応するワード線２２の幅方向側面の両側に形成されることで、そのチャネル幅は大きく設定され、故にチャネル抵抗値は小に設定される。
【００３８】このように、ワード線２２の側壁両側にサイドウォール３２を形成するもの（第３類のメモリセルＭ３）、片側に形成するもの（第２類のメモリセルＭ２）、形成しないもの（第１類のメモリセルＭ１および第０類のメモリセルＭ０）の三種類を形成し、さらにサイドウォールを形成しないもののうちの一方（第０類のメモリセルＭ０）のチャネル２４にプログラム注入してそのチャネルしきい値を高く設定することで、下記のように四種類のメモリセルトランジスタを構成できる。
【００３９】第０類のメモリセルＭ０：チャネル幅＝小，しきい値＝高い（トランジスタはＯＮしない）
第１類のメモリセルＭ１：チャネル幅＝小、しきい値＝エンハンスメント第２類のメモリセルＭ２：チャネル幅＝中、しきい値＝エンハンスメント第３類のメモリセルＭ３：チャネル幅＝大、しきい値＝エンハンスメント。
【００４０】なお、前記各ビット線２５，２６は、図４の如く、ビット線選択トランジスタ３５を介して外部のセンス回路３６に接続されている。一般に、ＲＯＭデータの読み出しはセンス回路が用いられるが、本実施例で使用するセンス回路３６もメモリセルＭ０〜Ｍ３を流れる電流値を検出するものである点で既存のものと全く変わりがない。すなわち、該センス回路３６は、選択されたメモリセルのオン電流値がどの範囲に入っているかを検出し、３次元データ｛（Ａ），（Ｂ），（Ｃ）｝に変換するものである。ただし、該センス回路３６は、３種の電流値を判別できるしきい値、すなわち、図６中の（０）と（ｉ）の間、（ｉ）と（ｉｉ）の間、（ｉｉ）と（ｉｉｉ）の間に夫々設定されたしきい値を有している。ここで、図５は前記メモリセルＭ０〜Ｍ３で構成されるメモリセルアレイの内部回路図、図６は前記各メモリセルＭ０〜Ｍ３のワード線２２（ゲート）に所定の電圧を印加しかつ所定のドレイン電圧を印加した場合に流れる電流値（オン電流値）を示したものである。図６のように、各メモリセルＭ０〜Ｍ３のオン電流値は（０）〜（ｉｉｉ）というように異なって設定される。該センス回路３６は、図４の如く、前記３次元データ｛（Ａ），（Ｂ），（Ｃ）｝に夫々対応する３ビットの出力線を介して判定回路３７に接続される。該判定回路３７は、図７の如く、前記センス回路３６からの３次元データ｛（Ａ），（Ｂ），（Ｃ）｝に基づいて、選択されたメモリセルが第０類から第３類のいずれのメモリセルＭ０〜Ｍ３であるかを判定し、前記３次元データ｛（Ａ），（Ｂ），（Ｃ）｝を２ビットのデータ（
【００４１】なお、図８、図９および図１０は前記ビット線選択トランジスタ３５等の周辺トランジスタを示す図であって、図８は平面図、図９は図８のＣ−Ｃ断面図、図１０は同じくそのＤ−Ｄ断面図である。該周辺トランジスタは、前記各メモリセルＭ０〜Ｍ３を形成するのと同一のｐ型半導体基板２１の上面に形成される。図８R>８乃至図１０中の４０ａはＬＯＣＯＳフィールド酸化膜、４０ｂはソースおよびドレインを形成するｎ+型拡散層、４０ｃはゲート絶縁膜、４０ｄはゲート、４０ｅはソースおよびドレインをＬＤＤ構造とするためのｎ-型拡散領域、４０ｆはサイドウォール、４０ｇは層間絶縁膜、４０ｈはメタル配線、４０ｉはＳｉ酸化膜またはＳｉ窒化膜等の表面保護膜（パッシベーション）、４０ｊはコンタクト領域である。なお、図４中のＭＡはメモリセルアレイである。
【００４２】＜使用方法＞上記構成の半導体記憶装置の使用時には、ワード線２２を通じて読み出し対象となるメモリセルＭ０〜Ｍ３のワード線２２（ゲート）に所定の電圧を印加すると同時に、ビット線選択トランジスタ３５のゲート４０ｄに所定の電圧を印加して当該メモリセルＭ０〜Ｍ３のビット線２５，２６をセンス回路３６に電気的に接続する。このとき、各メモリセルＭ０〜Ｍ３のオン電流値は、図６に示すようになる。すなわち、第０類のメモリセルＭ０の場合、チャネル２４のしきい値が高いため、トランジスタはオンせず、故に電流値は（０）＝０のままである。第１類のメモリセルＭ１の場合、チャネル抵抗値が高いためにオン電流値（ｉ）は低くなる。第２類のメモリセルＭ２の場合、チャネル抵抗値は中程度であるためにオン電流値（ｉｉ）は中程度となる。第３類のメモリセルＭ３の場合、チャネル抵抗値は低いためにオン電流値（ｉｉｉ）は高くなる。そして、センス回路３６にて、上記メモリセルＭ０〜Ｍ３のオン電流値がどの範囲に入っているかを検出し、図７の如く、３次元データ｛（Ａ），（Ｂ），（Ｃ）｝に変換する。具体的には、第０類のメモリセルＭ０の場合は｛（Ａ），（Ｂ），（Ｃ）｝＝｛”Ｈ”，”Ｈ”，”Ｈ”｝とし、第１類のメモリセルＭ１の場合は｛”Ｌ”，”Ｈ”，”Ｈ”｝とし、第２類のメモリセルＭ２の場合は｛”Ｌ”，”Ｌ”，”Ｈ”｝とし、第３類のメモリセルＭ３の場合は｛”Ｌ”，”Ｌ”，”Ｌ”｝とする。該データ｛（Ａ），（Ｂ），（Ｃ）｝は判定回路３７に送信される。判定回路３７は、センス回路３６からの３次元データ｛（Ａ），（Ｂ），（Ｃ）｝を２ビットのデータ（
【００４３】このように、各メモリセルＭ０〜Ｍ３が夫々単独で２ビットデータ（
【００４４】＜製造方法＞本実施例の製造方法を説明する。図１１、図１３、図１５、図１７および図１９はメモリセルアレイの製造工程を示す断面図、図１２、図１４R>４、図１６、図１８および図２０は周辺トランジスタの製造工程を示す断面図である。まず、ｐ型半導体基板２１の上面の周囲部に、周辺回路のアイソレーション領域となるＬＯＣＯＳフィールド酸化膜４０ａを形成する。そして、図１１および図１２の如く、ＣＶＤ法等にてゲート絶縁膜２３，４０ｃを形成し、ｐ型半導体基板２１の上面の一部をマスキンクし、各メモリセルのｐ型半導体基板２１の上層部の一部にｎ+不純物の注入を行い、これを拡散してビット線２５，２６（ソースおよびドレイン）を形成する。なお、ビット線２５，２６の形成はゲート絶縁膜２３の形成の前に行ってもよい。
【００４５】次に、ポリシリコンまたは高融点金属ポリサイド等を用いたＣＶＤ法にて、ワード線２２（ゲート）および周辺トランジスタのゲート４０ｄを積層した後、さらにワード線２２およびゲート４０ｄの上面等にＳｉ酸化膜４１およびＳｉ窒化膜４２をリソグラフィー処理にて形順次成する。そして、図１３および図１４の如く、Ｓｉ酸化膜４１およびＳｉ窒化膜４２をエッチング除去した後、周辺トランジスタの所定領域にＰ（リン）等のｎ-型不純物を注入して拡散しｎ-型拡散領域４０ｅを形成する。そして、ＣＶＤ法にて酸化膜を積層した後、全面異方性エッチング処理を施して全メモリセルＭ０〜Ｍ３のワード線２２および周囲トランジスタのゲート４０ｄの幅方向側面の両側にサイドウォール３２，４０ｆを形成する。該サイドウォール３２，４０ｆは、例えばＣＶＤ酸化膜あるいはポリシリコン等を用いて形成する。なお、ここまでの製造工程は、各メモリセルの種類が如何なるものであっても共通しているため、各メモリセルの種類の決定前に予め中間製品として大量に生産しておくことが可能である。また、前記サイドウォール３２は、ビット線選択用等の周辺トランジスタのＬＤＤ構成用等のサイドウォール４０ｆと同時に形成すれば、製造工程上での工程追加等を防止できる。
【００４６】そして、ＲＯＭの設計に基づいて、第２類のメモリセルＭ２の約半分、第３類のメモリセルＭ３の全部および周囲トランジスタの全部をフォトレジスト４３で被覆し（フォトリソグラフィー工程）、図１５および図１６の如く、所定のサイドウォール３２，４０ｆを残す。その後、フォトレジスト４３をエッチング除去する。
【００４７】次に、図１７および図１８の如く、近接するメモリセルの間に、ボロン（Ｂ）あるいはＢＦ2等の不純物をイオン注入し、分離帯２７を形成する。ここで、ワード線２２とサイドウォール３２が注入マスクとなり、分離帯２７と、ワード線２２との重なり量がサイドウォール３２の幅だけずれてくる。これによって、各メモリセルＭ０〜Ｍ３のチャネル幅を調整できる。
【００４８】この後、図１９のように第０類のメモリセルＭ０を除く全領域にレジスト４４を形成し、プログラム注入によって第０類のメモリセルＭ０のチャネル２４のしきい値を十分高く設定する。そして、層間絶縁膜２８，４０ｇ、メタル配線２９，４０ｈおよび表面保護膜３１，４０ｉを形成して、図１乃至図３に示す半導体記憶装置が形成される。
【００４９】このように、全メモリセルＭ０〜Ｍ３および周囲トランジスタの全部のゲートにサイドウォール３２，４０ｆを形成する工程までを、ＲＯＭの設計に拘らずに標準的な中間製品として予め大量生産しておき、後工程においてチャネル抵抗値およびチャネルしきい値を違えているので、初期段階から各メモリセルの特性を変えるのに比べて、ＲＯＭの設計後の製造期間を大幅に短縮できる。
【００５０】［第２の実施例］
＜構成＞図２１は本発明の第２の実施例の半導体記憶装置を示す図である。本実施例の半導体記憶装置（ＲＯＭ）は、四値のメモリセルを有する不揮発性のＮＯＲ型フラットセル方式のものである点は第１の実施例と同様であるが、チャネルの電気的特性をしきい値の違いのみによって達成している点で第１の実施例と異なる。図２１R>１中のＭ０〜Ｍ３はメモリセル、５１はＳｉ等からなるｐ型半導体基板、５２はメモリセルごとにゲートを構成するためのポリサイド等からなるワード線、５３はＳｉ酸化膜等からなるゲート絶縁膜、５４はｐ型半導体基板の上層部の一部で構成されるチャネル（活性領域）、５７は近接する前記ワード線５２の間の領域で異なるメモリセルの前記チャネル５４同士を分離する分離帯（アイソレーション領域）、５８は層間絶縁膜、６１はＳｉ酸化膜またはＳｉ窒化膜等の表面保護膜（パッシベーション）、６２は各ワード線５２の幅方向側面の両側に形成されるサイドウォールである。
【００５１】前記ワード線５２は、図１に示した第１の実施例と同様、図示しないビット線に直交する方向に形成される。前記チャネル５４は前記ワード線５２の直下でビット線に挟まれる領域に形成される。そして、該各チャネル５４のしきい値は、プログラム注入の注入量を調整することで夫々設定される。具体的には、各メモリセルＭ０〜Ｍ３のしきい値は下記のように設定される。
【００５２】第０類のメモリセルＭ０：しきい値Ｄ０＝極めて高い（トランジスタはＯＮしない）
第１類のメモリセルＭ１：しきい値Ｄ１＝やや高い第２類のメモリセルＭ２：しきい値Ｄ２＝やや低い第３類のメモリセルＭ３：しきい値Ｄ３＝極めて低い。
【００５３】このように、各類のメモリセルＭ０〜Ｍ３のチャネル５４のしきい値を変えていることで、上記のように四種類のメモリセルトランジスタを構成できる。
【００５４】また、前記分離帯５７は、ワード線５２および前記サイドウォール６２をマスクとしてアイソレーション注入されて形成される。これにより、分離帯５７の幅を狭めることができる。すなわち、各メモリセルＭ０〜Ｍ３のチャネル幅を広げることができ、チャネル抵抗値を容易に低減でき、電流効率を増すことで各メモリセルＭ０〜Ｍ３のしきい値特性の差を明確にできる。
【００５５】なお、前記ワード線５２に直交するビット線２５，２６は、図４に示した第１の実施例と同様、ビット線選択トランジスタ３５を介して外部のセンス回路３６に接続されている。該センス回路３６は、該｛（Ａ），（Ｂ），（Ｃ）｝に夫々対応する３ビットの出力線を介して判定回路３７に接続される。なお、前記ビット線選択トランジスタ３５、前記センス回路３６および前記判定回路３７の構成は第１の実施例と夫々同様であるため、その説明は省略する。
【００５６】＜使用方法＞上記構成の半導体記憶装置の使用時には、ワード線５２を通じて読み出し対象となるメモリセルＭ０〜Ｍ３のワード線５２（ゲート）に所定の電圧を印加すると同時に、ビット線選択トランジスタ３５のゲート４０ｄに所定の電圧を印加して当該メモリセルＭ０〜Ｍ３のビット線２５，２６をセンス回路３６に電気的に接続する。このとき、各メモリセルＭ０〜Ｍ３のオン電流値は、図６に示した第１の実施例と同様になる。すなわち、第０類のメモリセルＭ０の場合、チャネル５４のしきい値Ｄ０は極めて高いため、上記電圧によってはオンせず、オン電流値（０）は０となる。第１類のメモリセルＭ１の場合はしきい値Ｄ１はやや高いため、オン電流値（ｉ）は低くなる。第２類のメモリセルＭ２の場合はしきい値Ｄ２はやや低いため、オン電流値（ｉｉ）はやや高くなる。第３類のメモリセルＭ３の場合はしきい値Ｄ３は極めて低いため、オン電流値（ｉｉｉ）は極めて高くなる。そして、センス回路３６にて、上記メモリセルＭ０〜Ｍ３のチャネル５４のしきい値がどの範囲に入っているかを検出し、図７に示した第１の実施例と同様、３次元データ｛（Ａ），（Ｂ），（Ｃ）｝に変換する。具体的には、第０類のメモリセルＭ０の場合は｛（Ａ），（Ｂ），（Ｃ）｝＝｛”Ｈ”，”Ｈ”，”Ｈ”｝とし、第１類のメモリセルＭ１の場合は｛”Ｌ”，”Ｈ”，”Ｈ”｝とし、第２類のメモリセルＭ２の場合は｛”Ｌ”，”Ｌ”，”Ｈ”｝とし、第３類のメモリセルＭ３の場合は｛”Ｌ”，”Ｌ”，”Ｌ”｝とする。該データ｛（Ａ），（Ｂ），（Ｃ）｝は判定回路３７に送信される。判定回路３７は、センス回路３６からの３次元データ｛（Ａ），（Ｂ），（Ｃ）｝を２ビットのデータ（
【００５７】このように、各メモリセルＭ０〜Ｍ３が夫々単独で２ビットデータ（
【００５８】＜製造方法＞本実施例の製造方法を説明する。まず、第１の実施例と同様の手順にしたがって、ｐ型半導体基板５１の上面の周囲部に、周辺回路のアイソレーション領域となるＬＯＣＯＳフィールド酸化膜を形成する。そして、ＣＶＤ法等にてゲート絶縁膜５３、ビット線、ワード線５２（ゲート）および周辺トランジスタのゲートを順次形成した後、周辺トランジスタについてＬＤＤ注入を行ってｎ-型拡散領域を形成し、全面異方性エッチング処理を施して全メモリセルＭ０〜Ｍ３のワード線５２および周囲トランジスタのゲートの幅方向側面の両側にサイドウォール６２を形成する。その後、分離帯５７の領域に、Ｂ+，ＢＦ2+等のアイソレーション注入を行う。
【００５９】そして、図２２の如く、メモリセルＭ３のみフォトレジスト６３にてマスキングを施した後、他のメモリセルＭ０〜Ｍ２のしきい値を上げるため、メモリセルＭ０〜Ｍ２の上からＢ（ボロン）等を用いてプログラム注入を行なう。
【００６０】次に、図２３の如く、メモリセルＭ２，Ｍ３についてフォトレジスト６４にてマスキングを施した後、他のメモリセルＭ０，Ｍ１のしきい値を上げるため、これらの各メモリセルＭ０，Ｍ１の半導体基板５１上にＢ（ボロン）等を用いてプログラム注入を行なう。
【００６１】最後に、図２４の如く、メモリセルＭ０のみにプログラム注入を行なって、しきい値の異なる四種類のメモリセルトランジスタを形成する。この後は、一般的なＭＯＳ工程によってメタル配線を形成する。そして、層間絶縁膜５８、メタル配線および表面保護膜６１を形成して、図２１に示す半導体記憶装置が形成される。
【００６２】［第３の実施例］図２５は本発明の第３の実施例の半導体記憶装置を示す平面図、図２６は図２５のＥ−Ｅ断面図、図２７は同じくＦ−Ｆ断面図、図２８はメモリセルアレイの内部回路図である。本実施例は、チャネル長制御としきい値制御を組み合わせて四値のメモリセルを実現した点で第１の実施例と同様であるが、ＮＡＮＤ型方式の構造である点で第１の実施例と異なる。図２５乃至図２７中のＭ０〜Ｍ３はメモリセル、７１はＳｉ等からなるｐ型半導体基板、７２はメモリセルごとにゲートを構成するためのポリサイド等からなるワード線、７３はＳｉ酸化膜等からなるゲート絶縁膜、７４はｐ型半導体基板の上層部の一部で構成されるチャネル（活性領域）、７５，７６はｎ+型拡散層として前記メモリセルごとに形成されるソースおよびドレイン、７７は近接する前記ワード線７２の間の領域で異なるメモリセルの前記チャネル７４同士を分離する分離帯（ＬＯＣＯＳ酸化膜）、７８は層間絶縁膜、８１はＳｉ酸化膜またはＳｉ窒化膜等の表面保護膜（パッシベーション）、８２は複数のワード線７２のうち一部のワード線７２の幅方向側面の少なくとも片側に形成されるサイドウォールである。前記全ワード線７２の幅は同寸法に設定される。
【００６３】そして、本実施例の半導体記憶装置では、前記ソースおよびドレイン７５，７６は前記ワード線７２および前記サイドウォール８２をマスクとして形成される。したがって、前記サイドウォール８２の有無によって前記ソースおよびドレイン７５，７６に挟まれる前記チャネル７４の長さ（チャネル長）が設定される。
【００６４】ここで、前記第０類のメモリセルＭ０のチャネル７４はエンハンスメント型とされている。また他のメモリセルＭ１〜Ｍ３はデプレッション型とされている。また、第１類のメモリセルＭ１のチャネル抵抗値は相対的に大きく（第１の抵抗値）設定され、第２類のメモリセルＭ２のチャネル抵抗値は中程度（第２の抵抗値）に設定され、さらに第３類のメモリセルＭ３のチャネル抵抗値は相対的に小さく（第３の抵抗値）設定されている。なお、第０類のメモリセルＭ０のチャネル抵抗値は第１の抵抗値と同様に大きく設定されている。かかるチャネル抵抗値の違いは、夫々のチャネル長を違えることで設定される。すなわち、チャネル長が大きければチャネル抵抗値は増大され、逆にチャネル長が小さければチャネル抵抗値は低減される。上記チャネル長は、前記ワード線７２の幅方向側面にサイドウォール８２が形成されるか否かによって設定される。すなわち、前記サイドウォール８２の有無によって、ワード線７２と前記ソースおよびドレイン７５，７６との重なり量が異なり、故にチャネル７４がサイドウォール８２の幅だけ長くなることになる。
【００６５】具体的には、前記第１類のメモリセルＭ１に対応するワード線７２の幅方向側面の両側にサイドウォール８２が形成されることで、そのチャネル長は大きく設定され、故にチャネル抵抗値は大に設定される。前記第２類のメモリセルＭ２のサイドウォール８２は対応するワード線７２の幅方向側面の片側のみに形成されることで、そのチャネル長は中程度に設定され、故にチャネル抵抗値は中程度に設定される。前記第３類のメモリセルＭ３のサイドウォール８２は対応するワード線７２の幅方向側面に省略されることで、そのチャネル長は小さく設定され、故にチャネル抵抗値は小に設定される。なお、前記第０類のメモリセルＭ０に対応するワード線７２の幅方向側面には、第１類のメモリセルＭ１と同様にその両側にサイドウォール８２が形成され、故にそのチャネル長は大きく設定され、チャネル抵抗値は大に設定される。
【００６６】このように、ワード線７２の側壁両側にサイドウォール８２を形成するもの（第１類のメモリセルＭ１および第０類のメモリセルＭ０）、片側に形成するもの（第２類のメモリセルＭ２）、形成しないもの（第３類のメモリセルＭ３）の三種類を形成し、さらにサイドウォールを両側に形成するもののうちの一方（第０類のメモリセルＭ０）のチャネル７４にプログラム注入してそのチャネルしきい値を高く設定することで、下記のように四種類のメモリセルトランジスタを構成できる。
【００６７】第０類のメモリセルＭ０：チャネル長＝長、しきい値＝エンハンスメント第１類のメモリセルＭ１：チャネル長＝長、しきい値＝デプレッション第２類のメモリセルＭ２：チャネル長＝中、しきい値＝デプレッション第３類のメモリセルＭ３：チャネル長＝短、しきい値＝デプレッション。
【００６８】本実施例でも、１メモリセルトランジスタで二ビット分のデータ（四値）を記憶できる。
【００６９】本実施例の製造時には、第１の実施例と同様、まず全てのメモリセルＭ０〜Ｍ３のワード線７２の側面にサイドウォール８２を形成した後、必要な部分にフォトレジスト等でマスクを形成し、第３類のメモリセルＭ３の両側および第２類のメモリセルＭ２の片側のサイドウォールを選択的にエッチング除去すればよい。本実施例によっても、第１の実施例と同様の効果を奏し得る。
【００７０】［第４の実施例］図２９は本発明の第４の実施例の半導体記憶装置を示す断面図である。本実施例は、チャネルの電気的特性をしきい値の違いのみによって達成している点で第２の実施例と同様であるが、ＮＡＮＤ型方式である点で第２の実施例と異なる。図２９中のＭ０〜Ｍ３はメモリセル、９１はＳｉ等からなるｐ型半導体基板、９２はメモリセルごとにゲートを構成するためのポリサイド等からなるワード線、９３はＳｉ酸化膜等からなるゲート絶縁膜、９４はｐ型半導体基板の上層部の一部で構成されるチャネル（活性領域）、９５，９６はｎ+型拡散層として前記メモリセルごとに形成されるソースおよびドレイン、９８は層間絶縁膜、９９はＳｉ酸化膜またはＳｉ窒化膜等の表面保護膜（パッシベーション）である。
【００７１】前記チャネル９４は前記ワード線９２の直下で前記ソースおよびドレイン９５，９６に挟まれる領域に形成される。そして、該各チャネル９４のしきい値は、プログラム注入の注入量を調整することで夫々設定される。具体的には、各メモリセルＭ０〜Ｍ３のしきい値は下記のように設定される。
【００７２】第０類のメモリセルＭ０：しきい値Ｄ０＝エンハンスメント第１類のメモリセルＭ１：しきい値Ｄ１＝高いデプレッション第２類のメモリセルＭ２：しきい値Ｄ２＝中程度のデプレッション第３類のメモリセルＭ３：しきい値Ｄ３＝低いデプレッション。
【００７３】本実施例でも、第３の実施例と同様、１メモリセルトランジスタで二ビット分のデータ（四値）を記憶できる。
【００７４】［第５の実施例］
＜構成＞本発明の第５の実施例は、第１の実施例や第３の実施例よりもさらにセルの微細化を行う場合に上記のように四値のメモリセルアレイを構成しようとすると、例えば図１５のように第２類のメモリセルＭ２のサイドウォール３２をワード線２２の幅方向側面の片側のみに形成する工程で、第２類のメモリセルＭ２の中間部まで正確にフォトレジストを形成するのが困難となるおそれがある。本実施例の半導体記憶装置は、かかる困難性に鑑み、三値のメモリセルアレイで構成されるものである。本実施例の半導体記憶装置（ＲＯＭ）はＮＯＲ型フラットセル方式のものであって、具体的には、メモリセルアレイが、図３０の如く、チャネル２４のしきい値が他のメモリセルＭ１，Ｍ２と異なって設定された第０類のメモリセルＭ０と、サイドウォールが全く形成されない（すなわちチャネル抵抗値が高い）第１類のメモリセルＭ１と、両側にサイドウォール３２が形成される第２類のメモリセルＭ２の三種類のメモリセルで構成される。なお、本実施例はＮＯＲ型フラットセル方式を採用しているため、第０類のメモリセルＭ０にはサイドウォールが形成されていない。これにより、図１５に示した第１の実施例のようにメモリセル（図１５中のＭ２）の中間部まで正確にフォトレジストを形成する必要がなくなる。その他の構成は第１の実施例と同様であり、同一機能を有する部材には同一符号を付している。
【００７５】＜使用方法＞次に、記憶データの具体的な読み出し方法を説明する。図３１に１個のメモリセルで三値記憶させる場合の出力データ例（オン電流値）、図３２３２にメモリセルアレイの読み出し回路（センス回路等）のブロック図を示す。本実施例では、図３２の如く、２個のメモリセルＭａ，Ｍｂを選択し、各メモリセルＭａ，Ｍｂのオン電流値をセンス回路３６ａ，３６ｂで検出し、判定回路３７での判定により３ビットデータを読み出す。具体的には、図３１の如く、各メモリセルＭａ，Ｍｂのオン電流値は、図３１の（０）（ｉ）（ｉｉ）のように互いに異なる。そして、図３３の如く、メモリセルＭａの類が第０類（Ｍ０）であるときセンス回路３６ａの出力信号｛（Ａ），（Ｂ）｝は｛”Ｈ”，”Ｈ”｝となってメモリセルＭａの類が第１類（Ｍ１）であるとき前記出力信号｛（Ａ），（Ｂ）｝は｛”Ｌ”，”Ｈ”｝となってメモリセルＭａの類が第２類（Ｍ２）であるとき前記出力信号｛（Ａ），（Ｂ）｝は｛”Ｌ”，”Ｌ”｝となる。同様に、メモリセルＭｂの類が第０類（Ｍ０）であるときセンス回路３６ｂの出力信号｛（Ｃ），（Ｄ）｝は｛”Ｈ”，”Ｈ”｝となってメモリセルＭｂの類が第１類（Ｍ１）であるとき前記出力信号｛（Ｃ），（Ｄ）｝は｛”Ｌ”，”Ｈ”｝となってメモリセルＭｂの類が第２類（Ｍ２）であるとき前記出力信号｛（Ｃ），（Ｄ）｝は｛”Ｌ”，”Ｌ”｝となる。
【００７６】このようにして得られたセンス回路３６ａ，３６ｂの出力信号｛（Ａ），（Ｂ），（Ｃ），（Ｄ）｝に基づいて、判定回路３７は３ビットのデータ（
【００７７】このように、メモリセルを構成するトランジスタに対して記憶データを多値化することができるため、従来例では１個のメモリセルトランジスタで１ビットデータに対応するのに対して、三値のメモリセルの場合、それぞれ１個のメモリセルトランジスタで１．５ビット分のデータを記憶でき、同じ容量の記憶装置（ＲＯＭ）を構成する場合にメモリセルトランジスタ数を従来の２／３に減らすことができる。したがって、チップサイズを格段に小さくでき、低コスト化，大容量化が可能となる。
【００７８】＜製造方法＞本実施例の製造方法を説明する。まず、図１１および図１３に示した第１の実施例と同様、ｐ型半導体基板２１上にビット線２５，２６およびワード線２２を積層した後、全メモリセルＭ０〜Ｍ３のワード線２２の幅方向側面の両側にサイドウォール３２を形成する。そして、ＲＯＭの設計に基づいて、第２類のメモリセルＭ２の全領域をフォトレジストで被覆し（フォトリソグラフィー工程）表面酸化膜をエッチング除去して、第２類のメモリセルＭ２のサイドウォール３２を残す。この際、第１の実施例のように、メモリセルの中間まで精度良くフォトレジスト被覆を行う必要がなくなるので、極めて微細なメモリセルアレイにも対応できる。しかる後、ワード線２２およびサイドウォール３２を注入マスクとしてボロン（Ｂ）あるいはＢＦ2等の不純物をイオン注入し、分離帯２７を形成する。ここで、分離帯２７と、ワード線２２との重なり量がサイドウォール３２の幅だけずれてくる。これによって、各メモリセルＭ０〜Ｍ２のチャネル幅を調整できる。この後、プログラム注入によって第０類のメモリセルＭ０のしきい値を十分高く設定し、層間絶縁膜２８、メタル配線２９および表面保護膜３１を形成して、図３０に示す半導体記憶装置が形成される。
【００７９】［第６の実施例］以上の第１乃至第５の実施例で説明したメモリセルアレイを内蔵した本発明の実施例を、第６乃至第１１の実施例として説明する。
【００８０】図３４は、そのうちの第６の実施例に係る半導体記憶装置の概略を示した回路図である。
【００８１】半導体記憶装置（マスクＲＯＭ）を、例えばＣＤ−ＲＯＭ装置の代用として使用するためには、大容量、低速かつ低価格であることが必要となる。なお、特にＣＤ−ＲＯＭ装置の代用であるため、マスクＲＯＭはシーケンシャルアクセスで十分機能を果たす。本発明の第６の実施例の半導体記憶装置は、シーケンシャルアクセスメモリ（ＲＯＭ）であって、図３４の如く、複数個のメモリセルが縦横に配列されたメモリセルアレイ１０１と、該メモリセルアレイ１０１内の複数個の前記メモリセルが接続され一方向に並設される複数の接続線１０２と、該複数の接続線１０２を選定するためのアドレスデコーダ１０４とを備える。
【００８２】前記メモリセルアレイ１０１は、前記第１の実施例乃至第５の実施例のようなＲＯＭアレイでもよいし、あるいはＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、またはＲＡＭのように書き換え可能なメモリアレイであってもよい。
【００８３】前記接続線１０２は、前記メモリセルアレイ１０１内の各メモリセルのゲート入力用のワード線と、ドレイン信号入力用のビット線のいずれをも含み、該ワード線およびビット線は互いに直交するよう形成される。該接続線１０２には、各ビット出力を増幅し前記各メモリセルへ選択信号を送信するバッファ１０５が有せしめられている。
【００８４】前記アドレスデコーダ１０４は、前記複数のワード線を選定するための第１のアドレスデコーダ（Ｘアドレスデコーダ）と、前記複数のビット線を選定するための第２のアドレスデコーダ（Ｙアドレスデコーダ）のいずれをも含む。そして、該アドレスデコーダ１０４は、前記各接続線１０２に対応するフリップフロップＦＦ０〜ＦＦ３が列状に配されてなるシフトレジスタ１０６と、該シフトレジスタ１０６の各フリップフロップＦＦ０〜ＦＦ３のクロック入力端子（ＣＫ）に単一バス方式に接続されるクロック信号入力用の第１の母線１０７（クロック線）と、前記シフトレジスタ１０６の各フリップフロップＦＦ０〜ＦＦ３のリセット入力端子（バーＲ）に単一バス方式に接続されるリセット信号入力用の第２の母線１０８（セット・リセット線）とを備える。また、前記各シフトレジスタ１０６の各フリップフロップＦＦ０〜ＦＦ２のデータ出力端子（Ｑ）と、これに隣合うフリップフロップＦＦ１〜ＦＦ３のデータ入力端子（Ｄ）とは互いに接続され、さらに、最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）と最後端のフリップフロップＦＦ３のデータ出力端子（Ｑ）は互いに接続されている。そして、各フリップフロップＦＦ０〜ＦＦ３のデータ入力端子（Ｄ）は前記接続線１０２のバッファ１０５に接続されている。このように構成することで、それぞれの配線経路が短くなり、例えば第１乃至第６の実施例で示したような多値化されたメモリセルのデータをリファレンス回路でリファレンスする際に、メモリセルに至る電流経路の抵抗を少なくでき、電流誤差を低減できる。また、各アドレスデコーダ１０４の必要面積は、シフトレジスタ１０６、第１の母線１０７および第２の母線１０８を形成するに足りる面積で済み、多重バス方式に配線を張り巡らせていた第３の従来例に比べて面積を十分に縮小でき、低価格化を達成できる。
【００８５】上記構成において、まず電源投入時およびチップのリセット時には、第２の母線１０８からリセット信号を与えてシフトレジスタ１０６をリセットする。このとき、メモリセルは非選択の状態である。
【００８６】また、シーケンシャルアクセスの開始時には、最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）に“１”データを入力する。そうすると、（ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３）のデータ配列は（１，０，０，０）となり、最先端（１番目）のフリップフロップＦＦ０に対応する接続線１０２のバッファ１０５のみがオンし、他のフリップフロップＦＦ１〜ＦＦ３に対応する接続線１０２のバッファ１０５はオフする。次に、第１の母線１０７からクロック信号を送信してシフトレジスタ１０６を動作させると、“１”データはシフトレジスタ１０６を伝搬して後続するフリップフロップに遷移する。この際、最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）に“０”データを入力する。そうすると、（ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３）＝（０，１，０，０）となり、２番目のフリップフロップＦＦ１に対応する接続線１０２のバッファ１０５のみがオンする。以後、第１の母線１０７からクロック信号を送信するごとに最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）に“０”データを入力する。そうすると、（ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３）は（０，０，１，０）、（０，０，０，１）と変化し、夫々、フリップフロップＦＦ２，ＦＦ３に対応する接続線１０２のバッファ１０５のみが順次オンしていく。その後、セクターアドレスが変わる際に、再び最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）に“１”データを入力する。このようにして上記作業を繰り返せば、シフトレジスタ１０６の各フリップフロップＦＦ０〜ＦＦ３の出力はバッファにより増幅され、接続線１０２（ワード線またはビット線）に選択信号を順番に送信していくので、シーケンシャルにメモリセルをアクセスすることができる。
【００８７】本実施例では、各アドレスデコーダの面積を前述のように縮小しながらも、第３の従来例と同様の動作を実現でき、面積縮小にて配線数を減らしたことにより消費電力の低減を図り得、同時に処理速度を向上させ得る。具体的には、例えば２メガワード×１６ビット［＝３２メガビット］や４メガワード×１６ビット［＝６４メガビット］の構成で、各部のアクセス時間は、セクターアクセスｔａｓが最大２．０μｓ、セクター内アクセスｔａａが最大５００μｓ、サイクルタイムｔｃｙｃが最小５００μｓ（２ＭＨｚ）、チップセレクトアクセスｔｃｅが最大２．０μｓ、ＯＥアクセスｔｏｅが最大１００μｓとなる。なお、ＣＤ−ＲＯＭのアクセス時間（シーク時間を除き、連続読み出し時）は６．７μｓ／バイト＝１３．４μｓ／ワードであり、４倍速ＣＤ−ＲＯＭで３．３５μｓ／ワードであるから、ＣＤ−ＲＯＭに比べてアクセス時間を大幅に短縮できる。
【００８８】［第７の実施例］本発明の第７の実施例の半導体記憶装置は第６の実施例と同様のシーケンシャルアクセスマスクＲＯＭであるが、アドレスデコーダ１０４内のシフトレジスタ１０６の構成が第６の実施例と異なるものである。
【００８９】すなわち、本実施例の半導体記憶装置は、図３５の如く、大容量シーケンシャルアクセスマスクＲＯＭであって、前記シフトレジスタ１０６の各フリップフロップＦＦ０〜ＦＦｎのうち、最先端（１番目）のフリップフロップＦＦ０のセツト入力端子（バーＳ）に第２の母線１０８が接属される。その他のフリップフロップＦＦ１〜ＦＦｎのリセット入力端子（バーＲ）に第２の母線１０８が接続される。そして、第２の母線１０８は、セクターアドレス（Ｘアドレス）のアドレス遷移時にＳＡＴＤ信号としてのＬＯＷパルスを出力するパルス装置（バーＳＡＴＤ）に接続される。その他の構成は第６の実施例と同様である。なお、図３６はクロック信号（ｃｋ）、セクターアドレス（ｓａ）および選択されるビット線（ｐｓ）とパルス装置（バーＳＡＴＤ）からのパルス（ＳＡＴＤ）との関係を示す図である。このように、セクターアドレスの遷移時にパルス装置（バーＳＡＴＤ）にてＬＯＷパルスを発生させ、この信号でシフトレジスタ１０６の最先端（１番目）のフリップフロップＦＦ０をセットし、それ以外のフリップフロップＦＦ１〜ＦＦｎをリセットする。以後の動作は第６の実施例と同様である。本実施例によっても、第６の実施例と同様の効果を得ることができる。
【００９０】［第８の実施例］上記第６の実施例および第７の実施例のシーケンシャルアクセスマスクＲＯＭ（半導体記憶装置）では、シフトレジスタ１０６の内の隣合うフリップフロップの受け渡しはクロック信号の入力を待って行っていたので、仮にランダムアクセスマスクＲＯＭに第６の実施例および第７の実施例の技術を適用しようとすると、大容量メモリの場合にシフトレジスタ１０６のフリップフロップの数が多いと、全てのビットを選択し終えるまでにクロック時間（通常約１μｓ）×フリップフロップ数だけ時間がかかり、処理スピードの向上に限界がある。そこで、本発明の第８の実施例では、図３７の如く、シフトレジスタ１０６に高速クロック発生回路１１１を接続し、シフトレジスタ１０６のデータの遷移速度を速めるものである。なお、図３７中のｃｔはカウンタ、ＡＮＤはＡＮＤ回路である。
【００９１】読み出し時には、図３７の如く、セクターアドレスをバーＳＡＴＤ信号に同期してカウンタに入力する。高速クロック発生回路１１１では、外部からのクロックに関係なく、シフトレジスタ１０６が動作するのに十分でかつ可及的に高速のクロックを発生させる。具体的には、高速クロック発生回路１１１の高速クロック時間としては、約１０ｎｓ程度に設定しておく。このクロックで、カウンタをデクリメントし０になるまでの間、シフトレジスタ１０６を動作させる。この速度は、このマスクＲＯＭのアクセス時間に対して十分短いため、アクセス時間には影響を与えない。本発明を用いることによりＸアドレスデコーダの面積が減少し低価格化できる。なお、アドレスデコーダ内部の構成は第６の実施例または第７の実施例と同様であり、さらにアドレスデコーダ内部の動作、例えば本実施例のシフトレジスタ１０６の具体的なデータ伝搬動作は、第６の実施例および第７の実施例で説明したのと同様の手順で行う。
【００９２】本実施例では、クロック時間を第６の実施例および第７の実施例の１μｓに比べて約１／１０００に短縮しているので、シフトレジスタ１０６のデータ遷移速度を飛躍的に速めることができ、したがってランダムアクセスマスクＲＯＭでも処理速度を低下させずに、かつ第６の実施例および第７の実施例と同様の効果を奏し得る。特に、セクターアドレスを指定するＸアドレスデコーダがランダムアクセス方式を採る場合、ＸアドレスデコーダとＹアドレスデコーダを同様の構成にすれば両者の処理速度はバランスを欠くものとなるが、Ｙアドレスデコーダについて第６の実施例または第７の実施例と同様の構成にし、Ｘアドレスデコーダについて本実施例のようにカウンタと高速クロック信号を用いれば、ＸアドレスデコーダをＹアドレスデコーダと同程度の処理速度で処理できる。また、シーケンシャルアクセスマスクＲＯＭに適用する場合は、全体的な処理速度を大幅に速めることができる。
【００９３】［第９の実施例］本発明の第９の実施例の半導体記憶装置は、シーケンシャルアクセスメモリのうち高速ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ Ｍｅｍｏｒｙ）に適用したものである。図３８は本実施例の半導体記憶装置を示す平面図である。本実施例の半導体記憶装置は、第６の実施例と同様、複数個のメモリセルが縦横に配列されたメモリセルアレイ１０１と、該メモリセルアレイ１０１内の複数個の前記メモリセルが接続され一方向に並設される複数の接続線１０２と、該複数の接続線１０２を選定するためのアドレスデコーダ１０４とを備え、該メモリセルアレイ１０１、接続線１０２およびアドレスデコーダ１０４の各構成も第６の実施例と同様であるが、本実施例のＦＩＦＯでは、Ｘアドレスデコーダ（第１のアドレスデコーダ）およびＹアドレスデコーダ（第２のアドレスデコーダ）の両方にＲＥＡＤ用アドレスデコーダ１１３，１１４およびＷＲＩＴＥ用アドレスデコーダ１１５，１１６が夫々必要であり、そのいずれにも第６の実施例と同様の構成を採用している。ただし、ＲＥＡＤ用Ｙアドレスデコーダ１１４のシフトレジスタ１０６の最後端（最終）のフリップフロップＦＦｎのデータ出力端子（Ｑ）とＲＥＡＤ用Ｘアドレスデコーダ１１３のシフトレジスタ１０６の最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）とは互いに直列に接続されている。同様に、ＷＲＩＴＥ用Ｙアドレスデコーダ１１６のシフトレジスタ１０６の最後端（最終）のフリップフロップＦＦｎのデータ出力端子（Ｑ）とＷＲＩＴＥ用Ｘアドレスデコーダ１１５のシフトレジスタ１０６の最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）とは互いに直列に接続されている。なお、各Ｙアドレスデコーダ１１４，１１６においてシフトレジスタ１０６の最後端（最終）のフリップフロップＦＦｎのデータ出力端子（Ｑ）と最先端（１番目）のフリップフロップＦＦ０のデータ入力端子（Ｄ）とは互いに直列に接続されている。そして、各Ｙアドレスデコーダ１１４，１１６のシフトレジスタ１０６内でパルスを順番に遷移させる際、シフトレジスタ１０６の最後端のフリップフロップＦＦｎからの出力を最先端のフリップフロップＦＦ０に入力すると同時に、対応するＸアドレスデコーダ１１３，１１５のシフトレジスタ１０６にクロックと同時に入力する。各Ｘアドレスデコーダ１１３，１１５のシフトレジスタ１０６の最後端のフリップフロップＦＦｎの出力は同じシフトレジスタ１０６の最先端のフリップフロップＦＦ０に入力する。これらの動作は、ＲＥＡＤ側およびＷＲＩＴＥ側のいずれについても同様である。これにより、ＲＥＡＤおよびＷＲＩＴＥのそれぞれのパルスで全メモリセルを順番にアクセスできる。ＦＩＦＯではフルフラグやエンプティフラグが必要だが、これは従来通りのカウンタ（ＲＥＡＤおよびＷＲＩＴＥのポインタ）を比較して発生させる。本発明を用いることにより接続線（ワード線およびビット線）１０２の選択が高速になり、高速ＦＩＦＯが実現できる。さらに低消費電流化、低価格化も同時に実現できる。
【００９４】［第１０の実施例］例えば第１の実施例乃至第５の実施例のような多値ＲＯＭのメモリセルを例えば図５３に示した第４の従来例に類似した構成のものに適用する場合を考える。まず、（１）主ビット線２０１から、（２）メモリセルトランジスタｍ１０、（３）ノードｎ７、（４）メモリセルトランジスタｍ５、（５）ノードｎ６、（６）メモリセルトランジスタｍ９を経て、（７）仮想ＧＮＤ線２０２に電流が流れ込む、といった電流経路は、メモリセルトランジスタｍ４，ｍ６が“ＯＦＦ”トランジスタの場合のみ実現できるのであって、メモリセルトランジスタｍ４，ｍ６が“ＯＮ”トランジスタの場合には、電流径路として、まず前述の（１）の主ビット線２０１から、メモリセルトランジスタｍ１１、ノードｎ８、メモリセルトランジスタｍ６、ノードｎ７の順に流れる経路と、前述の（５）のノードｎ６から、メモリセルトランジスタｍ４、ノードｎ５、メモリセルトランジスタｍ８、仮想ＧＮＤ線２０２の順に流れる経路が付加される。
【００９５】また、図５３中のメモリセルトランジスタｍ１とメモリセルトランジスタｍ５を比較すると、メモリセルトランジスタｍ１については主ビット線２０１からメモリセルトランジスタｍ１に達するまでのローカルビット線２０３が短く、したがって、抵抗値が数百Ω程度と低いのに対し、メモリセルトランジスタｍ５については主ビット線２０１からのローカルビット線２０３が最長で抵抗値が数ＫΩ〜数十ＫΩ）と高くなる。
【００９６】このように、電流径路が複雑であったり、選択するメモリセルトランジスタの場所によって、ローカルビット線２０３の長さが大きく異なる場合等では、例えば第１の実施例乃至第５の実施例のようにメモリセルを多値化した場合、見かけ上のＯＮ電流値が大きく変化し、誤動作が発生するおそれがある。
【００９７】また、図５４に示すように、メモリセルの種類を判断するための基準値を設定するリファレンス回路をメモリセルアレイとは独立にミニアレイで構成すると、プロセスバラツキに起因してメモリセルのＯＮ電流値とリファレンス用トランジスタのＯＮ電流値がばらついてしまい、誤動作の原因となるし、前述のように選択するメモリセルトランジスタの位置によって、ローカルビット線２０３の抵抗値が大きく異なり、見かけ上、ＯＮ電流値に大きな差が出てくる。そして、図５４の構成ではこの差を吸収することは不可能である。
【００９８】そこで、本発明の第１０の実施例では、図４９４９の如く、複数のリファレンス用トランジスタｍｒ２，ｍｒ３（リファレンス素子）をメモリセルトランジスタアレイ２１０内に採り込んで各メモリセルトランジスタｍ１２，ｍ１３とほぼ同条件とすることにより、上述のＯＮ電流値のばらつきを吸収している。図４９中のｍ１６，ｍ１７はブロック選択トランジスタ、ｍ１２，ｍ１３はメモリセルトランジスタ、２１１は主ビット線、ＳＡはメモリセルトランジスタｍ１２，ｍ１３およびリファレンス用トランジスタｍｒ２，ｍｒ３の電流値を比較する比較回路としての差動型センスアンプである。
【００９９】本実施例のメモリセルアレイ２１０のブロック回路を図５０に示す。本実施例の半導体記憶装置のメモリセルアレイ２１０内には、図３０に示した第５の実施例と同様の三種のメモリセルトランジスタが含まれる三値ＲＯＭである。図５０中のＢＷＬはブロック選択ワード線、ｍ１０，ｍ１１，ｍ１６，ｍ１７はブロック選択トランジスタ、ｎ０，ｎ１，ｎ２は前記メモリセルトランジスタｍ１２，ｍ１３のソース・ドレインに接続されるノード、ＳＷＬ０〜ＳＷＬｎは前記メモリセルトランジスタｍ１２，ｍ１３にゲート入力するメモリセルトランジスタ選択用スイッチングワード線、ｍ１４ａ，ｍ１４ｂ，ｍ１５はメモリセルトランジスタｍ１２，ｍ１３のうちいずれのトランジスタを選択するかを決定するトランジスタ、ｎ３，ｎ４は前記トランジスタｍ１５のソース・ドレインに接続されるノード、ＲＷＬ，ＬＷＬは前記トランジスタｍ１４ａ，ｍ１４ｂ，ｍ１５にゲート入力されるワード線、２１１はアルミニウム製等の主ビット線、２１２はアルミニウム製等の仮想ＧＮＤ線、２１３はローカルビット線である。また、図５０中のゲートが太線で描かれたトランジスタはＯＦＦトランジスタ、ゲートが細線で描かれたトランジスタはＯＮトランジスタである。
【０１００】前記メモリセルトランジスタｍ１２，ｍ１３は、前述の通り三種のメモリセルトランジスタが含まれる。このため、各メモリセルトランジスタｍ１２，ｍ１３がいずれの種類かを判断するための基準値となるリファレンス用トランジスタとして、図５１に示すようなリファレンス回路が必要となる。そして、図５１の如く、リファレンス用トランジスタｍｒ２，ｍｒ３は、前記メモリセルアレイ２１０内の各メモリセルトランジスタ選択用スイッチングワード線ＳＷＬ０〜ＳＷＬｎ毎に配置される。ここで、図５１は、図５０に示したメモリセルアレイＭＡの側方に配された領域を示す図であり、図５１および図５０の中で示された各配線ＢＷＬ、ＲＷＬ、ＬＷＬ、ＳＷＬ０〜ＳＷＬｎは同一のものである。なお、図５１中のゲートが太線で描かれたトランジスタはＯＦＦトランジスタ、ゲートが細線で描かれたトランジスタはＯＮトランジスタである。また、図５１に示すリファレンス回路において、リファレンス用トランジスタｍｒ２，ｍｒ３の夫々隣に位置するトランジスタｍｒ４，ｍｒ５は、図５１中ではＯＮトランジスタとされているが、ＯＦＦトランジスタとして横からの電流の流れ込みを防止しておくのが一般的である。また、図５１中のｍ１０ａ，ｍ１１ａ，ｍ１６ａ，ｍ１７ａはリファレンス用トランジスタｍｒ２，ｍｒ３を選択するためのリファレンス選択トランジスタ、２１１ａはアルミニウム製等の主ビット線、２１２ａはアルミニウム製等の仮想ＧＮＤ線、２１３ａはローカルビット線である。そして、ＲＷＬおよびＬＷＬにゲート接続された全てのトランジスタはＯＦＦトランジスタとされている。これにより、後述のように、個々のリファレンス用トランジスタｍｒ２，ｍｒ３当たりのリファレンス用電流経路は単一とされ、個々のメモリセルトランジスタｍ１２，ｍ１３当たりのメモリセル用電流経路の個数（二個）より少なく設定される。リファレンス時には、主ビット線２１１ａが差動型センスアンプＳＡのリファレンス入力となる。なお、本実施例では三値ＲＯＭであるため、かかる三値を区別するために基準値を二値必要としているが、一般に多値ＲＯＭの場合、“ＯＦＦ”トランジスタを除いたメモリセルトランジスタの種類分だけリファレンス用トランジスタを必要とする。例えば、四値の場合は三個のリファレンス用トランジスタを必要とし、五値の場合は四個のリファレンス用トランジスタを必要とする。したがって、これらの個数のリファレンス用トランジスタ分だけデータ記憶用として用いる代わりにをそれぞれの種類のリファレンス用のトランジスタに置き換えて用いればよい。具体的には、三値（０，１，ＯＦＦ）のとれるＲＯＭの場合、図５１のｍｒ２，ｍｒ３がともに“０”トランジスタと、ｍｒ２，ｍｒ３がともに“１”トランジスタの２種のリファレンス回路を構成すれば良い。４値の場合も同様に、３種のリファレンス回路が構成される。
【０１０１】上記構成の半導体記憶装置の動作を、例として、図５０中のｍ１３を選択する場合について説明する。本実施例の動作時には、図４９に示した差動型センスアンプＳＡにてメモリセルトランジスタｍ１３の値を読み込み、次いで当該メモリセルトランジスタｍ１３と同一のワード線ＳＷＬ０〜ＳＷＬｎに接続されたリファレンス用トランジスタｍｒ２，ｍｒ３の値を読み込む。なお、リファレンス用トランジスタｍｒ２，ｍｒ３の値を先に読み込んで、メモリセルトランジスタｍ１３の値を後から読み込んでもよい。いずれの場合にも、メモリセルトランジスタｍ１３のＢＷＬを“Ｈ”，ＲＷＬを“Ｌ”，ＬＷＬを“Ｈ”，ＳＷＬ０を“Ｈ”，他のＳＷＬを“Ｌ”の設定する。このときの主ビット線２１１から仮想ＧＮＤ線２１２までの電流径路を考える。まず、主ビット線２１１からメモリセルトランジスタｍ１３までの径路としては、メモリセルトランジスタｍ１１→ノードｎ２という経路と、ブロック選択トランジスタｍ１７→ノードｎ２という経路の二経路となってメモリセルトランジスタｍ１３から仮想ＧＮＤ線２１２までの径路はノードｎ１→メモリセルトランジスタｍ１５ａ→ノードｎ３→ブロック選択トランジスタｍ１０という経路と、ノードｎ１→メモリセルトランジスタｍ１５ｂ→ノードｎ４→ブロック選択トランジスタｍ１６という経路の二径路となる。
【０１０２】ここで、ローカルビット線２１３の影響を考えた場合、図５３の従来例では、１本当たりのローカルビット線２１３の抵抗値をＲとすると、電流経路の抵抗の最大値はほぼ２Ｒとなるのに対し、図５０に示した本実施例の場合、二経路が二本生じることからその抵抗の最大値はほぼ１／２Ｒとなり、ローカルビット線２１３の抵抗値の影響は従来例と比して、１／４になっている。これによって選択するメモリセルトランジスタの位置による見かけ上のＯＮ電流値の範囲を小さく抑えることができる。
【０１０３】また図５０においてｍ１３が“ＯＮ”の場合と“ＯＦＦ”の場合を考えた場合、簡単のために、ローカルビット線２１３の抵抗値を無視し、下半分（ＳＷＬｎ以下）を無視し、主ビット線２１１から、仮想ＧＮＤまでの抵抗値をトランジスタ１個の抵抗をＲとして考えると、図５０の場合、ｍ１２が“ＯＦＦ”なら、４Ｒ、ｍ１２が“ＯＮ”なら、７／２Ｒとなり、比は、１：１．１４となる。同様に図５３の場合、ｍ１０，ｍ１２がともに“ＯＦＦ”の場合、３Ｒ，“ＯＮ”の場合、７／３Ｒとなり、比は１：１．２９で、周囲のメモリセルトランジスタの状態による影響も本発明で改善されている。
【０１０４】また、本発明では、図５１の如く、リファレンス用トランジスタｍｒ２，ｍｒ３をメモリセルアレイ２１０の内部に配置しているので、例えば図５０においてｍ１２トランジスタが選択された場合、リファレンスとして同一のＳＷＬ０がゲートとなっているトランジスタ（図５１の中のｍｒ２，ｍｒ３）が選択される。電流径路として、リファレンス回路ではｍｒ３→ｍｒ２の一径路に対して図５０の中のｍ１３を読む場合、ｍ１３→ｍ１５ａ／ｍ１３→ｍ１５ｂ／ｍ１３→ｍ１２／という多（三）径路になるので、リファレンス用トランジスタｍｒ２，ｍｒ３の方が必ず、ＯＮ電流値が低くなることを保証しており、これは多値の場合も同様である。このように、あるワード線に接続されたメモリセルトランジスタと他のワード線に接続されたメモリセルトランジスタの間に、トランジスタに至るまでの電流経路（ローカルビット線２１３）に遠近の差が生じ、電流経路の抵抗値の差、すなわちメモリセルに流れる電流値に差が生じたとしても、各メモリセルと同一のワード線にリファレンス用トランジスタが接続されているので、データを読み出すビット線が接続されるセンス回路部分と、リファレンスのビット線が接続される回路を全く同一のものを用いることで、読み出すトランジスタがリファレンス用トランジスタと同一であれば、必ずリファレンスのＯＮ電流値が低いことを保証できる。また、一のメモリセル当たりのメモリセル用電流経路の個数を、一のリファレンス素子当たりのリファレンス用電流経路の個数より大としているので、各メモリセルトランジスタに至る電圧降下をリファレンス用トランジスタに至る電圧降下より低く抑えることができる。したがって、各メモリセルトランジスタの端子電位を可及的に高く維持でき、隣合うメモリセルトランジスタ等からの他の電流経路からの漏れ電流を低減でき、電気的特性の精度を保ち得る。これらのことから、メモリセルトランジスタｍ１２，ｍ１３のしきい値がリファレンス用トランジスタｍｒ２，ｍｒ３の基準値に対して誤差が生じるのを防止できる。したがって、精度良い電気的特性を有する多値ＲＯＭを商品化することが可能となる。これによって、同程度の微細プロセスを用いた場合、従来のＲＯＭを比較して、３値ＲＯＭの場合、チップ面積を約２５％〜３０％縮小でき、４値の場合、約４０％程度の縮小が可能になる。
【０１０５】ここで、本実施例と第４の従来例とを比較する。図５３に示した第４の従来例において、メモリセルｍ５のデータを読みだす場合、主ビット線２０１から仮想ＧＮＤ線２０２までの経路は、ｍ６およびｍ４トランジスタがＯＦＦの場合、ｍ１０→ｎ７→ｍ５→ｎ６→ｍ９の１経路である。したがって、ブロック選択トランジスタｍ１０からメモリセルトランジスタｍ５までのローカルビット線２０３の抵抗値をＲとすると、最大２Ｒの抵抗値が付加される。この抵抗値が、メモリの高速動作の障害となるため、一般に図５２のようにメモリセルアレイをブロック分割している。第４の従来例の場合、高速動作のためには、この縦方向のブロック分割数を多くする必要がある。しかしそうすると、ブロック選択のためのトランジスタｍ８〜ｍ１２およびｍ１３〜ｍ１７のメモリセルアレイ面積全体に占める割合が大きくなり、チップサイズも大きくなってしまう。
【０１０６】これに対して、図５０に示した本実施例において、メモリセルトランジスタｍ１３のデータを読みだす場合、主ビット線２１１からｍ１３までの経路は、ｍ１１→ｎ２とｍ１７→ｎ２の２経路となり、また、ｍ１３から仮想ＧＮＤ線２１２までの経路は、ｍ１２トランジスタがＯＦＦの場合でも、ｎ１→ｍ１５ａ→ｎ３→ｍ１０とｎ１→ｍ１５ｂ→ｎ４→ｍ１６の２経路となる。この場合、前記同様ローカルビット線２１３の抵抗をＲとすると、最大でもＲ／２の抵抗値が付加されるのみであり、従来例と比較して、ブロック分割数を１／４にしても、同程度の高速化が実現できるため。本実施例の場合、第４の従来例に比べて、メモリセル以外のトランジスタが１ブロックあたり占める割合が約３倍大きくなるが、メモリセルアレイ面積全体に占める割合は第４の従来例よりも小さくできる。したがってチップサイズを小さくすることが可能となり、大容量ＲＯＭを高い歩留で安価に製造できる。
【０１０７】［第１１の実施例］
＜構成＞本発明の第１１の実施例のメモリセルアレイを図５５および図５６に示す。図５５および図５６中の２２０は第１のブロック選択ワード線、２２１は第２のブロック選択ワード線、ＳＷＬ０〜ＳＷＬｎはセクション選択ワード線、２２６は第１のメモリセル用主ビット線、２２７は第２のメモリセル用主ビット線、２２８は第３のメモリセル用ビット線、２３０は第１のメモリセル用仮想ＧＮＤ線、２３１は第２のメモリセル用仮想ＧＮＤ線、２３２は第３のメモリセル用仮想ＧＮＤ線、２２９はメモリセル用ローカルビット線、ｍ２０はメモリセル、ｍ２１およびｍ２２は第１のブロック選択ワード線２２１がゲート入力されるブロック選択トランジスタ、Ｔｏｆｆ１はオフトランジスタである。また、図５７R>７および図５８は本実施例のリファレンス回路を示すものであって、ｍｒ２０はリファレンス用トランジスタ、ｍ３１およびｍ３２は図５５中のｍ２１およびｍ２２と同様に前記第１のブロック選択ワード線２２１がゲート入力されるブロック選択トランジスタ、２３６は第１のリファレンス用主ビット線、２３７は第２のリファレンス用主ビット線、２３８は第３のリファレンス用ビット線、２３９はリファレンス用ローカルビット線、２４０は第１のリファレンス用仮想ＧＮＤ線、２４１は第２のリファレンス用仮想ＧＮＤ線、２４２は第３のリファレンス用仮想ＧＮＤ線、Ｔｏｆｆ２はオフトランジスタである。
【０１０８】そして、図５５乃至図５８において、前記メモリセル用主ビット線２２７から前記ローカルビット線２２９を通じてメモリセルｍ２０まで電流を供給するメモリセル用電流経路が形成され、また、リファレンス用主ビット線２３７から前記ローカルビット線２３９を通じてリファレンス用トランジスタｍｒ２０まで電流を供給するメモリセル用電流経路が形成されている。そして、一のメモリセルｍ２０に接続されるメモリセル用電流経路、および一のリファレンス用トランジスタｍｒ２０に接続されるリファレンス用電流経路は、いずれも単一経路とされ、また互いに同一形状に形成されている。各メモリセル用電流経路および前記各リファレンス用電流経路には互いに同数のブロック選択トランジスタが接続される。なお、本実施例では各メモリセルｍ２０および各リファレンス用トランジスタｍｒ２０について電流経路を単一に設けていたが、各電流経路の形状および個数が互いに等しく設定され、かつ各電流経路当たりのブロック選択トランジスタｍ２１，ｍ２２，ｍ３１，ｍ３２の個数が互いに同数に設定されれば、各メモリセルｍ２０および各リファレンス用トランジスタｍｒ２０について電流経路を複数個設けても良い。
【０１０９】＜使用方法＞上記構成において、図５５のメモリセルｍ２０のデータ読み出しを考えると、第２のメモリセル用主ビット線２２７をセンス回路に接続し、第２のメモリセル用仮想ＧＮＤ線２３２をＧＮＤに接続する。また、一方のブロック選択ワード線２２１を“Ｈ”，ｎ番目のセクションワード線ＳＷＬｎを“Ｈ”とし、他のワード線２２０，ＳＷＬ０…を“Ｌ”とする。ここで、第２のメモリセル用主ビット線２２７から第２のメモリセル用仮想ＧＮＤ線２３２までの電流径路は主ビット線２２７→ｍ２１→ｎ１０→ｍ２０→ｎ１１→ｍ２２→第２のメモリセル用仮想ＧＮＤ線２３２の単一径路に限定される。
【０１１０】また、図５７のリファレンス用トランジスタｍｒ２０のリファレンスデータ読み出しを考えると、第２のリファレンス用主ビット線２３７をセンス回路に接続し、第２のリファレンス用仮想ＧＮＤ線２４２をＧＮＤに接続する。また、一方のブロック選択ワード線２２１を“Ｈ”，ｎ番目のセクションワード線ＳＷＬｎを“Ｈ”とし、他のワード線２２０，ＳＷＬ０…を“Ｌ”とする。ここで、第２のリファレンス用主ビット線２３７から第２のリファレンス用仮想ＧＮＤ線２４２までの電流径路は主ビット線２３７→ｍ３１→ｎ２０→ｍｒ２０→ｎ２１→ｍ３２→第２のリファレンス用仮想ＧＮＤ線２４２の単一径路に限定される。
【０１１１】このように、メモリセルｍ２０に至る電流経路と、リファレンス用トランジスタｍｒ２０に至る電流経路とを、互いに同一個数かつ同一形状に形成し、しかも経過するブロック選択トランジスタの個数も一致しているので、メモリセル用電流経路とリファレンス用電流経路の夫々に生じる抵抗値はほぼ完全に等しくなる。したがって、これらの電流値を比較する際の精度を飛躍的に高めることができる。
【０１１２】なお、上述のように、例として第２のメモリセル用主ビット線２２７および第２のリファレンス用主ビット線２３７をセンス回路に接続し、第２のメモリセル用仮想ＧＮＤ線２３２および第２のリファレンス用仮想ＧＮＤ線２４２をＧＮＤに接続する場合、他の主ビット線２２６，２２８，２３６，２３８にプリチャージがかかることがある。この場合、例えばブロック選択ワード線２２１およびｎ番目のセクションワード線ＳＷＬｎを“Ｈ”にすると、ブロック選択ワード線２２１およびｎ番目のセクションワード線ＳＷＬｎからゲート入力されたトランジスタは全てオンし、かかるトランジスタを経てプリチャージによる電流がｎ１０，ｎ２０に流れ込むことがある。したしながら、これらの漏れ電流の経路においても、メモリセルｍ２０に至る漏れ電流経路と、リファレンス用トランジスタｍｒ２０に至る漏れ電流経路とは、互いに同一個数かつ同一形状に形成され、しかも経過するブロック選択トランジスタの個数も一致し、故にメモリセル用電流経路とリファレンス用電流経路の夫々に生じる抵抗値はほぼ完全に等しくなる。したがって、センス回路からの電流と、プリチャージによる電流の合計を考えても、リファレンスする際の精度を飛躍的に高めることができる。
【０１１３】ここで、本実施例と第４の従来例とを比較する。まず、図５３に示した第４の従来例のメモリセルアレイ構成において、実際に主ビット線と仮想ＧＮＤ線を選択して主ビット線をセンス回路に仮想ＧＮＤ線をＧＮＤに接続する場合、例えば、主ビット線２０１をセンス回路に、仮想ＧＮＤ線２０２をＧＮＤに接続する。ここで、仮想ＧＮＤ線２０２に対して、図には示されていない図中左方向からの電流の流れ込みを防止するために、一般には、仮想ＧＮＤ線２０２の左隣の仮想ＧＮＤ線（図示せず）をＧＮＤに接続して、これにつながるローカルビット線をＧＮＤに接続する。つまり、隣り合う仮想ＧＮＤ線と、その仮想ＧＮＤ線ににブロック選択トランジスタを介して接続されるローカルビット線をＧＮＤに接続して、データの読み出しを行なうのが一般的である。したがって、第４の従来例の主ビット線／仮想ＧＮＤ線の選択回路２５０は図５９のように構成されるのが一般的である。図５９中のＤＬ０は選択回路２５０中の１つのセンス回路に接続されるデータ線、ＤＬ１が選択回路２５０中の他の１つのセンス回路に接続されるデータ線、Ｂ０〜Ｂ６は主ビット線選択トランジスタのゲート電極、Ｇ０〜Ｇ７は仮想ＧＮＤ線選択トランジスタのゲート電極を夫々示す。図５９中の各ゲート電極Ｂ０〜Ｂ６，Ｇ０〜Ｇ７の入力信号の設定（ＨまたはＬ）を図６０に示す。なお、図５９および図６０中のＳ０〜Ｓ７は動作対象のブロック番号を示している。
【０１１４】これに対して、図５５に示した本実施例のメモリセルアレイ構成の場合、１本の仮想ＧＮＤ線に、ブロック選択トランジスタを介して２本のローカルビット線が接続される構成なので、第４の従来例のように、２本の仮想ＧＮＤ線を選択する必要がない。したがって、本実施例の場合の主ビット線／仮想ＧＮＤ線選択回路２５０は、図６１に示すような構成となる。また、図６１６１に記載した主ビット線選択トランジスタのゲート電極Ｂ０〜Ｂ６および仮想ＧＮＤ線選択トランジスタのゲート電極Ｇ０〜Ｇ７の入力信号の設定は図６２のようになる。なお、図６１および図６２中のＳ０〜Ｓ７は動作対象のブロック番号を示している。
【０１１５】図６０および図６２を比較すればわかるように、第４の従来例では、２本の仮想ＧＮＤ線とその両隣の主ビット線を選択し、２本の仮想ＧＮＤ線に挟まれた主ビット線、および他の主ビット線、仮想ＧＮＤ線を非選択にする必要があったのに対し、本実施例では、１本の仮想ＧＮＤ線とその両隣の主ビット線を選択し、他の主ビット線、仮想ＧＮＤ線を非選択にすればよく、この主ビット線／仮想ＧＮＤ線のデコード方法が図６０に示した第４の従来例と比べて単純であるため、デコード回路の素子数を減らすことができる。したがって、チップサイズを小さくすることが可能となり、大容量ＲＯＭを高歩留めで安価に製造できる。
【０１１６】また、メモリの高速動作のために、メモリセルアレイの主ビット線は、センス回路のセンスレベルに近い電圧レベルにあらかじめ設定しておくのが一般的である。ここで第４の従来例の場合、前述のように、ＧＮＤに接続される仮想ＧＮＤ線が、１本の主ビット線を挟んだ構成となるので、この仮想ＧＮＤ線に、ブロック選択トランジスタとメモリセルトランジスタを介して前記主ビット線から電流が流れる場合が発生する。したがって、読み出しを行なうメモリセルトランジスタがＯＮトランジスタの場合、センス回路に接続された２本の主ビット線と、前記仮想ＧＮＤ線に挟まれた主ビット線の３本の主ビット線から、ブロック選択トランジスタを介して仮想ＧＮＤ線に接続された２本のローカルビット線を介して２本の仮想ＧＮＤ線に電流が流れ込む。
【０１１７】これに対して、本実施例の場合、第４の従来例のようなセンス回路に接続されていない主ビット線からの電流経路が発生しないので、読み出しを行なうメモリセルトランジスタがＯＮトランジスタの場合、センス回路に接続された２本の主ビット線から、ブロック選択トランジスタを介して仮想ＧＮＤ線に接続された２本のローカルビット線を介して１本の仮想ＧＮＤ線に電流が流れ込むことになる。このように、本実施例では、主ビット線から仮想ＧＮＤ線への電流の流れ込み経路が第４の従来例と比較して少ないので、仮想ＧＮＤ線が、ＧＮＤの電位に達するまでの時間が従来より短縮され、高速動作が可能となる。
【０１１８】ここで、ＧＮＤに接続される仮想ＧＮＤ線が、従来２本であったのに対して、本実施例では、１本となっているが、仮想ＧＮＤ線は、通常アルミ等の抵抗値の十分低い材質で構成しているので、仮想ＧＮＤに接続されるローカルビット線が同数であれば、動作時間には影響しない。
【０１１９】［変形例］
（１）第５の実施例において、三値のメモリセルアレイをＮＯＲ型フラットセル方式で構成していたが、図３９のようなＮＡＮＤ型方式のものであってもよい。なお、図３９中の符号において第３の実施例と同様の機能を奏する者については同一符号を付している。
【０１２０】（２）第９の実施例において、各アドレスデコーダ内部の構成を第６の実施例と同様にしていたが、第７の実施例と同様に構成してもよく、さらに第８の実施例と同様に構成しても良い。
【０１２１】
【発明の効果】本発明請求項１〜請求項８によると、アドレスデコーダにシフトレジスタを備えているので、ビット間のデータ伝搬をシフトレジスタ内で行うことができる。したがって、第３の従来例のような多重バス方式にデータ伝搬を行う場合に比べて配線数を飛躍的に減少でき、故にアドレスデコーダの内部面積を飛躍的に低減できる。そうすると、配線経路を全体として短くでき、請求項１〜請求項８に記載の多値化されたメモリセルのデータをリファレンス回路でリファレンスする際に、メモリセルに至る電流経路の抵抗を少なくでき、電流誤差を低減できるとともに、チップサイズの縮小化、アクセス時間の高速化、および低消費電力化を図り得るという効果がある。
【０１２２】本発明請求項９によると、シフトレジスタの最先端のフリップフロップのみのセット入力端子を第２の母線に接続し、他のフリップフロップのリセット入力端子を第２の母線に接続しているので、セット入力が１回で済み、後はシフトレジスタ内でデータ伝搬することができる。したがって、データ入力用外部装置の動作を単純化でき、外部装置を含めた面積を縮小できる。したがって、請求項１〜請求項８の場合と同様に配線経路を全体として短くでき、請求項１〜請求項８に記載の多値化されたメモリセルのデータをリファレンス回路でリファレンスする際に、メモリセルに至る電流経路の抵抗を少なくでき、電流誤差低減できるとともに、チップサイズの縮小化、アクセス時間の高速化、および低消費電力化を図り得るという効果がある。
【０１２３】本発明請求項１０によると、第１の母線に高速クロック発生回路を設けているので、シフトレジスタ内のデータ伝搬を高速クロック発生回路からのクロック信号に同期させることができ、処理スピードを飛躍的に向上できる。したがって、請求項１〜請求項８に記載した技術をランダムアクセスメモリ等へ適用することが可能となるという効果がある。
【０１２４】本発明請求項１１によると、第１のアドレスデコーダのシフトレジスタと第２のアドレスデコーダのシフトレジスタとを互いに直列に接続することで、第１のアドレスデコーダおよび第２のアドレスデコーダへのセット入力が合計１回で済み、後はシフトレジスタ内でデータ伝搬することができる。したがって、データ入力用外部装置の動作を単純化でき、外部装置を含めた面積を縮小できるという効果がある。
【０１２５】本発明請求項１２〜請求項１５によると、一個のメモリセルについて複数個の電源側ローカルビット線および複数個の接地側ローカルビット線を形成し、また、請求項１６〜請求項１９によると、一個の仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を形成しているので、各ローカルビット線を単一にしか形成しない場合に比べて、配線内に発生する抵抗値を低減できる。したがって、請求項１〜請求項８に記載のメモリセルのブロック分割数を低減しても、同程度の高速化を実現できるため、メモリセルアレイ面積全体を従来例よりも小さくでき、大容量ＲＯＭを高い歩留で安価に製造できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体記憶装置を示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１のＢ−Ｂ断面図である。
【図４】本発明の第１の実施例の半導体記憶装置における周辺回路を示すブロック図である。
【図５】本発明の第１の実施例の半導体記憶装置のメモリセルアレイを示す回路図である。
【図６】本発明の第１の実施例の半導体記憶装置の各メモリセルとオン電流値との関係を示す図である。
【図７】本発明の第１の実施例の半導体記憶装置の各部における出力データを示す図である。
【図８】本発明の第１の実施例の半導体記憶装置の周辺回路を示す平面図である。
【図９】図８のＣ−Ｃ断面図である。
【図１０】図８のＤ−Ｄ断面図である。
【図１１】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１２】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１３】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１４】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１５】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１６】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１７】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１８】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図１９】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図２０】本発明の第１の実施例の半導体記憶装置の製造工程を示す図である。
【図２１】本発明の第２の実施例の半導体記憶装置を示す断面図である。
【図２２】本発明の第２の実施例の半導体記憶装置の製造工程を示す図である。
【図２３】本発明の第２の実施例の半導体記憶装置の製造工程を示す図である。
【図２４】本発明の第２の実施例の半導体記憶装置の製造工程を示す図である。
【図２５】本発明の第３の実施例の半導体記憶装置を示す平面図である。
【図２６】図２５のＥ−Ｅ断面図である。
【図２７】図２５のＦ−Ｆ断面図である。
【図２８】本発明の第３の実施例の半導体記憶装置のメモリセルを示す回路図である。
【図２９】本発明の第４の実施例の半導体記憶装置を示す断面図である。
【図３０】本発明の第５の実施例の半導体記憶装置を示す図である。
【図３１】本発明の第５の実施例の半導体記憶装置の各メモリセルとオン電流値との関係を示す図である。
【図３２】本発明の第５の実施例の半導体記憶装置における周辺回路を示すブロック図である。
【図３３】本発明の第５の実施例の半導体記憶装置の各部における出力データを示す図である。
【図３４】本発明の第６の実施例の半導体記憶装置の概略を示す回路図である。
【図３５】本発明の第７の実施例の半導体記憶装置の概略を示す回路図である。
【図３６】本発明の第７の実施例の半導体記憶装置の各部における波形を示す図である。
【図３７】本発明の第８の実施例の半導体記憶装置の一部の概略を示すブロック図である。
【図３８】本発明の第９の実施例の半導体記憶装置の概略を示す平面図である。
【図３９】本発明の変形例の半導体記憶装置を示す断面図である。
【図４０】第１の従来例の半導体記憶装置を示す平面図である。
【図４１】図４０のＧ−Ｇ断面図である。
【図４２】図４０のＨ−Ｈ断面図である。
【図４３】第２の従来例の半導体記憶装置を示す平面図である。
【図４４】図４０のＩ−Ｉ断面図である。
【図４５】図４０のＪ−Ｊ断面図である。
【図４６】第３の従来例の半導体記憶装置の概略を示す平面図である。
【図４７】第３の従来例の半導体記憶装置の周辺回路部の概略を示す回路図である。
【図４８】第１の従来例および第２の従来例の半導体記憶装置の各部における出力データを示す図である。
【図４９】本発明の第１０の実施例の半導体記憶装置の概略を示す回路ブロック図である。
【図５０】本発明の第１０の実施例の半導体記憶装置のメモリセルアレイを示す回路図である。
【図５１】本発明の第１０の実施例の半導体記憶装置のリファレンス素子近傍を示す回路図である。
【図５２】第４の従来例のメモリセルアレイを示す概略図である。
【図５３】第４の従来例のメモリセルアレイを示す回路図である。
【図５４】第４の従来例の半導体記憶装置の概略を示す回路ブロック図である。
【図５５】本発明の第１１の実施例の半導体記憶装置のメモリセルアレイを示す回路図である。
【図５６】本発明の第１１の実施例の半導体記憶装置のメモリセルアレイの配線形状を示すレイアウト構成図である。
【図５７】本発明の第１１の実施例の半導体記憶装置のリファレンス素子近傍を示す回路図である。
【図５８】本発明の第１１の実施例の半導体記憶装置のリファレンス素子近傍の配線形状を示すレイアウト構成図である。
【図５９】第４の従来例の半導体記憶装置の主ビット線および仮想ＧＮＤ線の選択回路を示す図である。
【図６０】第４の従来例の半導体記憶装置の主ビット線および仮想ＧＮＤ線の選択回路における各ゲート電極の入力信号の設定を示す図である。
【図６１】本発明の第１１の実施例の半導体記憶装置の主ビット線および仮想ＧＮＤ線の選択回路を示す図である。
【図６２】本発明の第１１の実施例の半導体記憶装置の主ビット線および仮想ＧＮＤ線の選択回路における各ゲート電極の入力信号の設定を示す図である。
【符号の説明】
Ｍ０ 第０類のメモリセル
Ｍ１ 第１類のメモリセル
Ｍ２ 第２類のメモリセル
Ｍ３ 第３類のメモリセル
２１ 半導体基板
２２ ワード線
２３ ゲート絶縁膜
２４ 活性領域
２５，２６ ビット線
２７ 分離帯
３２ サイドウォール
５１ 半導体基板
５２ ワード線
５３ ゲート絶縁膜
５４ 活性領域
５７ 分離帯
６２ サイドウォール
７１ 半導体基板
７２ ワード線
７３ ゲート絶縁膜
７４ 活性領域
７５，７６ ソースおよびドレイン
８２ サイドウォール
９１ 半導体基板
９２ ワード線
９３ ゲート絶縁膜
９４ 活性領域
９５，９６ ソースおよびドレイン
１０１ メモリセルアレイ
１０２ 接続線
１０４ アドレスデコーダ
ＦＦ０〜ＦＦｎ フリップフロップ
１０６ シフトレジスタ
１０７ 第１の母線
１０８ 第２の母線
１１１ 高速クロック発生回路
１１３〜１１６ アドレスデコーダ
２１０ メモリセルアレイ
２１１ 主ビット線
２１２ 仮想ＧＮＤ線
２１３ ローカルビット線
２２０，２２１ ブロック選択ワード線
ＳＷＬ０〜ＳＷＬｎ セクション選択ワード線
ｍ２０ メモリセル
ｍ２１，ｍ２２ ブロック選択トランジスタ
２２６〜２２８ メモリセル用主ビット線
２２９ ローカルビット線
２３０〜２３２ メモリセル用仮想ＧＮＤ線
ｍｒ２０ リファレンス用トランジスタ
ｍ３１，ｍ３２ ブロック選択トランジスタ
２３６〜２３８ リファレンス用主ビット線
２３９ ローカルビット線
２４０〜２４２ リファレンス用仮想ＧＮＤ線
【特許請求の範囲】
【請求項１】 縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記接続線は、前記各メモリセルのゲート入力用のワード線または当該ワード線に直交するソース信号及びドレイン信号入力用のビット線であり、前記ワード線の直下でソースおよびドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される半導体記憶装置。
【請求項２】 それぞれ活性領域を有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される半導体記憶装置。
【請求項３】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記接続線は、前記メモリセルのゲート入力用の複数のワード線または当該ワード線に直交するソース信号及びドレイン信号入力用の複数のビット線であり、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される半導体記憶装置。
【請求項４】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記接続線は、前記メモリセルのゲート入力用の複数のワード線または当該ワード線に直交するソース信号及びドレイン信号入力用の複数のビット線であり、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される半導体記憶装置。
【請求項５】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、前記ワード線の直下で前記ソースおよび前記ドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される半導体記憶装置。
【請求項６】 それぞれ活性領域を有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される半導体記憶装置。
【請求項７】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される半導体記憶装置。
【請求項８】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される半導体記憶装置。
【請求項９】 前記シフトレジスタの最先端のフリップフロップのみのセット入力端子が前記第２の母線に接続され、他のフリップフロップのリセット入力端子が前記第２の母線に接続される、請求項１ないし請求項８のいずれかに記載の半導体記憶装置。
【請求項１０】 前記第１の母線に高速クロック発生回路が設けられる、請求項１ないし請求項８のいずれかに記載の半導体記憶装置。
【請求項１１】 前記第１のアドレスデコーダのシフトレジスタと第２のアドレスデコーダのシフトレジスタとは互いに直列に接続される、請求項５ないし請求項８のいずれかに記載の半導体記憶装置。
【請求項１２】 複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記各メモリセルのゲート入力用のワード線の直下でソースおよびドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される半導体記憶装置。
【請求項１３】 それぞれ活性領域を有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される半導体記憶装置。
【請求項１４】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記メモリセルのゲート入力用の複数のワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される半導体記憶装置。
【請求項１５】 ソースおよびドレインに挟まれる活性領域をそれぞれ有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、各メモリセルのゲート入力用の互いに近接するワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される半導体記憶装置。
【請求項１６】 複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記各メモリセルのゲート入力用のワード線の直下でソースおよびドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される半導体記憶装置。
【請求項１７】 それぞれ活性領域を有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される半導体記憶装置。
【請求項１８】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記各メモリセルのゲート入力用の複数のワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される半導体記憶装置。
【請求項１９】 ソースおよびドレインに挟まれる活性領域をそれぞれ有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、各メモリセルのゲート入力用の互いに近接するワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される半導体記憶装置。
【請求項１】 縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記接続線は、前記各メモリセルのゲート入力用のワード線または当該ワード線に直交するソース信号及びドレイン信号入力用のビット線であり、前記ワード線の直下でソースおよびドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される半導体記憶装置。
【請求項２】 それぞれ活性領域を有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される半導体記憶装置。
【請求項３】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記接続線は、前記メモリセルのゲート入力用の複数のワード線または当該ワード線に直交するソース信号及びドレイン信号入力用の複数のビット線であり、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される半導体記憶装置。
【請求項４】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数の接続線と、該複数の接続線を選定するためのアドレスデコーダとを備える半導体記憶装置であって、前記アドレスデコーダは、前記各接続線に夫々接続されるフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを備え、前記接続線は、前記メモリセルのゲート入力用の複数のワード線または当該ワード線に直交するソース信号及びドレイン信号入力用の複数のビット線であり、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される半導体記憶装置。
【請求項５】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、前記ワード線の直下で前記ソースおよび前記ドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される半導体記憶装置。
【請求項６】 それぞれ活性領域を有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される半導体記憶装置。
【請求項７】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される半導体記憶装置。
【請求項８】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して縦横に配列された複数個のメモリセルと、複数個の前記メモリセルが接続され一方向に並設される複数のワード線と、複数個の前記メモリセルが接続され前記ワード線に直交する複数のビット線と、該複数のワード線を選定するための第１のアドレスデコーダと、該複数のビット線を選定するための第２のアドレスデコーダとを備える半導体記憶装置であって、前記第１のアドレスデコーダおよび第２のアドレスデコーダは、前記各ワード線または前記各ビット線に夫々対応するフリップフロップが列状に配されてなるシフトレジスタと、該シフトレジスタの各フリップフロップに単一バス方式に接続されるクロック信号入力用の第１の母線と、前記シフトレジスタの各フリップフロップに単一バス方式に接続されセット信号およびリセット信号のうち少なくとも一方を入力する第２の母線とを夫々備え、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される半導体記憶装置。
【請求項９】 前記シフトレジスタの最先端のフリップフロップのみのセット入力端子が前記第２の母線に接続され、他のフリップフロップのリセット入力端子が前記第２の母線に接続される、請求項１ないし請求項８のいずれかに記載の半導体記憶装置。
【請求項１０】 前記第１の母線に高速クロック発生回路が設けられる、請求項１ないし請求項８のいずれかに記載の半導体記憶装置。
【請求項１１】 前記第１のアドレスデコーダのシフトレジスタと第２のアドレスデコーダのシフトレジスタとは互いに直列に接続される、請求項５ないし請求項８のいずれかに記載の半導体記憶装置。
【請求項１２】 複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記各メモリセルのゲート入力用のワード線の直下でソースおよびドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される半導体記憶装置。
【請求項１３】 それぞれ活性領域を有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される半導体記憶装置。
【請求項１４】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記メモリセルのゲート入力用の複数のワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される半導体記憶装置。
【請求項１５】 ソースおよびドレインに挟まれる活性領域をそれぞれ有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線からメモリセルを介して仮想ＧＮＤ線に至る電流経路が形成され、前記電流経路は、前記主ビット線から一個の前記メモリセルに至る複数個の電源側ローカルビット線と、一個の前記メモリセルから前記仮想ＧＮＤ線に至る複数個の接地側ローカルビット線とを備え、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、各メモリセルのゲート入力用の互いに近接するワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される半導体記憶装置。
【請求項１６】 複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記各メモリセルのゲート入力用のワード線の直下でソースおよびドレインに挟まれる領域に活性領域が形成され、近接する前記ワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、複数の前記ワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成され、前記サイドウォールの有無によって一対の前記分離帯に挟まれる活性領域の幅が設定される半導体記憶装置。
【請求項１７】 それぞれ活性領域を有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記メモリセルは、前記活性領域のしきい値が他のメモリセルと異なって設定された第０類のメモリセル、前記活性領域に第１の抵抗値を有せしめられた第１類のメモリセル、および前記活性領域に第２の抵抗値を有せしめられた第２類のメモリセルのうちのいずれかに設定され、前記第０類のメモリセル、前記第１類のメモリセル、および前記第２類のメモリセルが全体として１組となってメモリセルとして用いられ、前記第１類のメモリセルの活性領域長と前記第２類のメモリセルの活性領域長は互いに異なるよう設定される半導体記憶装置。
【請求項１８】 ソースおよびドレインに挟まれる活性領域をそれぞれ有して複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記各メモリセルのゲート入力用の複数のワード線の幅は互いに同寸法に設定され、複数の前記ワード線のうち一部のワード線の幅方向片側面にサイドウォールが形成され、複数の前記ワード線のうち他の一部のワード線の幅方向両側面にサイドウォールが形成され、前記サイドウォールの有無によって前記ソースおよび前記ドレインに挟まれる前記活性領域の長さが設定される半導体記憶装置。
【請求項１９】 ソースおよびドレインに挟まれる活性領域をそれぞれ有した複数個のメモリセルが配列され、前記各メモリセルに対して、主ビット線から前記各メモリセルに至る電源側電流経路と、前記各メモリセルから仮想ＧＮＤ線に至る接地側電流経路とが形成され、前記各メモリセルについての前記電源側電流経路および接地側電流経路の長さの合計は常に一定になるよう設定され、前記接地側電流経路は一個の前記仮想ＧＮＤ線に対して複数個の接地側ローカルビット線を有せしめられ、前記メモリセルは、前記活性領域に第０のしきい値特性を有せしめられた第０類のメモリセル、前記活性領域に第１のしきい値特性を有せしめられた第１類のメモリセル、前記活性領域に第２のしきい値特性を有せしめられた第２類のメモリセル、および前記活性領域に第３のしきい値特性を有せしめられた第３類のメモリセルのうちのいずれかに設定され、各メモリセルのゲート入力用の互いに近接するワード線の間の領域で異なるメモリセルの活性領域同士を分離する分離帯が形成され、前記ワード線の幅方向側面の少なくとも片側にサイドウォールが形成され、前記分離帯は、前記ワード線および前記サイドウォールをマスクとしてアイソレーション注入されて形成される半導体記憶装置。
【図２８】
【図６】
【図４１】
【図１】
【図２】
【図３】
【図５】
【図４】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３７】
【図４２】
【図３５】
【図３８】
【図３９】
【図３６】
【図４４】
【図４５】
【図４８】
【図４０】
【図４３】
【図４６】
【図４９】
【図５２】
【図５３】
【図４７】
【図５０】
【図５８】
【図６０】
【図５１】
【図５４】
【図５５】
【図５７】
【図５６】
【図５９】
【図６１】
【図６２】
【図６】
【図４１】
【図１】
【図２】
【図３】
【図５】
【図４】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３７】
【図４２】
【図３５】
【図３８】
【図３９】
【図３６】
【図４４】
【図４５】
【図４８】
【図４０】
【図４３】
【図４６】
【図４９】
【図５２】
【図５３】
【図４７】
【図５０】
【図５８】
【図６０】
【図５１】
【図５４】
【図５５】
【図５７】
【図５６】
【図５９】
【図６１】
【図６２】
【特許番号】特許第３４８６３５０号（Ｐ３４８６３５０）
【登録日】平成１５年１０月２４日（２００３．１０．２４）
【発行日】平成１６年１月１３日（２００４．１．１３）
【国際特許分類】
【出願番号】特願平１０−２８１６３２
【分割の表示】特願平６−１６２２７６の分割
【出願日】平成６年７月１４日（１９９４．７．１４）
【公開番号】特開平１１−１７６１８４
【公開日】平成１１年７月２日（１９９９．７．２）
【審査請求日】平成１１年２月２日（１９９９．２．２）
【出願人】（５９１１２８４５３）株式会社メガチップス (322)
【参考文献】
【文献】特開 平２−４９２９７（ＪＰ，Ａ）
【文献】特開 昭５５−１６３６８８（ＪＰ，Ａ）
【文献】特開 平５−５５５３０（ＪＰ，Ａ）
【文献】実開 昭６１−９８２９９（ＪＰ，Ｕ）
【登録日】平成１５年１０月２４日（２００３．１０．２４）
【発行日】平成１６年１月１３日（２００４．１．１３）
【国際特許分類】
【分割の表示】特願平６−１６２２７６の分割
【出願日】平成６年７月１４日（１９９４．７．１４）
【公開番号】特開平１１−１７６１８４
【公開日】平成１１年７月２日（１９９９．７．２）
【審査請求日】平成１１年２月２日（１９９９．２．２）
【出願人】（５９１１２８４５３）株式会社メガチップス (322)
【参考文献】
【文献】特開 平２−４９２９７（ＪＰ，Ａ）
【文献】特開 昭５５−１６３６８８（ＪＰ，Ａ）
【文献】特開 平５−５５５３０（ＪＰ，Ａ）
【文献】実開 昭６１−９８２９９（ＪＰ，Ｕ）
[ Back to top ]