半導体集積メモリーおよび半導体集積メモリーの製造方法
本発明は、２つの電極（１０，２０）間に配置された記憶媒体（６）を備えた半導体集積メモリー（１）に関する。上記記憶媒体（６）は、例えば相変化媒体であってもよい。記憶媒体（６）は、電流によって第１状態または第２状態に設定される。その結果、情報項目を記憶させることができる。本発明によれば、材料（４）からなる不純物粒子が注入された面（Ｌ）が設けられている。その結果、記憶媒体における電流密度が局部的に上昇し、プログラミングのために必要とされるプログラミング電流を低減できる。その結果、相変化媒体を含むメモリー素子の電流消費を低減できる。したがって、相変化媒体を含むメモリー素子を、トランジスタなどの他の部品と共に、最小構造寸法で実施することができ、単一の半導体回路に集積することができ、別個のサブ回路に配置する必要がなくなる。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、半導体集積メモリーおよび半導体集積メモリーの製造方法に関するものである。
【０００２】
半導体の製造では、メモリーセルアレイに配置された複数のメモリーセルを有する半導体メモリーが製造される。揮発性半導体メモリーと不揮発性半導体メモリーとは区別されている。電圧供給がスイッチオフされた後も記憶された情報項目を記憶しておく不揮発性半導体メモリーは、例えば、相変化メモリーとして形成されている。相変化メモリーは、記憶媒体を有しており、この記憶媒体は、導電性のレベルの異なる２つの状態となることができ、これらの２つの状態の間の相変化に耐えるものである。相変化メモリーでは、記憶媒体における上記の導電性の相違を利用してデジタル情報項目を記憶することができる。例えば、相変化媒体からなる層は、外部電圧を印加される２つの電極間に配置されている。そして、電極と相変化媒体とを流れる電流の大きさに基づいて、相変化媒体の物質の状態を決定することができる。さらに、相変化媒体を結晶化温度または融点よりも高い温度に加熱するより高い電流によって記憶媒体の状態を変更することができ、これによってデジタル情報項目を上書きすることができる。
【０００３】
なお、他の特性、例えば、磁気特性、またはその強誘電性の分極率によって異なる状態になることができる記憶媒体もある。異なる状態では、記憶媒体の各導電性は、２つの異なるデジタル情報項目を表すのに充分な程度異なっている。
【０００４】
半導体集積回路では、個々のメモリーセルのメモリー状態は、電気的にのみ変更可能である。すなわち、個々のメモリーセルのメモリー状態を変更できるのは、記憶媒体または記憶媒体の周囲を流れる電流、または、記憶媒体に印加される電圧のみである。記憶媒体の状態を変更するための電流、すなわち、デジタル情報を書き変えるために必要とされる電流が高ければ高いほど、半導体集積メモリーのエネルギー消費は高くなる。特に、相変化媒体および温度に依存して状態が変化する他の記憶媒体において、相変化の温度または融点に加熱するための電流は、かなりの量のエネルギーを必要とする。
【０００５】
メモリーセルをプログラムするためには温度を上げる必要があり、高いプログラミング電流によってはじめて温度をあげることができる。高いプログラミング電流を必要とする相変化媒体を含むメモリー部品は、他の部品（例えば、選択トランジスタ）が最小限のサイズになるように寸法決定されている場合には、他の部品と一緒に単一の半導体回路に集積させることができない。現在のメモリー回路では、ＣＭＯＳトランジスタの許容可能な最大電流は、チャネル幅の１マイクロメートルにつき約０．５ｍＡである。
【０００６】
さらに、デジタル情報項目を書き変えるための電流が高い場合は、半導体回路の部分領域における最大の許容可能な電流密度を上回ることなく同時に上書きできるメモリーセルは、ほんの少数であるという問題がある。したがって、現在は依然としてプログラミング電流が非常に高いので、並行して行えるメモリー動作（記憶動作）程度は制限されている。
【０００７】
本発明の目的は、上述したタイプの記憶媒体を有する記憶要素が集積され、従来の半導体メモリーよりもデジタル情報項目を再プログラムするために必要な電流が少ない、非常に小さな寸法の半導体集積メモリーを提供することにある。また、例えばトランジスタなどの他の構成要素とともに集積され、これら他の構成要素と分離された回路として配置されたり、寸法を巨大化する必要のない半導体集積メモリーを提供することにある。また、本発明は、半導体メモリーの最大許容電流を超過させることなく、比較的多数のデジタル情報項目を同時に上書きできる半導体メモリーを提供することを目的としている。さらに、本発明は、このような半導体メモリーの製造方法を提供することを目的としている。
【０００８】
上記の目的を達成するために、本発明の半導体集積メモリーは、導電性の低い第１状態と導電性の高い第２状態との間で相変化する記憶媒体を含む記憶層を有するメモリーセルを備えた半導体集積メモリーであって、上記記憶媒体を流れる電流によって上記記憶媒体の状態を上記第１状態および第２状態にそれぞれ設定でき、上記記憶層は、上記記憶媒体とは異なる材料が分散され、上記材料同士の間に上記記憶媒体が配置された層を有しており、上記材料の寸法はリソグラフィーによって形成できる最小加工寸法よりも小さく、上記材料は電気絶縁層がパターン化された領域に隣接して配置されている。
【０００９】
上記リソグラフィーによって形成できる最小寸法は、例えば、上記記憶層に隣接する電極の寸法、あるいはパターン化された記憶層の寸法である。記憶媒体と異なる材料からなる上記領域は、空間的に分離された島の形態であってもよく、あるいは多数の開口部を有し、連続している穿孔層の形態であってもよい。例えば、上記穿孔層は、上記材料と上記記憶媒体からなる分離された島とによって形成されていてもよく、あるいは、上記記憶媒体と上記材料からなる分離された島とによって形成されていてもよい。さらに、上記記憶媒体と異なる材料からなる領域は、パターン化された電気絶縁層を付随的に備えていてもよく、あるいは上記記憶媒体と異なる材料のみから形成されていてもよい。
【００１０】
本発明は、記憶媒体および材料がリソグラフィーによる加工寸法より小さい寸法で微細に分散された革新的な層あるいは層平面を有し、この層あるいは層平面のレベルにおいて、この層平面の基本エリアの所定の割合だけが記憶媒体によって覆われた半導体集積メモリーを提供する。従来の半導体メモリーは、記憶媒体がぎっしり詰められた層を備えていたが、本発明では、記憶媒体に、例えば互いに分離された粒子が満たされた多数の孔が設けられている。逆に、記憶媒体の量および面積の方が上記材料よりも小さく、上記材料からなる本質的に連続する層の穿孔された多数の微細な孔に上記記憶媒体が満たされていてもよい。上記層面において、上記記憶媒体と上記材料とは、ほぼ同様の大きさであり、上記いずれの場合であっても成長するにつれて部分的に架橋された構造が形成される。この架橋された２つの構造には、上記材料および上記記憶媒体がぎっしり詰まった層が形成されている。
【００１１】
この層あるいは層面の上面および／または下面には、従来の方法によって、切り欠きや不純物の含有がない記憶媒体がぎっしり詰まった層が形成される。本発明では、上記材料層および上記材料が組み込まれた層により、以下の効果が得られる。上述したように、半導体集積メモリーの場合、上記記憶媒体と異なる材料からなる不純物で満たされた部分が組み込まれた材料面のレベルでは、記憶媒体を流れる電流は、電気絶縁領域の間を流れる多数の部分電流に分割されるので、不純物で満たされた部分を備えず、記憶媒体がぎっしり詰められた層を流れる平均電流よりも電流密度が高くなる。それゆえ、この層面のレベルでは、多数の微細な領域において電流密度が増加する。その結果、高い電流密度の電流が流れるのと同時に、この領域の温度は、記憶媒体がぎっしり詰められた層よりも、高温になる。これにより、少ない電流で、不純物粒子あるいは記憶媒体と異なる材料が満たされた領域を含まず、記憶媒体がぎっしり詰められてなる層の場合よりも高温にすることができる。上記材料層のレベルでは、記憶層の基本エリアの断面全体を流れる電流は、上記基本エリアの数分の１の面積の部分を通って流れる。その結果、面積に反比例して電流密度が増加する。分離された島、あるいは、穿孔され、架橋された上記材料からなる領域の面積の割合に応じて、記憶媒体で満たされた基本エリアの残りの領域に流れる電流の電流密度の大きさは、数オーダー程度増加する。その結果、トータル電流を低減するとともに、この低減したトータル電流によって従来と同様の温度あるいは従来よりも高い温度に昇温できる。上記記憶媒体は、上記材料によって形成された層のレベルにおいて、最も高温になる。本発明の半導体メモリーでは、メモリーセルに再プログラムするために必要な電流が低いので、例えば相変化媒体などの記憶媒体を含むメモリー要素を、トランジスタやダイオードなどの要素とともに集積できる。これらのトランジスタやダイオードは、例えば加工できる最小寸法よりも人為的に大きな寸法に形成される選択トランジスタなどの要素を除いて、電気的および熱的な制限の範囲内で半導体集積回路に積載できる。さらに、これらの構造にダメージを与える危険性を伴うことなく、多数のメモリーセルに対して同時にプログラムすることができる。本発明では、記憶媒体に不純物材料を挿入することにより、プログラムのために状態が変化する記憶媒体の体積が小さくなる。これにより、エネルギー使用量を低減できる。
【００１２】
本発明では、上記記憶媒体と異なる材料は、隣接する電気絶縁層の領域がパターン化された後に用意される。上記パターン化される電気絶縁層の領域は、上記層面の一方の側（例えば上記層面の下層）に形成されてもよい。分離された島の形態あるいは穿孔された層の形態で堆積され、上記記憶媒体の基本エリアの割合に影響を及ぼす上記材料は、半導体メモリーの製造工程において、エッチングマスクとして機能する上記材料同士の間の領域の下に位置する電気絶縁層が除去され、上記材料の下に位置する電気絶縁層がパターン化されて残るように、エッチングマスクとしても使用できる。エッチングマスクとして利用される上記材料は、電気絶縁層がパターン化された後に取り除かれてもよく、電気伝導層、半導体、絶縁体であってもよい。
【００１３】
上記層面は、両側を記憶媒体層によって覆われていることが好ましい。上記層面は、上記記憶媒体からなる２つの層を含む連続層内の任意の位置に形成すればよい。
【００１４】
上記記憶媒体と異なる材料は、キャリア層の表面に直接形成されていてもよい。上記キャリア層は、例えば電極層であってもよい。あるいは、絶縁体からなる絶縁層であってもよく、その場合には電流密度が増加する電流経路の長さを長くできる。
【００１５】
上記記憶媒体は、第１電極および第２電極に対して電気的に導通していることが好ましい。
【００１６】
上記キャリア層の表面における上記記憶媒体によって覆われる面積の割合は、０．０１％以上９０％以下であることが好ましく、０．０１％以上５％以下であることが特に好ましい。第１に、上記割合が非常に小さい場合（例えば１％以下あるいは０．５％以下である場合）、全電流が基本エリアのうちのわずかな部分を流れるので、上記層面における電流密度の増加が非常に大きくなる。
【００１７】
上記記憶媒体と異なる材料からなる領域は、平均寸法が０．５ｎｍ以上１００ｎｍ以下の分離された島を有することが好ましい。この分離された島は、上記記憶媒体と異なる材料によって形成されていてもよい。上記層面内の記憶媒体が分離された島あるいはチャネルのみに形成されている場合、上記各チャネルは、これらチャネルに接触する上記層面上の上記記憶媒体が隙間無くぎっしり詰められた層を介して互いに導通する。
【００１８】
上記記憶媒体と異なる材料は、ナノ結晶粒子あるいは非晶質絶縁体であることが好ましい。
【００１９】
上記記憶媒体に関する１つの好ましい実施形態として、結晶性の低い第１状態と、結晶性の高い第２状態とを有するように上記記憶媒体を形成してもよい。例えば、上記記憶媒体は第１状態では主に非晶質であり、第２状態では結晶、多結晶、またはナノ結晶であってもよい。
【００２０】
また、上記記憶媒体は、カルコゲナイドまたはプニコゲナイドであってもよく、ゲルマニウム、アンチモニー、テルル、銀、インジウム、バナジウムのうちのいずれか１つを含む化合物、あるいはこれらの要素のうちのの複数の要素を含む化合物を含んでいてもよい。
【００２１】
記憶媒体および上記材料は、第１電極と第２電極との間に配置され、記憶媒体を流れる電流はこれらの電極によって供給されることが好ましい。この場合、例えば上記層面あるいは上記記憶媒体がぎっしり詰まった第１の部分層に隣接する電極から上記層面および上記記憶媒体を介して第２電極まで電流が流れる。あるいは、これと反対方向に電流が流れる。上記基本エリアあるいは対応する上記材料が覆う範囲に応じて、電流密度は多数の微小領域において局所的に増加する。上記材料あるいは上記材料とともにパターン化される上記電気絶縁層によって覆われる程度が大きいほど、上記材料によって覆われない領域、すなわち上記層面内の上記記憶媒体の領域の電流密度は大きくなる。
【００２２】
上記半導体メモリーは、不揮発性の相変化メモリーとして製造されることが好ましい。
【００２３】
本発明の目的は、第１電極を形成する工程と、上記材料からなる多数の領域の寸法がリソグラフィーによって形成できる最小加工寸法よりも小さくなり、かつ、各上記材料が互いの間にギャップのない連続した形態になる前に上記材料の堆積が終了するように上記材料を堆積する工程と、導電性の低い第１状態と導電性の高い第２状態とに相変化する記憶媒体を堆積する工程と、上記記憶媒体の上、あるいは上記記憶媒体に第２電極を形成する工程とを含む半導体集積メモリーの製造方法によって達成される。
【００２４】
なお、上記材料を堆積する工程と上記記憶媒体を堆積する工程の順序を入れ替えてもよい。
【００２５】
本発明の上記各方法によれば、上記材料は、上記記憶媒体を堆積する工程の前および後にそれぞれ堆積される。正確に言えば、成長の初期には隙間のない接触層ではなく、まず分離された粒子あるいは結晶成長の核が生成される。そして、この成長が長期間継続されれば、成長するにつれて、多かれ少なかれ架橋されるが、そのような環境下でなければ隙間を有さない層は形成されない。本発明の目的のために、上記成長工程を、ストランスキー・クラスタノフ成長あるいはボルマー・ウェーバ成長等によって制御してもよい。ストランスキー・クラスタノフ成長の場合、まず、単分子層が形成されるが、この層はエッチバックされて除去される。上記材料からなる分離された多数の島、あるいは上記材料が部分的に架橋されて隙間あるいは開口部が形成された層の上に上記記憶媒体を堆積することにより、上記層面のレベルにおいて上記記憶層の基本エリアが上記記憶媒体によって占められる程度は数分の一に減少し、半導体メモリーの操作中に生じる電流密度は、上記のように形成されるチャネルあるいは上記記憶媒体からなる領域において増大する。
【００２６】
上記記憶媒体は、上記材料を堆積する前および後に堆積されることが好ましい。上記記憶媒体と上記記憶媒体と異なる材料とを有する上記層面は、上記記憶媒体がぎっしり詰まった２つの部分層を含む連続層内の任意の位置に配置することができる。
【００２７】
上記記憶媒体と異なる材料の堆積は、上記記憶媒体と異なる材料からなる空間的に分離された島が成長とともに繋がった層を形成する前に終了することが好ましい。あるいは、上記記憶媒体と異なる材料の堆積を、上記記憶媒体と異なる材料からなる空間的に分離された島が成長とともに繋がった層を形成するまで継続してもよい。特に高い電流密度を得たい場合には後者が好ましい。上記記憶媒体と底部電極との間で電気的接続が遮断される危険性は、後者の例よりも前者の例の方が低い。
【００２８】
本発明の発展例として、上記記憶媒体と異なる材料の堆積前に電気絶縁層を堆積し、上記記憶媒体と異なる材料を堆積した後、この材料をエッチングマスクとして用いて上記電気絶縁層をエッチングしてもよい。この場合、上記材料で満たされた領域の深さが深くなり、底部電極と上記層面上に配置された上記記憶媒体のみがぎっしり詰まった層との間の電流密度が高くなるチャネルの長さが長くなる。これにより、上記記憶媒体と異なる材料からなる微小構造あるいはナノ構造がない場合よりも、上記記憶媒体が高電流密度にさらされる部分の割合が大きくなる。
【００２９】
上記電気絶縁層がエッチングされた領域には、上記記憶媒体を堆積する工程において、上記記憶媒体が充填される。これにより、底部電極と記憶媒体との間の電気的接触が実現される。
【００３０】
上記記憶媒体および上記記憶媒体と異なる材料の堆積により、リソグラフィーによって加工可能な寸法（例えば電極あるいは記憶層のパターニングに用いられるリソグラフィーの寸法）よりも小さい開口部を有する穿孔層を含む層面を形成できる。一般に、上記絶縁構造は、リソグラフィーによって加工可能な寸法よりもはるかに微細な粒状である（リソグラフィーによって加工できる主要寸法は、１／１００〜１／１００００メートル程度であり、リソグラフィーではナノメートルあるいはマイクロメートルの加工は行えない）。要求される温度あるいは使用される電流強度は、上記記憶媒体と異なる材料からなる領域が上記記憶層の基本エリアを覆う程度によって決まる。
【００３１】
上記記憶媒体は、第１状態においては結晶の程度が低く、第２状態においては結晶の程度が高いことが好ましい。例えば、上記記憶媒体は、第１状態においては主に非結晶であり、第２状態においては主に結晶、多結晶、あるいはナノ結晶であってもよい。
【００３２】
本発明を、以下で、図１〜図１２を参照して説明する。図１は、本発明の半導体メモリーを示す図である。図２〜図８は、図１の半導体メモリーを製造するための本発明の製造方法の様々な工程を示す図である。図９Ａおよび図９Ｂは、２つの電極を含む連続層、および、これら２つの電極の間に配置された、不純物粒子を遮断する層面を含む記憶媒体の断面を拡大した図である。図１０は、電流チャネルと記憶媒体の相との概略図である。図１１は、記憶媒体における、導電性の異なる２つの状態を示す図である。図１２は、層面のレベルにおける記憶層の構成を示す概略図である。図１３は、層面のレベルにおける記憶層の構成に関する他の実施形態（第２の実施形態）を示す図である。
【００３３】
図１は、本発明の半導体メモリー１の概略的な断面図である。この半導体メモリー１に備えられるメモリーセル２は、第１電極１０と、第２電極２０と、第１電極１０と第２電極２０との間に備えられた記憶媒体６とを備えている。電極１０・２０は、対応する内部接続部または基板３と、より高いレベルに配置されている内部接続部１３とに、接触接続部５を介して接続されている。横方向において、メモリーセルは、対応する絶縁部によって、隣接するメモリーセルから保護されている。
【００３４】
本発明では、記憶媒体６内に、層または層面が設けられている。この層または層面には、材料４からなる不純物粒子が組み込まれている。その結果、上記層面のレベルにおいて、記憶層の基本エリアのうち、電極１０・２０間に位置し、記憶媒体によって占められる部分の割合は、基本エリア全体のうちの一区画あるいは一部分になる。
【００３５】
本発明によれば、記憶層Ｓは、層面Ｌを有している。この層面Ｌには、記憶媒体６とは異なる材料４からなる領域が分散されている。なお、この材料４からなる領域同士の間には記憶媒体６が配置されている。また、材料４からなる領域の寸法は、リソグラフィーによって決定できる最小加工寸法１８よりも小さい。例えば、材料４からなる領域の寸法は、材料４からなる領域の寸法は、記憶層Ｓまたは電極１０・２０の１つの最小加工寸法よりも小さい。なお、材料４からなる領域は、パターン化された電気的絶縁層１５のパターン化された領域を必要に応じて含んでいてもよく、あるいは上記材料４のみでできていてもよい。
【００３６】
その結果、本発明では、上記層面１１のレベルにおいて、電流密度の上昇は、絶縁材料からなる相互に隣接する領域間の記憶媒体に限定される。
【００３７】
電流密度が上昇するこれらの場所では、記憶層が均一な記憶媒体のみからなる場合よりも記憶媒体を激しく加熱する。より低い合計電流で既に生じていた相変化は、層面Ｌから記憶媒体の材料の残りの部分へと継続し、より低い合計電流によって記憶媒体の状態を変更することができる。その結果、メモリーセルは、より低いエネルギー消費で再プログラムされる。
【００３８】
図２〜図８は、本発明の半導体メモリーの製造方法における様々な工程を示している。図２に示すように、まず、半導体基板３に第１電極（底部電極）１０を形成し、第１電極１０の基本エリアＧをリソグラフィーによってパターン化する。なお、図３〜図８では半導体基板３の図示を省略している。第１電極１０の基本エリアＧは、最小加工寸法１８を有している。電極１０は、接触接続部５を介して、例えば基板３に電気的に接続されていてもよいし、または、上記接触接続部５によって隣接する構造に接続されていてもよい。
【００３９】
図３に示すように、第１電極１０上に必要に応じて電気的絶縁層１５を形成してもよい。電気的絶縁層１５は、電流密度が増大するチャネルを延長し、それによって記憶媒体６におけるより多くの部分で電流密度が増大するような形状にパターン化される層である。
この場合、材料４を電気的絶縁層１５の表面上に成長させ、その後、絶縁層１５をパターン化するためのエッチングマスクとして使用してもよい。材料４は、その後除去されてもよい。これらの工程は、後続の図に記載されている。
【００４０】
図４では、材料４は、電極１０上ではなく電気的絶縁層１５上に形成されている。この材料は、材料４からなる分離された島１４が生じるように形成される必要がある。島１４は、相互に空間的に分離されており、成長が進む過程においてのみ、次第に１つになり、架橋層を形成する。架橋層には、初期段階では空隙が設けられている。
【００４１】
図５では、矢印１２によって表されているように、異方性エッチングを実施する。その結果、絶縁層１５は、材料４からなる粒子１４間の隙間においてエッチングされる。電気的絶縁層１５が、絶縁材料（例えば、二酸化シリコン）を含む場合、第１電極１０上の電気的絶縁領域の高さは、そのパターニングの結果として増大する。その結果、電流密度の増大したより長い電流チャネルが、半導体メモリーの動作中に生成される。
【００４２】
図６に示すように、図５における電気的絶縁層１５のためのエッチングマスクとして使用された材料４を除去してもよい。このことは、材料４が導電性である場合、または、繰り返される再プログラミングの間に生じる熱の供給に耐えるように熱的に充分に安定していない場合に、特に有利である。しかしながら、以下の図に示すように、材料４をパターン化された層１５上にそのまま残してもよい。
【００４３】
図７によれば、記憶媒体６（この記憶媒体６は好ましくは相変化媒体からなる）は、絶縁材料４からなる領域上に堆積される。これらの領域は、成長期間に応じて、依然として分離されているか、または、既に一部は１つにまとまっている。このようにして製造された記憶層は、その後、図８に示すようにパターン化されてもよい。その結果、記憶層の基本エリアは、第１電極１０の基本エリアに本質的に適合される。図８は、同時に、本発明の方法の代替の実施形態を示している。図３および図４に対応する実施形態では材料４を電気的絶縁層１５上に形成していたが、この実施形態では、電極１０または電極１０に関連する電極層１１上に直接形成している。
【００４４】
図８の構成に対して、第２電極（上部電極）２０を形成してパターン化し、接触接続部５を介して内部接続部１３に接続するだけで、図１に示した、本発明にかかるメモリーセル２を含む半導体メモリーセル１を得ることができる。
【００４５】
図４〜図８において、層または層面Ｌのレベルは、絶縁材料４からなる領域の垂直な位置によって予め決められている。
【００４６】
図９Ａは、第１電極１０と、記憶媒体６と、第２電極２０とを備える連続層の断面図である。この断面では、材料４からなる領域は、記憶媒体６がぎっしり詰まった層の代わりに、層面Ｌの領域における記憶層に存在している。図８における水平に配向された二重矢印によって表される層面のレベルにおいて、電極間に配置された記憶層は、その基本エリアの数分の１以上の導電性がある。
【００４７】
図９Ｂは、電極１０と電極２０との間の連続層の断面図である。この断面図は、図９Ａに対応し、層面Ｌは、それぞれ記憶媒体がぎっしり詰まった層からなる２つの部分層の間のほぼ中央に配置されている。なお、この層面は、電極１０と電極２０との間に配置された任意の位置に配置されていてもよい。
【００４８】
図１０は、電極１０と、電極２０と、図９Ａおよび図９Ｂに対応する記憶層とを含む連続層の断面図である。また、図１０には、材料４同士の間に形成された２つの隙間における電界を示す線が示されている。隣接する材料４同士の間の領域で電界を示す線が圧縮されることにより、ギャップを全く備えない記憶媒体６の領域に比べて電流密度Ｊが増加する。図１０は、記憶媒体６の２つの異なる相、あるいは状態を概略的に示している。なお、相Ａまたは相Ｂにするためには、異なるプログラミング電流Ｊ１・Ｊ２を必要とする。例えば、状態Ａは、３００℃を上回る温度において達成される結晶状態であってもよく、プログラミングのためには電流Ｊ１を必要とするものであってもよい。より低い導電性を有するアモルファス状態Ｂにするには、例えば電流Ｊ２を使用する必要がある。なお、この電流Ｊ２は、電流Ｊ１よりも大きく、記憶媒体６を部分的に溶解する。また、記憶媒体６は、高い熱伝導性を有する金属電極１０・２０により冷却、すなわち非常に短期間で再び室温に急冷される。その結果、記憶媒体６の原子構造は、結晶あるいは多結晶の状態Ａに比べて導電性の低い、非晶質の無秩序な状態のままになる。
【００４９】
図１１は、２つの状態Ａ・Ｂを示している。記憶媒体６は、温度に応じてこれらの状態になることができる。温度が比較的低い場合に記憶媒体６は第１状態Ａになる。第１状態Ａでは、結晶領域６ａの形態で存在している記憶媒体６の割合は比較的少ない。記憶媒体６の残りは、例えば非晶質マトリックス６ｂの形態で存在している。温度が比較的高い場合に記憶媒体６は状態Ｂになる。状態Ｂでは、結晶領域６ａの形態で存在する記憶媒体の割合が、状態Ａよりも多い。例えば、記憶媒体は、状態Ａにおいては主にアモルファスであってもよく、状態Ｂにおいては主に結晶、多結晶、またはナノ結晶であってもよい。状態Ａ・Ｂは、記憶媒体６の材料特性に関連している。しかしながら、半導体集積メモリーの動作中に、記憶媒体６は、情報の項目を記憶するために、層面Ｌの領域だけに相変化が生じる必要がある。
【００５０】
図１２に示すように、上記層面に位置する記憶面は、記憶媒体６を主に含んでいてもよい。この場合、記憶媒体６が、空間的に分離された島１４の形態の開口部を有し、この開口部に材料４が組み込まれた連続した穿孔層１６を形成してもよい。記憶層の基本エリアのうち記憶媒体６が形成されている範囲が比較的大きい場合には、プログラミング電流を少ししか低減できない。
【００５１】
図１３に示す一実施形態では、材料４を、架橋された連続層１６を形成するまで成長させているが、この連続層１６には穴または空隙が設けられている。水平断面において、記憶媒体６の材料は、分離された複数の島１４の形態で配置されている。これらの島は、３次元構造において、第１電極１０と、第２電極２０寄りに配置された記憶媒体６のバルク材料との間を通るチャネルを形成する。
【００５２】
絶縁材料４は、結晶ナノ粒子の形態で堆積されてもよく、エッチングマスクとして使用されてもよい。適切な堆積方法として、例えば、ＣＶＤ、ＰＶＤ、スパッタリング、スピンオン方法、レーザーアブレーションまたは蒸着などを用いることができる。さらに、原子層を堆積することも考えられる。その後、電気絶縁層１５が前もってパターン化されていない場合、記憶媒体は材料４からなる領域の上に堆積される。上記記憶媒体は、相変化材料であることが好ましく、カルコゲナイドまたはプニコゲナイドであることが特に好ましい。適切な相変化媒体としては、例えば、ゲルマニウムアンチモンおよびテルルからなる化合物、または上記化合物にさらに銀を含んだものを用いることができる。材料４としては、導電性の低い材料、例えばシリコンあるいはその他の半導体を含む材料を用いることができる。重要なことは、材料４の導電性が記憶媒体６の材料の導電性よりも低いということである。材料４は、ストランスキー・クラスタノフ成長によっても、ボルマー・ウェーバ成長によっても成長させることができ、これらの方法によって成長させることで、所定の点密度を有する成長した粒子のパターンを生じさせることができる。複数のマイクロ粒子またはナノ粒子から形成され、複数の個々の断片からなる連続領域は、成長の期間が比較的長い場合に生じる。逆に、成長の期間が比較的短い場合は、成長した多くの個々の断片は、相互に分離したまま残る。ストランスキー・クラスタノフ成長させ、続いて、初期段階で形成された単分子層をエッチバックすること、あるいはボルマー・ウェーバ成長の代わりに、層面Ｌのレベルにおいて記憶層の基本エリア上の導電性エリア領域を小さくするために、例えば金属または酸化金属からなる自己整合クラスタを使用することもできる。また、十分な熱安定性があり、好ましくは電気絶縁性のある材料であれば材料４として使用することができる。熱に対して安定性の無い材料であても、後から除去されるならば、電気絶縁層をパターニングするためのエッチングマスクとして使用できる。
【００５３】
さらに、基本エリアの自己組織化された部分的被覆を達成するために、ブロック共重合体のマイクロ相分離を使用することができる。材料４および空間を補完的に充填する記憶媒体６から形成される構造の横方向の寸法は、典型的にはナノメートル域である。
【図面の簡単な説明】
【００５４】
【図１】本発明の半導体メモリーを示す図である。
【図２】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図３】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図４】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図５】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図６】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図７】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図８】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図９Ａ】２つの電極を含む連続層と、これら２つの電極の間に配置された、不純物粒子を遮断した層面を含む記憶媒体との断面を拡大した図である。
【図９Ｂ】２つの電極を含む連続層と、これら２つの電極の間に配置された、不純物粒子を遮断した層面を含む記憶媒体との断面を拡大した図である。
【図１０】電流チャネルと記憶媒体の位相との概略図である。
【図１１】記憶媒体における導電性の異なる２つの状態を示す図である。
【図１２】層面のレベルにおける記憶層の構成を示す概略図である。
【図１３】層面のレベルにおける記憶層の構成に関する他の実施形態を示す図である。
【符号の説明】
【００５５】
１ 半導体メモリー
２ メモリーセル
３ 基板
４ 材料
５ 接触接続部
６ 記憶媒体
６ａ 結晶領域
６ｂ マトリックス
１０ 第１電極
１１ 電極層
１２ 電気的絶縁層のエッチング
１３ 内部接続部
１４ 分離された島
１５ 電気的絶縁層
１６ 穿孔層
１７ 分離された島の間の隙間
１８ リソグラフィー最小構造寸法
２０ 第２電極
２５ インターフェース
Ａ，Ｂ 記憶媒体の状態
Ｇ 基本エリア
Ｊ 増大した電流密度
Ｊ１，Ｊ２ プログラミング電流
Ｌ 層面
ＰＣＭ 位相変化媒体
Ｓ 記憶層
【発明の詳細な説明】
【０００１】
本発明は、半導体集積メモリーおよび半導体集積メモリーの製造方法に関するものである。
【０００２】
半導体の製造では、メモリーセルアレイに配置された複数のメモリーセルを有する半導体メモリーが製造される。揮発性半導体メモリーと不揮発性半導体メモリーとは区別されている。電圧供給がスイッチオフされた後も記憶された情報項目を記憶しておく不揮発性半導体メモリーは、例えば、相変化メモリーとして形成されている。相変化メモリーは、記憶媒体を有しており、この記憶媒体は、導電性のレベルの異なる２つの状態となることができ、これらの２つの状態の間の相変化に耐えるものである。相変化メモリーでは、記憶媒体における上記の導電性の相違を利用してデジタル情報項目を記憶することができる。例えば、相変化媒体からなる層は、外部電圧を印加される２つの電極間に配置されている。そして、電極と相変化媒体とを流れる電流の大きさに基づいて、相変化媒体の物質の状態を決定することができる。さらに、相変化媒体を結晶化温度または融点よりも高い温度に加熱するより高い電流によって記憶媒体の状態を変更することができ、これによってデジタル情報項目を上書きすることができる。
【０００３】
なお、他の特性、例えば、磁気特性、またはその強誘電性の分極率によって異なる状態になることができる記憶媒体もある。異なる状態では、記憶媒体の各導電性は、２つの異なるデジタル情報項目を表すのに充分な程度異なっている。
【０００４】
半導体集積回路では、個々のメモリーセルのメモリー状態は、電気的にのみ変更可能である。すなわち、個々のメモリーセルのメモリー状態を変更できるのは、記憶媒体または記憶媒体の周囲を流れる電流、または、記憶媒体に印加される電圧のみである。記憶媒体の状態を変更するための電流、すなわち、デジタル情報を書き変えるために必要とされる電流が高ければ高いほど、半導体集積メモリーのエネルギー消費は高くなる。特に、相変化媒体および温度に依存して状態が変化する他の記憶媒体において、相変化の温度または融点に加熱するための電流は、かなりの量のエネルギーを必要とする。
【０００５】
メモリーセルをプログラムするためには温度を上げる必要があり、高いプログラミング電流によってはじめて温度をあげることができる。高いプログラミング電流を必要とする相変化媒体を含むメモリー部品は、他の部品（例えば、選択トランジスタ）が最小限のサイズになるように寸法決定されている場合には、他の部品と一緒に単一の半導体回路に集積させることができない。現在のメモリー回路では、ＣＭＯＳトランジスタの許容可能な最大電流は、チャネル幅の１マイクロメートルにつき約０．５ｍＡである。
【０００６】
さらに、デジタル情報項目を書き変えるための電流が高い場合は、半導体回路の部分領域における最大の許容可能な電流密度を上回ることなく同時に上書きできるメモリーセルは、ほんの少数であるという問題がある。したがって、現在は依然としてプログラミング電流が非常に高いので、並行して行えるメモリー動作（記憶動作）程度は制限されている。
【０００７】
本発明の目的は、上述したタイプの記憶媒体を有する記憶要素が集積され、従来の半導体メモリーよりもデジタル情報項目を再プログラムするために必要な電流が少ない、非常に小さな寸法の半導体集積メモリーを提供することにある。また、例えばトランジスタなどの他の構成要素とともに集積され、これら他の構成要素と分離された回路として配置されたり、寸法を巨大化する必要のない半導体集積メモリーを提供することにある。また、本発明は、半導体メモリーの最大許容電流を超過させることなく、比較的多数のデジタル情報項目を同時に上書きできる半導体メモリーを提供することを目的としている。さらに、本発明は、このような半導体メモリーの製造方法を提供することを目的としている。
【０００８】
上記の目的を達成するために、本発明の半導体集積メモリーは、導電性の低い第１状態と導電性の高い第２状態との間で相変化する記憶媒体を含む記憶層を有するメモリーセルを備えた半導体集積メモリーであって、上記記憶媒体を流れる電流によって上記記憶媒体の状態を上記第１状態および第２状態にそれぞれ設定でき、上記記憶層は、上記記憶媒体とは異なる材料が分散され、上記材料同士の間に上記記憶媒体が配置された層を有しており、上記材料の寸法はリソグラフィーによって形成できる最小加工寸法よりも小さく、上記材料は電気絶縁層がパターン化された領域に隣接して配置されている。
【０００９】
上記リソグラフィーによって形成できる最小寸法は、例えば、上記記憶層に隣接する電極の寸法、あるいはパターン化された記憶層の寸法である。記憶媒体と異なる材料からなる上記領域は、空間的に分離された島の形態であってもよく、あるいは多数の開口部を有し、連続している穿孔層の形態であってもよい。例えば、上記穿孔層は、上記材料と上記記憶媒体からなる分離された島とによって形成されていてもよく、あるいは、上記記憶媒体と上記材料からなる分離された島とによって形成されていてもよい。さらに、上記記憶媒体と異なる材料からなる領域は、パターン化された電気絶縁層を付随的に備えていてもよく、あるいは上記記憶媒体と異なる材料のみから形成されていてもよい。
【００１０】
本発明は、記憶媒体および材料がリソグラフィーによる加工寸法より小さい寸法で微細に分散された革新的な層あるいは層平面を有し、この層あるいは層平面のレベルにおいて、この層平面の基本エリアの所定の割合だけが記憶媒体によって覆われた半導体集積メモリーを提供する。従来の半導体メモリーは、記憶媒体がぎっしり詰められた層を備えていたが、本発明では、記憶媒体に、例えば互いに分離された粒子が満たされた多数の孔が設けられている。逆に、記憶媒体の量および面積の方が上記材料よりも小さく、上記材料からなる本質的に連続する層の穿孔された多数の微細な孔に上記記憶媒体が満たされていてもよい。上記層面において、上記記憶媒体と上記材料とは、ほぼ同様の大きさであり、上記いずれの場合であっても成長するにつれて部分的に架橋された構造が形成される。この架橋された２つの構造には、上記材料および上記記憶媒体がぎっしり詰まった層が形成されている。
【００１１】
この層あるいは層面の上面および／または下面には、従来の方法によって、切り欠きや不純物の含有がない記憶媒体がぎっしり詰まった層が形成される。本発明では、上記材料層および上記材料が組み込まれた層により、以下の効果が得られる。上述したように、半導体集積メモリーの場合、上記記憶媒体と異なる材料からなる不純物で満たされた部分が組み込まれた材料面のレベルでは、記憶媒体を流れる電流は、電気絶縁領域の間を流れる多数の部分電流に分割されるので、不純物で満たされた部分を備えず、記憶媒体がぎっしり詰められた層を流れる平均電流よりも電流密度が高くなる。それゆえ、この層面のレベルでは、多数の微細な領域において電流密度が増加する。その結果、高い電流密度の電流が流れるのと同時に、この領域の温度は、記憶媒体がぎっしり詰められた層よりも、高温になる。これにより、少ない電流で、不純物粒子あるいは記憶媒体と異なる材料が満たされた領域を含まず、記憶媒体がぎっしり詰められてなる層の場合よりも高温にすることができる。上記材料層のレベルでは、記憶層の基本エリアの断面全体を流れる電流は、上記基本エリアの数分の１の面積の部分を通って流れる。その結果、面積に反比例して電流密度が増加する。分離された島、あるいは、穿孔され、架橋された上記材料からなる領域の面積の割合に応じて、記憶媒体で満たされた基本エリアの残りの領域に流れる電流の電流密度の大きさは、数オーダー程度増加する。その結果、トータル電流を低減するとともに、この低減したトータル電流によって従来と同様の温度あるいは従来よりも高い温度に昇温できる。上記記憶媒体は、上記材料によって形成された層のレベルにおいて、最も高温になる。本発明の半導体メモリーでは、メモリーセルに再プログラムするために必要な電流が低いので、例えば相変化媒体などの記憶媒体を含むメモリー要素を、トランジスタやダイオードなどの要素とともに集積できる。これらのトランジスタやダイオードは、例えば加工できる最小寸法よりも人為的に大きな寸法に形成される選択トランジスタなどの要素を除いて、電気的および熱的な制限の範囲内で半導体集積回路に積載できる。さらに、これらの構造にダメージを与える危険性を伴うことなく、多数のメモリーセルに対して同時にプログラムすることができる。本発明では、記憶媒体に不純物材料を挿入することにより、プログラムのために状態が変化する記憶媒体の体積が小さくなる。これにより、エネルギー使用量を低減できる。
【００１２】
本発明では、上記記憶媒体と異なる材料は、隣接する電気絶縁層の領域がパターン化された後に用意される。上記パターン化される電気絶縁層の領域は、上記層面の一方の側（例えば上記層面の下層）に形成されてもよい。分離された島の形態あるいは穿孔された層の形態で堆積され、上記記憶媒体の基本エリアの割合に影響を及ぼす上記材料は、半導体メモリーの製造工程において、エッチングマスクとして機能する上記材料同士の間の領域の下に位置する電気絶縁層が除去され、上記材料の下に位置する電気絶縁層がパターン化されて残るように、エッチングマスクとしても使用できる。エッチングマスクとして利用される上記材料は、電気絶縁層がパターン化された後に取り除かれてもよく、電気伝導層、半導体、絶縁体であってもよい。
【００１３】
上記層面は、両側を記憶媒体層によって覆われていることが好ましい。上記層面は、上記記憶媒体からなる２つの層を含む連続層内の任意の位置に形成すればよい。
【００１４】
上記記憶媒体と異なる材料は、キャリア層の表面に直接形成されていてもよい。上記キャリア層は、例えば電極層であってもよい。あるいは、絶縁体からなる絶縁層であってもよく、その場合には電流密度が増加する電流経路の長さを長くできる。
【００１５】
上記記憶媒体は、第１電極および第２電極に対して電気的に導通していることが好ましい。
【００１６】
上記キャリア層の表面における上記記憶媒体によって覆われる面積の割合は、０．０１％以上９０％以下であることが好ましく、０．０１％以上５％以下であることが特に好ましい。第１に、上記割合が非常に小さい場合（例えば１％以下あるいは０．５％以下である場合）、全電流が基本エリアのうちのわずかな部分を流れるので、上記層面における電流密度の増加が非常に大きくなる。
【００１７】
上記記憶媒体と異なる材料からなる領域は、平均寸法が０．５ｎｍ以上１００ｎｍ以下の分離された島を有することが好ましい。この分離された島は、上記記憶媒体と異なる材料によって形成されていてもよい。上記層面内の記憶媒体が分離された島あるいはチャネルのみに形成されている場合、上記各チャネルは、これらチャネルに接触する上記層面上の上記記憶媒体が隙間無くぎっしり詰められた層を介して互いに導通する。
【００１８】
上記記憶媒体と異なる材料は、ナノ結晶粒子あるいは非晶質絶縁体であることが好ましい。
【００１９】
上記記憶媒体に関する１つの好ましい実施形態として、結晶性の低い第１状態と、結晶性の高い第２状態とを有するように上記記憶媒体を形成してもよい。例えば、上記記憶媒体は第１状態では主に非晶質であり、第２状態では結晶、多結晶、またはナノ結晶であってもよい。
【００２０】
また、上記記憶媒体は、カルコゲナイドまたはプニコゲナイドであってもよく、ゲルマニウム、アンチモニー、テルル、銀、インジウム、バナジウムのうちのいずれか１つを含む化合物、あるいはこれらの要素のうちのの複数の要素を含む化合物を含んでいてもよい。
【００２１】
記憶媒体および上記材料は、第１電極と第２電極との間に配置され、記憶媒体を流れる電流はこれらの電極によって供給されることが好ましい。この場合、例えば上記層面あるいは上記記憶媒体がぎっしり詰まった第１の部分層に隣接する電極から上記層面および上記記憶媒体を介して第２電極まで電流が流れる。あるいは、これと反対方向に電流が流れる。上記基本エリアあるいは対応する上記材料が覆う範囲に応じて、電流密度は多数の微小領域において局所的に増加する。上記材料あるいは上記材料とともにパターン化される上記電気絶縁層によって覆われる程度が大きいほど、上記材料によって覆われない領域、すなわち上記層面内の上記記憶媒体の領域の電流密度は大きくなる。
【００２２】
上記半導体メモリーは、不揮発性の相変化メモリーとして製造されることが好ましい。
【００２３】
本発明の目的は、第１電極を形成する工程と、上記材料からなる多数の領域の寸法がリソグラフィーによって形成できる最小加工寸法よりも小さくなり、かつ、各上記材料が互いの間にギャップのない連続した形態になる前に上記材料の堆積が終了するように上記材料を堆積する工程と、導電性の低い第１状態と導電性の高い第２状態とに相変化する記憶媒体を堆積する工程と、上記記憶媒体の上、あるいは上記記憶媒体に第２電極を形成する工程とを含む半導体集積メモリーの製造方法によって達成される。
【００２４】
なお、上記材料を堆積する工程と上記記憶媒体を堆積する工程の順序を入れ替えてもよい。
【００２５】
本発明の上記各方法によれば、上記材料は、上記記憶媒体を堆積する工程の前および後にそれぞれ堆積される。正確に言えば、成長の初期には隙間のない接触層ではなく、まず分離された粒子あるいは結晶成長の核が生成される。そして、この成長が長期間継続されれば、成長するにつれて、多かれ少なかれ架橋されるが、そのような環境下でなければ隙間を有さない層は形成されない。本発明の目的のために、上記成長工程を、ストランスキー・クラスタノフ成長あるいはボルマー・ウェーバ成長等によって制御してもよい。ストランスキー・クラスタノフ成長の場合、まず、単分子層が形成されるが、この層はエッチバックされて除去される。上記材料からなる分離された多数の島、あるいは上記材料が部分的に架橋されて隙間あるいは開口部が形成された層の上に上記記憶媒体を堆積することにより、上記層面のレベルにおいて上記記憶層の基本エリアが上記記憶媒体によって占められる程度は数分の一に減少し、半導体メモリーの操作中に生じる電流密度は、上記のように形成されるチャネルあるいは上記記憶媒体からなる領域において増大する。
【００２６】
上記記憶媒体は、上記材料を堆積する前および後に堆積されることが好ましい。上記記憶媒体と上記記憶媒体と異なる材料とを有する上記層面は、上記記憶媒体がぎっしり詰まった２つの部分層を含む連続層内の任意の位置に配置することができる。
【００２７】
上記記憶媒体と異なる材料の堆積は、上記記憶媒体と異なる材料からなる空間的に分離された島が成長とともに繋がった層を形成する前に終了することが好ましい。あるいは、上記記憶媒体と異なる材料の堆積を、上記記憶媒体と異なる材料からなる空間的に分離された島が成長とともに繋がった層を形成するまで継続してもよい。特に高い電流密度を得たい場合には後者が好ましい。上記記憶媒体と底部電極との間で電気的接続が遮断される危険性は、後者の例よりも前者の例の方が低い。
【００２８】
本発明の発展例として、上記記憶媒体と異なる材料の堆積前に電気絶縁層を堆積し、上記記憶媒体と異なる材料を堆積した後、この材料をエッチングマスクとして用いて上記電気絶縁層をエッチングしてもよい。この場合、上記材料で満たされた領域の深さが深くなり、底部電極と上記層面上に配置された上記記憶媒体のみがぎっしり詰まった層との間の電流密度が高くなるチャネルの長さが長くなる。これにより、上記記憶媒体と異なる材料からなる微小構造あるいはナノ構造がない場合よりも、上記記憶媒体が高電流密度にさらされる部分の割合が大きくなる。
【００２９】
上記電気絶縁層がエッチングされた領域には、上記記憶媒体を堆積する工程において、上記記憶媒体が充填される。これにより、底部電極と記憶媒体との間の電気的接触が実現される。
【００３０】
上記記憶媒体および上記記憶媒体と異なる材料の堆積により、リソグラフィーによって加工可能な寸法（例えば電極あるいは記憶層のパターニングに用いられるリソグラフィーの寸法）よりも小さい開口部を有する穿孔層を含む層面を形成できる。一般に、上記絶縁構造は、リソグラフィーによって加工可能な寸法よりもはるかに微細な粒状である（リソグラフィーによって加工できる主要寸法は、１／１００〜１／１００００メートル程度であり、リソグラフィーではナノメートルあるいはマイクロメートルの加工は行えない）。要求される温度あるいは使用される電流強度は、上記記憶媒体と異なる材料からなる領域が上記記憶層の基本エリアを覆う程度によって決まる。
【００３１】
上記記憶媒体は、第１状態においては結晶の程度が低く、第２状態においては結晶の程度が高いことが好ましい。例えば、上記記憶媒体は、第１状態においては主に非結晶であり、第２状態においては主に結晶、多結晶、あるいはナノ結晶であってもよい。
【００３２】
本発明を、以下で、図１〜図１２を参照して説明する。図１は、本発明の半導体メモリーを示す図である。図２〜図８は、図１の半導体メモリーを製造するための本発明の製造方法の様々な工程を示す図である。図９Ａおよび図９Ｂは、２つの電極を含む連続層、および、これら２つの電極の間に配置された、不純物粒子を遮断する層面を含む記憶媒体の断面を拡大した図である。図１０は、電流チャネルと記憶媒体の相との概略図である。図１１は、記憶媒体における、導電性の異なる２つの状態を示す図である。図１２は、層面のレベルにおける記憶層の構成を示す概略図である。図１３は、層面のレベルにおける記憶層の構成に関する他の実施形態（第２の実施形態）を示す図である。
【００３３】
図１は、本発明の半導体メモリー１の概略的な断面図である。この半導体メモリー１に備えられるメモリーセル２は、第１電極１０と、第２電極２０と、第１電極１０と第２電極２０との間に備えられた記憶媒体６とを備えている。電極１０・２０は、対応する内部接続部または基板３と、より高いレベルに配置されている内部接続部１３とに、接触接続部５を介して接続されている。横方向において、メモリーセルは、対応する絶縁部によって、隣接するメモリーセルから保護されている。
【００３４】
本発明では、記憶媒体６内に、層または層面が設けられている。この層または層面には、材料４からなる不純物粒子が組み込まれている。その結果、上記層面のレベルにおいて、記憶層の基本エリアのうち、電極１０・２０間に位置し、記憶媒体によって占められる部分の割合は、基本エリア全体のうちの一区画あるいは一部分になる。
【００３５】
本発明によれば、記憶層Ｓは、層面Ｌを有している。この層面Ｌには、記憶媒体６とは異なる材料４からなる領域が分散されている。なお、この材料４からなる領域同士の間には記憶媒体６が配置されている。また、材料４からなる領域の寸法は、リソグラフィーによって決定できる最小加工寸法１８よりも小さい。例えば、材料４からなる領域の寸法は、材料４からなる領域の寸法は、記憶層Ｓまたは電極１０・２０の１つの最小加工寸法よりも小さい。なお、材料４からなる領域は、パターン化された電気的絶縁層１５のパターン化された領域を必要に応じて含んでいてもよく、あるいは上記材料４のみでできていてもよい。
【００３６】
その結果、本発明では、上記層面１１のレベルにおいて、電流密度の上昇は、絶縁材料からなる相互に隣接する領域間の記憶媒体に限定される。
【００３７】
電流密度が上昇するこれらの場所では、記憶層が均一な記憶媒体のみからなる場合よりも記憶媒体を激しく加熱する。より低い合計電流で既に生じていた相変化は、層面Ｌから記憶媒体の材料の残りの部分へと継続し、より低い合計電流によって記憶媒体の状態を変更することができる。その結果、メモリーセルは、より低いエネルギー消費で再プログラムされる。
【００３８】
図２〜図８は、本発明の半導体メモリーの製造方法における様々な工程を示している。図２に示すように、まず、半導体基板３に第１電極（底部電極）１０を形成し、第１電極１０の基本エリアＧをリソグラフィーによってパターン化する。なお、図３〜図８では半導体基板３の図示を省略している。第１電極１０の基本エリアＧは、最小加工寸法１８を有している。電極１０は、接触接続部５を介して、例えば基板３に電気的に接続されていてもよいし、または、上記接触接続部５によって隣接する構造に接続されていてもよい。
【００３９】
図３に示すように、第１電極１０上に必要に応じて電気的絶縁層１５を形成してもよい。電気的絶縁層１５は、電流密度が増大するチャネルを延長し、それによって記憶媒体６におけるより多くの部分で電流密度が増大するような形状にパターン化される層である。
この場合、材料４を電気的絶縁層１５の表面上に成長させ、その後、絶縁層１５をパターン化するためのエッチングマスクとして使用してもよい。材料４は、その後除去されてもよい。これらの工程は、後続の図に記載されている。
【００４０】
図４では、材料４は、電極１０上ではなく電気的絶縁層１５上に形成されている。この材料は、材料４からなる分離された島１４が生じるように形成される必要がある。島１４は、相互に空間的に分離されており、成長が進む過程においてのみ、次第に１つになり、架橋層を形成する。架橋層には、初期段階では空隙が設けられている。
【００４１】
図５では、矢印１２によって表されているように、異方性エッチングを実施する。その結果、絶縁層１５は、材料４からなる粒子１４間の隙間においてエッチングされる。電気的絶縁層１５が、絶縁材料（例えば、二酸化シリコン）を含む場合、第１電極１０上の電気的絶縁領域の高さは、そのパターニングの結果として増大する。その結果、電流密度の増大したより長い電流チャネルが、半導体メモリーの動作中に生成される。
【００４２】
図６に示すように、図５における電気的絶縁層１５のためのエッチングマスクとして使用された材料４を除去してもよい。このことは、材料４が導電性である場合、または、繰り返される再プログラミングの間に生じる熱の供給に耐えるように熱的に充分に安定していない場合に、特に有利である。しかしながら、以下の図に示すように、材料４をパターン化された層１５上にそのまま残してもよい。
【００４３】
図７によれば、記憶媒体６（この記憶媒体６は好ましくは相変化媒体からなる）は、絶縁材料４からなる領域上に堆積される。これらの領域は、成長期間に応じて、依然として分離されているか、または、既に一部は１つにまとまっている。このようにして製造された記憶層は、その後、図８に示すようにパターン化されてもよい。その結果、記憶層の基本エリアは、第１電極１０の基本エリアに本質的に適合される。図８は、同時に、本発明の方法の代替の実施形態を示している。図３および図４に対応する実施形態では材料４を電気的絶縁層１５上に形成していたが、この実施形態では、電極１０または電極１０に関連する電極層１１上に直接形成している。
【００４４】
図８の構成に対して、第２電極（上部電極）２０を形成してパターン化し、接触接続部５を介して内部接続部１３に接続するだけで、図１に示した、本発明にかかるメモリーセル２を含む半導体メモリーセル１を得ることができる。
【００４５】
図４〜図８において、層または層面Ｌのレベルは、絶縁材料４からなる領域の垂直な位置によって予め決められている。
【００４６】
図９Ａは、第１電極１０と、記憶媒体６と、第２電極２０とを備える連続層の断面図である。この断面では、材料４からなる領域は、記憶媒体６がぎっしり詰まった層の代わりに、層面Ｌの領域における記憶層に存在している。図８における水平に配向された二重矢印によって表される層面のレベルにおいて、電極間に配置された記憶層は、その基本エリアの数分の１以上の導電性がある。
【００４７】
図９Ｂは、電極１０と電極２０との間の連続層の断面図である。この断面図は、図９Ａに対応し、層面Ｌは、それぞれ記憶媒体がぎっしり詰まった層からなる２つの部分層の間のほぼ中央に配置されている。なお、この層面は、電極１０と電極２０との間に配置された任意の位置に配置されていてもよい。
【００４８】
図１０は、電極１０と、電極２０と、図９Ａおよび図９Ｂに対応する記憶層とを含む連続層の断面図である。また、図１０には、材料４同士の間に形成された２つの隙間における電界を示す線が示されている。隣接する材料４同士の間の領域で電界を示す線が圧縮されることにより、ギャップを全く備えない記憶媒体６の領域に比べて電流密度Ｊが増加する。図１０は、記憶媒体６の２つの異なる相、あるいは状態を概略的に示している。なお、相Ａまたは相Ｂにするためには、異なるプログラミング電流Ｊ１・Ｊ２を必要とする。例えば、状態Ａは、３００℃を上回る温度において達成される結晶状態であってもよく、プログラミングのためには電流Ｊ１を必要とするものであってもよい。より低い導電性を有するアモルファス状態Ｂにするには、例えば電流Ｊ２を使用する必要がある。なお、この電流Ｊ２は、電流Ｊ１よりも大きく、記憶媒体６を部分的に溶解する。また、記憶媒体６は、高い熱伝導性を有する金属電極１０・２０により冷却、すなわち非常に短期間で再び室温に急冷される。その結果、記憶媒体６の原子構造は、結晶あるいは多結晶の状態Ａに比べて導電性の低い、非晶質の無秩序な状態のままになる。
【００４９】
図１１は、２つの状態Ａ・Ｂを示している。記憶媒体６は、温度に応じてこれらの状態になることができる。温度が比較的低い場合に記憶媒体６は第１状態Ａになる。第１状態Ａでは、結晶領域６ａの形態で存在している記憶媒体６の割合は比較的少ない。記憶媒体６の残りは、例えば非晶質マトリックス６ｂの形態で存在している。温度が比較的高い場合に記憶媒体６は状態Ｂになる。状態Ｂでは、結晶領域６ａの形態で存在する記憶媒体の割合が、状態Ａよりも多い。例えば、記憶媒体は、状態Ａにおいては主にアモルファスであってもよく、状態Ｂにおいては主に結晶、多結晶、またはナノ結晶であってもよい。状態Ａ・Ｂは、記憶媒体６の材料特性に関連している。しかしながら、半導体集積メモリーの動作中に、記憶媒体６は、情報の項目を記憶するために、層面Ｌの領域だけに相変化が生じる必要がある。
【００５０】
図１２に示すように、上記層面に位置する記憶面は、記憶媒体６を主に含んでいてもよい。この場合、記憶媒体６が、空間的に分離された島１４の形態の開口部を有し、この開口部に材料４が組み込まれた連続した穿孔層１６を形成してもよい。記憶層の基本エリアのうち記憶媒体６が形成されている範囲が比較的大きい場合には、プログラミング電流を少ししか低減できない。
【００５１】
図１３に示す一実施形態では、材料４を、架橋された連続層１６を形成するまで成長させているが、この連続層１６には穴または空隙が設けられている。水平断面において、記憶媒体６の材料は、分離された複数の島１４の形態で配置されている。これらの島は、３次元構造において、第１電極１０と、第２電極２０寄りに配置された記憶媒体６のバルク材料との間を通るチャネルを形成する。
【００５２】
絶縁材料４は、結晶ナノ粒子の形態で堆積されてもよく、エッチングマスクとして使用されてもよい。適切な堆積方法として、例えば、ＣＶＤ、ＰＶＤ、スパッタリング、スピンオン方法、レーザーアブレーションまたは蒸着などを用いることができる。さらに、原子層を堆積することも考えられる。その後、電気絶縁層１５が前もってパターン化されていない場合、記憶媒体は材料４からなる領域の上に堆積される。上記記憶媒体は、相変化材料であることが好ましく、カルコゲナイドまたはプニコゲナイドであることが特に好ましい。適切な相変化媒体としては、例えば、ゲルマニウムアンチモンおよびテルルからなる化合物、または上記化合物にさらに銀を含んだものを用いることができる。材料４としては、導電性の低い材料、例えばシリコンあるいはその他の半導体を含む材料を用いることができる。重要なことは、材料４の導電性が記憶媒体６の材料の導電性よりも低いということである。材料４は、ストランスキー・クラスタノフ成長によっても、ボルマー・ウェーバ成長によっても成長させることができ、これらの方法によって成長させることで、所定の点密度を有する成長した粒子のパターンを生じさせることができる。複数のマイクロ粒子またはナノ粒子から形成され、複数の個々の断片からなる連続領域は、成長の期間が比較的長い場合に生じる。逆に、成長の期間が比較的短い場合は、成長した多くの個々の断片は、相互に分離したまま残る。ストランスキー・クラスタノフ成長させ、続いて、初期段階で形成された単分子層をエッチバックすること、あるいはボルマー・ウェーバ成長の代わりに、層面Ｌのレベルにおいて記憶層の基本エリア上の導電性エリア領域を小さくするために、例えば金属または酸化金属からなる自己整合クラスタを使用することもできる。また、十分な熱安定性があり、好ましくは電気絶縁性のある材料であれば材料４として使用することができる。熱に対して安定性の無い材料であても、後から除去されるならば、電気絶縁層をパターニングするためのエッチングマスクとして使用できる。
【００５３】
さらに、基本エリアの自己組織化された部分的被覆を達成するために、ブロック共重合体のマイクロ相分離を使用することができる。材料４および空間を補完的に充填する記憶媒体６から形成される構造の横方向の寸法は、典型的にはナノメートル域である。
【図面の簡単な説明】
【００５４】
【図１】本発明の半導体メモリーを示す図である。
【図２】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図３】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図４】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図５】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図６】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図７】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図８】図１の半導体メモリーを製造するための本発明の製造方法の工程を示す図である。
【図９Ａ】２つの電極を含む連続層と、これら２つの電極の間に配置された、不純物粒子を遮断した層面を含む記憶媒体との断面を拡大した図である。
【図９Ｂ】２つの電極を含む連続層と、これら２つの電極の間に配置された、不純物粒子を遮断した層面を含む記憶媒体との断面を拡大した図である。
【図１０】電流チャネルと記憶媒体の位相との概略図である。
【図１１】記憶媒体における導電性の異なる２つの状態を示す図である。
【図１２】層面のレベルにおける記憶層の構成を示す概略図である。
【図１３】層面のレベルにおける記憶層の構成に関する他の実施形態を示す図である。
【符号の説明】
【００５５】
１ 半導体メモリー
２ メモリーセル
３ 基板
４ 材料
５ 接触接続部
６ 記憶媒体
６ａ 結晶領域
６ｂ マトリックス
１０ 第１電極
１１ 電極層
１２ 電気的絶縁層のエッチング
１３ 内部接続部
１４ 分離された島
１５ 電気的絶縁層
１６ 穿孔層
１７ 分離された島の間の隙間
１８ リソグラフィー最小構造寸法
２０ 第２電極
２５ インターフェース
Ａ，Ｂ 記憶媒体の状態
Ｇ 基本エリア
Ｊ 増大した電流密度
Ｊ１，Ｊ２ プログラミング電流
Ｌ 層面
ＰＣＭ 位相変化媒体
Ｓ 記憶層
【特許請求の範囲】
【請求項１】
導電性の低い第１状態（Ａ）と導電性の高い第２状態（Ｂ）との間で相変化する記憶媒体（６）を含む記憶層（Ｓ）を有するメモリーセル（２）を備えた半導体集積メモリー（１）であって、
上記記憶媒体を流れる電流によって上記記憶媒体の状態を上記第１状態および上記第２状態にそれぞれ設定でき、
上記記憶層（Ｓ）は、上記記憶媒体（６）とは異なる材料（４）が分散され、上記材料（４）同士の間に上記記憶媒体（６）が配置された層（Ｌ）を有しており、
上記材料（４）の寸法は、リソグラフィーによって形成できる最小加工寸法よりも小さく、
上記材料（４）は、電気絶縁層（１５）がパターン化された領域に隣接して配置されていることを特徴とする半導体集積メモリー。
【請求項２】
上記層（Ｌ）の両面が上記記録媒体（６）に覆われていることを特徴とする請求項１に記載の半導体メモリー。
【請求項３】
上記材料（４）は、キャリア層（１５；１０；１１）との接触面（２５）に直接形成されていることを特徴とする請求項１または２に記載の半導体メモリー。
【請求項４】
上記キャリア層は電極層（１１）であることを特徴とする請求項３に記載の半導体メモリー。
【請求項５】
上記記憶媒体（６）は、第１電極（１０）および第２電極（２０）に電気的に導電するように接続されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体メモリー。
【請求項６】
上記キャリア層との接触面（２５）の０．０１％以上９０％以下の面積が、上記記憶媒体（６）によって覆われていることを特徴とする請求項４または５に記載の半導体メモリー。
【請求項７】
上記キャリア層との接触面（２５）の０．０１％以上５％以下の面積が、上記記憶媒体（６）によって覆われていることを特徴とする請求項５または６に記載の半導体メモリー。
【請求項８】
上記材料（４）からなる領域は、平均サイズが０．５ｎｍ以上１００ｎｍ以下の分離された島（１４）であることを特徴とする請求項１〜６のいずれか１項に記載の半導体メモリー。
【請求項９】
上記材料（４）は、ナノ結晶微粒子または非晶質絶縁体であることを特徴とする請求項１〜８のいずれか１項に記載の半導体メモリー。
【請求項１０】
上記記憶媒体（６）は、結晶化の程度が低い第１状態（Ａ）と結晶化の程度が高い第２状態（Ｂ）とに相変化することを特徴とする請求項１〜９のいずれか１項に記載の半導体メモリー。
【請求項１１】
上記記憶媒体（６）は、カルコゲナイドまたはプニコゲナイドを含むことを特徴とする請求項１〜１０のいずれか１項に記載の半導体メモリー。
【請求項１２】
上記記憶媒体（６）および上記材料（４）は、第１電極（１０）と第２電極（２０）との間に配置されており、上記第１電極（１０）および上記第２電極（２０）によって上記記憶媒体（６）に電流（Ｊ）が供給されることを特徴とする請求項６〜１１のいずれか１項に記載の半導体メモリー。
【請求項１３】
上記半導体メモリー（１）は、不揮発性の相変化メモリーであることを特徴とする請求項１〜１２のいずれか１項に記載の半導体メモリー。
【請求項１４】
半導体集積メモリーの製造方法であって、
第１電極（１０）を形成する工程と、
材料（４）からなる多数の領域の寸法がリソグラフィーによって形成できる最小加工寸法よりも小さくなり、かつ、各材料（４）が互いの間にギャップのない連続した層になる前に材料（４）の堆積が終了するように材料（４）を堆積する工程と、
導電性の低い第１状態（Ａ）と導電性の高い第２状態（Ｂ）とに相変化する記憶媒体（６）を堆積する工程と、
上記記憶媒体（６）の上、あるいは上記記憶媒体（６）に第２電極（２０）を形成する工程とを含むことを特徴とする半導体集積メモリーの製造方法。
【請求項１５】
半導体集積メモリーの製造方法であって、
第１電極（１０）を形成する工程と、
導電性の低い第１状態（Ａ）と導電性の高い第２状態（Ｂ）とに相変化する記憶媒体（６）を堆積する工程と、
材料（４）からなる多数の領域の寸法がリソグラフィーによって形成できる最小加工寸法よりも小さくなり、かつ、各材料（４）が互いの間にギャップのない連続した層になる前に材料（４）の堆積が終了するように材料（４）を堆積する工程と、
上記記憶媒体（６）の上、あるいは上記記憶媒体（６）に第２電極（２０）を形成する工程とを含むことを特徴とする半導体集積メモリーの製造方法。
【請求項１６】
上記記憶媒体（６）を堆積する工程は、上記材料（４）を堆積する工程の前および後にそれぞれ行われることを特徴とする請求項１４または１５に記載の方法。
【請求項１７】
上記材料（４）を堆積する工程を、上記材料（４）からなり互いに空間的に分離された島（１４）が互いに成長して繋がった層になる前に終了することを特徴とする請求項１４〜１６のいずれか１項に記載の方法。
【請求項１８】
上記材料（４）を堆積する工程を、上記材料（４）からなり互いに空間的に分離された島（１４）が互いに成長して繋がった層（１６）になるまで継続することを特徴とする請求項１４〜１６のいずれか１項に記載の方法。
【請求項１９】
上記材料（４）を堆積する前に、電気絶縁層（１５）を堆積し、
上記材料（４）を堆積した後に、この材料（４）をエッチングマスクとして上記電気絶縁層（１５）をエッチングすることを特徴とする請求項１４〜１８のいずれか１項に記載の方法。
【請求項２０】
上記記憶媒体（６）を堆積する工程において、上記電気絶縁層（１５）がエッチングされた領域を上記記憶媒体（６）で充満させることを特徴とする請求項１９に記載の方法。
【請求項２１】
上記材料（４）および上記記憶媒体（６）によって形成される層（Ｌ）は、リソグラフィーによって加工できる最小加工寸法（１８）よりも小さい開口部を有する穿孔層（１６）を有することを特徴とする請求項１４〜２０のいずれか１項に記載の方法。
【請求項２２】
結晶化の程度が低い第１状態（Ａ）と結晶化の程度が高い第２状態（Ｂ）とに相変化する記憶媒体（６）を堆積することを特徴とする請求項１４〜２１のいずれか１項に記載の方法。
【請求項１】
導電性の低い第１状態（Ａ）と導電性の高い第２状態（Ｂ）との間で相変化する記憶媒体（６）を含む記憶層（Ｓ）を有するメモリーセル（２）を備えた半導体集積メモリー（１）であって、
上記記憶媒体を流れる電流によって上記記憶媒体の状態を上記第１状態および上記第２状態にそれぞれ設定でき、
上記記憶層（Ｓ）は、上記記憶媒体（６）とは異なる材料（４）が分散され、上記材料（４）同士の間に上記記憶媒体（６）が配置された層（Ｌ）を有しており、
上記材料（４）の寸法は、リソグラフィーによって形成できる最小加工寸法よりも小さく、
上記材料（４）は、電気絶縁層（１５）がパターン化された領域に隣接して配置されていることを特徴とする半導体集積メモリー。
【請求項２】
上記層（Ｌ）の両面が上記記録媒体（６）に覆われていることを特徴とする請求項１に記載の半導体メモリー。
【請求項３】
上記材料（４）は、キャリア層（１５；１０；１１）との接触面（２５）に直接形成されていることを特徴とする請求項１または２に記載の半導体メモリー。
【請求項４】
上記キャリア層は電極層（１１）であることを特徴とする請求項３に記載の半導体メモリー。
【請求項５】
上記記憶媒体（６）は、第１電極（１０）および第２電極（２０）に電気的に導電するように接続されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体メモリー。
【請求項６】
上記キャリア層との接触面（２５）の０．０１％以上９０％以下の面積が、上記記憶媒体（６）によって覆われていることを特徴とする請求項４または５に記載の半導体メモリー。
【請求項７】
上記キャリア層との接触面（２５）の０．０１％以上５％以下の面積が、上記記憶媒体（６）によって覆われていることを特徴とする請求項５または６に記載の半導体メモリー。
【請求項８】
上記材料（４）からなる領域は、平均サイズが０．５ｎｍ以上１００ｎｍ以下の分離された島（１４）であることを特徴とする請求項１〜６のいずれか１項に記載の半導体メモリー。
【請求項９】
上記材料（４）は、ナノ結晶微粒子または非晶質絶縁体であることを特徴とする請求項１〜８のいずれか１項に記載の半導体メモリー。
【請求項１０】
上記記憶媒体（６）は、結晶化の程度が低い第１状態（Ａ）と結晶化の程度が高い第２状態（Ｂ）とに相変化することを特徴とする請求項１〜９のいずれか１項に記載の半導体メモリー。
【請求項１１】
上記記憶媒体（６）は、カルコゲナイドまたはプニコゲナイドを含むことを特徴とする請求項１〜１０のいずれか１項に記載の半導体メモリー。
【請求項１２】
上記記憶媒体（６）および上記材料（４）は、第１電極（１０）と第２電極（２０）との間に配置されており、上記第１電極（１０）および上記第２電極（２０）によって上記記憶媒体（６）に電流（Ｊ）が供給されることを特徴とする請求項６〜１１のいずれか１項に記載の半導体メモリー。
【請求項１３】
上記半導体メモリー（１）は、不揮発性の相変化メモリーであることを特徴とする請求項１〜１２のいずれか１項に記載の半導体メモリー。
【請求項１４】
半導体集積メモリーの製造方法であって、
第１電極（１０）を形成する工程と、
材料（４）からなる多数の領域の寸法がリソグラフィーによって形成できる最小加工寸法よりも小さくなり、かつ、各材料（４）が互いの間にギャップのない連続した層になる前に材料（４）の堆積が終了するように材料（４）を堆積する工程と、
導電性の低い第１状態（Ａ）と導電性の高い第２状態（Ｂ）とに相変化する記憶媒体（６）を堆積する工程と、
上記記憶媒体（６）の上、あるいは上記記憶媒体（６）に第２電極（２０）を形成する工程とを含むことを特徴とする半導体集積メモリーの製造方法。
【請求項１５】
半導体集積メモリーの製造方法であって、
第１電極（１０）を形成する工程と、
導電性の低い第１状態（Ａ）と導電性の高い第２状態（Ｂ）とに相変化する記憶媒体（６）を堆積する工程と、
材料（４）からなる多数の領域の寸法がリソグラフィーによって形成できる最小加工寸法よりも小さくなり、かつ、各材料（４）が互いの間にギャップのない連続した層になる前に材料（４）の堆積が終了するように材料（４）を堆積する工程と、
上記記憶媒体（６）の上、あるいは上記記憶媒体（６）に第２電極（２０）を形成する工程とを含むことを特徴とする半導体集積メモリーの製造方法。
【請求項１６】
上記記憶媒体（６）を堆積する工程は、上記材料（４）を堆積する工程の前および後にそれぞれ行われることを特徴とする請求項１４または１５に記載の方法。
【請求項１７】
上記材料（４）を堆積する工程を、上記材料（４）からなり互いに空間的に分離された島（１４）が互いに成長して繋がった層になる前に終了することを特徴とする請求項１４〜１６のいずれか１項に記載の方法。
【請求項１８】
上記材料（４）を堆積する工程を、上記材料（４）からなり互いに空間的に分離された島（１４）が互いに成長して繋がった層（１６）になるまで継続することを特徴とする請求項１４〜１６のいずれか１項に記載の方法。
【請求項１９】
上記材料（４）を堆積する前に、電気絶縁層（１５）を堆積し、
上記材料（４）を堆積した後に、この材料（４）をエッチングマスクとして上記電気絶縁層（１５）をエッチングすることを特徴とする請求項１４〜１８のいずれか１項に記載の方法。
【請求項２０】
上記記憶媒体（６）を堆積する工程において、上記電気絶縁層（１５）がエッチングされた領域を上記記憶媒体（６）で充満させることを特徴とする請求項１９に記載の方法。
【請求項２１】
上記材料（４）および上記記憶媒体（６）によって形成される層（Ｌ）は、リソグラフィーによって加工できる最小加工寸法（１８）よりも小さい開口部を有する穿孔層（１６）を有することを特徴とする請求項１４〜２０のいずれか１項に記載の方法。
【請求項２２】
結晶化の程度が低い第１状態（Ａ）と結晶化の程度が高い第２状態（Ｂ）とに相変化する記憶媒体（６）を堆積することを特徴とする請求項１４〜２１のいずれか１項に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３】
【公表番号】特表２００７−５１２６９１（Ｐ２００７−５１２６９１Ａ）
【公表日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願番号】特願２００６−５４０１６１（Ｐ２００６−５４０１６１）
【出願日】平成１６年１１月２５日（２００４．１１．２５）
【国際出願番号】ＰＣＴ／ＤＥ２００４／００２６２０
【国際公開番号】ＷＯ２００５／０５３０４７
【国際公開日】平成１７年６月９日（２００５．６．９）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公表日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願日】平成１６年１１月２５日（２００４．１１．２５）
【国際出願番号】ＰＣＴ／ＤＥ２００４／００２６２０
【国際公開番号】ＷＯ２００５／０５３０４７
【国際公開日】平成１７年６月９日（２００５．６．９）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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