半導体集積回路の信号伝送装置
【課題】マルチレベル送信動作の有無、動作速度、および出力信号のスイング幅を調整できる半導体集積回路の信号伝送装置に関し、選択的にマルチレベル送信動作を行う。
【解決手段】マルチレベル送信動作の有無によって複数のビットの入力信号を直列又は並列に出力するマルチレベル送信制御手段と、マルチレベル送信制御手段から直列又は並列に伝送される信号の形態に対応して選択的にマルチレベル送信動作を行う信号処理手段とを含むことを特徴とする。
【解決手段】マルチレベル送信動作の有無によって複数のビットの入力信号を直列又は並列に出力するマルチレベル送信制御手段と、マルチレベル送信制御手段から直列又は並列に伝送される信号の形態に対応して選択的にマルチレベル送信動作を行う信号処理手段とを含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の信号伝送装置に関し、より詳しくは、マルチレベル送信動作の有無、動作速度、および出力信号のスイング幅を調整できる半導体集積回路の信号伝送装置に関するものである。
【背景技術】
【０００２】
最近の半導体集積回路は高速化、高集積化、および大容量化しつつある。このように進歩する半導体集積回路を実現するために過去とは異なる色々な技術が活用されている。例えば、マルチレベル伝送技術が情報伝達技術として広く活用される（例えば、特許文献１参照）。マルチレベル伝送装置において、複数の個の情報は１ビットのデータ信号として伝送され得る。複数のビットで伝送される情報は任意の信号レベルに基づいた１ビットのデータ信号から復号化される。すなわち、１ビットのデータがハイレベルとローレベルという２つの離散信号レベルのうちのいずれか１つだけ伝送する従来技術とは異なり、マルチレベル情報伝送技術は１ビットのデータに複数のビットの信号レベル、例えば４つのレベルを伝送する。したがって、このようなマルチレベル伝送装置は向上した情報伝送速度を示す。
【０００３】
また、半導体集積回路は高周波数のクロックを活用する技術を実現することによって動作速度を向上させた。しかし、このような高周波クロックの実現は半導体集積回路の電力損失を増加させて低電力化の実現を妨げる要素にもなる。同じく、半導体集積回路の低電力化の実現は高速化の実現を妨げる要素にもなる。
【０００４】
一般的に、半導体集積回路は信号伝送装置を備えて出力信号を外部のチャネルに伝送する。この時、上述したように、前記信号伝送装置の高速化を実現しようとすれば低電力化の実現が妨げられる問題点があり、低電力化を実現しようとすれば高速化の実現が妨げられる問題点がある。前記信号伝送装置に求められる条件に応じて前記信号伝送装置は高速化又は低電力化の動作を選択的に行うことが望ましいが、従来技術ではこのような選択的にそれぞれの条件に適応できる信号伝送装置を実現することは容易ではなかった。
【特許文献１】特開２００７−１２２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上述した問題点を解決するために案出されたものであり、選択的にマルチレベル送信動作を行う半導体集積回路の信号伝送装置を提供することをその技術的課題とする。
【課題を解決するための手段】
【０００６】
上述した技術的課題を達成するための本発明の１実施形態に係る半導体集積回路の信号伝送装置は、マルチレベル送信動作の有無によって複数のビットの入力信号を直列又は並列に出力するマルチレベル送信制御手段と、前記マルチレベル送信制御手段から直列又は並列に伝送される信号の形態に対応して選択的にマルチレベル送信動作を行う信号処理手段とを含むことを特徴とする。
【０００７】
また、本発明の他の実施形態に係る半導体集積回路の信号伝送装置は、第１信号ラインと、第２信号ラインと、出力ノードと、マルチレベル送信動作の有無によって前記第１信号ライン又は前記第２信号ラインに複数のビットの入力信号を伝送するマルチレベル送信制御手段と、前記第１信号ラインから伝送される信号に対応して前記出力ノードの電位を制御する第１信号処理部と、前記第２信号ラインから伝送される信号に対応して前記出力ノードの電位を制御する第２信号処理部と、速度制御信号に応答して前記出力ノードから出力される信号の出力速度を制御する速度制御部とを含むことを特徴とする。
【０００８】
そして、本発明の他の実施形態に係る半導体集積回路の信号伝送装置は、速度制御信号およびスイング幅制御信号を生成する制御信号生成手段と、入力信号に対応して出力信号の電位を制御する信号処理部と、前記速度制御信号に応答して前記出力信号の出力速度を制御する速度制御部と、前記スイング幅制御信号に応答して前記出力信号のスイング幅を制御するスイング幅制御部と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明の半導体集積回路の信号伝送装置は選択的にマルチレベル送信動作を行う効果がある。
また、本発明の半導体集積回路の信号伝送装置は出力信号の速度を制御することができる効果がある。
さらに、本発明の半導体集積回路の信号伝送装置は出力信号のスイング幅を制御することができる効果がある。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照して本発明の望ましい実施形態についてより詳細に説明する。
図１に示すように、本発明の１実施形態に係る半導体集積回路の信号伝送装置は、マルチレベル送信制御手段１０、信号処理手段２０、および制御信号生成手段３０を含む。
【００１１】
前記マルチレベル送信制御手段１０は、マルチレベル送信制御信号ｍｌｔｃのイネーブル有無によってｎビットの入力信号ｉｎ＜１：ｎ＞を直列又は並列に出力する。前記マルチレベル送信制御手段１０と前記信号処理手段２０とは第１信号ラインｌｉｎｅ１と第２信号ラインｌｉｎｅ２を介して接続される。前記マルチレベル送信制御手段１０は、前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになれば、前記ｎビットの入力信号ｉｎ＜１：ｎ＞を前記第１信号ラインｌｉｎｅ１を介して出力し、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになれば、前記ｎビットの入力信号ｉｎ＜１：ｎ＞を前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２にｎ／２ビットずつ分配して出力する。前記マルチレベル送信制御手段１０はクロックｃｌｋの制御によってこのような動作を行う。前記クロックｃｌｋはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路から伝送されるものであり得る。
【００１２】
前記信号処理手段２０は、前記マルチレベル送信制御手段１０から前記第１信号ラインｌｉｎｅ１だけを介して前記ｎビットの入力信号ｉｎ＜１：ｎ＞が伝送されると、各ビットの信号を駆動してｎビットの出力信号ｏｕｔ＜１：ｎ＞を出力する。この時、前記ｎビットの出力信号ｏｕｔ＜１：ｎ＞は各ビットごとに２つの情報、すなわち０又は１の情報だけを含む。その一方、前記マルチレベル送信制御手段１０から前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２を介して前記ｎビットの入力信号ｉｎ＜１：ｎ＞が分配され伝送されると、前記第１信号ラインｌｉｎｅ１を介して伝送された信号１ビットと前記第２信号ラインｌｉｎｅ２を介して伝送された信号１ビットを駆動する動作を繰り返し行ってｎ／２ビットの出力信号ｏｕｔ＜１：ｎ／２＞を出力する。この時、前記ｎ／２ビットの出力信号ｏｕｔ＜１：ｎ／２＞は各ビットごとに４つの情報を含むことができる。
【００１３】
このように、前記マルチレベル送信制御信号ｍｌｔｃのイネーブル有無によって前記マルチレベル送信制御手段１０と前記信号処理手段２０は選択的にマルチレベル送信動作を行う。設計者は前記信号伝送装置の具備環境によって前記マルチレベル送信制御信号ｍｌｔｃのイネーブル有無を決めることができる。
【００１４】
また、前記信号処理手段２０は速度制御信号ｓｐｄｃｎｔに応答して前記ｎビット又はｎ／２ビットの出力信号（ｏｕｔ＜１：ｎ＞ ｏｒ ｏｕｔ＜１：ｎ／２＞）の出力速度を制御する。もちろん、前記出力信号の出力速度は前記クロックｃｌｋの周波数によって決められる。しかし、前記信号処理手段２０は、前記信号伝送装置が備えられる環境とそれにともなう条件に対応して動作を微細に変化させることにより、より効率的な出力速度を得ることができる。また、前記信号処理手段２０は、スイング幅制御信号ｓｗａｃｎｔの制御によって前記ｎビット又はｎ／２ビットの出力信号（ｏｕｔ＜１：ｎ＞ ｏｒ ｏｕｔ＜１：ｎ／２＞）のスイング幅を制御することができる。このように、前記信号処理手段２０は前記出力信号の出力速度又はスイング幅を制御する効果をさらに得ることができる。
【００１５】
このような動作の制御のために、前記信号伝送装置は前記制御信号生成手段３０を備えて前記マルチレベル送信制御信号ｍｌｔｃ、前記速度制御信号ｓｐｄｃｎｔ、および前記スイング幅制御信号ｓｗａｃｎｔを生成する。設計者は前記信号伝送装置に求められる条件に応じ、前記マルチレベル送信制御信号ｍｌｔｃ、前記速度制御信号ｓｐｄｃｎｔ、および前記スイング幅制御信号ｓｗａｃｎｔの変化にともなう動作をテストして、出力信号の形態、速度、およびスイング幅を選択することができる。すなわち、設計者は前記制御信号生成手段３０から生成される制御信号の値を選択して前記信号伝送装置の機能を決めることができる。
【００１６】
図２に示すように、前記マルチレベル送信制御手段１０は、マルチプレクサ制御部１１０、信号分配部１２０、第１マルチプレクサ部１３０、第２マルチプレクサ部１４０、およびスイッチング部１５０を含む。
【００１７】
前記マルチプレクサ制御部１１０は、前記クロックｃｌｋと前記マルチレベル送信制御信号ｍｌｔｃに応答してｎ／２ビットの第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞とｎ／２ビットの第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞を生成する。すなわち、前記マルチプレクサ制御部１１０は、前記クロックｃｌｋのトグル（Ｔｏｇｇｌｅ）タイミングに同期して前記ｎ／２ビットの第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞と前記ｎ／２ビットの第２マルチプレクサ制御信号ｍｘｃｎｔ２＜ｎ／２＋１：ｎ＞を生成する。この時、前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになれば、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞が１ビットずつ順次イネーブルになった後、前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜ｎ／２＋１：ｎ＞が１ビットずつ順次イネーブルになり、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになれば、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞と前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜ｎ／２＋１：ｎ＞が同時に１ビットずつイネーブルになる。
【００１８】
前記信号分配部１２０は、前記ｎビットの入力信号ｉｎ＜１：ｎ＞を各々１ビットずつラッチしてｎ／２ビットの第１入力信号ｉｎ１＜１：ｎ／２＞とｎ／２ビットの第２入力信号ｉｎ２＜ｎ／２＋１：ｎ＞を出力する。前記第１マルチプレクサ部１３０は、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞に応答して前記第１入力信号ｉｎ１＜１：ｎ／２＞を前記第１信号ラインｌｉｎｅ１に順次出力する。前記第２マルチプレクサ部１４０は、前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞に応答して前記第２入力信号ｉｎ２＜ｎ／２＋１：ｎ＞を前記第２信号ラインｌｉｎｅ２に順次出力する。
【００１９】
前記スイッチング部１５０は、前記マルチレベル送信制御信号ｍｌｔｃに応答して前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２を接続するか否かおよび前記第２信号ラインｌｉｎｅ２を短絡するか否かを決める。すなわち、前記スイッチング部１５０は、前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになれば、前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２を接続し、前記第２信号ラインｌｉｎｅ２の接続状態を遮断する。したがって、この時、前記第２マルチプレクサ部１４０から前記第２信号ラインｌｉｎｅ２に出力される信号は前記第１信号ラインｌｉｎｅ１を介して前記信号処理手段２０に伝送される。その一方、前記スイッチング部１５０は、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになれば、前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２との間の接続状態を遮断し、接続状態が遮断された前記第２信号ラインｌｉｎｅ２の接続状態を復元させる。したがって、この時、前記第２マルチプレクサ部１４０から出力される信号は前記第２信号ラインｌｉｎｅ２を介して前記信号処理手段２０に伝送される。
【００２０】
図３に示すように、前記マルチプレクサ制御部１１０はシフト部１１２および信号出力部１１４を含む。
前記シフト部１１２は、前記マルチレベル送信制御信号ｍｌｔｃ、前記クロックｃｌｋ、およびリセット信号ｒｓｔに応答してｎビットのシフト信号ｓｈｆｔ＜１：ｎ＞を生成する。前記シフト部１１２は、前記リセット信号ｒｓｔによってリセットされ、前記クロックｃｌｋの制御によって前端の出力信号をラッチして各々１ビットのシフト信号ｓｈｆｔ＜ｉ＞を出力するｎ個のフリップフロップＦＦ＜１：ｎ＞を含む。
【００２１】
前記ｎ個のフリップフロップＦＦ＜１：ｎ＞はフィードバックループの形態で配置される。前記ｎ個のフリップフロップＦＦ＜１：ｎ＞のうちのｎ番目フリップフロップＦＦ＜ｎ＞から出力されるシフト信号ｓｈｆｔ＜ｎ＞は、前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになればターンオンになる第１パスゲートＰＧ１を介して第１番目フリップフロップＦＦ＜１＞の信号入力端に伝送される。前記ｎ個のフリップフロップＦＦ＜１：ｎ＞のうちのｎ／２番目フリップフロップＦＦ＜ｎ／２＞から出力されるシフト信号ｓｈｆｔ＜ｎ／２＞は、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになればターンオンになる第２パスゲートＰＧ２を介して第１番目フリップフロップＦＦ＜１＞の信号入力端に伝送される。一方、前記ｎ個のフリップフロップＦＦ＜１：ｎ＞のうちの第１番目フリップフロップＦＦ＜１＞は前記リセット信号ｒｓｔがイネーブルになればハイレベルの信号を出力する形態で実現され、残りのフリップフロップＦＦ＜２：ｎ＞は前記リセット信号ｒｓｔがイネーブルになればローレベルの信号を出力する形態で実現される。
【００２２】
前記信号出力部１１４は、前記マルチレベル送信制御信号ｍｌｔｃに応答して前記ｎビットのシフト信号ｓｈｆｔ＜１：ｎ＞から前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞および前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞を出力する。前記信号出力部１１４は第３パスゲートＰＧ３および第４パスゲートＰＧ４を含む。
【００２３】
前記第３パスゲートＰＧ３は、前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになれば、ｎ／２＋１番目からｎ番目までのシフト信号ｓｈｆｔ＜ｎ／２＋１：ｎ＞を前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞として出力する。前記第４パスゲートＰＧ４は、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになれば、第１番目からｎ／２番目までのシフト信号ｓｈｆｔ＜１：ｎ／２＞を前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞として出力する。この時、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞は、前記第１番目からｎ／２番目までのシフト信号ｓｈｆｔ＜１：ｎ／２＞によって実現される。
【００２４】
このような構成によって前記マルチプレクサ制御部１１２は、前記第１番目からｎ番目までのシフト信号ｓｈｆｔ＜１：ｎ＞を順次イネーブルにする。この時、前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになれば、前記第１パスゲートＰＧ１と前記第３パスゲートＰＧ３はターンオンになる。したがって、前記第１番目からｎ／２番目までのシフト信号ｓｈｆｔ＜１：ｎ／２＞は前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞として順次出力され、その後前記ｎ／２＋１番目からｎ番目までのシフト信号ｓｈｆｔ＜ｎ／２＋１：ｎ＞は前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞として順次出力される。したがって、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞が順次イネーブルになった後、前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞が順次イネーブルになる作用が起こる。
【００２５】
その一方、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになれば、前記第２パスゲートＰＧ２と前記第４パスゲートＰＧ４はターンオンになる。よって、前記ｎ／２＋１番目からｎ番目までのシフト信号ｓｈｆｔ＜ｎ／２＋１：ｎ＞が前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞として順次出力されると同時に、前記ｎ／２＋１番目からｎ番目までのシフト信号ｓｈｆｔ＜ｎ／２＋１：ｎ＞は前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞として順次出力される。したがって、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞と前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞は同時に順次イネーブルになる作用が起こる。
【００２６】
図４に示すように、前記信号分配部１２０は、前記ｎビットの入力信号ｉｎ＜１：ｎ＞を各々１ビットずつラッチして前記ｎ／２ビットの第１入力信号ｉｎ１＜１：ｎ／２＞と前記ｎ／２ビットの第２入力信号ｉｎ２＜ｎ／２＋１：ｎ＞を出力するｎ個のラッチＬＡＴ＜１：ｎ＞を含む。
【００２７】
図５ａに示すように、前記第１マルチプレクサ部１３０は、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞の各ビットに応答して前記第１入力信号ｉｎ１＜１：ｎ／２＞の各ビットを前記第１信号ラインｌｉｎｅ１に出力するｎ／２個の第５パスゲートＰＧ５＜１：ｎ／２＞を含む。
図５ｂに示すように、前記第２マルチプレクサ部１４０は、前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞の各ビットに応答して前記第２入力信号ｉｎ２＜ｎ／２＋１：ｎ＞の各ビットを前記第２信号ラインｌｉｎｅ２に出力するｎ／２個の第６パスゲートＰＧ６＜１：ｎ／２＞を含む。
【００２８】
図６に示すように、前記スイッチング部１５０は第１スイッチング素子ＳＷＴ１および第２スイッチング素子ＳＷＴ２を含む。
前記第１スイッチング素子ＳＷＴ１は、前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２との間に備えられ、前記マルチレベル送信制御信号ｍｌｔｃの制御を受ける。前記第２スイッチング素子ＳＷＴ２は、前記第２信号ラインｌｉｎｅ２上に備えられ、前記マルチレベル送信制御信号ｍｌｔｃの制御を受ける。
【００２９】
前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになれば、前記第２信号ラインｌｉｎｅ２は開放され、前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２は接続するため、前記第２マルチプレクサ部１４０から前記第２信号ラインｌｉｎｅ２に出力される信号は前記第１信号ラインｌｉｎｅ１を介して伝送される。その逆に、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになれば、前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２の接続は遮断され、前記第２信号ラインｌｉｎｅ２は短絡されるため、前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２はそれぞれの信号を前記信号処理手段２０に伝送する。
【００３０】
図７は、図１に示した信号処理手段の詳細構成図であって、入力信号および出力信号が信号対として実現されるものを例にあげて示す図である。よって、前記第１信号ラインｌｉｎｅ１は第１信号ライン対（ｌｉｎｅ１，／ｌｉｎｅ１）として、前記第２信号ラインｌｉｎｅ２は第２信号ライン対（ｌｉｎｅ２，／ｌｉｎｅ２）として表現される。
図示したように、前記信号処理手段２０は、第１信号処理部２１０、第２信号処理部２２０、速度制御部２３０、およびスイング幅制御部２４０を含む。
【００３１】
前記第１信号処理部２１０は、前記第１信号ライン対（ｌｉｎｅ１，／ｌｉｎｅ１）を介して入力される信号（以下、第１入力信号対（ｉｎ１，／ｉｎ１））に対応して出力ノード対（Ｎｏｕｔ，／Ｎｏｕｔ）の電位を制御する。前記第１信号処理部２１０は第１トランジスタＴＲ１および第２トランジスタＴＲ２を含む。
【００３２】
前記第１トランジスタＴＲ１は、正の出力ノードＮｏｕｔと第１ノードＮ１との間に備えられ、正の第１入力信号ｉｎ１が入力されるゲートを含む。前記第２トランジスタＴＲ２は、副の出力ノード／Ｎｏｕｔと前記第１ノードＮ１との間に備えられ、副の第１入力信号／ｉｎ１が入力されるゲートを含む。
【００３３】
前記第２信号処理部２２０は、前記第２信号ライン対（ｌｉｎｅ２，／ｌｉｎｅ２）を介して入力される信号（以下、第２入力信号対（ｉｎ２，／ｉｎ２））に対応して前記出力ノード対（Ｎｏｕｔ，／Ｎｏｕｔ）の電位を制御する。前記第２信号処理部２２０は第３トランジスタＴＲ３および第４トランジスタＴＲ４を含む。
【００３４】
前記第３トランジスタＴＲ３は、前記正の出力ノードＮｏｕｔと第２ノードＮ２との間に備えられ、正の第２入力信号ｉｎ２が入力されるゲートを含む。前記第４トランジスタＴＲ４は、前記副の出力ノード／Ｎｏｕｔと前記第２ノードＮ２との間に備えられ、副の第２入力信号ｉｎ２が入力されるゲートを含む。
【００３５】
前記速度制御部２３０は、前記速度制御信号ｓｐｄｃｎｔに応答して前記出力ノード対（Ｎｏｕｔ，／Ｎｏｕｔ）から出力される出力信号対（ｏｕｔ，／ｏｕｔ）の出力速度を制御する。前記速度制御信号ｓｐｄｃｎｔはｍ個の信号の組合で実現され得る。前記速度制御部２３０は、電源供給端と前記正の出力ノードＮｏｕｔとの間に備えられ、各々１ビットの速度制御信号ｓｐｄｃｎｔ＜ｉ＞の制御を受けるｍ／２個の可変抵抗素子ＶＲ＜１：ｍ／２＞と、前記電源供給端と前記副の出力ノード／Ｎｏｕｔとの間に備えられ、各々１ビットの速度制御信号ｓｐｄｃｎｔ＜ｉ＞の制御を受けるｍ／２個の可変抵抗素子ＶＲ＜ｍ／２＋１：ｍ＞とを含む。前記可変抵抗素子ＶＲはＰＭＯＳトランジスタで実現され得る。
【００３６】
前記スイング幅制御部２４０は、前記スイング幅制御信号ｓｗａｃｎｔに応答して前記出力信号対（ｏｕｔ，／ｏｕｔ）のスイング幅を制御する。前記スイング幅制御信号ｓｗａｃｎｔはｋ個の信号の組合で実現され得る。前記スイング幅制御部２４０は、前記第１ノードＮ１と接地端との間に備えられ、各々１ビットのスイング幅制御信号ｓｗａｃｎｔ＜ｉ＞の制御を受けるｋ／２個の電流源素子ＣＳ＜１：ｋ／２＞と、前記第２ノードＮ２と接地端との間に備えられ、各々１ビットのスイング幅制御信号ｓｗａｃｎｔ＜ｉ＞の制御を受けるｋ／２個の電流源素子ＣＳ＜ｋ／２＋１：ｋ＞とを含む。前記電流源素子ＣＳはＮＭＯＳトランジスタで実現され得る。
【００３７】
前記第１信号処理部２１０の前記第１トランジスタＴＲ１と前記第２信号処理部２２０の前記第３トランジスタＴＲ３は各々異なる抵抗値を有し、前記第２トランジスタＴＲ２と前記第４トランジスタＴＲ４もまた各々異なる抵抗値を有するようにそのサイズが調整されて備えられる。したがって、前記正の第１信号ラインｌｉｎｅ１に‘１’値を有する信号と前記正の第２信号ラインｌｉｎｅ２に‘０’値を有する信号が伝送される場合と、前記正の第１信号ラインｌｉｎｅ１に‘０’値を有する信号と前記正の第２信号ラインｌｉｎｅ２に‘１’値を有する信号が伝送される場合、前記正の出力ノードＮｏｕｔには各々異なる電位の正の出力信号ｏｕｔが形成される。
【００３８】
前記正の第１信号ラインｌｉｎｅ１と前記正の第２信号ラインｌｉｎｅ２がともに‘０’値を有する信号を伝送すれば、前記正の出力ノードＮｏｕｔには最も高いレベルを有する前記正の出力信号ｏｕｔが形成される。前記正の第１信号ラインｌｉｎｅ１と前記正の第２信号ラインｌｉｎｅ２がともに‘１’値を有する信号を伝送すれば、前記正の出力ノードＮｏｕｔには最も低いレベルを有する前記正の出力信号ｏｕｔが形成される。前記副の出力ノード／Ｎｏｕｔにおいても同じ原理で前記正の出力信号Ｎｏｕｔと対称するレベルを有する副の出力信号／Ｎｏｕｔが形成される。
【００３９】
このような方式で、前記信号処理手段２０は、前記第１信号ライン対（ｌｉｎｅ１，／ｌｉｎｅ１）と前記第２信号ライン対（ｌｉｎｅ２，／ｌｉｎｅ２）を介して第１入力信号対（ｉｎ１，／ｉｎ１）と第２入力信号対（ｉｎ２，／ｉｎ２）が各々伝送されれば、１ビットの第１入力信号対（ｉｎ１，／ｉｎ１）と１ビットの第２入力信号対（ｉｎ２，／ｉｎ２）を介して伝送できる４つの情報のうちのいずれか１つを、１ビットの出力信号対（ｏｕｔ，／ｏｕｔ）の４つのレベルのうちのいずれか１つのレベルに含ませて出力する。その一方、前記第１信号ライン対（ｌｉｎｅ１，／ｌｉｎｅ１）だけを介して第１入力信号対（ｉｎ１，／ｉｎ１）が伝送されれば、１ビットの第１入力信号対（ｉｎ１，／ｉｎ１）を差動増幅して１ビットの出力信号対（ｏｕｔ，／ｏｕｔ）を出力する動作を行う。
【００４０】
一方、前記速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞に含まれたｍ個の信号のうち、イネーブルになる信号の数が多いほど、前記ｍ個の可変抵抗素子ＶＲ＜１：ｍ＞のうちのターンオンになる可変抵抗素子の数が増加するため、前記出力ノード対（Ｎｏｕｔ，／Ｎｏｕｔ）への電源供給が円滑になって前記信号処理手段２０の動作速度が速くなる。この場合、前記ｍ個の速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞は各々ローイネーブル（Ｌｏｗ Ｅｎａｂｌｅ）信号として実現される。
【００４１】
同じく、前記スイング幅制御信号ｓｗａｃｎｔ＜１：ｋ＞に含まれたｋ個の信号のうち、イネーブルになる信号の数が多いほど、前記ｋ個の電流源素子ＣＳ＜１：ｋ＞のうちのターンオンになる電流源素子の数が増加するため、前記出力ノード対（Ｎｏｕｔ，／Ｎｏｕｔ）にグラウンド電源ＶＳＳの供給が円滑になって前記出力信号対（ｏｕｔ，／ｏｕｔ）のスイング幅が大きくなる。
【００４２】
このような機能をする前記ｍ個の速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞と前記ｋ個のスイング幅制御信号ｓｗａｃｎｔ＜１：ｋ＞に含まれるそれぞれの信号のイネーブル有無は、設計者がテストにより、前記制御信号生成手段３０の構成を適切に調整することによってなされる。
【００４３】
図８に示すように、前記制御信号生成手段３０は、マルチレベル送信制御信号生成部３１０、速度制御信号生成部３２０、およびスイング幅制御信号生成部３３０を含む。
前記マルチレベル送信制御信号生成部３１０は第１コード生成部３１２および第１選択部３１４を含む。
【００４４】
前記第１コード生成部３１２は、フューズ回路又はレジスタ回路を備えて第１コード信号ｃｏｄｅ１を生成する。前記第１選択部３１４は、テストイネーブル信号ｔｓｔｅｎに応答して前記第１コード信号ｃｏｄｅ１又は第１テスト信号ｔｓｔ１を選択的に前記マルチレベル送信制御信号ｍｌｔｃとして出力する。
【００４５】
前記速度制御信号生成部３２０はｍ個の第２コード生成部３２２およびｍ個の第２選択部３２４を含む。
前記ｍ個の第２コード生成部３２２は、各々フューズ回路又はレジスタ回路を備えてｍ個の第２コード信号ｃｏｄｅ２＜１：ｍ＞を各々生成する。前記ｍ個の第２選択部３２４は、各々前記テストイネーブル信号ｔｓｔｅｎに応答して前記ｍ個の第２コード信号ｃｏｄｅ２＜１：ｍ＞又はｍ個の第２テスト信号ｔｓｔ２＜１：ｍ＞を選択的に前記ｍ個の速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞として出力する。
【００４６】
前記スイング幅制御信号生成部３３０はｋ個の第３コード生成部３３２およびｋ個の第３選択部３３４を含む。
前記ｋ個の第３コード生成部３３２は、各々フューズ回路又はレジスタ回路を備えてｋ個の第３コード信号ｃｏｄｅ３＜１：ｋ＞を生成する。前記ｋ個の第３選択部３３４は、各々前記テストイネーブル信号ｔｓｔｅｎに応答して前記ｋ個の第３コード信号ｃｏｄｅ３＜１：ｋ＞又はｋ個の第３テスト信号ｔｓｔ３＜１：ｋ＞を選択的に前記ｋ個のスイング幅制御信号ｓｗａｃｎｔ＜１：ｋ＞として出力する。
【００４７】
このように構成された前記制御信号生成手段３０において、テスト動作が行われると前記テストイネーブル信号ｔｓｔｅｎはイネーブルになる。この場合、前記第１テスト信号ｔｓｔ１、前記ｍ個の第２テスト信号ｔｓｔ２＜１：ｍ＞、および前記ｋ個の第３テスト信号ｔｓｔ３＜１：ｋ＞は、各々前記マルチレベル送信制御信号ｍｌｔｃ、前記ｍ個の速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞、および前記ｋ個のスイング幅制御信号ｓｗａｃｎｔ＜１：ｋ＞として出力される。
【００４８】
その一方、テスト動作が完了すれば、前記テストイネーブル信号ｔｓｔｅｎはディセーブルになる。この場合、前記第１コード信号ｃｏｄｅ１、前記ｍ個の第２コード信号ｃｏｄｅ２＜１：ｍ＞、および前記ｋ個の第３コード信号ｃｏｄｅ３＜１：ｋ＞は、各々前記マルチレベル送信制御信号ｍｌｔｃ、前記ｍ個の速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞、および前記ｋ個のスイング幅制御信号ｓｗａｃｎｔ＜１：ｋ＞として出力される。
【００４９】
このように、設計者は前記制御信号生成手段３０を人為的に制御して前記マルチレベル送信制御信号ｍｌｔｃ、前記ｍ個の速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞、および前記ｋ個のスイング幅制御信号ｓｗａｃｎｔ＜１：ｋ＞を生成することにより、前記信号伝送装置の全体的な動作を制御することができる。これにより、半導体集積回路の設計ステップを経て実装ステップになっても前記信号伝送装置のマルチレベル送信の有無、動作速度、およびスイング幅を制御することができる。
【００５０】
すなわち、本発明の半導体集積回路の信号伝送装置はマルチレベル送信制御信号の制御によって選択的にマルチレベル送信動作を行うことができる。また、速度制御信号の制御によって動作速度を制御することができ、スイング幅制御信号の制御によって出力信号のスイング幅を制御することができる。このように、本発明の半導体集積回路の信号伝送装置は、選択的にその動作の性能および効率を制御することにより、高速化実現の程度と低電力化実現の程度を適切に選択することができ、外部条件に対する適応性を向上させることができる。
【００５１】
このように、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるということを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更又は変形された形態は本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００５２】
【図１】本発明の１実施形態に係る半導体集積回路の信号伝送装置の構成を示すブロック図である。
【図２】図１に示したマルチレベル送信制御手段の詳細構成図である。
【図３】図２に示したマルチプレクサ制御部の詳細構成図である。
【図４】図２に示した信号分配部の詳細構成図である。
【図５ａ】図２に示した第１マルチプレクサ部の詳細構成図である。
【図５ｂ】図２に示した第２マルチプレクサ部の詳細構成図である。
【図６】図２に示したスイッチング部の詳細構成図である。
【図７】図１に示した信号処理手段の詳細構成図である。
【図８】図１に示した制御信号生成手段の詳細構成図である。
【符号の説明】
【００５３】
１０…マルチレベル送信制御手段
２０…信号処理手段
３０…制御信号生成手段
１１０…マルチプレクサ制御部
１２０…信号分配部
１３０…第１マルチプレクサ部
１４０…第２マルチプレクサ部
１５０…スイッチング部
２１０…第１信号処理部
２２０…第２信号処理部
２３０…速度制御部
２４０…スイング幅制御部
【技術分野】
【０００１】
本発明は、半導体集積回路の信号伝送装置に関し、より詳しくは、マルチレベル送信動作の有無、動作速度、および出力信号のスイング幅を調整できる半導体集積回路の信号伝送装置に関するものである。
【背景技術】
【０００２】
最近の半導体集積回路は高速化、高集積化、および大容量化しつつある。このように進歩する半導体集積回路を実現するために過去とは異なる色々な技術が活用されている。例えば、マルチレベル伝送技術が情報伝達技術として広く活用される（例えば、特許文献１参照）。マルチレベル伝送装置において、複数の個の情報は１ビットのデータ信号として伝送され得る。複数のビットで伝送される情報は任意の信号レベルに基づいた１ビットのデータ信号から復号化される。すなわち、１ビットのデータがハイレベルとローレベルという２つの離散信号レベルのうちのいずれか１つだけ伝送する従来技術とは異なり、マルチレベル情報伝送技術は１ビットのデータに複数のビットの信号レベル、例えば４つのレベルを伝送する。したがって、このようなマルチレベル伝送装置は向上した情報伝送速度を示す。
【０００３】
また、半導体集積回路は高周波数のクロックを活用する技術を実現することによって動作速度を向上させた。しかし、このような高周波クロックの実現は半導体集積回路の電力損失を増加させて低電力化の実現を妨げる要素にもなる。同じく、半導体集積回路の低電力化の実現は高速化の実現を妨げる要素にもなる。
【０００４】
一般的に、半導体集積回路は信号伝送装置を備えて出力信号を外部のチャネルに伝送する。この時、上述したように、前記信号伝送装置の高速化を実現しようとすれば低電力化の実現が妨げられる問題点があり、低電力化を実現しようとすれば高速化の実現が妨げられる問題点がある。前記信号伝送装置に求められる条件に応じて前記信号伝送装置は高速化又は低電力化の動作を選択的に行うことが望ましいが、従来技術ではこのような選択的にそれぞれの条件に適応できる信号伝送装置を実現することは容易ではなかった。
【特許文献１】特開２００７−１２２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上述した問題点を解決するために案出されたものであり、選択的にマルチレベル送信動作を行う半導体集積回路の信号伝送装置を提供することをその技術的課題とする。
【課題を解決するための手段】
【０００６】
上述した技術的課題を達成するための本発明の１実施形態に係る半導体集積回路の信号伝送装置は、マルチレベル送信動作の有無によって複数のビットの入力信号を直列又は並列に出力するマルチレベル送信制御手段と、前記マルチレベル送信制御手段から直列又は並列に伝送される信号の形態に対応して選択的にマルチレベル送信動作を行う信号処理手段とを含むことを特徴とする。
【０００７】
また、本発明の他の実施形態に係る半導体集積回路の信号伝送装置は、第１信号ラインと、第２信号ラインと、出力ノードと、マルチレベル送信動作の有無によって前記第１信号ライン又は前記第２信号ラインに複数のビットの入力信号を伝送するマルチレベル送信制御手段と、前記第１信号ラインから伝送される信号に対応して前記出力ノードの電位を制御する第１信号処理部と、前記第２信号ラインから伝送される信号に対応して前記出力ノードの電位を制御する第２信号処理部と、速度制御信号に応答して前記出力ノードから出力される信号の出力速度を制御する速度制御部とを含むことを特徴とする。
【０００８】
そして、本発明の他の実施形態に係る半導体集積回路の信号伝送装置は、速度制御信号およびスイング幅制御信号を生成する制御信号生成手段と、入力信号に対応して出力信号の電位を制御する信号処理部と、前記速度制御信号に応答して前記出力信号の出力速度を制御する速度制御部と、前記スイング幅制御信号に応答して前記出力信号のスイング幅を制御するスイング幅制御部と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明の半導体集積回路の信号伝送装置は選択的にマルチレベル送信動作を行う効果がある。
また、本発明の半導体集積回路の信号伝送装置は出力信号の速度を制御することができる効果がある。
さらに、本発明の半導体集積回路の信号伝送装置は出力信号のスイング幅を制御することができる効果がある。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照して本発明の望ましい実施形態についてより詳細に説明する。
図１に示すように、本発明の１実施形態に係る半導体集積回路の信号伝送装置は、マルチレベル送信制御手段１０、信号処理手段２０、および制御信号生成手段３０を含む。
【００１１】
前記マルチレベル送信制御手段１０は、マルチレベル送信制御信号ｍｌｔｃのイネーブル有無によってｎビットの入力信号ｉｎ＜１：ｎ＞を直列又は並列に出力する。前記マルチレベル送信制御手段１０と前記信号処理手段２０とは第１信号ラインｌｉｎｅ１と第２信号ラインｌｉｎｅ２を介して接続される。前記マルチレベル送信制御手段１０は、前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになれば、前記ｎビットの入力信号ｉｎ＜１：ｎ＞を前記第１信号ラインｌｉｎｅ１を介して出力し、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになれば、前記ｎビットの入力信号ｉｎ＜１：ｎ＞を前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２にｎ／２ビットずつ分配して出力する。前記マルチレベル送信制御手段１０はクロックｃｌｋの制御によってこのような動作を行う。前記クロックｃｌｋはＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路から伝送されるものであり得る。
【００１２】
前記信号処理手段２０は、前記マルチレベル送信制御手段１０から前記第１信号ラインｌｉｎｅ１だけを介して前記ｎビットの入力信号ｉｎ＜１：ｎ＞が伝送されると、各ビットの信号を駆動してｎビットの出力信号ｏｕｔ＜１：ｎ＞を出力する。この時、前記ｎビットの出力信号ｏｕｔ＜１：ｎ＞は各ビットごとに２つの情報、すなわち０又は１の情報だけを含む。その一方、前記マルチレベル送信制御手段１０から前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２を介して前記ｎビットの入力信号ｉｎ＜１：ｎ＞が分配され伝送されると、前記第１信号ラインｌｉｎｅ１を介して伝送された信号１ビットと前記第２信号ラインｌｉｎｅ２を介して伝送された信号１ビットを駆動する動作を繰り返し行ってｎ／２ビットの出力信号ｏｕｔ＜１：ｎ／２＞を出力する。この時、前記ｎ／２ビットの出力信号ｏｕｔ＜１：ｎ／２＞は各ビットごとに４つの情報を含むことができる。
【００１３】
このように、前記マルチレベル送信制御信号ｍｌｔｃのイネーブル有無によって前記マルチレベル送信制御手段１０と前記信号処理手段２０は選択的にマルチレベル送信動作を行う。設計者は前記信号伝送装置の具備環境によって前記マルチレベル送信制御信号ｍｌｔｃのイネーブル有無を決めることができる。
【００１４】
また、前記信号処理手段２０は速度制御信号ｓｐｄｃｎｔに応答して前記ｎビット又はｎ／２ビットの出力信号（ｏｕｔ＜１：ｎ＞ ｏｒ ｏｕｔ＜１：ｎ／２＞）の出力速度を制御する。もちろん、前記出力信号の出力速度は前記クロックｃｌｋの周波数によって決められる。しかし、前記信号処理手段２０は、前記信号伝送装置が備えられる環境とそれにともなう条件に対応して動作を微細に変化させることにより、より効率的な出力速度を得ることができる。また、前記信号処理手段２０は、スイング幅制御信号ｓｗａｃｎｔの制御によって前記ｎビット又はｎ／２ビットの出力信号（ｏｕｔ＜１：ｎ＞ ｏｒ ｏｕｔ＜１：ｎ／２＞）のスイング幅を制御することができる。このように、前記信号処理手段２０は前記出力信号の出力速度又はスイング幅を制御する効果をさらに得ることができる。
【００１５】
このような動作の制御のために、前記信号伝送装置は前記制御信号生成手段３０を備えて前記マルチレベル送信制御信号ｍｌｔｃ、前記速度制御信号ｓｐｄｃｎｔ、および前記スイング幅制御信号ｓｗａｃｎｔを生成する。設計者は前記信号伝送装置に求められる条件に応じ、前記マルチレベル送信制御信号ｍｌｔｃ、前記速度制御信号ｓｐｄｃｎｔ、および前記スイング幅制御信号ｓｗａｃｎｔの変化にともなう動作をテストして、出力信号の形態、速度、およびスイング幅を選択することができる。すなわち、設計者は前記制御信号生成手段３０から生成される制御信号の値を選択して前記信号伝送装置の機能を決めることができる。
【００１６】
図２に示すように、前記マルチレベル送信制御手段１０は、マルチプレクサ制御部１１０、信号分配部１２０、第１マルチプレクサ部１３０、第２マルチプレクサ部１４０、およびスイッチング部１５０を含む。
【００１７】
前記マルチプレクサ制御部１１０は、前記クロックｃｌｋと前記マルチレベル送信制御信号ｍｌｔｃに応答してｎ／２ビットの第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞とｎ／２ビットの第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞を生成する。すなわち、前記マルチプレクサ制御部１１０は、前記クロックｃｌｋのトグル（Ｔｏｇｇｌｅ）タイミングに同期して前記ｎ／２ビットの第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞と前記ｎ／２ビットの第２マルチプレクサ制御信号ｍｘｃｎｔ２＜ｎ／２＋１：ｎ＞を生成する。この時、前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになれば、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞が１ビットずつ順次イネーブルになった後、前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜ｎ／２＋１：ｎ＞が１ビットずつ順次イネーブルになり、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになれば、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞と前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜ｎ／２＋１：ｎ＞が同時に１ビットずつイネーブルになる。
【００１８】
前記信号分配部１２０は、前記ｎビットの入力信号ｉｎ＜１：ｎ＞を各々１ビットずつラッチしてｎ／２ビットの第１入力信号ｉｎ１＜１：ｎ／２＞とｎ／２ビットの第２入力信号ｉｎ２＜ｎ／２＋１：ｎ＞を出力する。前記第１マルチプレクサ部１３０は、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞に応答して前記第１入力信号ｉｎ１＜１：ｎ／２＞を前記第１信号ラインｌｉｎｅ１に順次出力する。前記第２マルチプレクサ部１４０は、前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞に応答して前記第２入力信号ｉｎ２＜ｎ／２＋１：ｎ＞を前記第２信号ラインｌｉｎｅ２に順次出力する。
【００１９】
前記スイッチング部１５０は、前記マルチレベル送信制御信号ｍｌｔｃに応答して前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２を接続するか否かおよび前記第２信号ラインｌｉｎｅ２を短絡するか否かを決める。すなわち、前記スイッチング部１５０は、前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになれば、前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２を接続し、前記第２信号ラインｌｉｎｅ２の接続状態を遮断する。したがって、この時、前記第２マルチプレクサ部１４０から前記第２信号ラインｌｉｎｅ２に出力される信号は前記第１信号ラインｌｉｎｅ１を介して前記信号処理手段２０に伝送される。その一方、前記スイッチング部１５０は、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになれば、前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２との間の接続状態を遮断し、接続状態が遮断された前記第２信号ラインｌｉｎｅ２の接続状態を復元させる。したがって、この時、前記第２マルチプレクサ部１４０から出力される信号は前記第２信号ラインｌｉｎｅ２を介して前記信号処理手段２０に伝送される。
【００２０】
図３に示すように、前記マルチプレクサ制御部１１０はシフト部１１２および信号出力部１１４を含む。
前記シフト部１１２は、前記マルチレベル送信制御信号ｍｌｔｃ、前記クロックｃｌｋ、およびリセット信号ｒｓｔに応答してｎビットのシフト信号ｓｈｆｔ＜１：ｎ＞を生成する。前記シフト部１１２は、前記リセット信号ｒｓｔによってリセットされ、前記クロックｃｌｋの制御によって前端の出力信号をラッチして各々１ビットのシフト信号ｓｈｆｔ＜ｉ＞を出力するｎ個のフリップフロップＦＦ＜１：ｎ＞を含む。
【００２１】
前記ｎ個のフリップフロップＦＦ＜１：ｎ＞はフィードバックループの形態で配置される。前記ｎ個のフリップフロップＦＦ＜１：ｎ＞のうちのｎ番目フリップフロップＦＦ＜ｎ＞から出力されるシフト信号ｓｈｆｔ＜ｎ＞は、前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになればターンオンになる第１パスゲートＰＧ１を介して第１番目フリップフロップＦＦ＜１＞の信号入力端に伝送される。前記ｎ個のフリップフロップＦＦ＜１：ｎ＞のうちのｎ／２番目フリップフロップＦＦ＜ｎ／２＞から出力されるシフト信号ｓｈｆｔ＜ｎ／２＞は、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになればターンオンになる第２パスゲートＰＧ２を介して第１番目フリップフロップＦＦ＜１＞の信号入力端に伝送される。一方、前記ｎ個のフリップフロップＦＦ＜１：ｎ＞のうちの第１番目フリップフロップＦＦ＜１＞は前記リセット信号ｒｓｔがイネーブルになればハイレベルの信号を出力する形態で実現され、残りのフリップフロップＦＦ＜２：ｎ＞は前記リセット信号ｒｓｔがイネーブルになればローレベルの信号を出力する形態で実現される。
【００２２】
前記信号出力部１１４は、前記マルチレベル送信制御信号ｍｌｔｃに応答して前記ｎビットのシフト信号ｓｈｆｔ＜１：ｎ＞から前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞および前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞を出力する。前記信号出力部１１４は第３パスゲートＰＧ３および第４パスゲートＰＧ４を含む。
【００２３】
前記第３パスゲートＰＧ３は、前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになれば、ｎ／２＋１番目からｎ番目までのシフト信号ｓｈｆｔ＜ｎ／２＋１：ｎ＞を前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞として出力する。前記第４パスゲートＰＧ４は、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになれば、第１番目からｎ／２番目までのシフト信号ｓｈｆｔ＜１：ｎ／２＞を前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞として出力する。この時、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞は、前記第１番目からｎ／２番目までのシフト信号ｓｈｆｔ＜１：ｎ／２＞によって実現される。
【００２４】
このような構成によって前記マルチプレクサ制御部１１２は、前記第１番目からｎ番目までのシフト信号ｓｈｆｔ＜１：ｎ＞を順次イネーブルにする。この時、前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになれば、前記第１パスゲートＰＧ１と前記第３パスゲートＰＧ３はターンオンになる。したがって、前記第１番目からｎ／２番目までのシフト信号ｓｈｆｔ＜１：ｎ／２＞は前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞として順次出力され、その後前記ｎ／２＋１番目からｎ番目までのシフト信号ｓｈｆｔ＜ｎ／２＋１：ｎ＞は前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞として順次出力される。したがって、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞が順次イネーブルになった後、前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞が順次イネーブルになる作用が起こる。
【００２５】
その一方、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになれば、前記第２パスゲートＰＧ２と前記第４パスゲートＰＧ４はターンオンになる。よって、前記ｎ／２＋１番目からｎ番目までのシフト信号ｓｈｆｔ＜ｎ／２＋１：ｎ＞が前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞として順次出力されると同時に、前記ｎ／２＋１番目からｎ番目までのシフト信号ｓｈｆｔ＜ｎ／２＋１：ｎ＞は前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞として順次出力される。したがって、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞と前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞は同時に順次イネーブルになる作用が起こる。
【００２６】
図４に示すように、前記信号分配部１２０は、前記ｎビットの入力信号ｉｎ＜１：ｎ＞を各々１ビットずつラッチして前記ｎ／２ビットの第１入力信号ｉｎ１＜１：ｎ／２＞と前記ｎ／２ビットの第２入力信号ｉｎ２＜ｎ／２＋１：ｎ＞を出力するｎ個のラッチＬＡＴ＜１：ｎ＞を含む。
【００２７】
図５ａに示すように、前記第１マルチプレクサ部１３０は、前記第１マルチプレクサ制御信号ｍｘｃｎｔ１＜１：ｎ／２＞の各ビットに応答して前記第１入力信号ｉｎ１＜１：ｎ／２＞の各ビットを前記第１信号ラインｌｉｎｅ１に出力するｎ／２個の第５パスゲートＰＧ５＜１：ｎ／２＞を含む。
図５ｂに示すように、前記第２マルチプレクサ部１４０は、前記第２マルチプレクサ制御信号ｍｘｃｎｔ２＜１：ｎ／２＞の各ビットに応答して前記第２入力信号ｉｎ２＜ｎ／２＋１：ｎ＞の各ビットを前記第２信号ラインｌｉｎｅ２に出力するｎ／２個の第６パスゲートＰＧ６＜１：ｎ／２＞を含む。
【００２８】
図６に示すように、前記スイッチング部１５０は第１スイッチング素子ＳＷＴ１および第２スイッチング素子ＳＷＴ２を含む。
前記第１スイッチング素子ＳＷＴ１は、前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２との間に備えられ、前記マルチレベル送信制御信号ｍｌｔｃの制御を受ける。前記第２スイッチング素子ＳＷＴ２は、前記第２信号ラインｌｉｎｅ２上に備えられ、前記マルチレベル送信制御信号ｍｌｔｃの制御を受ける。
【００２９】
前記マルチレベル送信制御信号ｍｌｔｃがディセーブルになれば、前記第２信号ラインｌｉｎｅ２は開放され、前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２は接続するため、前記第２マルチプレクサ部１４０から前記第２信号ラインｌｉｎｅ２に出力される信号は前記第１信号ラインｌｉｎｅ１を介して伝送される。その逆に、前記マルチレベル送信制御信号ｍｌｔｃがイネーブルになれば、前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２の接続は遮断され、前記第２信号ラインｌｉｎｅ２は短絡されるため、前記第１信号ラインｌｉｎｅ１と前記第２信号ラインｌｉｎｅ２はそれぞれの信号を前記信号処理手段２０に伝送する。
【００３０】
図７は、図１に示した信号処理手段の詳細構成図であって、入力信号および出力信号が信号対として実現されるものを例にあげて示す図である。よって、前記第１信号ラインｌｉｎｅ１は第１信号ライン対（ｌｉｎｅ１，／ｌｉｎｅ１）として、前記第２信号ラインｌｉｎｅ２は第２信号ライン対（ｌｉｎｅ２，／ｌｉｎｅ２）として表現される。
図示したように、前記信号処理手段２０は、第１信号処理部２１０、第２信号処理部２２０、速度制御部２３０、およびスイング幅制御部２４０を含む。
【００３１】
前記第１信号処理部２１０は、前記第１信号ライン対（ｌｉｎｅ１，／ｌｉｎｅ１）を介して入力される信号（以下、第１入力信号対（ｉｎ１，／ｉｎ１））に対応して出力ノード対（Ｎｏｕｔ，／Ｎｏｕｔ）の電位を制御する。前記第１信号処理部２１０は第１トランジスタＴＲ１および第２トランジスタＴＲ２を含む。
【００３２】
前記第１トランジスタＴＲ１は、正の出力ノードＮｏｕｔと第１ノードＮ１との間に備えられ、正の第１入力信号ｉｎ１が入力されるゲートを含む。前記第２トランジスタＴＲ２は、副の出力ノード／Ｎｏｕｔと前記第１ノードＮ１との間に備えられ、副の第１入力信号／ｉｎ１が入力されるゲートを含む。
【００３３】
前記第２信号処理部２２０は、前記第２信号ライン対（ｌｉｎｅ２，／ｌｉｎｅ２）を介して入力される信号（以下、第２入力信号対（ｉｎ２，／ｉｎ２））に対応して前記出力ノード対（Ｎｏｕｔ，／Ｎｏｕｔ）の電位を制御する。前記第２信号処理部２２０は第３トランジスタＴＲ３および第４トランジスタＴＲ４を含む。
【００３４】
前記第３トランジスタＴＲ３は、前記正の出力ノードＮｏｕｔと第２ノードＮ２との間に備えられ、正の第２入力信号ｉｎ２が入力されるゲートを含む。前記第４トランジスタＴＲ４は、前記副の出力ノード／Ｎｏｕｔと前記第２ノードＮ２との間に備えられ、副の第２入力信号ｉｎ２が入力されるゲートを含む。
【００３５】
前記速度制御部２３０は、前記速度制御信号ｓｐｄｃｎｔに応答して前記出力ノード対（Ｎｏｕｔ，／Ｎｏｕｔ）から出力される出力信号対（ｏｕｔ，／ｏｕｔ）の出力速度を制御する。前記速度制御信号ｓｐｄｃｎｔはｍ個の信号の組合で実現され得る。前記速度制御部２３０は、電源供給端と前記正の出力ノードＮｏｕｔとの間に備えられ、各々１ビットの速度制御信号ｓｐｄｃｎｔ＜ｉ＞の制御を受けるｍ／２個の可変抵抗素子ＶＲ＜１：ｍ／２＞と、前記電源供給端と前記副の出力ノード／Ｎｏｕｔとの間に備えられ、各々１ビットの速度制御信号ｓｐｄｃｎｔ＜ｉ＞の制御を受けるｍ／２個の可変抵抗素子ＶＲ＜ｍ／２＋１：ｍ＞とを含む。前記可変抵抗素子ＶＲはＰＭＯＳトランジスタで実現され得る。
【００３６】
前記スイング幅制御部２４０は、前記スイング幅制御信号ｓｗａｃｎｔに応答して前記出力信号対（ｏｕｔ，／ｏｕｔ）のスイング幅を制御する。前記スイング幅制御信号ｓｗａｃｎｔはｋ個の信号の組合で実現され得る。前記スイング幅制御部２４０は、前記第１ノードＮ１と接地端との間に備えられ、各々１ビットのスイング幅制御信号ｓｗａｃｎｔ＜ｉ＞の制御を受けるｋ／２個の電流源素子ＣＳ＜１：ｋ／２＞と、前記第２ノードＮ２と接地端との間に備えられ、各々１ビットのスイング幅制御信号ｓｗａｃｎｔ＜ｉ＞の制御を受けるｋ／２個の電流源素子ＣＳ＜ｋ／２＋１：ｋ＞とを含む。前記電流源素子ＣＳはＮＭＯＳトランジスタで実現され得る。
【００３７】
前記第１信号処理部２１０の前記第１トランジスタＴＲ１と前記第２信号処理部２２０の前記第３トランジスタＴＲ３は各々異なる抵抗値を有し、前記第２トランジスタＴＲ２と前記第４トランジスタＴＲ４もまた各々異なる抵抗値を有するようにそのサイズが調整されて備えられる。したがって、前記正の第１信号ラインｌｉｎｅ１に‘１’値を有する信号と前記正の第２信号ラインｌｉｎｅ２に‘０’値を有する信号が伝送される場合と、前記正の第１信号ラインｌｉｎｅ１に‘０’値を有する信号と前記正の第２信号ラインｌｉｎｅ２に‘１’値を有する信号が伝送される場合、前記正の出力ノードＮｏｕｔには各々異なる電位の正の出力信号ｏｕｔが形成される。
【００３８】
前記正の第１信号ラインｌｉｎｅ１と前記正の第２信号ラインｌｉｎｅ２がともに‘０’値を有する信号を伝送すれば、前記正の出力ノードＮｏｕｔには最も高いレベルを有する前記正の出力信号ｏｕｔが形成される。前記正の第１信号ラインｌｉｎｅ１と前記正の第２信号ラインｌｉｎｅ２がともに‘１’値を有する信号を伝送すれば、前記正の出力ノードＮｏｕｔには最も低いレベルを有する前記正の出力信号ｏｕｔが形成される。前記副の出力ノード／Ｎｏｕｔにおいても同じ原理で前記正の出力信号Ｎｏｕｔと対称するレベルを有する副の出力信号／Ｎｏｕｔが形成される。
【００３９】
このような方式で、前記信号処理手段２０は、前記第１信号ライン対（ｌｉｎｅ１，／ｌｉｎｅ１）と前記第２信号ライン対（ｌｉｎｅ２，／ｌｉｎｅ２）を介して第１入力信号対（ｉｎ１，／ｉｎ１）と第２入力信号対（ｉｎ２，／ｉｎ２）が各々伝送されれば、１ビットの第１入力信号対（ｉｎ１，／ｉｎ１）と１ビットの第２入力信号対（ｉｎ２，／ｉｎ２）を介して伝送できる４つの情報のうちのいずれか１つを、１ビットの出力信号対（ｏｕｔ，／ｏｕｔ）の４つのレベルのうちのいずれか１つのレベルに含ませて出力する。その一方、前記第１信号ライン対（ｌｉｎｅ１，／ｌｉｎｅ１）だけを介して第１入力信号対（ｉｎ１，／ｉｎ１）が伝送されれば、１ビットの第１入力信号対（ｉｎ１，／ｉｎ１）を差動増幅して１ビットの出力信号対（ｏｕｔ，／ｏｕｔ）を出力する動作を行う。
【００４０】
一方、前記速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞に含まれたｍ個の信号のうち、イネーブルになる信号の数が多いほど、前記ｍ個の可変抵抗素子ＶＲ＜１：ｍ＞のうちのターンオンになる可変抵抗素子の数が増加するため、前記出力ノード対（Ｎｏｕｔ，／Ｎｏｕｔ）への電源供給が円滑になって前記信号処理手段２０の動作速度が速くなる。この場合、前記ｍ個の速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞は各々ローイネーブル（Ｌｏｗ Ｅｎａｂｌｅ）信号として実現される。
【００４１】
同じく、前記スイング幅制御信号ｓｗａｃｎｔ＜１：ｋ＞に含まれたｋ個の信号のうち、イネーブルになる信号の数が多いほど、前記ｋ個の電流源素子ＣＳ＜１：ｋ＞のうちのターンオンになる電流源素子の数が増加するため、前記出力ノード対（Ｎｏｕｔ，／Ｎｏｕｔ）にグラウンド電源ＶＳＳの供給が円滑になって前記出力信号対（ｏｕｔ，／ｏｕｔ）のスイング幅が大きくなる。
【００４２】
このような機能をする前記ｍ個の速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞と前記ｋ個のスイング幅制御信号ｓｗａｃｎｔ＜１：ｋ＞に含まれるそれぞれの信号のイネーブル有無は、設計者がテストにより、前記制御信号生成手段３０の構成を適切に調整することによってなされる。
【００４３】
図８に示すように、前記制御信号生成手段３０は、マルチレベル送信制御信号生成部３１０、速度制御信号生成部３２０、およびスイング幅制御信号生成部３３０を含む。
前記マルチレベル送信制御信号生成部３１０は第１コード生成部３１２および第１選択部３１４を含む。
【００４４】
前記第１コード生成部３１２は、フューズ回路又はレジスタ回路を備えて第１コード信号ｃｏｄｅ１を生成する。前記第１選択部３１４は、テストイネーブル信号ｔｓｔｅｎに応答して前記第１コード信号ｃｏｄｅ１又は第１テスト信号ｔｓｔ１を選択的に前記マルチレベル送信制御信号ｍｌｔｃとして出力する。
【００４５】
前記速度制御信号生成部３２０はｍ個の第２コード生成部３２２およびｍ個の第２選択部３２４を含む。
前記ｍ個の第２コード生成部３２２は、各々フューズ回路又はレジスタ回路を備えてｍ個の第２コード信号ｃｏｄｅ２＜１：ｍ＞を各々生成する。前記ｍ個の第２選択部３２４は、各々前記テストイネーブル信号ｔｓｔｅｎに応答して前記ｍ個の第２コード信号ｃｏｄｅ２＜１：ｍ＞又はｍ個の第２テスト信号ｔｓｔ２＜１：ｍ＞を選択的に前記ｍ個の速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞として出力する。
【００４６】
前記スイング幅制御信号生成部３３０はｋ個の第３コード生成部３３２およびｋ個の第３選択部３３４を含む。
前記ｋ個の第３コード生成部３３２は、各々フューズ回路又はレジスタ回路を備えてｋ個の第３コード信号ｃｏｄｅ３＜１：ｋ＞を生成する。前記ｋ個の第３選択部３３４は、各々前記テストイネーブル信号ｔｓｔｅｎに応答して前記ｋ個の第３コード信号ｃｏｄｅ３＜１：ｋ＞又はｋ個の第３テスト信号ｔｓｔ３＜１：ｋ＞を選択的に前記ｋ個のスイング幅制御信号ｓｗａｃｎｔ＜１：ｋ＞として出力する。
【００４７】
このように構成された前記制御信号生成手段３０において、テスト動作が行われると前記テストイネーブル信号ｔｓｔｅｎはイネーブルになる。この場合、前記第１テスト信号ｔｓｔ１、前記ｍ個の第２テスト信号ｔｓｔ２＜１：ｍ＞、および前記ｋ個の第３テスト信号ｔｓｔ３＜１：ｋ＞は、各々前記マルチレベル送信制御信号ｍｌｔｃ、前記ｍ個の速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞、および前記ｋ個のスイング幅制御信号ｓｗａｃｎｔ＜１：ｋ＞として出力される。
【００４８】
その一方、テスト動作が完了すれば、前記テストイネーブル信号ｔｓｔｅｎはディセーブルになる。この場合、前記第１コード信号ｃｏｄｅ１、前記ｍ個の第２コード信号ｃｏｄｅ２＜１：ｍ＞、および前記ｋ個の第３コード信号ｃｏｄｅ３＜１：ｋ＞は、各々前記マルチレベル送信制御信号ｍｌｔｃ、前記ｍ個の速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞、および前記ｋ個のスイング幅制御信号ｓｗａｃｎｔ＜１：ｋ＞として出力される。
【００４９】
このように、設計者は前記制御信号生成手段３０を人為的に制御して前記マルチレベル送信制御信号ｍｌｔｃ、前記ｍ個の速度制御信号ｓｐｄｃｎｔ＜１：ｍ＞、および前記ｋ個のスイング幅制御信号ｓｗａｃｎｔ＜１：ｋ＞を生成することにより、前記信号伝送装置の全体的な動作を制御することができる。これにより、半導体集積回路の設計ステップを経て実装ステップになっても前記信号伝送装置のマルチレベル送信の有無、動作速度、およびスイング幅を制御することができる。
【００５０】
すなわち、本発明の半導体集積回路の信号伝送装置はマルチレベル送信制御信号の制御によって選択的にマルチレベル送信動作を行うことができる。また、速度制御信号の制御によって動作速度を制御することができ、スイング幅制御信号の制御によって出力信号のスイング幅を制御することができる。このように、本発明の半導体集積回路の信号伝送装置は、選択的にその動作の性能および効率を制御することにより、高速化実現の程度と低電力化実現の程度を適切に選択することができ、外部条件に対する適応性を向上させることができる。
【００５１】
このように、本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるということを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更又は変形された形態は本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００５２】
【図１】本発明の１実施形態に係る半導体集積回路の信号伝送装置の構成を示すブロック図である。
【図２】図１に示したマルチレベル送信制御手段の詳細構成図である。
【図３】図２に示したマルチプレクサ制御部の詳細構成図である。
【図４】図２に示した信号分配部の詳細構成図である。
【図５ａ】図２に示した第１マルチプレクサ部の詳細構成図である。
【図５ｂ】図２に示した第２マルチプレクサ部の詳細構成図である。
【図６】図２に示したスイッチング部の詳細構成図である。
【図７】図１に示した信号処理手段の詳細構成図である。
【図８】図１に示した制御信号生成手段の詳細構成図である。
【符号の説明】
【００５３】
１０…マルチレベル送信制御手段
２０…信号処理手段
３０…制御信号生成手段
１１０…マルチプレクサ制御部
１２０…信号分配部
１３０…第１マルチプレクサ部
１４０…第２マルチプレクサ部
１５０…スイッチング部
２１０…第１信号処理部
２２０…第２信号処理部
２３０…速度制御部
２４０…スイング幅制御部
【特許請求の範囲】
【請求項１】
マルチレベル送信動作の有無によって複数のビットの入力信号を直列又は並列に出力するマルチレベル送信制御手段と、
前記マルチレベル送信制御手段から直列又は並列に伝送される信号の形態に対応して選択的にマルチレベル送信動作を行う信号処理手段と
を含むことを特徴とする半導体集積回路の信号伝送装置。
【請求項２】
前記マルチレベル送信動作の有無はマルチレベル送信制御信号のイネーブル有無によって実現され、前記マルチレベル送信制御手段は、前記マルチレベル送信制御信号がディセーブルになれば第１信号ラインにだけ信号を出力し、前記マルチレベル送信制御信号がイネーブルになれば前記第１信号ラインおよび第２信号ラインに信号を出力することを特徴とする、請求項１に記載の半導体集積回路の信号伝送装置。
【請求項３】
前記マルチレベル送信制御手段は、
クロックと前記マルチレベル送信制御信号に応答して複数のビットの第１マルチプレクサ制御信号と第２マルチプレクサ制御信号を生成するマルチプレクサ制御部と、
複数のビットの入力信号を各々１ビットずつラッチして複数のビットの第１入力信号と第２入力信号を出力する信号分配部と、
前記第１マルチプレクサ制御信号に応答して前記第１入力信号を前記第１信号ラインに順次出力する第１マルチプレクサ部と、
前記第２マルチプレクサ制御信号に応答して前記第２入力信号を前記第２信号ラインに順次出力する第２マルチプレクサ部と、
前記マルチレベル送信制御信号の制御により、前記第１信号ラインと前記第２信号ラインの接続有無および前記第２信号ラインの短絡有無を決めるスイッチング部と
を含むことを特徴とする、請求項２に記載の半導体集積回路の信号伝送装置。
【請求項４】
前記信号処理手段は、前記第１信号ラインだけを介して信号が伝送されれば、各ビットの信号を駆動して各ビットごとに２つの情報を含ませて出力し、前記第１信号ラインと前記第２信号ラインを介して信号が伝送されれば、各ビットの信号を駆動して各ビットごとに４つの情報を含ませて出力することを特徴とする、請求項２に記載の半導体集積回路の信号伝送装置。
【請求項５】
前記信号処理手段は、速度制御信号に応答して動作速度を制御し、スイング幅制御信号に応答して出力信号のスイング幅を制御する回路構成をさらに含むことを特徴とする、請求項４に記載の半導体集積回路の信号伝送装置。
【請求項６】
前記信号処理手段は、
前記第１信号ラインを介して入力される信号に対応して出力ノードの電位を制御する第１信号処理部と、
前記第２信号ラインを介して入力される信号に対応して前記出力ノードの電位を制御する第２信号処理部と、
前記速度制御信号の制御によって前記出力ノードから出力される出力信号の出力速度を制御する速度制御部と、
前記スイング幅制御信号の制御によって前記出力信号のスイング幅を制御するスイング幅制御部と
を含むことを特徴とする、請求項５に記載の半導体集積回路の信号伝送装置。
【請求項７】
前記マルチレベル送信制御信号、前記速度制御信号、および前記スイング幅制御信号を生成する制御信号生成手段をさらに含むことを特徴とする、請求項５に記載の半導体集積回路の信号伝送装置。
【請求項８】
前記制御信号生成手段は、
フューズ回路又はレジスタ回路を備えて第１コード信号を生成し、テストイネーブル信号に応答して、前記第１コード信号又は第１テスト信号を選択的に前記マルチレベル送信制御信号として出力するマルチレベル送信制御信号生成部と、
フューズ回路又はレジスタ回路を備えて第２コード信号を生成し、前記テストイネーブル信号に応答して、前記第２コード信号又は第２テスト信号を選択的に前記速度制御信号として出力する速度制御信号生成部と、
フューズ回路又はレジスタ回路を備えて第３コード信号を生成し、前記テストイネーブル信号に応答して、前記第３コード信号又は第３テスト信号を選択的に前記スイング幅制御信号として出力するスイング幅制御信号生成部と
を含むことを特徴とする、請求項７に記載の半導体集積回路の信号伝送装置。
【請求項９】
第１信号ラインと、
第２信号ラインと、
出力ノードと、
マルチレベル送信動作の有無によって前記第１信号ライン又は前記第２信号ラインに複数のビットの入力信号を伝送するマルチレベル送信制御手段と、
前記第１信号ラインから伝送される信号に対応して前記出力ノードの電位を制御する第１信号処理部と、
前記第２信号ラインから伝送される信号に対応して前記出力ノードの電位を制御する第２信号処理部と、
速度制御信号に応答して前記出力ノードから出力される信号の出力速度を制御する速度制御部と
を含むことを特徴とする半導体集積回路の信号伝送装置。
【請求項１０】
前記マルチレベル送信動作の有無はマルチレベル送信制御信号のイネーブル有無によって実現され、前記マルチレベル送信制御手段は、前記マルチレベル送信制御信号がディセーブルになれば前記第１信号ラインにだけ信号を出力し、前記マルチレベル送信制御信号がイネーブルになれば前記第１信号ラインおよび前記第２信号ラインに信号を出力することを特徴とする、請求項９に記載の半導体集積回路の信号伝送装置。
【請求項１１】
前記マルチレベル送信制御手段は、
クロックと前記マルチレベル送信制御信号に応答して複数のビットの第１マルチプレクサ制御信号と第２マルチプレクサ制御信号を生成するマルチプレクサ制御部と、
複数のビットの入力信号を各々１ビットずつラッチして複数のビットの第１入力信号と第２入力信号を出力する信号分配部と、
前記第１マルチプレクサ制御信号に応答して前記第１入力信号を前記第１信号ラインに順次出力する第１マルチプレクサ部と、
前記第２マルチプレクサ制御信号に応答して前記第２入力信号を前記第２信号ラインに順次出力する第２マルチプレクサ部と、
前記マルチレベル送信制御信号の制御により、前記第１信号ラインと前記第２信号ラインの接続有無および前記第２信号ラインの短絡有無を決めるスイッチング部と
を含むことを特徴とする、請求項１０に記載の半導体集積回路の信号伝送装置。
【請求項１２】
前記マルチプレクサ制御部は、前記マルチレベル送信制御信号がディセーブルになれば、前記クロックに同期して、前記第１マルチプレクサ制御信号を１ビットずつ順次イネーブルにする後、前記第２マルチプレクサ制御信号を１ビットずつ順次イネーブルにし、前記マルチレベル送信制御信号がイネーブルになれば、前記クロックに同期して、前記第１マルチプレクサ制御信号と前記第２マルチプレクサ制御信号を同時に１ビットずつイネーブルにすることを特徴とする、請求項１１に記載の半導体集積回路の信号伝送装置。
【請求項１３】
前記マルチプレクサ制御部は、
前記マルチレベル送信制御信号、前記クロック、およびリセット信号に応答して複数のビットのシフト信号を生成するシフト部と、
前記マルチレベル送信制御信号に応答して前記複数のビットのシフト信号から前記第１マルチプレクサ制御信号および前記第２マルチプレクサ制御信号を出力する信号出力部と
を含むことを特徴とする、請求項１２に記載の半導体集積回路の信号伝送装置。
【請求項１４】
前記第１マルチプレクサ部は、前記第１マルチプレクサ制御信号に応答して前記第１入力信号を前記第１信号ラインに順次出力し、前記第２マルチプレクサ部は、前記第２マルチプレクサ制御信号に応答して前記第２入力信号を前記第２信号ラインに順次出力することを特徴とする、請求項１１に記載の半導体集積回路の信号伝送装置。
【請求項１５】
前記スイッチング部は、前記マルチレベル送信制御信号がディセーブルになれば、前記第１信号ラインと前記第２信号ラインは接続し、前記第２信号ラインの前記第２信号処理部との接続状態は遮断し、前記マルチレベル送信制御信号がイネーブルになれば、前記第１信号ラインと前記第２信号ラインの接続状態は遮断し、前記第２信号ラインを前記第２信号処理部と接続させることを特徴とする、請求項１１に記載の半導体集積回路の信号伝送装置。
【請求項１６】
前記第２信号処理部は、前記第２信号ラインを介して信号が伝送されれば活性化して前記出力ノードから出力される信号の１ビットに４つの情報を含ませて出力することを特徴とする、請求項９に記載の半導体集積回路の信号伝送装置。
【請求項１７】
スイング幅制御信号に応答して前記出力ノードから出力される信号のスイング幅を制御するスイング幅制御部をさらに含むことを特徴とする、請求項１０に記載の半導体集積回路の信号伝送装置。
【請求項１８】
前記マルチレベル送信制御信号、前記速度制御信号、および前記スイング幅制御信号を生成する制御信号生成手段をさらに含むことを特徴とする、請求項１７に記載の半導体集積回路の信号伝送装置。
【請求項１９】
前記制御信号生成手段は、
フューズ回路又はレジスタ回路を備えて第１コード信号を生成し、テストイネーブル信号に応答して、前記第１コード信号又は第１テスト信号を選択的に前記マルチレベル送信制御信号として出力するマルチレベル送信制御信号生成部と、
フューズ回路又はレジスタ回路を備えて第２コード信号を生成し、前記テストイネーブル信号に応答して、前記第２コード信号又は第２テスト信号を選択的に前記速度制御信号として出力する速度制御信号生成部と、
フューズ回路又はレジスタ回路を備えて第３コード信号を生成し、前記テストイネーブル信号に応答して、前記第３コード信号又は第３テスト信号を選択的に前記スイング幅制御信号として出力するスイング幅制御信号生成部と
を含むことを特徴とする、請求項１８に記載の半導体集積回路の信号伝送装置。
【請求項２０】
速度制御信号およびスイング幅制御信号を生成する制御信号生成手段と、
入力信号に対応して出力信号の電位を制御する信号処理部と、
前記速度制御信号に応答して前記出力信号の出力速度を制御する速度制御部と、
前記スイング幅制御信号に応答して前記出力信号のスイング幅を制御するスイング幅制御部と
を含むことを特徴とする半導体集積回路の信号伝送装置。
【請求項２１】
前記信号処理部は、第１信号ラインだけを介して信号が伝送されれば、各ビットの信号を駆動して各ビットごとに２つの情報を含ませて出力し、前記第１信号ラインと前記第２信号ラインを介して信号が伝送されれば、各ビットの信号を駆動して各ビットごとに４つの情報を含ませて出力することを特徴とする、請求項２０に記載の半導体集積回路の信号伝送装置。
【請求項２２】
前記制御信号生成手段は、マルチレベル送信制御信号を生成する回路構成をさらに含むことを特徴とする、請求項２１に記載の半導体集積回路の信号伝送装置。
【請求項２３】
前記制御信号生成手段は、
フューズ回路又はレジスタ回路を備えて第１コード信号を生成し、テストイネーブル信号に応答して、前記第１コード信号又は第１テスト信号を選択的に前記マルチレベル送信制御信号として出力するマルチレベル送信制御信号生成部と、
フューズ回路又はレジスタ回路を備えて第２コード信号を生成し、前記テストイネーブル信号に応答して、前記第２コード信号又は第２テスト信号を選択的に前記速度制御信号として出力する速度制御信号生成部と、
フューズ回路又はレジスタ回路を備えて第３コード信号を生成し、前記テストイネーブル信号に応答して、前記第３コード信号又は第３テスト信号を選択的に前記スイング幅制御信号として出力するスイング幅制御信号生成部と
を含むことを特徴とする、請求項２２に記載の半導体集積回路の信号伝送装置。
【請求項２４】
前記マルチレベル送信制御信号に応答して複数のビットの入力信号を前記第１信号ラインにだけ出力するか、前記第１信号ラインと前記第２信号ラインに同時に出力するマルチレベル送信制御手段をさらに含むことを特徴とする、請求項２２に記載の半導体集積回路の信号伝送装置。
【請求項２５】
前記マルチレベル送信制御手段は、
クロックと前記マルチレベル送信制御信号に応答して複数のビットの第１マルチプレクサ制御信号と第２マルチプレクサ制御信号を生成するマルチプレクサ制御部と、
複数のビットの入力信号を各々１ビットずつラッチして複数のビットの第１入力信号と第２入力信号を出力する信号分配部と、
前記第１マルチプレクサ制御信号に応答して前記第１入力信号を前記第１信号ラインに順次出力する第１マルチプレクサ部と、
前記第２マルチプレクサ制御信号に応答して前記第２入力信号を前記第２信号ラインに順次出力する第２マルチプレクサ部と、
前記マルチレベル送信制御信号の制御により、前記第１信号ラインと前記第２信号ラインの接続有無および前記第２信号ラインの短絡有無を決めるスイッチング部と
を含むことを特徴とする、請求項２４に記載の半導体集積回路の信号伝送装置。
【請求項１】
マルチレベル送信動作の有無によって複数のビットの入力信号を直列又は並列に出力するマルチレベル送信制御手段と、
前記マルチレベル送信制御手段から直列又は並列に伝送される信号の形態に対応して選択的にマルチレベル送信動作を行う信号処理手段と
を含むことを特徴とする半導体集積回路の信号伝送装置。
【請求項２】
前記マルチレベル送信動作の有無はマルチレベル送信制御信号のイネーブル有無によって実現され、前記マルチレベル送信制御手段は、前記マルチレベル送信制御信号がディセーブルになれば第１信号ラインにだけ信号を出力し、前記マルチレベル送信制御信号がイネーブルになれば前記第１信号ラインおよび第２信号ラインに信号を出力することを特徴とする、請求項１に記載の半導体集積回路の信号伝送装置。
【請求項３】
前記マルチレベル送信制御手段は、
クロックと前記マルチレベル送信制御信号に応答して複数のビットの第１マルチプレクサ制御信号と第２マルチプレクサ制御信号を生成するマルチプレクサ制御部と、
複数のビットの入力信号を各々１ビットずつラッチして複数のビットの第１入力信号と第２入力信号を出力する信号分配部と、
前記第１マルチプレクサ制御信号に応答して前記第１入力信号を前記第１信号ラインに順次出力する第１マルチプレクサ部と、
前記第２マルチプレクサ制御信号に応答して前記第２入力信号を前記第２信号ラインに順次出力する第２マルチプレクサ部と、
前記マルチレベル送信制御信号の制御により、前記第１信号ラインと前記第２信号ラインの接続有無および前記第２信号ラインの短絡有無を決めるスイッチング部と
を含むことを特徴とする、請求項２に記載の半導体集積回路の信号伝送装置。
【請求項４】
前記信号処理手段は、前記第１信号ラインだけを介して信号が伝送されれば、各ビットの信号を駆動して各ビットごとに２つの情報を含ませて出力し、前記第１信号ラインと前記第２信号ラインを介して信号が伝送されれば、各ビットの信号を駆動して各ビットごとに４つの情報を含ませて出力することを特徴とする、請求項２に記載の半導体集積回路の信号伝送装置。
【請求項５】
前記信号処理手段は、速度制御信号に応答して動作速度を制御し、スイング幅制御信号に応答して出力信号のスイング幅を制御する回路構成をさらに含むことを特徴とする、請求項４に記載の半導体集積回路の信号伝送装置。
【請求項６】
前記信号処理手段は、
前記第１信号ラインを介して入力される信号に対応して出力ノードの電位を制御する第１信号処理部と、
前記第２信号ラインを介して入力される信号に対応して前記出力ノードの電位を制御する第２信号処理部と、
前記速度制御信号の制御によって前記出力ノードから出力される出力信号の出力速度を制御する速度制御部と、
前記スイング幅制御信号の制御によって前記出力信号のスイング幅を制御するスイング幅制御部と
を含むことを特徴とする、請求項５に記載の半導体集積回路の信号伝送装置。
【請求項７】
前記マルチレベル送信制御信号、前記速度制御信号、および前記スイング幅制御信号を生成する制御信号生成手段をさらに含むことを特徴とする、請求項５に記載の半導体集積回路の信号伝送装置。
【請求項８】
前記制御信号生成手段は、
フューズ回路又はレジスタ回路を備えて第１コード信号を生成し、テストイネーブル信号に応答して、前記第１コード信号又は第１テスト信号を選択的に前記マルチレベル送信制御信号として出力するマルチレベル送信制御信号生成部と、
フューズ回路又はレジスタ回路を備えて第２コード信号を生成し、前記テストイネーブル信号に応答して、前記第２コード信号又は第２テスト信号を選択的に前記速度制御信号として出力する速度制御信号生成部と、
フューズ回路又はレジスタ回路を備えて第３コード信号を生成し、前記テストイネーブル信号に応答して、前記第３コード信号又は第３テスト信号を選択的に前記スイング幅制御信号として出力するスイング幅制御信号生成部と
を含むことを特徴とする、請求項７に記載の半導体集積回路の信号伝送装置。
【請求項９】
第１信号ラインと、
第２信号ラインと、
出力ノードと、
マルチレベル送信動作の有無によって前記第１信号ライン又は前記第２信号ラインに複数のビットの入力信号を伝送するマルチレベル送信制御手段と、
前記第１信号ラインから伝送される信号に対応して前記出力ノードの電位を制御する第１信号処理部と、
前記第２信号ラインから伝送される信号に対応して前記出力ノードの電位を制御する第２信号処理部と、
速度制御信号に応答して前記出力ノードから出力される信号の出力速度を制御する速度制御部と
を含むことを特徴とする半導体集積回路の信号伝送装置。
【請求項１０】
前記マルチレベル送信動作の有無はマルチレベル送信制御信号のイネーブル有無によって実現され、前記マルチレベル送信制御手段は、前記マルチレベル送信制御信号がディセーブルになれば前記第１信号ラインにだけ信号を出力し、前記マルチレベル送信制御信号がイネーブルになれば前記第１信号ラインおよび前記第２信号ラインに信号を出力することを特徴とする、請求項９に記載の半導体集積回路の信号伝送装置。
【請求項１１】
前記マルチレベル送信制御手段は、
クロックと前記マルチレベル送信制御信号に応答して複数のビットの第１マルチプレクサ制御信号と第２マルチプレクサ制御信号を生成するマルチプレクサ制御部と、
複数のビットの入力信号を各々１ビットずつラッチして複数のビットの第１入力信号と第２入力信号を出力する信号分配部と、
前記第１マルチプレクサ制御信号に応答して前記第１入力信号を前記第１信号ラインに順次出力する第１マルチプレクサ部と、
前記第２マルチプレクサ制御信号に応答して前記第２入力信号を前記第２信号ラインに順次出力する第２マルチプレクサ部と、
前記マルチレベル送信制御信号の制御により、前記第１信号ラインと前記第２信号ラインの接続有無および前記第２信号ラインの短絡有無を決めるスイッチング部と
を含むことを特徴とする、請求項１０に記載の半導体集積回路の信号伝送装置。
【請求項１２】
前記マルチプレクサ制御部は、前記マルチレベル送信制御信号がディセーブルになれば、前記クロックに同期して、前記第１マルチプレクサ制御信号を１ビットずつ順次イネーブルにする後、前記第２マルチプレクサ制御信号を１ビットずつ順次イネーブルにし、前記マルチレベル送信制御信号がイネーブルになれば、前記クロックに同期して、前記第１マルチプレクサ制御信号と前記第２マルチプレクサ制御信号を同時に１ビットずつイネーブルにすることを特徴とする、請求項１１に記載の半導体集積回路の信号伝送装置。
【請求項１３】
前記マルチプレクサ制御部は、
前記マルチレベル送信制御信号、前記クロック、およびリセット信号に応答して複数のビットのシフト信号を生成するシフト部と、
前記マルチレベル送信制御信号に応答して前記複数のビットのシフト信号から前記第１マルチプレクサ制御信号および前記第２マルチプレクサ制御信号を出力する信号出力部と
を含むことを特徴とする、請求項１２に記載の半導体集積回路の信号伝送装置。
【請求項１４】
前記第１マルチプレクサ部は、前記第１マルチプレクサ制御信号に応答して前記第１入力信号を前記第１信号ラインに順次出力し、前記第２マルチプレクサ部は、前記第２マルチプレクサ制御信号に応答して前記第２入力信号を前記第２信号ラインに順次出力することを特徴とする、請求項１１に記載の半導体集積回路の信号伝送装置。
【請求項１５】
前記スイッチング部は、前記マルチレベル送信制御信号がディセーブルになれば、前記第１信号ラインと前記第２信号ラインは接続し、前記第２信号ラインの前記第２信号処理部との接続状態は遮断し、前記マルチレベル送信制御信号がイネーブルになれば、前記第１信号ラインと前記第２信号ラインの接続状態は遮断し、前記第２信号ラインを前記第２信号処理部と接続させることを特徴とする、請求項１１に記載の半導体集積回路の信号伝送装置。
【請求項１６】
前記第２信号処理部は、前記第２信号ラインを介して信号が伝送されれば活性化して前記出力ノードから出力される信号の１ビットに４つの情報を含ませて出力することを特徴とする、請求項９に記載の半導体集積回路の信号伝送装置。
【請求項１７】
スイング幅制御信号に応答して前記出力ノードから出力される信号のスイング幅を制御するスイング幅制御部をさらに含むことを特徴とする、請求項１０に記載の半導体集積回路の信号伝送装置。
【請求項１８】
前記マルチレベル送信制御信号、前記速度制御信号、および前記スイング幅制御信号を生成する制御信号生成手段をさらに含むことを特徴とする、請求項１７に記載の半導体集積回路の信号伝送装置。
【請求項１９】
前記制御信号生成手段は、
フューズ回路又はレジスタ回路を備えて第１コード信号を生成し、テストイネーブル信号に応答して、前記第１コード信号又は第１テスト信号を選択的に前記マルチレベル送信制御信号として出力するマルチレベル送信制御信号生成部と、
フューズ回路又はレジスタ回路を備えて第２コード信号を生成し、前記テストイネーブル信号に応答して、前記第２コード信号又は第２テスト信号を選択的に前記速度制御信号として出力する速度制御信号生成部と、
フューズ回路又はレジスタ回路を備えて第３コード信号を生成し、前記テストイネーブル信号に応答して、前記第３コード信号又は第３テスト信号を選択的に前記スイング幅制御信号として出力するスイング幅制御信号生成部と
を含むことを特徴とする、請求項１８に記載の半導体集積回路の信号伝送装置。
【請求項２０】
速度制御信号およびスイング幅制御信号を生成する制御信号生成手段と、
入力信号に対応して出力信号の電位を制御する信号処理部と、
前記速度制御信号に応答して前記出力信号の出力速度を制御する速度制御部と、
前記スイング幅制御信号に応答して前記出力信号のスイング幅を制御するスイング幅制御部と
を含むことを特徴とする半導体集積回路の信号伝送装置。
【請求項２１】
前記信号処理部は、第１信号ラインだけを介して信号が伝送されれば、各ビットの信号を駆動して各ビットごとに２つの情報を含ませて出力し、前記第１信号ラインと前記第２信号ラインを介して信号が伝送されれば、各ビットの信号を駆動して各ビットごとに４つの情報を含ませて出力することを特徴とする、請求項２０に記載の半導体集積回路の信号伝送装置。
【請求項２２】
前記制御信号生成手段は、マルチレベル送信制御信号を生成する回路構成をさらに含むことを特徴とする、請求項２１に記載の半導体集積回路の信号伝送装置。
【請求項２３】
前記制御信号生成手段は、
フューズ回路又はレジスタ回路を備えて第１コード信号を生成し、テストイネーブル信号に応答して、前記第１コード信号又は第１テスト信号を選択的に前記マルチレベル送信制御信号として出力するマルチレベル送信制御信号生成部と、
フューズ回路又はレジスタ回路を備えて第２コード信号を生成し、前記テストイネーブル信号に応答して、前記第２コード信号又は第２テスト信号を選択的に前記速度制御信号として出力する速度制御信号生成部と、
フューズ回路又はレジスタ回路を備えて第３コード信号を生成し、前記テストイネーブル信号に応答して、前記第３コード信号又は第３テスト信号を選択的に前記スイング幅制御信号として出力するスイング幅制御信号生成部と
を含むことを特徴とする、請求項２２に記載の半導体集積回路の信号伝送装置。
【請求項２４】
前記マルチレベル送信制御信号に応答して複数のビットの入力信号を前記第１信号ラインにだけ出力するか、前記第１信号ラインと前記第２信号ラインに同時に出力するマルチレベル送信制御手段をさらに含むことを特徴とする、請求項２２に記載の半導体集積回路の信号伝送装置。
【請求項２５】
前記マルチレベル送信制御手段は、
クロックと前記マルチレベル送信制御信号に応答して複数のビットの第１マルチプレクサ制御信号と第２マルチプレクサ制御信号を生成するマルチプレクサ制御部と、
複数のビットの入力信号を各々１ビットずつラッチして複数のビットの第１入力信号と第２入力信号を出力する信号分配部と、
前記第１マルチプレクサ制御信号に応答して前記第１入力信号を前記第１信号ラインに順次出力する第１マルチプレクサ部と、
前記第２マルチプレクサ制御信号に応答して前記第２入力信号を前記第２信号ラインに順次出力する第２マルチプレクサ部と、
前記マルチレベル送信制御信号の制御により、前記第１信号ラインと前記第２信号ラインの接続有無および前記第２信号ラインの短絡有無を決めるスイッチング部と
を含むことを特徴とする、請求項２４に記載の半導体集積回路の信号伝送装置。
【図１】
【図２】
【図３】
【図４】
【図５ａ】
【図５ｂ】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５ａ】
【図５ｂ】
【図６】
【図７】
【図８】
【公開番号】特開２００９−４４７１０（Ｐ２００９−４４７１０Ａ）
【公開日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願番号】特願２００８−４０６２５（Ｐ２００８−４０６２５）
【出願日】平成２０年２月２１日（２００８．２．２１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願日】平成２０年２月２１日（２００８．２．２１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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