半導体集積回路及び非接触ＩＣカード
【課題】 複数の通信方式に対応可能な非接触ＩＣカードにおいて、接続が確立されて実際に情報のやり取りが可能となるまでの時間短縮を図る。
【解決手段】 入力信号を復調可能な単一の復調回路（１４）と、上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な複数のサンプリング回路（１６１−１，１６１−２）と、それぞれ対応する上記サンプリング回路の出力信号についてのヘッダ検出を可能とする複数の検出回路（１６２−１，１６２−２）と、それぞれ対応する上記検出回路の検出結果に基づいて所定のデータ処理を可能とする複数の処理回路（２０１−１，２０１−２）と、上記複数の検出回路によるヘッダ検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路（１６３）とを設け、互いに異なる複数の通信方式に対応する処理を並行して行うことで、接続が確立されて実際に情報のやり取りが可能となるまでの時間短縮を図る。
【解決手段】 入力信号を復調可能な単一の復調回路（１４）と、上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な複数のサンプリング回路（１６１−１，１６１−２）と、それぞれ対応する上記サンプリング回路の出力信号についてのヘッダ検出を可能とする複数の検出回路（１６２−１，１６２−２）と、それぞれ対応する上記検出回路の検出結果に基づいて所定のデータ処理を可能とする複数の処理回路（２０１−１，２０１−２）と、上記複数の検出回路によるヘッダ検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路（１６３）とを設け、互いに異なる複数の通信方式に対応する処理を並行して行うことで、接続が確立されて実際に情報のやり取りが可能となるまでの時間短縮を図る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣカード技術、特に、互いに異なる複数の通信方式に対応可能な非接触ＩＣカード及びそれに搭載される半導体集積回路に関する。
【背景技術】
【０００２】
従来の非接触インタフェースを有するカードは、ＩＳＯ規格で制定されているＩＳＯ１４４４３−Ａと、ＩＳＯ１４４４３−Ｂや、日本ＩＣカード利用促進協議会（ＪＩＣＳＡＰ）で規定されている高速処理用ＩＣカード方式（「高速タイプ」と称される）等多数の方式がある。近年、接触と非接触とのコンビネーションカードが普及しつつあり、非接触においても複数の異なる通信方式でのコンビネーションカードの需要がある。
【０００３】
複数の通信インタフェースの切替機能を持った非接触ＩＣカードとリーダライタ間において、通信方式を切り替えながら探索して接続を確立する非接触ＩＣカード交信確立方法及びシステム装置の一例として、例えば特許文献１に記載されているように、非接触ＩＣカードとリーダライタ間の通信方式の確立に当り、外部からの変調信号を受信した時にその反復性から信号と雑音を区別して、前段で復調方式を後段で符号化方式をそれぞれ順次切り替えて整合させることによって、前記非接触ＩＣカード又は前記リーダライタからの信号と合致する通信方式を探索し、相互に通信を確立する技術が知られている。
【０００４】
また、特許文献２に記載されているように、外部との通信を行うための複数の情報伝達手段と、どの情報伝達手段を通して情報が伝達されたかを検知する識別手段と、情報伝達手段とデフォルトアプリケーションとの対応を設定したデフォルトアプリケーション管理テーブルを参照し、前記識別手段で検知した情報伝達手段に対応するデフォルトアプリケーション情報を取得して当該デフォルトアプリケーションを選択する制御手段とを備えた可搬情報処理装置が知られている。
【０００５】
【特許文献１】特開２００３−２３３７８７号公報
【特許文献２】特開２００３−０４４８０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された技術によれば、通信方式を切り替えながら探索して接続を確立する方式を採用しているため、接続が確立されるまでに時間がかかることが、本発明者によって見いだされた。例えば複数の復調回路の入力側に配置された復調用セレクタによって復調回路の選択が行われ、その復調回路の選択毎に復調できるか否かの判別が行われ、この判別において復調できない場合には、次の復調回路が選択され、今度はその復調回路で復調できるか否かの判別が行われる。このような判別において復調できると判断された場合には、上記複数の復調回路の出力側に配置された符号化用セレクタによって、複数のデコード回路が順次選択され、その選択毎に入力データのデコードができるか否かの判別が行われることから、非接触ＩＣカードとリーダライタ間において、接続が確立して実際に情報のやり取りが可能となるまでに時間がかかる。
【０００７】
また、上記特許文献２によれば、ＣＰＵのＯＳ実行部が外部端子（リーダ／ライタ）から送信されてくるコマンドの内容を解析する前に、その伝達手段（接触／非接触及び通信プロトコル）を識別し、且つ、その結果を通知する機能を持つ識別手段を備える。通信プロトコルの違いは、ＯＳの下層にある通信モジュールが判別してＯＳに通知するようにしているが、通信プロトコルの違いの具体的な判別方法については記載されていない。
【０００８】
本発明の目的は、複数の通信方式に対応可能な非接触ＩＣカードにおいて、接続が確立されて実際に情報のやり取りが可能となるまでの時間短縮を図るための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、入力信号を復調可能な復調回路と、それぞれ上記復調回路の出力に共通結合され、且つ、上記復調回路の出力信号をそれぞれ所定のクロック信号に同期してサンプリング可能な複数のサンプリング回路と、上記サンプリング回路に対応して配置され、且つ、それぞれ対応する上記サンプリング回路の出力信号についてのヘッダ検出を可能とする複数の検出回路と、上記複数の検出回路に対応して配置され、且つ、それぞれ対応する上記検出回路の検出結果に基づいて所定のデータ処理を可能とする複数の処理回路と、上記複数の検出回路によるヘッダ検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路とを設ける。
【００１２】
上記の手段によれば、単一の復調回路の出力信号が上記複数のサンプリング回路に入力され、上記複数のサンプリング回路の出力信号が、それぞれ対応する複数の検出回路に入力され、上記複数の検出回路の検出結果が、それぞれ対応する複数の処理回路に伝達されることから、互いに異なる複数の通信方式に対応する処理が並行して行われる。このことが、セレクタを用いて順次回路選択を行う従来方式に比べて、接続が確立されて実際に情報のやり取りが可能となるまでの時間短縮を達成する。
【００１３】
このとき、上記複数のサンプリング回路及び上記複数の検出回路をそれぞれ並列動作させ、上記複数の処理回路を上記通信方式判定回路の判定結果に基づいて排他的に動作させることができる。
【００１４】
更に具体的な態様として、以下のように構成することができる。
【００１５】
入力信号を復調可能な復調回路と、上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路と、上記第１サンプリング回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第２サンプリング回路と、上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第１検出回路と、上記第１検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第２検出回路と、上記第１検出回路の検出結果を取り込んで所定のデータ処理を可能とする第１処理回路と、上記第２検出回路の検出結果を取り込んで所定のデータ処理を可能とする第２処理回路と、上記第１検出回路及び上記第２検出回路による検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含み、上記第１処理回路及び上記第２処理回路は、上記通信方式判定回路の判定結果基づいて排他的に動作される。このとき、上記第１検出回路は上記第１サンプリング回路の出力信号からプリアンブル検出を行い、上記第２検出回路は上記第２サンプリング回路の出力信号からＳＯＦ（Start Of Frame：開始フレーム）検出を行う。
【００１６】
入力信号を復調可能な復調回路と、上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路と、上記第１サンプリング回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第２サンプリング回路と、上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第１検出回路と、第１検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第２検出回路と、上記第１検出回路の検出結果を取り込んで所定のデータ処理を可能とする第１処理回路と、上記第２検出回路の検出結果を取り込んで所定のデータ処理を可能とする第２処理回路と、上記第１サンプリング回路及び上記第２サンプリング回路の出力信号から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含み、上記第１処理回路及び上記第２処理回路は、上記通信方式判定回路の判定結果基づいて排他的に動作される。このとき、上記通信方式判定回路では、ＩＳＯ１４４４３−Ａで規定された第１通信方式と、ＩＳＯ１４４４３−Ｂで規定された第２通信方式とを判定することができる。
【００１７】
入力信号を復調可能な復調回路と、上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路と、上記第１サンプリング回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第２サンプリング回路と、上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第１検出回路と、上記第１検出回路に対して並列動作され、上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第２検出回路と、上記第１検出回路及び上記第２検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第３検出回路と、上記第１検出回路、上記第２検出回路、及び上記第３検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第４検出回路と、上記第１検出回路の検出結果を取り込んで所定のデータ処理を可能とする第１処理回路と、上記第２検出回路の検出結果を取り込んで所定のデータ処理を可能とする第２処理回路と、上記第３検出回路の検出結果を取り込んで所定のデータ処理を可能とする第３処理回路と、上記第４検出回路の検出結果を取り込んで所定のデータ処理を可能とする第４処理回路と、上記第１検出回路、上記第２検出回路、上記第３検出回路、及び上記第４検出回路による検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含み、上記第１処理回路、上記第２処理回路、上記第３処理回路、及び上記第４処理回路は、上記通信方式判定回路の判定結果基づいて排他的に動作される。
【００１８】
そして、上記構成の半導体集積回路を搭載して、互いに通信方式が異なる複数のリーダライタに対応可能な非接触ＩＣカードを構成することができる。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２０】
すなわち、複数の通信方式に対応可能な非接触ＩＣカードにおいて接続が確立されるまでの時間短縮を図ることができる。
【発明を実施するための最良の形態】
【００２１】
図６は、本発明にかかる非接触ＩＣカードを含む非接触ＩＣカードシステムが示される。この非接触ＩＣカードシステムは、互いに通信方式が異なるリーダライタＲＷ−００１，ＲＷ−００２と、上記リーダライタＲＷ−００１，ＲＷ−００２との間で非接触による情報のやり取りを可能とする非接触ＩＣカードＣＤ−００３とを含む。非接触ＩＣカードＣＤ−００３は、リーダライタＲＷ−００１との間の通信方式Ｔ−００１と、リーダライタＲＷ−００２との間の通信方式Ｔ−００２との双方に対応する。特に制限されないが、通信方式Ｔ−００１はＩＳＯ１４４４３−Ｂとされ、通信方式Ｔ−００２は高速タイプとされる。ここで、高速タイプは、コーディング方式１（マンチェスタ）、パケットフォーマットのヘッダ方式１（プリアンブル）とされ、ＩＳＯ１４４４３−Ｂタイプは、コーディング方式２（ＮＲＺ）、パケットフォーマットのヘッダ方式２（ＳＯＦ）とされる。
【００２２】
図７は、上記非接触ＩＣカードＣＤ−００３の全体的な構成例が示される。
【００２３】
非接触ＩＣカードＣＤ−００３は、特に制限されないが、アンテナコイル１１、整流回路１２、電源回路１３、ＣＰＵ２０、復調回路１４、変調回路１５、非接触制御回路１６、ＲＯＭ（リード・オンリー・メモリ）１７、ＲＡＭ（ランダム・アクセス・メモリ）１８、ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・プログラマブル・リード・オンリー・メモリ）１９、ＣＰＵ（中央処理装置）を含み、上記アンテナコイル１１を除いて、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。
【００２４】
アンテナコイル１１は、リーダライタＲＷ−００１又はＲＷ−００２との間の電磁誘導により、リーダライタＲＷ−００１又はＲＷ−００２側からの電源供給、及び各種情報のやり取りを可能とする。整流回路１２は、上記アンテナコイル１１で得られる誘導電流を整流する。この整流出力は電源回路１３に供給される。電源回路１３は、上記整流回路１２の出力に基づいて、非接触ＩＣカードＣＤ−００３における内部回路の動作用電源電圧を形成する。復調回路１４は、上記アンテナコイル１４を介してリーダライタＲＷ−００１又はＲＷ−００２から伝達された変調信号を復調することによって２値化信号を出力する。この復調回路１４から出力された２値化信号は後段の非接触制御回路１６に伝達される。変調回路１５は、所定の搬送波を、非接触制御回路１６から伝達された信号に基づいて変調する。この変調回路１５の出力信号は、上記アンテナコイル１１を介してリーダライタＲＷ−００１又はＲＷ−００２に伝達される。非接触制御回路１６は、所定の通信プロトコルに従って、リーダライタＲＷ−００１又はＲＷ−００２との間の非接触状態での情報交換を行うための各種制御を行う。ＲＯＭ１７には、ＣＰＵ２０で実行される基本プログラムであるＯＳ（オペレーティング・システム）が格納される。ＲＡＭ１８は、データの一時的な記憶領域や上記ＣＰＵ２０での演算処理の作業領域などに利用される。ＥＥＰＲＯＭ１９は上記ＣＰＵ２０で実行されるアプリケーションプログラムが格納される。上記非接触制御回路１６、ＲＯＭ１７、ＲＡＭ１８、ＥＥＰＲＯＭ１９及びＣＰＵ２０は、バス２１を介して相互に信号のやり取り可能に結合される。
【００２５】
図１には、上記非接触制御回路１６の構成例が示される。
【００２６】
非接触制御回路１６は、第１サンプリング回路１６１−１、第２サンプリング回路１６１−２、第１検出回路１６２−１、第２検出回路１６２−２、及び通信方式判定回路１６３を含んで成る。第１サンプリング回路１６１−１は、上記復調回路１４の出力信号を所定のクロック信号に同期してサンプリングする。この第１サンプリング回路１６１−１の出力信号は、それに対応して配置された第１検出回路１６２−１に伝達される。第２サンプリング回路１６１−２は、上記復調回路１４の出力信号を所定のクロック信号に同期してサンプリングする。この第２サンプリング回路１６１−２の出力信号は、それに対応して配置された第２検出回路１６２−２に伝達される。通信方式判定回路１６３は、上記第１検出回路１６２−１のヘッダ検出結果及び上記第２検出回路１６２−２のヘッダ検出結果から、予め設定された通信方式に合致するものを判定する。本例では、通信方式Ｔ−００１はＩＳＯ１４４４３−Ｂとされ、通信方式Ｔ−００２は高速タイプとされるため（図６参照）、それに対応して通信判定回路１６３では、ＩＳＯ１４４４３−Ｂタイプと、高速タイプとの判別が行われる。
【００２７】
上記のように、高速タイプは、コーディング方式１（マンチェスタ）と、パケットフォーマットのヘッダ方式１（プリアンブル）とされ、ＩＳＯ１４４４３−Ｂタイプは、コーディング方式２（ＮＲＺ）、パケットフォーマットのヘッダ方式２（ＳＯＦ）とされるため、第１検出回路１６２−１のヘッダ検出３１においてプリアンブル検出が行われ、第２検出回路１６２−２のヘッダ検出においてＳＯＦ検出が行われる。
【００２８】
例えば、図８に示されるように、高速タイプのリーダ信号Ｒ−１は、高速タイプヘッダであるプリアンブル（ＦＭ−１）を有しており、第１検出回路１６２−１のヘッダ検出３１においてこのプリアンブル（ＦＭ−１）が検出された場合には、第１検出回路１６２−１のヘッダ検出結果ＳＳ−１がハイレベルにアサートされることによって、プリアンブル（ＦＭ−１）が検出されたことが、通信方式判定回路１６３に伝達される。このとき、第２検出回路１６２−２におけるヘッダ検出４１の検出結果ＳＳ−２はローレベルの状態が維持される。
【００２９】
それに対して、ＩＳＯ１４４４３−Ｂタイプのリーダ信号Ｒ−２は、ＩＳＯ１４４４３−ＢタイプのヘッダであるＳＯＦ（ＦＭ−２）を有しており、第２検出回路１６２−２におけるヘッダ検出４１においてこのＳＯＦ（ＦＭ−２）が検出された場合には、第２検出回路１６２−２におけるヘッダ検出４１の検出結果ＳＳ−２がハイレベルにアサートされることによって、ＳＯＦ（ＦＭ−２）が検出されたことが、通信方式判定回路１６３に伝達される。このとき、第１検出回路１６２−１におけるヘッダ検出３１の検出結果ＳＳ−１はローレベルの状態が維持される。
【００３０】
上記通信方式判定回路１６３は、ヘッダ検出結果ＳＳ−１がハイレベルにアサートされた場合には、一致／不一致情報として「高速タイプ」に一致する旨の信号をＣＰＵ２０に供給し、ヘッダ検出結果ＳＳ−２がハイレベルにアサートされた場合には、一致／不一致情報として「ＩＳＯ１４４４３−Ｂタイプ」に一致する旨の信号をＣＰＵ２０に供給する。
【００３１】
上記第１検出回路１６２−１においては、上記ヘッダ検出３１の他に、ＳＹＮＣ（同期）コード検出３２、データ長検出３３、データ検出３４、ＣＲＣ（誤り訂正符号）検出３５が行われ、その検出結果が第１処理回路２０１−１に伝達される。第１処理回路２０１−１は、特に制限されないが、ＣＰＵ２０において所定のプログラムが実行されることによって実現される処理手段とされる。また、上記第２検出回路１６２−１においては、上記ヘッダ検出４１の他に、データ検出４２、ＥＯＦ（End Of Frame）検出４３が行われ、その検出結果が第２処理回路２０１−２に伝達される。第２処理回路２０２−２は、特に制限されないが、ＣＰＵ２０において所定のプログラムが実行されることによって実現される処理手段とされる。
【００３２】
ここで、図２に示されるように、上記第１サンプリング回路１６１−１と第２サンプリング回路１６１−２とが並列動作され、第１検出回路１６２−１と第２検出回路１６２−２とが並列動作されるのに対して、第１処理回路２０１−１での処理と、上記第２処理回路２０１−２での処理とは、図２に示されるように、上記通信方式判定回路１６３での判定結果に応じて排他的に行われる。すなわち、ヘッダ検出結果ＳＳ−１がハイレベルにアサートされた場合には、上記通信方式判定回路１６３からの一致／不一致情報として「高速タイプ」に一致する旨の信号がＣＰＵ２０に供給され、このＣＰＵ２０での制御により、第２処理回路２０１−２での処理の実行が禁止される。「高速タイプ」の通信方式でのデータ入力に対して、「ＩＳＯ１４４４３−Ｂタイプ」に対応する処理を第２処理回路２０１−２で行っても無駄となるからである。同様に、ヘッダ検出結果ＳＳ−２がハイレベルにアサートされた場合には、上記通信方式判定回路１６３からの一致／不一致情報として「ＩＳＯ１４４４３−Ｂタイプ」に一致する旨の信号がＣＰＵ２０に供給され、このＣＰＵ２０での制御により、第１処理回路２０１−１での処理の実行が禁止される。「ＩＳＯ１４４４３−Ｂタイプ」の通信方式でのデータ入力に対して、「高速タイプ」に対応する処理を第１処理回路２０１−１で行っても無駄となるからである。
【００３３】
上記例によれば、以下の作用効果を得ることができる。
【００３４】
（１）入力信号を復調可能な単一の復調回路１４と、それぞれ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路１６１−１、第２サンプリング回路１６−２と、それぞれ対応する回路の出力信号についてのヘッダ検出を可能とする第１検出回路１６２−１、第２検出回路１６２−２と、それぞれ対応する上記検出回路の検出結果に基づいて所定のデータ処理を可能とする第１処理回路２０１−１、第２処理回路２０１−２と、上記複数の検出回路によるヘッダ検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路１６３とを設け、サンプリング可能な第１サンプリング回路１６１−１と、第２サンプリング回路１６−２とが並列動作され、第１検出回路１６２−１と、第２検出回路１６２−２とが並列動作されるため、従来技術のようにセレクタによって順次回路選択を行って適切な回路を決定する方式に比べると、接続が確立されて実際に情報のやり取りが可能となるまでの時間を短縮することができる。
【００３５】
（２）第１処理回路２０１−１での処理と、上記第２処理回路２０１−２での処理とが、上記通信方式判定回路１６３での判定結果に応じて排他的に行われることにより、処理の無駄を省くことができる。
【００３６】
別の構成例について説明する。
【００３７】
図３に示される構成が、図１に示される構成と大きく相違するのは、第１サンプリング回路１６１−１の出力信号と、第２サンプリング回路１６１−２の出力信号とを通信方式判定回路１６３に供給し、この第１サンプリング回路１６１−１の出力信号と、第２サンプリング回路１６１−２の出力信号とに基づいて通信方式の判定を行う点である。例えば、図９に示されるように、ＩＳＯ１４４４３−Ａタイプでは、ＲＦ動作磁界を瞬断させることでＡＳＫ１００％変調する方式が用いられ、ＩＳＯ１４４４３−Ｂタイプでは、ＡＳＫ１０％で変調する方式が用いられるため、この違いを、第１サンプリング回路１６１−１の出力信号と、第２サンプリング回路１６１−２の出力信号とに基づいて判別することができる。
【００３８】
図４に示される構成が、図１に示されるのと大きく相違するのは、Ｎ（Ｎ＝３，４，５，…）個のサンプリング回路１６１−１〜１６１−Ｎが設けられ、それに対応してＮ個の検出回路１６２−１〜１６２−Ｎ、及びＮ個の処理回路２０１−１〜２０１−Ｎが設けられている点である。このようにすることで、互いに異なる、より多くの通信方式に対応可能な非接触ＩＣカードを形成することができきる。
【００３９】
図５に示される構成が、図１に示されるのと大きく相違するのは、第１サンプリング１６１−１に対応して、第１検出回路１６２−１と第２検出回路１６２−２とが配置され、第２サンプリング回路１６１−２に対応して、第３検出回路１６２−３と第４検出回路１６２−４とが設けられている点である。尚、第１検出回路１６２−１、第２検出回路１６２−２、第３検出回路１６２−３、第４検出回路１６２−４には、それぞれ図１に示されるのと同様に処理回路が結合されるが、図５ではそれらが省略されている。
【００４０】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＩＣカードに搭載される半導体集積回路に適用した場合について説明したが、本発明はそれに限定されない。
【００４２】
本発明は、少なくとも入力信号を復調可能な単一の復調回路を備えることを条件に適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明にかかる非接触ＩＣカードに搭載される半導体集積回路における主要部の構成例ブロック図である。
【図２】上記半導体集積回路の動作説明図である。
【図３】上記半導体集積回路における主要部の別の構成例ブロック図である。
【図４】上記半導体集積回路における主要部の別の構成例ブロック図である。
【図５】上記半導体集積回路における主要部の別の構成例ブロック図である。
【図６】上記非接触ＩＣカードを含む非接触ＩＣカードシステムの構成例説明図である。
【図７】上記半導体集積回路の構成例ブロック図である。
【図８】上記半導体集積回路において行われるヘッダ検出の説明図である。
【図９】上記半導体集積回路において行われるヘッダ検出の説明図である。
【符号の説明】
【００４４】
１１ アンテナ
１２ 整流回路
１３ 電源回路
１４ 復調回路
１５ 変調回路
１６ 非接触制御回路
１６１−１ 第１サンプリング回路
１６１−２ 第２サンプリング回路
１６１−Ｎ 第Ｎサンプリング回路
１６２−１ 第１検出回路
１６２−２ 第２検出回路
１６２−３ 第３検出回路
１６２−４ 第４検出回路
１６２−Ｎ 第Ｎ検出回路
１６３ 通信方式判定回路
１７ ＲＯＭ
１８ ＲＡＭ
１９ ＥＥＰＲＯＭ
２１ バス
ＲＷ−００１，ＲＷ−００２ リーダライタ
ＣＤ−００３ 非接触ＩＣカード
【技術分野】
【０００１】
本発明は、ＩＣカード技術、特に、互いに異なる複数の通信方式に対応可能な非接触ＩＣカード及びそれに搭載される半導体集積回路に関する。
【背景技術】
【０００２】
従来の非接触インタフェースを有するカードは、ＩＳＯ規格で制定されているＩＳＯ１４４４３−Ａと、ＩＳＯ１４４４３−Ｂや、日本ＩＣカード利用促進協議会（ＪＩＣＳＡＰ）で規定されている高速処理用ＩＣカード方式（「高速タイプ」と称される）等多数の方式がある。近年、接触と非接触とのコンビネーションカードが普及しつつあり、非接触においても複数の異なる通信方式でのコンビネーションカードの需要がある。
【０００３】
複数の通信インタフェースの切替機能を持った非接触ＩＣカードとリーダライタ間において、通信方式を切り替えながら探索して接続を確立する非接触ＩＣカード交信確立方法及びシステム装置の一例として、例えば特許文献１に記載されているように、非接触ＩＣカードとリーダライタ間の通信方式の確立に当り、外部からの変調信号を受信した時にその反復性から信号と雑音を区別して、前段で復調方式を後段で符号化方式をそれぞれ順次切り替えて整合させることによって、前記非接触ＩＣカード又は前記リーダライタからの信号と合致する通信方式を探索し、相互に通信を確立する技術が知られている。
【０００４】
また、特許文献２に記載されているように、外部との通信を行うための複数の情報伝達手段と、どの情報伝達手段を通して情報が伝達されたかを検知する識別手段と、情報伝達手段とデフォルトアプリケーションとの対応を設定したデフォルトアプリケーション管理テーブルを参照し、前記識別手段で検知した情報伝達手段に対応するデフォルトアプリケーション情報を取得して当該デフォルトアプリケーションを選択する制御手段とを備えた可搬情報処理装置が知られている。
【０００５】
【特許文献１】特開２００３−２３３７８７号公報
【特許文献２】特開２００３−０４４８０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された技術によれば、通信方式を切り替えながら探索して接続を確立する方式を採用しているため、接続が確立されるまでに時間がかかることが、本発明者によって見いだされた。例えば複数の復調回路の入力側に配置された復調用セレクタによって復調回路の選択が行われ、その復調回路の選択毎に復調できるか否かの判別が行われ、この判別において復調できない場合には、次の復調回路が選択され、今度はその復調回路で復調できるか否かの判別が行われる。このような判別において復調できると判断された場合には、上記複数の復調回路の出力側に配置された符号化用セレクタによって、複数のデコード回路が順次選択され、その選択毎に入力データのデコードができるか否かの判別が行われることから、非接触ＩＣカードとリーダライタ間において、接続が確立して実際に情報のやり取りが可能となるまでに時間がかかる。
【０００７】
また、上記特許文献２によれば、ＣＰＵのＯＳ実行部が外部端子（リーダ／ライタ）から送信されてくるコマンドの内容を解析する前に、その伝達手段（接触／非接触及び通信プロトコル）を識別し、且つ、その結果を通知する機能を持つ識別手段を備える。通信プロトコルの違いは、ＯＳの下層にある通信モジュールが判別してＯＳに通知するようにしているが、通信プロトコルの違いの具体的な判別方法については記載されていない。
【０００８】
本発明の目的は、複数の通信方式に対応可能な非接触ＩＣカードにおいて、接続が確立されて実際に情報のやり取りが可能となるまでの時間短縮を図るための技術を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、入力信号を復調可能な復調回路と、それぞれ上記復調回路の出力に共通結合され、且つ、上記復調回路の出力信号をそれぞれ所定のクロック信号に同期してサンプリング可能な複数のサンプリング回路と、上記サンプリング回路に対応して配置され、且つ、それぞれ対応する上記サンプリング回路の出力信号についてのヘッダ検出を可能とする複数の検出回路と、上記複数の検出回路に対応して配置され、且つ、それぞれ対応する上記検出回路の検出結果に基づいて所定のデータ処理を可能とする複数の処理回路と、上記複数の検出回路によるヘッダ検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路とを設ける。
【００１２】
上記の手段によれば、単一の復調回路の出力信号が上記複数のサンプリング回路に入力され、上記複数のサンプリング回路の出力信号が、それぞれ対応する複数の検出回路に入力され、上記複数の検出回路の検出結果が、それぞれ対応する複数の処理回路に伝達されることから、互いに異なる複数の通信方式に対応する処理が並行して行われる。このことが、セレクタを用いて順次回路選択を行う従来方式に比べて、接続が確立されて実際に情報のやり取りが可能となるまでの時間短縮を達成する。
【００１３】
このとき、上記複数のサンプリング回路及び上記複数の検出回路をそれぞれ並列動作させ、上記複数の処理回路を上記通信方式判定回路の判定結果に基づいて排他的に動作させることができる。
【００１４】
更に具体的な態様として、以下のように構成することができる。
【００１５】
入力信号を復調可能な復調回路と、上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路と、上記第１サンプリング回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第２サンプリング回路と、上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第１検出回路と、上記第１検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第２検出回路と、上記第１検出回路の検出結果を取り込んで所定のデータ処理を可能とする第１処理回路と、上記第２検出回路の検出結果を取り込んで所定のデータ処理を可能とする第２処理回路と、上記第１検出回路及び上記第２検出回路による検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含み、上記第１処理回路及び上記第２処理回路は、上記通信方式判定回路の判定結果基づいて排他的に動作される。このとき、上記第１検出回路は上記第１サンプリング回路の出力信号からプリアンブル検出を行い、上記第２検出回路は上記第２サンプリング回路の出力信号からＳＯＦ（Start Of Frame：開始フレーム）検出を行う。
【００１６】
入力信号を復調可能な復調回路と、上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路と、上記第１サンプリング回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第２サンプリング回路と、上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第１検出回路と、第１検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第２検出回路と、上記第１検出回路の検出結果を取り込んで所定のデータ処理を可能とする第１処理回路と、上記第２検出回路の検出結果を取り込んで所定のデータ処理を可能とする第２処理回路と、上記第１サンプリング回路及び上記第２サンプリング回路の出力信号から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含み、上記第１処理回路及び上記第２処理回路は、上記通信方式判定回路の判定結果基づいて排他的に動作される。このとき、上記通信方式判定回路では、ＩＳＯ１４４４３−Ａで規定された第１通信方式と、ＩＳＯ１４４４３−Ｂで規定された第２通信方式とを判定することができる。
【００１７】
入力信号を復調可能な復調回路と、上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路と、上記第１サンプリング回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第２サンプリング回路と、上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第１検出回路と、上記第１検出回路に対して並列動作され、上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第２検出回路と、上記第１検出回路及び上記第２検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第３検出回路と、上記第１検出回路、上記第２検出回路、及び上記第３検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第４検出回路と、上記第１検出回路の検出結果を取り込んで所定のデータ処理を可能とする第１処理回路と、上記第２検出回路の検出結果を取り込んで所定のデータ処理を可能とする第２処理回路と、上記第３検出回路の検出結果を取り込んで所定のデータ処理を可能とする第３処理回路と、上記第４検出回路の検出結果を取り込んで所定のデータ処理を可能とする第４処理回路と、上記第１検出回路、上記第２検出回路、上記第３検出回路、及び上記第４検出回路による検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含み、上記第１処理回路、上記第２処理回路、上記第３処理回路、及び上記第４処理回路は、上記通信方式判定回路の判定結果基づいて排他的に動作される。
【００１８】
そして、上記構成の半導体集積回路を搭載して、互いに通信方式が異なる複数のリーダライタに対応可能な非接触ＩＣカードを構成することができる。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２０】
すなわち、複数の通信方式に対応可能な非接触ＩＣカードにおいて接続が確立されるまでの時間短縮を図ることができる。
【発明を実施するための最良の形態】
【００２１】
図６は、本発明にかかる非接触ＩＣカードを含む非接触ＩＣカードシステムが示される。この非接触ＩＣカードシステムは、互いに通信方式が異なるリーダライタＲＷ−００１，ＲＷ−００２と、上記リーダライタＲＷ−００１，ＲＷ−００２との間で非接触による情報のやり取りを可能とする非接触ＩＣカードＣＤ−００３とを含む。非接触ＩＣカードＣＤ−００３は、リーダライタＲＷ−００１との間の通信方式Ｔ−００１と、リーダライタＲＷ−００２との間の通信方式Ｔ−００２との双方に対応する。特に制限されないが、通信方式Ｔ−００１はＩＳＯ１４４４３−Ｂとされ、通信方式Ｔ−００２は高速タイプとされる。ここで、高速タイプは、コーディング方式１（マンチェスタ）、パケットフォーマットのヘッダ方式１（プリアンブル）とされ、ＩＳＯ１４４４３−Ｂタイプは、コーディング方式２（ＮＲＺ）、パケットフォーマットのヘッダ方式２（ＳＯＦ）とされる。
【００２２】
図７は、上記非接触ＩＣカードＣＤ−００３の全体的な構成例が示される。
【００２３】
非接触ＩＣカードＣＤ−００３は、特に制限されないが、アンテナコイル１１、整流回路１２、電源回路１３、ＣＰＵ２０、復調回路１４、変調回路１５、非接触制御回路１６、ＲＯＭ（リード・オンリー・メモリ）１７、ＲＡＭ（ランダム・アクセス・メモリ）１８、ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・プログラマブル・リード・オンリー・メモリ）１９、ＣＰＵ（中央処理装置）を含み、上記アンテナコイル１１を除いて、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。
【００２４】
アンテナコイル１１は、リーダライタＲＷ−００１又はＲＷ−００２との間の電磁誘導により、リーダライタＲＷ−００１又はＲＷ−００２側からの電源供給、及び各種情報のやり取りを可能とする。整流回路１２は、上記アンテナコイル１１で得られる誘導電流を整流する。この整流出力は電源回路１３に供給される。電源回路１３は、上記整流回路１２の出力に基づいて、非接触ＩＣカードＣＤ−００３における内部回路の動作用電源電圧を形成する。復調回路１４は、上記アンテナコイル１４を介してリーダライタＲＷ−００１又はＲＷ−００２から伝達された変調信号を復調することによって２値化信号を出力する。この復調回路１４から出力された２値化信号は後段の非接触制御回路１６に伝達される。変調回路１５は、所定の搬送波を、非接触制御回路１６から伝達された信号に基づいて変調する。この変調回路１５の出力信号は、上記アンテナコイル１１を介してリーダライタＲＷ−００１又はＲＷ−００２に伝達される。非接触制御回路１６は、所定の通信プロトコルに従って、リーダライタＲＷ−００１又はＲＷ−００２との間の非接触状態での情報交換を行うための各種制御を行う。ＲＯＭ１７には、ＣＰＵ２０で実行される基本プログラムであるＯＳ（オペレーティング・システム）が格納される。ＲＡＭ１８は、データの一時的な記憶領域や上記ＣＰＵ２０での演算処理の作業領域などに利用される。ＥＥＰＲＯＭ１９は上記ＣＰＵ２０で実行されるアプリケーションプログラムが格納される。上記非接触制御回路１６、ＲＯＭ１７、ＲＡＭ１８、ＥＥＰＲＯＭ１９及びＣＰＵ２０は、バス２１を介して相互に信号のやり取り可能に結合される。
【００２５】
図１には、上記非接触制御回路１６の構成例が示される。
【００２６】
非接触制御回路１６は、第１サンプリング回路１６１−１、第２サンプリング回路１６１−２、第１検出回路１６２−１、第２検出回路１６２−２、及び通信方式判定回路１６３を含んで成る。第１サンプリング回路１６１−１は、上記復調回路１４の出力信号を所定のクロック信号に同期してサンプリングする。この第１サンプリング回路１６１−１の出力信号は、それに対応して配置された第１検出回路１６２−１に伝達される。第２サンプリング回路１６１−２は、上記復調回路１４の出力信号を所定のクロック信号に同期してサンプリングする。この第２サンプリング回路１６１−２の出力信号は、それに対応して配置された第２検出回路１６２−２に伝達される。通信方式判定回路１６３は、上記第１検出回路１６２−１のヘッダ検出結果及び上記第２検出回路１６２−２のヘッダ検出結果から、予め設定された通信方式に合致するものを判定する。本例では、通信方式Ｔ−００１はＩＳＯ１４４４３−Ｂとされ、通信方式Ｔ−００２は高速タイプとされるため（図６参照）、それに対応して通信判定回路１６３では、ＩＳＯ１４４４３−Ｂタイプと、高速タイプとの判別が行われる。
【００２７】
上記のように、高速タイプは、コーディング方式１（マンチェスタ）と、パケットフォーマットのヘッダ方式１（プリアンブル）とされ、ＩＳＯ１４４４３−Ｂタイプは、コーディング方式２（ＮＲＺ）、パケットフォーマットのヘッダ方式２（ＳＯＦ）とされるため、第１検出回路１６２−１のヘッダ検出３１においてプリアンブル検出が行われ、第２検出回路１６２−２のヘッダ検出においてＳＯＦ検出が行われる。
【００２８】
例えば、図８に示されるように、高速タイプのリーダ信号Ｒ−１は、高速タイプヘッダであるプリアンブル（ＦＭ−１）を有しており、第１検出回路１６２−１のヘッダ検出３１においてこのプリアンブル（ＦＭ−１）が検出された場合には、第１検出回路１６２−１のヘッダ検出結果ＳＳ−１がハイレベルにアサートされることによって、プリアンブル（ＦＭ−１）が検出されたことが、通信方式判定回路１６３に伝達される。このとき、第２検出回路１６２−２におけるヘッダ検出４１の検出結果ＳＳ−２はローレベルの状態が維持される。
【００２９】
それに対して、ＩＳＯ１４４４３−Ｂタイプのリーダ信号Ｒ−２は、ＩＳＯ１４４４３−ＢタイプのヘッダであるＳＯＦ（ＦＭ−２）を有しており、第２検出回路１６２−２におけるヘッダ検出４１においてこのＳＯＦ（ＦＭ−２）が検出された場合には、第２検出回路１６２−２におけるヘッダ検出４１の検出結果ＳＳ−２がハイレベルにアサートされることによって、ＳＯＦ（ＦＭ−２）が検出されたことが、通信方式判定回路１６３に伝達される。このとき、第１検出回路１６２−１におけるヘッダ検出３１の検出結果ＳＳ−１はローレベルの状態が維持される。
【００３０】
上記通信方式判定回路１６３は、ヘッダ検出結果ＳＳ−１がハイレベルにアサートされた場合には、一致／不一致情報として「高速タイプ」に一致する旨の信号をＣＰＵ２０に供給し、ヘッダ検出結果ＳＳ−２がハイレベルにアサートされた場合には、一致／不一致情報として「ＩＳＯ１４４４３−Ｂタイプ」に一致する旨の信号をＣＰＵ２０に供給する。
【００３１】
上記第１検出回路１６２−１においては、上記ヘッダ検出３１の他に、ＳＹＮＣ（同期）コード検出３２、データ長検出３３、データ検出３４、ＣＲＣ（誤り訂正符号）検出３５が行われ、その検出結果が第１処理回路２０１−１に伝達される。第１処理回路２０１−１は、特に制限されないが、ＣＰＵ２０において所定のプログラムが実行されることによって実現される処理手段とされる。また、上記第２検出回路１６２−１においては、上記ヘッダ検出４１の他に、データ検出４２、ＥＯＦ（End Of Frame）検出４３が行われ、その検出結果が第２処理回路２０１−２に伝達される。第２処理回路２０２−２は、特に制限されないが、ＣＰＵ２０において所定のプログラムが実行されることによって実現される処理手段とされる。
【００３２】
ここで、図２に示されるように、上記第１サンプリング回路１６１−１と第２サンプリング回路１６１−２とが並列動作され、第１検出回路１６２−１と第２検出回路１６２−２とが並列動作されるのに対して、第１処理回路２０１−１での処理と、上記第２処理回路２０１−２での処理とは、図２に示されるように、上記通信方式判定回路１６３での判定結果に応じて排他的に行われる。すなわち、ヘッダ検出結果ＳＳ−１がハイレベルにアサートされた場合には、上記通信方式判定回路１６３からの一致／不一致情報として「高速タイプ」に一致する旨の信号がＣＰＵ２０に供給され、このＣＰＵ２０での制御により、第２処理回路２０１−２での処理の実行が禁止される。「高速タイプ」の通信方式でのデータ入力に対して、「ＩＳＯ１４４４３−Ｂタイプ」に対応する処理を第２処理回路２０１−２で行っても無駄となるからである。同様に、ヘッダ検出結果ＳＳ−２がハイレベルにアサートされた場合には、上記通信方式判定回路１６３からの一致／不一致情報として「ＩＳＯ１４４４３−Ｂタイプ」に一致する旨の信号がＣＰＵ２０に供給され、このＣＰＵ２０での制御により、第１処理回路２０１−１での処理の実行が禁止される。「ＩＳＯ１４４４３−Ｂタイプ」の通信方式でのデータ入力に対して、「高速タイプ」に対応する処理を第１処理回路２０１−１で行っても無駄となるからである。
【００３３】
上記例によれば、以下の作用効果を得ることができる。
【００３４】
（１）入力信号を復調可能な単一の復調回路１４と、それぞれ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路１６１−１、第２サンプリング回路１６−２と、それぞれ対応する回路の出力信号についてのヘッダ検出を可能とする第１検出回路１６２−１、第２検出回路１６２−２と、それぞれ対応する上記検出回路の検出結果に基づいて所定のデータ処理を可能とする第１処理回路２０１−１、第２処理回路２０１−２と、上記複数の検出回路によるヘッダ検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路１６３とを設け、サンプリング可能な第１サンプリング回路１６１−１と、第２サンプリング回路１６−２とが並列動作され、第１検出回路１６２−１と、第２検出回路１６２−２とが並列動作されるため、従来技術のようにセレクタによって順次回路選択を行って適切な回路を決定する方式に比べると、接続が確立されて実際に情報のやり取りが可能となるまでの時間を短縮することができる。
【００３５】
（２）第１処理回路２０１−１での処理と、上記第２処理回路２０１−２での処理とが、上記通信方式判定回路１６３での判定結果に応じて排他的に行われることにより、処理の無駄を省くことができる。
【００３６】
別の構成例について説明する。
【００３７】
図３に示される構成が、図１に示される構成と大きく相違するのは、第１サンプリング回路１６１−１の出力信号と、第２サンプリング回路１６１−２の出力信号とを通信方式判定回路１６３に供給し、この第１サンプリング回路１６１−１の出力信号と、第２サンプリング回路１６１−２の出力信号とに基づいて通信方式の判定を行う点である。例えば、図９に示されるように、ＩＳＯ１４４４３−Ａタイプでは、ＲＦ動作磁界を瞬断させることでＡＳＫ１００％変調する方式が用いられ、ＩＳＯ１４４４３−Ｂタイプでは、ＡＳＫ１０％で変調する方式が用いられるため、この違いを、第１サンプリング回路１６１−１の出力信号と、第２サンプリング回路１６１−２の出力信号とに基づいて判別することができる。
【００３８】
図４に示される構成が、図１に示されるのと大きく相違するのは、Ｎ（Ｎ＝３，４，５，…）個のサンプリング回路１６１−１〜１６１−Ｎが設けられ、それに対応してＮ個の検出回路１６２−１〜１６２−Ｎ、及びＮ個の処理回路２０１−１〜２０１−Ｎが設けられている点である。このようにすることで、互いに異なる、より多くの通信方式に対応可能な非接触ＩＣカードを形成することができきる。
【００３９】
図５に示される構成が、図１に示されるのと大きく相違するのは、第１サンプリング１６１−１に対応して、第１検出回路１６２−１と第２検出回路１６２−２とが配置され、第２サンプリング回路１６１−２に対応して、第３検出回路１６２−３と第４検出回路１６２−４とが設けられている点である。尚、第１検出回路１６２−１、第２検出回路１６２−２、第３検出回路１６２−３、第４検出回路１６２−４には、それぞれ図１に示されるのと同様に処理回路が結合されるが、図５ではそれらが省略されている。
【００４０】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＩＣカードに搭載される半導体集積回路に適用した場合について説明したが、本発明はそれに限定されない。
【００４２】
本発明は、少なくとも入力信号を復調可能な単一の復調回路を備えることを条件に適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明にかかる非接触ＩＣカードに搭載される半導体集積回路における主要部の構成例ブロック図である。
【図２】上記半導体集積回路の動作説明図である。
【図３】上記半導体集積回路における主要部の別の構成例ブロック図である。
【図４】上記半導体集積回路における主要部の別の構成例ブロック図である。
【図５】上記半導体集積回路における主要部の別の構成例ブロック図である。
【図６】上記非接触ＩＣカードを含む非接触ＩＣカードシステムの構成例説明図である。
【図７】上記半導体集積回路の構成例ブロック図である。
【図８】上記半導体集積回路において行われるヘッダ検出の説明図である。
【図９】上記半導体集積回路において行われるヘッダ検出の説明図である。
【符号の説明】
【００４４】
１１ アンテナ
１２ 整流回路
１３ 電源回路
１４ 復調回路
１５ 変調回路
１６ 非接触制御回路
１６１−１ 第１サンプリング回路
１６１−２ 第２サンプリング回路
１６１−Ｎ 第Ｎサンプリング回路
１６２−１ 第１検出回路
１６２−２ 第２検出回路
１６２−３ 第３検出回路
１６２−４ 第４検出回路
１６２−Ｎ 第Ｎ検出回路
１６３ 通信方式判定回路
１７ ＲＯＭ
１８ ＲＡＭ
１９ ＥＥＰＲＯＭ
２１ バス
ＲＷ−００１，ＲＷ−００２ リーダライタ
ＣＤ−００３ 非接触ＩＣカード
【特許請求の範囲】
【請求項１】
入力信号を復調可能な復調回路と、
それぞれ上記復調回路の出力に共通結合され、且つ、上記復調回路の出力信号をそれぞれ所定のクロック信号に同期してサンプリング可能な複数のサンプリング回路と、
上記サンプリング回路に対応して配置され、且つ、それぞれ対応する上記サンプリング回路の出力信号についてのヘッダ検出を可能とする複数の検出回路と、
上記複数の検出回路に対応して配置され、且つ、それぞれ対応する上記検出回路の検出結果に基づいて所定のデータ処理を可能とする複数の処理回路と、
上記複数の検出回路によるヘッダ検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含んで成る半導体集積回路。
【請求項２】
上記複数のサンプリング回路及び上記複数の検出回路はそれぞれ並列動作され、上記複数の処理回路は、上記通信方式判定回路の判定結果に基づいて排他的に動作される請求項１記載の半導体集積回路。
【請求項３】
入力信号を復調可能な復調回路と、
上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路と、
上記第１サンプリング回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第２サンプリング回路と、
上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第１検出回路と、
上記第１検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第２検出回路と、
上記第１検出回路の検出結果を取り込んで所定のデータ処理を可能とする第１処理回路と、
上記第２検出回路の検出結果を取り込んで所定のデータ処理を可能とする第２処理回路と、
上記第１検出回路及び上記第２検出回路による検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含み、
上記第１処理回路及び上記第２処理回路は、上記通信方式判定回路の判定結果基づいて排他的に動作される半導体集積回路。
【請求項４】
上記第１検出回路は上記第１サンプリング回路の出力信号からプリアンブル検出を行い、上記第２検出回路は上記第２サンプリング回路の出力信号から所定の開始フレームの検出を行う請求項３記載の半導体集積回路。
【請求項５】
入力信号を復調可能な復調回路と、
上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路と、
上記第１サンプリング回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第２サンプリング回路と、
上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第１検出回路と、
第１検出回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第２検出回路と、
上記第１検出回路の検出結果を取り込んで所定のデータ処理を可能とする第１処理回路と、
上記第２検出回路の検出結果を取り込んで所定のデータ処理を可能とする第２処理回路と、
上記第１サンプリング回路及び上記第２サンプリング回路の出力信号から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含み、
上記第１処理回路及び上記第２処理回路は、上記通信方式判定回路の判定結果基づいて排他的に動作される半導体集積回路。
【請求項６】
上記通信方式判定回路は、ＩＳＯ１４４４３−Ａで規定された第１通信方式と、ＩＳＯ１４４４３−Ｂで規定された第２通信方式とを判定する請求項５記載の半導体集積回路。
【請求項７】
入力信号を復調可能な復調回路と、
上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路と、
上記第１サンプリング回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第２サンプリング回路と、
上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第１検出回路と、
上記第１検出回路に対して並列動作され、上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第２検出回路と、
上記第１検出回路及び上記第２検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第３検出回路と、
上記第１検出回路、上記第２検出回路、及び上記第３検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第４検出回路と、
上記第１検出回路の検出結果を取り込んで所定のデータ処理を可能とする第１処理回路と、
上記第２検出回路の検出結果を取り込んで所定のデータ処理を可能とする第２処理回路と、
上記第３検出回路の検出結果を取り込んで所定のデータ処理を可能とする第３処理回路と、
上記第４検出回路の検出結果を取り込んで所定のデータ処理を可能とする第４処理回路と、
上記第１検出回路、上記第２検出回路、上記第３検出回路、及び上記第４検出回路による検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含み、
上記第１処理回路、上記第２処理回路、上記第３処理回路、及び上記第４処理回路は、上記通信方式判定回路の判定結果基づいて排他的に動作される半導体集積回路。
【請求項８】
アンテナと、上記アンテナに接続された請求項１乃至７の何れか１項記載の半導体集積回路とを含む非接触ＩＣカード。
【請求項１】
入力信号を復調可能な復調回路と、
それぞれ上記復調回路の出力に共通結合され、且つ、上記復調回路の出力信号をそれぞれ所定のクロック信号に同期してサンプリング可能な複数のサンプリング回路と、
上記サンプリング回路に対応して配置され、且つ、それぞれ対応する上記サンプリング回路の出力信号についてのヘッダ検出を可能とする複数の検出回路と、
上記複数の検出回路に対応して配置され、且つ、それぞれ対応する上記検出回路の検出結果に基づいて所定のデータ処理を可能とする複数の処理回路と、
上記複数の検出回路によるヘッダ検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含んで成る半導体集積回路。
【請求項２】
上記複数のサンプリング回路及び上記複数の検出回路はそれぞれ並列動作され、上記複数の処理回路は、上記通信方式判定回路の判定結果に基づいて排他的に動作される請求項１記載の半導体集積回路。
【請求項３】
入力信号を復調可能な復調回路と、
上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路と、
上記第１サンプリング回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第２サンプリング回路と、
上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第１検出回路と、
上記第１検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第２検出回路と、
上記第１検出回路の検出結果を取り込んで所定のデータ処理を可能とする第１処理回路と、
上記第２検出回路の検出結果を取り込んで所定のデータ処理を可能とする第２処理回路と、
上記第１検出回路及び上記第２検出回路による検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含み、
上記第１処理回路及び上記第２処理回路は、上記通信方式判定回路の判定結果基づいて排他的に動作される半導体集積回路。
【請求項４】
上記第１検出回路は上記第１サンプリング回路の出力信号からプリアンブル検出を行い、上記第２検出回路は上記第２サンプリング回路の出力信号から所定の開始フレームの検出を行う請求項３記載の半導体集積回路。
【請求項５】
入力信号を復調可能な復調回路と、
上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路と、
上記第１サンプリング回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第２サンプリング回路と、
上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第１検出回路と、
第１検出回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第２検出回路と、
上記第１検出回路の検出結果を取り込んで所定のデータ処理を可能とする第１処理回路と、
上記第２検出回路の検出結果を取り込んで所定のデータ処理を可能とする第２処理回路と、
上記第１サンプリング回路及び上記第２サンプリング回路の出力信号から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含み、
上記第１処理回路及び上記第２処理回路は、上記通信方式判定回路の判定結果基づいて排他的に動作される半導体集積回路。
【請求項６】
上記通信方式判定回路は、ＩＳＯ１４４４３−Ａで規定された第１通信方式と、ＩＳＯ１４４４３−Ｂで規定された第２通信方式とを判定する請求項５記載の半導体集積回路。
【請求項７】
入力信号を復調可能な復調回路と、
上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第１サンプリング回路と、
上記第１サンプリング回路のサンプリング動作に並列して、上記第１サンプリング回路への入力と同じ上記復調回路の出力信号を所定のクロック信号に同期してサンプリング可能な第２サンプリング回路と、
上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第１検出回路と、
上記第１検出回路に対して並列動作され、上記第１サンプリング回路の出力信号からヘッダ検出を可能とする第２検出回路と、
上記第１検出回路及び上記第２検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第３検出回路と、
上記第１検出回路、上記第２検出回路、及び上記第３検出回路に対して並列動作され、上記第２サンプリング回路の出力信号からヘッダ検出を可能とする第４検出回路と、
上記第１検出回路の検出結果を取り込んで所定のデータ処理を可能とする第１処理回路と、
上記第２検出回路の検出結果を取り込んで所定のデータ処理を可能とする第２処理回路と、
上記第３検出回路の検出結果を取り込んで所定のデータ処理を可能とする第３処理回路と、
上記第４検出回路の検出結果を取り込んで所定のデータ処理を可能とする第４処理回路と、
上記第１検出回路、上記第２検出回路、上記第３検出回路、及び上記第４検出回路による検出結果から、予め設定された通信方式に合致するものを判定可能な通信方式判定回路と、を含み、
上記第１処理回路、上記第２処理回路、上記第３処理回路、及び上記第４処理回路は、上記通信方式判定回路の判定結果基づいて排他的に動作される半導体集積回路。
【請求項８】
アンテナと、上記アンテナに接続された請求項１乃至７の何れか１項記載の半導体集積回路とを含む非接触ＩＣカード。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−６０３６３（Ｐ２００６−６０３６３Ａ）
【公開日】平成１８年３月２日（２００６．３．２）
【国際特許分類】
【出願番号】特願２００４−２３８１５１（Ｐ２００４−２３８１５１）
【出願日】平成１６年８月１８日（２００４．８．１８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（０００２３３２９５）日立ハイブリッドネットワーク株式会社 (195)
【Ｆターム（参考）】
【公開日】平成１８年３月２日（２００６．３．２）
【国際特許分類】
【出願日】平成１６年８月１８日（２００４．８．１８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（０００２３３２９５）日立ハイブリッドネットワーク株式会社 (195)
【Ｆターム（参考）】
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