受信装置、送信装置、伝送システム、および受信方法
【課題】多値信号の伝送を、高速にかつ効率的に行うことができる受信装置、送信装置、伝送システム、および受信方法を提供する。
【解決手段】受信装置3は、キャパシタC31で直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をデジタル信号に変換するADC33を含み、ADC33で変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、所定の関係に近づくように、ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する機能を有する。
【解決手段】受信装置3は、キャパシタC31で直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をデジタル信号に変換するADC33を含み、ADC33で変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、所定の関係に近づくように、ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する機能を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、光量に応じた光信号等の多値信号を受信する受信装置、送信する送信装置、多値信号を送受信する伝送システム、および受信方法に関するものである。
【背景技術】
【0002】
近年、デジタル放送やストリーミング映像配信などの普及により、家庭内においても高速通信技術が必要とされており、そのため光通信に関する技術開発が広く行われている。
たとえば、下記特許文献1には、送信側でデータ信号に付加された参照信号の振幅に基づき、受信側でそのデータ信号を変調することで、高密度伝送を可能とする光信号のデータ伝送技術について開示されている。
【0003】
【特許文献1】特開2000−244586号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
ところで、上記特許文献1に開示された技術では、データ信号に付加された参照信号は、振幅変調されたデータ信号を復調する目的でのみ使用され、多値伝送の際のDC変動が変動等を考慮しておらず、多値伝送信号の分解能を劣化させる等の不利益が解消されていない。
また、受信装置側における多値判定のためのしきい値の算出処理の効率化が図られているとは言い難い。
換言すれば、既存のキャリブレーション方法等においては、デジタル演算処理速度の限界により、デコードに時間がかかり、高速伝送が困難になるという不利益がある。
【0005】
本発明は、多値信号の伝送を、高速にかつ効率的に行うことができる受信装置、送信装置、伝送システム、および受信方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の第1の観点は、伝送路を伝送されたnビットの多値信号を受信する受信装置であって、nビットの多値信号を受信する受信素子と、アナログ受信信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)と、上記受信素子から上記ADCの入力までの任意の位置で直流成分を除去するためのAC接続を行う接続素子と、上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式(1)の関係に近づくように、上記ADCのリファレンス電圧を調整する調整機能部とを有する。
(式1)
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【0007】
本発明の第2の観点は、伝送路を伝送されたnビットの多値信号を受信する受信装置であって、nビットの多値信号を受信する受信素子と、アナログ受信信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)と、上記受信素子から上記ADCの入力までの任意の位置で直流成分を除去するためのAC接続を行う接続素子と、上記ADCの入力側の信号ラインに配置された増幅器と、上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、上記式(1)の関係に近づくように、上記増幅器のゲインを調整する調整機能部とを有する。
【0008】
好適には、受信される多値信号は、送信側においてMSBとその1ビット下のビットに、異なるデータストリームが送信され、上記ADCによるデジタル多値信号をデコードする再生部を有し、上記再生部は、上記ADCのデータコンバージョンのフォーマットを2の補数とし、上記ADCでは、上のビットから所定位置まで同じビットパターンが検出されるがその内もっともLSB側に近いビットが上記ADCで変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットとなるものとしてデコード処理する。
【0009】
好適には、受信される多値信号は、送信側においてMSBとその1ビット下のビットに、異なるデータストリームが送信され、上記ADCによるデジタル多値信号をデコードする再生部を有し、上記再生部は、上記ADCのデータコンバージョンのフォーマットをバイナリとし、上記ADCの最上位の次のビットから同じビットパターンが検出されるが当該検出パターン内、最もLSB側に近いビットが上記ADCで変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットと連続するものとしてデコード処理を行う。
【0010】
好適には、上記再生部は、MSBだけは符号を反転させてデコードする。
【0011】
本発明の第2の観点の送信装置は、受信素子から入力までの任意の位置で直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)を含み、上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、上記式(1)の関係に近づくように、上記ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する機能を有する受信装置に対して、nビットの送信データを生成しAC多値信号として送信する機能を有する。
【0012】
本発明の第3の観点は、多値信号を伝送路に伝送する伝送システムであって、nビットの送信データを生成しAC多値信号として伝送路に送信する送信装置と、上記伝送路を伝送された多値信号を受信し、受信した多値信号をデコードする受信装置と、を有し、上記受信装置は、受信素子から入力までの任意の位置で直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)を含み、上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、上記式(1)の関係に近づくように、上記ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する機能を有する。
【0013】
本発明の第4の観点は、伝送路を伝送されたnビットの多値信号を受信する受信方法であって、受信信号から直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をアナログ・デジタル変換器(ADC)でデジタル信号に変換(コンバージョン)するステップを含み、上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、上記(1)式の関係に近づくように、上記ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する。
【発明の効果】
【0014】
本発明によれば、多値信号の伝送を、高速かつ効率的に行うことができる。
また、多値判定のためのしきい値算出を高速かつ正確に行うことができる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の伝送システムの一実施形態を添付図面に関連付けて説明する。
本実施形態においては、光多値信号を用いた光伝送システムを例に説明する。
<第1の実施形態>
図1は、第1の実施形態に係る光伝送システム1の構成を示す図である。
【0016】
本実施形態に係る光伝送システム1は、データを送信する送信装置2、データを受信する受信装置3、送信すべきデータを生成するデータ処理装置4、および光伝送路5を含む。
【0017】
データ処理装置4は、たとえばコンピュータ装置、画像生成装置など、所望のデジタルデータを生成する。
図1では、データ処理装置4は、たとえばデジタルデータとしてシリアルデータDATAを生成し、送信装置2に送信する。本実施形態の伝送信システム1では、シリアルデータDATAが、たとえばMAC(Media Access Control)フレーム形式で送信装置2に送信されるものとする。
また、データ処理装置4は、動作の基準となるクロック信号CLKを送信装置2に対して供給する。
【0018】
送信装置2は、たとえばデータ処理装置4から送信されたMACフレームのデータをLSBから順に4ビットあるいは8ビット単位で処理する。そして、その4ビットあるいは8ビット単位のデータを光電変換し、光信号を光ファイバ線や空気中の光伝送路5に送出する。この光信号は、光量(光強度)に応じた多値信号である。
送信装置2は、データ処理装置4から取得したクロック信号CLKに同期して、送信すべきデータをMACフレームの処理、送信すべき各種信号の生成を行う。
本実施形態の送信装置2は、後で説明するように、いわゆるAC結合を含み、AC信号を送信する回路として構成される。
【0019】
送信装置2は、多値信号を伝送するにあたって、AC結合を含む広帯域回路において、分解能の高い、あるいは、S/N比の高い多値伝送を可能にするため、送信すべきデータの各ビットの最大許容連続ビット長を、MSBからLSBに向かって長くしたデータフォーマットのnビット送信データ列を生成して、光伝送路5に送出する。
なお、本実施形態においては、各ビットの最大許容連続ビット長についてMSBからLSBに向かって長くするその長さは、各ビットの重みの逆数に比例した値とする。
【0020】
AC結合の回路で多値伝送すると、MSBのDC変動がLSBに与える影響は無視できないケースが発生する。MSBとLSBが同じデータパターンであっても、DC変動は、MSBの方が大きい。そのDC変動は連続ビット長が長いほど大きくなり、多値伝送信号の分解能を劣化させることに繋がる。
そこで、本実施形態においては、各ビットの最大許容連続ビット長についてMSBからLSBに向かって長くし、その長さは、各ビットの重みの逆数に比例した値としている。
なお、運用するときは、その許容値以下であれば良い。
【0021】
さらに具体的には、送信装置2が生成する送信データにおいて、nビット送信データ列[n-1:0]の各ビット[k]の重みがLSBの重みの2^k(なお、^はべき乗を示す、ただしk=0,…,n-1、MSBはk=n-1、LSBはk=0)倍である場合、nビット送信データ列[n-1:0]の各ビット[k]の最大許容連続ビット長が、MSBの最大許容連続ビット長の2^(n-1-k) (ただしk=0,…,n-1、MSBはk=n-1、LSBはk=0)倍である。
【0022】
なお、以下の説明では、データ処理装置4から取得した、送信すべきデータを光信号に変換したものをデータ信号と称する。送信装置2は、このデータ信号のほか、たとえば後述するように、自らのLD(レーザダイオード)パワー制御および受信側でのクロック再生のため、光信号としての参照信号を生成し、この参照信号をデータ信号に付加して受信装置3に送信する。
【0023】
参照信号の間隔は、適宜設定することができるが、送信装置2〜受信装置3間のクロックずれの許容レベルや光伝送路5による損失の変動速度、温度変化に伴うLDパワーの変動速度に応じて、システム上必要な上限値が定まる。
本実施形態に係る光伝送システム1では、4ビットあるいは8ビット単位でデータ信号の先頭に参照信号が付加されて送信される。
【0024】
受信装置3は、送信装置2から送出された光信号を受信するフォトダイオードPD1を備える。
受信装置3では、送信装置2から受信した参照信号に含まれるパルスに基づいて、クロック信号CLK2を再生し、再生したクロック信号CLK2に基づいて受信したデータ信号のサンプリング等によりアナログ・デジタル変換を行って、データ再生(復調)を行う。
【0025】
次に、送信装置2の具体的な構成について説明する。
図2は、送信装置2の回路構成の一例を示す図である。
この場合、上述したように、各ビット[k]の重みはLSBの重みの2^k(ただしk=0,…,n-1、MSBはk=n-1、LSBはk=0)倍である。
【0026】
図2に示すように、送信装置2は、データ並べ替え部(スクランブラやシリアル・パラレル変換部を含む)21、オートパワーコントロール部(APC:Auto Power Control)22、電流制御部23、分解能設定部24、デジタル・アナログ変換器(DAC)25、発光素子としてのレーザダイオードLD1、モニタ用受信素子としてのフォトダイオードPD2を有する。
【0027】
データ並べ替え部21は、送信すべきデータの各ビットの最大許容連続ビット長を、MSBからLSBに向かって長く、その長さを各ビットの重みの逆数に比例した値とした8ビット(あるいは4ビット)のパラレル送信データD0〜D7(D0〜D3)を生成して、送信データのレベルに応じた信号を電流制御部23に出力する。
このデータ並べ替え部21の具体的な構成例については、後で図面に関連付けて詳述する。
図2において、たとえばデータD7が「1」の場合には、信号S211が「Lレベル(ローレベル)」となり、信号S212が「Hレベル」となる。また、たとえばデータD7が「0」の場合には、信号S211が「Hレベル」となり、信号S212が「Lレベル」となる。他のデータD0〜D6についても同様である。
【0028】
電流制御部23は、図2に示すように、データ並べ替え部21の8ビット出力(データD0〜D7)に対応する電流がレーザダイオードLD1に流れるように制御する制御回路230〜237と、レーザダイオードLD1のバイアス電流を生成する電流制御回路238とによって構成される。
図2に示すように、それぞれデータD0〜D7に対応する電流制御回路230〜237は、同一の構成であるため、以下、電流制御回路237のみについてその構成を説明する。
【0029】
電流制御回路237は、図2に示すように、負荷抵抗R1,R2、エミッタコモンのnpn型トランジスタQ1およびQ2、定電流源としてのnpn型トランジスタQ3、オペアンプOPA1、抵抗R3を有する。
データD7が「1」のときには、信号S211がLレベルとなり、信号S212がHレベルとなるため、トランジスタQ1がオフし、トランジスタQ2がオンする。トランジスタQ2のコレクタはレーザダイオードLD1のカソード側とキャパシタC7を介して結合されている。したがって、定電流源であるトランジスタQ3のエミッタ電流にほぼ等しい電流を、レーザダイオードLD1側からトランジスタQ2を介して流す(引っ張る)ことになる。
データD7が「0」のときには、信号S211がHレベルとなり、信号S212がLレベルとなるため、トランジスタQ1がオンし、トランジスタQ2がオフする。したがって、レーザダイオードLD1側から電流は流れない(引っ張らない)。
【0030】
データD7が「1」のときに定電流源であるトランジスタQ3のエミッタを流れる電流は、オペアンプOPD1の入力端子の一方に設定される信号S7によって設定される。すなわち、オペアンプOPA1の出力端子は、トランジスタQ3のベースを介して入力側にフィードバックされているので、釣り合い状態では、オペアンプOPA1の入力端子の他方の電圧レベルは、信号S7と同等となり、エミッタ電流I7は(S7の電圧レベル)/R3となる。
【0031】
なお、他の電流制御回路230〜236の抵抗R2と接続されたトランジスタQ2のコレクタは、それぞれ異なるキャパシタC0〜C6を介してレーザダイオードLD1のカソード側に接続されている。
【0032】
また、レーザダイオードLD1のバイアス電流を生成する電流制御回路238は、たとえば電流制御回路230〜237のトランジスタQ3、抵抗R3、オペアンプOPA1に対応するnpn型トランジスタQ4、抵抗R4、オペアンプOPA2、およびレーザダイオードLD1のカソード側と各キャパシタC0〜C7の接続点とトランジスタQ4のコレクタとの間に接続されたインダクタL1を含む。
【0033】
本実施形態において、電流制御回路230〜237を抵抗R2で生じる電圧変化によってレーザダイオードLD1を駆動するようにしたのは、以下の理由による。
たとえば各電流制御回路230〜237のトランジスタQ2を抵抗に接続せずに、いわゆるオープンコレクタとしてキャパシタを介さずにレーザダイオードLD1のカソード側に接続する場合、多値で、高速変調を行うには、オープンコレクタの出力容量がネックになる。
すなわち、出力インピーダンスの変動が大きく、それがあるビットが電流出力する際に、他のビットが電流出力しているか否かによって負荷が変わり、発光素子であるレーザダイオードLD1に流れる電流が不安定になるおそれがある。すなわち、ビット間で影響しあうおそれがある。
また、出力インピーダンスが容量性であり、高速変調の際にはレーザダイオードLD1だけでなく、他ビットの出力段の容量からも電流を引き抜くことになり、光出力信号の多値下がり、立ち上がりが遅くなるおそれがある。すなわち、寄生容量により変調速度が遅くなるおそれがある。
そこで、本実施形態においては、トランジスタQ2の出力に、トランジスタの寄生容量が影響しないように、抵抗R2で生じる電圧変化によってレーザダイオードLD1を駆動し、また、各ビット出力間での高周波信号の反射を防ぐため、伝送路5とインピーダンス整合させるように構成している。
抵抗を付加することによって、レーザダイオードLD1のDC電位とドライバ出力のDC電位は均衡(バランス)しなくなることから、キャパシタC0〜C7を介したAC結合を行う構成を採用している。
【0034】
上述したように、本実施形態における光多値伝送の送信装置2の電流制御部23において、各ビットの発光素子駆動回路としての電流制御回路230〜237が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが回路のオン/オフに関わらず一定になるようにする構成され、電流出力段は基準電位(本実施形態では電源電位VCC)と抵抗を介して接続されていることから、あるビットで電流出力する際に、他のビットが電流出力状況による負荷変動がなくなり、発光素子に流れる電流が安定化する。
また、電流制御部23において、各ビットの発光素子駆動回路としての電流制御回路230〜237が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが、駆動電流の周波数成分の必要帯域内での出力段寄生容量によるインピーダンスよりも小さくなるように構成され、電流出力段は基準電位(本実施形態では電源電位VCC)と抵抗を介して接続され、その抵抗値を、電流出力段の容量によるインピーダンスよりも小さくすることより、光出力信号の立ち上がり、立ち下がりが速くなる。
また、電流制御部23において、各ビットの発光素子駆動回路としての電流制御回路230〜237が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが、発光素子であるレーザダイオードLD1へ接続される伝送路の特性インピーダンスに等しくなるように構成され、電流出力段は基準電位(本実施形態では電源電位VCC)と抵抗を介して接続され、その抵抗値を、レーザダイオード(発光素子)LD1と電流出力段を接続する伝送路の特性インピーダンスと等しくなるようにすることにより、電流出力段と基板上の伝送路(配線)とのインピーダンス不整合による反射を抑制できる。
【0035】
各電流制御回路230〜237は、図2のように、トランジスタQ1とQ2により形成される差動出力段の一方のトランジスタだけでレーザダイオードLD1を駆動する構成の他、図3(A)、(B)に示すように、トランジスタQ2のコレクタをキャパシタC11を介してレーザダイオードLD1のカソード側に接続するとともに、抵抗R2に接続されたトランジスタQ1のコレクタをキャパシタC12を介してレーザダイオードLD1のアノード側に接続して、差動出力段の両方で駆動するように構成することも可能である。
なお、図3(B)の例においては、レーザダイオードLD1のアノード側のインダクタL2を接続して整合性の向上を図った構成を採用している。
【0036】
分解能設定部24では、デジタル・アナログ変換器(DAC)241と複数の演算増幅器242を含み、オートパワーコントロール部22によって生成される調整用信号Smodをアナログ信号S7に変換するとともに、そのアナログ信号S7の電圧レベルを順に1/2倍にしていく。これによって、信号S6,S5,…,S0が順に生成される。
つまり、S6=(1/2)×S7、S5=(1/2)×S6、S4=(1/2)×S5、S3=(1/2)×S4、S2=(1/2)×S3、S1=(1/2)×S2、S0=(1/2)×S1、となる。
【0037】
前述したように、電流制御部23の各電流制御回路230〜237では、対応するデータD0〜D7が「1」のときに、信号S0〜S7の電圧レベルに応じた定電流I0〜I7が生成される。そして、上述した信号S7,S6,…,S0の設定によって、定電流I7,I6,…,I0は、順に電流値が1/2倍されたものとなる。
つまり、I6=(1/2)×I7、I5=(1/2)×I6、I4=(1/2)×I5、I3=(1/2)×I4、I2=(1/2)×I3、I1=(1/2)×I2、I0=(1/2)×I1、となる。
【0038】
デジタル・アナログ変換器(DAC)25は、オートパワーコントロール部22によって生成される一定のバイアス信号Sbiasをアナログ信号S8に変換する。
アナログ信号S8に応じて、電流制御部23の電流制御回路238は、定電流I8が生成される。この定電流I8は、データ並べ替え部21に入力されるシリアルデータDATAに依存せずに一定光量の光信号を確保するための電流である。
【0039】
レーザダイオードLD1には、電流制御部23の各電流制御回路を流れる定電流を積算した電流が流れる。すなわち、レーザダイオードLD1に流れる電流ILD1は、I1+I2+I3+I4+I5+I6+I7+I8である。これによって、8ビットのパラレルデータD0〜D7に応じた多値の電流が発光素子としてのレーザダイオードLD1を流れ、多値の光信号が送出される。
このように、送信装置2では、パラレルデータD0〜D7のビットごとに、各電流制御回路230〜237によってビットの重みが与えられ、振幅多重化された多値の光信号が光伝送路5に送出される。
【0040】
フォトダイオードPD2およびオートパワーコントロール部22は、レーザダイオードLD1のパワー制御のためのフィードバックループを構成する。すなわち、レーザダイオードLD1によって生成された光信号は、フォトダイオードPD2によって受光され、光電変換されてオートパワーコントロール部22にフィードバックされ、その値に応じて調整用信号Smodが変更される。
LDパワー制御は、たとえば温度変化などの環境変化によって生ずるレーザダイオードの出力特性の変化を補償するために定期的に行う、送信装置2のキャリブレーション処理である。通常、LDパワー制御は、1秒〜10秒ごとの長い期間おきに行われる。
LDパワー制御が完了した後に、送出すべきデータ(たとえば8ビット単位のMACフレームのデータ)がデータ並べ替え部21に与えられるが、そのときには、オートパワーコントロール部22の調整用信号Smodの信号レベルは固定され、フィードバックループが機能しない状態となる。
【0041】
次に、本実施形態に係るデータ並べ替え部21の具体的な構成例について説明する。
なお、ここでは、送信すべきデータは4ビットとして説明する。
【0042】
図4は、本実施形態に係るデータ並べ替え部21を形成する4ビット対応のデータスクランブラの構成例を示すブロック図である。
図5は、本実施形態に係るデータ並べ替え部21を形成する4ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
【0043】
データスクランブラ210は、図4および図5に示すように、M4系列ランダム生成部211、M8系列ランダム生成部212、M16系列ランダム生成部213、M32系列ランダム生成部214、MSB用排他的論理和ゲート(EXOR)215、2SB用EXOR216、3SB用EXOR217、およびLSB用EXOR218を有している。
【0044】
この回路は、基本的に、前述したように、各ビット[k]の重みはLSBの重みの2^k(ただしk=0,…,n-1、MSBはk=n-1、LSBはk=0)倍である。
そして、n=4の場合、MSBの最大許容連続ビット長を4ビットとすると、それを基準に、2SBの最大許容連続ビット長がMSBの2倍に、3SBの最大許容連続ビット長がMSBの4倍に、LSBの最大許容連続ビット長がMSBの8倍になるように構成されている。
そして、前述した、送信装置2が生成する送信データにおいて、nビット送信データ列[n-1:0]の各ビット[k]の重みがLSBの重みの2^k(なお、^はべき乗を示す、ただしk=0,…,n-1、MSBはk=n-1、LSBはk=0)倍である場合、nビット送信データ列[n-1:0]の各ビット[k]の最大許容連続ビット長が、MSBの最大許容連続ビット長の2^(n-1-k) (ただしk=0,…,n-1、MSBはk=n-1、LSBはk=0)倍である、という構成を具体化した回路構成となっている。
【0045】
M4系列ランダム生成部211は、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2111を形成する4個のフリップフロップF211−1〜F211−4と、第1段目のフリップフロップF211−1の出力と最終段のフリップフロップF211−4の出力との排他的論理和をとりその結果を第1段目のフリップフロップF211−1の入力端に供給するEXOR2112と、を有している。
そして、EXOR215は、シフトレジスタ2111の最終段のフリップフロップF211−4の出力と4ビットの送信すべきデータのMSBとの排他的論理和をとって、スクランブルされたMSB(あるいは擬似MSB)を生成する。
【0046】
M8系列ランダム生成部212は、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2121を形成する8個のフリップフロップF212−1〜F212−8と、第4段目のフリップフロップF212−4の出力と最終段のフリップフロップF212−8の出力との排他的論理和をとるEXOR2122と、第3段目のフリップフロップF212−3の出力とEXOR2122の出力との排他的論理和をとるEXOR2123と、第2段目のフリップフロップF212−2の出力とEXOR2123の出力との排他的論理和をとりその結果を第1段目のフリップフロップF212−1の入力端に供給するEXOR2124と、を有している。
そして、EXOR216は、シフトレジスタ2121の最終段のフリップフロップF212−8の出力と4ビットの送信すべきデータの2SBとの排他的論理和をとって、スクランブルされた2SB(あるいは擬似2SB)を生成する。
【0047】
M16系列ランダム生成部213は、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2131を形成する16個のフリップフロップF213−1〜F213−16と、第12段目のフリップフロップF213−12の出力と最終段のフリップフロップF213−16の出力との排他的論理和をとるEXOR2132と、第3段目のフリップフロップF213−3の出力とEXOR2132の出力との排他的論理和をとるEXOR2133と、第1段目のフリップフロップF213−1の出力とEXOR2133の出力との排他的論理和をとりその結果を第1段目のフリップフロップF213−1の入力端に供給するEXOR2134と、を有している。
そして、EXOR217は、シフトレジスタ2131の最終段のフリップフロップF213−16の出力と4ビットの送信すべきデータの3SBとの排他的論理和をとって、スクランブルされた3SB(あるいは擬似3SB)を生成する。
【0048】
M32系列ランダム生成部214は、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2141を形成する32個のフリップフロップF214−1〜F214−32と、第22段目のフリップフロップF214−22の出力と最終段のフリップフロップF214−32の出力との排他的論理和をとるEXOR2142と、第2段目のフリップフロップF214−2の出力とEXOR2142の出力との排他的論理和をとるEXOR2143と、第1段目のフリップフロップF214−1の出力とEXOR2143の出力との排他的論理和をとりその結果を第1段目のフリップフロップF214−1の入力端に供給するEXOR2144と、を有している。
そして、EXOR218は、シフトレジスタ2141の最終段のフリップフロップF214−32の出力と4ビットの送信すべきデータのLSBとの排他的論理和をとって、スクランブルされたLSB(あるいは擬似LSB)を生成する。
【0049】
なお、前述したように、最大許容連続ビット長は、許容値以下に設定可能である。
図6および図7は、決められた許容連続ビット長に対して、各ビットの最大連続ビット長を1ビット短くしたデータスクランブラ210Aを示している。
【0050】
図6は、本実施形態に係るデータ並べ替え部21を形成する3ビット対応のデータスクランブラの構成例を示すブロック図である。
図7は、本実施形態に係るデータ並べ替え部21を形成する3ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
なお、図6および図7においては、理解を容易にするため、図4および図5と同一構成部分は同一符号をもって表している。
【0051】
データスクランブラ210Aは、図6および図7に示すように、M3系列ランダム生成部211A、M7系列ランダム生成部212A、M15系列ランダム生成部213A、M31系列ランダム生成部214A、MSB用排他的論理和ゲート(EXOR)215、2SB用EXOR216、3SB用EXOR217、およびLSB用EXOR218を有している。
【0052】
M3系列ランダム生成部211Aは、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2111Aを形成する3個のフリップフロップF211−1〜F211−3と、第1段目のフリップフロップF211−1の出力と最終段のフリップフロップF211−3の出力との排他的論理和をとりその結果を第1段目のフリップフロップF211−1の入力端に供給するEXOR2112と、を有している。
そして、EXOR215は、シフトレジスタ2111Aの最終段のフリップフロップF211−3の出力と3ビットの送信すべきデータのMSBとの排他的論理和をとって、スクランブルされたMSB(あるいは擬似MSB)を生成する。
【0053】
M7系列ランダム生成部212Aは、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2121Aを形成する7個のフリップフロップF212−1〜F212−7と、第3段目のフリップフロップF212−3の出力と最終段のフリップフロップF212−7の出力との排他的論理和をとるEXOR2122と、を有している。
そして、EXOR216は、シフトレジスタ2121Aの最終段のフリップフロップF212−7の出力と3ビットの送信すべきデータの2SBとの排他的論理和をとって、スクランブルされた2SB(あるいは擬似2SB)を生成する。
【0054】
M15系列ランダム生成部213Aは、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2131Aを形成する15個のフリップフロップF213−1〜F213−15と、第1段目のフリップフロップF213−12の出力と最終段のフリップフロップF213−16の出力との排他的論理和をとるEXOR2132と、を有している。
そして、EXOR217は、シフトレジスタ2131Aの最終段のフリップフロップF213−15の出力と3ビットの送信すべきデータの3SBとの排他的論理和をとって、スクランブルされた3SB(あるいは擬似3SB)を生成する。
【0055】
M31系列ランダム生成部214Aは、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2141Aを形成する31個のフリップフロップF214−1〜F214−31と、第3段目のフリップフロップF214−3の出力と最終段のフリップフロップF214−31の出力との排他的論理和をとるEXOR2142と、を有している。
そして、EXOR218は、シフトレジスタ2141Aの最終段のフリップフロップF214−31の出力と3ビットの送信すべきデータのLSBとの排他的論理和をとって、スクランブルされたLSB(あるいは擬似LSB)を生成する。
【0056】
次に、送信装置2が送出する参照信号について説明する。
参照信号は、たとえばMACフレームの8ビット単位など所定のデータ単位のデータ信号に対して挿入されるが、その目的としてLDパワー制御と受信側でのクロック信号再生がある。
LDパワー制御は、前述したように、環境変化に対応するため1秒〜10秒ごとの長い期間おきに行えばよいが、受信側でのクロック信号再生は、光伝送路5がたとえば光ファイバ線の場合、光ファイバ線にかかる曲げや引っ張りなどの物理的要因によって影響を受けるため、たとえばギガビット・イーサネット(登録商標)などの規格に対応した1ギガビット秒の光信号では、100サンプルごとに1回(1ナノ秒に1回)等の非常に短い間隔で行う必要がある。
【0057】
図8は、参照信号の一例を示す光信号波形図であって、(A)はLDパワー制御を行う場合、(B)はLDパワー制御を行わない場合、をそれぞれ示す。
図8に示すように、LDパワー制御を行う場合(図8(A))、特に電源投入時やリセット時にはレーザダイオードLD1の出力が安定するまでに時間がかかり、その出力が安定した後にLDパワー制御を行うため、参照信号SREFとして長い期間を必要とする。
一方、LDパワー制御を行わない場合には(図8(B))、参照信号SREFは、受信装置3側でクロック信号を再生させるためのパルス(クロック再生のためには少なくとも1つあればよい)を含んでいれば足り、参照信号SREFとして長い期間を必要としない。
このように、参照信号SREFは、送信タイミングに応じて信号期間が異なる信号となっている。
【0058】
本実施形態に係る光伝送システム1において、参照信号SREFは、8ビット単位で送信されるMACフレームのフレーム番号を受信側に伝達する機能を含む。このフレーム番号は、上述したクロック信号再生用のパルスの数によって規定される。
【0059】
図9は、フレーム番号を規定した参照信号の一例を示す光信号波形図である。
図9に示す例では、8ビットのデータ信号の先頭に付加される参照信号SREFのパルス数が順に4→3→2と変化している。このパルス数を受信装置3側でカウントして、フレーム番号と対応付ける。
【0060】
なお、フレーム番号に加えて、受信側での光信号のキャリブレーションのためのベース信号(調整用パルス)を、参照信号に含めてもよい。
光信号は、光伝送路(たとえば光ファイバ線)5の物理的要因(曲げ、引っ張り)に応じて影響を受ける伝送特性(非線形特性)の変化によって、送信した光信号の光量が同一であっても、受信装置3側における光信号の受信レベルが大きく変化する場合がある。この変化を補償するために、受信装置3側で受信レベルの調整を行う処理がキャリブレーションである。
【0061】
図10は、この調整用パルスとフレーム番号を示すパルスとを含む参照信号の光信号波形の一例を示す図である。
図10に示す参照信号は、伝送特性の非線形特性を補正するために、データ信号としての光信号の最大値および最小値を含む3値のパルスを有している。この3値に対応するデジタル値の選択は、通信プロトコル上、送信装置2〜受信装置3間で予め行っておく必要がある。
図10に示す参照信号では、3つのデジタル値に対応した振幅レベルa,b,cの3つのパルスを含む参照信号が受信装置3に伝達されて、データ信号の補正(キャリブレーション)のために利用される。
【0062】
なお、図10に示すように、参照信号において、フレーム番号を示す複数パルスの前に調整用パルスAPLSを挿入する場合、または、フレーム番号を示す複数パルスのうち最初の3パルスを調整用パルスとする場合、その調整用パルスに基づいて受信側でクロック信号を再生できるので、フレーム番号を示すパルスは、多値のパルスとしてもよい。
すなわち、パルスの数とフレーム番号とを対応付けるのではなく、異なる振幅を持つ複数パルスによってフレーム番号を規定するようにすることができる。これによって、フレーム番号の数が非常に多い場合であっても、少ないパルス数でフレーム番号を表現でき、効率的な通信が可能となる。
【0063】
次に、受信装置3の具体的な構成について説明する。
図11は、受信装置3の回路構成の一例を示す図である。
【0064】
図11に示すように、受信装置3は、受信素子としてのフォトダイオードPD1、抵抗R31、結合キャパシタC31、バッファアンプ(増幅器)31、クロック再生部32、アナログ・デジタル変換器(ADC)33、およびデータ再生部34を有する。
【0065】
バッファアンプ31は、フォトダイオードPD1および抵抗R31によって光電変換されキャパシタC31を介した信号を取り込み、アナログ信号S31を生成する。
クロック再生部32は、送信装置2から受信した参照信号に基づいて、送信装置2の動作クロック信号CLKと同一周波数のクロック信号CLK2を生成する。クロック再生部32では、クロック信号CLKと同一周波数のクロック信号を生成するクロック発振器を備えており、参照信号SREFに含まれる複数のパルスのうち少なくとも1つのパルスの立ち上がりエッジまたは立下りエッジに基づいて、クロック発振器が生成するクロック信号の位相を調整することで、クロック信号CLKと同一のクロック信号CLK2を生成する。
【0066】
アナログ・デジタル変換器33は、クロック再生部32よりクロック信号CLK2が与えられ、このクロック信号CLK2に基づいて、バッファアンプ31の出力アナログ信号S31をデジタル信号S33に変換する。
【0067】
データ再生部34は、たとえばデスクランブラを含み、複数(8や4等)ビット単位で振幅多重化された光信号(データ信号)に対応したデジタル信号S33をデコード(デスクランブル)して、元のビットデータD0〜D7(D0〜D3)に変換する。
また、データ再生部34は、たとえば図示しないカウンタによりカウントされた参照信号に含まれるパルスの数をカウントし、そのカウント値に対応したフレーム番号をその変換後のたとえば8ビットデータと対応付ける機能を有するように構成することも可能である。なお、この場合、カウント値とフレーム番号との対応関係は、プロトコル上規定し、図示しないメモリに設定しておく。
【0068】
さらに、本実施形態の受信装置3は、以下の特徴を有している。
すなわち、ADC33で変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、ADC33のアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式(2)の関係に近づくように、ADC33のリファレンス電圧または増幅器であるバッファアンプ31のゲインを調整する調整機能を有する。
(式2)
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【0069】
一般的なキャリブレーション方法では、受信側のデジタル演算処理速度の限界により、デコードに時間がかかり、高速伝送が困難となるおそれがある。
高速伝送をするためには、極力、しきい値の計算等のデジタル演算を減らす必要がある。
そこで、本実施形態においては、受信装置3におけるADC33のリファレンス電圧またはバッファアンプ31のゲイン(利得)を調整することによって、必要な演算を、ビット比較、ビット反転の処理だけの削減し、高速なデコード処理を実現している。
【0070】
本第1の実施形態において、送信装置3で生成される送信信号は、AC信号である。
基本的、第1の実施形態等の場合には、16値伝送(4ビット)のAC信号伝送では、図12に示すように、0(LV0)を中心として、正と負の値をとり、各エレメントは、8つの値、+LSB、-LSB、3SB=1、3SB=0、2SB=1、2SB=0、+MSB、-MSBで構成される。
【0071】
図13は、このエレメントで16値を作る方法を説明するための図である。
図13に示すような、16値を受信信号から判定するためには、しきい値の算出が必要となる。
通常は、図14に示すように、最大値(MAX)、最小値(MIN)を検出し、検出値と保持している値とを比較して更新し、しきい値を計算して16値判定を行う。
この場合、当然ながら、条件分岐やしきい値のデジタル演算処理が必要となる。
【0072】
本第1の実施形態においては、前述したように、ADC33のリファレンス電圧またはバッファアンプ31のゲイン(利得)を調整することによって、必要な演算を、ビット比較、ビット反転の処理だけの削減し、高速なデコード処理を実現している。
【0073】
以下に、本実施形態において、受信装置3のデジタル演算処理を軽減するデコード処理をより具体的に説明する。
【0074】
図15は、本実施形態における受信装置にADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)に基づく調整機能を説明するための図である。
図16は、本実施形態の調整機能で調整された信号をADCで変換した後の信号例を示す図である。
【0075】
送信装置2から送信され、光伝送路5を伝送されたnビット信号は、受信装置3において、ADC33のリファレンス電圧またはバッファアンプ31のゲイン(利得)を調整することによって、MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)、あるいは、MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)、(ただし、k=0,1,2,3,4・・・・のうちのいずれか)の関係が成り立つようにする。
つまり、図15の符号Aで示す範囲に最大値(MAX)を、あるいは、図15の符号Bで示す範囲に最小値(MIN)を入れるように、ADC33のリファレンス電圧またはバッファアンプ31のゲイン(利得)を調整することによって、比較回路と反転回路だけで、デコードすることができる。
【0076】
調整された信号をADC33で変換すると図15に示すようになる。
データ再生部34は、たとえば図17に示すように、ADC33のデータコンバージョンのフォーマットを2の補数とし、ADC33では、上のビットから所定位置まで同じビットパターンが検出されるが、その内もっともLSB側に近いビットがADC33で変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットとなるものとしてデコード処理する。
【0077】
具体的には、ADC33の出力のMSB側から同じパターンが検出される。送信された信号のMSBはこの同じビットパターンの並びの一番下側になる。
なお、送信MSB検出演算は、たとえばキャリブレーションとして実施するようにすれば、通信中の演算を行わなくとも良いことになる。
送信MSBは反転された信号となっているので、反転回路を通す必要がある。他のビットは反転回路を通すことなくそのままでデコード処理を行うことができる。
【0078】
何ビットまで正確にデコードできるかどうかは、MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)、あるいは、MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)、(ただし、k=0,1,2,3,4・・・・のうちのいずれか)の関係にどれだけ近いが、また、kが近いかによって決まる。
【0079】
また、データ再生部34は、ADC33のデータコンバージョンのフォーマットを図18に示すようなバイナリとした場合、ADC33の最上位の次のビットから同じビットパターンが検出されるが、この検出パターンの内、最もLSB側に近いビットがADC33で変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットと連続するものとしてデコード処理を行う。
すなわち、ADC33のMSBを反転させることにより、2の補数の場合と同様に扱うことができる。
【0080】
次に、本実施形態に係るデータ再生部34のデータデスクランブラの具体的な構成例について説明する。
まず、受信データが、送信側の図4および図5に対応して4ビットの場合のデータ再生部について説明する。
【0081】
図19は、本実施形態に係るデータ再生部34を形成する4ビット対応のデータデスクランブラの構成例を示すブロック図である。
図20は、本実施形態に係るデータ再生部34を形成する4ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
【0082】
データデスクランブラ340は、図19および図20に示すように、M4系列ランダム生成部341、M8系列ランダム生成部342、M16系列ランダム生成部343、M32系列ランダム生成部344、MSB用排他的論理和ゲート(EXOR)345、2SB用EXOR346、3SB用EXOR347、およびLSB用EXOR348を有している。
【0083】
この回路も、図4および図5と同様の回路構成を有し、n=4の場合、MSBの最大許容連続ビット長を4ビットとすると、それを基準に、2SBの最大許容連続ビット長がMSBの2倍に、3SBの最大許容連続ビット長がMSBの4倍に、LSBの最大許容連続ビット長がMSBの8倍になるように構成されている。
【0084】
M4系列ランダム生成部341は、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3411を形成する4個のフリップフロップF341−1〜F341−4と、第1段目のフリップフロップF341−1の出力と最終段のフリップフロップF341−4の出力との排他的論理和をとりその結果を第1段目のフリップフロップF341−1の入力端に供給するEXOR3412と、を有している。
そして、EXOR345は、シフトレジスタ3411の最終段のフリップフロップF341−4の出力と4ビットの受信データのスクランブルされているMSBとの排他的論理和をとって、デスクランブルされたMSBを生成する。
【0085】
M8系列ランダム生成部342は、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3421を形成する8個のフリップフロップF342−1〜F342−8と、第4段目のフリップフロップF342−4の出力と最終段のフリップフロップF342−8の出力との排他的論理和をとるEXOR3422と、第3段目のフリップフロップF342−3の出力とEXOR3422の出力との排他的論理和をとるEXOR3423と、第2段目のフリップフロップF342−2の出力とEXOR3423の出力との排他的論理和をとりその結果を第1段目のフリップフロップF342−1の入力端に供給するEXOR3424と、を有している。
そして、EXOR346は、シフトレジスタ3421の最終段のフリップフロップF342−8の出力と4ビットの受信データのスクランブルされている2SBとの排他的論理和をとって、デスクランブルされた2SBを生成する。
【0086】
M16系列ランダム生成部343は、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3431を形成する16個のフリップフロップF343−1〜F343−16と、第12段目のフリップフロップF343−12の出力と最終段のフリップフロップF343−16の出力との排他的論理和をとるEXOR3432と、第3段目のフリップフロップF343−3の出力とEXOR3432の出力との排他的論理和をとるEXOR3433と、第1段目のフリップフロップF343−1の出力とEXOR3433の出力との排他的論理和をとり、その結果を第1段目のフリップフロップF343−1の入力端に供給するEXOR3434と、を有している。
そして、EXOR347は、シフトレジスタ3431の最終段のフリップフロップF343−16の出力と4ビットの受信データのスクランブルされている3SBとの排他的論理和をとって、デスクランブルされた3SBを生成する。
【0087】
M32系列ランダム生成部344は、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3441を形成する32個のフリップフロップF344−1〜F344−32と、第22段目のフリップフロップF344−22の出力と最終段のフリップフロップF344−32の出力との排他的論理和をとるEXOR3442と、第2段目のフリップフロップF344−2の出力とEXOR3442の出力との排他的論理和をとるEXOR3443と、第1段目のフリップフロップF344−1の出力とEXOR3443の出力との排他的論理和をとりその結果を第1段目のフリップフロップF344−1の入力端に供給するEXOR3444と、を有している。
そして、EXOR348は、シフトレジスタ3441の最終段のフリップフロップF344−32の出力と4ビットの受信データのスクランブルされているLSBとの排他的論理和をとって、デスクランブルされたLSBを生成する。
【0088】
次に、受信データが、送信側の図6および図7に対応して3ビットの場合のデータ再生部について説明する。
【0089】
図21は、本実施形態に係るデータ再生部34を形成する3ビット対応のデータデスクランブラの構成例を示すブロック図である。
図22は、本実施形態に係るデータ再生部34を形成する3ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
なお、図21および図22においては、理解を容易にするため、図19および図20と同一構成部分は同一符号をもって表している。
【0090】
データデスクランブラ340Aは、図21および図22に示すように、M3系列ランダム生成部341A、M7系列ランダム生成部342A、M15系列ランダム生成部343A、M31系列ランダム生成部344A、MSB用排他的論理和ゲート(EXOR)345、2SB用EXOR346、3SB用EXOR347、およびLSB用EXOR348を有している。
【0091】
M3系列ランダム生成部341Aは、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3411Aを形成する3個のフリップフロップF341−1〜F341−3と、第1段目のフリップフロップF341−1の出力と最終段のフリップフロップF341−4の出力との排他的論理和をとりその結果を第1段目のフリップフロップF341−1の入力端に供給するEXOR3412と、を有している。
そして、EXOR345は、シフトレジスタ3411Aの最終段のフリップフロップF341−3の出力と3ビットの受信データのスクランブルされているMSBとの排他的論理和をとって、デスクランブルされたMSBを生成する。
【0092】
M7系列ランダム生成部342Aは、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3421Aを形成する7個のフリップフロップF342−1〜F342−7と、第3段目のフリップフロップF342−3の出力と最終段のフリップフロップF342−7の出力との排他的論理和をとるEXOR3422と、を有している。
そして、EXOR346は、シフトレジスタ3421Aの最終段のフリップフロップF342−7の出力と3ビットの受信データのスクランブルされている2SBとの排他的論理和をとって、デスクランブルされた2SBを生成する。
【0093】
M15系列ランダム生成部343Aは、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3431Aを形成する15個のフリップフロップF343−1〜F343−15と、第1段目のフリップフロップF343−1の出力と最終段のフリップフロップF343−15の出力との排他的論理和をとるEXOR3432と、を有している。
そして、EXOR347は、シフトレジスタ3431Aの最終段のフリップフロップF343−15の出力と3ビットの受信データのスクランブルされている3SBとの排他的論理和をとって、デスクランブルされた3SBを生成する。
【0094】
M31系列ランダム生成部344Aは、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3441Aを形成する31個のフリップフロップF344−1〜F344−31と、第3段目のフリップフロップF344−3の出力と最終段のフリップフロップF344−31の出力との排他的論理和をとるEXOR3442と、を有している。
そして、EXOR348は、シフトレジスタ3441Aの最終段のフリップフロップF344−31の出力と3ビットの受信データのスクランブルされているLSBとの排他的論理和をとって、デスクランブルされたLSBを生成する。
【0095】
また、図10に示したように、参照信号SREFがキャリブレーション用の調整用パルスAPLSを含む場合には、データ再生部34は、変換後のデジタルデータに対してキャリブレーションを行う。
キャリブレーションでは、参照信号SREFに含まれる、キャリブレーションのためのベース信号(たとえば図10に示すような、振幅レベルa,b,cの3つのパルス)の受信レベル(アナログ・デジタル変換器33の出力デジタル値)と、予め通信プロトコルによって決められた3値のデジタル値とに基づいて、非線形の伝送特性を補正するための換算式が決定される。そして、データ再生部34は、この換算式によって、その後に受信するデータ信号のデジタル値を補正する。
3点に基づく換算式の決定方法は、多項式による補間法(たとえばスプライン補間法)など様々な方法を適用することができる。
【0096】
次に、図23に関連付けて、光伝送システム1の動作を説明する。
図23は、光伝送システム1の動作を説明するためのタイミングチャートであって、(A)は送受信された光信号波形、(B)は光伝送システム1の動作フェーズ、(C)は送信装置2の動作フェーズ、(D)は受信装置3の動作フェーズ、をそれぞれ示す。なお、図23(A)においては、送信した光信号と受信した光信号とに、通信遅れ等に伴う信号変化がないものと仮定している。また、図23に示すタイミングチャートは、参照信号にキャリブレーション用の調整用信号が含まれる場合について示している。
【0097】
先ず、システムが時刻t0に起動した直後は、図23(A)に示すように、送信装置2のレーザダイオードLD1の出力特性が不安定であり、その期間の送信信号に基づいて受信装置3がキャリブレーションを行わないように、待ち時間がプロトコル上設定される(図23(D))。
また、起動と同時に、送信装置2ではLDパワー制御が開始される。これによって、送信すべきデジタル信号に対して一定光量の光信号が送出されるように、レーザダイオードLD1に流れる電流値が調整される。
送信装置2においては、データ並べ替え部21で、送信すべきデータの各ビットの最大許容連続ビット長が、MSBからLSBに向かって長く、その長さを各ビットの重みの逆数に比例した値とした8ビット(あるいは4ビット)のスクランブルされた送信データD0〜D7(D0〜D3)が生成され、電流制御部23により電流値が調整されてレーザダイオードLD1から送出される。
また、参照信号SREFは、時刻t1〜t3で送出されるが、送信装置2でLDパワー制御を行っている間でも、受信装置3は、クロック信号CLK2の同期再生を行うことができる。すなわち、受信装置3は、参照信号に含まれるパルスの立ち上がりエッジまたは立下りエッジを認識した時点でクロック再生を行う。
クロック再生と同時に、参照信号に含まれるパルスのカウントが開始される。時刻t1〜t3において得られたカウント値に対応するフレーム番号は、時刻t3から取得するデータ信号と対応付けられる。
【0098】
そして、図23(D)が示すように、待ち時間が経過すると、受信装置3ではスクランブルされている受信データがデスクランブルされて、キャリブレーションが行われる。図23(A)では図示していないが、参照信号SREFは、図10に示したような、予めプロトコル上決められたデジタル値に対応して振幅レベルが異なる3つのパルスを有しており、受信装置3では、この3つのパルスに基づいて、データ信号の補正のための換算式を決定する。そして、時刻t3以降に送信されるデータ信号に対し、その換算式によって補正を行う。これによって、光ファイバ線(光伝送路)5における非線形の伝送特性が補償される。
図23に示した参照信号は、たとえばギガビット・イーサネットなどの規格に対応した1ギガビット秒の光信号では、100サンプルごとに1回(1ナノ秒に1回)等の非常に短い間隔で挿入され、受信装置3では、その都度、データ信号の補正が行われる。
【0099】
以上説明したように、受信装置3において、ADC33のリファレンス電圧またはバッファアンプ31のゲイン(利得)を調整することによって、MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)、あるいは、MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)、(ただし、k=0,1,2,3,4・・・・のうちのいずれか)の関係が成り立つように、つまり、図15の符号Aで示す範囲に最大値(MAX)を、あるいは、図15の符号Bで示す範囲に最小値(MIN)を入れるように、ADC33のリファレンス電圧またはバッファアンプ31のゲイン(利得)を調整することによって、比較回路と反転回路だけでデコードすることができる。すなわち、必要な演算は、ビット比較、ビット反転の処理だけであり、高速なデコード処理が実現できる利点がある。
【0100】
また、本実施形態に係る光伝送システム1では、送信装置2において、多値信号を伝送するにあって、送信すべきデータの各ビットの最大許容連続ビット長を、MSBからLSBに向かって長くし、その長さは、各ビットの重みの逆数に比例した値としたデータフォーマットのnビット送信データ列を生成して、光伝送路5に送出することから、AC結合を含む広帯域回路において、分解能の高い、あるいは、S/N比の高い多値伝送を可能にする利点がある。
【0101】
また、送信装置2において、たとえば8ビットあるいは4ビットごとのデータ信号の前に、そのMACフレームのフレーム番号に応じた数のパルスを含む参照信号を送信し、受信装置3において、受信した参照信号のパルスに基づいてサンプリングのためのクロック再生を行うとともに、そのパルスをカウントしてフレーム番号を認識し、8ビットごとに受信するデータ信号と対応付ける。
したがって、クロック再生用パルスと別にフレーム番号識別用パルスを設定する必要がないので、光信号の伝送を効率的に行うことができる。
【0102】
<第2の実施形態>
次に、本発明の第2の実施形態について説明する。
本第2の実施形態に係る光伝送システムは、多値信号伝送のLSBのエラーが上位ビットに伝播することを防止する方法に特徴がある。なお、本第2の実施形態における光伝送システムの構成は、第1の実施形態の構成を適用することができる。
【0103】
通常の多値受信装置では、LSBのエラーが上位ビットへ伝播するおそれがある。
たとえば、4ビット伝送(16値伝送)において、16値の伝送値7を8と誤った場合、差はわずか1であるのに、4ビットの各ビットを見ると、全てのビットでエラーが発生するおそれがある。
この現象は、通信路のS/Nが徐々に劣化した場合であっても、4ビットのLSBだけエラーが発生するのではなく、突然、全ビットにエラーが発生する可能性がある。
【0104】
そこで、本第2の実施形態においては、第1の実施形態と重複する部分もあるが、送信装置が生成する送信信号の各ビットの重み付けに特徴を持たせる以下の構成を採用している。
【0105】
伝送する信号が、各ビット出力の加算、減算で、構成される、多値伝送において、nビット送信データ列[n-1:0]の各ビット[k]の重みが次の関係を満足する。
ある値Wに対し、LSBの重みがW未満、LSBを除く他のビットの重みがWの2^k倍以上(ただしk=1,…,n-1、MSBはk=n-1)とする。
【0106】
また、伝送する信号が、各ビット出力の加算、減算で、構成される、光多値伝送において、nビット送信データ列[n-1:0]の各ビット[k]のオン/オフによる送信側の光出力の差が次の関係を満足する。
ある値Wに対し、LSBのオン/オフによる光出力の差がW未満、LSBを除く他のビットのオン/オフによる光出力の差がWの2^k倍以上(ただしk=1,…,n-1、MSBはk=n-1)とする。
【0107】
4ビット伝送(16値伝送)のAC信号で説明すると、第2の実施形態で参照した図12に示すように、0(LV0)を中心として、正と負の値をとり、各ビットエレメントは、8つの値で構成され、これらのエレメントで16値を作る方法を図13を参照した説明と同様である。
【0108】
そして、たとえば、16値の伝送値7を8と誤った場合、差はわずか1であるのに、4ビットの各ビットを見ると、伝送値7は、伝送値8は[MSB,2SB,3SB,LSB]=[1,0,0,0]であることから、全てのビットでエラーが発生することになる。
そこで、本第3の実施形態においては、このエラー発生を抑止するために、図24に示すように、重み付けを変更する。
この例は、ある値Wに対し、LSBの重みがW未満、LSBを除く他のビットの重みがWの2^k倍以上(ただしk=1,…,n-1、MSBはk=n-1)の関係を満足する例である。
このようにすると、16値は図25に示すように分布する。
これにより、伝送(通信)路のS/Nが劣化した場合、LSBにはエラーが生じても、MSB,2SB,3SBの上位ビットには、エラーが生じにくくなり、エラーが発生するのをLSBのみにすることができる。
【0109】
なお、本発明の実施形態は、上述した実施形態に拘泥せず、当業者であれば、本発明の要旨を変更しない範囲内で様々な改変が可能である。たとえば、実施形態に係る光受信装置は、光空間伝送にも適用することができる。
また、上記第1および第2の実施形態で述べた、様々な参照信号およびその処理は、組み合わせて実現することができる。
【図面の簡単な説明】
【0110】
【図1】第1の実施形態に係る光伝送システムの構成を示す図である。
【図2】第1の実施形態における送信装置の回路構成の一例を示す図である。
【図3】送信装置の電流制御回路の他の構成例を示す回路図である。
【図4】実施形態の送信装置のデータ並べ替え部を形成する4ビット対応のデータスクランブラの構成例を示すブロック図である。
【図5】実施形態の送信装置のデータ並べ替え部を形成する4ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
【図6】実施形態の送信装置のデータ並べ替え部を形成する3ビット対応のデータスクランブラの構成例を示すブロック図である。
【図7】実施形態の送信装置のデータ並べ替え部を形成する3ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
【図8】参照信号の一例を示す光信号波形図である。
【図9】フレーム番号を規定した参照信号の一例を示す光信号波形図である。
【図10】調整用信号を加えた参照信号の一例を示す光信号波形図である。
【図11】第1の実施形態における受信装置の回路構成の一例を示す図である。
【図12】一般的な16値伝送(4ビット)のAC信号伝送の0(LV0)を中心として、正と負の値をとる各エレメントを示す図である。
【図13】図12に示すエレメントで16値を作る方法を説明するための図である。
【図14】通常のしきい値を計算して16値判定を行う方法を説明するための図である。
【図15】本実施形態における受信装置にADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)に基づく調整機能を説明するための図である。
【図16】本実施形態の調整機能で調整された信号をADCで変換した後の信号例を示す図である。
【図17】2の補数データ例を示す図である。
【図18】バイナリデータ例を示す図である。
【図19】実施形態の受信装置のデータ再生部を形成する4ビット対応のデータデスクランブラの構成例を示すブロック図である。
【図20】実施形態の受信装置のデータ再生部を形成する4ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
【図21】実施形態の受信装置のデータ再生部を形成する4ビット対応のデータデスクランブラの構成例を示すブロック図である。
【図22】実施形態の受信装置のデータ再生部を形成する4ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
【図23】実施形態に係る光伝送システムの動作を説明するためのタイミングチャートである。
【図24】本第3の実施形態においてエラー発生を抑止するために重み付けを変更した際の16値伝送(4ビット)のAC信号伝送の0(LV0)を中心として、正と負の値をとる各エレメントを示す図である。
【図25】第3の実施形態において重み付けを行った場合の16値(4ビット)の分布例を示す図である。
【符号の説明】
【0111】
1…光伝送システム、2,2A…送信装置、21…データ並べ替え部、22…オートパワーコントロール部、23…電流制御部、24…分解能設定部、25…デジタル・アナログ変換器(DAC)、3,3A…受信装置、31…バッファアンプ、32…クロック再生部、33…アナログ・デジタル変換器(ADC)、34…データ再生部、LD1…レーザダイオード、PD1,PD2…フォトダイオード、4…データ処理装置、5…光伝送路。
【技術分野】
【0001】
本発明は、光量に応じた光信号等の多値信号を受信する受信装置、送信する送信装置、多値信号を送受信する伝送システム、および受信方法に関するものである。
【背景技術】
【0002】
近年、デジタル放送やストリーミング映像配信などの普及により、家庭内においても高速通信技術が必要とされており、そのため光通信に関する技術開発が広く行われている。
たとえば、下記特許文献1には、送信側でデータ信号に付加された参照信号の振幅に基づき、受信側でそのデータ信号を変調することで、高密度伝送を可能とする光信号のデータ伝送技術について開示されている。
【0003】
【特許文献1】特開2000−244586号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
ところで、上記特許文献1に開示された技術では、データ信号に付加された参照信号は、振幅変調されたデータ信号を復調する目的でのみ使用され、多値伝送の際のDC変動が変動等を考慮しておらず、多値伝送信号の分解能を劣化させる等の不利益が解消されていない。
また、受信装置側における多値判定のためのしきい値の算出処理の効率化が図られているとは言い難い。
換言すれば、既存のキャリブレーション方法等においては、デジタル演算処理速度の限界により、デコードに時間がかかり、高速伝送が困難になるという不利益がある。
【0005】
本発明は、多値信号の伝送を、高速にかつ効率的に行うことができる受信装置、送信装置、伝送システム、および受信方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の第1の観点は、伝送路を伝送されたnビットの多値信号を受信する受信装置であって、nビットの多値信号を受信する受信素子と、アナログ受信信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)と、上記受信素子から上記ADCの入力までの任意の位置で直流成分を除去するためのAC接続を行う接続素子と、上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式(1)の関係に近づくように、上記ADCのリファレンス電圧を調整する調整機能部とを有する。
(式1)
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【0007】
本発明の第2の観点は、伝送路を伝送されたnビットの多値信号を受信する受信装置であって、nビットの多値信号を受信する受信素子と、アナログ受信信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)と、上記受信素子から上記ADCの入力までの任意の位置で直流成分を除去するためのAC接続を行う接続素子と、上記ADCの入力側の信号ラインに配置された増幅器と、上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、上記式(1)の関係に近づくように、上記増幅器のゲインを調整する調整機能部とを有する。
【0008】
好適には、受信される多値信号は、送信側においてMSBとその1ビット下のビットに、異なるデータストリームが送信され、上記ADCによるデジタル多値信号をデコードする再生部を有し、上記再生部は、上記ADCのデータコンバージョンのフォーマットを2の補数とし、上記ADCでは、上のビットから所定位置まで同じビットパターンが検出されるがその内もっともLSB側に近いビットが上記ADCで変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットとなるものとしてデコード処理する。
【0009】
好適には、受信される多値信号は、送信側においてMSBとその1ビット下のビットに、異なるデータストリームが送信され、上記ADCによるデジタル多値信号をデコードする再生部を有し、上記再生部は、上記ADCのデータコンバージョンのフォーマットをバイナリとし、上記ADCの最上位の次のビットから同じビットパターンが検出されるが当該検出パターン内、最もLSB側に近いビットが上記ADCで変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットと連続するものとしてデコード処理を行う。
【0010】
好適には、上記再生部は、MSBだけは符号を反転させてデコードする。
【0011】
本発明の第2の観点の送信装置は、受信素子から入力までの任意の位置で直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)を含み、上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、上記式(1)の関係に近づくように、上記ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する機能を有する受信装置に対して、nビットの送信データを生成しAC多値信号として送信する機能を有する。
【0012】
本発明の第3の観点は、多値信号を伝送路に伝送する伝送システムであって、nビットの送信データを生成しAC多値信号として伝送路に送信する送信装置と、上記伝送路を伝送された多値信号を受信し、受信した多値信号をデコードする受信装置と、を有し、上記受信装置は、受信素子から入力までの任意の位置で直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)を含み、上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、上記式(1)の関係に近づくように、上記ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する機能を有する。
【0013】
本発明の第4の観点は、伝送路を伝送されたnビットの多値信号を受信する受信方法であって、受信信号から直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をアナログ・デジタル変換器(ADC)でデジタル信号に変換(コンバージョン)するステップを含み、上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、上記(1)式の関係に近づくように、上記ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する。
【発明の効果】
【0014】
本発明によれば、多値信号の伝送を、高速かつ効率的に行うことができる。
また、多値判定のためのしきい値算出を高速かつ正確に行うことができる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の伝送システムの一実施形態を添付図面に関連付けて説明する。
本実施形態においては、光多値信号を用いた光伝送システムを例に説明する。
<第1の実施形態>
図1は、第1の実施形態に係る光伝送システム1の構成を示す図である。
【0016】
本実施形態に係る光伝送システム1は、データを送信する送信装置2、データを受信する受信装置3、送信すべきデータを生成するデータ処理装置4、および光伝送路5を含む。
【0017】
データ処理装置4は、たとえばコンピュータ装置、画像生成装置など、所望のデジタルデータを生成する。
図1では、データ処理装置4は、たとえばデジタルデータとしてシリアルデータDATAを生成し、送信装置2に送信する。本実施形態の伝送信システム1では、シリアルデータDATAが、たとえばMAC(Media Access Control)フレーム形式で送信装置2に送信されるものとする。
また、データ処理装置4は、動作の基準となるクロック信号CLKを送信装置2に対して供給する。
【0018】
送信装置2は、たとえばデータ処理装置4から送信されたMACフレームのデータをLSBから順に4ビットあるいは8ビット単位で処理する。そして、その4ビットあるいは8ビット単位のデータを光電変換し、光信号を光ファイバ線や空気中の光伝送路5に送出する。この光信号は、光量(光強度)に応じた多値信号である。
送信装置2は、データ処理装置4から取得したクロック信号CLKに同期して、送信すべきデータをMACフレームの処理、送信すべき各種信号の生成を行う。
本実施形態の送信装置2は、後で説明するように、いわゆるAC結合を含み、AC信号を送信する回路として構成される。
【0019】
送信装置2は、多値信号を伝送するにあたって、AC結合を含む広帯域回路において、分解能の高い、あるいは、S/N比の高い多値伝送を可能にするため、送信すべきデータの各ビットの最大許容連続ビット長を、MSBからLSBに向かって長くしたデータフォーマットのnビット送信データ列を生成して、光伝送路5に送出する。
なお、本実施形態においては、各ビットの最大許容連続ビット長についてMSBからLSBに向かって長くするその長さは、各ビットの重みの逆数に比例した値とする。
【0020】
AC結合の回路で多値伝送すると、MSBのDC変動がLSBに与える影響は無視できないケースが発生する。MSBとLSBが同じデータパターンであっても、DC変動は、MSBの方が大きい。そのDC変動は連続ビット長が長いほど大きくなり、多値伝送信号の分解能を劣化させることに繋がる。
そこで、本実施形態においては、各ビットの最大許容連続ビット長についてMSBからLSBに向かって長くし、その長さは、各ビットの重みの逆数に比例した値としている。
なお、運用するときは、その許容値以下であれば良い。
【0021】
さらに具体的には、送信装置2が生成する送信データにおいて、nビット送信データ列[n-1:0]の各ビット[k]の重みがLSBの重みの2^k(なお、^はべき乗を示す、ただしk=0,…,n-1、MSBはk=n-1、LSBはk=0)倍である場合、nビット送信データ列[n-1:0]の各ビット[k]の最大許容連続ビット長が、MSBの最大許容連続ビット長の2^(n-1-k) (ただしk=0,…,n-1、MSBはk=n-1、LSBはk=0)倍である。
【0022】
なお、以下の説明では、データ処理装置4から取得した、送信すべきデータを光信号に変換したものをデータ信号と称する。送信装置2は、このデータ信号のほか、たとえば後述するように、自らのLD(レーザダイオード)パワー制御および受信側でのクロック再生のため、光信号としての参照信号を生成し、この参照信号をデータ信号に付加して受信装置3に送信する。
【0023】
参照信号の間隔は、適宜設定することができるが、送信装置2〜受信装置3間のクロックずれの許容レベルや光伝送路5による損失の変動速度、温度変化に伴うLDパワーの変動速度に応じて、システム上必要な上限値が定まる。
本実施形態に係る光伝送システム1では、4ビットあるいは8ビット単位でデータ信号の先頭に参照信号が付加されて送信される。
【0024】
受信装置3は、送信装置2から送出された光信号を受信するフォトダイオードPD1を備える。
受信装置3では、送信装置2から受信した参照信号に含まれるパルスに基づいて、クロック信号CLK2を再生し、再生したクロック信号CLK2に基づいて受信したデータ信号のサンプリング等によりアナログ・デジタル変換を行って、データ再生(復調)を行う。
【0025】
次に、送信装置2の具体的な構成について説明する。
図2は、送信装置2の回路構成の一例を示す図である。
この場合、上述したように、各ビット[k]の重みはLSBの重みの2^k(ただしk=0,…,n-1、MSBはk=n-1、LSBはk=0)倍である。
【0026】
図2に示すように、送信装置2は、データ並べ替え部(スクランブラやシリアル・パラレル変換部を含む)21、オートパワーコントロール部(APC:Auto Power Control)22、電流制御部23、分解能設定部24、デジタル・アナログ変換器(DAC)25、発光素子としてのレーザダイオードLD1、モニタ用受信素子としてのフォトダイオードPD2を有する。
【0027】
データ並べ替え部21は、送信すべきデータの各ビットの最大許容連続ビット長を、MSBからLSBに向かって長く、その長さを各ビットの重みの逆数に比例した値とした8ビット(あるいは4ビット)のパラレル送信データD0〜D7(D0〜D3)を生成して、送信データのレベルに応じた信号を電流制御部23に出力する。
このデータ並べ替え部21の具体的な構成例については、後で図面に関連付けて詳述する。
図2において、たとえばデータD7が「1」の場合には、信号S211が「Lレベル(ローレベル)」となり、信号S212が「Hレベル」となる。また、たとえばデータD7が「0」の場合には、信号S211が「Hレベル」となり、信号S212が「Lレベル」となる。他のデータD0〜D6についても同様である。
【0028】
電流制御部23は、図2に示すように、データ並べ替え部21の8ビット出力(データD0〜D7)に対応する電流がレーザダイオードLD1に流れるように制御する制御回路230〜237と、レーザダイオードLD1のバイアス電流を生成する電流制御回路238とによって構成される。
図2に示すように、それぞれデータD0〜D7に対応する電流制御回路230〜237は、同一の構成であるため、以下、電流制御回路237のみについてその構成を説明する。
【0029】
電流制御回路237は、図2に示すように、負荷抵抗R1,R2、エミッタコモンのnpn型トランジスタQ1およびQ2、定電流源としてのnpn型トランジスタQ3、オペアンプOPA1、抵抗R3を有する。
データD7が「1」のときには、信号S211がLレベルとなり、信号S212がHレベルとなるため、トランジスタQ1がオフし、トランジスタQ2がオンする。トランジスタQ2のコレクタはレーザダイオードLD1のカソード側とキャパシタC7を介して結合されている。したがって、定電流源であるトランジスタQ3のエミッタ電流にほぼ等しい電流を、レーザダイオードLD1側からトランジスタQ2を介して流す(引っ張る)ことになる。
データD7が「0」のときには、信号S211がHレベルとなり、信号S212がLレベルとなるため、トランジスタQ1がオンし、トランジスタQ2がオフする。したがって、レーザダイオードLD1側から電流は流れない(引っ張らない)。
【0030】
データD7が「1」のときに定電流源であるトランジスタQ3のエミッタを流れる電流は、オペアンプOPD1の入力端子の一方に設定される信号S7によって設定される。すなわち、オペアンプOPA1の出力端子は、トランジスタQ3のベースを介して入力側にフィードバックされているので、釣り合い状態では、オペアンプOPA1の入力端子の他方の電圧レベルは、信号S7と同等となり、エミッタ電流I7は(S7の電圧レベル)/R3となる。
【0031】
なお、他の電流制御回路230〜236の抵抗R2と接続されたトランジスタQ2のコレクタは、それぞれ異なるキャパシタC0〜C6を介してレーザダイオードLD1のカソード側に接続されている。
【0032】
また、レーザダイオードLD1のバイアス電流を生成する電流制御回路238は、たとえば電流制御回路230〜237のトランジスタQ3、抵抗R3、オペアンプOPA1に対応するnpn型トランジスタQ4、抵抗R4、オペアンプOPA2、およびレーザダイオードLD1のカソード側と各キャパシタC0〜C7の接続点とトランジスタQ4のコレクタとの間に接続されたインダクタL1を含む。
【0033】
本実施形態において、電流制御回路230〜237を抵抗R2で生じる電圧変化によってレーザダイオードLD1を駆動するようにしたのは、以下の理由による。
たとえば各電流制御回路230〜237のトランジスタQ2を抵抗に接続せずに、いわゆるオープンコレクタとしてキャパシタを介さずにレーザダイオードLD1のカソード側に接続する場合、多値で、高速変調を行うには、オープンコレクタの出力容量がネックになる。
すなわち、出力インピーダンスの変動が大きく、それがあるビットが電流出力する際に、他のビットが電流出力しているか否かによって負荷が変わり、発光素子であるレーザダイオードLD1に流れる電流が不安定になるおそれがある。すなわち、ビット間で影響しあうおそれがある。
また、出力インピーダンスが容量性であり、高速変調の際にはレーザダイオードLD1だけでなく、他ビットの出力段の容量からも電流を引き抜くことになり、光出力信号の多値下がり、立ち上がりが遅くなるおそれがある。すなわち、寄生容量により変調速度が遅くなるおそれがある。
そこで、本実施形態においては、トランジスタQ2の出力に、トランジスタの寄生容量が影響しないように、抵抗R2で生じる電圧変化によってレーザダイオードLD1を駆動し、また、各ビット出力間での高周波信号の反射を防ぐため、伝送路5とインピーダンス整合させるように構成している。
抵抗を付加することによって、レーザダイオードLD1のDC電位とドライバ出力のDC電位は均衡(バランス)しなくなることから、キャパシタC0〜C7を介したAC結合を行う構成を採用している。
【0034】
上述したように、本実施形態における光多値伝送の送信装置2の電流制御部23において、各ビットの発光素子駆動回路としての電流制御回路230〜237が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが回路のオン/オフに関わらず一定になるようにする構成され、電流出力段は基準電位(本実施形態では電源電位VCC)と抵抗を介して接続されていることから、あるビットで電流出力する際に、他のビットが電流出力状況による負荷変動がなくなり、発光素子に流れる電流が安定化する。
また、電流制御部23において、各ビットの発光素子駆動回路としての電流制御回路230〜237が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが、駆動電流の周波数成分の必要帯域内での出力段寄生容量によるインピーダンスよりも小さくなるように構成され、電流出力段は基準電位(本実施形態では電源電位VCC)と抵抗を介して接続され、その抵抗値を、電流出力段の容量によるインピーダンスよりも小さくすることより、光出力信号の立ち上がり、立ち下がりが速くなる。
また、電流制御部23において、各ビットの発光素子駆動回路としての電流制御回路230〜237が、互いに高周波的に影響を与えないように、回路の出力インピーダンスが、発光素子であるレーザダイオードLD1へ接続される伝送路の特性インピーダンスに等しくなるように構成され、電流出力段は基準電位(本実施形態では電源電位VCC)と抵抗を介して接続され、その抵抗値を、レーザダイオード(発光素子)LD1と電流出力段を接続する伝送路の特性インピーダンスと等しくなるようにすることにより、電流出力段と基板上の伝送路(配線)とのインピーダンス不整合による反射を抑制できる。
【0035】
各電流制御回路230〜237は、図2のように、トランジスタQ1とQ2により形成される差動出力段の一方のトランジスタだけでレーザダイオードLD1を駆動する構成の他、図3(A)、(B)に示すように、トランジスタQ2のコレクタをキャパシタC11を介してレーザダイオードLD1のカソード側に接続するとともに、抵抗R2に接続されたトランジスタQ1のコレクタをキャパシタC12を介してレーザダイオードLD1のアノード側に接続して、差動出力段の両方で駆動するように構成することも可能である。
なお、図3(B)の例においては、レーザダイオードLD1のアノード側のインダクタL2を接続して整合性の向上を図った構成を採用している。
【0036】
分解能設定部24では、デジタル・アナログ変換器(DAC)241と複数の演算増幅器242を含み、オートパワーコントロール部22によって生成される調整用信号Smodをアナログ信号S7に変換するとともに、そのアナログ信号S7の電圧レベルを順に1/2倍にしていく。これによって、信号S6,S5,…,S0が順に生成される。
つまり、S6=(1/2)×S7、S5=(1/2)×S6、S4=(1/2)×S5、S3=(1/2)×S4、S2=(1/2)×S3、S1=(1/2)×S2、S0=(1/2)×S1、となる。
【0037】
前述したように、電流制御部23の各電流制御回路230〜237では、対応するデータD0〜D7が「1」のときに、信号S0〜S7の電圧レベルに応じた定電流I0〜I7が生成される。そして、上述した信号S7,S6,…,S0の設定によって、定電流I7,I6,…,I0は、順に電流値が1/2倍されたものとなる。
つまり、I6=(1/2)×I7、I5=(1/2)×I6、I4=(1/2)×I5、I3=(1/2)×I4、I2=(1/2)×I3、I1=(1/2)×I2、I0=(1/2)×I1、となる。
【0038】
デジタル・アナログ変換器(DAC)25は、オートパワーコントロール部22によって生成される一定のバイアス信号Sbiasをアナログ信号S8に変換する。
アナログ信号S8に応じて、電流制御部23の電流制御回路238は、定電流I8が生成される。この定電流I8は、データ並べ替え部21に入力されるシリアルデータDATAに依存せずに一定光量の光信号を確保するための電流である。
【0039】
レーザダイオードLD1には、電流制御部23の各電流制御回路を流れる定電流を積算した電流が流れる。すなわち、レーザダイオードLD1に流れる電流ILD1は、I1+I2+I3+I4+I5+I6+I7+I8である。これによって、8ビットのパラレルデータD0〜D7に応じた多値の電流が発光素子としてのレーザダイオードLD1を流れ、多値の光信号が送出される。
このように、送信装置2では、パラレルデータD0〜D7のビットごとに、各電流制御回路230〜237によってビットの重みが与えられ、振幅多重化された多値の光信号が光伝送路5に送出される。
【0040】
フォトダイオードPD2およびオートパワーコントロール部22は、レーザダイオードLD1のパワー制御のためのフィードバックループを構成する。すなわち、レーザダイオードLD1によって生成された光信号は、フォトダイオードPD2によって受光され、光電変換されてオートパワーコントロール部22にフィードバックされ、その値に応じて調整用信号Smodが変更される。
LDパワー制御は、たとえば温度変化などの環境変化によって生ずるレーザダイオードの出力特性の変化を補償するために定期的に行う、送信装置2のキャリブレーション処理である。通常、LDパワー制御は、1秒〜10秒ごとの長い期間おきに行われる。
LDパワー制御が完了した後に、送出すべきデータ(たとえば8ビット単位のMACフレームのデータ)がデータ並べ替え部21に与えられるが、そのときには、オートパワーコントロール部22の調整用信号Smodの信号レベルは固定され、フィードバックループが機能しない状態となる。
【0041】
次に、本実施形態に係るデータ並べ替え部21の具体的な構成例について説明する。
なお、ここでは、送信すべきデータは4ビットとして説明する。
【0042】
図4は、本実施形態に係るデータ並べ替え部21を形成する4ビット対応のデータスクランブラの構成例を示すブロック図である。
図5は、本実施形態に係るデータ並べ替え部21を形成する4ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
【0043】
データスクランブラ210は、図4および図5に示すように、M4系列ランダム生成部211、M8系列ランダム生成部212、M16系列ランダム生成部213、M32系列ランダム生成部214、MSB用排他的論理和ゲート(EXOR)215、2SB用EXOR216、3SB用EXOR217、およびLSB用EXOR218を有している。
【0044】
この回路は、基本的に、前述したように、各ビット[k]の重みはLSBの重みの2^k(ただしk=0,…,n-1、MSBはk=n-1、LSBはk=0)倍である。
そして、n=4の場合、MSBの最大許容連続ビット長を4ビットとすると、それを基準に、2SBの最大許容連続ビット長がMSBの2倍に、3SBの最大許容連続ビット長がMSBの4倍に、LSBの最大許容連続ビット長がMSBの8倍になるように構成されている。
そして、前述した、送信装置2が生成する送信データにおいて、nビット送信データ列[n-1:0]の各ビット[k]の重みがLSBの重みの2^k(なお、^はべき乗を示す、ただしk=0,…,n-1、MSBはk=n-1、LSBはk=0)倍である場合、nビット送信データ列[n-1:0]の各ビット[k]の最大許容連続ビット長が、MSBの最大許容連続ビット長の2^(n-1-k) (ただしk=0,…,n-1、MSBはk=n-1、LSBはk=0)倍である、という構成を具体化した回路構成となっている。
【0045】
M4系列ランダム生成部211は、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2111を形成する4個のフリップフロップF211−1〜F211−4と、第1段目のフリップフロップF211−1の出力と最終段のフリップフロップF211−4の出力との排他的論理和をとりその結果を第1段目のフリップフロップF211−1の入力端に供給するEXOR2112と、を有している。
そして、EXOR215は、シフトレジスタ2111の最終段のフリップフロップF211−4の出力と4ビットの送信すべきデータのMSBとの排他的論理和をとって、スクランブルされたMSB(あるいは擬似MSB)を生成する。
【0046】
M8系列ランダム生成部212は、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2121を形成する8個のフリップフロップF212−1〜F212−8と、第4段目のフリップフロップF212−4の出力と最終段のフリップフロップF212−8の出力との排他的論理和をとるEXOR2122と、第3段目のフリップフロップF212−3の出力とEXOR2122の出力との排他的論理和をとるEXOR2123と、第2段目のフリップフロップF212−2の出力とEXOR2123の出力との排他的論理和をとりその結果を第1段目のフリップフロップF212−1の入力端に供給するEXOR2124と、を有している。
そして、EXOR216は、シフトレジスタ2121の最終段のフリップフロップF212−8の出力と4ビットの送信すべきデータの2SBとの排他的論理和をとって、スクランブルされた2SB(あるいは擬似2SB)を生成する。
【0047】
M16系列ランダム生成部213は、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2131を形成する16個のフリップフロップF213−1〜F213−16と、第12段目のフリップフロップF213−12の出力と最終段のフリップフロップF213−16の出力との排他的論理和をとるEXOR2132と、第3段目のフリップフロップF213−3の出力とEXOR2132の出力との排他的論理和をとるEXOR2133と、第1段目のフリップフロップF213−1の出力とEXOR2133の出力との排他的論理和をとりその結果を第1段目のフリップフロップF213−1の入力端に供給するEXOR2134と、を有している。
そして、EXOR217は、シフトレジスタ2131の最終段のフリップフロップF213−16の出力と4ビットの送信すべきデータの3SBとの排他的論理和をとって、スクランブルされた3SB(あるいは擬似3SB)を生成する。
【0048】
M32系列ランダム生成部214は、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2141を形成する32個のフリップフロップF214−1〜F214−32と、第22段目のフリップフロップF214−22の出力と最終段のフリップフロップF214−32の出力との排他的論理和をとるEXOR2142と、第2段目のフリップフロップF214−2の出力とEXOR2142の出力との排他的論理和をとるEXOR2143と、第1段目のフリップフロップF214−1の出力とEXOR2143の出力との排他的論理和をとりその結果を第1段目のフリップフロップF214−1の入力端に供給するEXOR2144と、を有している。
そして、EXOR218は、シフトレジスタ2141の最終段のフリップフロップF214−32の出力と4ビットの送信すべきデータのLSBとの排他的論理和をとって、スクランブルされたLSB(あるいは擬似LSB)を生成する。
【0049】
なお、前述したように、最大許容連続ビット長は、許容値以下に設定可能である。
図6および図7は、決められた許容連続ビット長に対して、各ビットの最大連続ビット長を1ビット短くしたデータスクランブラ210Aを示している。
【0050】
図6は、本実施形態に係るデータ並べ替え部21を形成する3ビット対応のデータスクランブラの構成例を示すブロック図である。
図7は、本実施形態に係るデータ並べ替え部21を形成する3ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
なお、図6および図7においては、理解を容易にするため、図4および図5と同一構成部分は同一符号をもって表している。
【0051】
データスクランブラ210Aは、図6および図7に示すように、M3系列ランダム生成部211A、M7系列ランダム生成部212A、M15系列ランダム生成部213A、M31系列ランダム生成部214A、MSB用排他的論理和ゲート(EXOR)215、2SB用EXOR216、3SB用EXOR217、およびLSB用EXOR218を有している。
【0052】
M3系列ランダム生成部211Aは、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2111Aを形成する3個のフリップフロップF211−1〜F211−3と、第1段目のフリップフロップF211−1の出力と最終段のフリップフロップF211−3の出力との排他的論理和をとりその結果を第1段目のフリップフロップF211−1の入力端に供給するEXOR2112と、を有している。
そして、EXOR215は、シフトレジスタ2111Aの最終段のフリップフロップF211−3の出力と3ビットの送信すべきデータのMSBとの排他的論理和をとって、スクランブルされたMSB(あるいは擬似MSB)を生成する。
【0053】
M7系列ランダム生成部212Aは、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2121Aを形成する7個のフリップフロップF212−1〜F212−7と、第3段目のフリップフロップF212−3の出力と最終段のフリップフロップF212−7の出力との排他的論理和をとるEXOR2122と、を有している。
そして、EXOR216は、シフトレジスタ2121Aの最終段のフリップフロップF212−7の出力と3ビットの送信すべきデータの2SBとの排他的論理和をとって、スクランブルされた2SB(あるいは擬似2SB)を生成する。
【0054】
M15系列ランダム生成部213Aは、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2131Aを形成する15個のフリップフロップF213−1〜F213−15と、第1段目のフリップフロップF213−12の出力と最終段のフリップフロップF213−16の出力との排他的論理和をとるEXOR2132と、を有している。
そして、EXOR217は、シフトレジスタ2131Aの最終段のフリップフロップF213−15の出力と3ビットの送信すべきデータの3SBとの排他的論理和をとって、スクランブルされた3SB(あるいは擬似3SB)を生成する。
【0055】
M31系列ランダム生成部214Aは、クロック信号CLKが並列に供給され、データ入出力端が直列に接続されてシフトレジスタ2141Aを形成する31個のフリップフロップF214−1〜F214−31と、第3段目のフリップフロップF214−3の出力と最終段のフリップフロップF214−31の出力との排他的論理和をとるEXOR2142と、を有している。
そして、EXOR218は、シフトレジスタ2141Aの最終段のフリップフロップF214−31の出力と3ビットの送信すべきデータのLSBとの排他的論理和をとって、スクランブルされたLSB(あるいは擬似LSB)を生成する。
【0056】
次に、送信装置2が送出する参照信号について説明する。
参照信号は、たとえばMACフレームの8ビット単位など所定のデータ単位のデータ信号に対して挿入されるが、その目的としてLDパワー制御と受信側でのクロック信号再生がある。
LDパワー制御は、前述したように、環境変化に対応するため1秒〜10秒ごとの長い期間おきに行えばよいが、受信側でのクロック信号再生は、光伝送路5がたとえば光ファイバ線の場合、光ファイバ線にかかる曲げや引っ張りなどの物理的要因によって影響を受けるため、たとえばギガビット・イーサネット(登録商標)などの規格に対応した1ギガビット秒の光信号では、100サンプルごとに1回(1ナノ秒に1回)等の非常に短い間隔で行う必要がある。
【0057】
図8は、参照信号の一例を示す光信号波形図であって、(A)はLDパワー制御を行う場合、(B)はLDパワー制御を行わない場合、をそれぞれ示す。
図8に示すように、LDパワー制御を行う場合(図8(A))、特に電源投入時やリセット時にはレーザダイオードLD1の出力が安定するまでに時間がかかり、その出力が安定した後にLDパワー制御を行うため、参照信号SREFとして長い期間を必要とする。
一方、LDパワー制御を行わない場合には(図8(B))、参照信号SREFは、受信装置3側でクロック信号を再生させるためのパルス(クロック再生のためには少なくとも1つあればよい)を含んでいれば足り、参照信号SREFとして長い期間を必要としない。
このように、参照信号SREFは、送信タイミングに応じて信号期間が異なる信号となっている。
【0058】
本実施形態に係る光伝送システム1において、参照信号SREFは、8ビット単位で送信されるMACフレームのフレーム番号を受信側に伝達する機能を含む。このフレーム番号は、上述したクロック信号再生用のパルスの数によって規定される。
【0059】
図9は、フレーム番号を規定した参照信号の一例を示す光信号波形図である。
図9に示す例では、8ビットのデータ信号の先頭に付加される参照信号SREFのパルス数が順に4→3→2と変化している。このパルス数を受信装置3側でカウントして、フレーム番号と対応付ける。
【0060】
なお、フレーム番号に加えて、受信側での光信号のキャリブレーションのためのベース信号(調整用パルス)を、参照信号に含めてもよい。
光信号は、光伝送路(たとえば光ファイバ線)5の物理的要因(曲げ、引っ張り)に応じて影響を受ける伝送特性(非線形特性)の変化によって、送信した光信号の光量が同一であっても、受信装置3側における光信号の受信レベルが大きく変化する場合がある。この変化を補償するために、受信装置3側で受信レベルの調整を行う処理がキャリブレーションである。
【0061】
図10は、この調整用パルスとフレーム番号を示すパルスとを含む参照信号の光信号波形の一例を示す図である。
図10に示す参照信号は、伝送特性の非線形特性を補正するために、データ信号としての光信号の最大値および最小値を含む3値のパルスを有している。この3値に対応するデジタル値の選択は、通信プロトコル上、送信装置2〜受信装置3間で予め行っておく必要がある。
図10に示す参照信号では、3つのデジタル値に対応した振幅レベルa,b,cの3つのパルスを含む参照信号が受信装置3に伝達されて、データ信号の補正(キャリブレーション)のために利用される。
【0062】
なお、図10に示すように、参照信号において、フレーム番号を示す複数パルスの前に調整用パルスAPLSを挿入する場合、または、フレーム番号を示す複数パルスのうち最初の3パルスを調整用パルスとする場合、その調整用パルスに基づいて受信側でクロック信号を再生できるので、フレーム番号を示すパルスは、多値のパルスとしてもよい。
すなわち、パルスの数とフレーム番号とを対応付けるのではなく、異なる振幅を持つ複数パルスによってフレーム番号を規定するようにすることができる。これによって、フレーム番号の数が非常に多い場合であっても、少ないパルス数でフレーム番号を表現でき、効率的な通信が可能となる。
【0063】
次に、受信装置3の具体的な構成について説明する。
図11は、受信装置3の回路構成の一例を示す図である。
【0064】
図11に示すように、受信装置3は、受信素子としてのフォトダイオードPD1、抵抗R31、結合キャパシタC31、バッファアンプ(増幅器)31、クロック再生部32、アナログ・デジタル変換器(ADC)33、およびデータ再生部34を有する。
【0065】
バッファアンプ31は、フォトダイオードPD1および抵抗R31によって光電変換されキャパシタC31を介した信号を取り込み、アナログ信号S31を生成する。
クロック再生部32は、送信装置2から受信した参照信号に基づいて、送信装置2の動作クロック信号CLKと同一周波数のクロック信号CLK2を生成する。クロック再生部32では、クロック信号CLKと同一周波数のクロック信号を生成するクロック発振器を備えており、参照信号SREFに含まれる複数のパルスのうち少なくとも1つのパルスの立ち上がりエッジまたは立下りエッジに基づいて、クロック発振器が生成するクロック信号の位相を調整することで、クロック信号CLKと同一のクロック信号CLK2を生成する。
【0066】
アナログ・デジタル変換器33は、クロック再生部32よりクロック信号CLK2が与えられ、このクロック信号CLK2に基づいて、バッファアンプ31の出力アナログ信号S31をデジタル信号S33に変換する。
【0067】
データ再生部34は、たとえばデスクランブラを含み、複数(8や4等)ビット単位で振幅多重化された光信号(データ信号)に対応したデジタル信号S33をデコード(デスクランブル)して、元のビットデータD0〜D7(D0〜D3)に変換する。
また、データ再生部34は、たとえば図示しないカウンタによりカウントされた参照信号に含まれるパルスの数をカウントし、そのカウント値に対応したフレーム番号をその変換後のたとえば8ビットデータと対応付ける機能を有するように構成することも可能である。なお、この場合、カウント値とフレーム番号との対応関係は、プロトコル上規定し、図示しないメモリに設定しておく。
【0068】
さらに、本実施形態の受信装置3は、以下の特徴を有している。
すなわち、ADC33で変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、ADC33のアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式(2)の関係に近づくように、ADC33のリファレンス電圧または増幅器であるバッファアンプ31のゲインを調整する調整機能を有する。
(式2)
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【0069】
一般的なキャリブレーション方法では、受信側のデジタル演算処理速度の限界により、デコードに時間がかかり、高速伝送が困難となるおそれがある。
高速伝送をするためには、極力、しきい値の計算等のデジタル演算を減らす必要がある。
そこで、本実施形態においては、受信装置3におけるADC33のリファレンス電圧またはバッファアンプ31のゲイン(利得)を調整することによって、必要な演算を、ビット比較、ビット反転の処理だけの削減し、高速なデコード処理を実現している。
【0070】
本第1の実施形態において、送信装置3で生成される送信信号は、AC信号である。
基本的、第1の実施形態等の場合には、16値伝送(4ビット)のAC信号伝送では、図12に示すように、0(LV0)を中心として、正と負の値をとり、各エレメントは、8つの値、+LSB、-LSB、3SB=1、3SB=0、2SB=1、2SB=0、+MSB、-MSBで構成される。
【0071】
図13は、このエレメントで16値を作る方法を説明するための図である。
図13に示すような、16値を受信信号から判定するためには、しきい値の算出が必要となる。
通常は、図14に示すように、最大値(MAX)、最小値(MIN)を検出し、検出値と保持している値とを比較して更新し、しきい値を計算して16値判定を行う。
この場合、当然ながら、条件分岐やしきい値のデジタル演算処理が必要となる。
【0072】
本第1の実施形態においては、前述したように、ADC33のリファレンス電圧またはバッファアンプ31のゲイン(利得)を調整することによって、必要な演算を、ビット比較、ビット反転の処理だけの削減し、高速なデコード処理を実現している。
【0073】
以下に、本実施形態において、受信装置3のデジタル演算処理を軽減するデコード処理をより具体的に説明する。
【0074】
図15は、本実施形態における受信装置にADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)に基づく調整機能を説明するための図である。
図16は、本実施形態の調整機能で調整された信号をADCで変換した後の信号例を示す図である。
【0075】
送信装置2から送信され、光伝送路5を伝送されたnビット信号は、受信装置3において、ADC33のリファレンス電圧またはバッファアンプ31のゲイン(利得)を調整することによって、MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)、あるいは、MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)、(ただし、k=0,1,2,3,4・・・・のうちのいずれか)の関係が成り立つようにする。
つまり、図15の符号Aで示す範囲に最大値(MAX)を、あるいは、図15の符号Bで示す範囲に最小値(MIN)を入れるように、ADC33のリファレンス電圧またはバッファアンプ31のゲイン(利得)を調整することによって、比較回路と反転回路だけで、デコードすることができる。
【0076】
調整された信号をADC33で変換すると図15に示すようになる。
データ再生部34は、たとえば図17に示すように、ADC33のデータコンバージョンのフォーマットを2の補数とし、ADC33では、上のビットから所定位置まで同じビットパターンが検出されるが、その内もっともLSB側に近いビットがADC33で変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットとなるものとしてデコード処理する。
【0077】
具体的には、ADC33の出力のMSB側から同じパターンが検出される。送信された信号のMSBはこの同じビットパターンの並びの一番下側になる。
なお、送信MSB検出演算は、たとえばキャリブレーションとして実施するようにすれば、通信中の演算を行わなくとも良いことになる。
送信MSBは反転された信号となっているので、反転回路を通す必要がある。他のビットは反転回路を通すことなくそのままでデコード処理を行うことができる。
【0078】
何ビットまで正確にデコードできるかどうかは、MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)、あるいは、MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)、(ただし、k=0,1,2,3,4・・・・のうちのいずれか)の関係にどれだけ近いが、また、kが近いかによって決まる。
【0079】
また、データ再生部34は、ADC33のデータコンバージョンのフォーマットを図18に示すようなバイナリとした場合、ADC33の最上位の次のビットから同じビットパターンが検出されるが、この検出パターンの内、最もLSB側に近いビットがADC33で変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットと連続するものとしてデコード処理を行う。
すなわち、ADC33のMSBを反転させることにより、2の補数の場合と同様に扱うことができる。
【0080】
次に、本実施形態に係るデータ再生部34のデータデスクランブラの具体的な構成例について説明する。
まず、受信データが、送信側の図4および図5に対応して4ビットの場合のデータ再生部について説明する。
【0081】
図19は、本実施形態に係るデータ再生部34を形成する4ビット対応のデータデスクランブラの構成例を示すブロック図である。
図20は、本実施形態に係るデータ再生部34を形成する4ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
【0082】
データデスクランブラ340は、図19および図20に示すように、M4系列ランダム生成部341、M8系列ランダム生成部342、M16系列ランダム生成部343、M32系列ランダム生成部344、MSB用排他的論理和ゲート(EXOR)345、2SB用EXOR346、3SB用EXOR347、およびLSB用EXOR348を有している。
【0083】
この回路も、図4および図5と同様の回路構成を有し、n=4の場合、MSBの最大許容連続ビット長を4ビットとすると、それを基準に、2SBの最大許容連続ビット長がMSBの2倍に、3SBの最大許容連続ビット長がMSBの4倍に、LSBの最大許容連続ビット長がMSBの8倍になるように構成されている。
【0084】
M4系列ランダム生成部341は、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3411を形成する4個のフリップフロップF341−1〜F341−4と、第1段目のフリップフロップF341−1の出力と最終段のフリップフロップF341−4の出力との排他的論理和をとりその結果を第1段目のフリップフロップF341−1の入力端に供給するEXOR3412と、を有している。
そして、EXOR345は、シフトレジスタ3411の最終段のフリップフロップF341−4の出力と4ビットの受信データのスクランブルされているMSBとの排他的論理和をとって、デスクランブルされたMSBを生成する。
【0085】
M8系列ランダム生成部342は、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3421を形成する8個のフリップフロップF342−1〜F342−8と、第4段目のフリップフロップF342−4の出力と最終段のフリップフロップF342−8の出力との排他的論理和をとるEXOR3422と、第3段目のフリップフロップF342−3の出力とEXOR3422の出力との排他的論理和をとるEXOR3423と、第2段目のフリップフロップF342−2の出力とEXOR3423の出力との排他的論理和をとりその結果を第1段目のフリップフロップF342−1の入力端に供給するEXOR3424と、を有している。
そして、EXOR346は、シフトレジスタ3421の最終段のフリップフロップF342−8の出力と4ビットの受信データのスクランブルされている2SBとの排他的論理和をとって、デスクランブルされた2SBを生成する。
【0086】
M16系列ランダム生成部343は、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3431を形成する16個のフリップフロップF343−1〜F343−16と、第12段目のフリップフロップF343−12の出力と最終段のフリップフロップF343−16の出力との排他的論理和をとるEXOR3432と、第3段目のフリップフロップF343−3の出力とEXOR3432の出力との排他的論理和をとるEXOR3433と、第1段目のフリップフロップF343−1の出力とEXOR3433の出力との排他的論理和をとり、その結果を第1段目のフリップフロップF343−1の入力端に供給するEXOR3434と、を有している。
そして、EXOR347は、シフトレジスタ3431の最終段のフリップフロップF343−16の出力と4ビットの受信データのスクランブルされている3SBとの排他的論理和をとって、デスクランブルされた3SBを生成する。
【0087】
M32系列ランダム生成部344は、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3441を形成する32個のフリップフロップF344−1〜F344−32と、第22段目のフリップフロップF344−22の出力と最終段のフリップフロップF344−32の出力との排他的論理和をとるEXOR3442と、第2段目のフリップフロップF344−2の出力とEXOR3442の出力との排他的論理和をとるEXOR3443と、第1段目のフリップフロップF344−1の出力とEXOR3443の出力との排他的論理和をとりその結果を第1段目のフリップフロップF344−1の入力端に供給するEXOR3444と、を有している。
そして、EXOR348は、シフトレジスタ3441の最終段のフリップフロップF344−32の出力と4ビットの受信データのスクランブルされているLSBとの排他的論理和をとって、デスクランブルされたLSBを生成する。
【0088】
次に、受信データが、送信側の図6および図7に対応して3ビットの場合のデータ再生部について説明する。
【0089】
図21は、本実施形態に係るデータ再生部34を形成する3ビット対応のデータデスクランブラの構成例を示すブロック図である。
図22は、本実施形態に係るデータ再生部34を形成する3ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
なお、図21および図22においては、理解を容易にするため、図19および図20と同一構成部分は同一符号をもって表している。
【0090】
データデスクランブラ340Aは、図21および図22に示すように、M3系列ランダム生成部341A、M7系列ランダム生成部342A、M15系列ランダム生成部343A、M31系列ランダム生成部344A、MSB用排他的論理和ゲート(EXOR)345、2SB用EXOR346、3SB用EXOR347、およびLSB用EXOR348を有している。
【0091】
M3系列ランダム生成部341Aは、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3411Aを形成する3個のフリップフロップF341−1〜F341−3と、第1段目のフリップフロップF341−1の出力と最終段のフリップフロップF341−4の出力との排他的論理和をとりその結果を第1段目のフリップフロップF341−1の入力端に供給するEXOR3412と、を有している。
そして、EXOR345は、シフトレジスタ3411Aの最終段のフリップフロップF341−3の出力と3ビットの受信データのスクランブルされているMSBとの排他的論理和をとって、デスクランブルされたMSBを生成する。
【0092】
M7系列ランダム生成部342Aは、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3421Aを形成する7個のフリップフロップF342−1〜F342−7と、第3段目のフリップフロップF342−3の出力と最終段のフリップフロップF342−7の出力との排他的論理和をとるEXOR3422と、を有している。
そして、EXOR346は、シフトレジスタ3421Aの最終段のフリップフロップF342−7の出力と3ビットの受信データのスクランブルされている2SBとの排他的論理和をとって、デスクランブルされた2SBを生成する。
【0093】
M15系列ランダム生成部343Aは、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3431Aを形成する15個のフリップフロップF343−1〜F343−15と、第1段目のフリップフロップF343−1の出力と最終段のフリップフロップF343−15の出力との排他的論理和をとるEXOR3432と、を有している。
そして、EXOR347は、シフトレジスタ3431Aの最終段のフリップフロップF343−15の出力と3ビットの受信データのスクランブルされている3SBとの排他的論理和をとって、デスクランブルされた3SBを生成する。
【0094】
M31系列ランダム生成部344Aは、クロック信号CLK2が並列に供給され、データ入出力端が直列に接続されてシフトレジスタ3441Aを形成する31個のフリップフロップF344−1〜F344−31と、第3段目のフリップフロップF344−3の出力と最終段のフリップフロップF344−31の出力との排他的論理和をとるEXOR3442と、を有している。
そして、EXOR348は、シフトレジスタ3441Aの最終段のフリップフロップF344−31の出力と3ビットの受信データのスクランブルされているLSBとの排他的論理和をとって、デスクランブルされたLSBを生成する。
【0095】
また、図10に示したように、参照信号SREFがキャリブレーション用の調整用パルスAPLSを含む場合には、データ再生部34は、変換後のデジタルデータに対してキャリブレーションを行う。
キャリブレーションでは、参照信号SREFに含まれる、キャリブレーションのためのベース信号(たとえば図10に示すような、振幅レベルa,b,cの3つのパルス)の受信レベル(アナログ・デジタル変換器33の出力デジタル値)と、予め通信プロトコルによって決められた3値のデジタル値とに基づいて、非線形の伝送特性を補正するための換算式が決定される。そして、データ再生部34は、この換算式によって、その後に受信するデータ信号のデジタル値を補正する。
3点に基づく換算式の決定方法は、多項式による補間法(たとえばスプライン補間法)など様々な方法を適用することができる。
【0096】
次に、図23に関連付けて、光伝送システム1の動作を説明する。
図23は、光伝送システム1の動作を説明するためのタイミングチャートであって、(A)は送受信された光信号波形、(B)は光伝送システム1の動作フェーズ、(C)は送信装置2の動作フェーズ、(D)は受信装置3の動作フェーズ、をそれぞれ示す。なお、図23(A)においては、送信した光信号と受信した光信号とに、通信遅れ等に伴う信号変化がないものと仮定している。また、図23に示すタイミングチャートは、参照信号にキャリブレーション用の調整用信号が含まれる場合について示している。
【0097】
先ず、システムが時刻t0に起動した直後は、図23(A)に示すように、送信装置2のレーザダイオードLD1の出力特性が不安定であり、その期間の送信信号に基づいて受信装置3がキャリブレーションを行わないように、待ち時間がプロトコル上設定される(図23(D))。
また、起動と同時に、送信装置2ではLDパワー制御が開始される。これによって、送信すべきデジタル信号に対して一定光量の光信号が送出されるように、レーザダイオードLD1に流れる電流値が調整される。
送信装置2においては、データ並べ替え部21で、送信すべきデータの各ビットの最大許容連続ビット長が、MSBからLSBに向かって長く、その長さを各ビットの重みの逆数に比例した値とした8ビット(あるいは4ビット)のスクランブルされた送信データD0〜D7(D0〜D3)が生成され、電流制御部23により電流値が調整されてレーザダイオードLD1から送出される。
また、参照信号SREFは、時刻t1〜t3で送出されるが、送信装置2でLDパワー制御を行っている間でも、受信装置3は、クロック信号CLK2の同期再生を行うことができる。すなわち、受信装置3は、参照信号に含まれるパルスの立ち上がりエッジまたは立下りエッジを認識した時点でクロック再生を行う。
クロック再生と同時に、参照信号に含まれるパルスのカウントが開始される。時刻t1〜t3において得られたカウント値に対応するフレーム番号は、時刻t3から取得するデータ信号と対応付けられる。
【0098】
そして、図23(D)が示すように、待ち時間が経過すると、受信装置3ではスクランブルされている受信データがデスクランブルされて、キャリブレーションが行われる。図23(A)では図示していないが、参照信号SREFは、図10に示したような、予めプロトコル上決められたデジタル値に対応して振幅レベルが異なる3つのパルスを有しており、受信装置3では、この3つのパルスに基づいて、データ信号の補正のための換算式を決定する。そして、時刻t3以降に送信されるデータ信号に対し、その換算式によって補正を行う。これによって、光ファイバ線(光伝送路)5における非線形の伝送特性が補償される。
図23に示した参照信号は、たとえばギガビット・イーサネットなどの規格に対応した1ギガビット秒の光信号では、100サンプルごとに1回(1ナノ秒に1回)等の非常に短い間隔で挿入され、受信装置3では、その都度、データ信号の補正が行われる。
【0099】
以上説明したように、受信装置3において、ADC33のリファレンス電圧またはバッファアンプ31のゲイン(利得)を調整することによって、MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)、あるいは、MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)、(ただし、k=0,1,2,3,4・・・・のうちのいずれか)の関係が成り立つように、つまり、図15の符号Aで示す範囲に最大値(MAX)を、あるいは、図15の符号Bで示す範囲に最小値(MIN)を入れるように、ADC33のリファレンス電圧またはバッファアンプ31のゲイン(利得)を調整することによって、比較回路と反転回路だけでデコードすることができる。すなわち、必要な演算は、ビット比較、ビット反転の処理だけであり、高速なデコード処理が実現できる利点がある。
【0100】
また、本実施形態に係る光伝送システム1では、送信装置2において、多値信号を伝送するにあって、送信すべきデータの各ビットの最大許容連続ビット長を、MSBからLSBに向かって長くし、その長さは、各ビットの重みの逆数に比例した値としたデータフォーマットのnビット送信データ列を生成して、光伝送路5に送出することから、AC結合を含む広帯域回路において、分解能の高い、あるいは、S/N比の高い多値伝送を可能にする利点がある。
【0101】
また、送信装置2において、たとえば8ビットあるいは4ビットごとのデータ信号の前に、そのMACフレームのフレーム番号に応じた数のパルスを含む参照信号を送信し、受信装置3において、受信した参照信号のパルスに基づいてサンプリングのためのクロック再生を行うとともに、そのパルスをカウントしてフレーム番号を認識し、8ビットごとに受信するデータ信号と対応付ける。
したがって、クロック再生用パルスと別にフレーム番号識別用パルスを設定する必要がないので、光信号の伝送を効率的に行うことができる。
【0102】
<第2の実施形態>
次に、本発明の第2の実施形態について説明する。
本第2の実施形態に係る光伝送システムは、多値信号伝送のLSBのエラーが上位ビットに伝播することを防止する方法に特徴がある。なお、本第2の実施形態における光伝送システムの構成は、第1の実施形態の構成を適用することができる。
【0103】
通常の多値受信装置では、LSBのエラーが上位ビットへ伝播するおそれがある。
たとえば、4ビット伝送(16値伝送)において、16値の伝送値7を8と誤った場合、差はわずか1であるのに、4ビットの各ビットを見ると、全てのビットでエラーが発生するおそれがある。
この現象は、通信路のS/Nが徐々に劣化した場合であっても、4ビットのLSBだけエラーが発生するのではなく、突然、全ビットにエラーが発生する可能性がある。
【0104】
そこで、本第2の実施形態においては、第1の実施形態と重複する部分もあるが、送信装置が生成する送信信号の各ビットの重み付けに特徴を持たせる以下の構成を採用している。
【0105】
伝送する信号が、各ビット出力の加算、減算で、構成される、多値伝送において、nビット送信データ列[n-1:0]の各ビット[k]の重みが次の関係を満足する。
ある値Wに対し、LSBの重みがW未満、LSBを除く他のビットの重みがWの2^k倍以上(ただしk=1,…,n-1、MSBはk=n-1)とする。
【0106】
また、伝送する信号が、各ビット出力の加算、減算で、構成される、光多値伝送において、nビット送信データ列[n-1:0]の各ビット[k]のオン/オフによる送信側の光出力の差が次の関係を満足する。
ある値Wに対し、LSBのオン/オフによる光出力の差がW未満、LSBを除く他のビットのオン/オフによる光出力の差がWの2^k倍以上(ただしk=1,…,n-1、MSBはk=n-1)とする。
【0107】
4ビット伝送(16値伝送)のAC信号で説明すると、第2の実施形態で参照した図12に示すように、0(LV0)を中心として、正と負の値をとり、各ビットエレメントは、8つの値で構成され、これらのエレメントで16値を作る方法を図13を参照した説明と同様である。
【0108】
そして、たとえば、16値の伝送値7を8と誤った場合、差はわずか1であるのに、4ビットの各ビットを見ると、伝送値7は、伝送値8は[MSB,2SB,3SB,LSB]=[1,0,0,0]であることから、全てのビットでエラーが発生することになる。
そこで、本第3の実施形態においては、このエラー発生を抑止するために、図24に示すように、重み付けを変更する。
この例は、ある値Wに対し、LSBの重みがW未満、LSBを除く他のビットの重みがWの2^k倍以上(ただしk=1,…,n-1、MSBはk=n-1)の関係を満足する例である。
このようにすると、16値は図25に示すように分布する。
これにより、伝送(通信)路のS/Nが劣化した場合、LSBにはエラーが生じても、MSB,2SB,3SBの上位ビットには、エラーが生じにくくなり、エラーが発生するのをLSBのみにすることができる。
【0109】
なお、本発明の実施形態は、上述した実施形態に拘泥せず、当業者であれば、本発明の要旨を変更しない範囲内で様々な改変が可能である。たとえば、実施形態に係る光受信装置は、光空間伝送にも適用することができる。
また、上記第1および第2の実施形態で述べた、様々な参照信号およびその処理は、組み合わせて実現することができる。
【図面の簡単な説明】
【0110】
【図1】第1の実施形態に係る光伝送システムの構成を示す図である。
【図2】第1の実施形態における送信装置の回路構成の一例を示す図である。
【図3】送信装置の電流制御回路の他の構成例を示す回路図である。
【図4】実施形態の送信装置のデータ並べ替え部を形成する4ビット対応のデータスクランブラの構成例を示すブロック図である。
【図5】実施形態の送信装置のデータ並べ替え部を形成する4ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
【図6】実施形態の送信装置のデータ並べ替え部を形成する3ビット対応のデータスクランブラの構成例を示すブロック図である。
【図7】実施形態の送信装置のデータ並べ替え部を形成する3ビット対応のデータスクランブラの具体的な構成例を示す回路図である。
【図8】参照信号の一例を示す光信号波形図である。
【図9】フレーム番号を規定した参照信号の一例を示す光信号波形図である。
【図10】調整用信号を加えた参照信号の一例を示す光信号波形図である。
【図11】第1の実施形態における受信装置の回路構成の一例を示す図である。
【図12】一般的な16値伝送(4ビット)のAC信号伝送の0(LV0)を中心として、正と負の値をとる各エレメントを示す図である。
【図13】図12に示すエレメントで16値を作る方法を説明するための図である。
【図14】通常のしきい値を計算して16値判定を行う方法を説明するための図である。
【図15】本実施形態における受信装置にADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)に基づく調整機能を説明するための図である。
【図16】本実施形態の調整機能で調整された信号をADCで変換した後の信号例を示す図である。
【図17】2の補数データ例を示す図である。
【図18】バイナリデータ例を示す図である。
【図19】実施形態の受信装置のデータ再生部を形成する4ビット対応のデータデスクランブラの構成例を示すブロック図である。
【図20】実施形態の受信装置のデータ再生部を形成する4ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
【図21】実施形態の受信装置のデータ再生部を形成する4ビット対応のデータデスクランブラの構成例を示すブロック図である。
【図22】実施形態の受信装置のデータ再生部を形成する4ビット対応のデータデスクランブラの具体的な構成例を示す回路図である。
【図23】実施形態に係る光伝送システムの動作を説明するためのタイミングチャートである。
【図24】本第3の実施形態においてエラー発生を抑止するために重み付けを変更した際の16値伝送(4ビット)のAC信号伝送の0(LV0)を中心として、正と負の値をとる各エレメントを示す図である。
【図25】第3の実施形態において重み付けを行った場合の16値(4ビット)の分布例を示す図である。
【符号の説明】
【0111】
1…光伝送システム、2,2A…送信装置、21…データ並べ替え部、22…オートパワーコントロール部、23…電流制御部、24…分解能設定部、25…デジタル・アナログ変換器(DAC)、3,3A…受信装置、31…バッファアンプ、32…クロック再生部、33…アナログ・デジタル変換器(ADC)、34…データ再生部、LD1…レーザダイオード、PD1,PD2…フォトダイオード、4…データ処理装置、5…光伝送路。
【特許請求の範囲】
【請求項1】
伝送路を伝送されたnビットの多値信号を受信する受信装置であって、
nビットの多値信号を受信する受信素子と、
アナログ受信信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)と、
上記受信素子から上記ADCの入力までの任意の位置で直流成分を除去するためのAC接続を行う接続素子と、
上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式の関係に近づくように、上記ADCのリファレンス電圧を調整する調整機能部と
を有する受信装置。
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【請求項2】
受信される多値信号は、送信側においてMSBとその1ビット下のビットに、異なるデータストリームが送信され、
上記ADCによるデジタル多値信号をデコードする再生部を有し、
上記再生部は
上記ADCのデータコンバージョンのフォーマットを2の補数とし、上記ADCでは、上のビットから所定位置まで同じビットパターンが検出されるがその内もっともLSB側に近いビットが上記ADCで変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットとなるものとしてデコード処理する
請求項1記載の受信装置。
【請求項3】
受信される多値信号は、送信側においてMSBとその1ビット下のビットに、異なるデータストリームが送信され、
上記ADCによるデジタル多値信号をデコードする再生部を有し、
上記再生部は
上記ADCのデータコンバージョンのフォーマットをバイナリとし、上記ADCの最上位の次のビットから同じビットパターンが検出されるが当該検出パターン内、最もLSB側に近いビットが上記ADCで変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットと連続するものとしてデコード処理を行う
請求項1記載の受信装置。
【請求項4】
上記再生部は、MSBだけは符号を反転させてデコードする
請求項2または3記載の受信装置。
【請求項5】
伝送路を伝送されたnビットの多値信号を受信する受信装置であって、
nビットの多値信号を受信する受信素子と、
アナログ受信信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)と、
上記受信素子から上記ADCの入力までの任意の位置で直流成分を除去するためのAC接続を行う接続素子と、
上記ADCの入力側の信号ラインに配置された増幅器と、
上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式の関係に近づくように、上記増幅器のゲインを調整する調整機能部と
を有する受信装置。
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【請求項6】
受信される多値信号は、送信側においてMSBとその1ビット下のビットに、異なるデータストリームが送信され、
上記ADCによるデジタル多値信号をデコードする再生部を有し、
上記再生部は
上記ADCのデータコンバージョンのフォーマットを2の補数とし、上記ADCでは、上のビットから所定位置まで同じビットパターンが検出されるがその内もっともLSB側に近いビットが上記ADCで変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットとなるものとしてデコード処理する
請求項5記載の受信装置。
【請求項7】
受信される多値信号は、送信側においてMSBとその1ビット下のビットに、異なるデータストリームが送信され、
上記ADCによるデジタル多値信号をデコードする再生部を有し、
上記再生部は
上記ADCのデータコンバージョンのフォーマットをバイナリとし、上記ADCの最上位の次のビットから同じビットパターンが検出されるが当該検出パターン内、最もLSB側に近いビットが上記ADCで変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットと連続するものとしてデコード処理を行う
請求項5記載の受信装置。
【請求項8】
上記再生部は、MSBだけは符号を反転させてデコードする
請求項6または7記載の受信装置。
【請求項9】
受信素子から入力までの任意の位置で直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)を含み、
上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式の関係に近づくように、上記ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する機能を有する受信装置に対して、
nビットの送信データを生成しAC多値信号として送信する機能を有する
送信装置。
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【請求項10】
多値信号を伝送路に伝送する伝送システムであって、
nビットの送信データを生成しAC多値信号として伝送路に送信する送信装置と、
上記伝送路を伝送された多値信号を受信し、受信した多値信号をデコードする受信装置と、を有し、
上記受信装置は、
受信素子から入力までの任意の位置で直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)を含み、
上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式の関係に近づくように、上記ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する機能を有する
伝送システム。
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【請求項11】
伝送路を伝送されたnビットの多値信号を受信する受信方法であって、
受信信号から直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をアナログ・デジタル変換器(ADC)でデジタル信号に変換(コンバージョン)するステップを含み、
上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式の関係に近づくように、上記ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する
受信方法。
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【請求項1】
伝送路を伝送されたnビットの多値信号を受信する受信装置であって、
nビットの多値信号を受信する受信素子と、
アナログ受信信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)と、
上記受信素子から上記ADCの入力までの任意の位置で直流成分を除去するためのAC接続を行う接続素子と、
上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式の関係に近づくように、上記ADCのリファレンス電圧を調整する調整機能部と
を有する受信装置。
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【請求項2】
受信される多値信号は、送信側においてMSBとその1ビット下のビットに、異なるデータストリームが送信され、
上記ADCによるデジタル多値信号をデコードする再生部を有し、
上記再生部は
上記ADCのデータコンバージョンのフォーマットを2の補数とし、上記ADCでは、上のビットから所定位置まで同じビットパターンが検出されるがその内もっともLSB側に近いビットが上記ADCで変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットとなるものとしてデコード処理する
請求項1記載の受信装置。
【請求項3】
受信される多値信号は、送信側においてMSBとその1ビット下のビットに、異なるデータストリームが送信され、
上記ADCによるデジタル多値信号をデコードする再生部を有し、
上記再生部は
上記ADCのデータコンバージョンのフォーマットをバイナリとし、上記ADCの最上位の次のビットから同じビットパターンが検出されるが当該検出パターン内、最もLSB側に近いビットが上記ADCで変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットと連続するものとしてデコード処理を行う
請求項1記載の受信装置。
【請求項4】
上記再生部は、MSBだけは符号を反転させてデコードする
請求項2または3記載の受信装置。
【請求項5】
伝送路を伝送されたnビットの多値信号を受信する受信装置であって、
nビットの多値信号を受信する受信素子と、
アナログ受信信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)と、
上記受信素子から上記ADCの入力までの任意の位置で直流成分を除去するためのAC接続を行う接続素子と、
上記ADCの入力側の信号ラインに配置された増幅器と、
上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式の関係に近づくように、上記増幅器のゲインを調整する調整機能部と
を有する受信装置。
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【請求項6】
受信される多値信号は、送信側においてMSBとその1ビット下のビットに、異なるデータストリームが送信され、
上記ADCによるデジタル多値信号をデコードする再生部を有し、
上記再生部は
上記ADCのデータコンバージョンのフォーマットを2の補数とし、上記ADCでは、上のビットから所定位置まで同じビットパターンが検出されるがその内もっともLSB側に近いビットが上記ADCで変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットとなるものとしてデコード処理する
請求項5記載の受信装置。
【請求項7】
受信される多値信号は、送信側においてMSBとその1ビット下のビットに、異なるデータストリームが送信され、
上記ADCによるデジタル多値信号をデコードする再生部を有し、
上記再生部は
上記ADCのデータコンバージョンのフォーマットをバイナリとし、上記ADCの最上位の次のビットから同じビットパターンが検出されるが当該検出パターン内、最もLSB側に近いビットが上記ADCで変換した値でのMSB、その次が一つ下のビット、その次が二つ下のビットと連続するものとしてデコード処理を行う
請求項5記載の受信装置。
【請求項8】
上記再生部は、MSBだけは符号を反転させてデコードする
請求項6または7記載の受信装置。
【請求項9】
受信素子から入力までの任意の位置で直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)を含み、
上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式の関係に近づくように、上記ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する機能を有する受信装置に対して、
nビットの送信データを生成しAC多値信号として送信する機能を有する
送信装置。
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【請求項10】
多値信号を伝送路に伝送する伝送システムであって、
nビットの送信データを生成しAC多値信号として伝送路に送信する送信装置と、
上記伝送路を伝送された多値信号を受信し、受信した多値信号をデコードする受信装置と、を有し、
上記受信装置は、
受信素子から入力までの任意の位置で直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をデジタル信号に変換するアナログ・デジタル変換器(ADC)を含み、
上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式の関係に近づくように、上記ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する機能を有する
伝送システム。
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【請求項11】
伝送路を伝送されたnビットの多値信号を受信する受信方法であって、
受信信号から直流成分を除去するためのAC接続を行われたnビットのアナログ多値信号をアナログ・デジタル変換器(ADC)でデジタル信号に変換(コンバージョン)するステップを含み、
上記ADCで変換(コンバージョン)した値の最大値(MAX)あるいは最小値(MIN)の少なくとも一方が、上記ADCのアナログ入力範囲の最大値(VINmax)あるいはアナログ入力範囲の最小値(VINmin)に対し、次式の関係に近づくように、上記ADCのリファレンス電圧または上記ADCの前段の増幅器のゲインを調整する
受信方法。
MAX=(VINmax)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・)
MIN=(VINmin)/(2^k)×(2^n−1)/(2^n)
(ただし、k=0,1,2,3,4・・・・のうちのいずれか)
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
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【図22】
【図23】
【図24】
【図25】
【公開番号】特開2007−194967(P2007−194967A)
【公開日】平成19年8月2日(2007.8.2)
【国際特許分類】
【出願番号】特願2006−11725(P2006−11725)
【出願日】平成18年1月19日(2006.1.19)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成19年8月2日(2007.8.2)
【国際特許分類】
【出願日】平成18年1月19日(2006.1.19)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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