固体撮像素子の製造方法
【課題】高温にすることなく、第１の基板を第２の基板に取り付けることが可能な固体撮像素子の製造方法を提供する。
【解決手段】ＣＭＯＳイメージセンサ１の製造方法は、シリコン基板１０１に電極１０６を形成する工程と、支持基板２０１に電極２０６を形成する工程と、電極１０６にはんだ１０７を塗布する工程と、電極２０６にはんだ２０７を塗布する工程と、はんだ１０７および２０７が溶融して再凝固することにより、はんだ３０１を形成する工程と、シリコン基板１０１と支持基板２０１との間に接着剤３０２を充填して固化させる工程と、ＣＭＰ法によりシリコン基板１０１の一部を除去する工程と、を備えている。
【解決手段】ＣＭＯＳイメージセンサ１の製造方法は、シリコン基板１０１に電極１０６を形成する工程と、支持基板２０１に電極２０６を形成する工程と、電極１０６にはんだ１０７を塗布する工程と、電極２０６にはんだ２０７を塗布する工程と、はんだ１０７および２０７が溶融して再凝固することにより、はんだ３０１を形成する工程と、シリコン基板１０１と支持基板２０１との間に接着剤３０２を充填して固化させる工程と、ＣＭＰ法によりシリコン基板１０１の一部を除去する工程と、を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、裏面受光型の固体撮像素子の製造方法に関する。
【背景技術】
【０００２】
従来、フォトダイオード（光電変換部）が形成されたシリコン基板（第１の基板）と、シリコン基板の表面上に形成された配線部とを備えた固体撮像素子が知られている。配線部は、複数の配線層と、層間絶縁膜とを有する。そして、この固体撮像素子では、光がシリコン基板の表面側から配線部を介してフォトダイオードに入射されるので、フォトダイオードに入射する光量が減少したり、配線層のレイアウトが制限されるといった種々の不都合があった。
【０００３】
そこで、従来では、いわゆる裏面受光型の固体撮像素子が提案されている（たとえば、特許文献１および２参照）。上記特許文献１および２に開示された固体撮像素子は、フォトダイオードが形成されたシリコン基板と、シリコン基板の表面上に形成された配線部と、配線部を介してシリコン基板が設けられた支持基板（第２の基板）とを備えている。すなわち、裏面受光型の固体撮像素子では、支持基板上に配線部が設けられるとともに、配線部上にシリコン基板が設けられており、光がシリコン基板の裏面側から配線部を介することなく直接フォトダイオードに入射される。したがって、裏面受光型の固体撮像素子では、上記のような不都合を解消することが可能である。
【０００４】
【特許文献１】特開２００３−３１７８５号公報
【特許文献２】特開２００７−３２４６３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、裏面受光型の固体撮像素子の製造方法としては、たとえば、シリコン基板の表面上に配線部が形成された後、シリコン基板が配線部を介して支持基板に張り合わされる。そこで、本発明の課題とするところは、高温にすることなく、第１の基板（シリコン基板）を第２の基板（支持基板）に取り付けることが可能な固体撮像素子の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の固体撮像素子の製造方法は、第１の基板の表面に複数の光電変換部を含む撮像部を形成する工程と、第１の基板の表面上に撮像部の配線部を形成する工程と、第２の基板に撮像部からの信号を処理する信号処理回路を形成する工程と、第２の基板の表面上に信号処理回路の配線部を形成する工程と、第１の基板と第２の基板をそれぞれの配線部を介して取り付ける工程と、を備えた固体撮像素子の製造方法において、第１の基板の配線部に第１の電極を形成する工程と、第２の基板の配線部に第２の電極を形成する工程と、をさらに備え、第１の基板と第２の基板をそれぞれの配線部を介して取り付ける工程は、第１の電極と第２の電極とをはんだ付けする工程と、第１の基板と第２の基板との間に接着剤を充填する工程と、接着剤を固化させる工程と、第１の基板の裏面を化学機械研磨することにより、第１の基板の一部を除去する工程と、を含む。
【０００７】
このように構成することによって、第１の電極と第２の電極とをはんだ付けすることにより、高温にすることなく、第１の基板を第２の基板に取り付けることができる。
【０００８】
上記固体撮像素子の製造方法において、好ましくは、第１の電極と第２の電極とをはんだ付けする工程は、第１の電極に第１のはんだを塗布する工程と、第２の電極に第２のはんだを塗布する工程と、第１のはんだおよび第２のはんだを溶融した後、再凝固させることにより、第１の電極と第２の電極とを接続する第３のはんだを形成する工程と、を含む。
【０００９】
上記固体撮像素子の製造方法において、好ましくは、第１の基板と第２の基板をそれぞれの配線部を介して取り付ける工程は、第１の基板の一部を除去した後、接着剤を除去する工程と、第１の基板と第２の基板との間に樹脂を充填する工程と、をさらに含む。
【００１０】
上記接着剤を除去する工程を含む固体撮像素子の製造方法において、第１の基板と第２の基板との間に接着剤を充填する工程は、第１の基板と第２の基板との間にポリマーを充填する工程を含み、接着剤を固化させる工程は、ポリマーを冷却して凝固させる工程を含み、接着剤を除去する工程は、凝固したポリマーを常温に戻すことにより融解する工程を含んでいてもよい。
【００１１】
上記接着剤を除去する工程を含む固体撮像素子の製造方法において、第１の基板と第２の基板との間に接着剤を充填する工程は、第１の基板と第２の基板との間にワックスを充填する工程を含み、接着剤を固化させる工程は、ワックスを一時的に加熱して硬化させる工程を含み、接着剤を除去する工程は、硬化したワックスを有機溶剤を用いて除去する工程を含んでいてもよい。
【発明の効果】
【００１２】
本発明によれば、高温にすることなく、第１の基板を第２の基板に取り付けることが可能な固体撮像素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下の実施形態では、固体撮像素子の一例であるＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
【００１４】
図１は、本発明の一実施形態によるＣＭＯＳイメージセンサの構成を示したブロック図である。図２は、図１のＣＭＯＳイメージセンサの概略を示した断面図である。まず、図１および図２を参照して、本発明の一実施形態によるＣＭＯＳイメージセンサ１の構成について説明する。
【００１５】
本実施形態によるＣＭＯＳイメージセンサ１は、図１に示すように、撮像部１０と、行選択回路２０と、サンプルホールド回路３０と、列選択回路４０と、出力回路５０と、制御回路６０とを備えている。なお、出力回路５０および制御回路６０は、本発明の「信号処理回路」の一例である。
【００１６】
撮像部１０には、複数の画素１０ａがマトリクス状（行列状）に設けられている。各画素１０ａは、フォトダイオード１１と、リセットトランジスタ１２と、増幅トランジスタ１３と、選択トランジスタ１４とを含んでいる。なお、フォトダイオード１１は、本発明の「光電変換部」の一例である。フォトダイオード１１は、入射する光量に応じて信号電荷（電子）を生成するとともに、生成された信号電荷を蓄積する機能を有する。リセットトランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４は、それぞれ、Ｎチャネル型の電界効果トランジスタからなる。
【００１７】
リセットトランジスタ１２は、フォトダイオード１１の信号電荷を初期化するために設けられている。具体的には、リセットトランジスタ１２では、ゲートがリセット信号を供給するリセット線１０ｂに接続され、ソースがフォトダイオード１１に接続され、ドレインが電源電圧Ｖｄｄを供給するＶｄｄ線１０ｃに接続されている。このため、リセット線１０ｂからリセット信号が供給されることにより、リセットトランジスタ１２がオンすることによって、フォトダイオード１１の電圧がリセットされ、信号電荷が初期化される。
【００１８】
増幅トランジスタ１３は、フォトダイオード１１に蓄積された信号電荷を増幅するために設けられている。具体的には、増幅トランジスタ１３では、ゲートがフォトダイオード１１に接続され、ソースが選択トランジスタ１４のドレインに接続され、ドレインがＶｄｄ線１０ｃに接続されている。このため、増幅トランジスタ１３は、フォトダイオード１１に蓄積された信号電荷の量に応じてオン状態が変化する。
【００１９】
選択トランジスタ１４は、増幅トランジスタ１３により増幅された信号を出力するために設けられている。具体的には、選択トランジスタ１４では、ゲートが行毎に設けられた行選択線１０ｄに接続され、ソースが列毎に設けられた信号線１０ｅに接続されている。このため、行選択線１０ｄから選択信号が供給されることにより、選択トランジスタ１４がオンすることによって、信号線１０ｅに増幅された信号が出力される。
【００２０】
行選択回路２０には、行選択線１０ｄが接続されており、行選択線１０ｄに選択信号を順次出力するように構成されている。サンプルホールド回路３０は、各信号線１０ｅに接続されており、行選択回路２０により選択された画素１０ａから出力される信号を一時的に保持する機能を有する。列選択回路４０は、マルチプレクサなどを含み、サンプルホールド回路３０に保持された信号を出力回路５０に順次出力するように構成されている。出力回路５０は、Ａ／Ｄ変換部などを含む。制御回路６０は、タイミングジェネレータなどを含み、行選択回路２０および列選択回路４０の動作を制御する機能を有する。
【００２１】
ＣＭＯＳイメージセンサ１は、図２に示すように、銀ペースト（図示省略）などにより、半導体パッケージ４００のキャビティ４０１に取り付けられている。そして、ＣＭＯＳイメージセンサ１は、ワイヤ４０２を介して半導体パッケージ４００と電気的に接続されている。
【００２２】
また、ＣＭＯＳイメージセンサ１の断面構造としては、シリコン基板１０１が支持基板２０１上に設けられている。なお、シリコン基板１０１は、本発明の「第１の基板」の一例であり、支持基板２０１は、本発明の「第２の基板」の一例である。ＣＭＯＳイメージセンサ１は、シリコン基板１０１の表面（図２では下側の面）が支持基板２０１の表面（上側の面）と向かい合うように配置されており、いわゆる裏面受光型のＣＭＯＳイメージセンサである。
【００２３】
シリコン基板１０１は、Ｐ−型であり、約２μｍの厚みを有する。シリコン基板１０１の表面には、フォトダイオード１１と、支持基板２０１と電気的に接続するためのＮ＋型の不純物領域１０１ａとが形成されている。フォトダイオード１１は、シリコン基板１０１の表面から約０．５μｍの深さを有する。また、図２では省略するが、シリコン基板１０１の表面には、図１に示したリセットトランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、行選択回路２０、サンプルホールド回路３０、および列選択回路４０が形成されている。
【００２４】
シリコン基板１０１の表面上には、複数の配線層１０２ａと層間絶縁膜１０２ｂとを有する配線部１０２が形成されている。この配線部１０２は、シリコン基板１０１の表面に形成された撮像部１０、行選択回路２０、サンプルホールド回路３０、および列選択回路４０の配線部である。配線部１０２の表面上には、約１μｍの厚みを有するポリマー１０３が形成されている。配線部１０２およびポリマー１０３の不純物領域１０１ａと対応する領域には、約１μｍの幅を有するコンタクトホール１０４が形成されている。
【００２５】
コンタクトホール１０４の内表面には、約０．１μｍの厚みを有するクロム層からなるバリアメタル１０５が形成されている。コンタクトホール１０４の内部には、バリアメタル１０５を介して銅からなる電極１０６が充填されている。なお、電極１０６は、本発明の「第１の電極」の一例である。
【００２６】
一方、支持基板２０１の表面には、シリコン基板１０１と電気的に接続するためのＮ＋型の不純物領域２０１ａと、半導体パッケージ４００と電気的に接続するためのＮ＋型の不純物領域２０１ｂとが形成されている。また、図２では省略するが、支持基板２０１の表面には、図１に示した出力回路５０および制御回路６０が形成されている。支持基板２０１は、幅がシリコン基板１０１の幅よりも大きくなるように形成されている。
【００２７】
支持基板２０１の表面上には、複数の配線層２０２ａと、層間絶縁膜２０２ｂと、不純物領域２０１ｂと電気的に接続される電極２０２ｃとを有する配線部２０２が形成されている。この配線部２０２は、支持基板２０１の表面に形成された出力回路５０および制御回路６０の配線部である。電極２０２ｃは、上方にシリコン基板１０１が存在しない領域に配置されている。また、電極２０２ｃには、ワイヤ４０２が電気的に接続されている。
【００２８】
配線部２０２の表面上には、約１μｍの厚みを有するポリマー２０３が形成されている。配線部２０２およびポリマー２０３の不純物領域２０１ａと対応する領域には、約１μｍの幅を有するコンタクトホール２０４が形成されている。
【００２９】
コンタクトホール２０４の内表面には、約０．１μｍの厚みを有するクロム層からなるバリアメタル２０５が形成されている。コンタクトホール２０４の内部には、バリアメタル２０５を介して銅からなる電極２０６が充填されている。なお、電極２０６は、本発明の「第２の電極」の一例である。
【００３０】
そして、支持基板２０１の表面上には、はんだ３０１を介してシリコン基板１０１が接続されている。具体的には、シリコン基板１０１に形成された電極１０６と、支持基板２０１に形成された電極２０６とがはんだ３０１により接続されている。なお、はんだ３０１は、本発明の「第３のはんだ」の一例である。また、支持基板２０１とシリコン基板１０１との間には、機械的強度を大きくするための樹脂３０３が充填されている。
【００３１】
図３〜図１５は、図２のＣＭＯＳイメージセンサの製造方法を説明するための断面図である。なお、図３〜図１５は、概略を示した断面図であり、説明の便宜上、図２とは異なる断面を示している。次に、図１〜図１５を参照して、本発明の一実施形態によるＣＭＯＳイメージセンサ１の製造方法について説明する。
【００３２】
まず、図３に示すように、周知の技術を用いて、約３５０μｍの厚みを有するＰ−型のシリコン基板１０１の表面に、フォトダイオード１１と、支持基板２０１（図２参照）と電気的に接続するためのＮ＋型の不純物領域１０１ａとが形成される。フォトダイオード１１は、シリコン基板１０１の表面から約０．５μｍの深さを有するように形成される。また、図３では省略するが、シリコン基板１０１の表面には、図１に示したリセットトランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、行選択回路２０、サンプルホールド回路３０、および列選択回路４０が形成される。なお、シリコン基板１０１は、幅が約２００ｍｍであり、位置あわせ用のマーク（図示省略）を有する。そして、シリコン基板１０１の表面上には、複数の配線層１０２ａと層間絶縁膜１０２ｂとを有する配線部１０２が形成される。
【００３３】
次に、スピンコート法を用いて、配線部１０２の表面上にポリマー１０３が形成される。ポリマー１０３は、約１μｍの厚みを有し、保護膜として機能する。そして、フォトリソグラフィ技術を用いて、配線部１０２およびポリマー１０３の不純物領域１０１ａと対応する領域をエッチングすることにより、図４に示すように、配線部１０２およびポリマー１０３の不純物領域１０１ａと対応する領域に、約１μｍの幅を有するコンタクトホール１０４が形成される。
【００３４】
次に、スパッタ法を用いて、ポリマー１０３の表面上にコンタクトホール１０４の内表面を覆うように、約０．１μｍの厚みを有するクロム層が形成される。そして、フォトリソグラフィ技術を用いて、ポリマー１０３上のクロム層をエッチングすることにより、図５に示すように、コンタクトホール１０４の内表面にクロム層からなるバリアメタル１０５が形成される。
【００３５】
次に、ポリマー１０３の表面上にコンタクトホール１０４内を充填するように、銅層が形成される。そして、フォトリソグラフィ技術を用いて、所定領域の銅層をエッチングすることにより、図６に示すような銅からなる電極１０６が形成される。なお、電極１０６は、ポリマー１０３の表面から約１μｍ突出するように形成されるとともに、その突出した部分の幅がコンタクトホール１０４の幅よりも大きくなるように形成される。その後、電極１０６上に低融点のはんだ１０７が塗布される。低融点のはんだ１０７の融点温度範囲は、約６０〜１２０℃が好ましい。低融点のはんだ１０７の一例として、ＩｎＳｎはんだが使用され得る。このＩｎＳｎはんだの融点は、１１７℃である。なお、はんだ１０７は、本発明の「第１のはんだ」の一例である。
【００３６】
次に、図７に示すように、周知の技術を用いて、Ｐ−型のシリコン基板からなる支持基板２０１の表面に、シリコン基板１０１（図２参照）と電気的に接続するためのＮ＋型の不純物領域２０１ａと、半導体パッケージ４００（図２参照）と電気的に接続するためのＮ＋型の不純物領域２０１ｂとが形成される。また、図７では省略するが、支持基板２０１の表面には、図１に示した出力回路５０および制御回路６０が形成される。また、支持基板２０１は、幅が約２００ｍｍであり、位置あわせ用のマーク（図示省略）を有する。そして、支持基板２０１の表面上には、複数の配線層２０２ａと、層間絶縁膜２０２ｂと、不純物領域２０１ｂと電気的に接続される電極２０２ｃとを有する配線部２０２が形成される。
【００３７】
次に、図８に示すように、支持基板２０１には、上記したシリコン基板１０１と同様に、ポリマー２０３、コンタクトホール２０４、バリアメタル２０５、電極２０６、および、低融点のはんだ２０７が形成される。低融点のはんだ２０７として、前述の低融点のはんだ１０７と同じ材質のはんだを使用することが好ましい。なお、はんだ２０７は、本発明の「第２のはんだ」の一例である。
【００３８】
次に、図９に示すように、支持基板２０１の表面上に、シリコン基板１０１が配置される。このとき、シリコン基板１０１の表面と支持基板２０１の表面とが互いに向かい合うように配置される。すなわち、図９では、シリコン基板１０１は図６と上下が逆になっている。また、たとえば、赤外線カメラ（図示省略）を用いて、シリコン基板１０１に設けられたマーク（図示省略）と、支持基板２０１に設けられたマーク（図示省略）とを参照することにより、位置あわせが行われる。
【００３９】
次に、低融点のはんだ１０７および２０７を一時的に約１５０度に加熱することにより、はんだ１０７および２０７が溶融して再凝固することによって、図１０に示すように、電極１０６と電極２０６とを接続するはんだ３０１が形成される。このような低融点のはんだを用いた接続技術については、『山森弘毅、前澤正明、東海林彰“低融点はんだバンプを用いるフリップチップボンディング技術”「電子技術総合研究所彙報 第６４巻 臨時号」』に開示されている。なお、はんだ１０７および２０７を加熱する際に、はんだ１０７および２０７の位置あわせが多少ずれていたとしても、はんだ１０７および２０７が溶融したときに、互いの表面張力によりはんだ１０７と２０７が吸い寄せあうことにより、はんだ３０１が適切に形成される。さらに、位置あわせのずれも修正される。
【００４０】
次に、機械的強度を大きくするために、図１１に示すように、支持基板２０１とシリコン基板１０１との間に、接着剤３０２を充填して固化させる。具体的には、支持基板２０１とシリコン基板１０１の間の気圧を低下させた状態で、支持基板２０１とシリコン基板１０１との間にポリマーを注入し、その後、約−２０度に冷却することにより、注入されたポリマーを凝固させる。なお、このような接着剤の一例については、再公表特許ＷＯ９７／０６９２０号公報に開示されている。
【００４１】
次に、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法を用いて、シリコン基板１０１の裏面が研磨されることにより、シリコン基板１０１の一部が除去される。これにより、図１２に示すように、シリコン基板１０１が約２μｍの厚みを有するように形成される。これにより、受光しようとする光が、シリコン基板１０１に設けられたフォトダイオード１１に到達する。
【００４２】
次に、レーザまたはダイヤモンドソーを用いて、図１３に示すように、不要な電極２０２ｃ上のシリコン基板１０１、配線部１０２、およびポリマー１０３を除去する。次に、レーザまたはダイヤモンドソーを用いて、図１４に示すように、支持基板２０１がチップ毎に切断される。
【００４３】
次に、図１５に示すように、接着剤３０２（図１４参照）が除去される。具体的には、常温に戻すことにより、ポリマーを融解させて、融解したポリマーを水により除去する。その後、支持基板２０１とシリコン基板１０１との間に樹脂３０３を注入するとともに、電極２０２ｃ上のポリマー２０３を除去することによって、図２に示したＣＭＯＳイメージセンサ１が形成される。
【００４４】
本実施形態では、上記のように、低融点のはんだ１０７および２０７を、溶融して再凝固させることにより、電極１０６と電極２０６とを接続するはんだ３０１を形成することによって、高温にすることなく、シリコン基板１０１を支持基板２０１に取り付けることができる。これにより、シリコン基板１０１を支持基板２０１に取り付ける際に、シリコン基板１０１、配線部１０２、支持基板２０１、および配線部２０２が熱により影響を受けるのを抑制することができる。また、高温に弱い材料であっても配線部１０２および２０２に用いることができる。
【００４５】
また、本実施形態では、支持基板２０１とシリコン基板１０１との間に接着剤３０２を充填して固化させることによって、ＣＭＰ法によりシリコン基板１０１の一部を除去する際に、支持基板２０１とシリコン基板１０１とを接続するはんだ３０１に負荷がかかるのを抑制することができる。このため、はんだ３０１に負荷がかかるのを抑制しながら、シリコン基板１０１を薄くしてフォトダイオード１１に入射する光量が減少するのを抑制することができる。
【００４６】
また、本実施形態では、支持基板２０１とシリコン基板１０１との間に接着剤３０２を充填して固化させることによって、支持基板２０１がチップ毎に切断される際に、支持基板２０１とシリコン基板１０１とを接続するはんだ３０１に負荷がかかるのを抑制することができる。
【００４７】
また、本実施形態では、接着剤３０２としてポリマーを用いることによって、ポリマーを凝固および融解させるときに、高温になるのを抑制することができる。
【００４８】
また、本実施形態では、サンプルホールド回路３０および列選択回路４０をシリコン基板１０１に形成することによって、サンプルホールド回路３０および列選択回路４０を支持基板２０１に形成する場合に比べて、電極１０６および１０７の数を少なくすることができる。
【００４９】
本発明は、上述した以外にも種々の実施形態を採用することができる。たとえば、上記実施形態では、接着剤３０２の一例としてポリマーを示したが、これに限らず、接着剤３０２としてワックスを用いてもよい。この場合、気圧を低下させた状態で、支持基板２０１とシリコン基板１０１との間にワックスを注入し、その後、一時的に加熱することにより、注入されたワックスを硬化させる。そして、硬化したワックスは、加熱した状態でアセトン（有機溶剤）を用いて除去することができるが、樹脂３０３の代わりにそのまま残しておいてもよい。なお、このような接着剤の一例については、特開２００２−３１１０８４号公報に開示されている。
【００５０】
また、上記実施形態では、サンプルホールド回路３０および列選択回路４０をシリコン基板１０１に形成する例を示したが、これに限らず、サンプルホールド回路３０および列選択回路４０を支持基板２０１に形成してもよい。この場合には、行選択回路２０などと性能の異なる列選択回路４０をシリコン基板１０１に形成する必要がないので、シリコン基板１０１の製造プロセスを簡略化することができる。
【００５１】
また、上記実施形態では、電極１０６および２０６の材料として銅を用いる例を示したが、これに限らず、電極１０６および２０６の材料としてポリシリコンを用いてもよい。
【００５２】
また、上記実施形態では、支持基板２０１とシリコン基板１０１との間に樹脂３０３が充填される例を示したが、これに限らず、支持基板２０１とシリコン基板１０１との間に樹脂３０３が充填されていなくてもよい。
【００５３】
また、上記実施形態では、電極１０６（２０６）が不純物領域１０１ａ（２０１ａ）に接続される例を示したが、これに限らず、電極１０６（２０６）が配線層１０２ａ（２０２ａ）に接続されていてもよい。
【００５４】
また、上記実施形態では、電極２０２ｃが形成された後、電極２０６が形成される例を示したが、これに限らず、電極２０２ｃが電極２０６と同時に形成されてもよい。
【００５５】
また、上記実施形態において、半導体パッケージ４００に取り付けられたＣＭＯＳイメージセンサ１の側面を樹脂で覆うようにしてもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態によるＣＭＯＳイメージセンサの構成を示したブロック図である。
【図２】図１のＣＭＯＳイメージセンサの概略を示した断面図である。
【図３】配線部が形成されたシリコン基板を示した断面図である。
【図４】シリコン基板の配線部にコンタクトホールが形成された状態を示した断面図である。
【図５】シリコン基板のコンタクトホールにバリアメタルが形成された状態を示した断面図である。
【図６】シリコン基板に電極およびはんだが形成された状態を示した断面図である。
【図７】配線部が形成された支持基板を示した断面図である。
【図８】電極およびはんだが形成された支持基板を示した断面図である。
【図９】支持基板上にシリコン基板を位置あわせした状態を示した断面図である。
【図１０】はんだを溶融して再凝固させた状態を示した断面図である。
【図１１】支持基板とシリコン基板との間に接着剤を充填した状態を示した断面図である。
【図１２】ＣＭＰ法によりシリコン基板の一部を除去した状態を示した断面図である。
【図１３】不要なシリコン基板および配線部を除去した状態を示した断面図である。
【図１４】支持基板をチップ毎に切断した状態を示した断面図である。
【図１５】支持基板とシリコン基板との間の接着剤を除去した状態を示した断面図である。
【符号の説明】
【００５７】
１ ＣＭＯＳイメージセンサ（固体撮像素子）
１０ 撮像部
１１ フォトダイオード（光電変換部）
５０ 出力回路（信号処理回路）
６０ 制御回路（信号処理回路）
１０１ シリコン基板（第１の基板）
１０２ 配線部
１０６ 電極（第１の電極）
１０７ はんだ（第１のはんだ）
２０１ 支持基板（第２の基板）
２０２ 配線部
２０６ 電極（第２の電極）
２０７ はんだ（第２のはんだ）
３０１ はんだ（第３のはんだ）
３０２ 接着剤
３０３ 樹脂
【技術分野】
【０００１】
本発明は、裏面受光型の固体撮像素子の製造方法に関する。
【背景技術】
【０００２】
従来、フォトダイオード（光電変換部）が形成されたシリコン基板（第１の基板）と、シリコン基板の表面上に形成された配線部とを備えた固体撮像素子が知られている。配線部は、複数の配線層と、層間絶縁膜とを有する。そして、この固体撮像素子では、光がシリコン基板の表面側から配線部を介してフォトダイオードに入射されるので、フォトダイオードに入射する光量が減少したり、配線層のレイアウトが制限されるといった種々の不都合があった。
【０００３】
そこで、従来では、いわゆる裏面受光型の固体撮像素子が提案されている（たとえば、特許文献１および２参照）。上記特許文献１および２に開示された固体撮像素子は、フォトダイオードが形成されたシリコン基板と、シリコン基板の表面上に形成された配線部と、配線部を介してシリコン基板が設けられた支持基板（第２の基板）とを備えている。すなわち、裏面受光型の固体撮像素子では、支持基板上に配線部が設けられるとともに、配線部上にシリコン基板が設けられており、光がシリコン基板の裏面側から配線部を介することなく直接フォトダイオードに入射される。したがって、裏面受光型の固体撮像素子では、上記のような不都合を解消することが可能である。
【０００４】
【特許文献１】特開２００３−３１７８５号公報
【特許文献２】特開２００７−３２４６３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、裏面受光型の固体撮像素子の製造方法としては、たとえば、シリコン基板の表面上に配線部が形成された後、シリコン基板が配線部を介して支持基板に張り合わされる。そこで、本発明の課題とするところは、高温にすることなく、第１の基板（シリコン基板）を第２の基板（支持基板）に取り付けることが可能な固体撮像素子の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の固体撮像素子の製造方法は、第１の基板の表面に複数の光電変換部を含む撮像部を形成する工程と、第１の基板の表面上に撮像部の配線部を形成する工程と、第２の基板に撮像部からの信号を処理する信号処理回路を形成する工程と、第２の基板の表面上に信号処理回路の配線部を形成する工程と、第１の基板と第２の基板をそれぞれの配線部を介して取り付ける工程と、を備えた固体撮像素子の製造方法において、第１の基板の配線部に第１の電極を形成する工程と、第２の基板の配線部に第２の電極を形成する工程と、をさらに備え、第１の基板と第２の基板をそれぞれの配線部を介して取り付ける工程は、第１の電極と第２の電極とをはんだ付けする工程と、第１の基板と第２の基板との間に接着剤を充填する工程と、接着剤を固化させる工程と、第１の基板の裏面を化学機械研磨することにより、第１の基板の一部を除去する工程と、を含む。
【０００７】
このように構成することによって、第１の電極と第２の電極とをはんだ付けすることにより、高温にすることなく、第１の基板を第２の基板に取り付けることができる。
【０００８】
上記固体撮像素子の製造方法において、好ましくは、第１の電極と第２の電極とをはんだ付けする工程は、第１の電極に第１のはんだを塗布する工程と、第２の電極に第２のはんだを塗布する工程と、第１のはんだおよび第２のはんだを溶融した後、再凝固させることにより、第１の電極と第２の電極とを接続する第３のはんだを形成する工程と、を含む。
【０００９】
上記固体撮像素子の製造方法において、好ましくは、第１の基板と第２の基板をそれぞれの配線部を介して取り付ける工程は、第１の基板の一部を除去した後、接着剤を除去する工程と、第１の基板と第２の基板との間に樹脂を充填する工程と、をさらに含む。
【００１０】
上記接着剤を除去する工程を含む固体撮像素子の製造方法において、第１の基板と第２の基板との間に接着剤を充填する工程は、第１の基板と第２の基板との間にポリマーを充填する工程を含み、接着剤を固化させる工程は、ポリマーを冷却して凝固させる工程を含み、接着剤を除去する工程は、凝固したポリマーを常温に戻すことにより融解する工程を含んでいてもよい。
【００１１】
上記接着剤を除去する工程を含む固体撮像素子の製造方法において、第１の基板と第２の基板との間に接着剤を充填する工程は、第１の基板と第２の基板との間にワックスを充填する工程を含み、接着剤を固化させる工程は、ワックスを一時的に加熱して硬化させる工程を含み、接着剤を除去する工程は、硬化したワックスを有機溶剤を用いて除去する工程を含んでいてもよい。
【発明の効果】
【００１２】
本発明によれば、高温にすることなく、第１の基板を第２の基板に取り付けることが可能な固体撮像素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下の実施形態では、固体撮像素子の一例であるＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
【００１４】
図１は、本発明の一実施形態によるＣＭＯＳイメージセンサの構成を示したブロック図である。図２は、図１のＣＭＯＳイメージセンサの概略を示した断面図である。まず、図１および図２を参照して、本発明の一実施形態によるＣＭＯＳイメージセンサ１の構成について説明する。
【００１５】
本実施形態によるＣＭＯＳイメージセンサ１は、図１に示すように、撮像部１０と、行選択回路２０と、サンプルホールド回路３０と、列選択回路４０と、出力回路５０と、制御回路６０とを備えている。なお、出力回路５０および制御回路６０は、本発明の「信号処理回路」の一例である。
【００１６】
撮像部１０には、複数の画素１０ａがマトリクス状（行列状）に設けられている。各画素１０ａは、フォトダイオード１１と、リセットトランジスタ１２と、増幅トランジスタ１３と、選択トランジスタ１４とを含んでいる。なお、フォトダイオード１１は、本発明の「光電変換部」の一例である。フォトダイオード１１は、入射する光量に応じて信号電荷（電子）を生成するとともに、生成された信号電荷を蓄積する機能を有する。リセットトランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４は、それぞれ、Ｎチャネル型の電界効果トランジスタからなる。
【００１７】
リセットトランジスタ１２は、フォトダイオード１１の信号電荷を初期化するために設けられている。具体的には、リセットトランジスタ１２では、ゲートがリセット信号を供給するリセット線１０ｂに接続され、ソースがフォトダイオード１１に接続され、ドレインが電源電圧Ｖｄｄを供給するＶｄｄ線１０ｃに接続されている。このため、リセット線１０ｂからリセット信号が供給されることにより、リセットトランジスタ１２がオンすることによって、フォトダイオード１１の電圧がリセットされ、信号電荷が初期化される。
【００１８】
増幅トランジスタ１３は、フォトダイオード１１に蓄積された信号電荷を増幅するために設けられている。具体的には、増幅トランジスタ１３では、ゲートがフォトダイオード１１に接続され、ソースが選択トランジスタ１４のドレインに接続され、ドレインがＶｄｄ線１０ｃに接続されている。このため、増幅トランジスタ１３は、フォトダイオード１１に蓄積された信号電荷の量に応じてオン状態が変化する。
【００１９】
選択トランジスタ１４は、増幅トランジスタ１３により増幅された信号を出力するために設けられている。具体的には、選択トランジスタ１４では、ゲートが行毎に設けられた行選択線１０ｄに接続され、ソースが列毎に設けられた信号線１０ｅに接続されている。このため、行選択線１０ｄから選択信号が供給されることにより、選択トランジスタ１４がオンすることによって、信号線１０ｅに増幅された信号が出力される。
【００２０】
行選択回路２０には、行選択線１０ｄが接続されており、行選択線１０ｄに選択信号を順次出力するように構成されている。サンプルホールド回路３０は、各信号線１０ｅに接続されており、行選択回路２０により選択された画素１０ａから出力される信号を一時的に保持する機能を有する。列選択回路４０は、マルチプレクサなどを含み、サンプルホールド回路３０に保持された信号を出力回路５０に順次出力するように構成されている。出力回路５０は、Ａ／Ｄ変換部などを含む。制御回路６０は、タイミングジェネレータなどを含み、行選択回路２０および列選択回路４０の動作を制御する機能を有する。
【００２１】
ＣＭＯＳイメージセンサ１は、図２に示すように、銀ペースト（図示省略）などにより、半導体パッケージ４００のキャビティ４０１に取り付けられている。そして、ＣＭＯＳイメージセンサ１は、ワイヤ４０２を介して半導体パッケージ４００と電気的に接続されている。
【００２２】
また、ＣＭＯＳイメージセンサ１の断面構造としては、シリコン基板１０１が支持基板２０１上に設けられている。なお、シリコン基板１０１は、本発明の「第１の基板」の一例であり、支持基板２０１は、本発明の「第２の基板」の一例である。ＣＭＯＳイメージセンサ１は、シリコン基板１０１の表面（図２では下側の面）が支持基板２０１の表面（上側の面）と向かい合うように配置されており、いわゆる裏面受光型のＣＭＯＳイメージセンサである。
【００２３】
シリコン基板１０１は、Ｐ−型であり、約２μｍの厚みを有する。シリコン基板１０１の表面には、フォトダイオード１１と、支持基板２０１と電気的に接続するためのＮ＋型の不純物領域１０１ａとが形成されている。フォトダイオード１１は、シリコン基板１０１の表面から約０．５μｍの深さを有する。また、図２では省略するが、シリコン基板１０１の表面には、図１に示したリセットトランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、行選択回路２０、サンプルホールド回路３０、および列選択回路４０が形成されている。
【００２４】
シリコン基板１０１の表面上には、複数の配線層１０２ａと層間絶縁膜１０２ｂとを有する配線部１０２が形成されている。この配線部１０２は、シリコン基板１０１の表面に形成された撮像部１０、行選択回路２０、サンプルホールド回路３０、および列選択回路４０の配線部である。配線部１０２の表面上には、約１μｍの厚みを有するポリマー１０３が形成されている。配線部１０２およびポリマー１０３の不純物領域１０１ａと対応する領域には、約１μｍの幅を有するコンタクトホール１０４が形成されている。
【００２５】
コンタクトホール１０４の内表面には、約０．１μｍの厚みを有するクロム層からなるバリアメタル１０５が形成されている。コンタクトホール１０４の内部には、バリアメタル１０５を介して銅からなる電極１０６が充填されている。なお、電極１０６は、本発明の「第１の電極」の一例である。
【００２６】
一方、支持基板２０１の表面には、シリコン基板１０１と電気的に接続するためのＮ＋型の不純物領域２０１ａと、半導体パッケージ４００と電気的に接続するためのＮ＋型の不純物領域２０１ｂとが形成されている。また、図２では省略するが、支持基板２０１の表面には、図１に示した出力回路５０および制御回路６０が形成されている。支持基板２０１は、幅がシリコン基板１０１の幅よりも大きくなるように形成されている。
【００２７】
支持基板２０１の表面上には、複数の配線層２０２ａと、層間絶縁膜２０２ｂと、不純物領域２０１ｂと電気的に接続される電極２０２ｃとを有する配線部２０２が形成されている。この配線部２０２は、支持基板２０１の表面に形成された出力回路５０および制御回路６０の配線部である。電極２０２ｃは、上方にシリコン基板１０１が存在しない領域に配置されている。また、電極２０２ｃには、ワイヤ４０２が電気的に接続されている。
【００２８】
配線部２０２の表面上には、約１μｍの厚みを有するポリマー２０３が形成されている。配線部２０２およびポリマー２０３の不純物領域２０１ａと対応する領域には、約１μｍの幅を有するコンタクトホール２０４が形成されている。
【００２９】
コンタクトホール２０４の内表面には、約０．１μｍの厚みを有するクロム層からなるバリアメタル２０５が形成されている。コンタクトホール２０４の内部には、バリアメタル２０５を介して銅からなる電極２０６が充填されている。なお、電極２０６は、本発明の「第２の電極」の一例である。
【００３０】
そして、支持基板２０１の表面上には、はんだ３０１を介してシリコン基板１０１が接続されている。具体的には、シリコン基板１０１に形成された電極１０６と、支持基板２０１に形成された電極２０６とがはんだ３０１により接続されている。なお、はんだ３０１は、本発明の「第３のはんだ」の一例である。また、支持基板２０１とシリコン基板１０１との間には、機械的強度を大きくするための樹脂３０３が充填されている。
【００３１】
図３〜図１５は、図２のＣＭＯＳイメージセンサの製造方法を説明するための断面図である。なお、図３〜図１５は、概略を示した断面図であり、説明の便宜上、図２とは異なる断面を示している。次に、図１〜図１５を参照して、本発明の一実施形態によるＣＭＯＳイメージセンサ１の製造方法について説明する。
【００３２】
まず、図３に示すように、周知の技術を用いて、約３５０μｍの厚みを有するＰ−型のシリコン基板１０１の表面に、フォトダイオード１１と、支持基板２０１（図２参照）と電気的に接続するためのＮ＋型の不純物領域１０１ａとが形成される。フォトダイオード１１は、シリコン基板１０１の表面から約０．５μｍの深さを有するように形成される。また、図３では省略するが、シリコン基板１０１の表面には、図１に示したリセットトランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、行選択回路２０、サンプルホールド回路３０、および列選択回路４０が形成される。なお、シリコン基板１０１は、幅が約２００ｍｍであり、位置あわせ用のマーク（図示省略）を有する。そして、シリコン基板１０１の表面上には、複数の配線層１０２ａと層間絶縁膜１０２ｂとを有する配線部１０２が形成される。
【００３３】
次に、スピンコート法を用いて、配線部１０２の表面上にポリマー１０３が形成される。ポリマー１０３は、約１μｍの厚みを有し、保護膜として機能する。そして、フォトリソグラフィ技術を用いて、配線部１０２およびポリマー１０３の不純物領域１０１ａと対応する領域をエッチングすることにより、図４に示すように、配線部１０２およびポリマー１０３の不純物領域１０１ａと対応する領域に、約１μｍの幅を有するコンタクトホール１０４が形成される。
【００３４】
次に、スパッタ法を用いて、ポリマー１０３の表面上にコンタクトホール１０４の内表面を覆うように、約０．１μｍの厚みを有するクロム層が形成される。そして、フォトリソグラフィ技術を用いて、ポリマー１０３上のクロム層をエッチングすることにより、図５に示すように、コンタクトホール１０４の内表面にクロム層からなるバリアメタル１０５が形成される。
【００３５】
次に、ポリマー１０３の表面上にコンタクトホール１０４内を充填するように、銅層が形成される。そして、フォトリソグラフィ技術を用いて、所定領域の銅層をエッチングすることにより、図６に示すような銅からなる電極１０６が形成される。なお、電極１０６は、ポリマー１０３の表面から約１μｍ突出するように形成されるとともに、その突出した部分の幅がコンタクトホール１０４の幅よりも大きくなるように形成される。その後、電極１０６上に低融点のはんだ１０７が塗布される。低融点のはんだ１０７の融点温度範囲は、約６０〜１２０℃が好ましい。低融点のはんだ１０７の一例として、ＩｎＳｎはんだが使用され得る。このＩｎＳｎはんだの融点は、１１７℃である。なお、はんだ１０７は、本発明の「第１のはんだ」の一例である。
【００３６】
次に、図７に示すように、周知の技術を用いて、Ｐ−型のシリコン基板からなる支持基板２０１の表面に、シリコン基板１０１（図２参照）と電気的に接続するためのＮ＋型の不純物領域２０１ａと、半導体パッケージ４００（図２参照）と電気的に接続するためのＮ＋型の不純物領域２０１ｂとが形成される。また、図７では省略するが、支持基板２０１の表面には、図１に示した出力回路５０および制御回路６０が形成される。また、支持基板２０１は、幅が約２００ｍｍであり、位置あわせ用のマーク（図示省略）を有する。そして、支持基板２０１の表面上には、複数の配線層２０２ａと、層間絶縁膜２０２ｂと、不純物領域２０１ｂと電気的に接続される電極２０２ｃとを有する配線部２０２が形成される。
【００３７】
次に、図８に示すように、支持基板２０１には、上記したシリコン基板１０１と同様に、ポリマー２０３、コンタクトホール２０４、バリアメタル２０５、電極２０６、および、低融点のはんだ２０７が形成される。低融点のはんだ２０７として、前述の低融点のはんだ１０７と同じ材質のはんだを使用することが好ましい。なお、はんだ２０７は、本発明の「第２のはんだ」の一例である。
【００３８】
次に、図９に示すように、支持基板２０１の表面上に、シリコン基板１０１が配置される。このとき、シリコン基板１０１の表面と支持基板２０１の表面とが互いに向かい合うように配置される。すなわち、図９では、シリコン基板１０１は図６と上下が逆になっている。また、たとえば、赤外線カメラ（図示省略）を用いて、シリコン基板１０１に設けられたマーク（図示省略）と、支持基板２０１に設けられたマーク（図示省略）とを参照することにより、位置あわせが行われる。
【００３９】
次に、低融点のはんだ１０７および２０７を一時的に約１５０度に加熱することにより、はんだ１０７および２０７が溶融して再凝固することによって、図１０に示すように、電極１０６と電極２０６とを接続するはんだ３０１が形成される。このような低融点のはんだを用いた接続技術については、『山森弘毅、前澤正明、東海林彰“低融点はんだバンプを用いるフリップチップボンディング技術”「電子技術総合研究所彙報 第６４巻 臨時号」』に開示されている。なお、はんだ１０７および２０７を加熱する際に、はんだ１０７および２０７の位置あわせが多少ずれていたとしても、はんだ１０７および２０７が溶融したときに、互いの表面張力によりはんだ１０７と２０７が吸い寄せあうことにより、はんだ３０１が適切に形成される。さらに、位置あわせのずれも修正される。
【００４０】
次に、機械的強度を大きくするために、図１１に示すように、支持基板２０１とシリコン基板１０１との間に、接着剤３０２を充填して固化させる。具体的には、支持基板２０１とシリコン基板１０１の間の気圧を低下させた状態で、支持基板２０１とシリコン基板１０１との間にポリマーを注入し、その後、約−２０度に冷却することにより、注入されたポリマーを凝固させる。なお、このような接着剤の一例については、再公表特許ＷＯ９７／０６９２０号公報に開示されている。
【００４１】
次に、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法を用いて、シリコン基板１０１の裏面が研磨されることにより、シリコン基板１０１の一部が除去される。これにより、図１２に示すように、シリコン基板１０１が約２μｍの厚みを有するように形成される。これにより、受光しようとする光が、シリコン基板１０１に設けられたフォトダイオード１１に到達する。
【００４２】
次に、レーザまたはダイヤモンドソーを用いて、図１３に示すように、不要な電極２０２ｃ上のシリコン基板１０１、配線部１０２、およびポリマー１０３を除去する。次に、レーザまたはダイヤモンドソーを用いて、図１４に示すように、支持基板２０１がチップ毎に切断される。
【００４３】
次に、図１５に示すように、接着剤３０２（図１４参照）が除去される。具体的には、常温に戻すことにより、ポリマーを融解させて、融解したポリマーを水により除去する。その後、支持基板２０１とシリコン基板１０１との間に樹脂３０３を注入するとともに、電極２０２ｃ上のポリマー２０３を除去することによって、図２に示したＣＭＯＳイメージセンサ１が形成される。
【００４４】
本実施形態では、上記のように、低融点のはんだ１０７および２０７を、溶融して再凝固させることにより、電極１０６と電極２０６とを接続するはんだ３０１を形成することによって、高温にすることなく、シリコン基板１０１を支持基板２０１に取り付けることができる。これにより、シリコン基板１０１を支持基板２０１に取り付ける際に、シリコン基板１０１、配線部１０２、支持基板２０１、および配線部２０２が熱により影響を受けるのを抑制することができる。また、高温に弱い材料であっても配線部１０２および２０２に用いることができる。
【００４５】
また、本実施形態では、支持基板２０１とシリコン基板１０１との間に接着剤３０２を充填して固化させることによって、ＣＭＰ法によりシリコン基板１０１の一部を除去する際に、支持基板２０１とシリコン基板１０１とを接続するはんだ３０１に負荷がかかるのを抑制することができる。このため、はんだ３０１に負荷がかかるのを抑制しながら、シリコン基板１０１を薄くしてフォトダイオード１１に入射する光量が減少するのを抑制することができる。
【００４６】
また、本実施形態では、支持基板２０１とシリコン基板１０１との間に接着剤３０２を充填して固化させることによって、支持基板２０１がチップ毎に切断される際に、支持基板２０１とシリコン基板１０１とを接続するはんだ３０１に負荷がかかるのを抑制することができる。
【００４７】
また、本実施形態では、接着剤３０２としてポリマーを用いることによって、ポリマーを凝固および融解させるときに、高温になるのを抑制することができる。
【００４８】
また、本実施形態では、サンプルホールド回路３０および列選択回路４０をシリコン基板１０１に形成することによって、サンプルホールド回路３０および列選択回路４０を支持基板２０１に形成する場合に比べて、電極１０６および１０７の数を少なくすることができる。
【００４９】
本発明は、上述した以外にも種々の実施形態を採用することができる。たとえば、上記実施形態では、接着剤３０２の一例としてポリマーを示したが、これに限らず、接着剤３０２としてワックスを用いてもよい。この場合、気圧を低下させた状態で、支持基板２０１とシリコン基板１０１との間にワックスを注入し、その後、一時的に加熱することにより、注入されたワックスを硬化させる。そして、硬化したワックスは、加熱した状態でアセトン（有機溶剤）を用いて除去することができるが、樹脂３０３の代わりにそのまま残しておいてもよい。なお、このような接着剤の一例については、特開２００２−３１１０８４号公報に開示されている。
【００５０】
また、上記実施形態では、サンプルホールド回路３０および列選択回路４０をシリコン基板１０１に形成する例を示したが、これに限らず、サンプルホールド回路３０および列選択回路４０を支持基板２０１に形成してもよい。この場合には、行選択回路２０などと性能の異なる列選択回路４０をシリコン基板１０１に形成する必要がないので、シリコン基板１０１の製造プロセスを簡略化することができる。
【００５１】
また、上記実施形態では、電極１０６および２０６の材料として銅を用いる例を示したが、これに限らず、電極１０６および２０６の材料としてポリシリコンを用いてもよい。
【００５２】
また、上記実施形態では、支持基板２０１とシリコン基板１０１との間に樹脂３０３が充填される例を示したが、これに限らず、支持基板２０１とシリコン基板１０１との間に樹脂３０３が充填されていなくてもよい。
【００５３】
また、上記実施形態では、電極１０６（２０６）が不純物領域１０１ａ（２０１ａ）に接続される例を示したが、これに限らず、電極１０６（２０６）が配線層１０２ａ（２０２ａ）に接続されていてもよい。
【００５４】
また、上記実施形態では、電極２０２ｃが形成された後、電極２０６が形成される例を示したが、これに限らず、電極２０２ｃが電極２０６と同時に形成されてもよい。
【００５５】
また、上記実施形態において、半導体パッケージ４００に取り付けられたＣＭＯＳイメージセンサ１の側面を樹脂で覆うようにしてもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態によるＣＭＯＳイメージセンサの構成を示したブロック図である。
【図２】図１のＣＭＯＳイメージセンサの概略を示した断面図である。
【図３】配線部が形成されたシリコン基板を示した断面図である。
【図４】シリコン基板の配線部にコンタクトホールが形成された状態を示した断面図である。
【図５】シリコン基板のコンタクトホールにバリアメタルが形成された状態を示した断面図である。
【図６】シリコン基板に電極およびはんだが形成された状態を示した断面図である。
【図７】配線部が形成された支持基板を示した断面図である。
【図８】電極およびはんだが形成された支持基板を示した断面図である。
【図９】支持基板上にシリコン基板を位置あわせした状態を示した断面図である。
【図１０】はんだを溶融して再凝固させた状態を示した断面図である。
【図１１】支持基板とシリコン基板との間に接着剤を充填した状態を示した断面図である。
【図１２】ＣＭＰ法によりシリコン基板の一部を除去した状態を示した断面図である。
【図１３】不要なシリコン基板および配線部を除去した状態を示した断面図である。
【図１４】支持基板をチップ毎に切断した状態を示した断面図である。
【図１５】支持基板とシリコン基板との間の接着剤を除去した状態を示した断面図である。
【符号の説明】
【００５７】
１ ＣＭＯＳイメージセンサ（固体撮像素子）
１０ 撮像部
１１ フォトダイオード（光電変換部）
５０ 出力回路（信号処理回路）
６０ 制御回路（信号処理回路）
１０１ シリコン基板（第１の基板）
１０２ 配線部
１０６ 電極（第１の電極）
１０７ はんだ（第１のはんだ）
２０１ 支持基板（第２の基板）
２０２ 配線部
２０６ 電極（第２の電極）
２０７ はんだ（第２のはんだ）
３０１ はんだ（第３のはんだ）
３０２ 接着剤
３０３ 樹脂
【特許請求の範囲】
【請求項１】
第１の基板の表面に複数の光電変換部を含む撮像部を形成する工程と、
前記第１の基板の表面上に前記撮像部の配線部を形成する工程と、
第２の基板に前記撮像部からの信号を処理する信号処理回路を形成する工程と、
前記第２の基板の表面上に前記信号処理回路の配線部を形成する工程と、
前記第１の基板と第２の基板をそれぞれの配線部を介して取り付ける工程と、を備えた固体撮像素子の製造方法において、
前記第１の基板の前記配線部に第１の電極を形成する工程と、
前記第２の基板の前記配線部に第２の電極を形成する工程と、をさらに備え、
前記第１の基板と第２の基板をそれぞれの配線部を介して取り付ける工程は、
前記第１の電極と前記第２の電極とをはんだ付けする工程と、
前記第１の基板と前記第２の基板との間に接着剤を充填する工程と、
前記接着剤を固化させる工程と、
前記第１の基板の裏面を化学機械研磨することにより、前記第１の基板の一部を除去する工程と、を含むことを特徴とする固体撮像素子の製造方法。
【請求項２】
請求項１に記載の固体撮像素子の製造方法において、
前記第１の電極と前記第２の電極とをはんだ付けする工程は、
前記第１の電極に第１のはんだを塗布する工程と、
前記第２の電極に第２のはんだを塗布する工程と、
前記第１のはんだおよび前記第２のはんだを溶融した後、再凝固させることにより、前記第１の電極と前記第２の電極とを接続する第３のはんだを形成する工程と、を含むことを特徴とする固体撮像素子の製造方法。
【請求項３】
請求項１または請求項２に記載の固体撮像素子の製造方法において、
前記第１の基板と第２の基板をそれぞれの配線部を介して取り付ける工程は、
前記第１の基板の一部を除去した後、前記接着剤を除去する工程と、
前記第１の基板と前記第２の基板との間に樹脂を充填する工程と、をさらに含むことを特徴とする固体撮像素子の製造方法。
【請求項４】
請求項３に記載の固体撮像素子の製造方法において、
前記第１の基板と前記第２の基板との間に接着剤を充填する工程は、前記第１の基板と前記第２の基板との間にポリマーを充填する工程を含み、
前記接着剤を固化させる工程は、前記ポリマーを冷却して凝固させる工程を含み、
前記接着剤を除去する工程は、凝固した前記ポリマーを常温に戻すことにより融解する工程を含む、ことを特徴とする固体撮像素子の製造方法。
【請求項５】
請求項３に記載の固体撮像素子の製造方法において、
前記第１の基板と前記第２の基板との間に接着剤を充填する工程は、前記第１の基板と前記第２の基板との間にワックスを充填する工程を含み、
前記接着剤を固化させる工程は、前記ワックスを一時的に加熱して硬化させる工程を含み、
前記接着剤を除去する工程は、硬化した前記ワックスを有機溶剤を用いて除去する工程を含む、ことを特徴とする固体撮像素子の製造方法。
【請求項１】
第１の基板の表面に複数の光電変換部を含む撮像部を形成する工程と、
前記第１の基板の表面上に前記撮像部の配線部を形成する工程と、
第２の基板に前記撮像部からの信号を処理する信号処理回路を形成する工程と、
前記第２の基板の表面上に前記信号処理回路の配線部を形成する工程と、
前記第１の基板と第２の基板をそれぞれの配線部を介して取り付ける工程と、を備えた固体撮像素子の製造方法において、
前記第１の基板の前記配線部に第１の電極を形成する工程と、
前記第２の基板の前記配線部に第２の電極を形成する工程と、をさらに備え、
前記第１の基板と第２の基板をそれぞれの配線部を介して取り付ける工程は、
前記第１の電極と前記第２の電極とをはんだ付けする工程と、
前記第１の基板と前記第２の基板との間に接着剤を充填する工程と、
前記接着剤を固化させる工程と、
前記第１の基板の裏面を化学機械研磨することにより、前記第１の基板の一部を除去する工程と、を含むことを特徴とする固体撮像素子の製造方法。
【請求項２】
請求項１に記載の固体撮像素子の製造方法において、
前記第１の電極と前記第２の電極とをはんだ付けする工程は、
前記第１の電極に第１のはんだを塗布する工程と、
前記第２の電極に第２のはんだを塗布する工程と、
前記第１のはんだおよび前記第２のはんだを溶融した後、再凝固させることにより、前記第１の電極と前記第２の電極とを接続する第３のはんだを形成する工程と、を含むことを特徴とする固体撮像素子の製造方法。
【請求項３】
請求項１または請求項２に記載の固体撮像素子の製造方法において、
前記第１の基板と第２の基板をそれぞれの配線部を介して取り付ける工程は、
前記第１の基板の一部を除去した後、前記接着剤を除去する工程と、
前記第１の基板と前記第２の基板との間に樹脂を充填する工程と、をさらに含むことを特徴とする固体撮像素子の製造方法。
【請求項４】
請求項３に記載の固体撮像素子の製造方法において、
前記第１の基板と前記第２の基板との間に接着剤を充填する工程は、前記第１の基板と前記第２の基板との間にポリマーを充填する工程を含み、
前記接着剤を固化させる工程は、前記ポリマーを冷却して凝固させる工程を含み、
前記接着剤を除去する工程は、凝固した前記ポリマーを常温に戻すことにより融解する工程を含む、ことを特徴とする固体撮像素子の製造方法。
【請求項５】
請求項３に記載の固体撮像素子の製造方法において、
前記第１の基板と前記第２の基板との間に接着剤を充填する工程は、前記第１の基板と前記第２の基板との間にワックスを充填する工程を含み、
前記接着剤を固化させる工程は、前記ワックスを一時的に加熱して硬化させる工程を含み、
前記接着剤を除去する工程は、硬化した前記ワックスを有機溶剤を用いて除去する工程を含む、ことを特徴とする固体撮像素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−６７８４４（Ｐ２０１０−６７８４４Ａ）
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願番号】特願２００８−２３３６５０（Ｐ２００８−２３３６５０）
【出願日】平成２０年９月１１日（２００８．９．１１）
【出願人】（０００００２９４５）オムロン株式会社 (3,542)
【Ｆターム（参考）】
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願日】平成２０年９月１１日（２００８．９．１１）
【出願人】（０００００２９４５）オムロン株式会社 (3,542)
【Ｆターム（参考）】
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