基準電圧生成回路及び半導体装置
【課題】交流的な電源電圧変動による基準電圧への影響を抑え、かつ、半導体装置に内蔵する場合にレイアウト面積を小さくできる基準電圧生成回路を提供する。
【解決手段】それぞれカソードが基準電位に接続された第１、第２のダイオードと、第２のダイオードのアノードに一端が接続された第１の抵抗素子と、第２の抵抗素子と、第１の抵抗素子の他端に一端が接続された第３の抵抗素子と、第１のダイオードのアノードに一端が接続された第４の抵抗素子と、第１、第２の差動入力端子と差動出力端子とを有する差動増幅回路と、を備え、第１の差動入力端子に第１の抵抗素子の他端が接続され、第２の差動入力端子に第２の抵抗素子を介して第１のダイオードのアノードが接続され、差動出力端子に第３の抵抗素子の他端と第４の抵抗素子の他端とが接続されている。
【解決手段】それぞれカソードが基準電位に接続された第１、第２のダイオードと、第２のダイオードのアノードに一端が接続された第１の抵抗素子と、第２の抵抗素子と、第１の抵抗素子の他端に一端が接続された第３の抵抗素子と、第１のダイオードのアノードに一端が接続された第４の抵抗素子と、第１、第２の差動入力端子と差動出力端子とを有する差動増幅回路と、を備え、第１の差動入力端子に第１の抵抗素子の他端が接続され、第２の差動入力端子に第２の抵抗素子を介して第１のダイオードのアノードが接続され、差動出力端子に第３の抵抗素子の他端と第４の抵抗素子の他端とが接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧生成回路及び半導体装置に関する。特に、いわゆるバンドギャップリファレンスを用いた基準電圧生成回路及びその基準電圧生成回路を一つの半導体基板上に形成した半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路における基準電圧生成回路において、いわゆるバンドギャップリファレンス回路は、トランジスタやダイオードの有する温度特性を補償できることから、広く用いられている。一般的なバンドギャップリファレンス回路を図１に示す。この図１の回路は、特許文献１に従来技術として記載されている回路である。このバンドギャップリファレンス回路は、ＰＮＰトランジスタＱ１のエミッタベース間のＰＮ接合に生じる順方向電圧と、Ｑ１よりトランジスタサイズの大きな（電流密度が小さい。図１ではトランジスタサイズは８倍。）ＰＮＰトランジスタＱ２のエミッタベース間のＰＮ接合に生じる順方向電圧に抵抗ＲＰＴＡＴに生じる電圧を加算した電圧が等しくなるように基準電圧ＶＢＧを生成する。トランジスタのベースエミッタ間（ＰＮ接合ダイオードの順方向）電圧が負の温度係数を有し、Ｑ１とＱ２のベースエミッタ間電圧の差が正の温度係数を有することから、Ｒ１、Ｒ２、ＲＰＴＡＴの抵抗値を適切に選択すれば、トランジスタ（ＰＮ接合ダイオード）の有する温度特性を補償できることが知られている。
【０００３】
このバンドギャップリファレンス回路は、基準電圧や基準電流の生成のためにアナログ回路で広く用いられている。バンドギャップリファレンス回路を用いれば、温度特性、半導体装置に製造工程におけるプロセス変動、直流的な電源電圧変動にほとんど依存せずに基準となる直流電圧を生成することができる。
【０００４】
特許文献１には、電源に交流ノイズが乗った場合においても、生成する基準電圧に影響が及ばないようにするバンドギャプリファレンスを利用した基準電圧生成回路が記載されている。図２は、特許文献１に記載されている電源ノイズ対策を行ったバンドギャップリファレンス回路のブロック図である。特許文献１には、バンドギャップリファレンス回路では、Ｑ１とＱ２でサイズの異なるトランジスタを用いる必要があるためＱ１とＱ２で寄生容量が異なり、電源ノイズに対して異なった反応を示し、電源電圧の振動により直流電圧に誤差が生じることが記載されている。これに対して特許文献１では、図２に示すように、トランジスタＱ１のベースエミッタ間の寄生容量と容量Ｃ４との和が、トランジスタＱ２のベースエミッタ間の寄生容量と容量Ｃ３との和が等しくなるように容量Ｃ３とＣ４を新たに設けバンドギャップリファレンス回路の電源電圧除去比（ＰＳＲＲ）を改善することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００６／０１５２２０６Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明により与えられる。バンドギャップリファレンス回路はダイオードを用いることから電源電圧がノイズ等に起因して振動し、差動増幅回路の入力端子、出力端子を介してダイオードに電流が流れると、ダイオードの整流作用により、電源電圧の変動が基準電圧の直流電圧誤差となって表れる。差動増幅回路の出力端子を介してダイオードに流れるノイズ電流は、通常、出力ＶＢＧの安定化のために容量を設けるのでそれにより回避可能である。しかし、差動増幅回路の入力端子を介してダイオードに流れるノイズ電流はこれでは回避できない。バンドギャップリファレンス回路は半導体装置において、電圧、電流の基準生成の役割を担っているため、その基準電圧がずれるとシステムの特性劣化へつながる恐れもある。そのため、差動増幅回路の入力端子を介してダイオードに流れるノイズ電流を減らし、基準電圧の誤差を改善する必要がある。
【０００７】
特許文献１のように差動増幅回路の入力端子に容量を付加することも考えられるが、バンドギャップリファレンス回路を半導体集積回路に内蔵する場合に、容量素子のレイアウト面積が大きくなる。
【課題を解決するための手段】
【０００８】
本発明の第１の側面による基準電圧生成回路は、それぞれカソードが基準電位に接続された第１、第２のダイオードと、前記第２のダイオードのアノードに一端が接続された第１の抵抗素子と、第２の抵抗素子と、前記第１の抵抗素子の他端に一端が接続された第３の抵抗素子と、前記第１のダイオードのアノードに一端が接続された第４の抵抗素子と、第１、第２の差動入力端子と差動出力端子とを有する差動増幅回路と、を備え、前記第１の差動入力端子に前記第１の抵抗素子の他端が接続され、前記第２の差動入力端子に前記第２の抵抗素子を介して前記第１のダイオードのアノードが接続され、前記差動出力端子に前記第３の抵抗素子の他端と第４の抵抗素子の他端とが接続されている。
【０００９】
また、本発明の第２の側面による基準電圧生成回路は、それぞれカソードが基準電位に接続された第１、第２のダイオードと、前記第２のダイオードのアノードに一端が接続された第１の抵抗素子と、前記第１の抵抗素子の他端の電圧と前記第１のダイオードのアノード電圧とがそれぞれ第１及び第２の差動入力端子に入力し、差動出力端子から出力する電圧により前記第１のダイオードのアノードから前記基準電位に流れる第１の電流と、前記第１の抵抗素子から前記第１の第１のダイオードを介して前記基準電位に流れる第２の電流を制御する差動増幅回路と、前記第１のダイオードのアノードと前記第２の差動入力端子との間に接続された第２の抵抗素子と、を備え、前記第１のダイオードのアノード電圧と同一の電圧が前記第２の抵抗素子を介して前記第２の差動入力端子に入力するように構成されている。
【００１０】
さらに、本発明の第３の側面による半導体装置は、上記第１または第２の側面による基準電圧生成回路と、前記差動出力端子から出力する基準電圧が供給される回路と、が同一の半導体基板上に形成されている。
【発明の効果】
【００１１】
本発明によれば、ダイオードのアノードと差動入力端子との間に抵抗素子を設けているので電源電圧の振動に起因する電流が差動入力端子からダイオードに回り込むことを防ぐことができる。また、大きな容量を設ける必要がないので、レイアウト面積を小さくすることができる。
【図面の簡単な説明】
【００１２】
【図１】一般的なバンドギャップリファレンス基準電圧生成回路のブロック図である。
【図２】特許文献１に記載されている従来の基準電圧生成回路のブロック図である。
【図３】本発明の実施例１による基準電圧生成回路のブロック図である。
【図４】図３におけるバイポーラトランジスタをダイオードに置き換えた図である。
【図５】図３において差動増幅回路の非反転入力端子から見た簡易等価回路図である。
【図６】図３における差動増幅回路の一例を示す回路図である。
【図７】比較例２において差動増幅回路の非反転入力端子から見た簡易等価回路図である。
【図８】実施例１及び比較例１、２のシミュレーション結果を示すグラフである。
【図９】図８の説明図である。
【図１０】実施例２による基準電圧生成回路のブロック図である。
【図１１】実施例３による基準電圧生成回路のブロック図である。
【図１２】実施例４による基準電圧生成回路のブロック図である。
【図１３】実施例５による基準電圧生成回路のブロック図である。
【発明を実施するための形態】
【００１３】
基準電圧生成回路の差動増幅回路の電源に１０ＭＨＺ程度の比較的低い周波数のノイズが乗ると差動入力端子に接続される入力トランジスタの寄生容量により差動増幅回路の電源変動によって流れる電流が差動入力端子に接続されるダイオードのアノードに流れる。ダイオードは整流作用を持っているため、ノイズにより生じる電流が直流電圧誤差となって表れる（図９参照）。差動入力端子とダイオードとの間に第２の抵抗素子（例えば図３、図１０、図１１、図１２、図１３のＲ２）を設けることにより、ノイズ等に起因する電源電圧の振動による電流が差動入力端子からダイオードには流れにくくなり、電流がダイオード以外へ流れるようになり、直流電圧誤差が改善できる。
【００１４】
また、第２の抵抗素子は比較的小さな抵抗値であっても効果が得られるので、基準電圧生成回路を半導体集積回路に内蔵する場合には、特許文献１のようにダイオードと並列に容量を設けるよりも半導体チップのレイアウト面積を小さくすることができる（例えば、図９のシミュレーション結果によれば、２５ｋΩの抵抗は、５ｐＦの容量に相当）。また、差動入力端子とダイオードとの間に第２の抵抗を設けることに加えて、差動入力端子と基準電位との間に容量を設けてもよい。その場合の容量のレイアウト面積もダイオードに容量をつけるより小さくすることができ、より大きな効果が得られる。
【００１５】
本発明について、具体的な実施例に基づいて、さらに詳しく説明する。
【実施例１】
【００１６】
図３は、実施例１による基準電圧生成回路のブロック図である。図３において、ＰＮＰトランジスタＱ１、Ｑ２は、ベースエミッタ間のＰＮ接合をダイオードとして使用する。したがって、トランジスタＱ１は、必ずしもトランジスタである必要はなく、アノードがノードＶＢ１、カソードが基準電位（グランド）ＧＮＤに接続されたＰＮ接合ダイオードとして機能するものであればよい。同様にトランジスタＱ２も、アノードが第１の抵抗素子Ｒ１の一端にカソードが基準電位に接続されたＰＮ接合ダイオードとして機能するものであればよい。すなわち、図３の基準電圧回路は、カソードが基準電位ＧＮＤに接続された第１のダイオードＱ１と第２のダイオードＱ２を備えている。第２のダイオードＱ２のアノードには、第１の抵抗素子Ｒ１の一端が接続されている。第１の抵抗素子Ｒ１の他端（ノードＶＢ２）は、第３の抵抗Ｒ３の一端と差動増幅回路ＯＡの反転信号入力端子ＩＮＮに接続される。第１のダイオードＱ１のアノード（ノードＶＢ１）は、第４の抵抗素子Ｒ４の一端と第２の抵抗Ｒ２の一端に接続される。さらに第２の抵抗Ｒ２の他端は差動増幅回路ＯＡの非反転信号入力端子に接続される。差動増幅回路ＯＡには、電源ＡＶＤＤが供給され、差動出力端子は、基準電圧Ｖｏとして基準電圧生成回路以外の他の回路に供給されると共に、第３の抵抗素子Ｒ３の他端と、第４の抵抗素子Ｒ４の他端と、に接続される。
【００１７】
また、トランジスタＱ１とＱ２のエミッタの面積比は、１対Ｎ（Ｎは１より大きい実数）であり、トランジスタＱ２のエミッタ面積はトランジスタＱ１のエミッタ面積のＮ倍である。
【００１８】
図４は、図３のトランジスタＱ１、Ｑ２をダイオードに置き換えて記載したブロック図である。図４に示すとおり、トランジスタＱ１に対してトランジスタＱ２のエミッタ面積がＮ倍であるので、Ｑ１が１個のダイオードであると考えれば、Ｑ２は、Ｎ個のダイオードが並列に接続されていることになる。Ｎ個のダイオードが並列に接続されることにより、ダイオードを流れる電流の電流密度は、１個のダイオードの場合と比較して１／Ｎ小さい。言い換えるならば、ダイオードＱ１の電流密度は、ダイオードＱ２のＮ倍である。
【００１９】
図６は、図３における差動増幅回路ＯＡの一例を示す内部回路図である。図６の差動増幅回路ＯＡは、電流源Ｉｔａｉｌ、ソースが共通に電流源Ｉｔａｉｌに接続されたＰＭＯＳトランジスタＭ１とＭ２からなる差動対と、ソースが共通に基準電位ＧＮＤに接続され、ゲートが共通にＰＭＯＳトランジスタＭ１のドレインに接続された負荷回路により構成されている。差動増幅回路ＯＡの非反転信号入力端子ＩＮＰはＰＭＯＳトランジスタＭ１のゲートに、反転信号入力端子ＩＮＮはＰＭＯＳトランジスタＭ２のゲートに接続され、ＰＭＯＳトランジスタＭ２のドレインは、ＮＭＯＳトランジスタＭ４のドレインと共通に差動出力端子Ｖｏに接続されている。また、電流源Ｉｔａｉｌは、電源端子ＡＤＤＤに接続されている。
【００２０】
図５は、図３の基準電圧生成回路を差動増幅回路の非反転信号入力端子ＩＮＰから見た等価回路図である。図５において、破線内は、差動増幅回路ＯＡの非反転信号入力端子ＩＮＰ側の簡易等価回路を示す。差動増幅回路ＯＡの内部回路は、図６に示す内部回路を想定している。Ｉｎｏｉｓｅは、電源ＡＶＤＤの変動（振動）により電源端子ＡＶＤＤから差動増幅回路ＯＡに流れこむ電流である。ＣｇｓはＰＭＯＳトランジスタＭ１（図６参照）のゲートソース間容量、Ｖｇｓはゲートソース間電圧である。ｇｍはＰＭＯＳトランジスタＭ１のコンダクタンスであるので、ｇｍＶｇｓはＰＭＯＳトランジスタＭ１のゲートソース間に流れる電流を示す。ＣｇｄはＰＭＯＳトランジスタＭ１のゲートドレイン間容量、ＣｇｂはＰＭＯＳトランジスタＭ１のゲートバルク（バルクはバックゲート、基板）間の容量である。ＣｓｄはＰＭＯＳトランジスタＭ１のソースドレイン間容量、ＣｏはノードＶｎ（図６参照）から基準電位（ＧＮＤ）をみたときの容量、ｒ０はノードＶｎから基準電位（ＧＮＤ）をみたときの抵抗である。さらに、抵抗Ｒ２、Ｒ４、ダイオードＱ１、差動増幅回路の出力する基準電圧Ｖｏは、図３で説明したとおりである。また、Ｒは差動増幅回路ＯＡの差動出力端子（ノードＶｏ）から見た抵抗Ｒ３のパス及び差動増幅回路ＯＡの抵抗である。
【００２１】
次に、図５を用いて、電源電圧ＡＶＤＤがノイズ等により振動した場合の動作を説明する。図５では、電源ＡＶＤＤの揺れにより差動増幅回路ＯＡの電流源Ｉｔａｉｌが揺れてノイズ電流Ｉｎｏｉｓｅが印加されるモデルを想定している。通常、ゲートソース間容量Ｃｇｓ＞＞ソースドレイン間容量Ｃｓｄであるため、ノイズ電流Ｉｎｏｉｓｅはほぼすべてゲートソース間容量Ｃｇｓを流れる。ゲートソース間容量Ｃｇｓを流れたノイズ電流は、ノードＩＮＰからＧＮＤ側を見たインピーダンスが低いノードへと多く流れる。ゲートドレイン間容量Ｃｇｄ、ゲートバルク間容量Ｃｇｂはノイズ周波数が低い場合、非常にインピーダンスが高くなるため、抵抗Ｒ２がなければノイズ電流はダイオードの方（ノードＩＮＰからノードＶＢ１の方）へと流れる。そのため、ダイオードにノイズが乗ってしまう。そこで、ノードＩＮＰに抵抗Ｒ２を挿入することで、ＩＮＰからダイオード側を見たインピーダンスが高くなる。したがって、ゲートドレイン間容量Ｃｇｄやゲートバルク間容量Ｃｇｂの方にノイズ電流が流れ込み、ダイオード側へノイズ電流が流れ込みにくくなる。
【００２２】
比較例として図７に、図２の従来の基準電圧生成回路を想定して差動増幅回路ＯＡの非反転信号入力端子から見た簡易等価回路を示す。なお、差動増幅回路ＯＡの内部回路は図６と同一の構成とした。したがって、図７に示す簡易等価回路も破線内の差動回路ＯＡ内の回路は図５と同一である。図７の簡易等価回路では、図５のノードＩＮＰとノードＶＢ１との間に設けられていた抵抗Ｒ２が設けられておらず短絡して接続されており、ノードＩＮＰと基準電位（ＧＮＤ）との間に容量Ｃ４が設けられている。図５、図７のモデルを使用して、抵抗Ｒ２、容量Ｃ４の条件値を実際に求め、比較する。
【００２３】
図５より、まず、ダイオードＱ１に流れ込むノイズ電流を減らすためのＲ２の条件を求める。ノードＩＮＰからみた容量値Ｃｐは、ゲートバルク間容量Ｃｇｂと、ゲートドレイン間容量Ｃｇｄと容量Ｃｏとの直列容量と、が並列に接続されていると考え、ｒ０の抵抗値を充分大きいと仮定して無視して、約１ｐＦとする。また、ノイズ電流の周波数を１０ＭＨｚとする。ダイオードＱ１に流れ込むノイズ電流を減らすための必要な抵抗Ｒ２の抵抗値をＲ２として、式（１）により概略求められる。
【００２４】
Ｒ２＞＞１／（２＊π＊ｆｎ＊Ｃｐ）≒１６ｋΩ 式（１）
【００２５】
次に、図７において、Ｒは十分に大きいと仮定し、ダイオードＱ１の交流的な内部インピーダンスＲｑを１０ｋΩとすると、ダイオードＱ１に流れ込むノイズ電流を減らすためのＣ４の条件は、式（２）により求められる。
【００２６】
１／（２＊π＊ｆｎ＊Ｃ４）＜＜Ｒｑ 式（２）
【００２７】
式（２）を解くと式（３）が求められる。
【００２８】
Ｃ４＞＞１．６ｐＦ 式（３）
【００２９】
仮に実施例１の抵抗Ｒ２の抵抗値をＲ２＝１６ｋΩとして、比較例の容量Ｃ４の容量値Ｃ４をＣ４＝１．６ｐＦとしたとしても、半導体集積回路においては、１６ｋΩの抵抗の方が、１．６ｐＦの容量より充分小さい面積でレイアウトすることができる。
【００３０】
次に、実際の回路を使用して、実施例１の抵抗Ｒ２と比較例の容量Ｃ４がどの程度の値で同じ効果となるかをシミュレーションした。図８にシミュレーション結果を示す。また、図９は、図８のシミュレーション結果に説明を付加した図である。図８では、図１に示すノイズに対して何も対策を行わない回路を比較例１とし、図２のダイオードＱ１と並列に容量Ｃ４を設けた回路を比較例２として、図３のノードＶＢ１とノードＩＮＰとの間に抵抗Ｒ２を設けた実施例１の回路と比較した。図８、図９でプロットしているのは、基準電圧生成回路の出力する基準電圧Ｖｏである。比較例２では、容量Ｃ４の値として５ＰＦの容量を付加し、実施例１で抵抗Ｒ２の値を２５ｋΩとしたところ、ほぼ同一の結果が得られた。電源電圧に変動（ノイズ）がない場合は、比較例１、比較例２、実施例１で実質的な差異はなく、１．２Ｖを超えた電圧で一定している。電源電圧に１０ＭＨＺの振動を与えると、何も対策を行っていない比較例１では、基準電圧Ｖｏは１Ｖ以下に大きく低下している。それに対して、ノイズ対策を行っている比較例２、実施例１では、大きな直流電圧の低下は見られない。実施例１では、比較例２と同様な効果が得られていることが確認できる。
【００３１】
基準電圧生成回路を半導体基板の上に形成した半導体装置を考えると、比較例２の５ｐＦの容量を半導体基板上に形成する場合と実施例１の２５ｋΩの抵抗を半導体基板上に形成する場合を考えると、一般的な半導体集積回路の製造工程を用いる限り、実施例１の２５ｋΩの抵抗の方がはるかに小さな面積でレイアウトすることができる。
【実施例２】
【００３２】
図１０に実施例２による基準電圧生成回路のブロック図を示す。実施例２の基準電圧生成回路は、ダイオードＱ１のアノードＶＢ１と差動増幅回路ＯＡの非反転信号入力端子ＩＮＰとの間に第２の抵抗素子Ｒ２を設けることに加えて、ダイオードＱ２のアノードに一端が接続された第１の抵抗Ｒ１の他端ＶＢ２と差動増幅回路ＯＡの反転信号入力端子ＩＮＮとの間に第５の抵抗素子Ｒ５を設けている。その他の構成は実施例１と同一である。
【００３３】
実施例２によれば、第５の抵抗素子Ｒ５を設けることにより、差動増幅回路ＯＡの反転信号入力端子ＩＮＮからダイオードＱ２に流れるノイズ電流を減らし、電源電圧変動の影響を少なくすることができる。また、差動増幅回路ＯＡの非反転信号入力端子ＩＮＰと反転信号入力端子ＩＮＮとに差動増幅回路ＯＡの入力トランジスタのリーク電流が流れることを仮定した場合、第２の抵抗Ｒ２により非反転信号入力端子ＩＮＰ側で電圧降下がおこり、ＶＢ１とＶＢ２で差電圧が生じ、差動増幅回路ＯＡのオフセットとなってしまう恐れもある。実施例２では、反転信号入力端子ＩＮＮにも第５の抵抗Ｒ５を接続することにより、反転信号入力端子ＩＮＮ側でも抵抗Ｒ５により、非反転信号入力端子ＩＮＰ側と同様に電圧降下がおこるため、ＶＢ１とＶＢ２間に生じる差電圧を打ち消すこともできる。
【実施例３】
【００３４】
図１１に実施例３による基準電圧生成回路のブロック図を示す。実施例３の基準電圧生成回路は、実施例１と同様にダイオードＱ１のアノードＶＢ１と差動増幅回路ＯＡの非反転信号入力端子ＩＮＰとの間に第２の抵抗素子Ｒ２を設けることに加えて、差動増幅回路ＯＡの非反転信号入力端子ＩＮＰと基準電位（ＧＮＤ）との間に容量ＣＳ１を設けている。その他の構成は、実施例１と同一である。
【００３５】
実施例３によれば、抵抗Ｒ２に加えて容量Ｃｓ１をさらに設けることにより、電源電圧変動がノイズとなってもよりダイオードに電流が流れないようにすることができる。なお、抵抗Ｒ２を設け、抵抗Ｒ２より差動入力端子側に容量Ｃｓ１を接続することにより、容量Ｃｓ１の容量値は、図２の従来例の容量Ｃ４より小さくでき、レイアウト面積を小さくできる。さらにノイズによる影響をより少なくすることができる。
【実施例４】
【００３６】
図１２に実施例４による基準電圧生成回路のブロック図を示す。実施例４の基準電圧生成回路は、実施例１の構成に加えて、実施例２と同様にダイオードＱ２のアノードに一端がされた第１の抵抗Ｒ１の他端ＶＢ２と差動増幅回路ＯＡの反転信号入力端子ＩＮＮとの間に第５の抵抗素子Ｒ５を設けている。さらに、差動増幅回路ＯＡの非反転信号入力端子ＩＮＰと基準電位（ＧＮＤ）との間に容量Ｃｓ１を設けると共に、反転信号入力端子ＩＮＮと基準電位（ＧＮＤ）との間に容量Ｃｓ２を設けている。実施例４では、この構成により実施例１、実施例２の効果に加えて、さらに容量Ｃｓ１、Ｃｓ２によりノイズの影響を防ぐことができる。また、この容量Ｃｓ１、Ｃｓ２の容量値は、抵抗Ｒ２、Ｒ５を設けているので、図２に示す従来例より小さい容量とすることができ、レイアウト面積を小さくできる。さらにノイズ除去の効果をより高めることができる。
【実施例５】
【００３７】
実施例１〜実施例４は、図１に示す最も基本的なバンドギャップリファレンス回路を用いた基準電圧生成回路にノイズ対策を施す実施例について説明したが、ハンドギャップリファレンス回路は様々な変形例があることが知られている。本発明は、それらの変形したバンドギャップリファレンス回路にも適用することもできる。変形したバンドギャップリファレンス回路に本発明を適用した実施例５の基準電圧生成回路を図１３に示す。図１３では、差動増幅回路の差動出力端子から直接ダイオードＱ１、Ｑ２に流す電流を出力しているのではなく、別電源ＡＶＤＤ２からダイオードＱ１、Ｑ２に流れる電流を差動増幅回路ＯＡの出力する基準電圧Ｖｏの電圧により制御している。具体的には、図１３では、ＰＭＯＳトランジスタＭ５、Ｍ６をダイオードＱ１、ダイオードＱ２に流す電流の制御に用いている。図１３では、差動増幅回路ＯＡの出力する基準電圧Ｖｏが高くなるとダイオードＱ１とダイオードＱ２に流れる電流が減少し、基準電圧Ｖｏが低下するとダイオードＱ１とダイオードＱ２に流れる電流が増加するので、ノードＶＢ１、ＶＢ２と差動増幅回路ＯＡの反転信号入力端子ＩＮＮと非反転信号入力端子ＩＮＰの接続は、実施例１〜４とは逆になっている。図１３では、変形例のバンドギャップリファレンス回路に実施例４の抵抗Ｒ２とともに抵抗Ｒ５、容量Ｃｓ１、容量Ｃｓ２を設ける実施例を適用した実施例であるが、実施例１と同様に、抵抗Ｒ５、容量Ｃｓ１、容量Ｃｓ２は設けなくとも本発明の効果は得られる。その他、実施例２、実施例３についてもこの変形したバンドギャップリファレンス回路に適用することができる。
【００３８】
以上説明したように本発明の基準電圧生成回路は、図１に示すような最も基本的なバンドギャップリファレンス回路を利用した基準電圧生成回路にとどまらず、様々な変形したバンドギャップリレファレンス回路にも実施例１〜実施例４を初めとする本発明の基準電圧生成回路を用いることができる。
【００３９】
さらに、本発明の基準電圧生成回路と基準電圧生成回路が出力する基準電圧ｖｏを利用する回路を一つの半導体基板の上に形成することができる。
【００４０】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４１】
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ１、Ｒ２：抵抗
Ｑ１、Ｑ２、Ｑ１、Ｑ２：バイポーラトランジスタ（ＰＮ接合ダイオード、ダイオード）
ＯＡ：差動増幅回路（オペアンプ）
Ｍ１、Ｍ２、Ｍ５、Ｍ６：ＰＭＯＳトランジスタ
Ｍ３、Ｍ４：ＮＭＯＳトランジスタ
Ｃｓ１、Ｃｓ２、Ｃ３、Ｃ４：容量
Ｉｔａｉｌ：電流源
Ｉｎｏｉｓｅ：ノイズ電流
Ｃｇｓ：ＰＭＯＳトランジスタＭ１（図６参照）のゲートソース間容量
Ｖｇｓ：ＰＭＯＳトランジスタＭ１のゲートソース間電圧
ｇｍ：ＰＭＯＳトランジスタＭ１のコンダクタンス
ｇｍＶｇｓ：ＰＭＯＳトランジスタＭ１のゲートソース間に流れる電流
Ｃｇｄ：ＰＭＯＳトランジスタＭ１のゲートドレイン間容量
Ｃｇｂ：ＰＭＯＳトランジスタＭ１のゲートバルク（バルクはバックゲート、基板）間の容量
Ｃｓｄ：ＰＭＯＳトランジスタＭ１のソースドレイン間容量
Ｃｏ：ノードＶｎ（図６参照）から基準電位（ＧＮＤ）を見たときの容量
ｒ０：ノードＶｎから基準電位（ＧＮＤ）を見たときの抵抗
Ｒ：ノードＶｏ（図３参照）から抵抗Ｒ３のパス及び差動増幅回路ＯＡを差動出力端子から見たときの抵抗
【技術分野】
【０００１】
本発明は、基準電圧生成回路及び半導体装置に関する。特に、いわゆるバンドギャップリファレンスを用いた基準電圧生成回路及びその基準電圧生成回路を一つの半導体基板上に形成した半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路における基準電圧生成回路において、いわゆるバンドギャップリファレンス回路は、トランジスタやダイオードの有する温度特性を補償できることから、広く用いられている。一般的なバンドギャップリファレンス回路を図１に示す。この図１の回路は、特許文献１に従来技術として記載されている回路である。このバンドギャップリファレンス回路は、ＰＮＰトランジスタＱ１のエミッタベース間のＰＮ接合に生じる順方向電圧と、Ｑ１よりトランジスタサイズの大きな（電流密度が小さい。図１ではトランジスタサイズは８倍。）ＰＮＰトランジスタＱ２のエミッタベース間のＰＮ接合に生じる順方向電圧に抵抗ＲＰＴＡＴに生じる電圧を加算した電圧が等しくなるように基準電圧ＶＢＧを生成する。トランジスタのベースエミッタ間（ＰＮ接合ダイオードの順方向）電圧が負の温度係数を有し、Ｑ１とＱ２のベースエミッタ間電圧の差が正の温度係数を有することから、Ｒ１、Ｒ２、ＲＰＴＡＴの抵抗値を適切に選択すれば、トランジスタ（ＰＮ接合ダイオード）の有する温度特性を補償できることが知られている。
【０００３】
このバンドギャップリファレンス回路は、基準電圧や基準電流の生成のためにアナログ回路で広く用いられている。バンドギャップリファレンス回路を用いれば、温度特性、半導体装置に製造工程におけるプロセス変動、直流的な電源電圧変動にほとんど依存せずに基準となる直流電圧を生成することができる。
【０００４】
特許文献１には、電源に交流ノイズが乗った場合においても、生成する基準電圧に影響が及ばないようにするバンドギャプリファレンスを利用した基準電圧生成回路が記載されている。図２は、特許文献１に記載されている電源ノイズ対策を行ったバンドギャップリファレンス回路のブロック図である。特許文献１には、バンドギャップリファレンス回路では、Ｑ１とＱ２でサイズの異なるトランジスタを用いる必要があるためＱ１とＱ２で寄生容量が異なり、電源ノイズに対して異なった反応を示し、電源電圧の振動により直流電圧に誤差が生じることが記載されている。これに対して特許文献１では、図２に示すように、トランジスタＱ１のベースエミッタ間の寄生容量と容量Ｃ４との和が、トランジスタＱ２のベースエミッタ間の寄生容量と容量Ｃ３との和が等しくなるように容量Ｃ３とＣ４を新たに設けバンドギャップリファレンス回路の電源電圧除去比（ＰＳＲＲ）を改善することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００６／０１５２２０６Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明により与えられる。バンドギャップリファレンス回路はダイオードを用いることから電源電圧がノイズ等に起因して振動し、差動増幅回路の入力端子、出力端子を介してダイオードに電流が流れると、ダイオードの整流作用により、電源電圧の変動が基準電圧の直流電圧誤差となって表れる。差動増幅回路の出力端子を介してダイオードに流れるノイズ電流は、通常、出力ＶＢＧの安定化のために容量を設けるのでそれにより回避可能である。しかし、差動増幅回路の入力端子を介してダイオードに流れるノイズ電流はこれでは回避できない。バンドギャップリファレンス回路は半導体装置において、電圧、電流の基準生成の役割を担っているため、その基準電圧がずれるとシステムの特性劣化へつながる恐れもある。そのため、差動増幅回路の入力端子を介してダイオードに流れるノイズ電流を減らし、基準電圧の誤差を改善する必要がある。
【０００７】
特許文献１のように差動増幅回路の入力端子に容量を付加することも考えられるが、バンドギャップリファレンス回路を半導体集積回路に内蔵する場合に、容量素子のレイアウト面積が大きくなる。
【課題を解決するための手段】
【０００８】
本発明の第１の側面による基準電圧生成回路は、それぞれカソードが基準電位に接続された第１、第２のダイオードと、前記第２のダイオードのアノードに一端が接続された第１の抵抗素子と、第２の抵抗素子と、前記第１の抵抗素子の他端に一端が接続された第３の抵抗素子と、前記第１のダイオードのアノードに一端が接続された第４の抵抗素子と、第１、第２の差動入力端子と差動出力端子とを有する差動増幅回路と、を備え、前記第１の差動入力端子に前記第１の抵抗素子の他端が接続され、前記第２の差動入力端子に前記第２の抵抗素子を介して前記第１のダイオードのアノードが接続され、前記差動出力端子に前記第３の抵抗素子の他端と第４の抵抗素子の他端とが接続されている。
【０００９】
また、本発明の第２の側面による基準電圧生成回路は、それぞれカソードが基準電位に接続された第１、第２のダイオードと、前記第２のダイオードのアノードに一端が接続された第１の抵抗素子と、前記第１の抵抗素子の他端の電圧と前記第１のダイオードのアノード電圧とがそれぞれ第１及び第２の差動入力端子に入力し、差動出力端子から出力する電圧により前記第１のダイオードのアノードから前記基準電位に流れる第１の電流と、前記第１の抵抗素子から前記第１の第１のダイオードを介して前記基準電位に流れる第２の電流を制御する差動増幅回路と、前記第１のダイオードのアノードと前記第２の差動入力端子との間に接続された第２の抵抗素子と、を備え、前記第１のダイオードのアノード電圧と同一の電圧が前記第２の抵抗素子を介して前記第２の差動入力端子に入力するように構成されている。
【００１０】
さらに、本発明の第３の側面による半導体装置は、上記第１または第２の側面による基準電圧生成回路と、前記差動出力端子から出力する基準電圧が供給される回路と、が同一の半導体基板上に形成されている。
【発明の効果】
【００１１】
本発明によれば、ダイオードのアノードと差動入力端子との間に抵抗素子を設けているので電源電圧の振動に起因する電流が差動入力端子からダイオードに回り込むことを防ぐことができる。また、大きな容量を設ける必要がないので、レイアウト面積を小さくすることができる。
【図面の簡単な説明】
【００１２】
【図１】一般的なバンドギャップリファレンス基準電圧生成回路のブロック図である。
【図２】特許文献１に記載されている従来の基準電圧生成回路のブロック図である。
【図３】本発明の実施例１による基準電圧生成回路のブロック図である。
【図４】図３におけるバイポーラトランジスタをダイオードに置き換えた図である。
【図５】図３において差動増幅回路の非反転入力端子から見た簡易等価回路図である。
【図６】図３における差動増幅回路の一例を示す回路図である。
【図７】比較例２において差動増幅回路の非反転入力端子から見た簡易等価回路図である。
【図８】実施例１及び比較例１、２のシミュレーション結果を示すグラフである。
【図９】図８の説明図である。
【図１０】実施例２による基準電圧生成回路のブロック図である。
【図１１】実施例３による基準電圧生成回路のブロック図である。
【図１２】実施例４による基準電圧生成回路のブロック図である。
【図１３】実施例５による基準電圧生成回路のブロック図である。
【発明を実施するための形態】
【００１３】
基準電圧生成回路の差動増幅回路の電源に１０ＭＨＺ程度の比較的低い周波数のノイズが乗ると差動入力端子に接続される入力トランジスタの寄生容量により差動増幅回路の電源変動によって流れる電流が差動入力端子に接続されるダイオードのアノードに流れる。ダイオードは整流作用を持っているため、ノイズにより生じる電流が直流電圧誤差となって表れる（図９参照）。差動入力端子とダイオードとの間に第２の抵抗素子（例えば図３、図１０、図１１、図１２、図１３のＲ２）を設けることにより、ノイズ等に起因する電源電圧の振動による電流が差動入力端子からダイオードには流れにくくなり、電流がダイオード以外へ流れるようになり、直流電圧誤差が改善できる。
【００１４】
また、第２の抵抗素子は比較的小さな抵抗値であっても効果が得られるので、基準電圧生成回路を半導体集積回路に内蔵する場合には、特許文献１のようにダイオードと並列に容量を設けるよりも半導体チップのレイアウト面積を小さくすることができる（例えば、図９のシミュレーション結果によれば、２５ｋΩの抵抗は、５ｐＦの容量に相当）。また、差動入力端子とダイオードとの間に第２の抵抗を設けることに加えて、差動入力端子と基準電位との間に容量を設けてもよい。その場合の容量のレイアウト面積もダイオードに容量をつけるより小さくすることができ、より大きな効果が得られる。
【００１５】
本発明について、具体的な実施例に基づいて、さらに詳しく説明する。
【実施例１】
【００１６】
図３は、実施例１による基準電圧生成回路のブロック図である。図３において、ＰＮＰトランジスタＱ１、Ｑ２は、ベースエミッタ間のＰＮ接合をダイオードとして使用する。したがって、トランジスタＱ１は、必ずしもトランジスタである必要はなく、アノードがノードＶＢ１、カソードが基準電位（グランド）ＧＮＤに接続されたＰＮ接合ダイオードとして機能するものであればよい。同様にトランジスタＱ２も、アノードが第１の抵抗素子Ｒ１の一端にカソードが基準電位に接続されたＰＮ接合ダイオードとして機能するものであればよい。すなわち、図３の基準電圧回路は、カソードが基準電位ＧＮＤに接続された第１のダイオードＱ１と第２のダイオードＱ２を備えている。第２のダイオードＱ２のアノードには、第１の抵抗素子Ｒ１の一端が接続されている。第１の抵抗素子Ｒ１の他端（ノードＶＢ２）は、第３の抵抗Ｒ３の一端と差動増幅回路ＯＡの反転信号入力端子ＩＮＮに接続される。第１のダイオードＱ１のアノード（ノードＶＢ１）は、第４の抵抗素子Ｒ４の一端と第２の抵抗Ｒ２の一端に接続される。さらに第２の抵抗Ｒ２の他端は差動増幅回路ＯＡの非反転信号入力端子に接続される。差動増幅回路ＯＡには、電源ＡＶＤＤが供給され、差動出力端子は、基準電圧Ｖｏとして基準電圧生成回路以外の他の回路に供給されると共に、第３の抵抗素子Ｒ３の他端と、第４の抵抗素子Ｒ４の他端と、に接続される。
【００１７】
また、トランジスタＱ１とＱ２のエミッタの面積比は、１対Ｎ（Ｎは１より大きい実数）であり、トランジスタＱ２のエミッタ面積はトランジスタＱ１のエミッタ面積のＮ倍である。
【００１８】
図４は、図３のトランジスタＱ１、Ｑ２をダイオードに置き換えて記載したブロック図である。図４に示すとおり、トランジスタＱ１に対してトランジスタＱ２のエミッタ面積がＮ倍であるので、Ｑ１が１個のダイオードであると考えれば、Ｑ２は、Ｎ個のダイオードが並列に接続されていることになる。Ｎ個のダイオードが並列に接続されることにより、ダイオードを流れる電流の電流密度は、１個のダイオードの場合と比較して１／Ｎ小さい。言い換えるならば、ダイオードＱ１の電流密度は、ダイオードＱ２のＮ倍である。
【００１９】
図６は、図３における差動増幅回路ＯＡの一例を示す内部回路図である。図６の差動増幅回路ＯＡは、電流源Ｉｔａｉｌ、ソースが共通に電流源Ｉｔａｉｌに接続されたＰＭＯＳトランジスタＭ１とＭ２からなる差動対と、ソースが共通に基準電位ＧＮＤに接続され、ゲートが共通にＰＭＯＳトランジスタＭ１のドレインに接続された負荷回路により構成されている。差動増幅回路ＯＡの非反転信号入力端子ＩＮＰはＰＭＯＳトランジスタＭ１のゲートに、反転信号入力端子ＩＮＮはＰＭＯＳトランジスタＭ２のゲートに接続され、ＰＭＯＳトランジスタＭ２のドレインは、ＮＭＯＳトランジスタＭ４のドレインと共通に差動出力端子Ｖｏに接続されている。また、電流源Ｉｔａｉｌは、電源端子ＡＤＤＤに接続されている。
【００２０】
図５は、図３の基準電圧生成回路を差動増幅回路の非反転信号入力端子ＩＮＰから見た等価回路図である。図５において、破線内は、差動増幅回路ＯＡの非反転信号入力端子ＩＮＰ側の簡易等価回路を示す。差動増幅回路ＯＡの内部回路は、図６に示す内部回路を想定している。Ｉｎｏｉｓｅは、電源ＡＶＤＤの変動（振動）により電源端子ＡＶＤＤから差動増幅回路ＯＡに流れこむ電流である。ＣｇｓはＰＭＯＳトランジスタＭ１（図６参照）のゲートソース間容量、Ｖｇｓはゲートソース間電圧である。ｇｍはＰＭＯＳトランジスタＭ１のコンダクタンスであるので、ｇｍＶｇｓはＰＭＯＳトランジスタＭ１のゲートソース間に流れる電流を示す。ＣｇｄはＰＭＯＳトランジスタＭ１のゲートドレイン間容量、ＣｇｂはＰＭＯＳトランジスタＭ１のゲートバルク（バルクはバックゲート、基板）間の容量である。ＣｓｄはＰＭＯＳトランジスタＭ１のソースドレイン間容量、ＣｏはノードＶｎ（図６参照）から基準電位（ＧＮＤ）をみたときの容量、ｒ０はノードＶｎから基準電位（ＧＮＤ）をみたときの抵抗である。さらに、抵抗Ｒ２、Ｒ４、ダイオードＱ１、差動増幅回路の出力する基準電圧Ｖｏは、図３で説明したとおりである。また、Ｒは差動増幅回路ＯＡの差動出力端子（ノードＶｏ）から見た抵抗Ｒ３のパス及び差動増幅回路ＯＡの抵抗である。
【００２１】
次に、図５を用いて、電源電圧ＡＶＤＤがノイズ等により振動した場合の動作を説明する。図５では、電源ＡＶＤＤの揺れにより差動増幅回路ＯＡの電流源Ｉｔａｉｌが揺れてノイズ電流Ｉｎｏｉｓｅが印加されるモデルを想定している。通常、ゲートソース間容量Ｃｇｓ＞＞ソースドレイン間容量Ｃｓｄであるため、ノイズ電流Ｉｎｏｉｓｅはほぼすべてゲートソース間容量Ｃｇｓを流れる。ゲートソース間容量Ｃｇｓを流れたノイズ電流は、ノードＩＮＰからＧＮＤ側を見たインピーダンスが低いノードへと多く流れる。ゲートドレイン間容量Ｃｇｄ、ゲートバルク間容量Ｃｇｂはノイズ周波数が低い場合、非常にインピーダンスが高くなるため、抵抗Ｒ２がなければノイズ電流はダイオードの方（ノードＩＮＰからノードＶＢ１の方）へと流れる。そのため、ダイオードにノイズが乗ってしまう。そこで、ノードＩＮＰに抵抗Ｒ２を挿入することで、ＩＮＰからダイオード側を見たインピーダンスが高くなる。したがって、ゲートドレイン間容量Ｃｇｄやゲートバルク間容量Ｃｇｂの方にノイズ電流が流れ込み、ダイオード側へノイズ電流が流れ込みにくくなる。
【００２２】
比較例として図７に、図２の従来の基準電圧生成回路を想定して差動増幅回路ＯＡの非反転信号入力端子から見た簡易等価回路を示す。なお、差動増幅回路ＯＡの内部回路は図６と同一の構成とした。したがって、図７に示す簡易等価回路も破線内の差動回路ＯＡ内の回路は図５と同一である。図７の簡易等価回路では、図５のノードＩＮＰとノードＶＢ１との間に設けられていた抵抗Ｒ２が設けられておらず短絡して接続されており、ノードＩＮＰと基準電位（ＧＮＤ）との間に容量Ｃ４が設けられている。図５、図７のモデルを使用して、抵抗Ｒ２、容量Ｃ４の条件値を実際に求め、比較する。
【００２３】
図５より、まず、ダイオードＱ１に流れ込むノイズ電流を減らすためのＲ２の条件を求める。ノードＩＮＰからみた容量値Ｃｐは、ゲートバルク間容量Ｃｇｂと、ゲートドレイン間容量Ｃｇｄと容量Ｃｏとの直列容量と、が並列に接続されていると考え、ｒ０の抵抗値を充分大きいと仮定して無視して、約１ｐＦとする。また、ノイズ電流の周波数を１０ＭＨｚとする。ダイオードＱ１に流れ込むノイズ電流を減らすための必要な抵抗Ｒ２の抵抗値をＲ２として、式（１）により概略求められる。
【００２４】
Ｒ２＞＞１／（２＊π＊ｆｎ＊Ｃｐ）≒１６ｋΩ 式（１）
【００２５】
次に、図７において、Ｒは十分に大きいと仮定し、ダイオードＱ１の交流的な内部インピーダンスＲｑを１０ｋΩとすると、ダイオードＱ１に流れ込むノイズ電流を減らすためのＣ４の条件は、式（２）により求められる。
【００２６】
１／（２＊π＊ｆｎ＊Ｃ４）＜＜Ｒｑ 式（２）
【００２７】
式（２）を解くと式（３）が求められる。
【００２８】
Ｃ４＞＞１．６ｐＦ 式（３）
【００２９】
仮に実施例１の抵抗Ｒ２の抵抗値をＲ２＝１６ｋΩとして、比較例の容量Ｃ４の容量値Ｃ４をＣ４＝１．６ｐＦとしたとしても、半導体集積回路においては、１６ｋΩの抵抗の方が、１．６ｐＦの容量より充分小さい面積でレイアウトすることができる。
【００３０】
次に、実際の回路を使用して、実施例１の抵抗Ｒ２と比較例の容量Ｃ４がどの程度の値で同じ効果となるかをシミュレーションした。図８にシミュレーション結果を示す。また、図９は、図８のシミュレーション結果に説明を付加した図である。図８では、図１に示すノイズに対して何も対策を行わない回路を比較例１とし、図２のダイオードＱ１と並列に容量Ｃ４を設けた回路を比較例２として、図３のノードＶＢ１とノードＩＮＰとの間に抵抗Ｒ２を設けた実施例１の回路と比較した。図８、図９でプロットしているのは、基準電圧生成回路の出力する基準電圧Ｖｏである。比較例２では、容量Ｃ４の値として５ＰＦの容量を付加し、実施例１で抵抗Ｒ２の値を２５ｋΩとしたところ、ほぼ同一の結果が得られた。電源電圧に変動（ノイズ）がない場合は、比較例１、比較例２、実施例１で実質的な差異はなく、１．２Ｖを超えた電圧で一定している。電源電圧に１０ＭＨＺの振動を与えると、何も対策を行っていない比較例１では、基準電圧Ｖｏは１Ｖ以下に大きく低下している。それに対して、ノイズ対策を行っている比較例２、実施例１では、大きな直流電圧の低下は見られない。実施例１では、比較例２と同様な効果が得られていることが確認できる。
【００３１】
基準電圧生成回路を半導体基板の上に形成した半導体装置を考えると、比較例２の５ｐＦの容量を半導体基板上に形成する場合と実施例１の２５ｋΩの抵抗を半導体基板上に形成する場合を考えると、一般的な半導体集積回路の製造工程を用いる限り、実施例１の２５ｋΩの抵抗の方がはるかに小さな面積でレイアウトすることができる。
【実施例２】
【００３２】
図１０に実施例２による基準電圧生成回路のブロック図を示す。実施例２の基準電圧生成回路は、ダイオードＱ１のアノードＶＢ１と差動増幅回路ＯＡの非反転信号入力端子ＩＮＰとの間に第２の抵抗素子Ｒ２を設けることに加えて、ダイオードＱ２のアノードに一端が接続された第１の抵抗Ｒ１の他端ＶＢ２と差動増幅回路ＯＡの反転信号入力端子ＩＮＮとの間に第５の抵抗素子Ｒ５を設けている。その他の構成は実施例１と同一である。
【００３３】
実施例２によれば、第５の抵抗素子Ｒ５を設けることにより、差動増幅回路ＯＡの反転信号入力端子ＩＮＮからダイオードＱ２に流れるノイズ電流を減らし、電源電圧変動の影響を少なくすることができる。また、差動増幅回路ＯＡの非反転信号入力端子ＩＮＰと反転信号入力端子ＩＮＮとに差動増幅回路ＯＡの入力トランジスタのリーク電流が流れることを仮定した場合、第２の抵抗Ｒ２により非反転信号入力端子ＩＮＰ側で電圧降下がおこり、ＶＢ１とＶＢ２で差電圧が生じ、差動増幅回路ＯＡのオフセットとなってしまう恐れもある。実施例２では、反転信号入力端子ＩＮＮにも第５の抵抗Ｒ５を接続することにより、反転信号入力端子ＩＮＮ側でも抵抗Ｒ５により、非反転信号入力端子ＩＮＰ側と同様に電圧降下がおこるため、ＶＢ１とＶＢ２間に生じる差電圧を打ち消すこともできる。
【実施例３】
【００３４】
図１１に実施例３による基準電圧生成回路のブロック図を示す。実施例３の基準電圧生成回路は、実施例１と同様にダイオードＱ１のアノードＶＢ１と差動増幅回路ＯＡの非反転信号入力端子ＩＮＰとの間に第２の抵抗素子Ｒ２を設けることに加えて、差動増幅回路ＯＡの非反転信号入力端子ＩＮＰと基準電位（ＧＮＤ）との間に容量ＣＳ１を設けている。その他の構成は、実施例１と同一である。
【００３５】
実施例３によれば、抵抗Ｒ２に加えて容量Ｃｓ１をさらに設けることにより、電源電圧変動がノイズとなってもよりダイオードに電流が流れないようにすることができる。なお、抵抗Ｒ２を設け、抵抗Ｒ２より差動入力端子側に容量Ｃｓ１を接続することにより、容量Ｃｓ１の容量値は、図２の従来例の容量Ｃ４より小さくでき、レイアウト面積を小さくできる。さらにノイズによる影響をより少なくすることができる。
【実施例４】
【００３６】
図１２に実施例４による基準電圧生成回路のブロック図を示す。実施例４の基準電圧生成回路は、実施例１の構成に加えて、実施例２と同様にダイオードＱ２のアノードに一端がされた第１の抵抗Ｒ１の他端ＶＢ２と差動増幅回路ＯＡの反転信号入力端子ＩＮＮとの間に第５の抵抗素子Ｒ５を設けている。さらに、差動増幅回路ＯＡの非反転信号入力端子ＩＮＰと基準電位（ＧＮＤ）との間に容量Ｃｓ１を設けると共に、反転信号入力端子ＩＮＮと基準電位（ＧＮＤ）との間に容量Ｃｓ２を設けている。実施例４では、この構成により実施例１、実施例２の効果に加えて、さらに容量Ｃｓ１、Ｃｓ２によりノイズの影響を防ぐことができる。また、この容量Ｃｓ１、Ｃｓ２の容量値は、抵抗Ｒ２、Ｒ５を設けているので、図２に示す従来例より小さい容量とすることができ、レイアウト面積を小さくできる。さらにノイズ除去の効果をより高めることができる。
【実施例５】
【００３７】
実施例１〜実施例４は、図１に示す最も基本的なバンドギャップリファレンス回路を用いた基準電圧生成回路にノイズ対策を施す実施例について説明したが、ハンドギャップリファレンス回路は様々な変形例があることが知られている。本発明は、それらの変形したバンドギャップリファレンス回路にも適用することもできる。変形したバンドギャップリファレンス回路に本発明を適用した実施例５の基準電圧生成回路を図１３に示す。図１３では、差動増幅回路の差動出力端子から直接ダイオードＱ１、Ｑ２に流す電流を出力しているのではなく、別電源ＡＶＤＤ２からダイオードＱ１、Ｑ２に流れる電流を差動増幅回路ＯＡの出力する基準電圧Ｖｏの電圧により制御している。具体的には、図１３では、ＰＭＯＳトランジスタＭ５、Ｍ６をダイオードＱ１、ダイオードＱ２に流す電流の制御に用いている。図１３では、差動増幅回路ＯＡの出力する基準電圧Ｖｏが高くなるとダイオードＱ１とダイオードＱ２に流れる電流が減少し、基準電圧Ｖｏが低下するとダイオードＱ１とダイオードＱ２に流れる電流が増加するので、ノードＶＢ１、ＶＢ２と差動増幅回路ＯＡの反転信号入力端子ＩＮＮと非反転信号入力端子ＩＮＰの接続は、実施例１〜４とは逆になっている。図１３では、変形例のバンドギャップリファレンス回路に実施例４の抵抗Ｒ２とともに抵抗Ｒ５、容量Ｃｓ１、容量Ｃｓ２を設ける実施例を適用した実施例であるが、実施例１と同様に、抵抗Ｒ５、容量Ｃｓ１、容量Ｃｓ２は設けなくとも本発明の効果は得られる。その他、実施例２、実施例３についてもこの変形したバンドギャップリファレンス回路に適用することができる。
【００３８】
以上説明したように本発明の基準電圧生成回路は、図１に示すような最も基本的なバンドギャップリファレンス回路を利用した基準電圧生成回路にとどまらず、様々な変形したバンドギャップリレファレンス回路にも実施例１〜実施例４を初めとする本発明の基準電圧生成回路を用いることができる。
【００３９】
さらに、本発明の基準電圧生成回路と基準電圧生成回路が出力する基準電圧ｖｏを利用する回路を一つの半導体基板の上に形成することができる。
【００４０】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４１】
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ１、Ｒ２：抵抗
Ｑ１、Ｑ２、Ｑ１、Ｑ２：バイポーラトランジスタ（ＰＮ接合ダイオード、ダイオード）
ＯＡ：差動増幅回路（オペアンプ）
Ｍ１、Ｍ２、Ｍ５、Ｍ６：ＰＭＯＳトランジスタ
Ｍ３、Ｍ４：ＮＭＯＳトランジスタ
Ｃｓ１、Ｃｓ２、Ｃ３、Ｃ４：容量
Ｉｔａｉｌ：電流源
Ｉｎｏｉｓｅ：ノイズ電流
Ｃｇｓ：ＰＭＯＳトランジスタＭ１（図６参照）のゲートソース間容量
Ｖｇｓ：ＰＭＯＳトランジスタＭ１のゲートソース間電圧
ｇｍ：ＰＭＯＳトランジスタＭ１のコンダクタンス
ｇｍＶｇｓ：ＰＭＯＳトランジスタＭ１のゲートソース間に流れる電流
Ｃｇｄ：ＰＭＯＳトランジスタＭ１のゲートドレイン間容量
Ｃｇｂ：ＰＭＯＳトランジスタＭ１のゲートバルク（バルクはバックゲート、基板）間の容量
Ｃｓｄ：ＰＭＯＳトランジスタＭ１のソースドレイン間容量
Ｃｏ：ノードＶｎ（図６参照）から基準電位（ＧＮＤ）を見たときの容量
ｒ０：ノードＶｎから基準電位（ＧＮＤ）を見たときの抵抗
Ｒ：ノードＶｏ（図３参照）から抵抗Ｒ３のパス及び差動増幅回路ＯＡを差動出力端子から見たときの抵抗
【特許請求の範囲】
【請求項１】
それぞれカソードが基準電位に接続された第１、第２のダイオードと、
前記第２のダイオードのアノードに一端が接続された第１の抵抗素子と、
第２の抵抗素子と、
前記第１の抵抗素子の他端に一端が接続された第３の抵抗素子と、
前記第１のダイオードのアノードに一端が接続された第４の抵抗素子と、
第１、第２の差動入力端子と差動出力端子とを有する差動増幅回路と、
を備え、
前記第１の差動入力端子に前記第１の抵抗素子の他端が接続され、
前記第２の差動入力端子に前記第２の抵抗素子を介して前記第１のダイオードのアノードが接続され、
前記差動出力端子に前記第３の抵抗素子の他端と第４の抵抗素子の他端とが接続されていることを特徴とする基準電圧生成回路。
【請求項２】
それぞれカソードが基準電位に接続された第１、第２のダイオードと、
前記第２のダイオードのアノードに一端が接続された第１の抵抗素子と、
前記第１の抵抗素子の他端の電圧と前記第１のダイオードのアノード電圧とがそれぞれ第１及び第２の差動入力端子に入力し、差動出力端子から出力する電圧により前記第１のダイオードのアノードから前記基準電位に流れる第１の電流と、前記第１の抵抗素子から前記第１の第１のダイオードを介して前記基準電位に流れる第２の電流を制御する差動増幅回路と、
前記第１のダイオードのアノードと前記第２の差動入力端子との間に接続された第２の抵抗素子と、を備え、
前記第１のダイオードのアノード電圧と同一の電圧が前記第２の抵抗素子を介して前記第２の差動入力端子に入力するように構成されていることを特徴とする基準電圧生成回路。
【請求項３】
前記差動出力端子から出力される電圧によって制御され、前記第１、第２の電流を供給する第１及び第２の電流源回路をさらに備え、
前記第１及び第２の電流源回路の出力が前記第１のダイオードのアノードと、前記第１の抵抗素子の他端と、に接続されることを特徴とする請求項２記載の基準電圧生成回路。
【請求項４】
前記第１の抵抗素子の他端と前記第１の差動入力端子との間に接続された第５の抵抗素子をさらに備えることを特徴とする請求項１乃至３いずれか１項記載の基準電圧生成回路。
【請求項５】
前記第２の差動入力端子と前記基準電位との間に接続された第１の容量素子をさらに備えることを特徴とする請求項１乃至４いずれか１項記載の基準電圧生成回路。
【請求項６】
前記第２の差動入力端子と前記基準電位との間に接続された第１の容量素子と、
前記第１の差動入力端子と前記基準電位との間に接続された第２の容量素子と、
をさらに備えることを特徴とする請求項４記載の基準電圧生成回路。
【請求項７】
請求項１乃至６いずれか１項記載の基準電圧生成回路と、前記差動出力端子から出力する基準電圧が供給される回路と、が同一の半導体基板上に形成されていることを特徴とする半導体装置。
【請求項１】
それぞれカソードが基準電位に接続された第１、第２のダイオードと、
前記第２のダイオードのアノードに一端が接続された第１の抵抗素子と、
第２の抵抗素子と、
前記第１の抵抗素子の他端に一端が接続された第３の抵抗素子と、
前記第１のダイオードのアノードに一端が接続された第４の抵抗素子と、
第１、第２の差動入力端子と差動出力端子とを有する差動増幅回路と、
を備え、
前記第１の差動入力端子に前記第１の抵抗素子の他端が接続され、
前記第２の差動入力端子に前記第２の抵抗素子を介して前記第１のダイオードのアノードが接続され、
前記差動出力端子に前記第３の抵抗素子の他端と第４の抵抗素子の他端とが接続されていることを特徴とする基準電圧生成回路。
【請求項２】
それぞれカソードが基準電位に接続された第１、第２のダイオードと、
前記第２のダイオードのアノードに一端が接続された第１の抵抗素子と、
前記第１の抵抗素子の他端の電圧と前記第１のダイオードのアノード電圧とがそれぞれ第１及び第２の差動入力端子に入力し、差動出力端子から出力する電圧により前記第１のダイオードのアノードから前記基準電位に流れる第１の電流と、前記第１の抵抗素子から前記第１の第１のダイオードを介して前記基準電位に流れる第２の電流を制御する差動増幅回路と、
前記第１のダイオードのアノードと前記第２の差動入力端子との間に接続された第２の抵抗素子と、を備え、
前記第１のダイオードのアノード電圧と同一の電圧が前記第２の抵抗素子を介して前記第２の差動入力端子に入力するように構成されていることを特徴とする基準電圧生成回路。
【請求項３】
前記差動出力端子から出力される電圧によって制御され、前記第１、第２の電流を供給する第１及び第２の電流源回路をさらに備え、
前記第１及び第２の電流源回路の出力が前記第１のダイオードのアノードと、前記第１の抵抗素子の他端と、に接続されることを特徴とする請求項２記載の基準電圧生成回路。
【請求項４】
前記第１の抵抗素子の他端と前記第１の差動入力端子との間に接続された第５の抵抗素子をさらに備えることを特徴とする請求項１乃至３いずれか１項記載の基準電圧生成回路。
【請求項５】
前記第２の差動入力端子と前記基準電位との間に接続された第１の容量素子をさらに備えることを特徴とする請求項１乃至４いずれか１項記載の基準電圧生成回路。
【請求項６】
前記第２の差動入力端子と前記基準電位との間に接続された第１の容量素子と、
前記第１の差動入力端子と前記基準電位との間に接続された第２の容量素子と、
をさらに備えることを特徴とする請求項４記載の基準電圧生成回路。
【請求項７】
請求項１乃至６いずれか１項記載の基準電圧生成回路と、前記差動出力端子から出力する基準電圧が供給される回路と、が同一の半導体基板上に形成されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−１７０４４３（Ｐ２０１１−１７０４４３Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３１５２０（Ｐ２０１０−３１５２０）
【出願日】平成２２年２月１６日（２０１０．２．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１６日（２０１０．２．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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