増幅回路システム
【課題】増幅回路のゲイン精度を向上することのできる増幅回路システムの提供を図る。
【解決手段】ゲイン設定抵抗Ｒａ，Ｒｂによりゲインが設定される増幅回路１と、該増幅回路の後段に設けられた半導体集積回路２と、を有する増幅回路システムであって、前記ゲイン設定抵抗Ｒａ，Ｒｂが、前記半導体集積回路２の内部に形成されているように構成する。
【解決手段】ゲイン設定抵抗Ｒａ，Ｒｂによりゲインが設定される増幅回路１と、該増幅回路の後段に設けられた半導体集積回路２と、を有する増幅回路システムであって、前記ゲイン設定抵抗Ｒａ，Ｒｂが、前記半導体集積回路２の内部に形成されているように構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路システムに関し、特に、ゲイン設定抵抗を有する増幅回路およびその後段に設けられた半導体集積回路を有する増幅回路システムに関する。
【背景技術】
【０００２】
近年、例えば、自動車に搭載されるミリ波レーダでは、その検知距離範囲の拡大に伴って、入力信号の振幅レンジが微弱な信号から大きな信号まで大きく変化するようになってきている。
【０００３】
そして、入力信号の振幅が微弱な場合には、その信号を半導体集積回路（カスタムＩＣ：信号処理部）で処理する前に、増幅回路（例えば、汎用の低ノイズ演算増幅器）を使用して信号処理部が処理可能なレベルまで信号を増幅している。
【０００４】
ところで、従来、安定した入力インピーダンスをもつ増幅器システムおよびパワー効率のよい低ノイズ増幅器を実現するものとして、入力ステージおよび可変利得増幅ステージの増幅器を電流方式で作動するようにした増幅器装置が提案されている（例えば、特許文献１参照）。
【０００５】
さらに、従来、前段に固定利得増幅器を設け、後段の差動増幅器に伝達するようにしたイコライザ回路において、集積回路化した場合の外付け部品点数や外付け用の端子数を低減するもの提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２０３５４４号公報
【特許文献２】特公平６−４８７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、信号振幅が微弱な場合には、その信号を信号処理部で処理する前に、例えば、汎用の低ノイズ演算増幅器（低ノイズオペアンプ）を使用して増幅するようになっている。
【０００８】
この低ノイズオペアンプを使用する場合、そのオペアンプの増幅率は、例えば、抵抗値の比率に従って決められる。しかしながら、その抵抗値は様々にばらつくため、精度良くゲインを制御することが困難になっている。
【０００９】
本発明は、増幅回路のゲイン精度を向上することのできる増幅回路システムの提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によれば、ゲイン設定抵抗によりゲインが設定される増幅回路と、該増幅回路の後段に設けられた半導体集積回路と、を有する増幅回路システムであって、前記ゲイン設定抵抗が、前記半導体集積回路の内部に形成されていることを特徴とする増幅回路システムが提供される。
【発明の効果】
【００１１】
本発明の増幅回路システムによれば、増幅回路のゲイン精度を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、従来の増幅回路システムの一例を示すブロック図である。
【図２】図２は、第１実施例の増幅回路システムを示すブロック図である。
【図３】図３は、第２実施例の増幅回路システムを示すブロック図である。
【図４】図４は、第３実施例の増幅回路システムを示すブロック図である。
【図５】図５は、第４実施例の増幅回路システムを示すブロック図である。
【図６】図６は、第５実施例の増幅回路システムを示すブロック図である。
【図７】図７は、第６実施例の増幅回路システムを示すブロック図である。
【図８】図８は、第７実施例の増幅回路システムを示すブロック図である。
【図９】図９は、第８実施例の増幅回路システムを示すブロック図である。
【図１０】図１０は、第９実施例の増幅回路システムを示すブロック図である。
【図１１】図１１は、第１０実施例の増幅回路システムを示すブロック図である。
【発明を実施するための形態】
【００１３】
まず、本発明に係る増幅回路システムの実施例を詳述する前に、従来の増幅回路システムおよびその問題点を、図１を参照して説明する。
【００１４】
図１は、従来の増幅回路システムの一例を示すブロック図である。図１において、参照符号１０１は増幅回路、１０２はカスタムＩＣ（半導体集積回路：信号処理部）、そして、ＲａおよびＲｂは増幅回路１０１のゲイン設定抵抗を示す。
【００１５】
図１に示されるように、従来の増幅回路システムは、ゲイン設定抵抗Ｒａ，Ｒｂを有する増幅回路１０１と、その後段に設けられたカスタムＩＣ１０２と、を有する。すなわち、微小な入力信号Ｓinを処理する場合、信号を処理するカスタムＩＣ１０２の前段に増幅回路１０１を設けるようになっている。
【００１６】
なお、増幅回路１０１としては、ノイズを低減してＳ／Ｎ比を向上させるために、例えば、汎用の低ノイズオペアンプを使用する。増幅回路１０１のゲインは、外付けのゲイン設定抵抗Ｒａ，Ｒｂの定数により決まる。
【００１７】
例えば、入力信号Ｓinは、低ノイズオペアンプ１の正入力に供給され、また、オペアンプ１の負入力は、ゲイン設定抵抗Ｒａを介してバイアス電圧（bias）が印加され、すなわち、バイアス電源線に接続される。そして、ゲイン設定抵抗Ｒｂは、オペアンプ１の出力と負入力との間に接続される。
【００１８】
ところで、外付け部品の場合、部品の公差により、ゲイン値にばらつきが生じる。そのため、増幅回路１０１ゲインの精度を確保するには、公差が小さい（ばらつきが小さい）部品を採用しなければならない。さらに、外付け部品を使用すると、その特性のばらつく方向は統一できないため、例えば、抵抗Ｒａ，Ｒｂの抵抗値が正負逆方向にばらつくことも有るため、ゲイン精度を確保することが困難である。
【００１９】
具体的に、増幅回路１０１のゲインＡは、Ａ＝１＋（Ｒａ／Ｒｂ）となる。ここで、例えば、部品の公差±１０％とすると、ゲイン設定抵抗Ｒａの値が−１０％でＲｂの値が＋１０％（Ｒａ⇒Ｒａ×９０％，Ｒｂ⇒Ｒｂ×１１０％）ばらついたとき、増幅回路１０１のゲインＡ’は、Ａ’＝１＋（０．９・Ｒａ／１．１・Ｒｂ）となり、ゲインの設計値Ａよりも小さくなってしまう。
【００２０】
以下、本発明に係る増幅回路システムの実施例を、添付図面を参照して詳述する。なお、本発明に係る増幅回路システムの適用は、例えば、ミリ波レーダ装置の増幅回路に限定されるものではない。すなわち、本発明に係る増幅回路システムは、例えば、入力信号を、ゲイン設定抵抗を有する増幅回路により増幅し、さらに、その増幅回路で増幅された信号を後段に設けられた半導体集積回路で処理する様々な増幅回路システムに対して幅広く適用することが可能である。
【００２１】
図２は、第１実施例の増幅回路システムを示すブロック図である。図２において、参照符号１は増幅回路、２はカスタムＩＣ（半導体集積回路）、２１は信号処理部、そして、ＲａおよびＲｂは増幅回路１のゲイン設定抵抗を示す。なお、増幅回路１は、例えば、演算増幅器であり、好ましくは、汎用の低ノイズ演算増幅器（低ノイズオペアンプ）である。
【００２２】
図２に示されるように、本第１実施例の増幅回路システムは、ゲイン設定抵抗Ｒａ，Ｒｂによりゲインが設定される増幅回路１と、その後段に設けられたカスタムＩＣ２と、を有する。カスタムＩＣ２は、増幅回路１の出力信号を処理する信号処理部２１を有する。
【００２３】
ここで、ゲイン設定抵抗Ｒａ，Ｒｂは、カスタムＩＣ２の内部に設けられている。すなわち、本第１実施例の増幅回路システムは、増幅回路１のゲインを設定するゲイン設定抵抗Ｒａ，Ｒｂを、カスタムＩＣ２内部に形成するようになっている。
【００２４】
なお、増幅回路１としては、ノイズを低減してＳ／Ｎ比を向上させるために、例えば、汎用の低ノイズオペアンプを使用し、その増幅回路１のゲインＡは、外付けのゲイン設定抵抗Ｒａ，Ｒｂの定数により、Ａ＝１＋（Ｒａ／Ｒｂ）のように決まる。
【００２５】
すなわち、例えば、入力信号Ｓinは、低ノイズオペアンプ１の正入力に供給され、また、オペアンプ１の負入力は、ゲイン設定抵抗Ｒａを介してバイアス電圧（bias）が印加され、すなわち、バイアス電源線に接続される。そして、ゲイン設定抵抗Ｒｂは、オペアンプ１の出力と負入力との間に接続される。
【００２６】
ところで、カスタムＩＣ（半導体集積回路）２において、内蔵される素子の特性（例えば、抵抗値）は、温度変動や製造プロセスのばらつきにより変化する。そのため、前段の増幅回路１のゲイン設定抵抗Ｒａ，Ｒｂを後段の同じカスタムＩＣ２内部に形成することにより、たとえ温度変動や製造プロセスのばらつきが生じても、ゲイン設定抵抗Ｒａ，Ｒｂの抵抗値の比率を略一定に保つことが可能になる。
【００２７】
すなわち、増幅回路１のゲインはカスタムＩＣ２の内部に形成した抵抗ＲａおよびＲｂの比により決まるため、抵抗ＲａおよびＲｂは、プロセスばらつきによる抵抗値の相対ばらつきを抑制することで、ゲイン値の精度を確保することが可能になる。また、外付けの抵抗をカスタムＩＣ２の内部に形成することで、構成部品点数の削減による、コスト削減および実装面積削減の効果もある。
【００２８】
具体的に、１つの半導体集積回路（カスタムＩＣ２）に隣接するように配置された抵抗ペアの相対ばらつきが±３％で、例えば、ゲイン設定抵抗ＲａおよびＲｂが＋３％ばらついたとき（Ｒａ⇒Ｒａ×１０３％，Ｒｂ⇒Ｒｂ×１０３％）、このゲイン設定抵抗Ｒａ、Ｒｂの抵抗値の比率は、ばらつきが同方向であるため、ゲイン設計値と同じでゲインのばらつきは生じない。
【００２９】
このように、本第１実施例の増幅回路システムによれば、抵抗値の公差を低減する（抵抗値のバラツキを抑える）ことができ、ゲイン精度を向上することが可能になる。
【００３０】
図３は、第２実施例の増幅回路システムを示すブロック図である。図３（ａ）および図３（ｂ）に示されるように、本第２実施例の増幅回路システムでは、ゲイン設定抵抗ＲａおよびＲｂを、カスタムＩＣ２の半導体基板２０において、同じ方向に隣接配置してマッチング（２２）を取るようになっている。
【００３１】
すなわち、隣接配置という構成をとることによってマッチングすることができ、ゲイン精度を向上させることが可能になる。なお、増幅回路１のゲインＡは、例えば、Ａ＝１＋（Ｒａ／Ｒｂ）のように決められている。
【００３２】
ここで、抵抗ＲａおよびＲｂのマッチング２２を取るとは、例えば、図３（ｂ）に示されるように、抵抗ＲａをＲａ１およびＲａ２で構成すると共に、抵抗ＲｂをＲｂ１およびＲｂ２で構成し、これらＲａ１，Ｒａ２，Ｒｂ１，Ｒｂ２を半導体基板２０上に交互に配置することで、半導体基板２０の位置的なばらつきや温度変化によるばらつき等を打ち消すものである。
【００３３】
なお、このマッチング２２に関しては、様々な手法が知られており、本第２実施例の増幅回路システムにおいても、図３（ｂ）以外の様々な手法を適用することができるのはいうまでもない。
【００３４】
このように、本第２実施例の増幅回路システムによれば、ばらつきを抑えることのできない外付けの抵抗を使用した場合と比較して、ゲインを高精度に設定することができる。
【００３５】
図４は、第３実施例の増幅回路システムを示すブロック図である。図４に示されるように、本第３実施例の増幅回路システムにおいて、ゲイン設定抵抗Ｒｂは、ｎ個の抵抗Ｒb1〜Ｒbnおよびｎ−１個のスイッチＳＷb1〜ＳＷbn-1により構成されている。
【００３６】
そして、スイッチＳＷb1〜ＳＷbn-1を順次接続することにより、抵抗Ｒb1に対して抵抗Ｒb2〜Ｒbnを順次並列に接続して、ゲイン設定抵抗Ｒｂの値を制御する。具体的に、例えば、全てのスイッチＳＷb1〜ＳＷbn-1がオンの場合、増幅回路１のゲインＡは、Ａ＝１＋（Ｒａ／Ｒｂ［合成抵抗Ｒb1〜Ｒbn］）となる。
【００３７】
本第３実施例の増幅回路システムでは、例えば、増幅回路のゲインを切り替える場合、予め幾通りかのゲイン設定抵抗Ｒｂ（Ｒb1〜Ｒbn）をカスタムＩＣ２の内部に並列配置し、切り替えスイッチＳＷb1〜ＳＷbn-1により所望の抵抗を回路に接続できるようになっている。
【００３８】
すなわち、増幅回路のゲインは、ゲイン設定抵抗ＲａとＲｂとの比により決まるが、ゲインを切り替えるには、幾通りかの抵抗を配置しておき、所望のゲインに応じて抵抗の接続経路を替える。
【００３９】
このように、本第３実施例の増幅回路システムによれば、ゲイン切り替えが可能な増幅回路システムを考えたとき、ゲイン設定抵抗ＲａとＲｂ（Ｒb1〜Ｒbn）のばらつき抑制と共に、ゲイン設定抵抗を外付け部品とした場合に比較して、多数の抵抗やスイッチが不要となるため、コスト削減，実装面積削減および回路の複雑化防止等の効果も期待できる。
【００４０】
図５は、第４実施例の増幅回路システムを示すブロック図である。図５に示されるように、本第４実施例の増幅回路システムにおいて、ゲイン設定抵抗Ｒｂだけでなく、ゲイン設定抵抗Ｒａも抵抗値を切り替えることが可能なようになっている。
【００４１】
すなわち、ゲイン設定抵抗Ｒｂは、ｎ個の抵抗Ｒb1〜Ｒbnおよびｎ−１個のスイッチＳＷb1〜ＳＷbn-1により構成され、また、ゲイン設定抵抗Ｒａは、ｍ個の抵抗Ｒa1〜Ｒamおよびｍ−１個のスイッチＳＷa1〜ＳＷam-1により構成されている。
【００４２】
そして、スイッチＳＷb1〜ＳＷbn-1を順次接続することにより、抵抗Ｒb1に対して抵抗Ｒb2〜Ｒbnを順次並列に接続して、ゲイン設定抵抗Ｒｂの値を制御し、また、スイッチＳＷa1〜ＳＷam-1を順次接続することにより、抵抗Ｒa1に対して抵抗Ｒa2〜Ｒamを順次並列に接続して、ゲイン設定抵抗Ｒａの値を制御する。
【００４３】
具体的に、例えば、全てのスイッチＳＷa1〜ＳＷam-1，ＳＷb1〜ＳＷbn-1がオンの場合、増幅回路１のゲインＡは、Ａ＝１＋（Ｒａ［合成抵抗Ｒa1〜Ｒam］／Ｒｂ［合成抵抗Ｒb1〜Ｒbn］）となる。
【００４４】
本第４実施例の増幅回路システムでは、例えば、増幅回路のゲインを切り替える場合、ゲイン設定抵抗Ｒａ（Ｒa1〜Ｒam）およびＲｂ（Ｒb1〜Ｒbn）をカスタムＩＣ２の内部に並列配置し、切り替えスイッチＳＷa1〜ＳＷam-1およびＳＷb1〜ＳＷbn-1により所望の抵抗を回路に接続できるようになっている。
【００４５】
このように、本第４実施例の増幅回路システムは、ゲイン設定抵抗Ｒａ（Ｒa1〜Ｒam）およびＲｂ（Ｒb1〜Ｒbn）の組み合わせの数だけゲインを選択でき、前述したゲイン設定抵抗Ｒｂ（Ｒb1〜Ｒbn）のみ切り替える第３実施例の増幅回路システムと比べ、選択できるゲインの数は大きく増加することになる。
【００４６】
すなわち、所望のゲイン設定数に対して、より少ない数の抵抗およびスイッチにより同様のゲイン設定を行うことが可能になる。
【００４７】
具体的に、例えば、所望のゲイン（ゲインの設計値）Ａに関して、Ａ＝２１，１１，５，３の場合を考えると、ゲイン設定抵抗Ｒｂのみ切替える第３実施例の増幅回路システムでは、例えば、Ｒb1＝２０ｋΩ，Ｒb2＝１０ｋΩ，Ｒb3＝４ｋΩ，Ｒb4＝２ｋΩで、Ｒａ１＝１ｋΩとなり、５つの抵抗素子が必要になる。
【００４８】
これに対して、ゲイン設定抵抗ＲａおよびＲｂの両方を切替える第４実施例の増幅回路システムでは、例えば、Ｒb1＝２０ｋΩ，Ｒb2＝１０ｋΩで、Ｒa1＝５ｋΩ，Ｒa2＝１ｋΩとなり、４つの抵抗素子でよいことになる。これは、所望のゲインＡの数が多くなるほど、より一層顕著なものとなる。
【００４９】
ところで、低ノイズが要求される高ゲイン増幅回路では、熱雑音を抑えるには、抵抗値を下げるのが好ましい。すなわち、例えば、本第４実施例の増幅回路システムでは、切り替えスイッチＳＷa1〜ＳＷam-1およびＳＷb1〜ＳＷbn-1をオンして合成抵抗を低く設定する程、ゲイン設定抵抗による発熱を抑えて熱雑音を抑制する効果がある。
【００５０】
なお、図４では、スイッチＳＷb1〜ＳＷbn-1を制御する信号がカスタムＩＣ２に設けた端子から入力されるように描かれ、また、図５では、それに加えて、スイッチＳＷa1〜ＳＷam-1を制御する信号もカスタムＩＣ２に設けた端子から入力されるように描かれているが、例えば、実際にカスタムＩＣ２を構成する場合、これらスイッチＳＷb1〜ＳＷbn-1およびＳＷa1〜ＳＷam-1の制御信号は、信号処理部２１から内部的に供給されるか、或いは、他のマイコン（マイクロコンピュータ，マイクロコントローラ）からのデコードされた信号として少ない信号線により供給される。
【００５１】
さらに、上述した第３および第４実施例において、抵抗ＲａおよびＲｂを構成する少なくとも１つの抵抗は、スイッチを介することなく常に接続状態となっている。すなわち、第３実施例の増幅回路システムでは、抵抗Ｒａおよび抵抗Ｒb1は常に接続されており、また、第４実施例の増幅回路システムでは、抵抗Ｒa1および抵抗Ｒb1は常に接続されている。
【００５２】
このように、ゲイン設定抵抗ＲａおよびＲｂに関して、スイッチの存在しない抵抗を設けて常時オンしている少なくとも１つの経路を形成するのは、スイッチの切り替えにより瞬間的に帰還部分がオープンになり、誤った波形が出力されるのを防ぐためである。
【００５３】
図６は、第５実施例の増幅回路システムを示すブロック図であり、図４に示す第３実施例の増幅回路システムにおいて、ゲイン設定抵抗Ｒｂを、３個の抵抗Ｒb1〜Ｒb3および２個のスイッチＳＷb1，ＳＷb2により構成したものに相当する。
【００５４】
ここで、図４を参照して説明した第３実施例の増幅回路システムでは、スイッチＳＷb1〜ＳＷbn-1の抵抗値を考慮しなかったが、本第５実施例の増幅回路システムでは、各スイッチＳＷb1およびＳＷb2のオン抵抗Ｒm2およびＲm3を考慮してゲイン設定抵抗の比率を規定するようになっている。
【００５５】
具体的に、例えば、全てのスイッチＳＷｂ1，ＳＷb2，ＳＷb3がオンの場合、増幅回路１のゲインＡは、Ａ＝１＋（Ｒａ／Ｒｂ［合成抵抗Ｒb1，Ｒb2'，Ｒb3'］）となる。
【００５６】
すなわち、スイッチＳＷb1およびＳＷb2には、それぞれオン抵抗Ｒm2およびＲm3が存在するため、実際の合成抵抗Ｒb2'およびＲb3'は、Ｒb2'＝Ｒb2＋Ｒm2，Ｒb3'＝Ｒb3＋Ｒm3となる。
【００５７】
具体的に、例えば、ゲイン設定抵抗Ｒb2とＲb3の設計値を１：１０にした場合、すなわち、Ｒb2：Ｒb3＝１：１０に設計すると、実際の抵抗比は、Ｒb2'：Ｒb3'＝（Ｒb2＋Ｒm2）：（Ｒb3＋Ｒm3）≠１：１０となり、ゲインにずれが生じてしまう。
【００５８】
そこで、本第５実施例の増幅回路システムでは、スイッチＳＷb1およびＳＷb2のオン抵抗Ｒm2およびＲm3の比率も、Ｒm2：Ｒm3＝１：１０となるように、例えば、スイッチＳＷb1およびＳＷb2として使用するＭＯＳトランジスタのサイズ（ゲート長およびゲート幅）を調整してその比率に合った重み付けをするようになっている。
【００５９】
なお、スイッチ用トランジスタのオン抵抗の調整は、トランジスタのサイズに限定されるものではなく、例えば、スイッチ用トランジスタとして使用する同一サイズのトランジスタの数により行うこともできる。
【００６０】
これにより、実際の抵抗比を、Ｒb2'：Ｒb3'＝（Ｒb2＋Ｒm2）：（Ｒb3＋Ｒm3）＝１：１０に設定することができ、高精度のゲイン設定を行うことが可能になる。
【００６１】
図７は、第６実施例の増幅回路システムを示すブロック図であり、増幅回路を差動構成としたものである。図７に示されるように、増幅回路１１は、入力信号Ｓin+を受け取って増幅し、また、増幅回路１２は、入力信号Ｓin-を受け取って増幅する。ここで、信号Ｓin+およびＳin-は、差動信号であり、また、増幅回路１１および１２は、例えば、汎用の低ノイズオペアンプである。
【００６２】
図７に示す第６実施例の増幅回路システムにおいて、増幅回路１１のゲインＡ１は、Ａ１＝１＋（Ｒａ／Ｒｂ）となり、また、増幅回路１２のゲインＡ２は、Ａ２＝１＋（Ｒａ／Ｒｂ）となる。
【００６３】
このように、本第６実施例の増幅回路システムでは、２つの増幅回路１１，１２により差動構成とした場合には、それら増幅回路１１，１２のゲイン設定抵抗Ｒａ，Ｒｂ（各２個）を全てカスタムＩＣ２の内部に形成するようになっている。
【００６４】
図８は、第７実施例の増幅回路システムを示すブロック図であり、増幅回路を直列に複数段（図８では、二段）接続して構成したものである。図８に示されるように、増幅回路１３は、入力信号Ｓinを受け取って増幅し、また、増幅回路１４は、増幅回路１３の出力信号-を受け取ってさらに増幅する。ここで、増幅回路１３および１４は、例えば、汎用の低ノイズオペアンプである。
【００６５】
本第７実施例の増幅回路システムは、例えば、入力信号Ｓinが微小で、且つ、１つの増幅回路が許容するゲイン値より所望のゲイン値が大きい場合などにおいて、十分な出力を得るために増幅回路を多段構成としたものである。
【００６６】
図８に示す第７実施例の増幅回路システムにおいて、増幅回路１３のゲインＡ３は、Ａ３＝１＋（Ｒｂ／Ｒａ）となり、また、増幅回路１４のゲインＡ４は、Ａ４＝１＋（Ｒｄ／Ｒｃ）となる。
【００６７】
このように、本第７実施例の増幅回路システムでは、２つの増幅回路１３，１４により二段増幅構成とした場合には、それら増幅回路１３，１４のゲイン設定抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄを全てカスタムＩＣ２の内部に形成するようになっている。
【００６８】
上述した本第６および第７実施例の増幅回路システムのように、前段の増幅回路が複数ある場合、それら増幅回路のゲイン設定抵抗を全て後段のカスタムＩＣ２の内部に形成することにより、増幅回路のゲイン精度を向上することができる。また、このような前段の増幅回路が複数ある場合、増幅回路の数に比例して部品点数および実装面積が増加する従来技術に対して、本第６および第７実施例では部品点数および実装面積を抑えることができ、その効果はさらに大きなものとなる。
【００６９】
図９は、第８実施例の増幅回路システムを示すブロック図である。図９と前述した図２との比較から明らかなように、本第８実施例の増幅回路システムは、設定ゲインの異なる２つの増幅回路１５および１６を有し、スイッチＳＷにより増幅回路１５または１６のいずれかの出力信号を選択して信号処理部２１に供給するようになっている。
【００７０】
ここで、増幅回路１５のゲインＡ５は、Ａ５＝１＋（Ｒａ／Ｒｂ）となり、また、増幅回路１６のゲインＡ６は、Ａ６＝１＋（Ｒｃ／Ｒｄ）となる。
【００７１】
例えば、入力信号Ｓinの振幅範囲が大きく変化し、増幅回路１つでは全範囲の入力信号Ｓinを許容できない場合などには、各々決められた範囲の入力を増幅できる複数（図９では２個）の増幅回路１５および１６を設け、スイッチＳＷにより適切な増幅回路１５または１６の出力を選択する。
【００７２】
本第８実施例の増幅回路システムにおいても、２つの増幅回路１５，１６のゲイン設定抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄを全てカスタムＩＣ２の内部に形成するようになっている。なお、これらゲイン設定抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄは、図３（ｂ）を参照して説明したように、例えば、カスタムＩＣ２の半導体基板に隣接配置してマッチング２２を取るようになっている。なお、マッチング２２としては、図３（ｂ）のものに限定されず、知られている様々な手法を適用することができる。
【００７３】
このように、本第８実施例の増幅回路システムによれば、設定ゲインの異なる複数の増幅回路１５，１６から適切な設定ゲインの増幅回路の出力信号をスイッチＳＷにより選択し、その信号を信号処理部２１に供給して処理することが可能になる。
【００７４】
また、複数の増幅回路１５，１６におけるゲイン設定抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄのマッチング（２２）を取ることにより、例えば、各増幅回路１５，１６のゲインを正確に設定して全範囲の入力信号Ｓinを、複数の増幅回路によるオーバーラップを生じることなく増幅することが可能になる。
【００７５】
図１０は、第９実施例の増幅回路システムを示すブロック図であり、前述した図３に示す増幅回路１およびゲイン設定Ｒａ，Ｒｂを並列に複数個（図１０では３個）設けるようにしたものに相当する。
【００７６】
すなわち、増幅回路１７，１８，１９は、それぞれ異なる入力信号Ｓin1，Ｓin2，Ｓin3を受け取って増幅し、その増幅信号を信号処理回路２１に供給して出力信号Ｓout1，Ｓout2，Ｓout3を出力するようになっている。
【００７７】
ここで、増幅回路１７，１８，１９のゲインＡは、すなわち、全てのチャネルｃｈ(1)，ｃｈ(2)，ｃｈ(3)について、Ａｃｈ(1)＝Ａｃｈ(2)＝Ａｃｈ(3)＝１＋（Ｒｂ／Ｒａ）となっている。また、各増幅回路１７，１８，１９のゲイン設定Ｒａ，Ｒｂは、例えば、カスタムＩＣ２の半導体基板に隣接配置してマッチング２２を取るようになっている。
【００７８】
図１１は、第１０実施例の増幅回路システムを示すブロック図であり、前述した図２に示す第１実施例の増幅回路システムにおいて、カスタムＩＣ２におけるゲインを設定Ｒｂと並列に発振防止用コンデンサＣ１を設けてフィードフォワード補償を行うようにしたものである。なお、増幅回路１のゲインＡは、Ａ＝１＋（Ｒａ／Ｒｂ）となっている。
【００７９】
ここで、ゲイン設定抵抗Ｒｂと並列に発振防止用コンデンサＣ１を設ける場合、このコンデンサＣ１もカスタムＩＣ２の内部に形成する。これにより、ゲイン設定抵抗Ｒａ，Ｒｂと同様に、発振防止用コンデンサＣ１も外付けする必要がなくなるため、部品点数および実装面積の削減、並びに、動作のばらつきの抑制等が可能になる。
【００８０】
なお、発振防止用コンデンサＣ１は、図２に示す第１実施例の増幅回路システムだけでなく、前述した各実施例に対しても同様に適用することができるのはいうまでもない。また、上述した各実施例は、適宜組み合わせて適用することができるのはいうまでもない。
【００８１】
ここで、上述した各実施例の増幅回路システムは、１つの半導体基板上に形成し半導体装置として構成することができ、さらに、この半導体装置を有する電子モジュールとして製品化することも可能である。
【００８２】
以上において、上述した各実施例の増幅回路システムは、例えば、ミリ波レーダ装置の増幅回路を始めとする高いゲイン精度が要求される増幅回路システムに対して幅広く適用することができる。特に、各実施例の増幅回路システムの適用は、高いゲイン精度が要求される汎用の低ノイズオペアンプおよびカスタムＩＣを使用する増幅回路システムに対して好ましいものである。
【符号の説明】
【００８３】
１，１１〜１９，１０１ 増幅回路（演算増幅器、汎用の低ノイズ演算増幅器）
２，１０２ カスタムＩＣ（半導体集積回路）
２１ 信号処理部
Ｃ１ 発振防止用コンデンサ
Ｒａ，Ｒｂ，Ｒｃ，Ｒｄ；Ｒa1〜Ｒam，Ｒb1〜Ｒbn ゲイン設定抵抗
ＳＷ，ＳＷa1〜ＳＷam-1，ＳＷb1〜ＳＷbn-1 スイッチ（スイッチ用トランジスタ）
【技術分野】
【０００１】
本発明は、増幅回路システムに関し、特に、ゲイン設定抵抗を有する増幅回路およびその後段に設けられた半導体集積回路を有する増幅回路システムに関する。
【背景技術】
【０００２】
近年、例えば、自動車に搭載されるミリ波レーダでは、その検知距離範囲の拡大に伴って、入力信号の振幅レンジが微弱な信号から大きな信号まで大きく変化するようになってきている。
【０００３】
そして、入力信号の振幅が微弱な場合には、その信号を半導体集積回路（カスタムＩＣ：信号処理部）で処理する前に、増幅回路（例えば、汎用の低ノイズ演算増幅器）を使用して信号処理部が処理可能なレベルまで信号を増幅している。
【０００４】
ところで、従来、安定した入力インピーダンスをもつ増幅器システムおよびパワー効率のよい低ノイズ増幅器を実現するものとして、入力ステージおよび可変利得増幅ステージの増幅器を電流方式で作動するようにした増幅器装置が提案されている（例えば、特許文献１参照）。
【０００５】
さらに、従来、前段に固定利得増幅器を設け、後段の差動増幅器に伝達するようにしたイコライザ回路において、集積回路化した場合の外付け部品点数や外付け用の端子数を低減するもの提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２０３５４４号公報
【特許文献２】特公平６−４８７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、信号振幅が微弱な場合には、その信号を信号処理部で処理する前に、例えば、汎用の低ノイズ演算増幅器（低ノイズオペアンプ）を使用して増幅するようになっている。
【０００８】
この低ノイズオペアンプを使用する場合、そのオペアンプの増幅率は、例えば、抵抗値の比率に従って決められる。しかしながら、その抵抗値は様々にばらつくため、精度良くゲインを制御することが困難になっている。
【０００９】
本発明は、増幅回路のゲイン精度を向上することのできる増幅回路システムの提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によれば、ゲイン設定抵抗によりゲインが設定される増幅回路と、該増幅回路の後段に設けられた半導体集積回路と、を有する増幅回路システムであって、前記ゲイン設定抵抗が、前記半導体集積回路の内部に形成されていることを特徴とする増幅回路システムが提供される。
【発明の効果】
【００１１】
本発明の増幅回路システムによれば、増幅回路のゲイン精度を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、従来の増幅回路システムの一例を示すブロック図である。
【図２】図２は、第１実施例の増幅回路システムを示すブロック図である。
【図３】図３は、第２実施例の増幅回路システムを示すブロック図である。
【図４】図４は、第３実施例の増幅回路システムを示すブロック図である。
【図５】図５は、第４実施例の増幅回路システムを示すブロック図である。
【図６】図６は、第５実施例の増幅回路システムを示すブロック図である。
【図７】図７は、第６実施例の増幅回路システムを示すブロック図である。
【図８】図８は、第７実施例の増幅回路システムを示すブロック図である。
【図９】図９は、第８実施例の増幅回路システムを示すブロック図である。
【図１０】図１０は、第９実施例の増幅回路システムを示すブロック図である。
【図１１】図１１は、第１０実施例の増幅回路システムを示すブロック図である。
【発明を実施するための形態】
【００１３】
まず、本発明に係る増幅回路システムの実施例を詳述する前に、従来の増幅回路システムおよびその問題点を、図１を参照して説明する。
【００１４】
図１は、従来の増幅回路システムの一例を示すブロック図である。図１において、参照符号１０１は増幅回路、１０２はカスタムＩＣ（半導体集積回路：信号処理部）、そして、ＲａおよびＲｂは増幅回路１０１のゲイン設定抵抗を示す。
【００１５】
図１に示されるように、従来の増幅回路システムは、ゲイン設定抵抗Ｒａ，Ｒｂを有する増幅回路１０１と、その後段に設けられたカスタムＩＣ１０２と、を有する。すなわち、微小な入力信号Ｓinを処理する場合、信号を処理するカスタムＩＣ１０２の前段に増幅回路１０１を設けるようになっている。
【００１６】
なお、増幅回路１０１としては、ノイズを低減してＳ／Ｎ比を向上させるために、例えば、汎用の低ノイズオペアンプを使用する。増幅回路１０１のゲインは、外付けのゲイン設定抵抗Ｒａ，Ｒｂの定数により決まる。
【００１７】
例えば、入力信号Ｓinは、低ノイズオペアンプ１の正入力に供給され、また、オペアンプ１の負入力は、ゲイン設定抵抗Ｒａを介してバイアス電圧（bias）が印加され、すなわち、バイアス電源線に接続される。そして、ゲイン設定抵抗Ｒｂは、オペアンプ１の出力と負入力との間に接続される。
【００１８】
ところで、外付け部品の場合、部品の公差により、ゲイン値にばらつきが生じる。そのため、増幅回路１０１ゲインの精度を確保するには、公差が小さい（ばらつきが小さい）部品を採用しなければならない。さらに、外付け部品を使用すると、その特性のばらつく方向は統一できないため、例えば、抵抗Ｒａ，Ｒｂの抵抗値が正負逆方向にばらつくことも有るため、ゲイン精度を確保することが困難である。
【００１９】
具体的に、増幅回路１０１のゲインＡは、Ａ＝１＋（Ｒａ／Ｒｂ）となる。ここで、例えば、部品の公差±１０％とすると、ゲイン設定抵抗Ｒａの値が−１０％でＲｂの値が＋１０％（Ｒａ⇒Ｒａ×９０％，Ｒｂ⇒Ｒｂ×１１０％）ばらついたとき、増幅回路１０１のゲインＡ’は、Ａ’＝１＋（０．９・Ｒａ／１．１・Ｒｂ）となり、ゲインの設計値Ａよりも小さくなってしまう。
【００２０】
以下、本発明に係る増幅回路システムの実施例を、添付図面を参照して詳述する。なお、本発明に係る増幅回路システムの適用は、例えば、ミリ波レーダ装置の増幅回路に限定されるものではない。すなわち、本発明に係る増幅回路システムは、例えば、入力信号を、ゲイン設定抵抗を有する増幅回路により増幅し、さらに、その増幅回路で増幅された信号を後段に設けられた半導体集積回路で処理する様々な増幅回路システムに対して幅広く適用することが可能である。
【００２１】
図２は、第１実施例の増幅回路システムを示すブロック図である。図２において、参照符号１は増幅回路、２はカスタムＩＣ（半導体集積回路）、２１は信号処理部、そして、ＲａおよびＲｂは増幅回路１のゲイン設定抵抗を示す。なお、増幅回路１は、例えば、演算増幅器であり、好ましくは、汎用の低ノイズ演算増幅器（低ノイズオペアンプ）である。
【００２２】
図２に示されるように、本第１実施例の増幅回路システムは、ゲイン設定抵抗Ｒａ，Ｒｂによりゲインが設定される増幅回路１と、その後段に設けられたカスタムＩＣ２と、を有する。カスタムＩＣ２は、増幅回路１の出力信号を処理する信号処理部２１を有する。
【００２３】
ここで、ゲイン設定抵抗Ｒａ，Ｒｂは、カスタムＩＣ２の内部に設けられている。すなわち、本第１実施例の増幅回路システムは、増幅回路１のゲインを設定するゲイン設定抵抗Ｒａ，Ｒｂを、カスタムＩＣ２内部に形成するようになっている。
【００２４】
なお、増幅回路１としては、ノイズを低減してＳ／Ｎ比を向上させるために、例えば、汎用の低ノイズオペアンプを使用し、その増幅回路１のゲインＡは、外付けのゲイン設定抵抗Ｒａ，Ｒｂの定数により、Ａ＝１＋（Ｒａ／Ｒｂ）のように決まる。
【００２５】
すなわち、例えば、入力信号Ｓinは、低ノイズオペアンプ１の正入力に供給され、また、オペアンプ１の負入力は、ゲイン設定抵抗Ｒａを介してバイアス電圧（bias）が印加され、すなわち、バイアス電源線に接続される。そして、ゲイン設定抵抗Ｒｂは、オペアンプ１の出力と負入力との間に接続される。
【００２６】
ところで、カスタムＩＣ（半導体集積回路）２において、内蔵される素子の特性（例えば、抵抗値）は、温度変動や製造プロセスのばらつきにより変化する。そのため、前段の増幅回路１のゲイン設定抵抗Ｒａ，Ｒｂを後段の同じカスタムＩＣ２内部に形成することにより、たとえ温度変動や製造プロセスのばらつきが生じても、ゲイン設定抵抗Ｒａ，Ｒｂの抵抗値の比率を略一定に保つことが可能になる。
【００２７】
すなわち、増幅回路１のゲインはカスタムＩＣ２の内部に形成した抵抗ＲａおよびＲｂの比により決まるため、抵抗ＲａおよびＲｂは、プロセスばらつきによる抵抗値の相対ばらつきを抑制することで、ゲイン値の精度を確保することが可能になる。また、外付けの抵抗をカスタムＩＣ２の内部に形成することで、構成部品点数の削減による、コスト削減および実装面積削減の効果もある。
【００２８】
具体的に、１つの半導体集積回路（カスタムＩＣ２）に隣接するように配置された抵抗ペアの相対ばらつきが±３％で、例えば、ゲイン設定抵抗ＲａおよびＲｂが＋３％ばらついたとき（Ｒａ⇒Ｒａ×１０３％，Ｒｂ⇒Ｒｂ×１０３％）、このゲイン設定抵抗Ｒａ、Ｒｂの抵抗値の比率は、ばらつきが同方向であるため、ゲイン設計値と同じでゲインのばらつきは生じない。
【００２９】
このように、本第１実施例の増幅回路システムによれば、抵抗値の公差を低減する（抵抗値のバラツキを抑える）ことができ、ゲイン精度を向上することが可能になる。
【００３０】
図３は、第２実施例の増幅回路システムを示すブロック図である。図３（ａ）および図３（ｂ）に示されるように、本第２実施例の増幅回路システムでは、ゲイン設定抵抗ＲａおよびＲｂを、カスタムＩＣ２の半導体基板２０において、同じ方向に隣接配置してマッチング（２２）を取るようになっている。
【００３１】
すなわち、隣接配置という構成をとることによってマッチングすることができ、ゲイン精度を向上させることが可能になる。なお、増幅回路１のゲインＡは、例えば、Ａ＝１＋（Ｒａ／Ｒｂ）のように決められている。
【００３２】
ここで、抵抗ＲａおよびＲｂのマッチング２２を取るとは、例えば、図３（ｂ）に示されるように、抵抗ＲａをＲａ１およびＲａ２で構成すると共に、抵抗ＲｂをＲｂ１およびＲｂ２で構成し、これらＲａ１，Ｒａ２，Ｒｂ１，Ｒｂ２を半導体基板２０上に交互に配置することで、半導体基板２０の位置的なばらつきや温度変化によるばらつき等を打ち消すものである。
【００３３】
なお、このマッチング２２に関しては、様々な手法が知られており、本第２実施例の増幅回路システムにおいても、図３（ｂ）以外の様々な手法を適用することができるのはいうまでもない。
【００３４】
このように、本第２実施例の増幅回路システムによれば、ばらつきを抑えることのできない外付けの抵抗を使用した場合と比較して、ゲインを高精度に設定することができる。
【００３５】
図４は、第３実施例の増幅回路システムを示すブロック図である。図４に示されるように、本第３実施例の増幅回路システムにおいて、ゲイン設定抵抗Ｒｂは、ｎ個の抵抗Ｒb1〜Ｒbnおよびｎ−１個のスイッチＳＷb1〜ＳＷbn-1により構成されている。
【００３６】
そして、スイッチＳＷb1〜ＳＷbn-1を順次接続することにより、抵抗Ｒb1に対して抵抗Ｒb2〜Ｒbnを順次並列に接続して、ゲイン設定抵抗Ｒｂの値を制御する。具体的に、例えば、全てのスイッチＳＷb1〜ＳＷbn-1がオンの場合、増幅回路１のゲインＡは、Ａ＝１＋（Ｒａ／Ｒｂ［合成抵抗Ｒb1〜Ｒbn］）となる。
【００３７】
本第３実施例の増幅回路システムでは、例えば、増幅回路のゲインを切り替える場合、予め幾通りかのゲイン設定抵抗Ｒｂ（Ｒb1〜Ｒbn）をカスタムＩＣ２の内部に並列配置し、切り替えスイッチＳＷb1〜ＳＷbn-1により所望の抵抗を回路に接続できるようになっている。
【００３８】
すなわち、増幅回路のゲインは、ゲイン設定抵抗ＲａとＲｂとの比により決まるが、ゲインを切り替えるには、幾通りかの抵抗を配置しておき、所望のゲインに応じて抵抗の接続経路を替える。
【００３９】
このように、本第３実施例の増幅回路システムによれば、ゲイン切り替えが可能な増幅回路システムを考えたとき、ゲイン設定抵抗ＲａとＲｂ（Ｒb1〜Ｒbn）のばらつき抑制と共に、ゲイン設定抵抗を外付け部品とした場合に比較して、多数の抵抗やスイッチが不要となるため、コスト削減，実装面積削減および回路の複雑化防止等の効果も期待できる。
【００４０】
図５は、第４実施例の増幅回路システムを示すブロック図である。図５に示されるように、本第４実施例の増幅回路システムにおいて、ゲイン設定抵抗Ｒｂだけでなく、ゲイン設定抵抗Ｒａも抵抗値を切り替えることが可能なようになっている。
【００４１】
すなわち、ゲイン設定抵抗Ｒｂは、ｎ個の抵抗Ｒb1〜Ｒbnおよびｎ−１個のスイッチＳＷb1〜ＳＷbn-1により構成され、また、ゲイン設定抵抗Ｒａは、ｍ個の抵抗Ｒa1〜Ｒamおよびｍ−１個のスイッチＳＷa1〜ＳＷam-1により構成されている。
【００４２】
そして、スイッチＳＷb1〜ＳＷbn-1を順次接続することにより、抵抗Ｒb1に対して抵抗Ｒb2〜Ｒbnを順次並列に接続して、ゲイン設定抵抗Ｒｂの値を制御し、また、スイッチＳＷa1〜ＳＷam-1を順次接続することにより、抵抗Ｒa1に対して抵抗Ｒa2〜Ｒamを順次並列に接続して、ゲイン設定抵抗Ｒａの値を制御する。
【００４３】
具体的に、例えば、全てのスイッチＳＷa1〜ＳＷam-1，ＳＷb1〜ＳＷbn-1がオンの場合、増幅回路１のゲインＡは、Ａ＝１＋（Ｒａ［合成抵抗Ｒa1〜Ｒam］／Ｒｂ［合成抵抗Ｒb1〜Ｒbn］）となる。
【００４４】
本第４実施例の増幅回路システムでは、例えば、増幅回路のゲインを切り替える場合、ゲイン設定抵抗Ｒａ（Ｒa1〜Ｒam）およびＲｂ（Ｒb1〜Ｒbn）をカスタムＩＣ２の内部に並列配置し、切り替えスイッチＳＷa1〜ＳＷam-1およびＳＷb1〜ＳＷbn-1により所望の抵抗を回路に接続できるようになっている。
【００４５】
このように、本第４実施例の増幅回路システムは、ゲイン設定抵抗Ｒａ（Ｒa1〜Ｒam）およびＲｂ（Ｒb1〜Ｒbn）の組み合わせの数だけゲインを選択でき、前述したゲイン設定抵抗Ｒｂ（Ｒb1〜Ｒbn）のみ切り替える第３実施例の増幅回路システムと比べ、選択できるゲインの数は大きく増加することになる。
【００４６】
すなわち、所望のゲイン設定数に対して、より少ない数の抵抗およびスイッチにより同様のゲイン設定を行うことが可能になる。
【００４７】
具体的に、例えば、所望のゲイン（ゲインの設計値）Ａに関して、Ａ＝２１，１１，５，３の場合を考えると、ゲイン設定抵抗Ｒｂのみ切替える第３実施例の増幅回路システムでは、例えば、Ｒb1＝２０ｋΩ，Ｒb2＝１０ｋΩ，Ｒb3＝４ｋΩ，Ｒb4＝２ｋΩで、Ｒａ１＝１ｋΩとなり、５つの抵抗素子が必要になる。
【００４８】
これに対して、ゲイン設定抵抗ＲａおよびＲｂの両方を切替える第４実施例の増幅回路システムでは、例えば、Ｒb1＝２０ｋΩ，Ｒb2＝１０ｋΩで、Ｒa1＝５ｋΩ，Ｒa2＝１ｋΩとなり、４つの抵抗素子でよいことになる。これは、所望のゲインＡの数が多くなるほど、より一層顕著なものとなる。
【００４９】
ところで、低ノイズが要求される高ゲイン増幅回路では、熱雑音を抑えるには、抵抗値を下げるのが好ましい。すなわち、例えば、本第４実施例の増幅回路システムでは、切り替えスイッチＳＷa1〜ＳＷam-1およびＳＷb1〜ＳＷbn-1をオンして合成抵抗を低く設定する程、ゲイン設定抵抗による発熱を抑えて熱雑音を抑制する効果がある。
【００５０】
なお、図４では、スイッチＳＷb1〜ＳＷbn-1を制御する信号がカスタムＩＣ２に設けた端子から入力されるように描かれ、また、図５では、それに加えて、スイッチＳＷa1〜ＳＷam-1を制御する信号もカスタムＩＣ２に設けた端子から入力されるように描かれているが、例えば、実際にカスタムＩＣ２を構成する場合、これらスイッチＳＷb1〜ＳＷbn-1およびＳＷa1〜ＳＷam-1の制御信号は、信号処理部２１から内部的に供給されるか、或いは、他のマイコン（マイクロコンピュータ，マイクロコントローラ）からのデコードされた信号として少ない信号線により供給される。
【００５１】
さらに、上述した第３および第４実施例において、抵抗ＲａおよびＲｂを構成する少なくとも１つの抵抗は、スイッチを介することなく常に接続状態となっている。すなわち、第３実施例の増幅回路システムでは、抵抗Ｒａおよび抵抗Ｒb1は常に接続されており、また、第４実施例の増幅回路システムでは、抵抗Ｒa1および抵抗Ｒb1は常に接続されている。
【００５２】
このように、ゲイン設定抵抗ＲａおよびＲｂに関して、スイッチの存在しない抵抗を設けて常時オンしている少なくとも１つの経路を形成するのは、スイッチの切り替えにより瞬間的に帰還部分がオープンになり、誤った波形が出力されるのを防ぐためである。
【００５３】
図６は、第５実施例の増幅回路システムを示すブロック図であり、図４に示す第３実施例の増幅回路システムにおいて、ゲイン設定抵抗Ｒｂを、３個の抵抗Ｒb1〜Ｒb3および２個のスイッチＳＷb1，ＳＷb2により構成したものに相当する。
【００５４】
ここで、図４を参照して説明した第３実施例の増幅回路システムでは、スイッチＳＷb1〜ＳＷbn-1の抵抗値を考慮しなかったが、本第５実施例の増幅回路システムでは、各スイッチＳＷb1およびＳＷb2のオン抵抗Ｒm2およびＲm3を考慮してゲイン設定抵抗の比率を規定するようになっている。
【００５５】
具体的に、例えば、全てのスイッチＳＷｂ1，ＳＷb2，ＳＷb3がオンの場合、増幅回路１のゲインＡは、Ａ＝１＋（Ｒａ／Ｒｂ［合成抵抗Ｒb1，Ｒb2'，Ｒb3'］）となる。
【００５６】
すなわち、スイッチＳＷb1およびＳＷb2には、それぞれオン抵抗Ｒm2およびＲm3が存在するため、実際の合成抵抗Ｒb2'およびＲb3'は、Ｒb2'＝Ｒb2＋Ｒm2，Ｒb3'＝Ｒb3＋Ｒm3となる。
【００５７】
具体的に、例えば、ゲイン設定抵抗Ｒb2とＲb3の設計値を１：１０にした場合、すなわち、Ｒb2：Ｒb3＝１：１０に設計すると、実際の抵抗比は、Ｒb2'：Ｒb3'＝（Ｒb2＋Ｒm2）：（Ｒb3＋Ｒm3）≠１：１０となり、ゲインにずれが生じてしまう。
【００５８】
そこで、本第５実施例の増幅回路システムでは、スイッチＳＷb1およびＳＷb2のオン抵抗Ｒm2およびＲm3の比率も、Ｒm2：Ｒm3＝１：１０となるように、例えば、スイッチＳＷb1およびＳＷb2として使用するＭＯＳトランジスタのサイズ（ゲート長およびゲート幅）を調整してその比率に合った重み付けをするようになっている。
【００５９】
なお、スイッチ用トランジスタのオン抵抗の調整は、トランジスタのサイズに限定されるものではなく、例えば、スイッチ用トランジスタとして使用する同一サイズのトランジスタの数により行うこともできる。
【００６０】
これにより、実際の抵抗比を、Ｒb2'：Ｒb3'＝（Ｒb2＋Ｒm2）：（Ｒb3＋Ｒm3）＝１：１０に設定することができ、高精度のゲイン設定を行うことが可能になる。
【００６１】
図７は、第６実施例の増幅回路システムを示すブロック図であり、増幅回路を差動構成としたものである。図７に示されるように、増幅回路１１は、入力信号Ｓin+を受け取って増幅し、また、増幅回路１２は、入力信号Ｓin-を受け取って増幅する。ここで、信号Ｓin+およびＳin-は、差動信号であり、また、増幅回路１１および１２は、例えば、汎用の低ノイズオペアンプである。
【００６２】
図７に示す第６実施例の増幅回路システムにおいて、増幅回路１１のゲインＡ１は、Ａ１＝１＋（Ｒａ／Ｒｂ）となり、また、増幅回路１２のゲインＡ２は、Ａ２＝１＋（Ｒａ／Ｒｂ）となる。
【００６３】
このように、本第６実施例の増幅回路システムでは、２つの増幅回路１１，１２により差動構成とした場合には、それら増幅回路１１，１２のゲイン設定抵抗Ｒａ，Ｒｂ（各２個）を全てカスタムＩＣ２の内部に形成するようになっている。
【００６４】
図８は、第７実施例の増幅回路システムを示すブロック図であり、増幅回路を直列に複数段（図８では、二段）接続して構成したものである。図８に示されるように、増幅回路１３は、入力信号Ｓinを受け取って増幅し、また、増幅回路１４は、増幅回路１３の出力信号-を受け取ってさらに増幅する。ここで、増幅回路１３および１４は、例えば、汎用の低ノイズオペアンプである。
【００６５】
本第７実施例の増幅回路システムは、例えば、入力信号Ｓinが微小で、且つ、１つの増幅回路が許容するゲイン値より所望のゲイン値が大きい場合などにおいて、十分な出力を得るために増幅回路を多段構成としたものである。
【００６６】
図８に示す第７実施例の増幅回路システムにおいて、増幅回路１３のゲインＡ３は、Ａ３＝１＋（Ｒｂ／Ｒａ）となり、また、増幅回路１４のゲインＡ４は、Ａ４＝１＋（Ｒｄ／Ｒｃ）となる。
【００６７】
このように、本第７実施例の増幅回路システムでは、２つの増幅回路１３，１４により二段増幅構成とした場合には、それら増幅回路１３，１４のゲイン設定抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄを全てカスタムＩＣ２の内部に形成するようになっている。
【００６８】
上述した本第６および第７実施例の増幅回路システムのように、前段の増幅回路が複数ある場合、それら増幅回路のゲイン設定抵抗を全て後段のカスタムＩＣ２の内部に形成することにより、増幅回路のゲイン精度を向上することができる。また、このような前段の増幅回路が複数ある場合、増幅回路の数に比例して部品点数および実装面積が増加する従来技術に対して、本第６および第７実施例では部品点数および実装面積を抑えることができ、その効果はさらに大きなものとなる。
【００６９】
図９は、第８実施例の増幅回路システムを示すブロック図である。図９と前述した図２との比較から明らかなように、本第８実施例の増幅回路システムは、設定ゲインの異なる２つの増幅回路１５および１６を有し、スイッチＳＷにより増幅回路１５または１６のいずれかの出力信号を選択して信号処理部２１に供給するようになっている。
【００７０】
ここで、増幅回路１５のゲインＡ５は、Ａ５＝１＋（Ｒａ／Ｒｂ）となり、また、増幅回路１６のゲインＡ６は、Ａ６＝１＋（Ｒｃ／Ｒｄ）となる。
【００７１】
例えば、入力信号Ｓinの振幅範囲が大きく変化し、増幅回路１つでは全範囲の入力信号Ｓinを許容できない場合などには、各々決められた範囲の入力を増幅できる複数（図９では２個）の増幅回路１５および１６を設け、スイッチＳＷにより適切な増幅回路１５または１６の出力を選択する。
【００７２】
本第８実施例の増幅回路システムにおいても、２つの増幅回路１５，１６のゲイン設定抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄを全てカスタムＩＣ２の内部に形成するようになっている。なお、これらゲイン設定抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄは、図３（ｂ）を参照して説明したように、例えば、カスタムＩＣ２の半導体基板に隣接配置してマッチング２２を取るようになっている。なお、マッチング２２としては、図３（ｂ）のものに限定されず、知られている様々な手法を適用することができる。
【００７３】
このように、本第８実施例の増幅回路システムによれば、設定ゲインの異なる複数の増幅回路１５，１６から適切な設定ゲインの増幅回路の出力信号をスイッチＳＷにより選択し、その信号を信号処理部２１に供給して処理することが可能になる。
【００７４】
また、複数の増幅回路１５，１６におけるゲイン設定抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄのマッチング（２２）を取ることにより、例えば、各増幅回路１５，１６のゲインを正確に設定して全範囲の入力信号Ｓinを、複数の増幅回路によるオーバーラップを生じることなく増幅することが可能になる。
【００７５】
図１０は、第９実施例の増幅回路システムを示すブロック図であり、前述した図３に示す増幅回路１およびゲイン設定Ｒａ，Ｒｂを並列に複数個（図１０では３個）設けるようにしたものに相当する。
【００７６】
すなわち、増幅回路１７，１８，１９は、それぞれ異なる入力信号Ｓin1，Ｓin2，Ｓin3を受け取って増幅し、その増幅信号を信号処理回路２１に供給して出力信号Ｓout1，Ｓout2，Ｓout3を出力するようになっている。
【００７７】
ここで、増幅回路１７，１８，１９のゲインＡは、すなわち、全てのチャネルｃｈ(1)，ｃｈ(2)，ｃｈ(3)について、Ａｃｈ(1)＝Ａｃｈ(2)＝Ａｃｈ(3)＝１＋（Ｒｂ／Ｒａ）となっている。また、各増幅回路１７，１８，１９のゲイン設定Ｒａ，Ｒｂは、例えば、カスタムＩＣ２の半導体基板に隣接配置してマッチング２２を取るようになっている。
【００７８】
図１１は、第１０実施例の増幅回路システムを示すブロック図であり、前述した図２に示す第１実施例の増幅回路システムにおいて、カスタムＩＣ２におけるゲインを設定Ｒｂと並列に発振防止用コンデンサＣ１を設けてフィードフォワード補償を行うようにしたものである。なお、増幅回路１のゲインＡは、Ａ＝１＋（Ｒａ／Ｒｂ）となっている。
【００７９】
ここで、ゲイン設定抵抗Ｒｂと並列に発振防止用コンデンサＣ１を設ける場合、このコンデンサＣ１もカスタムＩＣ２の内部に形成する。これにより、ゲイン設定抵抗Ｒａ，Ｒｂと同様に、発振防止用コンデンサＣ１も外付けする必要がなくなるため、部品点数および実装面積の削減、並びに、動作のばらつきの抑制等が可能になる。
【００８０】
なお、発振防止用コンデンサＣ１は、図２に示す第１実施例の増幅回路システムだけでなく、前述した各実施例に対しても同様に適用することができるのはいうまでもない。また、上述した各実施例は、適宜組み合わせて適用することができるのはいうまでもない。
【００８１】
ここで、上述した各実施例の増幅回路システムは、１つの半導体基板上に形成し半導体装置として構成することができ、さらに、この半導体装置を有する電子モジュールとして製品化することも可能である。
【００８２】
以上において、上述した各実施例の増幅回路システムは、例えば、ミリ波レーダ装置の増幅回路を始めとする高いゲイン精度が要求される増幅回路システムに対して幅広く適用することができる。特に、各実施例の増幅回路システムの適用は、高いゲイン精度が要求される汎用の低ノイズオペアンプおよびカスタムＩＣを使用する増幅回路システムに対して好ましいものである。
【符号の説明】
【００８３】
１，１１〜１９，１０１ 増幅回路（演算増幅器、汎用の低ノイズ演算増幅器）
２，１０２ カスタムＩＣ（半導体集積回路）
２１ 信号処理部
Ｃ１ 発振防止用コンデンサ
Ｒａ，Ｒｂ，Ｒｃ，Ｒｄ；Ｒa1〜Ｒam，Ｒb1〜Ｒbn ゲイン設定抵抗
ＳＷ，ＳＷa1〜ＳＷam-1，ＳＷb1〜ＳＷbn-1 スイッチ（スイッチ用トランジスタ）
【特許請求の範囲】
【請求項１】
ゲイン設定抵抗によりゲインが設定される増幅回路と、該増幅回路の後段に設けられた半導体集積回路と、を有する増幅回路システムであって、
前記ゲイン設定抵抗が、前記半導体集積回路の内部に形成されていることを特徴とする増幅回路システム。
【請求項２】
請求項１に記載の増幅回路システムにおいて、
前記ゲイン設定抵抗は、複数の抵抗素子を有し、該複数の抵抗素子が、同じ方向に隣接配置されていることを特徴とする増幅回路システム。
【請求項３】
請求項１または２に記載の増幅回路システムにおいて、
前記ゲイン設定抵抗は、前記半導体集積回路の内部に配列された複数の抵抗素子を有し、該複数の抵抗素子を複数のスイッチで接続制御して前記増幅回路のゲインを設定することを特徴とする増幅回路システム。
【請求項４】
請求項１〜３のいずれか１項に記載の増幅回路システムにおいて、
前記増幅回路は、入力信号を正入力で受け取り、
前記ゲイン設定抵抗は、前記増幅回路の負入力とバイアス電源線との間に設けられた第１ゲイン設定抵抗と、前記増幅回路の前記負入力と出力との間に設けられた第２ゲイン設定抵抗と、を有することを特徴とする増幅回路システム。
【請求項５】
請求項４に記載の増幅回路システムにおいて、
前記第１ゲイン設定抵抗は、前記半導体集積回路の内部に配列された複数の第１抵抗素子を有し、該複数の第１抵抗素子を複数の第１スイッチで接続制御し、
前記第２ゲイン設定抵抗は、前記半導体集積回路の内部に配列された複数の第２抵抗素子を有し、該複数の第２抵抗素子を複数の第２スイッチで接続制御して、前記増幅回路のゲインを設定することを特徴とする増幅回路システム。
【請求項６】
請求項５に記載の増幅回路システムにおいて、
前記第１および第２ゲイン設定抵抗の比率に応じて前記各第１および第２抵抗素子の重み付けを行うことを特徴とする増幅回路システム。
【請求項７】
請求項５または６に記載の増幅回路システムにおいて、
前記複数の抵抗素子は、常に接続状態となっている少なくとも１つの抵抗素子を有することを特徴とする増幅回路システム。
【請求項８】
請求項４〜７のいずれか１項に記載の増幅回路システムにおいて、
前記第１および第２ゲイン設定抵抗の抵抗値を下げるように、前記第１および第２スイッチにより前記第１および第２抵抗素子の接続を制御することを特徴とする増幅回路システム。
【請求項９】
請求項４〜８のいずれか１項に記載の増幅回路システムにおいて、
前記第２ゲイン設定抵抗と並列に、前記半導体集積回路の内部に、前記増幅回路の発振を防止する発振防止用コンデンサを形成することを特徴とする増幅回路システム。
【請求項１０】
請求項１〜９のいずれか１項に記載の増幅回路システムにおいて、
前記増幅回路が複数設けられ、
該各増幅回路のゲイン設定抵抗が全て前記半導体集積回路の内部に形成されることを特徴とする増幅回路システム。
【請求項１１】
請求項１０に記載の増幅回路システムにおいて、
前記複数の増幅回路は、それぞれ異なる設定ゲインを有し、
前記半導体集積回路は、前記設定ゲインの異なる前記複数の増幅回路の何れかの出力を選択するスイッチを有することを特徴とする増幅回路システム。
【請求項１】
ゲイン設定抵抗によりゲインが設定される増幅回路と、該増幅回路の後段に設けられた半導体集積回路と、を有する増幅回路システムであって、
前記ゲイン設定抵抗が、前記半導体集積回路の内部に形成されていることを特徴とする増幅回路システム。
【請求項２】
請求項１に記載の増幅回路システムにおいて、
前記ゲイン設定抵抗は、複数の抵抗素子を有し、該複数の抵抗素子が、同じ方向に隣接配置されていることを特徴とする増幅回路システム。
【請求項３】
請求項１または２に記載の増幅回路システムにおいて、
前記ゲイン設定抵抗は、前記半導体集積回路の内部に配列された複数の抵抗素子を有し、該複数の抵抗素子を複数のスイッチで接続制御して前記増幅回路のゲインを設定することを特徴とする増幅回路システム。
【請求項４】
請求項１〜３のいずれか１項に記載の増幅回路システムにおいて、
前記増幅回路は、入力信号を正入力で受け取り、
前記ゲイン設定抵抗は、前記増幅回路の負入力とバイアス電源線との間に設けられた第１ゲイン設定抵抗と、前記増幅回路の前記負入力と出力との間に設けられた第２ゲイン設定抵抗と、を有することを特徴とする増幅回路システム。
【請求項５】
請求項４に記載の増幅回路システムにおいて、
前記第１ゲイン設定抵抗は、前記半導体集積回路の内部に配列された複数の第１抵抗素子を有し、該複数の第１抵抗素子を複数の第１スイッチで接続制御し、
前記第２ゲイン設定抵抗は、前記半導体集積回路の内部に配列された複数の第２抵抗素子を有し、該複数の第２抵抗素子を複数の第２スイッチで接続制御して、前記増幅回路のゲインを設定することを特徴とする増幅回路システム。
【請求項６】
請求項５に記載の増幅回路システムにおいて、
前記第１および第２ゲイン設定抵抗の比率に応じて前記各第１および第２抵抗素子の重み付けを行うことを特徴とする増幅回路システム。
【請求項７】
請求項５または６に記載の増幅回路システムにおいて、
前記複数の抵抗素子は、常に接続状態となっている少なくとも１つの抵抗素子を有することを特徴とする増幅回路システム。
【請求項８】
請求項４〜７のいずれか１項に記載の増幅回路システムにおいて、
前記第１および第２ゲイン設定抵抗の抵抗値を下げるように、前記第１および第２スイッチにより前記第１および第２抵抗素子の接続を制御することを特徴とする増幅回路システム。
【請求項９】
請求項４〜８のいずれか１項に記載の増幅回路システムにおいて、
前記第２ゲイン設定抵抗と並列に、前記半導体集積回路の内部に、前記増幅回路の発振を防止する発振防止用コンデンサを形成することを特徴とする増幅回路システム。
【請求項１０】
請求項１〜９のいずれか１項に記載の増幅回路システムにおいて、
前記増幅回路が複数設けられ、
該各増幅回路のゲイン設定抵抗が全て前記半導体集積回路の内部に形成されることを特徴とする増幅回路システム。
【請求項１１】
請求項１０に記載の増幅回路システムにおいて、
前記複数の増幅回路は、それぞれ異なる設定ゲインを有し、
前記半導体集積回路は、前記設定ゲインの異なる前記複数の増幅回路の何れかの出力を選択するスイッチを有することを特徴とする増幅回路システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−６５１５９（Ｐ２０１２−６５１５９Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０７９１８（Ｐ２０１０−２０７９１８）
【出願日】平成２２年９月１６日（２０１０．９．１６）
【出願人】（０００２３７５９２）富士通テン株式会社 (3,383)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１６日（２０１０．９．１６）
【出願人】（０００２３７５９２）富士通テン株式会社 (3,383)
【Ｆターム（参考）】
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