抵抗増倍回路
【課題】チップ面積の増大を招くことなく、半導体材料に起因するｈｆｅのばらつきなどに影響されることのない安定した増倍率を確保する。
【解決手段】カレントミラー比が共に１：Ｎに設定された第１及び第２のカレントミラー回路２１，２２の各々の入力段の間に、第１及び第２のトランジスタ１，１３がトーテムポール接続により直列接続されて設けられ、この第１及び第２のトランジスタ１，１３の相互の接続点に抵抗器３の一端が接続され、抵抗器３の他端は、入力信号が印加可能とされ、第１及び第２のカレントミラー回路２１，２２の出力段は、相互に接続されて信号出力可能とされると共に、抵抗器３の他端に接続されて、信号入力端子８から見た抵抗器３の見かけ上の抵抗値が１／（１＋Ｎ）倍に見えるものとなっている。
【解決手段】カレントミラー比が共に１：Ｎに設定された第１及び第２のカレントミラー回路２１，２２の各々の入力段の間に、第１及び第２のトランジスタ１，１３がトーテムポール接続により直列接続されて設けられ、この第１及び第２のトランジスタ１，１３の相互の接続点に抵抗器３の一端が接続され、抵抗器３の他端は、入力信号が印加可能とされ、第１及び第２のカレントミラー回路２１，２２の出力段は、相互に接続されて信号出力可能とされると共に、抵抗器３の他端に接続されて、信号入力端子８から見た抵抗器３の見かけ上の抵抗値が１／（１＋Ｎ）倍に見えるものとなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子の見かけ上の抵抗値を所望の大きさにする抵抗増倍回路に係り、特に、小さい回路規模で、安定性、信頼性の向上等を図ったものに関する。
【背景技術】
【０００２】
半導体技術に基づいて、高抵抗素子や低抵抗素子を精度良く作製する場合、従来は、基準抵抗素子を複数本直列、又は、並列接続することで、所望の抵抗値を得る方法が一般的であった。
かかる従来の技術は、抵抗素子の本数が増え、チップ面積の増大を招くという不都合がある。また、抵抗値の高い精度を得るためには、抵抗素子のペア性を確保する必要があるという問題もある。
【０００３】
ところで、容量素子の場合にも、抵抗素子同様、半導体回路において高い容量値の容量素子を設けようとすると、容量素子が大きくなり、チップ面積の増大を招くという問題がある。
かかる問題を解決する方策として、見かけ上の容量値を増倍させて容量素子の規模増大を防ぐことができるようにした回路が提案されている（例えば、特許文献１等参照）。
【０００４】
図６には、かかる従来回路の一例が示されており、以下、同図を参照しつつ従来回路について説明する。
最初に、この従来回路の回路構成について概説すれば、この従来回路は、第１の電流源４とグランドとの間に直列接続されたＰＮＰ型の２つのトランジスタ２，７を有し、２つのトランジスタ２，７の相互の接続点に容量３Ａの一端が接続され、この容量３Ａの他端は、トランジスタ２のベースに接続されたものとなっている。
【０００５】
また、ＰＮＰ型のトランジスタ１Ａが設けられており、そのエミッタは、トランジスタ２のベースに、コレクタは、第２電流源６の入力段に接続されており、この第２電流源６の出力段は、トランジスタ７のベースに接続されたものとなっている。
そして、トランジスタ１Ａのベースには、電源５により所定電圧が印加されたものとなっている。
【０００６】
次に、かかる構成における動作について説明する。
容量３Ａの一端が接続された信号入力端子８Ａからの流入電流Ｉ１が生ずると、この電流Ｉ１は、容量３Ａ、トランジスタ１Ａを介してトランジスタ１Ａのコレクタ電流となり、第２電流源６の入力段に流れ込むことに対応して、第２電流源６の出力段には、トランジスタ７のベース電流が流れ込むこととなる。
この時、トランジスタ７のエミッタには、ベース電流のｈｆｅ倍の電流Ｉ１０が流れ、信号入力端子８Ａからの電流を吸い込むこととなる。
【０００７】
一方、トランジスタ２のベースからは、信号入力端子８Ａへ向かう電流Ｉ２が生ずるが、エミッタ側には、ベース電流のｈｆｅ倍の電流が第１電流源４から流れ込み、同時に、コレクタ側において信号入力端子８Ａへ向かって電流Ｉ２０として流れることとなる。
このとき、信号入力端子８Ａから見ると容量３Ａに流れる電流が（１＋ｈｆｅ）倍されて流れることになり、信号入力端子８Ａからは、見かけ上、（１＋ｈｆｅ）倍の容量値が得られるものとなる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−２４０６６６号公報（第２−３頁、図１−図３）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の従来回路にあっては、半導体集積回路において実現しようとする場合、シリコンチップ上ではｈｆｅのばらつきが大きく、また、同種のトランジスタ同士のｈｆｅのペア性にもずれがあるため、増倍率のばらつきに直結し、所望の精度の増倍率を確保することが困難であるという問題がある。
さらに、従来回路にあっては、信号入力端子に発生するＤＣオフセット電圧に対する配慮がなされていないという問題がある。
かかる従来回路は、抵抗器にも適用できるが、その場合、上述と同様な問題が生ずる。
【００１０】
本発明は、上記実状に鑑みてなされたもので、半導体材料に起因するｈｆｅのばらつきなどに影響されることなく、チップ面積の増大を招くことなく、安定した増倍率を確保でき、しかも、出力ＤＣオフセットを無くすことができる抵抗増倍回路を提供するものである。
【課題を解決するための手段】
【００１１】
上記本発明の目的を達成するため、本発明に係る抵抗増倍回路は、
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記第１のカレントミラー回路の出力段と、前記第２のカレントミラー回路の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１及び第２のカレントミラー回路は、前記抵抗器に流れる電流に対して所望倍された電流が出力段に得られるようカレントミラー比が設定されてなるものである。
また、上記本発明の目的を達成するため、本発明に係る抵抗増倍回路は、
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記駆動回路と電源との間に流れる電流をカレントミラーする第３のカレントミラー回路と、前記駆動回路とアースとの間に流れる電流をカレントミラーする第４のカレントミラー回路が設けられ、
前記第１及び第２のカレントミラー回路の各々の出力段と、前記第３及び第４のカレントミラー回路の各々の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１及び第２のカレントミラー回路は、前記抵抗器に流れる電流に対して所望倍された電流が出力段に得られるようカレントミラー比が設定されてなる一方、
前記第３及び第４のカレントミラー回路は、前記入力信号が印加される前記抵抗器の他端に所望の直流電圧が得られるようカレントミラー比が設定されてなるものも好適である。
また、上記本発明の目的を達成するため、本発明に係る抵抗増倍回路は、
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記第２のカレントミラー回路の出力段は第３のカレントミラー回路の入力段に、前記第１のカレントミラー回路の出力段は第４のカレントミラー回路の入力段に、それぞれ接続され、
前記第３及び第４のカレントミラー回路の各々の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１乃至第４のカレントミラー回路は、前記抵抗器に流れる電流に対して（１／所望倍数）の電流が、前記第３及び第４のカレントミラー回路の出力段に得られるようカレントミラー比が設定されてなるものも好適である。
さらに、上記本発明の目的を達成するため、本発明に係る抵抗増倍回路は、
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記駆動回路と電源との間に流れる電流をカレントミラーする第３のカレントミラー回路と、前記駆動回路とアースとの間に流れる電流をカレントミラーする第４のカレントミラー回路が設けられ、
前記第２のカレントミラー回路の出力段は第５のカレントミラー回路の入力段に、前記第１のカレントミラー回路の出力段は第６のカレントミラー回路の入力段に、それぞれ接続され、
前記第３及び第４のカレントミラー回路の各々の出力段と、前記第５及び第６のカレントミラー回路の各々の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１及び第２のカレントミラー回路並びに前記第５及び第６のカレントミラー回路は、前記抵抗器に流れる電流に対して（１／所望倍数）の電流が、前記第５及び第６のカレントミラー回路の出力段に得られるようカレントミラー比が設定されてなる一方、
前記第３及び第４のカレントミラー回路は、前記入力信号が印加される前記抵抗器の他端に所望の直流電圧が得られるようカレントミラー比が設定されてなるものも好適である。
【発明の効果】
【００１２】
本発明によれば、カレントミラー回路によって電流を精度良く増幅できる構成としたので、半導体材料に起因するｈｆｅのばらつきなどに影響されることなく、安定した増倍率を確保でき、しかも、出力ＤＣオフセットを無くすことができるという効果を奏するものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態における抵抗増倍回路の第１の構成例を示す回路図である。
【図２】本発明の実施の形態における抵抗増倍回路の第２の構成例を示す回路図である。
【図３】本発明の実施の形態における抵抗増倍回路の第３の構成例を示す回路図である。
【図４】本発明の実施の形態における抵抗増倍回路の第４の構成例を示す回路図である。
【図５】本発明の実施の形態における抵抗増倍回路の入力信号の周波数変化に対するゲイン変化のシミュレーション結果を示す特性線図である。
【図６】従来回路の一構成例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態の抵抗増倍回路の第１の構成例について、図１を参照しつつ説明する。
この抵抗増倍回路は、抵抗器（図１においては「Ｒ３」と表記）３と、プッシュプル接続されて設けられた第１及び第２のトランジスタ１，１３と、駆動回路３０と、第１及び第２のカレントミラー回路（図１においては、それぞれ「ＣＵＲ−１」、「ＣＵＲ−２」と表記）２１，２２とを主たる構成要素として構成されてなるものである。
【００１５】
以下、具体的な回路接続について説明する。
まず、抵抗器３は、その一端が信号入力端子８に接続される一方、他端は、プッシュプル接続された第１及び第２のトランジスタ１，１３の相互の接続点に接続されたものとなっている。
本発明の実施の形態においては、第１のトランジスタ１に、ＮＰＮ型トランジスタが、第２のトランジスタ１３に、ＰＮＰ型トランジスタが、それぞれ用いられており、第１のトランジスタ１のエミッタと第２のトランジスタ１３のエミッタが相互に接続されたものとなっている。
【００１６】
そして、第１のトランジスタ１のコレクタは、第１のカレントミラー回路２１の入力段に、第２のトランジスタ１３のコレクタは、第２のカレントミラー回路２２の入力段に、それぞれ接続されて、第１及び第２のトランジスタ１，１３は、プッシュプル接続されて設けられたものとなっている。
【００１７】
一方、駆動回路３０は、ダイオード接続されて設けられた第３及び第４のトランジスタ１５，１６を主たる構成要素として構成され、上述の第１及び第２のトランジスタ１，１３による抵抗器３の駆動が可能なように、第１及び第２のトランジスタ１，１３を駆動するものとなっている。
本発明の実施の形態における第３のトランジスタ１５には、ＮＰＮ型のトランジスタが、第４のトランジスタ１６には、ＰＮＰ型トランジスタが、それぞれ用いられており、第３のトランジスタ１５のエミッタと第４のトランジスタ１６のエミッタが相互に接続されて電源電圧Ｖｃｃとグランド（ＧＮＤ）との間に直列接続されて設けられたものとなっている。
すなわち、第３のトランジスタ１５は、第１の抵抗器（図１においては「Ｒ１」と表記）１７を介してコレクタに電源電圧Ｖｃｃが印加されるようになっている一方、コレクタとベースとが相互に接続されてダイオード接続状態とされると共に、第１のトランジスタ１のベースに接続されたものとなっている。
【００１８】
また、第４のトランジスタ１６は、第２の抵抗器（図１においては「Ｒ２」と表記）１８を介してコレクタがグランドに接続されるようになっている一方、コレクタとベースとが相互に接続されてダイオード接続状態とされると共に、第２のトランジスタ１３のベースに接続されたものとなっている。
第１及び第２のカレントミラー回路２１，２２は、公知・周知の回路構成を有してなり、いずれもカレントミラー比が１：Ｎに設定されており、それぞれの出力段は、信号出力端子２６に接続されると共に、信号入力端子８に接続されている。
【００１９】
次に、かかる構成における動作について説明する。
まず、電源電圧Ｖｃｃとグランドとの間に直列接続された第１の抵抗器１７、第３及び第４のトランジスタ１５，１６、第２の抵抗器１８によって、電源電圧Ｖｃｃとグランドとの間には、一定の電流が流れ、それによって、第３及び第４のトランジスタ１５，１６には、それぞれ一定の電圧が発生する。
第３及び第４のトランジスタ１５，１６にそれぞれ発生した一定電圧は、対応する第１のトランジスタ１、第２のトランジスタ１３のベースを介してそれぞれのエミッタに供給される結果、抵抗器３が第１及び第２のトランジスタ１，１３によってドライブされることとなる。
【００２０】
その結果、信号入力端子８と第１及び第２のトランジスタ１，１３との間には、信号入力端子８から抵抗器３を介して第２のトランジスタ１３へ流れる電流Ｉ１と、第１のトランジスタ１から抵抗器３を介して信号入力端子８へ流れる電流Ｉ２とが生ずる。
そして、第２のトランジスタ１３に流れる電流Ｉ１は、コレクタを介して第２のカレントミラー回路２２の入力段に流れ込み、その結果、第２のカレントミラー回路２２の出力段には、入力段に流れ込んだ電流Ｉ１のＮ倍の電流Ｉ１０が精度良く出力されることとなる。すなわち、信号入力端子８から第２のカレントミラー回路２２の出力段に電流Ｉ１０が流れ込むこととなる。
【００２１】
一方、第１のトランジスタ１から抵抗器３へ向かって流れ出る電流Ｉ２は、第１のカレントミラー回路２１の入力段に入力され、第１のカレントミラー回路２１の出力段には、そのＮ倍の電流Ｉ２０が精度良く出力されることとなる。すなわち、第１のカレントミラー回路２１の出力段から信号入力端子８へ向かって流れることとなる。
かかる状態を、信号入力端子８から見ると（１＋Ｎ）倍の電流が信号入力端子８に流れたと等価な状態となり、その結果、抵抗器３の抵抗値は、１／（１＋Ｎ）倍に見えて信号出力端子２６から信号出力を得ることができることとなる。
なお、第１及び第２のカレントミラー回路２１，２２のカレントミラー比は、上述の例に限定されるものではないことは勿論であり、適宜設定され得るものである。
【００２２】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、図１に示された第１の構成例に、さらに、第３及び第４のカレントミラー回路（図２においては、それぞれ「ＣＵＲ−３」、「ＣＵＲ−４」と表記）２３，２４を設け、第３及び第４のトランジスタ１５，１６に流れる電流をカレントミラーする構成としたものである。
【００２３】
以下、具体的に説明すれば、まず、第１の抵抗器１７の一端は、図１に示された構成例と同様、第３のトランジスタ１５のコレクタに接続される一方、他端と電源電圧Ｖｃｃとの間に、第３のカレントミラー回路２３が挿入され、その入力段に第１の抵抗器１７の他端が接続されたものとなっている。すなわち、換言すれば、第３のカレントミラー回路２３は、駆動回路３０と電源との間に流れる電流をカレントミラーできるように駆動回路３０に接続されたものとなっている。
そして、第３のカレントミラー回路２３の出力段は、信号出力端子２６に接続されている。
【００２４】
また、第２の抵抗器１８とグランドとの間に、第４のカレントミラー回路２４が挿入されて、その入力段に第２の抵抗器１８の一端が接続されたものとなっている一方、第４のカレントミラー回路２４の出力段は、信号出力端子２６に接続されたものとなっている。すなわち、換言すれば、第４のカレントミラー回路２４は、駆動回路３０とグランドとの間に流れる電流をカレントミラーできるように駆動回路３０に接続されたものとなっている。
第３及び第４のカレントミラー回路２３，２４は、第１及び第２のカレントミラー回路２１，２２同様、従来同様の回路構成を有してなり、いずれも１：Ｎのカレントミラー比が設定されたものとなっている。
【００２５】
次に、かかる構成における動作について説明する。
なお、第１及び第２のトランジスタ１，１３並びに第１及び第２のカレントミラー回路２１，２３における電流の流れは、図１に示された第１の構成例と基本的に同様であり、その結果、信号入力端子８から見た抵抗器３の抵抗値は、１／（１＋Ｎ）倍に見える点は、第１の構成例の場合と変わるところはないので、ここでの再度の詳細な説明は省略することとする。
この第２の構成例は、次述するように信号入力端子８のＤＣ電圧オフセットの調整を可能とした点に特徴を有するものとなっている。
【００２６】
すなわち、ＮＰＮ型トランジスタである第１及び第３のトランジスタ１，１５とＰＮＰ型トランジスタである第２及び第４のトランジスタ１３，１６や、第１及び第２のカレントミラー回路２１，２２を構成するトランジスタの種類の違いや、同種のトランジスタ同士におけるペア性のずれ等に起因して、第１及び第２のカレントミラー回路２１，２２に流れ込む電流にＤＣオフセット電流が重畳されることがある。また、第１及び第２のカレントミラー回路２１，２２自体においてＤＣオフセット電流が発生し、それぞれの出力段の電流に重畳されることもある。
さらには、信号入力端子８側にインピーダンスがある場合、信号入力端子８の出力ＤＣ電圧にオフセットが発生することがある。
【００２７】
この第２の構成例においては、第３及び第４のカレントミラー回路２３，２４により上述のようなＤＣオフセット電流やＤＣ電圧オフセットを抑圧できるようになっている。
すなわち、第３のカレントミラー回路２３の出力段に所望の大きさの電流Ｉ３が、また、第４のカレントミラー回路２４の出力段に所望の大きさの電流Ｉ４が、それぞれ得られるように、第３及び第４のカレントミラー回路２３，２４のカレントミラー比を設定し、それぞれＩ３、Ｉ４を得ることで、信号入力端子８におけるＤＣ電圧を所望のＤＣ電圧とし、上述のような不要なＤＣオフセットを無くすことが可能となる。
なお、第１及び第２のカレントミラー回路２１，２２のカレントミラー比、第３及び第４のカレントミラー回路２３，２４のカレントミラー比は、上述の例に限定されるものではないことは勿論であり、適宜設定され得るものである。
【００２８】
次に、第３の構成例について、図３を参照しつつ説明する。
なお、図１、又は、図２に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の構成例は、図１に示された第１の構成例に、さらに、第３及び第４のカレントミラー回路（図３においては、それぞれ「ＣＵＲ−３」、「ＣＵＲ−４」と表記）２３Ａ，２４Ａを設け、第１のカレントミラー回路２１の出力段に第４のカレントミラー回路２４Ａを、第２のカレントミラー回路２２の出力段に第３のカレントミラー回路２３Ａを、それぞれ接続する構成としたものである。
【００２９】
以下、具体的に説明すれば、まず、この第３の構成例において、第１及び第２のカレントミラー回路２１，２２は、いずれもカレントミラー比がＮ：Ｎ−１に設定されたものとなっている。また、第３及び第４のカレントミラー回路２３Ａ，２４Ａは、いずれもカレントミラー比が１：１に設定されたものとなっている。
そして、第１のカレントミラー回路２１の出力段は、第４のカレントミラー回路２４Ａの入力段に接続され、第４のカレントミラー回路２４Ａの出力段は、信号出力端子２６に接続されたものとなっている。
【００３０】
一方、第２のカレントミラー回路２２の出力段は、第３のカレントミラー回路２３Ａの入力段に接続され、第３のカレントミラー回路２３Ａの出力段は、信号出力端子２６に接続されたものとなっている。
次に、かかる構成における動作について説明する。
この第３の構成例においても、信号入力端子８から見た回路動作の基本は、第１及び第２のカレントミラー回路２１，２２のカレントミラー比が異なるものの、図１に示された第１の構成例と同様である。
すなわち、抵抗器３側から第２のトランジスタ１３へ流れる電流Ｉ１に対応して第２のカレントミラー回路２２の出力段には、その（Ｎ−１）倍の電流が流れると共に、その電流が第３のカレントミラー回路２３Ａにカレントミラーされて、Ｉ２０として、信号入力端子８へ流れ込む電流となる。
【００３１】
一方、第１のトランジスタ１から抵抗器３に流れる電流Ｉ２に対応して第１のカレントミラー回路２１の出力段には、その（Ｎ−１）倍の電流が流れると共に、その電流が第４のカレントミラー回路２４Ａにカレントミラーされて、Ｉ１０として、信号入力端子８から第４のカレントミラー回路２４Ａの出力段へ流れ込む電流となる。
【００３２】
その結果、信号入力端子８からは、１／Ｎ倍の電流が流れ、抵抗器３の抵抗値がＮ倍に見えて信号出力端子２６から信号出力を得ることができることとなる。
この第３の構成例においては、第１及び第２のカレントミラー回路２１，２２のカレントミラー比をＮ：Ｎ−１とし、第３及び第４のカレントミラー回路２３Ａ，２４Ａのカレントミラー比を１：１としたが、これに限定される必要はなく、例えば、第１及び第２のカレントミラー回路２１，２２のカレントミラー比を１：１とし、第３及び第４のカレントミラー回路２３Ａ，２４Ａのカレントミラー比をＮ：Ｎ−１としても好適である。すなわち、出力電流Ｉ２０、Ｉ１０が所望の電流となるように、カレントミラー比を、第１及び第２のカレントミラー回路２１，２２と、第３及び第４のカレントミラー回路２３Ａ，２４Ａに適宜按分すると良い。
なお、第１及び第２のカレントミラー回路２１，２２のカレントミラー比、第３及び第４のカレントミラー回路２３Ａ，２４Ａのカレントミラー比は、上述の例に限定されるものではないことは勿論であり、適宜設定され得るものである。
【００３３】
次に、第４の構成例について、図４を参照しつつ説明する。
なお、図１、又は、図２に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第４の構成例は、図２に示された第２の構成例に対して、図３に示された第３の構成例を適用したものである。
【００３４】
以下、具体的に説明すれば、図３における第３及び第４のカレントミラー回路２３Ａ，２４Ａに対応するものとして、第５及び第６のカレントミラー回路２７，２８が設けられている。すなわち、第１のカレントミラー回路２１の出力段は、第６のカレントミラー回路２８の入力段に接続され、第６のカレントミラー回路２８の出力段は、信号出力端子２６に接続されたものとなっている。
一方、第２のカレントミラー回路２２の出力段は、第５のカレントミラー回路２７の入力段に接続され、第５のカレントミラー回路２７の出力段は、信号出力端子２６に接続されたものとなっている。
【００３５】
この第４の構成例における動作は、図２及び図３に示された第２、第３の構成例で説明した動作と基本的に同一であるので、ここでの再度の詳細な説明は省略し、要点のみ述べることとする。
すなわち、第４の構成例においては、第３の構成例同様、信号入力端子８から抵抗器３の抵抗値がＮ倍に見えて信号出力端子２６から信号出力を得ることができるものである。
また、かかる第４の構成例においては、第２の構成例同様、第３及び第４のカレントミラー回路２３，２４により、第１及び第２のカレントミラー回路２１，２２に流れ込む電流に重畳されるＤＣオフセット電流や、第１及び第２のカレントミラー回路２１，２２自体において発生するＤＣオフセット電流や、信号入力端子８に生ずるＤＣ電圧オフセットを抑圧できるようになっている。
なお、第１及び第２のカレントミラー回路２１，２２のカレントミラー比、第３及び第４のカレントミラー回路２３，２４のカレントミラー比、第５及び第６のカレントミラー回路２７，２８のカレントミラー比は、上述の例に限定されるものではないことは勿論であり、適宜設定され得るものである。
【００３６】
図５には、図３に示された第３の構成例についてシミュレーションを行った結果が示されており、以下、同図について説明する。
図５において、横軸は周波数を、縦軸はゲインを、それぞれ表している。
このシミュレーションは、図３に示された第３の構成例において、抵抗器３の抵抗値を２２ｋΩとし、信号入力端子８との間に２ｐＦの容量素子を接続し、信号入力端子８に入力信号源を接続し、Ｎ＝１０とした場合のものであり、図５においては、実線によって示された特性線で示されている。
【００３７】
一方、図５において、二点鎖線で表された特性線は、２２０ｋΩの抵抗器と２ｐＦのコンデンサによって構成されたＣＲ回路（ハイパスフィルタ）に信号を入力した場合の周波数変化に対するゲインの変化を表したものである。
これら２つの特性線を比較すると、双方ともほぼ同一の特性となっていることが理解できる。
すなわち、２２０ｋΩの抵抗値を用いたＣＲ回路に対して、図３に示された第３の構成例の抵抗増倍回路によって２２ｋΩの抵抗値がＮ倍されて２２０ｋΩ相当の特性が得られていることが確認できる。
【００３８】
なお、上述の実施の形態においては、第１乃至第４のトランジスタ１，１３，１５，１６は、バイポーラトランジスタを用いたが、これに限定される必要はなく、それぞれ同等の機能を有するＭＯＳ型電界効果トランジスタに代えても好適である。
【符号の説明】
【００３９】
１…第１のトランジスタ
３…抵抗器
８…信号入力端子
１３…第２のトランジスタ
１５…第３のトランジスタ
１６…第４のトランジスタ
２１…第１のカレントミラー回路
２２…第２のカレントミラー回路
２３…第３のカレントミラー回路
２４…第４のカレントミラー回路
２６…信号出力端子
２７…第５のカレントミラー回路
２８…第６のカレントミラー回路
３０…駆動回路
【技術分野】
【０００１】
本発明は、抵抗素子の見かけ上の抵抗値を所望の大きさにする抵抗増倍回路に係り、特に、小さい回路規模で、安定性、信頼性の向上等を図ったものに関する。
【背景技術】
【０００２】
半導体技術に基づいて、高抵抗素子や低抵抗素子を精度良く作製する場合、従来は、基準抵抗素子を複数本直列、又は、並列接続することで、所望の抵抗値を得る方法が一般的であった。
かかる従来の技術は、抵抗素子の本数が増え、チップ面積の増大を招くという不都合がある。また、抵抗値の高い精度を得るためには、抵抗素子のペア性を確保する必要があるという問題もある。
【０００３】
ところで、容量素子の場合にも、抵抗素子同様、半導体回路において高い容量値の容量素子を設けようとすると、容量素子が大きくなり、チップ面積の増大を招くという問題がある。
かかる問題を解決する方策として、見かけ上の容量値を増倍させて容量素子の規模増大を防ぐことができるようにした回路が提案されている（例えば、特許文献１等参照）。
【０００４】
図６には、かかる従来回路の一例が示されており、以下、同図を参照しつつ従来回路について説明する。
最初に、この従来回路の回路構成について概説すれば、この従来回路は、第１の電流源４とグランドとの間に直列接続されたＰＮＰ型の２つのトランジスタ２，７を有し、２つのトランジスタ２，７の相互の接続点に容量３Ａの一端が接続され、この容量３Ａの他端は、トランジスタ２のベースに接続されたものとなっている。
【０００５】
また、ＰＮＰ型のトランジスタ１Ａが設けられており、そのエミッタは、トランジスタ２のベースに、コレクタは、第２電流源６の入力段に接続されており、この第２電流源６の出力段は、トランジスタ７のベースに接続されたものとなっている。
そして、トランジスタ１Ａのベースには、電源５により所定電圧が印加されたものとなっている。
【０００６】
次に、かかる構成における動作について説明する。
容量３Ａの一端が接続された信号入力端子８Ａからの流入電流Ｉ１が生ずると、この電流Ｉ１は、容量３Ａ、トランジスタ１Ａを介してトランジスタ１Ａのコレクタ電流となり、第２電流源６の入力段に流れ込むことに対応して、第２電流源６の出力段には、トランジスタ７のベース電流が流れ込むこととなる。
この時、トランジスタ７のエミッタには、ベース電流のｈｆｅ倍の電流Ｉ１０が流れ、信号入力端子８Ａからの電流を吸い込むこととなる。
【０００７】
一方、トランジスタ２のベースからは、信号入力端子８Ａへ向かう電流Ｉ２が生ずるが、エミッタ側には、ベース電流のｈｆｅ倍の電流が第１電流源４から流れ込み、同時に、コレクタ側において信号入力端子８Ａへ向かって電流Ｉ２０として流れることとなる。
このとき、信号入力端子８Ａから見ると容量３Ａに流れる電流が（１＋ｈｆｅ）倍されて流れることになり、信号入力端子８Ａからは、見かけ上、（１＋ｈｆｅ）倍の容量値が得られるものとなる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−２４０６６６号公報（第２−３頁、図１−図３）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の従来回路にあっては、半導体集積回路において実現しようとする場合、シリコンチップ上ではｈｆｅのばらつきが大きく、また、同種のトランジスタ同士のｈｆｅのペア性にもずれがあるため、増倍率のばらつきに直結し、所望の精度の増倍率を確保することが困難であるという問題がある。
さらに、従来回路にあっては、信号入力端子に発生するＤＣオフセット電圧に対する配慮がなされていないという問題がある。
かかる従来回路は、抵抗器にも適用できるが、その場合、上述と同様な問題が生ずる。
【００１０】
本発明は、上記実状に鑑みてなされたもので、半導体材料に起因するｈｆｅのばらつきなどに影響されることなく、チップ面積の増大を招くことなく、安定した増倍率を確保でき、しかも、出力ＤＣオフセットを無くすことができる抵抗増倍回路を提供するものである。
【課題を解決するための手段】
【００１１】
上記本発明の目的を達成するため、本発明に係る抵抗増倍回路は、
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記第１のカレントミラー回路の出力段と、前記第２のカレントミラー回路の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１及び第２のカレントミラー回路は、前記抵抗器に流れる電流に対して所望倍された電流が出力段に得られるようカレントミラー比が設定されてなるものである。
また、上記本発明の目的を達成するため、本発明に係る抵抗増倍回路は、
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記駆動回路と電源との間に流れる電流をカレントミラーする第３のカレントミラー回路と、前記駆動回路とアースとの間に流れる電流をカレントミラーする第４のカレントミラー回路が設けられ、
前記第１及び第２のカレントミラー回路の各々の出力段と、前記第３及び第４のカレントミラー回路の各々の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１及び第２のカレントミラー回路は、前記抵抗器に流れる電流に対して所望倍された電流が出力段に得られるようカレントミラー比が設定されてなる一方、
前記第３及び第４のカレントミラー回路は、前記入力信号が印加される前記抵抗器の他端に所望の直流電圧が得られるようカレントミラー比が設定されてなるものも好適である。
また、上記本発明の目的を達成するため、本発明に係る抵抗増倍回路は、
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記第２のカレントミラー回路の出力段は第３のカレントミラー回路の入力段に、前記第１のカレントミラー回路の出力段は第４のカレントミラー回路の入力段に、それぞれ接続され、
前記第３及び第４のカレントミラー回路の各々の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１乃至第４のカレントミラー回路は、前記抵抗器に流れる電流に対して（１／所望倍数）の電流が、前記第３及び第４のカレントミラー回路の出力段に得られるようカレントミラー比が設定されてなるものも好適である。
さらに、上記本発明の目的を達成するため、本発明に係る抵抗増倍回路は、
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記駆動回路と電源との間に流れる電流をカレントミラーする第３のカレントミラー回路と、前記駆動回路とアースとの間に流れる電流をカレントミラーする第４のカレントミラー回路が設けられ、
前記第２のカレントミラー回路の出力段は第５のカレントミラー回路の入力段に、前記第１のカレントミラー回路の出力段は第６のカレントミラー回路の入力段に、それぞれ接続され、
前記第３及び第４のカレントミラー回路の各々の出力段と、前記第５及び第６のカレントミラー回路の各々の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１及び第２のカレントミラー回路並びに前記第５及び第６のカレントミラー回路は、前記抵抗器に流れる電流に対して（１／所望倍数）の電流が、前記第５及び第６のカレントミラー回路の出力段に得られるようカレントミラー比が設定されてなる一方、
前記第３及び第４のカレントミラー回路は、前記入力信号が印加される前記抵抗器の他端に所望の直流電圧が得られるようカレントミラー比が設定されてなるものも好適である。
【発明の効果】
【００１２】
本発明によれば、カレントミラー回路によって電流を精度良く増幅できる構成としたので、半導体材料に起因するｈｆｅのばらつきなどに影響されることなく、安定した増倍率を確保でき、しかも、出力ＤＣオフセットを無くすことができるという効果を奏するものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態における抵抗増倍回路の第１の構成例を示す回路図である。
【図２】本発明の実施の形態における抵抗増倍回路の第２の構成例を示す回路図である。
【図３】本発明の実施の形態における抵抗増倍回路の第３の構成例を示す回路図である。
【図４】本発明の実施の形態における抵抗増倍回路の第４の構成例を示す回路図である。
【図５】本発明の実施の形態における抵抗増倍回路の入力信号の周波数変化に対するゲイン変化のシミュレーション結果を示す特性線図である。
【図６】従来回路の一構成例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態の抵抗増倍回路の第１の構成例について、図１を参照しつつ説明する。
この抵抗増倍回路は、抵抗器（図１においては「Ｒ３」と表記）３と、プッシュプル接続されて設けられた第１及び第２のトランジスタ１，１３と、駆動回路３０と、第１及び第２のカレントミラー回路（図１においては、それぞれ「ＣＵＲ−１」、「ＣＵＲ−２」と表記）２１，２２とを主たる構成要素として構成されてなるものである。
【００１５】
以下、具体的な回路接続について説明する。
まず、抵抗器３は、その一端が信号入力端子８に接続される一方、他端は、プッシュプル接続された第１及び第２のトランジスタ１，１３の相互の接続点に接続されたものとなっている。
本発明の実施の形態においては、第１のトランジスタ１に、ＮＰＮ型トランジスタが、第２のトランジスタ１３に、ＰＮＰ型トランジスタが、それぞれ用いられており、第１のトランジスタ１のエミッタと第２のトランジスタ１３のエミッタが相互に接続されたものとなっている。
【００１６】
そして、第１のトランジスタ１のコレクタは、第１のカレントミラー回路２１の入力段に、第２のトランジスタ１３のコレクタは、第２のカレントミラー回路２２の入力段に、それぞれ接続されて、第１及び第２のトランジスタ１，１３は、プッシュプル接続されて設けられたものとなっている。
【００１７】
一方、駆動回路３０は、ダイオード接続されて設けられた第３及び第４のトランジスタ１５，１６を主たる構成要素として構成され、上述の第１及び第２のトランジスタ１，１３による抵抗器３の駆動が可能なように、第１及び第２のトランジスタ１，１３を駆動するものとなっている。
本発明の実施の形態における第３のトランジスタ１５には、ＮＰＮ型のトランジスタが、第４のトランジスタ１６には、ＰＮＰ型トランジスタが、それぞれ用いられており、第３のトランジスタ１５のエミッタと第４のトランジスタ１６のエミッタが相互に接続されて電源電圧Ｖｃｃとグランド（ＧＮＤ）との間に直列接続されて設けられたものとなっている。
すなわち、第３のトランジスタ１５は、第１の抵抗器（図１においては「Ｒ１」と表記）１７を介してコレクタに電源電圧Ｖｃｃが印加されるようになっている一方、コレクタとベースとが相互に接続されてダイオード接続状態とされると共に、第１のトランジスタ１のベースに接続されたものとなっている。
【００１８】
また、第４のトランジスタ１６は、第２の抵抗器（図１においては「Ｒ２」と表記）１８を介してコレクタがグランドに接続されるようになっている一方、コレクタとベースとが相互に接続されてダイオード接続状態とされると共に、第２のトランジスタ１３のベースに接続されたものとなっている。
第１及び第２のカレントミラー回路２１，２２は、公知・周知の回路構成を有してなり、いずれもカレントミラー比が１：Ｎに設定されており、それぞれの出力段は、信号出力端子２６に接続されると共に、信号入力端子８に接続されている。
【００１９】
次に、かかる構成における動作について説明する。
まず、電源電圧Ｖｃｃとグランドとの間に直列接続された第１の抵抗器１７、第３及び第４のトランジスタ１５，１６、第２の抵抗器１８によって、電源電圧Ｖｃｃとグランドとの間には、一定の電流が流れ、それによって、第３及び第４のトランジスタ１５，１６には、それぞれ一定の電圧が発生する。
第３及び第４のトランジスタ１５，１６にそれぞれ発生した一定電圧は、対応する第１のトランジスタ１、第２のトランジスタ１３のベースを介してそれぞれのエミッタに供給される結果、抵抗器３が第１及び第２のトランジスタ１，１３によってドライブされることとなる。
【００２０】
その結果、信号入力端子８と第１及び第２のトランジスタ１，１３との間には、信号入力端子８から抵抗器３を介して第２のトランジスタ１３へ流れる電流Ｉ１と、第１のトランジスタ１から抵抗器３を介して信号入力端子８へ流れる電流Ｉ２とが生ずる。
そして、第２のトランジスタ１３に流れる電流Ｉ１は、コレクタを介して第２のカレントミラー回路２２の入力段に流れ込み、その結果、第２のカレントミラー回路２２の出力段には、入力段に流れ込んだ電流Ｉ１のＮ倍の電流Ｉ１０が精度良く出力されることとなる。すなわち、信号入力端子８から第２のカレントミラー回路２２の出力段に電流Ｉ１０が流れ込むこととなる。
【００２１】
一方、第１のトランジスタ１から抵抗器３へ向かって流れ出る電流Ｉ２は、第１のカレントミラー回路２１の入力段に入力され、第１のカレントミラー回路２１の出力段には、そのＮ倍の電流Ｉ２０が精度良く出力されることとなる。すなわち、第１のカレントミラー回路２１の出力段から信号入力端子８へ向かって流れることとなる。
かかる状態を、信号入力端子８から見ると（１＋Ｎ）倍の電流が信号入力端子８に流れたと等価な状態となり、その結果、抵抗器３の抵抗値は、１／（１＋Ｎ）倍に見えて信号出力端子２６から信号出力を得ることができることとなる。
なお、第１及び第２のカレントミラー回路２１，２２のカレントミラー比は、上述の例に限定されるものではないことは勿論であり、適宜設定され得るものである。
【００２２】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、図１に示された第１の構成例に、さらに、第３及び第４のカレントミラー回路（図２においては、それぞれ「ＣＵＲ−３」、「ＣＵＲ−４」と表記）２３，２４を設け、第３及び第４のトランジスタ１５，１６に流れる電流をカレントミラーする構成としたものである。
【００２３】
以下、具体的に説明すれば、まず、第１の抵抗器１７の一端は、図１に示された構成例と同様、第３のトランジスタ１５のコレクタに接続される一方、他端と電源電圧Ｖｃｃとの間に、第３のカレントミラー回路２３が挿入され、その入力段に第１の抵抗器１７の他端が接続されたものとなっている。すなわち、換言すれば、第３のカレントミラー回路２３は、駆動回路３０と電源との間に流れる電流をカレントミラーできるように駆動回路３０に接続されたものとなっている。
そして、第３のカレントミラー回路２３の出力段は、信号出力端子２６に接続されている。
【００２４】
また、第２の抵抗器１８とグランドとの間に、第４のカレントミラー回路２４が挿入されて、その入力段に第２の抵抗器１８の一端が接続されたものとなっている一方、第４のカレントミラー回路２４の出力段は、信号出力端子２６に接続されたものとなっている。すなわち、換言すれば、第４のカレントミラー回路２４は、駆動回路３０とグランドとの間に流れる電流をカレントミラーできるように駆動回路３０に接続されたものとなっている。
第３及び第４のカレントミラー回路２３，２４は、第１及び第２のカレントミラー回路２１，２２同様、従来同様の回路構成を有してなり、いずれも１：Ｎのカレントミラー比が設定されたものとなっている。
【００２５】
次に、かかる構成における動作について説明する。
なお、第１及び第２のトランジスタ１，１３並びに第１及び第２のカレントミラー回路２１，２３における電流の流れは、図１に示された第１の構成例と基本的に同様であり、その結果、信号入力端子８から見た抵抗器３の抵抗値は、１／（１＋Ｎ）倍に見える点は、第１の構成例の場合と変わるところはないので、ここでの再度の詳細な説明は省略することとする。
この第２の構成例は、次述するように信号入力端子８のＤＣ電圧オフセットの調整を可能とした点に特徴を有するものとなっている。
【００２６】
すなわち、ＮＰＮ型トランジスタである第１及び第３のトランジスタ１，１５とＰＮＰ型トランジスタである第２及び第４のトランジスタ１３，１６や、第１及び第２のカレントミラー回路２１，２２を構成するトランジスタの種類の違いや、同種のトランジスタ同士におけるペア性のずれ等に起因して、第１及び第２のカレントミラー回路２１，２２に流れ込む電流にＤＣオフセット電流が重畳されることがある。また、第１及び第２のカレントミラー回路２１，２２自体においてＤＣオフセット電流が発生し、それぞれの出力段の電流に重畳されることもある。
さらには、信号入力端子８側にインピーダンスがある場合、信号入力端子８の出力ＤＣ電圧にオフセットが発生することがある。
【００２７】
この第２の構成例においては、第３及び第４のカレントミラー回路２３，２４により上述のようなＤＣオフセット電流やＤＣ電圧オフセットを抑圧できるようになっている。
すなわち、第３のカレントミラー回路２３の出力段に所望の大きさの電流Ｉ３が、また、第４のカレントミラー回路２４の出力段に所望の大きさの電流Ｉ４が、それぞれ得られるように、第３及び第４のカレントミラー回路２３，２４のカレントミラー比を設定し、それぞれＩ３、Ｉ４を得ることで、信号入力端子８におけるＤＣ電圧を所望のＤＣ電圧とし、上述のような不要なＤＣオフセットを無くすことが可能となる。
なお、第１及び第２のカレントミラー回路２１，２２のカレントミラー比、第３及び第４のカレントミラー回路２３，２４のカレントミラー比は、上述の例に限定されるものではないことは勿論であり、適宜設定され得るものである。
【００２８】
次に、第３の構成例について、図３を参照しつつ説明する。
なお、図１、又は、図２に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の構成例は、図１に示された第１の構成例に、さらに、第３及び第４のカレントミラー回路（図３においては、それぞれ「ＣＵＲ−３」、「ＣＵＲ−４」と表記）２３Ａ，２４Ａを設け、第１のカレントミラー回路２１の出力段に第４のカレントミラー回路２４Ａを、第２のカレントミラー回路２２の出力段に第３のカレントミラー回路２３Ａを、それぞれ接続する構成としたものである。
【００２９】
以下、具体的に説明すれば、まず、この第３の構成例において、第１及び第２のカレントミラー回路２１，２２は、いずれもカレントミラー比がＮ：Ｎ−１に設定されたものとなっている。また、第３及び第４のカレントミラー回路２３Ａ，２４Ａは、いずれもカレントミラー比が１：１に設定されたものとなっている。
そして、第１のカレントミラー回路２１の出力段は、第４のカレントミラー回路２４Ａの入力段に接続され、第４のカレントミラー回路２４Ａの出力段は、信号出力端子２６に接続されたものとなっている。
【００３０】
一方、第２のカレントミラー回路２２の出力段は、第３のカレントミラー回路２３Ａの入力段に接続され、第３のカレントミラー回路２３Ａの出力段は、信号出力端子２６に接続されたものとなっている。
次に、かかる構成における動作について説明する。
この第３の構成例においても、信号入力端子８から見た回路動作の基本は、第１及び第２のカレントミラー回路２１，２２のカレントミラー比が異なるものの、図１に示された第１の構成例と同様である。
すなわち、抵抗器３側から第２のトランジスタ１３へ流れる電流Ｉ１に対応して第２のカレントミラー回路２２の出力段には、その（Ｎ−１）倍の電流が流れると共に、その電流が第３のカレントミラー回路２３Ａにカレントミラーされて、Ｉ２０として、信号入力端子８へ流れ込む電流となる。
【００３１】
一方、第１のトランジスタ１から抵抗器３に流れる電流Ｉ２に対応して第１のカレントミラー回路２１の出力段には、その（Ｎ−１）倍の電流が流れると共に、その電流が第４のカレントミラー回路２４Ａにカレントミラーされて、Ｉ１０として、信号入力端子８から第４のカレントミラー回路２４Ａの出力段へ流れ込む電流となる。
【００３２】
その結果、信号入力端子８からは、１／Ｎ倍の電流が流れ、抵抗器３の抵抗値がＮ倍に見えて信号出力端子２６から信号出力を得ることができることとなる。
この第３の構成例においては、第１及び第２のカレントミラー回路２１，２２のカレントミラー比をＮ：Ｎ−１とし、第３及び第４のカレントミラー回路２３Ａ，２４Ａのカレントミラー比を１：１としたが、これに限定される必要はなく、例えば、第１及び第２のカレントミラー回路２１，２２のカレントミラー比を１：１とし、第３及び第４のカレントミラー回路２３Ａ，２４Ａのカレントミラー比をＮ：Ｎ−１としても好適である。すなわち、出力電流Ｉ２０、Ｉ１０が所望の電流となるように、カレントミラー比を、第１及び第２のカレントミラー回路２１，２２と、第３及び第４のカレントミラー回路２３Ａ，２４Ａに適宜按分すると良い。
なお、第１及び第２のカレントミラー回路２１，２２のカレントミラー比、第３及び第４のカレントミラー回路２３Ａ，２４Ａのカレントミラー比は、上述の例に限定されるものではないことは勿論であり、適宜設定され得るものである。
【００３３】
次に、第４の構成例について、図４を参照しつつ説明する。
なお、図１、又は、図２に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第４の構成例は、図２に示された第２の構成例に対して、図３に示された第３の構成例を適用したものである。
【００３４】
以下、具体的に説明すれば、図３における第３及び第４のカレントミラー回路２３Ａ，２４Ａに対応するものとして、第５及び第６のカレントミラー回路２７，２８が設けられている。すなわち、第１のカレントミラー回路２１の出力段は、第６のカレントミラー回路２８の入力段に接続され、第６のカレントミラー回路２８の出力段は、信号出力端子２６に接続されたものとなっている。
一方、第２のカレントミラー回路２２の出力段は、第５のカレントミラー回路２７の入力段に接続され、第５のカレントミラー回路２７の出力段は、信号出力端子２６に接続されたものとなっている。
【００３５】
この第４の構成例における動作は、図２及び図３に示された第２、第３の構成例で説明した動作と基本的に同一であるので、ここでの再度の詳細な説明は省略し、要点のみ述べることとする。
すなわち、第４の構成例においては、第３の構成例同様、信号入力端子８から抵抗器３の抵抗値がＮ倍に見えて信号出力端子２６から信号出力を得ることができるものである。
また、かかる第４の構成例においては、第２の構成例同様、第３及び第４のカレントミラー回路２３，２４により、第１及び第２のカレントミラー回路２１，２２に流れ込む電流に重畳されるＤＣオフセット電流や、第１及び第２のカレントミラー回路２１，２２自体において発生するＤＣオフセット電流や、信号入力端子８に生ずるＤＣ電圧オフセットを抑圧できるようになっている。
なお、第１及び第２のカレントミラー回路２１，２２のカレントミラー比、第３及び第４のカレントミラー回路２３，２４のカレントミラー比、第５及び第６のカレントミラー回路２７，２８のカレントミラー比は、上述の例に限定されるものではないことは勿論であり、適宜設定され得るものである。
【００３６】
図５には、図３に示された第３の構成例についてシミュレーションを行った結果が示されており、以下、同図について説明する。
図５において、横軸は周波数を、縦軸はゲインを、それぞれ表している。
このシミュレーションは、図３に示された第３の構成例において、抵抗器３の抵抗値を２２ｋΩとし、信号入力端子８との間に２ｐＦの容量素子を接続し、信号入力端子８に入力信号源を接続し、Ｎ＝１０とした場合のものであり、図５においては、実線によって示された特性線で示されている。
【００３７】
一方、図５において、二点鎖線で表された特性線は、２２０ｋΩの抵抗器と２ｐＦのコンデンサによって構成されたＣＲ回路（ハイパスフィルタ）に信号を入力した場合の周波数変化に対するゲインの変化を表したものである。
これら２つの特性線を比較すると、双方ともほぼ同一の特性となっていることが理解できる。
すなわち、２２０ｋΩの抵抗値を用いたＣＲ回路に対して、図３に示された第３の構成例の抵抗増倍回路によって２２ｋΩの抵抗値がＮ倍されて２２０ｋΩ相当の特性が得られていることが確認できる。
【００３８】
なお、上述の実施の形態においては、第１乃至第４のトランジスタ１，１３，１５，１６は、バイポーラトランジスタを用いたが、これに限定される必要はなく、それぞれ同等の機能を有するＭＯＳ型電界効果トランジスタに代えても好適である。
【符号の説明】
【００３９】
１…第１のトランジスタ
３…抵抗器
８…信号入力端子
１３…第２のトランジスタ
１５…第３のトランジスタ
１６…第４のトランジスタ
２１…第１のカレントミラー回路
２２…第２のカレントミラー回路
２３…第３のカレントミラー回路
２４…第４のカレントミラー回路
２６…信号出力端子
２７…第５のカレントミラー回路
２８…第６のカレントミラー回路
３０…駆動回路
【特許請求の範囲】
【請求項１】
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記第１のカレントミラー回路の出力段と、前記第２のカレントミラー回路の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１及び第２のカレントミラー回路は、前記抵抗器に流れる電流に対して所望倍された電流が出力段に得られるようカレントミラー比が設定されてなることを特徴とする抵抗増倍回路。
【請求項２】
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記駆動回路と電源との間に流れる電流をカレントミラーする第３のカレントミラー回路と、前記駆動回路とアースとの間に流れる電流をカレントミラーする第４のカレントミラー回路が設けられ、
前記第１及び第２のカレントミラー回路の各々の出力段と、前記第３及び第４のカレントミラー回路の各々の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１及び第２のカレントミラー回路は、前記抵抗器に流れる電流に対して所望倍された電流が出力段に得られるようカレントミラー比が設定されてなる一方、
前記第３及び第４のカレントミラー回路は、前記入力信号が印加される前記抵抗器の他端に所望の直流電圧が得られるようカレントミラー比が設定されてなることを特徴とする抵抗増倍回路。
【請求項３】
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記第２のカレントミラー回路の出力段は第３のカレントミラー回路の入力段に、前記第１のカレントミラー回路の出力段は第４のカレントミラー回路の入力段に、それぞれ接続され、
前記第３及び第４のカレントミラー回路の各々の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１乃至第４のカレントミラー回路は、前記抵抗器に流れる電流に対して（１／所望倍数）の電流が、前記第３及び第４のカレントミラー回路の出力段に得られるようカレントミラー比が設定されてなることを特徴とする抵抗増倍回路。
【請求項４】
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記駆動回路と電源との間に流れる電流をカレントミラーする第３のカレントミラー回路と、前記駆動回路とアースとの間に流れる電流をカレントミラーする第４のカレントミラー回路が設けられ、
前記第２のカレントミラー回路の出力段は第５のカレントミラー回路の入力段に、前記第１のカレントミラー回路の出力段は第６のカレントミラー回路の入力段に、それぞれ接続され、
前記第３及び第４のカレントミラー回路の各々の出力段と、前記第５及び第６のカレントミラー回路の各々の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１及び第２のカレントミラー回路並びに前記第５及び第６のカレントミラー回路は、前記抵抗器に流れる電流に対して（１／所望倍数）の電流が、前記第５及び第６のカレントミラー回路の出力段に得られるようカレントミラー比が設定されてなる一方、
前記第３及び第４のカレントミラー回路は、前記入力信号が印加される前記抵抗器の他端に所望の直流電圧が得られるようカレントミラー比が設定されてなることを特徴とする抵抗増倍回路。
【請求項５】
前記第１及び第２のトランジスタは、バイポーラトランジスタに代えて、ＭＯＳ型電界効果トランジスタを用いてなることを特徴とする請求項１乃至請求項４いずれか記載の抵抗増倍回路。
【請求項１】
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記第１のカレントミラー回路の出力段と、前記第２のカレントミラー回路の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１及び第２のカレントミラー回路は、前記抵抗器に流れる電流に対して所望倍された電流が出力段に得られるようカレントミラー比が設定されてなることを特徴とする抵抗増倍回路。
【請求項２】
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記駆動回路と電源との間に流れる電流をカレントミラーする第３のカレントミラー回路と、前記駆動回路とアースとの間に流れる電流をカレントミラーする第４のカレントミラー回路が設けられ、
前記第１及び第２のカレントミラー回路の各々の出力段と、前記第３及び第４のカレントミラー回路の各々の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１及び第２のカレントミラー回路は、前記抵抗器に流れる電流に対して所望倍された電流が出力段に得られるようカレントミラー比が設定されてなる一方、
前記第３及び第４のカレントミラー回路は、前記入力信号が印加される前記抵抗器の他端に所望の直流電圧が得られるようカレントミラー比が設定されてなることを特徴とする抵抗増倍回路。
【請求項３】
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記第２のカレントミラー回路の出力段は第３のカレントミラー回路の入力段に、前記第１のカレントミラー回路の出力段は第４のカレントミラー回路の入力段に、それぞれ接続され、
前記第３及び第４のカレントミラー回路の各々の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１乃至第４のカレントミラー回路は、前記抵抗器に流れる電流に対して（１／所望倍数）の電流が、前記第３及び第４のカレントミラー回路の出力段に得られるようカレントミラー比が設定されてなることを特徴とする抵抗増倍回路。
【請求項４】
第１及び第２のカレントミラー回路が設けられ、前記第１のカレントミラー回路の入力段と、前記第２のカレントミラー回路の入力段の間に第１及び第２のトランジスタがトーテムポール接続により直列接続されて設けられ、前記第１及び第２のトランジスタの相互の接続点に抵抗器の一端が接続され、前記抵抗器の他端には入力信号が印加可能とされる一方、
前記第１及び第２のトランジスタによる前記抵抗器の駆動を可能とするよう前記第１及び第２のトランジスタを駆動する駆動回路が設けられ、
前記駆動回路と電源との間に流れる電流をカレントミラーする第３のカレントミラー回路と、前記駆動回路とアースとの間に流れる電流をカレントミラーする第４のカレントミラー回路が設けられ、
前記第２のカレントミラー回路の出力段は第５のカレントミラー回路の入力段に、前記第１のカレントミラー回路の出力段は第６のカレントミラー回路の入力段に、それぞれ接続され、
前記第３及び第４のカレントミラー回路の各々の出力段と、前記第５及び第６のカレントミラー回路の各々の出力段は、相互に接続されて信号出力可能とされると共に、前記抵抗器の他端に接続されてなり、
前記第１及び第２のカレントミラー回路並びに前記第５及び第６のカレントミラー回路は、前記抵抗器に流れる電流に対して（１／所望倍数）の電流が、前記第５及び第６のカレントミラー回路の出力段に得られるようカレントミラー比が設定されてなる一方、
前記第３及び第４のカレントミラー回路は、前記入力信号が印加される前記抵抗器の他端に所望の直流電圧が得られるようカレントミラー比が設定されてなることを特徴とする抵抗増倍回路。
【請求項５】
前記第１及び第２のトランジスタは、バイポーラトランジスタに代えて、ＭＯＳ型電界効果トランジスタを用いてなることを特徴とする請求項１乃至請求項４いずれか記載の抵抗増倍回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−２７８８３７（Ｐ２０１０−２７８８３７Ａ）
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願番号】特願２００９−１３００５９（Ｐ２００９−１３００５９）
【出願日】平成２１年５月２９日（２００９．５．２９）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願日】平成２１年５月２９日（２００９．５．２９）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
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