抵抗変化メモリ
【課題】抵抗変化素子の低抵抗状態の抵抗値のばらつきを防止する。
【解決手段】実施形態に係わる抵抗変化メモリのメモリセルは、直列接続される抵抗変化素子ＲＷ及び積層構造Ｃを備える。抵抗変化素子ＲＷを第１の抵抗値からそれよりも低い第２の抵抗値に変化させる第１の動作において、メモリセルＭＣに第１の電圧パルスを印加する。第１の電圧パルスの振幅は、積層構造Ｃがキャパシタとして機能する第１の電圧領域内にあり、第１の電圧パルスは、Ron×C ＜ T-lead ＜ Roff×C、 Ron×C ＜ T-trailを満たす。但し、T-leadは、第１の電圧パルスの立ち上がり時間[sec]であり、T-trailは、第１の電圧パルスの立ち下り時間[sec]であり、Roffは、第１の抵抗値[Ω]であり、Ronは、第２の抵抗値[Ω]であり、Cは、キャパシタの容量[F]である。
【解決手段】実施形態に係わる抵抗変化メモリのメモリセルは、直列接続される抵抗変化素子ＲＷ及び積層構造Ｃを備える。抵抗変化素子ＲＷを第１の抵抗値からそれよりも低い第２の抵抗値に変化させる第１の動作において、メモリセルＭＣに第１の電圧パルスを印加する。第１の電圧パルスの振幅は、積層構造Ｃがキャパシタとして機能する第１の電圧領域内にあり、第１の電圧パルスは、Ron×C ＜ T-lead ＜ Roff×C、 Ron×C ＜ T-trailを満たす。但し、T-leadは、第１の電圧パルスの立ち上がり時間[sec]であり、T-trailは、第１の電圧パルスの立ち下り時間[sec]であり、Roffは、第１の抵抗値[Ω]であり、Ronは、第２の抵抗値[Ω]であり、Cは、キャパシタの容量[F]である。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、抵抗変化メモリに関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなるに伴い、これを構成するトランジスタ等の回路パターンがますます微細化している。この微細化による配線の細線化に伴い、回路パターンの寸法精度と位置精度とを向上させるための技術が要請される。この事情は、半導体メモリの分野においても例外ではない。
【０００３】
従来知られており、市場に投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体メモリは、ＭＯＳＦＥＴをメモリセルとして使用する。このような半導体メモリでは、回路パターンの微細化の比率を上回る比率での寸法精度の向上が要請される。このため、微細な回路パターンを形成するフォトリソグラフィー技術に大きな負荷が課せられており、これが製品コストを上昇させる要因の一つになっている。
【０００４】
この問題点を打破するメモリの後継候補として抵抗変化メモリが注目されている。
【０００５】
抵抗変化メモリは、抵抗変化素子の抵抗値の変化によりデータを記憶する。抵抗変化メモリは、２端子素子であることから、簡易プロセスによる低コスト化や、メモリセルアレイ（クロスポイント型）の３次元化による大容量化などを実現可能であり、次世代不揮発性半導体メモリとして期待される。
【０００６】
ここで、抵抗変化メモリにおいて、抵抗変化素子の抵抗値を高抵抗状態から低抵抗状態に変化させる動作は、電圧パルスを抵抗変化素子に印加することにより行われる。また、この動作が終了した後の低抵抗状態の抵抗値は、この動作中に抵抗変化素子に流れた最大電流に依存することが知られている。即ち、この動作中に抵抗変化素子に流れる最大電流のばらつきに応じて低抵抗状態の抵抗値にもばらつきが生じる。
【０００７】
これを防ぐために、抵抗変化素子の抵抗値を高抵抗状態から低抵抗状態に変化させる動作において、抵抗変化素子に流れる最大電流を制限する電流制限機能を付加する技術が開発されている。この技術によれば、電流制限トランジスタの飽和領域を利用することにより、理論的には、低抵抗状態となった抵抗変化素子に流れる最大電流を電流制限トランジスタの制限電流値に一定化できるため、低抵抗状態の抵抗値のばらつきを防止できる。
【０００８】
しかし、電流制限トランジスタは、一般的には、メモリセルアレイ領域内の一行又は一列に対して１つずつ、周辺回路領域内に配置される。このため、抵抗変化素子の抵抗値が高抵抗状態から低抵抗状態に変化してから電流制限トランジスタによる電流制限機能が効き始めるまでには、メモリセルアレイ領域内の配線（ワード線、ビット線等）の寄生容量に起因するRC遅延（タイムラグ）が発生する。
【０００９】
従って、現実的には、このタイムラグの期間、低抵抗状態の抵抗変化素子には、電流制限トランジスタの制限電流値を越える電流が流れる。このため、新たに付加した電流制限機能が十分に発揮されずに、結果として、抵抗変化素子の低抵抗状態の抵抗値が必要以上に低下すると共に、それらにばらつきが発生する。
【００１０】
この現象は、メモリセルアレイ領域内のメモリセルが微細化され、メモリセルアレイ領域内の配線（ワード線、ビット線等）が長くなることによりさらに顕著となる。
【００１１】
一方、１つの抵抗変化素子に対して１つの電流制限トランジスタを付加すれば、RC遅延による上述の問題が解消されるが、簡易プロセスによる低コスト化や、メモリセルアレイ（クロスポイント型）の３次元化による大容量化などといった特徴を犠牲にしなければならないため、これを採用することは現実的ではない。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】K.Kinoshita et al., Applied Physics Letters 93, 033506 (2008)
【発明の概要】
【発明が解決しようとする課題】
【００１３】
実施形態は、抵抗変化素子を高抵抗状態から低抵抗状態に変化させる動作において、抵抗変化素子に流れる電流を制限する新たな技術について提案する。
【課題を解決するための手段】
【００１４】
実施形態によれば、抵抗変化メモリは、直列接続される抵抗変化素子及び積層構造を備えるメモリセルと、前記抵抗変化素子を第１の抵抗値からそれよりも低い第２の抵抗値に変化させる第１の動作を制御する制御回路と、前記第１の動作において前記メモリセルに印加する第１の電圧パルスを生成する電圧パルス生成回路とを備える。前記積層構造は、２つの導電層とこれらの間の絶縁層とを備え、前記第１の電圧パルスの振幅は、前記積層構造がキャパシタとして機能する第１の電圧領域内にあり、前記第１の電圧パルスは、Ron×C ＜ T-lead ＜ Roff×C、 Ron×C ＜ T-trailを満たす。但し、T-leadは、前記第１の電圧パルスの立ち上がり時間[sec]であり、T-trailは、前記第１の電圧パルスの立ち下り時間[sec]であり、Roffは、前記第１の抵抗値[Ω]であり、Ronは、前記第２の抵抗値[Ω]であり、Cは、前記キャパシタの容量[F]である。
【図面の簡単な説明】
【００１５】
【図１】抵抗変化メモリを示す図。
【図２】メモリセルアレイを示す図。
【図３】セット動作時の等価回路を示す図。
【図４】メモリセル構造を示す図。
【図５】メモリセル構造を示す図。
【図６】電圧パルスの波形例を示す図。
【図７】抵抗変化素子及び積層構造に分配される電圧を示す図。
【図８】オフ状態の抵抗変化素子に分配される電圧の変化を示す図。
【図９】オン状態の抵抗変化素子に分配される電圧の変化を示す図。
【図１０】積層構造に分配される電圧の変化を示す図。
【図１１】セット電圧、リセット電圧及び読み出し電圧の関係を示す図。
【図１２】セット電圧、リセット電圧及び読み出し電圧の関係を示す図。
【図１３】セット電圧、リセット電圧及び読み出し電圧の関係を示す図。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら実施形態を説明する。
【００１７】
まず、実施形態を説明するに当たり、抵抗変化素子の抵抗値を変化させる動作について以下のように定義する。この定義は、以下の説明を分かり易くするために採用するものであり、実施形態がこれに限定されるという主旨ではない。
【００１８】
抵抗変化素子の抵抗値は、２通り（低抵抗状態／高抵抗状態）に変化させる。即ち、１つの抵抗変化素子は、２値（１ビット）を記憶するものとする。当然、抵抗変化素子の抵抗値を３通り以上に変化させて多値化を図ることも可能であるが、ここでは、説明の簡略化のため、以上のように定義する。
【００１９】
抵抗変化素子の初期状態は、高抵抗状態であるものとする。これについても、一例であって、抵抗変化素子の初期状態を低抵抗状態としても構わない。
【００２０】
以下の実施形態では、抵抗変化素子の抵抗値を高抵抗状態から低抵抗状態に変化させる動作をセット動作と定義する。多値化された抵抗変化素子の場合、低抵抗状態は、２通り以上（例えば、４値のときは３通り）の状態を備える。セット動作は、例えば、抵抗変化素子に電圧パルスを印加することにより行う。
【００２１】
また、抵抗変化素子の抵抗値を低抵抗状態から高抵抗状態に変化させる動作をリセット動作と定義する。リセット動作は、例えば、抵抗変化素子にリセット電圧を印加（若しくはリセット電流を流す）ことにより行う。
【００２２】
また、抵抗変化素子の抵抗値に関して、高抵抗状態をオフ状態と称し、低抵抗状態をオン状態と称することにする。
【００２３】
図１は、実施形態の抵抗変化メモリを示している。図２は、メモリセルアレイの例を示している。
【００２４】
メモリセルアレイ１１は、クロスポイント型であり、第１の方向に延びる上部ビット線ＵＢＬ１，ＵＢＬ２と第２の方向に延びる下部ビット線ＬＢＬ１，ＬＢＬ２との交差部にメモリセルＭＣが配置される。
【００２５】
本例では、説明を簡単化するため、４つのメモリセル（２つのロウと２つのカラム）ＭＣを示すが、実際は、これよりも多くのメモリセルが存在する。
【００２６】
第１のデコーダ／ドライバ１２は、メモリセルアレイ１１の第１の方向の一端に配置される。また、第２のデコーダ／ドライバ１３は、メモリセルアレイ１１の第２の方向の一端に配置される。
【００２７】
ドライバＤとしてのＦＥＴ(Field effect transistor)は、上部ビット線ＵＢＬ１，ＵＢＬ２の第１の方向の一端に接続され、かつ、下部ビット線ＬＢＬ１，ＬＢＬ２の第２の方向の一端に接続される。これらのＦＥＴのオン／オフは、デコーダからのデコード信号ＲＡ１，ＲＡ２，ＣＡ１，ＣＡ２により制御される。
【００２８】
カラム／ロウアドレス信号は、アドレスバッファ１４を経由して、第１及び第２のデコーダ／ドライバ１２，１３に入力される。
【００２９】
第１のデコーダ／ドライバ１２は、ロウアドレス信号に基づいてデコード信号ＲＡ１，ＲＡ２を生成し、例えば、メモリセルアレイ１１の複数のロウのうちの１つを選択する。また、第２のデコーダ／ドライバ１３は、カラムアドレス信号に基づいてデコード信号ＣＡ１，ＣＡ２を生成し、例えば、メモリセルアレイ１１の複数のカラムのうちの１つを選択する。
【００３０】
制御回路２２は、セット動作、リセット動作及び読み出し動作を制御する。
【００３１】
電圧パルス生成回路２１は、例えば、セット動作において第１の電圧パルスを生成し、リセット動作において第２の電圧パルスを生成し、読み出し動作において第３の電圧パルスを生成する。
【００３２】
電圧パルス生成回路２１は、セット動作、リセット動作及び読み出し動作において、第１乃至第３の電圧パルスの振幅、幅、周期、立ち上がり時間、立ち下がり時間などを決めるための波形整形回路を含んでいる。
【００３３】
図３は、セット動作時のメモリセルアレイの等価回路を示している。
【００３４】
セット動作時において、例えば、電圧パルスは、上部ビット線ＵＢＬ１側からメモリセルＭＣに与えられる。この時、デコード信号ＲＡ１，ＣＡ１は、共に、“Ｈ(high)”であり、ドライバ（ＦＥＴ）Ｄは、オンである。
【００３５】
電流制限トランジスタＴＲｃは、抵抗変化素子の抵抗値を高抵抗状態から低抵抗状態に変化させる動作（本例では、セット動作）において、抵抗変化素子に流れる最大電流を制限する電流制限機能を有する。
【００３６】
セット動作時において、制御信号φは、“Ｈ”となる。
【００３７】
ここで、ＰＣは、下部ビット線ＬＢＬ１に生じる寄生容量である。コンベンショナルな技術では、この寄生容量ＰＣのため、抵抗変化素子の抵抗値が高抵抗状態から低抵抗状態に変化してから電流制限トランジスタＴＲｃによる電流制限機能が効き始めるまでにRC遅延（タイムラグ）が発生する。
【００３８】
そこで、実施形態では、寄生容量ＰＣによらず、抵抗変化素子の抵抗値が高抵抗状態から低抵抗状態に変化すると、直ちに、抵抗変化素子に流れる電流を制限することができる新たな技術について提案する。
【００３９】
実施形態では、後述するように、このような電流制限機能を、メモリセルＭＣの構造と、セット動作時にメモリセルＭＣに与える電圧パルスの波形（振幅、幅、周期、立ち上がり時間、立ち下がり時間など）とにより実現する。
【００４０】
従って、実施形態によれば、抵抗変化素子の低抵抗状態の抵抗値の制御性（ばらつきの防止）が向上すると共に、電流制限トランジスタＴＲｃを省略することが可能になるため、周辺回路のサイズの縮小にも貢献できる。
【００４１】
但し、電流制限トランジスタＴＲｃを省略せずに、実施形態による電流制限機能と電流制限トランジスタＴＲｃによる電流制限機能とを併せて使用してもよい。
【００４２】
まず、実施形態の抵抗変化メモリの第１の条件であるメモリセル構造を説明する。
【００４３】
図４は、メモリセル構造の例を示している。
【００４４】
第１の例では、積層構造Ｃは、下部ビット線ＬＢＬ１上に配置される。積層構造Ｃは、第１の導電層（例えば、金属層）Ｍ１と、第１の導電層Ｍ１上の絶縁層Ｉと、絶縁層Ｉ上の第２の導電層（例えば、金属層）Ｍ２とを備える。
【００４５】
積層構造Ｃは、第１及び第２の導電層Ｍ１，Ｍ２間に印加される電圧が第１の電圧領域内にあるときは、電流を殆ど流さないキャパシタとして機能する。また、積層構造Ｃは、第１及び第２の導電層Ｍ１，Ｍ２間に印加される電圧が第２の電圧領域内にあるときは、整流素子（例えば、ＭＩＭダイオード、ＰＩＮダイオードなど）の閾値電圧以上の領域と同様に機能する。
【００４６】
抵抗変化素子ＲＷは、積層構造Ｃ上に配置される。抵抗変化素子ＲＷは、電圧パルスや電流により抵抗値が変化する抵抗変化材料を備える。
【００４７】
ここで、ＲｅＲＡＭ（Resistive Random Access Memory）では、抵抗変化素子ＲＷは、金属酸化物、例えば、Al酸化物、Hf酸化物、Ti酸化物、La酸化物、又は、それらの混合物を備える。
【００４８】
この時、積層構造Ｃ内の絶縁層Ｉも、例えば、Al酸化物、Hf酸化物、Ti酸化物、La酸化物、又は、それらの混合物を備えるのが望ましい。なぜなら、絶縁層Ｉと抵抗変化素子ＲＷとを同一の金属元素及び酸素元素から構成すれば、ウェハプロセスが簡略化され、製造コストが低減されるからである。
【００４９】
また、これらの金属酸化物は、酸素濃度に応じて、抵抗変化材料として、又は、絶縁材料として機能するからである。例えば、これら金属酸化物の酸素濃度が一定値よりも低いときは、それらは抵抗変化材料として機能し、これら金属酸化物の酸素濃度が一定値よりも高いときは、それらは絶縁材料として機能する。
【００５０】
積層構造Ｃ内の絶縁層Ｉと抵抗変化素子ＲＷとが同一の金属元素及び酸素元素を備える例について、図５に示す。同図において、酸素元素Ｏの組成比は、抵抗変化素子ＲＷよりも絶縁層Ｉのほうが大きい。
【００５１】
第３の導電層（例えば、金属層）Ｍ３は、抵抗変化素子ＲＷ上に配置される。上部ビット線ＵＢＬ１は、第３の導電層Ｍ３上に配置される。
【００５２】
第２の例では、第１の導電層（例えば、金属層）Ｍ１は、下部ビット線ＬＢＬ１上に配置される。抵抗変化素子ＲＷは、第１の導電層Ｍ１上に配置される。積層構造Ｃは、抵抗変化素子ＲＷ上に配置される。上部ビット線ＵＢＬ１は、積層構造Ｃ上に配置される。
【００５３】
積層構造Ｃは、第２の導電層（例えば、金属層）Ｍ２と、第２の導電層Ｍ２上の絶縁層Ｉと、絶縁層Ｉ上の第３の導電層（例えば、金属層）Ｍ３とを備える。
【００５４】
積層構造Ｃの機能、並びに、絶縁層Ｉ及び抵抗変化素子ＲＷを構成する材料については、上述の第１の例と同じであるため、ここでの説明は省略する。
【００５５】
尚、第１及び第２の例において、第１、第２及び第３の導電層Ｍ１，Ｍ２，Ｍ３は、同一の材料を備えるのが望ましいが、互いに異なる材料を備えていてもよい。
【００５６】
次に、実施形態の抵抗変化メモリの第２の条件であるセット動作時にメモリセルに与える第１の電圧パルスの波形を説明する。
【００５７】
第１の電圧パルスは、１つの電圧パルスでもよいし、また、連続する複数の電圧パルスの集合でもよい。以下の説明では、第１の電圧パルスは、図６に示すように、後者の連続する複数の電圧パルスの集合であるものとする。
【００５８】
また、第１の電圧パルスの振幅、幅、周期、立ち上がり時間及び立ち下がり時間について、図６に示すように定義する。
【００５９】
同図において、Vampは、振幅であり、T-widthは、パルス幅、T-periodは、パルス周期、T-leadは、立ち上がり時間、T-trailは、立ち下り時間である。T-widthは、T-leadの中点からT-trailの中点までとし、T-periodは、T-leadの中点から次のT-leadの中点までとする。
【００６０】
第１の電圧パルスの振幅は、図４の積層構造Ｃがキャパシタとして機能する第１の電圧領域内にある（第１の電圧領域については図１１及び図１２を参照）。
【００６１】
また、第１の電圧パルスは、
Ａ． 抵抗変化素子ＲＷが高抵抗状態（オフ状態）のときに、抵抗変化素子ＲＷを高抵抗状態から低抵抗状態に変化させるのに十分な大きさのセット電圧が、抵抗変化素子ＲＷに印加されること、
Ｂ． 抵抗変化素子ＲＷが低抵抗状態（オン状態）のときに、抵抗変化素子ＲＷに流れる電流（抵抗変化素子ＲＷに印加される電圧）が引き起こす低抵抗状態の抵抗値の変化が十分に小さいこと、
を条件に決定される。
【００６２】
［条件Ａ］
図４の抵抗変化素子ＲＷ及び積層構造（キャパシタ）Ｃから構成される直列回路（メモリセルＭＣ）には、定常的に電流が流れない（抵抗変化素子ＲＷには電圧が印加されない）が、過渡的な応答を利用すれば、オフ状態の抵抗変化素子ＲＷに十分に大きなセット電圧を印加することができる。
【００６３】
そのために、第１の電圧パルスは、
T-lead ＜ Roff×C …（１）
を満たす。
【００６４】
但し、T-leadは、第１の電圧パルスの立ち上がり時間[sec]であり、Roffは、抵抗変化素子ＲＷのオフ状態の抵抗値（第１の抵抗値）[Ω]であり、Cは、積層構造（キャパシタ）Ｃの容量[F]である。
【００６５】
［条件Ｂ］
図４の抵抗変化素子ＲＷ及び積層構造（キャパシタ）Ｃから構成される直列回路（メモリセルＭＣ）の過渡的な応答を利用すれば、オン状態の抵抗変化素子ＲＷに印加される電圧を小さくし、それに流れる電流を十分に小さくすることができる。
【００６６】
そのために、第１の電圧パルスは、
Ron×C ＜ T-lead …（２）
Ron×C ＜ T-trail …（３）
を満たす。
【００６７】
但し、T-leadは、第１の電圧パルスの立ち上がり時間[sec]であり、T-trailは、第１の電圧パルスの立ち下り時間[sec]であり、Ronは、抵抗変化素子ＲＷのオン状態の抵抗値（第２の抵抗値）[Ω]であり、Cは、積層構造（キャパシタ）Ｃの容量[F]である。
【００６８】
上述の第１の条件（メモリセル構造）及び第２の条件（第１の電圧パルスの波形）を満たしたときの効果を説明する。
【００６９】
図７は、セット動作の前後において、抵抗変化素子及び積層構造（キャパシタ）に分配される電圧を示している。
【００７０】
同図において、V(RW)は、抵抗変化素子ＲＷに分配される電圧であり、V(C)は、積層構造（キャパシタ）に分配される電圧であり、V(total)は、抵抗変化素子ＲＷに分配される電圧V(RW)と積層構造（キャパシタ）に分配される電圧V(C)との合計である。
【００７１】
セット動作前（抵抗変化素子ＲＷがオフ状態のとき）は、第１の電圧パルスの振幅（電圧）の殆どが抵抗変化素子ＲＷに分配される。これに対し、セット動作後（抵抗変化素子ＲＷがオン状態のとき）は、第１の電圧パルスの振幅（電圧）の殆どが積層構造（キャパシタ）Ｃに分配される。
【００７２】
但し、第１の電圧パルスは、図６に示す波形を有し、T-lead = T-trail = 3[ns]とし、T-width = 10[ns]とし、Tperiod = 100[ns]とする。
【００７３】
また、第１の電圧パルスが印加されるメモリセルとしては、図４に示す構造を用い、かつ、抵抗変化素子ＲＷのオン状態の抵抗値Ronは、10[MΩ]とし、抵抗変化素子ＲＷのオフ状態の抵抗値Roffは、10[GΩ]とする。また、積層構造内の絶縁層の厚さは、5[nm]とし、積層構造内の絶縁層の比誘電率は、15とする。
【００７４】
図７の結果から明らかなように、抵抗変化素子ＲＷがオフ状態のときは、第１の電圧パルスの振幅（電圧）の９０％以上が抵抗変化素子ＲＷに分配される。これに対し、抵抗変化素子ＲＷがオン状態のときは、第１の電圧パルスの振幅（電圧）の１０％以下が抵抗変化素子ＲＷに分配される。
【００７５】
従って、抵抗変化素子ＲＷが高抵抗状態から低抵抗状態になると、瞬時に、抵抗変化素子ＲＷに分配される電圧が低下するため、抵抗変化素子ＲＷに流れる電流を、コンベンショナルな技術で発生するタイムラグなしに、直ちに制限することができる。
【００７６】
［条件Ａについての第１の変形例］
抵抗変化素子ＲＷがオフ状態のときにそれに印加される最大電圧は、T-leadが短いほど大きくなる。
【００７７】
従って、第１の電圧パルスは、さらに、
T-lead ≦ Roff×C×0.3 …（４）
を満たしているのが望ましい。
【００７８】
なぜなら、式（４）を満たしていれば、図８に示すように、第１の電圧パルスの振幅の８０％以上の電圧が抵抗変化素子ＲＷに分配されるため、第１の電圧パルスの振幅が大きくなり過ぎることを防止できるからである。
【００７９】
同図によれば、T-lead = Roff×C×1のとき、第１の電圧パルスの振幅の約６０％が抵抗変化素子ＲＷに分配される。これでも抵抗変化素子ＲＷを高抵抗状態から低抵抗状態に変化させることができるが、セット電圧が一定であると仮定すると、T-lead = Roff×C×1のときは、T-lead = Roff×C×0.3のときよりも、第１の電圧パルスの振幅を大きくしなければならない。
【００８０】
従って、メモリチップ（抵抗変化メモリ）内の昇圧回路により高電圧を生成することを考慮すると、式（４）に示す条件により、第１の電圧パルスの振幅の８０％以上の電圧を抵抗変化素子ＲＷに分配することは、設計上、非常に有効である。
【００８１】
［条件Ａについての第２の変形例］
抵抗変化素子ＲＷがオフ状態のときにそれに十分な大きさのセット電圧が印加されると共に、積層構造Ｃ内の絶縁層Ｉに不要な電圧ストレスを与えないための条件を説明する。
【００８２】
第１の変形例で説明したように、抵抗変化素子ＲＷがオフ状態のときにそれに印加される最大電圧は、T-leadが短いほど大きくなる。従って、抵抗変化素子ＲＷを高抵抗状態から低抵抗状態へ変化させる目的に限っては、T-widthに制限はない。
【００８３】
しかし、T-widthがRoff×Cで記述される時定数よりも十分長い場合、積層構造Ｃ内の絶縁層Ｉに印加される電圧は、時間の経過に従って増加していく。このため、積層構造Ｃ内の絶縁層Ｉに不要な電圧ストレスが印加されることになり、その結果、絶縁層Ｉが劣化し、キャパシタとしての積層構造Ｃの機能が低下する。
【００８４】
従って、第１の電圧パルスは、さらに、
T-width ≦ Roff×C×0.3 …（５）
を満たしているのが望ましい。
【００８５】
尚、T-lead＜T-width及びT-trail＜T-widthとしたときは、第２の変形例の条件が満たされると、同時に、第１の変形例の条件も満たされる。
【００８６】
［条件Ｂについての変形例］
セット動作中においては、条件Ｂに示すように、セット（オフ状態からオン状態への変化）が完了したとき、オン状態の抵抗変化素子ＲＷに印加される電圧を十分に小さくし、それに流れる電流を十分に小さくすることが必要である。
【００８７】
但し、第１の電圧パルスが、条件Ｂ、即ち、式（２）及び（３）を満たしていても、T-lead及びT-trailが短くなるに従い、オン状態の抵抗変化素子ＲＷに印加される電圧は大きくなる。そこで、抵抗変化素子ＲＷのオン状態の抵抗値の制御性をさらに向上させるための条件について説明する。
【００８８】
図９は、T-lead及びT-trailをパラメータに、オン状態の抵抗変化素子ＲＷに印加される電圧がどのように変化するかを示している。
【００８９】
この例では、T-leadとT-trailは、等しいと仮定する。
【００９０】
また、第１の電圧パルスの立ち上がり時（T-lead）に抵抗変化素子ＲＷに印加される電圧をプラスの場合、第１の電圧パルスの立ち下がり時（T-trail）に抵抗変化素子ＲＷに印加される電圧をマイナスである。
【００９１】
即ち、第１の電圧パルスの立ち上がり時（T-lead）に流れる電流の向きと第１の電圧パルスの立ち下がり時（T-trail）に流れる電流の向きとは、逆となる。
【００９２】
さらに、第１の電圧パルスのパルス幅T-widthは、第１の電圧パルスの立ち下がり時（T-trail）に抵抗変化素子ＲＷに印加される電圧がT-widthに因らない程度に十分に長いと仮定する。第１の電圧パルスの立ち上がり時（T-lead）に抵抗変化素子ＲＷに印加される電圧は、第１の電圧パルスのパルス幅T-widthに因らない。
【００９３】
同図によれば、T-lead及びT-trailがRon×C×10又はそれよりも長いとき、オン状態の抵抗変化素子ＲＷに印加される電圧は、第１の電圧パルスの振幅の0.1以下となることが分かる。
【００９４】
従って、第１の電圧パルスは、さらに、
T-lead ≧ Ron×C×10 …（６）
T-trail ≧ Ron×C×10 …（７）
を満たしているのが望ましい。
【００９５】
［その他の条件］
第１の電圧パルスが連続する複数の電圧パルスの集合であるとき、抵抗変化素子ＲＷに印加される最大電圧が一定値を下回らないための条件（抵抗変化素子ＲＷに印加される最大電圧の変化を抑制するための条件）を説明する。
【００９６】
図１０は、複数の電圧パルスを連続して与えるときの積層構造（キャパシタ）Ｃに印加される電圧の変化を示している。
【００９７】
本例では、電圧パルス数は、１０と仮定する。
【００９８】
抵抗変化素子ＲＷに印加される電圧V(RW)は、
V(RW) = V(total)-V(C) …（８）
で表される。
【００９９】
同図から明らかなように、複数の電圧パルスをメモリセルに連続して与えるとき、積層構造（キャパシタ）Ｃに印加される電圧は、次第に増加していく。これは、抵抗変化素子ＲＷに印加される最大電圧が次第に低下していくことを意味する。
【０１００】
ところで、抵抗変化素子ＲＷに印加される最大電圧がセット動作に必要な一定値を下回らないためには、V(C)/V(total)は、0.15以下であることが望ましい。
【０１０１】
一方、１０個の電圧パルスを印加した後に、V(C)/V(total)が0.15以下である例は、同図から明らかなように、T-period = T-width×5と、T-period = T-width×10の２つのケースである。
【０１０２】
従って、第１の電圧パルスが10以下の複数の電圧パルスの集合であるとき、
T-period ≧ T-width×5 …（９）
を満たしているのが望ましい。
【０１０３】
式（９）を満たすことにより、セット動作において、抵抗変化素子ＲＷに印加される最大電圧の変化を抑制できるため、抵抗変化素子ＲＷに印加される最大電圧が一定値を下回ってしまうという事態を回避できる。
【０１０４】
次に、リセット動作及び読み出し動作について説明する。
【０１０５】
リセット動作及び読み出し動作は、セット動作と同様に積層構造Ｃをキャパシタとして用いたときの過渡応答を利用する第１の動作、又は、積層構造Ｃを電流を流す素子として用いたときの定常状態を利用する第２の動作により行うことができる。
【０１０６】
［第１の動作］
・ リセット動作
リセット動作は、セット動作と同様に、過渡応答を利用する。この場合、オン状態の抵抗変化素子ＲＷに十分な電圧を印加するためには、セット時と同じ理由により、第２の電圧パルスは、
T-lead ≦ Ron×C×0.3 …（１０）
T-trail ≦ Ron×C×0.3 …（１１）
であることが必要である。
【０１０７】
また、セット時と同じ理由により、
T-width ≦ Ron×C×0.3 …（１２）
T-period ≧ Twidth ×5 …（１３）
であることが望ましい。
【０１０８】
・ 読み出し動作
第３の電圧パルスを印加して、読み出し動作も、セット動作と同様に、過渡応答を利用する。この場合、オン状態及びオフ状態の抵抗変化素子ＲＷに共に十分な電圧を印加するためには、セット時と同じ理由により、第３の電圧パルスは、
T-lead ≦ Ron×C×0.3 …（１４）
T-trail ≦ Ron×C×0.3 …（１５）
であることが必要である。
【０１０９】
また、セット時と同じ理由により、
T-width ≦ Ron×C×0.3 …（１６）
T-period ≧ Twidth ×5 …（１７）
であることが望ましい。
【０１１０】
図１１に、セット電圧Vset、リセット電圧Vreset及び読み出し電圧Vreadとの関係を、いくつかの例について示す。
【０１１１】
図１１（ａ）は、セット電圧の極性と、リセット電圧の極性が同じユニポーラ型の抵抗変化素子を用いた場合の例である。同じユニポーラ型抵抗変化素子を使用する場合には以下に注意する必要がある。リセット動作により抵抗変化素子ＲＷをオン状態からオフ状態にすると、与えるパルスの立ち上がり時間Tleadが、メモリセルの時定数に対して相対的に小さくなる（メモリセルの時定数がRon×C→Roff×Cに変化する）。
【０１１２】
このとき抵抗変化素子ＲＷに分配される電圧が条件によっては大きくなる。この電圧がセット電圧を超えると、一旦オフ状態になった抵抗変化素子が再度セットされ、動作が不安定になる。この問題を回避するためには、オフ状態になった際に抵抗変化素子RWに分配される電圧がセット電圧Vsetよりも十分に小さいことが必要であり、それにはリセット電圧がセット電圧よりも小さくなければならない。
【０１１３】
一方、本実施例では、セット動作の場合、抵抗変化素子がオン状態になった瞬間に、抵抗変化素子にかかる電圧が抑制される。そのため、セット電圧がリセット電圧よりも大きくても、セット動作時に一旦オン状態になった抵抗変化素子が再度リセットされることはない。
【０１１４】
なお、図１１（ａ）では、読み出し電圧Vreadの振幅は、セット電圧Vset及びリセット電圧Vresetの振幅よりも小さくすることが必要である。即ち、読み出し時における誤書き込みや誤消去を防ぐために、読み出し電圧の絶対値|Vread|は、セット電圧の絶対値|Vset|及びリセット電圧の絶対値|Vreset|よりも十分に小さい。
【０１１５】
また、図１１（ａ）では、読み出し電圧Vreadの極性がセット電圧Vset及びリセット電圧Vresetの極性と同じ場合について示したが、読み出し電圧Vreadの極性は、セット電圧Vset及びリセット電圧Vresetの極性と異なっていてもよい。この場合、読み出し電圧Vreadの振幅は、特に制限されない。
【０１１６】
図１１（ｂ）は、セット電圧の極性と、リセット電圧の極性が逆であるバイポーラ型の抵抗変化素子を用いた場合の例である。この場合、リセットとセットでは動作する電圧の極性が異なるため、ユニポーラ型のようにリセット時の再セットによる動作不安定化の問題は生じない。その為、セット電圧の絶対値|Vset|とリセット電圧の絶対値|Vreset|の大小関係が特に制限されることはない。
【０１１７】
また、図１１（ｂ）では、読み出し電圧Vreadの極性がセット電圧Vsetの極性と同じ場合について示したが、読み出し電圧Vreadの極性はリセット電圧Vresetの極性と同じであってもよい。前者の場合は読み出し電圧の絶対値|Vread|はセット電圧の絶対値|Vset|よりも小さく、後者の場合は読み出し電圧の絶対値|Vread|はリセット電圧の絶対値|Vreset|よりも小さいことが必要となる。
【０１１８】
［第２の動作］
・ リセット動作
リセット動作で定常状態を利用する場合について説明する。
【０１１９】
リセット動作では、積層構造Ｃが電流を流すようになる電圧領域を用いて、オン状態の抵抗変化素子ＲＷにリセット動作に必要な第２の電圧パルスを印加する。
【０１２０】
定常状態で抵抗変化素子ＲＷに電圧を印加するためには、キャパシタの絶縁層Ｉは、抵抗変化素子ＲＷをリセットさせる際に必要な電流Iresetを流す必要があり、図１２（ａ）及び（ｂ）に示すようなＭＩＭダイオードの特性を利用する必要がある。一方で、本例は、セット時に過渡応答を利用することが特徴であることから、Vsetは、絶縁層Ｉが容量として機能する第１の電圧領域の範囲内になければならない。
【０１２１】
そのため、図１２（ａ）に示すように、|Vset| < |Vreset|であるか、若しくは、図１２（ｂ）に示すように、ＭＩＭダイオードは、ＩＶ特性が極性に対して非対称であり、かつ、そのＩＶ特性は、Vreset側の極性において、|Vset|よりも低い電圧で電流が流れ始めなければならない。この場合、図１２（ａ）及び（ｂ）のいずれの方法においても、抵抗変化素子ＲＷの動作方法は、VsetとVresetの極性が逆でなければならない（バイポーラ型）。
【０１２２】
図１２（ａ）に示す方法においてもバイポーラ型である必要があるのは、｜Vreset|>|Vset|である必要がある本実施例では、リセット動作時に抵抗変化素子がOFF状態になっても|Vset|を超える電圧が抵抗変化素子には印加されているため、ユニポーラ型の場合には再度セットが起こり、抵抗変化素子ＲＷを高抵抗状態に保つことが困難となるからである。
【０１２３】
・ 読み出し動作
第３の電圧パルスを印加して読み出し動作で定常状態を利用する場合について説明する。ここでは、キャパシタの絶縁層Ｉは、読み出しに必要な電圧が抵抗変化素子に印加された場合に抵抗変化素子RWに流れる電流Ireadを流す必要があり、図１３（ａ）及び（ｂ）に示すようなＭＩＭダイオードの特性を利用して、読み出し電圧Vreadは、第２の電圧領域の範囲内になければならない。
【０１２４】
一方で、本例は、セット時に過渡応答を利用することが特徴であることから、Vsetは、絶縁層Ｉが容量として機能する第１の電圧領域の範囲内になければならない。ここで、前述した理由により、読み出し時の誤書き込みを回避するためには、読み出し電圧とセット電圧の極性が同じであってはならない。読み出し電圧とセット電圧の極性が同じである場合には、本実施例においては必然的に読み出し電圧の絶対値|Vread|はセット電圧の絶対値|Vset|より大きくなり、読み出し時の誤書き込みが回避できない為である。
【０１２５】
図１３（ａ）は、ユニポーラ型の抵抗変化素子を用いた場合の例である。読み出し電圧Vreadの極性は、セット電圧Vset及びリセット電圧Vresetの極性とは異なり、読み出し電圧Vreadは、第２の電圧領域の範囲内にある。
【０１２６】
図１３（ｂ）は、バイポーラ型の抵抗変化素子を用いた場合の例である。先述のように、読み出し時に定常状態を利用する場合、読み出し電圧Vreadとセット電圧Vsetの極性が同じであってはならない。即ち、バイポーラ型の場合は、読み出し電圧Vreadの極性とリセット電圧Vresetの極性とが同じになる。
【０１２７】
ここで、図１３（ｂ）では、読み出し及びリセットに定常状態を利用し、読み出し電圧Vreadとリセット電圧Vresetが共に第２の電圧領域にある。この場合、読み出し電圧の絶対値|Vread｜は、リセット電圧の絶対値|Vreset|よりも小さくする。
【０１２８】
また、この場合、読み出しについて過渡応答を利用し、読み出し電圧Vreadを第１の電圧領域内にしても構わない。読み出し電圧Vreadをリセット電圧Vresetの極性と同じとした場合は、読み出し電圧Vreadの振幅をリセット電圧Vresetの振幅よりも小さくすることが必要である。読み出し電圧Vreadをセット電圧Vsetの極性と同じとした場合は、読み出し電圧Vreadの振幅をセット電圧Vsetの振幅よりも小さくすることが必要である。
【０１２９】
４． むすび
以上、実施形態によれば、抵抗変化素子を高抵抗状態から低抵抗状態に変化させる動作において、抵抗変化素子に流れる電流を制限する新たな技術により、低抵抗状態の抵抗値のばらつきを防止することができる。
【０１３０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３１】
１１： メモリセルアレイ、 １２： 第１のデコーダ／ドライバ、 １３： 第２のデコーダ／ドライバ、 １４： アドレスバッファ、 ２１： 電圧パルス生成回路、 ２２： 制御回路。
【技術分野】
【０００１】
実施形態は、抵抗変化メモリに関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなるに伴い、これを構成するトランジスタ等の回路パターンがますます微細化している。この微細化による配線の細線化に伴い、回路パターンの寸法精度と位置精度とを向上させるための技術が要請される。この事情は、半導体メモリの分野においても例外ではない。
【０００３】
従来知られており、市場に投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体メモリは、ＭＯＳＦＥＴをメモリセルとして使用する。このような半導体メモリでは、回路パターンの微細化の比率を上回る比率での寸法精度の向上が要請される。このため、微細な回路パターンを形成するフォトリソグラフィー技術に大きな負荷が課せられており、これが製品コストを上昇させる要因の一つになっている。
【０００４】
この問題点を打破するメモリの後継候補として抵抗変化メモリが注目されている。
【０００５】
抵抗変化メモリは、抵抗変化素子の抵抗値の変化によりデータを記憶する。抵抗変化メモリは、２端子素子であることから、簡易プロセスによる低コスト化や、メモリセルアレイ（クロスポイント型）の３次元化による大容量化などを実現可能であり、次世代不揮発性半導体メモリとして期待される。
【０００６】
ここで、抵抗変化メモリにおいて、抵抗変化素子の抵抗値を高抵抗状態から低抵抗状態に変化させる動作は、電圧パルスを抵抗変化素子に印加することにより行われる。また、この動作が終了した後の低抵抗状態の抵抗値は、この動作中に抵抗変化素子に流れた最大電流に依存することが知られている。即ち、この動作中に抵抗変化素子に流れる最大電流のばらつきに応じて低抵抗状態の抵抗値にもばらつきが生じる。
【０００７】
これを防ぐために、抵抗変化素子の抵抗値を高抵抗状態から低抵抗状態に変化させる動作において、抵抗変化素子に流れる最大電流を制限する電流制限機能を付加する技術が開発されている。この技術によれば、電流制限トランジスタの飽和領域を利用することにより、理論的には、低抵抗状態となった抵抗変化素子に流れる最大電流を電流制限トランジスタの制限電流値に一定化できるため、低抵抗状態の抵抗値のばらつきを防止できる。
【０００８】
しかし、電流制限トランジスタは、一般的には、メモリセルアレイ領域内の一行又は一列に対して１つずつ、周辺回路領域内に配置される。このため、抵抗変化素子の抵抗値が高抵抗状態から低抵抗状態に変化してから電流制限トランジスタによる電流制限機能が効き始めるまでには、メモリセルアレイ領域内の配線（ワード線、ビット線等）の寄生容量に起因するRC遅延（タイムラグ）が発生する。
【０００９】
従って、現実的には、このタイムラグの期間、低抵抗状態の抵抗変化素子には、電流制限トランジスタの制限電流値を越える電流が流れる。このため、新たに付加した電流制限機能が十分に発揮されずに、結果として、抵抗変化素子の低抵抗状態の抵抗値が必要以上に低下すると共に、それらにばらつきが発生する。
【００１０】
この現象は、メモリセルアレイ領域内のメモリセルが微細化され、メモリセルアレイ領域内の配線（ワード線、ビット線等）が長くなることによりさらに顕著となる。
【００１１】
一方、１つの抵抗変化素子に対して１つの電流制限トランジスタを付加すれば、RC遅延による上述の問題が解消されるが、簡易プロセスによる低コスト化や、メモリセルアレイ（クロスポイント型）の３次元化による大容量化などといった特徴を犠牲にしなければならないため、これを採用することは現実的ではない。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】K.Kinoshita et al., Applied Physics Letters 93, 033506 (2008)
【発明の概要】
【発明が解決しようとする課題】
【００１３】
実施形態は、抵抗変化素子を高抵抗状態から低抵抗状態に変化させる動作において、抵抗変化素子に流れる電流を制限する新たな技術について提案する。
【課題を解決するための手段】
【００１４】
実施形態によれば、抵抗変化メモリは、直列接続される抵抗変化素子及び積層構造を備えるメモリセルと、前記抵抗変化素子を第１の抵抗値からそれよりも低い第２の抵抗値に変化させる第１の動作を制御する制御回路と、前記第１の動作において前記メモリセルに印加する第１の電圧パルスを生成する電圧パルス生成回路とを備える。前記積層構造は、２つの導電層とこれらの間の絶縁層とを備え、前記第１の電圧パルスの振幅は、前記積層構造がキャパシタとして機能する第１の電圧領域内にあり、前記第１の電圧パルスは、Ron×C ＜ T-lead ＜ Roff×C、 Ron×C ＜ T-trailを満たす。但し、T-leadは、前記第１の電圧パルスの立ち上がり時間[sec]であり、T-trailは、前記第１の電圧パルスの立ち下り時間[sec]であり、Roffは、前記第１の抵抗値[Ω]であり、Ronは、前記第２の抵抗値[Ω]であり、Cは、前記キャパシタの容量[F]である。
【図面の簡単な説明】
【００１５】
【図１】抵抗変化メモリを示す図。
【図２】メモリセルアレイを示す図。
【図３】セット動作時の等価回路を示す図。
【図４】メモリセル構造を示す図。
【図５】メモリセル構造を示す図。
【図６】電圧パルスの波形例を示す図。
【図７】抵抗変化素子及び積層構造に分配される電圧を示す図。
【図８】オフ状態の抵抗変化素子に分配される電圧の変化を示す図。
【図９】オン状態の抵抗変化素子に分配される電圧の変化を示す図。
【図１０】積層構造に分配される電圧の変化を示す図。
【図１１】セット電圧、リセット電圧及び読み出し電圧の関係を示す図。
【図１２】セット電圧、リセット電圧及び読み出し電圧の関係を示す図。
【図１３】セット電圧、リセット電圧及び読み出し電圧の関係を示す図。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら実施形態を説明する。
【００１７】
まず、実施形態を説明するに当たり、抵抗変化素子の抵抗値を変化させる動作について以下のように定義する。この定義は、以下の説明を分かり易くするために採用するものであり、実施形態がこれに限定されるという主旨ではない。
【００１８】
抵抗変化素子の抵抗値は、２通り（低抵抗状態／高抵抗状態）に変化させる。即ち、１つの抵抗変化素子は、２値（１ビット）を記憶するものとする。当然、抵抗変化素子の抵抗値を３通り以上に変化させて多値化を図ることも可能であるが、ここでは、説明の簡略化のため、以上のように定義する。
【００１９】
抵抗変化素子の初期状態は、高抵抗状態であるものとする。これについても、一例であって、抵抗変化素子の初期状態を低抵抗状態としても構わない。
【００２０】
以下の実施形態では、抵抗変化素子の抵抗値を高抵抗状態から低抵抗状態に変化させる動作をセット動作と定義する。多値化された抵抗変化素子の場合、低抵抗状態は、２通り以上（例えば、４値のときは３通り）の状態を備える。セット動作は、例えば、抵抗変化素子に電圧パルスを印加することにより行う。
【００２１】
また、抵抗変化素子の抵抗値を低抵抗状態から高抵抗状態に変化させる動作をリセット動作と定義する。リセット動作は、例えば、抵抗変化素子にリセット電圧を印加（若しくはリセット電流を流す）ことにより行う。
【００２２】
また、抵抗変化素子の抵抗値に関して、高抵抗状態をオフ状態と称し、低抵抗状態をオン状態と称することにする。
【００２３】
図１は、実施形態の抵抗変化メモリを示している。図２は、メモリセルアレイの例を示している。
【００２４】
メモリセルアレイ１１は、クロスポイント型であり、第１の方向に延びる上部ビット線ＵＢＬ１，ＵＢＬ２と第２の方向に延びる下部ビット線ＬＢＬ１，ＬＢＬ２との交差部にメモリセルＭＣが配置される。
【００２５】
本例では、説明を簡単化するため、４つのメモリセル（２つのロウと２つのカラム）ＭＣを示すが、実際は、これよりも多くのメモリセルが存在する。
【００２６】
第１のデコーダ／ドライバ１２は、メモリセルアレイ１１の第１の方向の一端に配置される。また、第２のデコーダ／ドライバ１３は、メモリセルアレイ１１の第２の方向の一端に配置される。
【００２７】
ドライバＤとしてのＦＥＴ(Field effect transistor)は、上部ビット線ＵＢＬ１，ＵＢＬ２の第１の方向の一端に接続され、かつ、下部ビット線ＬＢＬ１，ＬＢＬ２の第２の方向の一端に接続される。これらのＦＥＴのオン／オフは、デコーダからのデコード信号ＲＡ１，ＲＡ２，ＣＡ１，ＣＡ２により制御される。
【００２８】
カラム／ロウアドレス信号は、アドレスバッファ１４を経由して、第１及び第２のデコーダ／ドライバ１２，１３に入力される。
【００２９】
第１のデコーダ／ドライバ１２は、ロウアドレス信号に基づいてデコード信号ＲＡ１，ＲＡ２を生成し、例えば、メモリセルアレイ１１の複数のロウのうちの１つを選択する。また、第２のデコーダ／ドライバ１３は、カラムアドレス信号に基づいてデコード信号ＣＡ１，ＣＡ２を生成し、例えば、メモリセルアレイ１１の複数のカラムのうちの１つを選択する。
【００３０】
制御回路２２は、セット動作、リセット動作及び読み出し動作を制御する。
【００３１】
電圧パルス生成回路２１は、例えば、セット動作において第１の電圧パルスを生成し、リセット動作において第２の電圧パルスを生成し、読み出し動作において第３の電圧パルスを生成する。
【００３２】
電圧パルス生成回路２１は、セット動作、リセット動作及び読み出し動作において、第１乃至第３の電圧パルスの振幅、幅、周期、立ち上がり時間、立ち下がり時間などを決めるための波形整形回路を含んでいる。
【００３３】
図３は、セット動作時のメモリセルアレイの等価回路を示している。
【００３４】
セット動作時において、例えば、電圧パルスは、上部ビット線ＵＢＬ１側からメモリセルＭＣに与えられる。この時、デコード信号ＲＡ１，ＣＡ１は、共に、“Ｈ(high)”であり、ドライバ（ＦＥＴ）Ｄは、オンである。
【００３５】
電流制限トランジスタＴＲｃは、抵抗変化素子の抵抗値を高抵抗状態から低抵抗状態に変化させる動作（本例では、セット動作）において、抵抗変化素子に流れる最大電流を制限する電流制限機能を有する。
【００３６】
セット動作時において、制御信号φは、“Ｈ”となる。
【００３７】
ここで、ＰＣは、下部ビット線ＬＢＬ１に生じる寄生容量である。コンベンショナルな技術では、この寄生容量ＰＣのため、抵抗変化素子の抵抗値が高抵抗状態から低抵抗状態に変化してから電流制限トランジスタＴＲｃによる電流制限機能が効き始めるまでにRC遅延（タイムラグ）が発生する。
【００３８】
そこで、実施形態では、寄生容量ＰＣによらず、抵抗変化素子の抵抗値が高抵抗状態から低抵抗状態に変化すると、直ちに、抵抗変化素子に流れる電流を制限することができる新たな技術について提案する。
【００３９】
実施形態では、後述するように、このような電流制限機能を、メモリセルＭＣの構造と、セット動作時にメモリセルＭＣに与える電圧パルスの波形（振幅、幅、周期、立ち上がり時間、立ち下がり時間など）とにより実現する。
【００４０】
従って、実施形態によれば、抵抗変化素子の低抵抗状態の抵抗値の制御性（ばらつきの防止）が向上すると共に、電流制限トランジスタＴＲｃを省略することが可能になるため、周辺回路のサイズの縮小にも貢献できる。
【００４１】
但し、電流制限トランジスタＴＲｃを省略せずに、実施形態による電流制限機能と電流制限トランジスタＴＲｃによる電流制限機能とを併せて使用してもよい。
【００４２】
まず、実施形態の抵抗変化メモリの第１の条件であるメモリセル構造を説明する。
【００４３】
図４は、メモリセル構造の例を示している。
【００４４】
第１の例では、積層構造Ｃは、下部ビット線ＬＢＬ１上に配置される。積層構造Ｃは、第１の導電層（例えば、金属層）Ｍ１と、第１の導電層Ｍ１上の絶縁層Ｉと、絶縁層Ｉ上の第２の導電層（例えば、金属層）Ｍ２とを備える。
【００４５】
積層構造Ｃは、第１及び第２の導電層Ｍ１，Ｍ２間に印加される電圧が第１の電圧領域内にあるときは、電流を殆ど流さないキャパシタとして機能する。また、積層構造Ｃは、第１及び第２の導電層Ｍ１，Ｍ２間に印加される電圧が第２の電圧領域内にあるときは、整流素子（例えば、ＭＩＭダイオード、ＰＩＮダイオードなど）の閾値電圧以上の領域と同様に機能する。
【００４６】
抵抗変化素子ＲＷは、積層構造Ｃ上に配置される。抵抗変化素子ＲＷは、電圧パルスや電流により抵抗値が変化する抵抗変化材料を備える。
【００４７】
ここで、ＲｅＲＡＭ（Resistive Random Access Memory）では、抵抗変化素子ＲＷは、金属酸化物、例えば、Al酸化物、Hf酸化物、Ti酸化物、La酸化物、又は、それらの混合物を備える。
【００４８】
この時、積層構造Ｃ内の絶縁層Ｉも、例えば、Al酸化物、Hf酸化物、Ti酸化物、La酸化物、又は、それらの混合物を備えるのが望ましい。なぜなら、絶縁層Ｉと抵抗変化素子ＲＷとを同一の金属元素及び酸素元素から構成すれば、ウェハプロセスが簡略化され、製造コストが低減されるからである。
【００４９】
また、これらの金属酸化物は、酸素濃度に応じて、抵抗変化材料として、又は、絶縁材料として機能するからである。例えば、これら金属酸化物の酸素濃度が一定値よりも低いときは、それらは抵抗変化材料として機能し、これら金属酸化物の酸素濃度が一定値よりも高いときは、それらは絶縁材料として機能する。
【００５０】
積層構造Ｃ内の絶縁層Ｉと抵抗変化素子ＲＷとが同一の金属元素及び酸素元素を備える例について、図５に示す。同図において、酸素元素Ｏの組成比は、抵抗変化素子ＲＷよりも絶縁層Ｉのほうが大きい。
【００５１】
第３の導電層（例えば、金属層）Ｍ３は、抵抗変化素子ＲＷ上に配置される。上部ビット線ＵＢＬ１は、第３の導電層Ｍ３上に配置される。
【００５２】
第２の例では、第１の導電層（例えば、金属層）Ｍ１は、下部ビット線ＬＢＬ１上に配置される。抵抗変化素子ＲＷは、第１の導電層Ｍ１上に配置される。積層構造Ｃは、抵抗変化素子ＲＷ上に配置される。上部ビット線ＵＢＬ１は、積層構造Ｃ上に配置される。
【００５３】
積層構造Ｃは、第２の導電層（例えば、金属層）Ｍ２と、第２の導電層Ｍ２上の絶縁層Ｉと、絶縁層Ｉ上の第３の導電層（例えば、金属層）Ｍ３とを備える。
【００５４】
積層構造Ｃの機能、並びに、絶縁層Ｉ及び抵抗変化素子ＲＷを構成する材料については、上述の第１の例と同じであるため、ここでの説明は省略する。
【００５５】
尚、第１及び第２の例において、第１、第２及び第３の導電層Ｍ１，Ｍ２，Ｍ３は、同一の材料を備えるのが望ましいが、互いに異なる材料を備えていてもよい。
【００５６】
次に、実施形態の抵抗変化メモリの第２の条件であるセット動作時にメモリセルに与える第１の電圧パルスの波形を説明する。
【００５７】
第１の電圧パルスは、１つの電圧パルスでもよいし、また、連続する複数の電圧パルスの集合でもよい。以下の説明では、第１の電圧パルスは、図６に示すように、後者の連続する複数の電圧パルスの集合であるものとする。
【００５８】
また、第１の電圧パルスの振幅、幅、周期、立ち上がり時間及び立ち下がり時間について、図６に示すように定義する。
【００５９】
同図において、Vampは、振幅であり、T-widthは、パルス幅、T-periodは、パルス周期、T-leadは、立ち上がり時間、T-trailは、立ち下り時間である。T-widthは、T-leadの中点からT-trailの中点までとし、T-periodは、T-leadの中点から次のT-leadの中点までとする。
【００６０】
第１の電圧パルスの振幅は、図４の積層構造Ｃがキャパシタとして機能する第１の電圧領域内にある（第１の電圧領域については図１１及び図１２を参照）。
【００６１】
また、第１の電圧パルスは、
Ａ． 抵抗変化素子ＲＷが高抵抗状態（オフ状態）のときに、抵抗変化素子ＲＷを高抵抗状態から低抵抗状態に変化させるのに十分な大きさのセット電圧が、抵抗変化素子ＲＷに印加されること、
Ｂ． 抵抗変化素子ＲＷが低抵抗状態（オン状態）のときに、抵抗変化素子ＲＷに流れる電流（抵抗変化素子ＲＷに印加される電圧）が引き起こす低抵抗状態の抵抗値の変化が十分に小さいこと、
を条件に決定される。
【００６２】
［条件Ａ］
図４の抵抗変化素子ＲＷ及び積層構造（キャパシタ）Ｃから構成される直列回路（メモリセルＭＣ）には、定常的に電流が流れない（抵抗変化素子ＲＷには電圧が印加されない）が、過渡的な応答を利用すれば、オフ状態の抵抗変化素子ＲＷに十分に大きなセット電圧を印加することができる。
【００６３】
そのために、第１の電圧パルスは、
T-lead ＜ Roff×C …（１）
を満たす。
【００６４】
但し、T-leadは、第１の電圧パルスの立ち上がり時間[sec]であり、Roffは、抵抗変化素子ＲＷのオフ状態の抵抗値（第１の抵抗値）[Ω]であり、Cは、積層構造（キャパシタ）Ｃの容量[F]である。
【００６５】
［条件Ｂ］
図４の抵抗変化素子ＲＷ及び積層構造（キャパシタ）Ｃから構成される直列回路（メモリセルＭＣ）の過渡的な応答を利用すれば、オン状態の抵抗変化素子ＲＷに印加される電圧を小さくし、それに流れる電流を十分に小さくすることができる。
【００６６】
そのために、第１の電圧パルスは、
Ron×C ＜ T-lead …（２）
Ron×C ＜ T-trail …（３）
を満たす。
【００６７】
但し、T-leadは、第１の電圧パルスの立ち上がり時間[sec]であり、T-trailは、第１の電圧パルスの立ち下り時間[sec]であり、Ronは、抵抗変化素子ＲＷのオン状態の抵抗値（第２の抵抗値）[Ω]であり、Cは、積層構造（キャパシタ）Ｃの容量[F]である。
【００６８】
上述の第１の条件（メモリセル構造）及び第２の条件（第１の電圧パルスの波形）を満たしたときの効果を説明する。
【００６９】
図７は、セット動作の前後において、抵抗変化素子及び積層構造（キャパシタ）に分配される電圧を示している。
【００７０】
同図において、V(RW)は、抵抗変化素子ＲＷに分配される電圧であり、V(C)は、積層構造（キャパシタ）に分配される電圧であり、V(total)は、抵抗変化素子ＲＷに分配される電圧V(RW)と積層構造（キャパシタ）に分配される電圧V(C)との合計である。
【００７１】
セット動作前（抵抗変化素子ＲＷがオフ状態のとき）は、第１の電圧パルスの振幅（電圧）の殆どが抵抗変化素子ＲＷに分配される。これに対し、セット動作後（抵抗変化素子ＲＷがオン状態のとき）は、第１の電圧パルスの振幅（電圧）の殆どが積層構造（キャパシタ）Ｃに分配される。
【００７２】
但し、第１の電圧パルスは、図６に示す波形を有し、T-lead = T-trail = 3[ns]とし、T-width = 10[ns]とし、Tperiod = 100[ns]とする。
【００７３】
また、第１の電圧パルスが印加されるメモリセルとしては、図４に示す構造を用い、かつ、抵抗変化素子ＲＷのオン状態の抵抗値Ronは、10[MΩ]とし、抵抗変化素子ＲＷのオフ状態の抵抗値Roffは、10[GΩ]とする。また、積層構造内の絶縁層の厚さは、5[nm]とし、積層構造内の絶縁層の比誘電率は、15とする。
【００７４】
図７の結果から明らかなように、抵抗変化素子ＲＷがオフ状態のときは、第１の電圧パルスの振幅（電圧）の９０％以上が抵抗変化素子ＲＷに分配される。これに対し、抵抗変化素子ＲＷがオン状態のときは、第１の電圧パルスの振幅（電圧）の１０％以下が抵抗変化素子ＲＷに分配される。
【００７５】
従って、抵抗変化素子ＲＷが高抵抗状態から低抵抗状態になると、瞬時に、抵抗変化素子ＲＷに分配される電圧が低下するため、抵抗変化素子ＲＷに流れる電流を、コンベンショナルな技術で発生するタイムラグなしに、直ちに制限することができる。
【００７６】
［条件Ａについての第１の変形例］
抵抗変化素子ＲＷがオフ状態のときにそれに印加される最大電圧は、T-leadが短いほど大きくなる。
【００７７】
従って、第１の電圧パルスは、さらに、
T-lead ≦ Roff×C×0.3 …（４）
を満たしているのが望ましい。
【００７８】
なぜなら、式（４）を満たしていれば、図８に示すように、第１の電圧パルスの振幅の８０％以上の電圧が抵抗変化素子ＲＷに分配されるため、第１の電圧パルスの振幅が大きくなり過ぎることを防止できるからである。
【００７９】
同図によれば、T-lead = Roff×C×1のとき、第１の電圧パルスの振幅の約６０％が抵抗変化素子ＲＷに分配される。これでも抵抗変化素子ＲＷを高抵抗状態から低抵抗状態に変化させることができるが、セット電圧が一定であると仮定すると、T-lead = Roff×C×1のときは、T-lead = Roff×C×0.3のときよりも、第１の電圧パルスの振幅を大きくしなければならない。
【００８０】
従って、メモリチップ（抵抗変化メモリ）内の昇圧回路により高電圧を生成することを考慮すると、式（４）に示す条件により、第１の電圧パルスの振幅の８０％以上の電圧を抵抗変化素子ＲＷに分配することは、設計上、非常に有効である。
【００８１】
［条件Ａについての第２の変形例］
抵抗変化素子ＲＷがオフ状態のときにそれに十分な大きさのセット電圧が印加されると共に、積層構造Ｃ内の絶縁層Ｉに不要な電圧ストレスを与えないための条件を説明する。
【００８２】
第１の変形例で説明したように、抵抗変化素子ＲＷがオフ状態のときにそれに印加される最大電圧は、T-leadが短いほど大きくなる。従って、抵抗変化素子ＲＷを高抵抗状態から低抵抗状態へ変化させる目的に限っては、T-widthに制限はない。
【００８３】
しかし、T-widthがRoff×Cで記述される時定数よりも十分長い場合、積層構造Ｃ内の絶縁層Ｉに印加される電圧は、時間の経過に従って増加していく。このため、積層構造Ｃ内の絶縁層Ｉに不要な電圧ストレスが印加されることになり、その結果、絶縁層Ｉが劣化し、キャパシタとしての積層構造Ｃの機能が低下する。
【００８４】
従って、第１の電圧パルスは、さらに、
T-width ≦ Roff×C×0.3 …（５）
を満たしているのが望ましい。
【００８５】
尚、T-lead＜T-width及びT-trail＜T-widthとしたときは、第２の変形例の条件が満たされると、同時に、第１の変形例の条件も満たされる。
【００８６】
［条件Ｂについての変形例］
セット動作中においては、条件Ｂに示すように、セット（オフ状態からオン状態への変化）が完了したとき、オン状態の抵抗変化素子ＲＷに印加される電圧を十分に小さくし、それに流れる電流を十分に小さくすることが必要である。
【００８７】
但し、第１の電圧パルスが、条件Ｂ、即ち、式（２）及び（３）を満たしていても、T-lead及びT-trailが短くなるに従い、オン状態の抵抗変化素子ＲＷに印加される電圧は大きくなる。そこで、抵抗変化素子ＲＷのオン状態の抵抗値の制御性をさらに向上させるための条件について説明する。
【００８８】
図９は、T-lead及びT-trailをパラメータに、オン状態の抵抗変化素子ＲＷに印加される電圧がどのように変化するかを示している。
【００８９】
この例では、T-leadとT-trailは、等しいと仮定する。
【００９０】
また、第１の電圧パルスの立ち上がり時（T-lead）に抵抗変化素子ＲＷに印加される電圧をプラスの場合、第１の電圧パルスの立ち下がり時（T-trail）に抵抗変化素子ＲＷに印加される電圧をマイナスである。
【００９１】
即ち、第１の電圧パルスの立ち上がり時（T-lead）に流れる電流の向きと第１の電圧パルスの立ち下がり時（T-trail）に流れる電流の向きとは、逆となる。
【００９２】
さらに、第１の電圧パルスのパルス幅T-widthは、第１の電圧パルスの立ち下がり時（T-trail）に抵抗変化素子ＲＷに印加される電圧がT-widthに因らない程度に十分に長いと仮定する。第１の電圧パルスの立ち上がり時（T-lead）に抵抗変化素子ＲＷに印加される電圧は、第１の電圧パルスのパルス幅T-widthに因らない。
【００９３】
同図によれば、T-lead及びT-trailがRon×C×10又はそれよりも長いとき、オン状態の抵抗変化素子ＲＷに印加される電圧は、第１の電圧パルスの振幅の0.1以下となることが分かる。
【００９４】
従って、第１の電圧パルスは、さらに、
T-lead ≧ Ron×C×10 …（６）
T-trail ≧ Ron×C×10 …（７）
を満たしているのが望ましい。
【００９５】
［その他の条件］
第１の電圧パルスが連続する複数の電圧パルスの集合であるとき、抵抗変化素子ＲＷに印加される最大電圧が一定値を下回らないための条件（抵抗変化素子ＲＷに印加される最大電圧の変化を抑制するための条件）を説明する。
【００９６】
図１０は、複数の電圧パルスを連続して与えるときの積層構造（キャパシタ）Ｃに印加される電圧の変化を示している。
【００９７】
本例では、電圧パルス数は、１０と仮定する。
【００９８】
抵抗変化素子ＲＷに印加される電圧V(RW)は、
V(RW) = V(total)-V(C) …（８）
で表される。
【００９９】
同図から明らかなように、複数の電圧パルスをメモリセルに連続して与えるとき、積層構造（キャパシタ）Ｃに印加される電圧は、次第に増加していく。これは、抵抗変化素子ＲＷに印加される最大電圧が次第に低下していくことを意味する。
【０１００】
ところで、抵抗変化素子ＲＷに印加される最大電圧がセット動作に必要な一定値を下回らないためには、V(C)/V(total)は、0.15以下であることが望ましい。
【０１０１】
一方、１０個の電圧パルスを印加した後に、V(C)/V(total)が0.15以下である例は、同図から明らかなように、T-period = T-width×5と、T-period = T-width×10の２つのケースである。
【０１０２】
従って、第１の電圧パルスが10以下の複数の電圧パルスの集合であるとき、
T-period ≧ T-width×5 …（９）
を満たしているのが望ましい。
【０１０３】
式（９）を満たすことにより、セット動作において、抵抗変化素子ＲＷに印加される最大電圧の変化を抑制できるため、抵抗変化素子ＲＷに印加される最大電圧が一定値を下回ってしまうという事態を回避できる。
【０１０４】
次に、リセット動作及び読み出し動作について説明する。
【０１０５】
リセット動作及び読み出し動作は、セット動作と同様に積層構造Ｃをキャパシタとして用いたときの過渡応答を利用する第１の動作、又は、積層構造Ｃを電流を流す素子として用いたときの定常状態を利用する第２の動作により行うことができる。
【０１０６】
［第１の動作］
・ リセット動作
リセット動作は、セット動作と同様に、過渡応答を利用する。この場合、オン状態の抵抗変化素子ＲＷに十分な電圧を印加するためには、セット時と同じ理由により、第２の電圧パルスは、
T-lead ≦ Ron×C×0.3 …（１０）
T-trail ≦ Ron×C×0.3 …（１１）
であることが必要である。
【０１０７】
また、セット時と同じ理由により、
T-width ≦ Ron×C×0.3 …（１２）
T-period ≧ Twidth ×5 …（１３）
であることが望ましい。
【０１０８】
・ 読み出し動作
第３の電圧パルスを印加して、読み出し動作も、セット動作と同様に、過渡応答を利用する。この場合、オン状態及びオフ状態の抵抗変化素子ＲＷに共に十分な電圧を印加するためには、セット時と同じ理由により、第３の電圧パルスは、
T-lead ≦ Ron×C×0.3 …（１４）
T-trail ≦ Ron×C×0.3 …（１５）
であることが必要である。
【０１０９】
また、セット時と同じ理由により、
T-width ≦ Ron×C×0.3 …（１６）
T-period ≧ Twidth ×5 …（１７）
であることが望ましい。
【０１１０】
図１１に、セット電圧Vset、リセット電圧Vreset及び読み出し電圧Vreadとの関係を、いくつかの例について示す。
【０１１１】
図１１（ａ）は、セット電圧の極性と、リセット電圧の極性が同じユニポーラ型の抵抗変化素子を用いた場合の例である。同じユニポーラ型抵抗変化素子を使用する場合には以下に注意する必要がある。リセット動作により抵抗変化素子ＲＷをオン状態からオフ状態にすると、与えるパルスの立ち上がり時間Tleadが、メモリセルの時定数に対して相対的に小さくなる（メモリセルの時定数がRon×C→Roff×Cに変化する）。
【０１１２】
このとき抵抗変化素子ＲＷに分配される電圧が条件によっては大きくなる。この電圧がセット電圧を超えると、一旦オフ状態になった抵抗変化素子が再度セットされ、動作が不安定になる。この問題を回避するためには、オフ状態になった際に抵抗変化素子RWに分配される電圧がセット電圧Vsetよりも十分に小さいことが必要であり、それにはリセット電圧がセット電圧よりも小さくなければならない。
【０１１３】
一方、本実施例では、セット動作の場合、抵抗変化素子がオン状態になった瞬間に、抵抗変化素子にかかる電圧が抑制される。そのため、セット電圧がリセット電圧よりも大きくても、セット動作時に一旦オン状態になった抵抗変化素子が再度リセットされることはない。
【０１１４】
なお、図１１（ａ）では、読み出し電圧Vreadの振幅は、セット電圧Vset及びリセット電圧Vresetの振幅よりも小さくすることが必要である。即ち、読み出し時における誤書き込みや誤消去を防ぐために、読み出し電圧の絶対値|Vread|は、セット電圧の絶対値|Vset|及びリセット電圧の絶対値|Vreset|よりも十分に小さい。
【０１１５】
また、図１１（ａ）では、読み出し電圧Vreadの極性がセット電圧Vset及びリセット電圧Vresetの極性と同じ場合について示したが、読み出し電圧Vreadの極性は、セット電圧Vset及びリセット電圧Vresetの極性と異なっていてもよい。この場合、読み出し電圧Vreadの振幅は、特に制限されない。
【０１１６】
図１１（ｂ）は、セット電圧の極性と、リセット電圧の極性が逆であるバイポーラ型の抵抗変化素子を用いた場合の例である。この場合、リセットとセットでは動作する電圧の極性が異なるため、ユニポーラ型のようにリセット時の再セットによる動作不安定化の問題は生じない。その為、セット電圧の絶対値|Vset|とリセット電圧の絶対値|Vreset|の大小関係が特に制限されることはない。
【０１１７】
また、図１１（ｂ）では、読み出し電圧Vreadの極性がセット電圧Vsetの極性と同じ場合について示したが、読み出し電圧Vreadの極性はリセット電圧Vresetの極性と同じであってもよい。前者の場合は読み出し電圧の絶対値|Vread|はセット電圧の絶対値|Vset|よりも小さく、後者の場合は読み出し電圧の絶対値|Vread|はリセット電圧の絶対値|Vreset|よりも小さいことが必要となる。
【０１１８】
［第２の動作］
・ リセット動作
リセット動作で定常状態を利用する場合について説明する。
【０１１９】
リセット動作では、積層構造Ｃが電流を流すようになる電圧領域を用いて、オン状態の抵抗変化素子ＲＷにリセット動作に必要な第２の電圧パルスを印加する。
【０１２０】
定常状態で抵抗変化素子ＲＷに電圧を印加するためには、キャパシタの絶縁層Ｉは、抵抗変化素子ＲＷをリセットさせる際に必要な電流Iresetを流す必要があり、図１２（ａ）及び（ｂ）に示すようなＭＩＭダイオードの特性を利用する必要がある。一方で、本例は、セット時に過渡応答を利用することが特徴であることから、Vsetは、絶縁層Ｉが容量として機能する第１の電圧領域の範囲内になければならない。
【０１２１】
そのため、図１２（ａ）に示すように、|Vset| < |Vreset|であるか、若しくは、図１２（ｂ）に示すように、ＭＩＭダイオードは、ＩＶ特性が極性に対して非対称であり、かつ、そのＩＶ特性は、Vreset側の極性において、|Vset|よりも低い電圧で電流が流れ始めなければならない。この場合、図１２（ａ）及び（ｂ）のいずれの方法においても、抵抗変化素子ＲＷの動作方法は、VsetとVresetの極性が逆でなければならない（バイポーラ型）。
【０１２２】
図１２（ａ）に示す方法においてもバイポーラ型である必要があるのは、｜Vreset|>|Vset|である必要がある本実施例では、リセット動作時に抵抗変化素子がOFF状態になっても|Vset|を超える電圧が抵抗変化素子には印加されているため、ユニポーラ型の場合には再度セットが起こり、抵抗変化素子ＲＷを高抵抗状態に保つことが困難となるからである。
【０１２３】
・ 読み出し動作
第３の電圧パルスを印加して読み出し動作で定常状態を利用する場合について説明する。ここでは、キャパシタの絶縁層Ｉは、読み出しに必要な電圧が抵抗変化素子に印加された場合に抵抗変化素子RWに流れる電流Ireadを流す必要があり、図１３（ａ）及び（ｂ）に示すようなＭＩＭダイオードの特性を利用して、読み出し電圧Vreadは、第２の電圧領域の範囲内になければならない。
【０１２４】
一方で、本例は、セット時に過渡応答を利用することが特徴であることから、Vsetは、絶縁層Ｉが容量として機能する第１の電圧領域の範囲内になければならない。ここで、前述した理由により、読み出し時の誤書き込みを回避するためには、読み出し電圧とセット電圧の極性が同じであってはならない。読み出し電圧とセット電圧の極性が同じである場合には、本実施例においては必然的に読み出し電圧の絶対値|Vread|はセット電圧の絶対値|Vset|より大きくなり、読み出し時の誤書き込みが回避できない為である。
【０１２５】
図１３（ａ）は、ユニポーラ型の抵抗変化素子を用いた場合の例である。読み出し電圧Vreadの極性は、セット電圧Vset及びリセット電圧Vresetの極性とは異なり、読み出し電圧Vreadは、第２の電圧領域の範囲内にある。
【０１２６】
図１３（ｂ）は、バイポーラ型の抵抗変化素子を用いた場合の例である。先述のように、読み出し時に定常状態を利用する場合、読み出し電圧Vreadとセット電圧Vsetの極性が同じであってはならない。即ち、バイポーラ型の場合は、読み出し電圧Vreadの極性とリセット電圧Vresetの極性とが同じになる。
【０１２７】
ここで、図１３（ｂ）では、読み出し及びリセットに定常状態を利用し、読み出し電圧Vreadとリセット電圧Vresetが共に第２の電圧領域にある。この場合、読み出し電圧の絶対値|Vread｜は、リセット電圧の絶対値|Vreset|よりも小さくする。
【０１２８】
また、この場合、読み出しについて過渡応答を利用し、読み出し電圧Vreadを第１の電圧領域内にしても構わない。読み出し電圧Vreadをリセット電圧Vresetの極性と同じとした場合は、読み出し電圧Vreadの振幅をリセット電圧Vresetの振幅よりも小さくすることが必要である。読み出し電圧Vreadをセット電圧Vsetの極性と同じとした場合は、読み出し電圧Vreadの振幅をセット電圧Vsetの振幅よりも小さくすることが必要である。
【０１２９】
４． むすび
以上、実施形態によれば、抵抗変化素子を高抵抗状態から低抵抗状態に変化させる動作において、抵抗変化素子に流れる電流を制限する新たな技術により、低抵抗状態の抵抗値のばらつきを防止することができる。
【０１３０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３１】
１１： メモリセルアレイ、 １２： 第１のデコーダ／ドライバ、 １３： 第２のデコーダ／ドライバ、 １４： アドレスバッファ、 ２１： 電圧パルス生成回路、 ２２： 制御回路。
【特許請求の範囲】
【請求項１】
直列接続される抵抗変化素子及び積層構造を備えるメモリセルと、前記抵抗変化素子を第１の抵抗値からそれよりも低い第２の抵抗値に変化させる第１の動作を制御する制御回路と、前記第１の動作において前記メモリセルに印加する第１の電圧パルスを生成する電圧パルス生成回路とを具備し、
前記積層構造は、２つの導電層とこれらの間の絶縁層とを備え、
前記第１の電圧パルスの振幅は、前記積層構造がキャパシタとして機能する第１の電圧領域内にあり、
前記第１の電圧パルスは、
Ron×C ＜ T-lead ＜ Roff×C
Ron×C ＜ T-trail
但し、T-leadは、前記第１の電圧パルスの立ち上がり時間[sec]であり、T-trailは、前記第１の電圧パルスの立ち下り時間[sec]であり、Roffは、前記第１の抵抗値[Ω]であり、Ronは、前記第２の抵抗値[Ω]であり、Cは、前記キャパシタの容量[F]である
を満たすことを特徴とする抵抗変化メモリ。
【請求項２】
前記第１の電圧パルスは、さらに、T-lead ≦ Roff×C×0.3を満たすことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記第１の電圧パルスは、さらに、T-lead ≧ Ron×C×10、及び、T-trail ≧ Ron×C×10を満たすことを特徴とする請求項１又は２に記載の抵抗変化メモリ。
【請求項４】
前記第１の電圧パルスは、連続する10以下の複数の電圧パルスの集合であり、かつ、
T-period ≧ T-width×5
但し、T-periodは、前記複数の電圧パルスの周期であり、T-widthは、前記複数の電圧パルスのパルス幅である
を満たすことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化メモリ。
【請求項５】
前記第１の電圧パルスは、さらに、T-width ≦ Roff×C×0.3を満たすことを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化メモリ。
【請求項６】
前記絶縁層は、Al酸化物、Hf酸化物、Ti酸化物及びLa酸化物の少なくとも１つを含むことを特徴とする請求項１乃至５のいずれか１項に記載の抵抗変化メモリ。
【請求項７】
前記抵抗変化素子は、Al酸化物、Hf酸化物、Ti酸化物及びLa酸化物の少なくとも１つを含むことを特徴とする請求項１乃至６のいずれか１項に記載の抵抗変化メモリ。
【請求項８】
前記絶縁層と前記抵抗変化素子は、同一の金属元素及び酸素元素を含み、前記絶縁層内の酸素濃度は、前記抵抗変化素子内の酸素濃度よりも高いことを特徴とする請求項１乃至７のいずれか１項に記載の抵抗変化メモリ。
【請求項９】
前記制御回路は、前記抵抗変化素子を前記第２の抵抗値から前記第１の抵抗値に変化させる第２の動作を制御し、
前記電圧パルス生成回路は、前記第２の動作において前記メモリセルに印加する第２の電圧パルスを生成し、
前記第２の電圧パルスの極性は、前記第１の電圧パルスの極性と同じであり、
前記第２の電圧パルスの振幅は、前記第１の電圧領域内にあり、かつ、前記第１の電圧パルスの振幅よりも小さい
ことを特徴とする請求項１乃至８のいずれか１項に記載の抵抗変化メモリ。
【請求項１０】
前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第３の動作を制御し、
前記電圧パルス生成回路は、前記第３の動作において前記メモリセルに印加する第３の電圧パルスを生成し、
前記第３の電圧パルスの極性は、前記第１の電圧パルスの極性と同じであり、
前記第３の電圧パルスの振幅は、前記第１の電圧領域内にあり、かつ、前記第１及び第２の電圧パルスの振幅よりも小さい
ことを特徴とする請求項９に記載の抵抗変化メモリ。
【請求項１１】
前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第３の動作を制御し、
前記電圧パルス生成回路は、前記第３の動作において前記メモリセルに印加する第３の電圧パルスを生成し、
前記第３の電圧パルスの極性は、前記第１の電圧パルスの極性と異なり、
前記第３の電圧パルスの振幅は、前記積層構造が整流素子として機能する第２の電圧領域内にある
ことを特徴とする請求項９に記載の抵抗変化メモリ。
【請求項１２】
前記制御回路は、前記抵抗変化素子を前記第２の抵抗値から前記第１の抵抗値に変化させる第２の動作を制御し、
前記電圧パルス生成回路は、前記第２の動作において前記メモリセルに印加する第２の電圧パルスを生成し、
前記第２の電圧パルスの極性は、前記第１の電圧パルスの極性と異なり、
前記第２の電圧パルスの振幅は、前記第１の電圧領域内にある
ことを特徴とする請求項１乃至８のいずれか１項に記載の抵抗変化メモリ。
【請求項１３】
前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第３の動作を制御し、
前記電圧パルス生成回路は、前記第３の動作において前記メモリセルに印加する第３の電圧パルスを生成し、
前記第３の電圧パルスの極性は、前記第１の電圧パルスの極性と同じであり、
前記第３の電圧パルスの振幅は、前記第１の電圧領域内にあり、かつ、前記第１の電圧パルスの振幅よりも小さい
ことを特徴とする請求項１２に記載の抵抗変化メモリ。
【請求項１４】
前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第３の動作を制御し、
前記電圧パルス生成回路は、前記第３の動作において前記メモリセルに印加する第３の電圧パルスを生成し、
前記第３の電圧パルスの極性は、前記第２の電圧パルスの極性と同じであり、
前記第３の電圧パルスの振幅は、前記第１の電圧領域内にあり、かつ、前記第２の電圧パルスの振幅よりも小さい
ことを特徴とする請求項１２に記載の抵抗変化メモリ。
【請求項１５】
前記制御回路は、前記抵抗変化素子を前記第２の抵抗値から前記第１の抵抗値に変化させる第２の動作を制御し、
前記電圧パルス生成回路は、前記第２の動作において前記メモリセルに印加する第２の電圧パルスを生成し、
前記第２の電圧パルスの極性は、前記第１の電圧パルスの極性と異なり、
前記第２の電圧パルスの振幅は、前記積層構造が整流素子として機能する第２の電圧領域内にある
ことを特徴とする請求項１乃至８のいずれか１項に記載の抵抗変化メモリ。
【請求項１６】
前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第３の動作を制御し、
前記電圧パルス生成回路は、前記第３の動作において前記メモリセルに印加する第３の電圧パルスを生成し、
前記第３の電圧パルスの極性は、前記第１の電圧パルスの極性と異なり、
前記第３の電圧パルスの振幅は、前記第２の電圧領域内にあり、かつ、前記第２の電圧パルスの振幅よりも小さい
ことを特徴とする請求項１５に記載の抵抗変化メモリ。
【請求項１】
直列接続される抵抗変化素子及び積層構造を備えるメモリセルと、前記抵抗変化素子を第１の抵抗値からそれよりも低い第２の抵抗値に変化させる第１の動作を制御する制御回路と、前記第１の動作において前記メモリセルに印加する第１の電圧パルスを生成する電圧パルス生成回路とを具備し、
前記積層構造は、２つの導電層とこれらの間の絶縁層とを備え、
前記第１の電圧パルスの振幅は、前記積層構造がキャパシタとして機能する第１の電圧領域内にあり、
前記第１の電圧パルスは、
Ron×C ＜ T-lead ＜ Roff×C
Ron×C ＜ T-trail
但し、T-leadは、前記第１の電圧パルスの立ち上がり時間[sec]であり、T-trailは、前記第１の電圧パルスの立ち下り時間[sec]であり、Roffは、前記第１の抵抗値[Ω]であり、Ronは、前記第２の抵抗値[Ω]であり、Cは、前記キャパシタの容量[F]である
を満たすことを特徴とする抵抗変化メモリ。
【請求項２】
前記第１の電圧パルスは、さらに、T-lead ≦ Roff×C×0.3を満たすことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記第１の電圧パルスは、さらに、T-lead ≧ Ron×C×10、及び、T-trail ≧ Ron×C×10を満たすことを特徴とする請求項１又は２に記載の抵抗変化メモリ。
【請求項４】
前記第１の電圧パルスは、連続する10以下の複数の電圧パルスの集合であり、かつ、
T-period ≧ T-width×5
但し、T-periodは、前記複数の電圧パルスの周期であり、T-widthは、前記複数の電圧パルスのパルス幅である
を満たすことを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化メモリ。
【請求項５】
前記第１の電圧パルスは、さらに、T-width ≦ Roff×C×0.3を満たすことを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化メモリ。
【請求項６】
前記絶縁層は、Al酸化物、Hf酸化物、Ti酸化物及びLa酸化物の少なくとも１つを含むことを特徴とする請求項１乃至５のいずれか１項に記載の抵抗変化メモリ。
【請求項７】
前記抵抗変化素子は、Al酸化物、Hf酸化物、Ti酸化物及びLa酸化物の少なくとも１つを含むことを特徴とする請求項１乃至６のいずれか１項に記載の抵抗変化メモリ。
【請求項８】
前記絶縁層と前記抵抗変化素子は、同一の金属元素及び酸素元素を含み、前記絶縁層内の酸素濃度は、前記抵抗変化素子内の酸素濃度よりも高いことを特徴とする請求項１乃至７のいずれか１項に記載の抵抗変化メモリ。
【請求項９】
前記制御回路は、前記抵抗変化素子を前記第２の抵抗値から前記第１の抵抗値に変化させる第２の動作を制御し、
前記電圧パルス生成回路は、前記第２の動作において前記メモリセルに印加する第２の電圧パルスを生成し、
前記第２の電圧パルスの極性は、前記第１の電圧パルスの極性と同じであり、
前記第２の電圧パルスの振幅は、前記第１の電圧領域内にあり、かつ、前記第１の電圧パルスの振幅よりも小さい
ことを特徴とする請求項１乃至８のいずれか１項に記載の抵抗変化メモリ。
【請求項１０】
前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第３の動作を制御し、
前記電圧パルス生成回路は、前記第３の動作において前記メモリセルに印加する第３の電圧パルスを生成し、
前記第３の電圧パルスの極性は、前記第１の電圧パルスの極性と同じであり、
前記第３の電圧パルスの振幅は、前記第１の電圧領域内にあり、かつ、前記第１及び第２の電圧パルスの振幅よりも小さい
ことを特徴とする請求項９に記載の抵抗変化メモリ。
【請求項１１】
前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第３の動作を制御し、
前記電圧パルス生成回路は、前記第３の動作において前記メモリセルに印加する第３の電圧パルスを生成し、
前記第３の電圧パルスの極性は、前記第１の電圧パルスの極性と異なり、
前記第３の電圧パルスの振幅は、前記積層構造が整流素子として機能する第２の電圧領域内にある
ことを特徴とする請求項９に記載の抵抗変化メモリ。
【請求項１２】
前記制御回路は、前記抵抗変化素子を前記第２の抵抗値から前記第１の抵抗値に変化させる第２の動作を制御し、
前記電圧パルス生成回路は、前記第２の動作において前記メモリセルに印加する第２の電圧パルスを生成し、
前記第２の電圧パルスの極性は、前記第１の電圧パルスの極性と異なり、
前記第２の電圧パルスの振幅は、前記第１の電圧領域内にある
ことを特徴とする請求項１乃至８のいずれか１項に記載の抵抗変化メモリ。
【請求項１３】
前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第３の動作を制御し、
前記電圧パルス生成回路は、前記第３の動作において前記メモリセルに印加する第３の電圧パルスを生成し、
前記第３の電圧パルスの極性は、前記第１の電圧パルスの極性と同じであり、
前記第３の電圧パルスの振幅は、前記第１の電圧領域内にあり、かつ、前記第１の電圧パルスの振幅よりも小さい
ことを特徴とする請求項１２に記載の抵抗変化メモリ。
【請求項１４】
前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第３の動作を制御し、
前記電圧パルス生成回路は、前記第３の動作において前記メモリセルに印加する第３の電圧パルスを生成し、
前記第３の電圧パルスの極性は、前記第２の電圧パルスの極性と同じであり、
前記第３の電圧パルスの振幅は、前記第１の電圧領域内にあり、かつ、前記第２の電圧パルスの振幅よりも小さい
ことを特徴とする請求項１２に記載の抵抗変化メモリ。
【請求項１５】
前記制御回路は、前記抵抗変化素子を前記第２の抵抗値から前記第１の抵抗値に変化させる第２の動作を制御し、
前記電圧パルス生成回路は、前記第２の動作において前記メモリセルに印加する第２の電圧パルスを生成し、
前記第２の電圧パルスの極性は、前記第１の電圧パルスの極性と異なり、
前記第２の電圧パルスの振幅は、前記積層構造が整流素子として機能する第２の電圧領域内にある
ことを特徴とする請求項１乃至８のいずれか１項に記載の抵抗変化メモリ。
【請求項１６】
前記制御回路は、前記抵抗変化素子の抵抗値を読み出す第３の動作を制御し、
前記電圧パルス生成回路は、前記第３の動作において前記メモリセルに印加する第３の電圧パルスを生成し、
前記第３の電圧パルスの極性は、前記第１の電圧パルスの極性と異なり、
前記第３の電圧パルスの振幅は、前記第２の電圧領域内にあり、かつ、前記第２の電圧パルスの振幅よりも小さい
ことを特徴とする請求項１５に記載の抵抗変化メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−２１２４７７（Ｐ２０１２−２１２４７７Ａ）
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願番号】特願２０１１−７６２８３（Ｐ２０１１−７６２８３）
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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