携帯電子機器
【課題】ホスト側パラレルバスインターフェースとデバイス側シリアルバスインターフェースの間に論理回路部を設け、両者間に介在されるコントローラを省略して同期式シリアルバス接続を実現すること。
【解決手段】ホスト側回路が複数のデータ端子及びアドレス端子、リード（ＲＤ）端子、ライト（ＷＲ）端子、チップセレクト（ＣＳ）端子を有し、デバイス側回路がデータ（Ｄ０）端子、クロック（ＣＬＫ）端子、チップセレクト（ＣＳ）端子を有する。ＯＲゲートによる第１の論理回路部５０２は、ＲＤ端子及びＷＲ端子の信号により出力状態が変化し、ＡＮＤゲートによる第２の論理回路部５０３は第１の論理回路部５０２及びＣＳ端子の各出力信号により出力状態が変化する。第２の論理回路部５０３の出力信号をデバイスへのクロック信号として提供し、当該クロック信号に基づき、Ｄ０端子のみを用いてパラレル／シリアル変換されたデータ信号をデバイスに出力する。
【解決手段】ホスト側回路が複数のデータ端子及びアドレス端子、リード（ＲＤ）端子、ライト（ＷＲ）端子、チップセレクト（ＣＳ）端子を有し、デバイス側回路がデータ（Ｄ０）端子、クロック（ＣＬＫ）端子、チップセレクト（ＣＳ）端子を有する。ＯＲゲートによる第１の論理回路部５０２は、ＲＤ端子及びＷＲ端子の信号により出力状態が変化し、ＡＮＤゲートによる第２の論理回路部５０３は第１の論理回路部５０２及びＣＳ端子の各出力信号により出力状態が変化する。第２の論理回路部５０３の出力信号をデバイスへのクロック信号として提供し、当該クロック信号に基づき、Ｄ０端子のみを用いてパラレル／シリアル変換されたデータ信号をデバイスに出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中央処理装置等の中央処理部（以下、「ＣＰＵ」と略記する）と、そこに接続される非同期パラレルインターフェースを利用して、所望のデバイスのシリアルインターフェースとの間で通信を行えるようにした携帯電子機器に関する。
【背景技術】
【０００２】
電子機器内部におけるデバイス間のバスインターフェースには、例えば、パラレルバスインターフェースをもつＣＰＵをパラレルバス接続でターゲットデバイスに接続し、該デバイスを制御する構成が知られている。また、パラレルバスインターフェースをもつＣＰＵと、同期式インターフェースをもつターゲットデバイスとの間に、所定のコントローラ（ＳＰＩコントローラやＵＳＢコントローラ等）を介在させて該デバイスを制御する構成も知られている。例えば、特許文献１では、ホスト側とターゲットデバイス側にパラレル／シリアル変換回路、シリアル／パラレル変換回路を設けたインターフェース回路が開示されている。
【０００３】
図５は従来のパラレルバス接続の一例として、ＣＰＵを含むホスト側のパラレルバスコントローラ１００と、デバイス側のバスインターフェース部２００を示している。パラレルバスコントローラ１００、バスインターフェース部２００において、「Ａ０〜Ａ７」がアドレス端子を示し、「Ｄ０〜Ｄ７」がデータ端子を示している。また「ＲＤ」がリード端子、「ＷＲ」がライト端子、「ＣＳ」がチップセレクト端子をそれぞれ示している。
【０００４】
パラレルバスコントローラ１００の「Ａ０〜Ａ７」端子は、これらに対応したバスインターフェース部２００の「Ａ０〜Ａ７」端子の各々に接続され、同様にパラレルバスコントローラ１００の「Ｄ０〜Ｄ７」端子は、これらに対応したバスインターフェース部２００の「Ｄ０〜Ｄ７」端子の各々に接続される。そして、パラレルバスコントローラ１００、バスインターフェース部２００において、ＲＤ端子同士が接続され、ＷＲ端子同士が接続され、ＣＳ端子同士が接続される。
【０００５】
図６は、バスインターフェース部２００内の回路構成についてその要部を概略的に示している。「Ａ０〜Ａ７」端子からのアドレスデータはアドレス・バッファ２００ａに格納され、また「Ｄ０〜Ｄ７」端子からのデータは切替部２００ｂを介してライトデータ・バッファ２００ｃに格納される。そして、リードデータ・バッファ２００ｄ内のデータは切替部２００ｂを介して「Ｄ０〜Ｄ７」端子へと送出される。なお、切替部２００ｂの制御は、デコーダ２００ｅからの信号に基づいて行われ、デコーダ２００ｅにはＲＤ端子、ＷＲ端子、ＣＳ端子からの信号が供給される。なお、各バッファ内のデータについては図示しない回路部において所定の内部処理が行われる。
【０００６】
このようなパラレルバス接続方式によると、ホスト側のパラレルバスコントローラに対して所望のデバイスを直接的に、かつ比較的高速に接続できるという利点がある。その反面で、端子同士の対応関係が１対１であり、配線の本数が多くなるために基板や配線の必要面積が大きくなり、また、デバイスのピン数が増加してパッケージサイズが大きくなってしまう。
【０００７】
次に、同期式シリアルバス接続について図７、図８を用いて説明する。
【０００８】
図７は、同期式シリアルバス接続の一例として、ホスト（例えば、ＣＰＵ）側のパラレルバスコントローラ１００と、デバイス側のシリアルバスインターフェース部２０１、そして、両者の間に配置されたパラレル／シリアルインターフェース用のコントローラ３００を示している。なお、パラレルバスコントローラ１００については上記の通りであり、また、バスインターフェース部２０１は、「Ｄ０」で示すデータ端子、「ＣＬＫ」で示すクロック端子、「ＣＳ」で示すチップセレクト端子を備える。
【０００９】
コントローラ３００には、例えば、ＳＰＩ（シリアル・ペリフェラル・インタフェース）等に代表されるシリアルインタースが用いられ、「Ａ０〜Ａ７」がアドレス端子を示し、「Ｄ０〜Ｄ７」がデータ端子を示しており、また「ＲＤ」がリード端子、「ＷＲ」がライト端子、「ＣＳ」がチップセレクト端子をそれぞれ示している。これらの端子は、パラレルバスコントローラ１００において対応する各端子に接続される。また、コントローラ３００は、「Ｄ０」で示すデータ端子、「ＣＬＫ」で示すクロック端子、「ＣＳ」で示すチップセレクト端子を備え、これらの端子はバスインターフェース部２０１において対応する各端子に接続される。
【００１０】
図８は、同期式シリアルバス接続の別例として、ホスト（例えば、ＣＰＵ）側のパラレルバスコントローラ１００と、デバイス側のシリアルバスインターフェース部２０２、そして、両者の間に配置されたＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コントローラ３０１を示している。なお、パラレルバスコントローラ１００については上記の通りであり、また、バスインターフェース部２０２は、「Ｄ＋」端子及び「Ｄ−」端子を備える。
【００１１】
ＵＳＢコントローラ３０１にはＰＬＬ（位相同期ループ）回路４００が設けられており、「Ａ０〜Ａ７」がアドレス端子を示し、「Ｄ０〜Ｄ７」がデータ端子を示しており、また「ＲＤ」がリード端子、「ＷＲ」がライト端子、「ＣＳ」がチップセレクト端子をそれぞれ示している。これらの端子は、パラレルバスコントローラ１００において対応する各端子に接続される。また、ＵＳＢコントローラ３０１は「Ｄ＋」端子及び「Ｄ−」端子を備えており、これらの端子はバスインターフェース部２０２において対応する各端子に接続される。
【００１２】
上記のような同期式シリアルバス接続方式では、中程度のデータ転送速度を得ることができ、コントローラ３００又は３０１とデバイス側バスインターフェース部２０１又は２０２の間の配線本数が少ないので、基板や配線に必要な面積を削減できるという利点が得られる。その反面で、コントローラ３００、３０１やＰＬＬ回路４００等が必要となるため、コスト上昇や部品点数の増加が問題となる。
【特許文献１】特開２００５−１４２６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記のように、従来のパラレルバス接続方式では、デバイス側のピン数、延いては配線数が多くなり、延いては配線面積が大きくなるという問題がある。
【００１４】
また、従来の同期式シリアル接続方式では、パラレルバス接続方式に比較してデータ転送速度が低速であり、また、ホスト側のパラレルコントローラとは別にシリアルバス用コントローラやＰＬＬ回路等を追加する必要があるため、回路規模が大きくなり、コスト上昇を招く。
【００１５】
従って本発明の課題は、両者の間に介在されるコントローラを省略して同期式シリアルバス接続を実現する携帯電子機器を提供することにある。
【課題を解決するための手段】
【００１６】
本発明は、上記課題を解決するために、中央処理部のパラレルインターフェース部が複数のデータ端子及びアドレス端子とともにリード端子、ライト端子、チップセレクト端子を有しており、前記中央処理部がシリアル通信でデバイスと接続された携帯電子機器であって、前記リード端子及び前記ライト端子の各出力信号に応じて出力状態が変化する第１の論理回路部と、該第１の論理回路部の出力信号及び前記チップセレクト端子の出力信号に応じて出力状態が変化する第２の論理回路部を有し、前記第２の論理回路部の出力信号を前記デバイスへのクロック信号とするとともに、当該クロック信号に基づいて、前記複数のデータ端子のうちの１つからのパラレル／シリアル変換されたデータ信号を前記デバイスのシリアルインターフェース部に出力し、又は前記クロック信号に基づいて、前記デバイスからのパラレル／シリアル変換されたデータ信号を前記複数のデータ端子のうちの１つから読み込むように制御することを特徴とする。
【００１７】
また、上記携帯電子機器では、前記デバイスが前記クロック信号の立上りに同期して動作する場合に、前記リード端子の出力信号が論理反転されてから第１の論理回路部に入力される構成にすることが好ましい。
【００１８】
あるいは上記携帯電子機器において、前記デバイスが前記クロック信号の立下りに同期して動作する場合に、前記ライト端子の出力信号が論理反転されてから第１の論理回路部に入力される構成にすることが好ましい。
【発明の効果】
【００１９】
本発明によれば、簡易な構成で、すなわちホスト側回路とデバイス側回路との間にコントローラを必要とせずに同期式シリアルバス接続を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について説明する。
【００２１】
図１は、本発明に係る携帯電子機器の一例として携帯電話装置の外観斜視図を示す。なお、図１は、いわゆる折り畳み型の携帯電話装置の形態を示しているが、本発明に係る携帯電話装置の形態としては特にこれに限られない。例えば、両筐体を重ね合わせた状態から一方の筐体を一方向にスライドさせるようにしたスライド式や、重ね合せ方向に沿う軸線を中心に一方の筐体を回転させるようにした回転式（ターンタイプ）や、操作部と表示部とが１つの筐体に配置され、連結部を有さない形式（ストレートタイプ）でもよい。
【００２２】
携帯電子機器１は、操作部側筐体部２及び表示部側筐体部３を備える。操作部側筐体部２は、その表面部１０に、操作部１１と、携帯電子機器１の使用者が通話時に発した音声が入力されるマイク１２と、を備えて構成される。操作部１１は、各種設定や電話帳機能やメール機能等の各種機能を作動させるための機能設定操作ボタン１３と、電話番号の数字やメール等の文字等を入力するための入力操作ボタン１４と、各種操作における決定やスクロール等を行う決定操作ボタン１５と、から構成されている。
【００２３】
また、表示部側筐体部３は、表面部２０に、各種情報を表示するためのＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）表示部２１と、通話の相手側の音声を出力するスピーカ２２と、を備えて構成されている。
【００２４】
また、操作部側筐体部２の上端部と表示部側筐体部３の下端部とは、ヒンジ機構４を介して連結されている。また、携帯電子機器１は、ヒンジ機構４を介して連結された操作部側筐体部２と表示部側筐体部３とを相対的に回転することにより、操作部側筐体部２と表示部側筐体部３とが互いに開いた状態とし、あるいは操作部側筐体部２と表示部側筐体部３とを折り畳んだ状態にすることができる。
【００２５】
図２は、携帯電子機器１の機能を示す機能ブロック図である。携帯電子機器１は、操作部１１、マイク１２、メインアンテナ４０、ＲＦ回路部４１、ＬＣＤ制御部４２、音声処理部４３、メモリ４４、ＣＰＵ４５、電源部４６を操作部側に備え、ＬＣＤ表示部２１、スピーカ２２、ドライバＩＣ２３を表示部側に備えている。
【００２６】
メインアンテナ４０は、所定の使用周波数帯（例えば、８００ＭＨｚ）で外部装置と通信を行う。なお、本実施の形態では、所定の使用周波数帯として、８００ＭＨｚとしたが、これ以外の周波数帯であってもよい。また、メインアンテナ４０は、所定の使用周波数帯の他に、他の使用周波数帯（例えば、２ＧＨｚ）に対応できる、いわゆるデュアルバンド対応型による構成であってもよい。
【００２７】
ＲＦ回路部４１は、メインアンテナ４０によって受信した信号を復調処理し、処理後の信号をＣＰＵ４５に供給し、また、ＣＰＵ４５から供給された信号を変調処理し、メインアンテナ４０を介して外部装置（基地局）に送信する。
【００２８】
ＬＣＤ制御部４２は、ＣＰＵ４５による制御に従って、所定の画像処理を行い、処理後の画像データをドライバＩＣ２３に出力する。ドライバＩＣ２３は、ＬＣＤ制御部４２から供給された画像データをフレームメモリに蓄え、所定のタイミングでＬＣＤ表示部２１に出力する。
【００２９】
音声処理部４３は、ＣＰＵ４５による制御に従って、ＲＦ回路部４１から供給された信号に対して所定の音声処理を行い、処理後の信号をスピーカ２２に出力する。スピーカ２２は、音声処理部４３から供給された信号を外部に出力する。
【００３０】
また、音声処理部４３は、ＣＰＵ４５による制御に従って、マイク１２から入力された信号を処理し、処理後の信号をＲＦ回路部４１に出力する。ＲＦ回路部４１は、音声処理部４３から供給された信号に所定の処理を行い、処理後の信号をメインアンテナ４０に出力する。
【００３１】
電源部４６は、図示しない二次電池又は充電装置等から電源供給を受けて、所定電圧への変換後に、各回路部に必要な電圧を供給するために設けられており、電源制御用ＩＣ等を用いて構成される。
【００３２】
本発明に係る携帯電子機器１は、ＣＰＵ４５を含むホスト側がパラレルバスインターフェース部を有し、これをターゲットデバイス側のシリアルインターフェース部にシリアル通信で接続するものである。なお、具体的なターゲットデバイスとしては、上記メモリ４４を構成する記憶デバイス（「Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ（ＥＥＰＲＯＭ）」等）や電源部４６を構成するＳＰＩ接続の電源制御用ＩＣ、指紋認証処理部や、ＬＥＤコントローラを含む表示制御部等が挙げられる。
【００３３】
図３は、本発明の第１の実施形態に係る構成例の要部を示す回路ブロック図であり、同期式シリアルデバイスの接続例（クロック信号の立上り同期の場合）を示す。
【００３４】
本構成では、ホスト（ＣＰＵ）側のパラレルバスコントローラ１００と、デバイス側のシリアルインターフェース部２０１との間に、論理回路５００が設けられている。尚、パラレルバスコントローラ１００及びシリアルインターフェース部２０１については既述の通りであり、ホスト側ではパラレルバスコントローラ１００が複数のデータ端子（本例ではＤ０〜Ｄ７）及びアドレス端子（本例ではＡ０〜Ａ７）と、リード（ＲＤ）端子、ライト（ＷＲ）端子、チップセレクト（ＣＳ）端子を有する。また、デバイス側のシリアルインターフェース部２０１は、データ（Ｄ０）端子、クロック（ＣＬＫ）端子、チップセレクト（ＣＳ）端子を有する。なお、チップセレクト信号及びリード信号・ライト信号は負論理とされる（該信号がＬｏｗレベルの場合にデバイスが有効化される）。
【００３５】
パラレルインターフェース部を構成するパラレルバスコントローラ１００において複数のデータバスの１つ、例えばＤ０をシリアルデータ信号の伝送に使用することで、アドレス及びデータを含む信号を１本の配線で送受信することができる。つまり、パラレルバスコントローラ１００のＤ０端子とシリアルインターフェース部２０１のＤ０端子が接続されている。
【００３６】
論理回路５００は、パラレルバスコントローラ１００のリード・ストローブ信号、ライト・ストローブ信号、チップセレクト信号に応じたデコードを行い、シリアルクロック信号を生成するために設けられている。すなわち、パラレルバスコントローラ１００のＲＤ端子から出力されるリード・ストローブ信号がＮＯＴ（論理否定）ゲート５０１を介して第１の論理回路部５０２をなす２入力ＯＲ（論理和）ゲートの入力端子の一方に送られ、また、ＷＲ端子から出力されるライト・ストローブ信号がそのままＯＲゲートの他方の入力端子に送られる。そして、ＯＲゲートの出力信号が、第２の論理回路部５０３をなす２入力ＡＮＤ（論理積）ゲートの入力端子の一方に送られる。また、ＣＳ端子から出力されるチップセレクト信号は、シリアルインターフェース部２０１のＣＳ端子に送出されてデバイスの選択信号として利用されるとともに、ＮＯＴゲート５０４を介して第２の論理回路部５０３をなすＡＮＤゲートの残りの入力端子に送られる。そしてＡＮＤゲートの出力信号が、シリアルクロック信号としてシリアルインターフェース部２０１のＣＬＫ端子に送出される。
【００３７】
図示は省略するが、ホスト側（ＣＰＵ）では、ソフトウェア処理によってアドレスやデータに関するパラレル／シリアル変換が行われた上で、既存のハードウェアであるパラレルバスコントローラ１００を用いて、データバスＤ０経由でデバイスとのシリアル通信を行うことができる。
【００３８】
例えば、デバイスに対してホスト側からデータの書き込みを行う際には、ＷＲ端子のライト・ストローブ信号が第１の論理回路部５０２を介して第２の論理回路部５０３に送られ、ここでチップセレクト信号の反相信号との間で論理積演算が行われる結果、クロック信号が生成される。そして、クロック信号の立上りエッジに同期したタイミング及び既知のシーケンスをもって、所定ビット数のデータ（例えば、コマンドや、アドレスデータ及びこれに対応するデータ等を含む）が１ビットずつデバイス側に取り込まれた後、その内部でシリアル／パラレル変換が行われる。また、ホスト側がデバイスからのデータを読み込む際には、ＲＤ端子のリード・ストローブ信号の反相信号が第１の論理回路部５０２を介して第２の論理回路部５０３に送られ、ここでチップセレクト信号の反相信号との間で論理積演算が行われてクロック信号が生成される。このクロック信号の立上りエッジに同期したタイミング及び既知のシーケンスをもって、所定ビット数のデータ（例えば、アドレスデータ及びこれに対応するデータ等を含む）が１ビットずつホスト側に取り込まれた後、ソフトウェア処理によってシリアル／パラレル変換が行われることになる。
【００３９】
図４は、本発明の第２の実施形態に係る構成例の要部を示す回路ブロック図であり、同期式シリアルデバイスの接続例（クロック信号の立下り同期の場合）を示す。
【００４０】
図３に示した構成との相違点は、ＲＤ端子がそのまま第１の論理回路部５０２をなす２入力ＯＲゲートの一方の入力端子に接続されるとともに、ＷＲ端子がＮＯＴゲート５０５を介して当該ＯＲゲートの他方の入力端子に接続されていることである。従って、データの書き込み時には、ＷＲ端子のライト・ストローブ信号がＮＯＴゲート５０５で論理反転してから第１の論理回路部５０２を介して第２の論理回路部５０３に送られ、ここでチップセレクト信号の反相信号との間で論理積演算が行われる結果、クロック信号が生成される。また、データの読み込み時には、ＲＤ端子のリード・ストローブ信号が第１の論理回路部５０２を介して第２の論理回路部５０３に送られ、ここでチップセレクト信号の反相信号との間で論理積演算が行われてクロック信号が生成されることになる。
【００４１】
上記のように、論理回路５００は、２入力ＯＲゲートを用いて構成される第１の論理回路部５０２と、２入力ＡＮＤゲートを用いて構成される第２の論理回路部５０３を有する。そして第１の論理回路部５０２は、パラレルインターフェース部におけるリード（ＲＤ）端子及びライト（ＷＲ）端子の各出力信号に応じて出力状態が変化する。また、第２の論理回路部５０３は、第１の論理回路部５０２の出力信号及びチップセレクト（ＣＳ）端子の出力信号に応じて出力状態が変化する。
【００４２】
第２の論理回路部５０３の出力信号がデバイスへのクロック信号として供給され、当該クロック信号に基づいて、データ（アドレスデータを含む）の読み書き制御が行われ、例えば、データ書き込み時に、複数のデータ端子のうちの１つ（本例では「Ｄ０」端子）からのパラレル／シリアル変換されたデータ信号がデバイスのシリアルインターフェース部に対して出力されることになる。また、データ読み込み時には、クロック信号に基づいて、デバイスからのパラレル／シリアル変換されたデータ信号が複数のデータ端子のうちの１つ（本例では「Ｄ０」端子）から読み込まれる。
【００４３】
なお、図３のようにデバイスがクロック信号の立上りに同期して動作する場合には、ＮＯＴゲート５０１を介してリード（ＲＤ）端子の出力信号を論理反転させてから第１の論理回路部５０２に入力すればよい。また、図４のようにデバイスがクロック信号の立下りに同期して動作する場合には、ＮＯＴゲート５０５を介してライト（ＷＲ）端子の出力信号を論理反転させてから第１の論理回路部５０２に入力すればよく、軽微な変更だけで対処することができる。
【００４４】
このように、本発明に係る携帯電子機器１によれば、従来のパラレルバス接続方式に比べて配線本数が少なく（上記例ではホスト側の４線とデバイス側の３線で済む）、配線に必要な基板上の面積を低減することができる。そして、ホスト側のパラレルバスコントローラとデバイス側のシリアルインターフェース部との間に簡単な論理回路部を構成すればよく、従来の同期式シリアルバス接続方式のようにパラレル／シリアル変換用のコントローラを設ける必要がないので、コストの削減や小型化に有利である。
【００４５】
また、ホスト側の装置では既存のパラレルバスコントローラを利用することができ、パラレルデータとシリアルデータとの間の変換をソフトウェア処理に委ねることができるので、コントローラの改変やこれに伴うコスト上昇、構成の複雑化等を招くことも無い。
【００４６】
上記の構成において、シリアル／パラレル変換部分のインターフェース回路は、例えば電源部４６に含まれる電源制御ＩＣ上に組み込まれている。このような電源制御ＩＣを汎用的に用意しておくことにより、共通の電源部がデザインされた複数機種を開発する上で、ＣＰＵに対するデバイス側のインターフェースがいかなるものであろうとも、ハードウェア上は電源制御ＩＣを介するだけで接続でき、ソフトウェア上で互いのコントロールを調整するのみで実装でき、しかも電源制御ＩＣとＣＰＵ、電源制御ＩＣと各デバイスのそれぞれの間は電源供給のため当然ながらに電源接続が必要であるため、元来互いに近傍に配置される傾向にある。そのため、このような仲介インターフェースを電源部の電源制御ＩＣに設けることは、電源制御ＩＣを仲介しても、元々の距離が近いデバイス同士であるため、デバイスをＣＰＵがコントロールしても、その配線距離が伸びてしまうということもほとんど無いというメリットもある。しかも、ＰＬＬ回路を用いる場合においても電源部の備えるＰＬＬ回路を使用するため、配線を集中させることが出来、高密度実装の妨げとはならない。
【００４７】
なお、上記では、携帯電子機器の一例である携帯電話装置について説明したが、本発明がこれに限定される訳ではなく、例えば、ＰＨＳ（Ｐｅｒｓｏｎａｌ Ｈａｎｄｙ ｐｈｏｎｅ Ｓｙｓｔｅｍ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ポータブルナビゲーション装置、ノート型コンピュータ等に幅広く適用することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明に係る携帯電子機器の外観例を示す斜視図である。
【図２】本発明に係る携帯電子機器の回路機能を例示したブロック図である。
【図３】本発明の第１の実施形態に係る構成例の要部を示す回路ブロック図である。
【図４】本発明の第２の実施形態に係る構成例の要部を示す回路ブロック図である。
【図５】従来のパラレルバス接続を説明するための回路ブロック図である。
【図６】バスインターフェース部内の回路構成の要部を概略的に示す図である。
【図７】同期式シリアルバス接続を説明するための回路ブロック図である。
【図８】同期式シリアルバス接続の別例を説明するための回路ブロック図である。
【符号の説明】
【００４９】
１ 携帯電子機器
４５ 中央処理部
１００ パラレルインターフェース部（パラレルバスコントローラ）
２０１ シリアルインターフェース部
５０２ 第１の論理回路部
５０３ 第２の論理回路部
【技術分野】
【０００１】
本発明は、中央処理装置等の中央処理部（以下、「ＣＰＵ」と略記する）と、そこに接続される非同期パラレルインターフェースを利用して、所望のデバイスのシリアルインターフェースとの間で通信を行えるようにした携帯電子機器に関する。
【背景技術】
【０００２】
電子機器内部におけるデバイス間のバスインターフェースには、例えば、パラレルバスインターフェースをもつＣＰＵをパラレルバス接続でターゲットデバイスに接続し、該デバイスを制御する構成が知られている。また、パラレルバスインターフェースをもつＣＰＵと、同期式インターフェースをもつターゲットデバイスとの間に、所定のコントローラ（ＳＰＩコントローラやＵＳＢコントローラ等）を介在させて該デバイスを制御する構成も知られている。例えば、特許文献１では、ホスト側とターゲットデバイス側にパラレル／シリアル変換回路、シリアル／パラレル変換回路を設けたインターフェース回路が開示されている。
【０００３】
図５は従来のパラレルバス接続の一例として、ＣＰＵを含むホスト側のパラレルバスコントローラ１００と、デバイス側のバスインターフェース部２００を示している。パラレルバスコントローラ１００、バスインターフェース部２００において、「Ａ０〜Ａ７」がアドレス端子を示し、「Ｄ０〜Ｄ７」がデータ端子を示している。また「ＲＤ」がリード端子、「ＷＲ」がライト端子、「ＣＳ」がチップセレクト端子をそれぞれ示している。
【０００４】
パラレルバスコントローラ１００の「Ａ０〜Ａ７」端子は、これらに対応したバスインターフェース部２００の「Ａ０〜Ａ７」端子の各々に接続され、同様にパラレルバスコントローラ１００の「Ｄ０〜Ｄ７」端子は、これらに対応したバスインターフェース部２００の「Ｄ０〜Ｄ７」端子の各々に接続される。そして、パラレルバスコントローラ１００、バスインターフェース部２００において、ＲＤ端子同士が接続され、ＷＲ端子同士が接続され、ＣＳ端子同士が接続される。
【０００５】
図６は、バスインターフェース部２００内の回路構成についてその要部を概略的に示している。「Ａ０〜Ａ７」端子からのアドレスデータはアドレス・バッファ２００ａに格納され、また「Ｄ０〜Ｄ７」端子からのデータは切替部２００ｂを介してライトデータ・バッファ２００ｃに格納される。そして、リードデータ・バッファ２００ｄ内のデータは切替部２００ｂを介して「Ｄ０〜Ｄ７」端子へと送出される。なお、切替部２００ｂの制御は、デコーダ２００ｅからの信号に基づいて行われ、デコーダ２００ｅにはＲＤ端子、ＷＲ端子、ＣＳ端子からの信号が供給される。なお、各バッファ内のデータについては図示しない回路部において所定の内部処理が行われる。
【０００６】
このようなパラレルバス接続方式によると、ホスト側のパラレルバスコントローラに対して所望のデバイスを直接的に、かつ比較的高速に接続できるという利点がある。その反面で、端子同士の対応関係が１対１であり、配線の本数が多くなるために基板や配線の必要面積が大きくなり、また、デバイスのピン数が増加してパッケージサイズが大きくなってしまう。
【０００７】
次に、同期式シリアルバス接続について図７、図８を用いて説明する。
【０００８】
図７は、同期式シリアルバス接続の一例として、ホスト（例えば、ＣＰＵ）側のパラレルバスコントローラ１００と、デバイス側のシリアルバスインターフェース部２０１、そして、両者の間に配置されたパラレル／シリアルインターフェース用のコントローラ３００を示している。なお、パラレルバスコントローラ１００については上記の通りであり、また、バスインターフェース部２０１は、「Ｄ０」で示すデータ端子、「ＣＬＫ」で示すクロック端子、「ＣＳ」で示すチップセレクト端子を備える。
【０００９】
コントローラ３００には、例えば、ＳＰＩ（シリアル・ペリフェラル・インタフェース）等に代表されるシリアルインタースが用いられ、「Ａ０〜Ａ７」がアドレス端子を示し、「Ｄ０〜Ｄ７」がデータ端子を示しており、また「ＲＤ」がリード端子、「ＷＲ」がライト端子、「ＣＳ」がチップセレクト端子をそれぞれ示している。これらの端子は、パラレルバスコントローラ１００において対応する各端子に接続される。また、コントローラ３００は、「Ｄ０」で示すデータ端子、「ＣＬＫ」で示すクロック端子、「ＣＳ」で示すチップセレクト端子を備え、これらの端子はバスインターフェース部２０１において対応する各端子に接続される。
【００１０】
図８は、同期式シリアルバス接続の別例として、ホスト（例えば、ＣＰＵ）側のパラレルバスコントローラ１００と、デバイス側のシリアルバスインターフェース部２０２、そして、両者の間に配置されたＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コントローラ３０１を示している。なお、パラレルバスコントローラ１００については上記の通りであり、また、バスインターフェース部２０２は、「Ｄ＋」端子及び「Ｄ−」端子を備える。
【００１１】
ＵＳＢコントローラ３０１にはＰＬＬ（位相同期ループ）回路４００が設けられており、「Ａ０〜Ａ７」がアドレス端子を示し、「Ｄ０〜Ｄ７」がデータ端子を示しており、また「ＲＤ」がリード端子、「ＷＲ」がライト端子、「ＣＳ」がチップセレクト端子をそれぞれ示している。これらの端子は、パラレルバスコントローラ１００において対応する各端子に接続される。また、ＵＳＢコントローラ３０１は「Ｄ＋」端子及び「Ｄ−」端子を備えており、これらの端子はバスインターフェース部２０２において対応する各端子に接続される。
【００１２】
上記のような同期式シリアルバス接続方式では、中程度のデータ転送速度を得ることができ、コントローラ３００又は３０１とデバイス側バスインターフェース部２０１又は２０２の間の配線本数が少ないので、基板や配線に必要な面積を削減できるという利点が得られる。その反面で、コントローラ３００、３０１やＰＬＬ回路４００等が必要となるため、コスト上昇や部品点数の増加が問題となる。
【特許文献１】特開２００５−１４２６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記のように、従来のパラレルバス接続方式では、デバイス側のピン数、延いては配線数が多くなり、延いては配線面積が大きくなるという問題がある。
【００１４】
また、従来の同期式シリアル接続方式では、パラレルバス接続方式に比較してデータ転送速度が低速であり、また、ホスト側のパラレルコントローラとは別にシリアルバス用コントローラやＰＬＬ回路等を追加する必要があるため、回路規模が大きくなり、コスト上昇を招く。
【００１５】
従って本発明の課題は、両者の間に介在されるコントローラを省略して同期式シリアルバス接続を実現する携帯電子機器を提供することにある。
【課題を解決するための手段】
【００１６】
本発明は、上記課題を解決するために、中央処理部のパラレルインターフェース部が複数のデータ端子及びアドレス端子とともにリード端子、ライト端子、チップセレクト端子を有しており、前記中央処理部がシリアル通信でデバイスと接続された携帯電子機器であって、前記リード端子及び前記ライト端子の各出力信号に応じて出力状態が変化する第１の論理回路部と、該第１の論理回路部の出力信号及び前記チップセレクト端子の出力信号に応じて出力状態が変化する第２の論理回路部を有し、前記第２の論理回路部の出力信号を前記デバイスへのクロック信号とするとともに、当該クロック信号に基づいて、前記複数のデータ端子のうちの１つからのパラレル／シリアル変換されたデータ信号を前記デバイスのシリアルインターフェース部に出力し、又は前記クロック信号に基づいて、前記デバイスからのパラレル／シリアル変換されたデータ信号を前記複数のデータ端子のうちの１つから読み込むように制御することを特徴とする。
【００１７】
また、上記携帯電子機器では、前記デバイスが前記クロック信号の立上りに同期して動作する場合に、前記リード端子の出力信号が論理反転されてから第１の論理回路部に入力される構成にすることが好ましい。
【００１８】
あるいは上記携帯電子機器において、前記デバイスが前記クロック信号の立下りに同期して動作する場合に、前記ライト端子の出力信号が論理反転されてから第１の論理回路部に入力される構成にすることが好ましい。
【発明の効果】
【００１９】
本発明によれば、簡易な構成で、すなわちホスト側回路とデバイス側回路との間にコントローラを必要とせずに同期式シリアルバス接続を実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について説明する。
【００２１】
図１は、本発明に係る携帯電子機器の一例として携帯電話装置の外観斜視図を示す。なお、図１は、いわゆる折り畳み型の携帯電話装置の形態を示しているが、本発明に係る携帯電話装置の形態としては特にこれに限られない。例えば、両筐体を重ね合わせた状態から一方の筐体を一方向にスライドさせるようにしたスライド式や、重ね合せ方向に沿う軸線を中心に一方の筐体を回転させるようにした回転式（ターンタイプ）や、操作部と表示部とが１つの筐体に配置され、連結部を有さない形式（ストレートタイプ）でもよい。
【００２２】
携帯電子機器１は、操作部側筐体部２及び表示部側筐体部３を備える。操作部側筐体部２は、その表面部１０に、操作部１１と、携帯電子機器１の使用者が通話時に発した音声が入力されるマイク１２と、を備えて構成される。操作部１１は、各種設定や電話帳機能やメール機能等の各種機能を作動させるための機能設定操作ボタン１３と、電話番号の数字やメール等の文字等を入力するための入力操作ボタン１４と、各種操作における決定やスクロール等を行う決定操作ボタン１５と、から構成されている。
【００２３】
また、表示部側筐体部３は、表面部２０に、各種情報を表示するためのＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）表示部２１と、通話の相手側の音声を出力するスピーカ２２と、を備えて構成されている。
【００２４】
また、操作部側筐体部２の上端部と表示部側筐体部３の下端部とは、ヒンジ機構４を介して連結されている。また、携帯電子機器１は、ヒンジ機構４を介して連結された操作部側筐体部２と表示部側筐体部３とを相対的に回転することにより、操作部側筐体部２と表示部側筐体部３とが互いに開いた状態とし、あるいは操作部側筐体部２と表示部側筐体部３とを折り畳んだ状態にすることができる。
【００２５】
図２は、携帯電子機器１の機能を示す機能ブロック図である。携帯電子機器１は、操作部１１、マイク１２、メインアンテナ４０、ＲＦ回路部４１、ＬＣＤ制御部４２、音声処理部４３、メモリ４４、ＣＰＵ４５、電源部４６を操作部側に備え、ＬＣＤ表示部２１、スピーカ２２、ドライバＩＣ２３を表示部側に備えている。
【００２６】
メインアンテナ４０は、所定の使用周波数帯（例えば、８００ＭＨｚ）で外部装置と通信を行う。なお、本実施の形態では、所定の使用周波数帯として、８００ＭＨｚとしたが、これ以外の周波数帯であってもよい。また、メインアンテナ４０は、所定の使用周波数帯の他に、他の使用周波数帯（例えば、２ＧＨｚ）に対応できる、いわゆるデュアルバンド対応型による構成であってもよい。
【００２７】
ＲＦ回路部４１は、メインアンテナ４０によって受信した信号を復調処理し、処理後の信号をＣＰＵ４５に供給し、また、ＣＰＵ４５から供給された信号を変調処理し、メインアンテナ４０を介して外部装置（基地局）に送信する。
【００２８】
ＬＣＤ制御部４２は、ＣＰＵ４５による制御に従って、所定の画像処理を行い、処理後の画像データをドライバＩＣ２３に出力する。ドライバＩＣ２３は、ＬＣＤ制御部４２から供給された画像データをフレームメモリに蓄え、所定のタイミングでＬＣＤ表示部２１に出力する。
【００２９】
音声処理部４３は、ＣＰＵ４５による制御に従って、ＲＦ回路部４１から供給された信号に対して所定の音声処理を行い、処理後の信号をスピーカ２２に出力する。スピーカ２２は、音声処理部４３から供給された信号を外部に出力する。
【００３０】
また、音声処理部４３は、ＣＰＵ４５による制御に従って、マイク１２から入力された信号を処理し、処理後の信号をＲＦ回路部４１に出力する。ＲＦ回路部４１は、音声処理部４３から供給された信号に所定の処理を行い、処理後の信号をメインアンテナ４０に出力する。
【００３１】
電源部４６は、図示しない二次電池又は充電装置等から電源供給を受けて、所定電圧への変換後に、各回路部に必要な電圧を供給するために設けられており、電源制御用ＩＣ等を用いて構成される。
【００３２】
本発明に係る携帯電子機器１は、ＣＰＵ４５を含むホスト側がパラレルバスインターフェース部を有し、これをターゲットデバイス側のシリアルインターフェース部にシリアル通信で接続するものである。なお、具体的なターゲットデバイスとしては、上記メモリ４４を構成する記憶デバイス（「Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ（ＥＥＰＲＯＭ）」等）や電源部４６を構成するＳＰＩ接続の電源制御用ＩＣ、指紋認証処理部や、ＬＥＤコントローラを含む表示制御部等が挙げられる。
【００３３】
図３は、本発明の第１の実施形態に係る構成例の要部を示す回路ブロック図であり、同期式シリアルデバイスの接続例（クロック信号の立上り同期の場合）を示す。
【００３４】
本構成では、ホスト（ＣＰＵ）側のパラレルバスコントローラ１００と、デバイス側のシリアルインターフェース部２０１との間に、論理回路５００が設けられている。尚、パラレルバスコントローラ１００及びシリアルインターフェース部２０１については既述の通りであり、ホスト側ではパラレルバスコントローラ１００が複数のデータ端子（本例ではＤ０〜Ｄ７）及びアドレス端子（本例ではＡ０〜Ａ７）と、リード（ＲＤ）端子、ライト（ＷＲ）端子、チップセレクト（ＣＳ）端子を有する。また、デバイス側のシリアルインターフェース部２０１は、データ（Ｄ０）端子、クロック（ＣＬＫ）端子、チップセレクト（ＣＳ）端子を有する。なお、チップセレクト信号及びリード信号・ライト信号は負論理とされる（該信号がＬｏｗレベルの場合にデバイスが有効化される）。
【００３５】
パラレルインターフェース部を構成するパラレルバスコントローラ１００において複数のデータバスの１つ、例えばＤ０をシリアルデータ信号の伝送に使用することで、アドレス及びデータを含む信号を１本の配線で送受信することができる。つまり、パラレルバスコントローラ１００のＤ０端子とシリアルインターフェース部２０１のＤ０端子が接続されている。
【００３６】
論理回路５００は、パラレルバスコントローラ１００のリード・ストローブ信号、ライト・ストローブ信号、チップセレクト信号に応じたデコードを行い、シリアルクロック信号を生成するために設けられている。すなわち、パラレルバスコントローラ１００のＲＤ端子から出力されるリード・ストローブ信号がＮＯＴ（論理否定）ゲート５０１を介して第１の論理回路部５０２をなす２入力ＯＲ（論理和）ゲートの入力端子の一方に送られ、また、ＷＲ端子から出力されるライト・ストローブ信号がそのままＯＲゲートの他方の入力端子に送られる。そして、ＯＲゲートの出力信号が、第２の論理回路部５０３をなす２入力ＡＮＤ（論理積）ゲートの入力端子の一方に送られる。また、ＣＳ端子から出力されるチップセレクト信号は、シリアルインターフェース部２０１のＣＳ端子に送出されてデバイスの選択信号として利用されるとともに、ＮＯＴゲート５０４を介して第２の論理回路部５０３をなすＡＮＤゲートの残りの入力端子に送られる。そしてＡＮＤゲートの出力信号が、シリアルクロック信号としてシリアルインターフェース部２０１のＣＬＫ端子に送出される。
【００３７】
図示は省略するが、ホスト側（ＣＰＵ）では、ソフトウェア処理によってアドレスやデータに関するパラレル／シリアル変換が行われた上で、既存のハードウェアであるパラレルバスコントローラ１００を用いて、データバスＤ０経由でデバイスとのシリアル通信を行うことができる。
【００３８】
例えば、デバイスに対してホスト側からデータの書き込みを行う際には、ＷＲ端子のライト・ストローブ信号が第１の論理回路部５０２を介して第２の論理回路部５０３に送られ、ここでチップセレクト信号の反相信号との間で論理積演算が行われる結果、クロック信号が生成される。そして、クロック信号の立上りエッジに同期したタイミング及び既知のシーケンスをもって、所定ビット数のデータ（例えば、コマンドや、アドレスデータ及びこれに対応するデータ等を含む）が１ビットずつデバイス側に取り込まれた後、その内部でシリアル／パラレル変換が行われる。また、ホスト側がデバイスからのデータを読み込む際には、ＲＤ端子のリード・ストローブ信号の反相信号が第１の論理回路部５０２を介して第２の論理回路部５０３に送られ、ここでチップセレクト信号の反相信号との間で論理積演算が行われてクロック信号が生成される。このクロック信号の立上りエッジに同期したタイミング及び既知のシーケンスをもって、所定ビット数のデータ（例えば、アドレスデータ及びこれに対応するデータ等を含む）が１ビットずつホスト側に取り込まれた後、ソフトウェア処理によってシリアル／パラレル変換が行われることになる。
【００３９】
図４は、本発明の第２の実施形態に係る構成例の要部を示す回路ブロック図であり、同期式シリアルデバイスの接続例（クロック信号の立下り同期の場合）を示す。
【００４０】
図３に示した構成との相違点は、ＲＤ端子がそのまま第１の論理回路部５０２をなす２入力ＯＲゲートの一方の入力端子に接続されるとともに、ＷＲ端子がＮＯＴゲート５０５を介して当該ＯＲゲートの他方の入力端子に接続されていることである。従って、データの書き込み時には、ＷＲ端子のライト・ストローブ信号がＮＯＴゲート５０５で論理反転してから第１の論理回路部５０２を介して第２の論理回路部５０３に送られ、ここでチップセレクト信号の反相信号との間で論理積演算が行われる結果、クロック信号が生成される。また、データの読み込み時には、ＲＤ端子のリード・ストローブ信号が第１の論理回路部５０２を介して第２の論理回路部５０３に送られ、ここでチップセレクト信号の反相信号との間で論理積演算が行われてクロック信号が生成されることになる。
【００４１】
上記のように、論理回路５００は、２入力ＯＲゲートを用いて構成される第１の論理回路部５０２と、２入力ＡＮＤゲートを用いて構成される第２の論理回路部５０３を有する。そして第１の論理回路部５０２は、パラレルインターフェース部におけるリード（ＲＤ）端子及びライト（ＷＲ）端子の各出力信号に応じて出力状態が変化する。また、第２の論理回路部５０３は、第１の論理回路部５０２の出力信号及びチップセレクト（ＣＳ）端子の出力信号に応じて出力状態が変化する。
【００４２】
第２の論理回路部５０３の出力信号がデバイスへのクロック信号として供給され、当該クロック信号に基づいて、データ（アドレスデータを含む）の読み書き制御が行われ、例えば、データ書き込み時に、複数のデータ端子のうちの１つ（本例では「Ｄ０」端子）からのパラレル／シリアル変換されたデータ信号がデバイスのシリアルインターフェース部に対して出力されることになる。また、データ読み込み時には、クロック信号に基づいて、デバイスからのパラレル／シリアル変換されたデータ信号が複数のデータ端子のうちの１つ（本例では「Ｄ０」端子）から読み込まれる。
【００４３】
なお、図３のようにデバイスがクロック信号の立上りに同期して動作する場合には、ＮＯＴゲート５０１を介してリード（ＲＤ）端子の出力信号を論理反転させてから第１の論理回路部５０２に入力すればよい。また、図４のようにデバイスがクロック信号の立下りに同期して動作する場合には、ＮＯＴゲート５０５を介してライト（ＷＲ）端子の出力信号を論理反転させてから第１の論理回路部５０２に入力すればよく、軽微な変更だけで対処することができる。
【００４４】
このように、本発明に係る携帯電子機器１によれば、従来のパラレルバス接続方式に比べて配線本数が少なく（上記例ではホスト側の４線とデバイス側の３線で済む）、配線に必要な基板上の面積を低減することができる。そして、ホスト側のパラレルバスコントローラとデバイス側のシリアルインターフェース部との間に簡単な論理回路部を構成すればよく、従来の同期式シリアルバス接続方式のようにパラレル／シリアル変換用のコントローラを設ける必要がないので、コストの削減や小型化に有利である。
【００４５】
また、ホスト側の装置では既存のパラレルバスコントローラを利用することができ、パラレルデータとシリアルデータとの間の変換をソフトウェア処理に委ねることができるので、コントローラの改変やこれに伴うコスト上昇、構成の複雑化等を招くことも無い。
【００４６】
上記の構成において、シリアル／パラレル変換部分のインターフェース回路は、例えば電源部４６に含まれる電源制御ＩＣ上に組み込まれている。このような電源制御ＩＣを汎用的に用意しておくことにより、共通の電源部がデザインされた複数機種を開発する上で、ＣＰＵに対するデバイス側のインターフェースがいかなるものであろうとも、ハードウェア上は電源制御ＩＣを介するだけで接続でき、ソフトウェア上で互いのコントロールを調整するのみで実装でき、しかも電源制御ＩＣとＣＰＵ、電源制御ＩＣと各デバイスのそれぞれの間は電源供給のため当然ながらに電源接続が必要であるため、元来互いに近傍に配置される傾向にある。そのため、このような仲介インターフェースを電源部の電源制御ＩＣに設けることは、電源制御ＩＣを仲介しても、元々の距離が近いデバイス同士であるため、デバイスをＣＰＵがコントロールしても、その配線距離が伸びてしまうということもほとんど無いというメリットもある。しかも、ＰＬＬ回路を用いる場合においても電源部の備えるＰＬＬ回路を使用するため、配線を集中させることが出来、高密度実装の妨げとはならない。
【００４７】
なお、上記では、携帯電子機器の一例である携帯電話装置について説明したが、本発明がこれに限定される訳ではなく、例えば、ＰＨＳ（Ｐｅｒｓｏｎａｌ Ｈａｎｄｙ ｐｈｏｎｅ Ｓｙｓｔｅｍ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ポータブルナビゲーション装置、ノート型コンピュータ等に幅広く適用することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明に係る携帯電子機器の外観例を示す斜視図である。
【図２】本発明に係る携帯電子機器の回路機能を例示したブロック図である。
【図３】本発明の第１の実施形態に係る構成例の要部を示す回路ブロック図である。
【図４】本発明の第２の実施形態に係る構成例の要部を示す回路ブロック図である。
【図５】従来のパラレルバス接続を説明するための回路ブロック図である。
【図６】バスインターフェース部内の回路構成の要部を概略的に示す図である。
【図７】同期式シリアルバス接続を説明するための回路ブロック図である。
【図８】同期式シリアルバス接続の別例を説明するための回路ブロック図である。
【符号の説明】
【００４９】
１ 携帯電子機器
４５ 中央処理部
１００ パラレルインターフェース部（パラレルバスコントローラ）
２０１ シリアルインターフェース部
５０２ 第１の論理回路部
５０３ 第２の論理回路部
【特許請求の範囲】
【請求項１】
中央処理部のパラレルインターフェース部が複数のデータ端子及びアドレス端子とともにリード端子、ライト端子、チップセレクト端子を有しており、前記中央処理部がシリアル通信でデバイスと接続された携帯電子機器であって、
前記リード端子及び前記ライト端子の各出力信号に応じて出力状態が変化する第１の論理回路部と、該第１の論理回路部の出力信号及び前記チップセレクト端子の出力信号に応じて出力状態が変化する第２の論理回路部を有し、
前記第２の論理回路部の出力信号を前記デバイスへのクロック信号とするとともに、当該クロック信号に基づいて、前記複数のデータ端子のうちの１つからのパラレル／シリアル変換されたデータ信号を前記デバイスのシリアルインターフェース部に出力し、又は前記クロック信号に基づいて、前記デバイスからのパラレル／シリアル変換されたデータ信号を前記複数のデータ端子のうちの１つから読み込むように制御することを特徴とする携帯電子機器。
【請求項２】
前記デバイスが前記クロック信号の立上りに同期して動作する場合に、前記リード端子の出力信号が論理反転されてから前記第１の論理回路部に入力されることを特徴とする請求項１記載の携帯電子機器。
【請求項３】
前記デバイスが前記クロック信号の立下りに同期して動作する場合に、前記ライト端子の出力信号が論理反転されてから前記第１の論理回路部に入力されることを特徴とする請求項１記載の携帯電子機器。
【請求項１】
中央処理部のパラレルインターフェース部が複数のデータ端子及びアドレス端子とともにリード端子、ライト端子、チップセレクト端子を有しており、前記中央処理部がシリアル通信でデバイスと接続された携帯電子機器であって、
前記リード端子及び前記ライト端子の各出力信号に応じて出力状態が変化する第１の論理回路部と、該第１の論理回路部の出力信号及び前記チップセレクト端子の出力信号に応じて出力状態が変化する第２の論理回路部を有し、
前記第２の論理回路部の出力信号を前記デバイスへのクロック信号とするとともに、当該クロック信号に基づいて、前記複数のデータ端子のうちの１つからのパラレル／シリアル変換されたデータ信号を前記デバイスのシリアルインターフェース部に出力し、又は前記クロック信号に基づいて、前記デバイスからのパラレル／シリアル変換されたデータ信号を前記複数のデータ端子のうちの１つから読み込むように制御することを特徴とする携帯電子機器。
【請求項２】
前記デバイスが前記クロック信号の立上りに同期して動作する場合に、前記リード端子の出力信号が論理反転されてから前記第１の論理回路部に入力されることを特徴とする請求項１記載の携帯電子機器。
【請求項３】
前記デバイスが前記クロック信号の立下りに同期して動作する場合に、前記ライト端子の出力信号が論理反転されてから前記第１の論理回路部に入力されることを特徴とする請求項１記載の携帯電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−３２２１０（Ｐ２００９−３２２１０Ａ）
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願番号】特願２００７−１９８２０４（Ｐ２００７−１９８２０４）
【出願日】平成１９年７月３０日（２００７．７．３０）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願日】平成１９年７月３０日（２００７．７．３０）
【出願人】（０００００６６３３）京セラ株式会社 (13,660)
【Ｆターム（参考）】
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