映像信号処理装置、半導体集積回路及び撮像装置
【課題】外部から入力されるアナログ映像信号に対して信号処理を施す映像信号処理装置において、アナログ信号処理部に備える各ブロックを各々任意に且つ個別に最適にスタンバイ状態に制御して、更なる低消費電力化を図る。
【解決手段】映像信号処理装置において、外部から入力されるアナログ映像信号に対して信号処理を施す映像信号処理装置において、タイミング制御部１０６と、タイミング可変部１０７とが備えられる。前記タイミング制御部１０６は、アナログ信号処理部１０５に備えるＣＤＳ/ＡＧＣ部１０１、ＡＤＣ部１０２、クランプ部１０３及び基準電圧発生部１０４に対して個別に動作状態とスタンバイ状態との間の切り替え制御を行う。また、前記タイミング可変部１０７は、前記タイミング制御部１０６による切り替え制御のタイミングを可変とする。
【解決手段】映像信号処理装置において、外部から入力されるアナログ映像信号に対して信号処理を施す映像信号処理装置において、タイミング制御部１０６と、タイミング可変部１０７とが備えられる。前記タイミング制御部１０６は、アナログ信号処理部１０５に備えるＣＤＳ/ＡＧＣ部１０１、ＡＤＣ部１０２、クランプ部１０３及び基準電圧発生部１０４に対して個別に動作状態とスタンバイ状態との間の切り替え制御を行う。また、前記タイミング可変部１０７は、前記タイミング制御部１０６による切り替え制御のタイミングを可変とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ映像信号に対して信号処理を施す映像信号処理装置に関し、特に、デジタルスチルカメラ、ビデオカメラ等の撮像装置における映像信号処理装置に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラ、ビデオカメラなどの撮像装置において、例えば特許文献１には、撮像素子から出力される映像信号の無効フレーム期間だけでなく、有効フレーム期間内のブランキング期間においてもアナログ信号処理部での消費電力を削減し、これによって更なる低消費電力化を図る技術が提案されている。
【０００３】
前記特許文献１の撮像装置におけるアナログ信号処理部について、図５を用いて説明する。
【０００４】
同図において、アナログ信号処理部４０５は、ＣＤＳ（相関二重サンプリング）／ＡＧＣ（アナログ利得制御）部４０１、ＡＤＣ（アナログデジタル変換）部４０２、クランプ部４０３を備え、タイミング制御部４０６から入力される制御信号による制御を受ける。前記タイミング制御部４０６は、ＯＢ（Optical Black：黒基準）期間を示すＯＢクランプ信号Ｓ４０４と、パワー制御信号としてのスタンバイ信号Ｓ４０６とを出力する。撮像素子（図示しない）から出力されたアナログ映像信号Ｓ４０１がＣＤＳ／ＡＧＣ部４０１に入力されると、クランプ部４０３は、ＯＢクランプ信号Ｓ４０４が示す期間でのアナログ映像信号のＯＢ値（黒基準レベル）が目標値に合うようにＣＤＳ／ＡＧＣ部４０１でのアナログ映像信号のレベル制御を行うためのクランプ電圧Ｓ４０５をＣＤＳ／ＡＧＣ部４０１に出力する。このようにしてＯＢ補正が施されたアナログ映像信号Ｓ４０２は、ＡＤＣ部４０２に入力され、デジタル映像信号Ｓ４０３に変換されて、アナログ信号処理部４０５の外部に出力される。
【０００５】
前記タイミング制御部４０６から出力されるスタンバイ信号Ｓ４０６は、アナログ信号処理部４０５の機能停止を、パワーダウンではなくスタンバイ状態への切り替えによって実現する。すなわち、アナログ信号処理部４０５に供給される電源電圧やアナログ信号処理部４０５の内部電圧は保持したまま、機能（アナログ信号処理という動作）を停止させることにより、アナログ信号処理部４０５で消費する電力を低減させる。これにより、スタンバイ状態／動作状態の遷移は電源ＯＮ／ＯＦＦの切り替えに比べて高速に行えるので、無効フレーム期間だけでなく、有効フレームのブランキング期間においても遅延を発生させることなく、アナログ信号処理部４０５の機能の停止／動作の切り替えを制御することを可能として、低消費電力化を図っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２８９１３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このように、特許文献１の映像信号処理装置や撮像装置では、有効フレーム期間内のブランキング期間において、アナログ信号処理部４０５をスタンバイ状態とすることにより、低消費電力化が行える。
【０００８】
しかしながら、前記特許文献１では、有効フレーム期間内のブランキング期間内においてのみスタンバイ状態とするので、ブランキング期間以外においては、アナログ信号処理部４０５内の複数のブロックのうち、動作不要なブロックをスタンバイ状態とすることができない。
【０００９】
また、スタンバイ信号が１種類であるため、アナログ信号処理部に備える各ブロックを個別にスタンバイ状態にすることができない。
【００１０】
更に、スタンバイ信号のタイミングの可変機能を備えていないため、アナログ信号処理部の各ブロックの特性に合わせた最適なスタンバイタイミングや、動作モードに応じて最適なスタンバイタイミングを設定することができない。
【００１１】
従って、前記特許文献１の撮像装置では、それ以上の低消費電力化を図ることが困難であるという問題がある。
【００１２】
本発明の目的は、映像信号処理装置において、アナログ信号処理部の各ブロックを各々任意にスタンバイ状態にすることが可能であり、また、映像信号のブランキング期間だけでなく、ブランキング期間以外においても動作不要なブロックをスタンバイ状態にすることを可能とし、また、動作状態とスタンバイ状態との間の切り替え制御のタイミングを可変にすることにより、アナログ信号処理部に備える各ブロック毎に最適なスタンバイタイミングが設定でき、よって、更なる低消費電力化を図ることを可能とした低消費電力な映像信号処理装置及び撮像装置を提供することにある。
【課題を解決するための手段】
【００１３】
前記課題を解決するため、請求項１記載の発明の映像信号処理装置は、外部から入力されるアナログ映像信号に対して信号処理を施す映像信号処理装置であって、前記アナログ映像信号に対してサンプリングと増幅とを行うＣＤＳ／ＡＧＣ部、前記ＣＤＳ／ＡＧＣ部から出力されるアナログ映像信号をデジタル映像信号に変換するＡＤＣ部、映像信号のＤＣレベルを調整するクランプ部、並びに前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部及びクランプ部の各々に基準電圧を供給する基準電圧発生部を有するアナログ信号処理部と、前記アナログ信号処理部の前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部を各々動作させるかスタンバイ状態にさせるかを切り替える制御を行うタイミング制御部と、前記タイミング制御部による切り替え制御のタイミングを可変とするタイミング可変部とを備えたことを特徴とする。
【００１４】
請求項２記載の発明は、前記請求項１記載の映像信号処理装置において、前記アナログ信号処理部は、前記スタンバイ状態においては、内部信号を保持したまま、アナログ信号処理を停止することを特徴とする。
【００１５】
請求項３記載の発明は、前記請求項２記載の映像信号処理装置において、前記アナログ信号処理部は、前記スタンバイ状態における内部信号の保持として、当該アナログ信号処理部に供給される電源電圧、前記クランプ部から出力されるクランプ電圧、前記ＡＤＣ部の内部で発生する電圧、及び、前記基準電圧発生部から出力される電圧の少なくとも１つを保持することを特徴とする。
【００１６】
請求項４記載の発明は、前記請求項２記載の映像信号処理装置において、前記アナログ信号処理部は、前記スタンバイ状態において、前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部への電源の供給を切断することなく、クロック信号の供給を切断することを特徴とする。
【００１７】
請求項５記載の発明は、前記請求項２記載の映像信号処理装置において、前記アナログ信号処理部は、前記スタンバイ状態において、前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部の少なくとも１つへの電流の供給を切断することによってスタンバイ状態とすることを特徴とする。
【００１８】
請求項６記載の発明は、前記請求項１記載の映像信号処理装置において、前記タイミング制御部は、外部から、前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部毎にスタンバイ状態にするかどうかを制御することが可能であることを特徴とする。
【００１９】
請求項７記載の発明は、前記請求項１記載の映像信号処理装置において、前記タイミング可変部は、外部から、前記タイミング制御部による切り替え制御のタイミングを可変とすることが可能であることを特徴とする。
【００２０】
請求項８記載の発明の半導体集積回路は、前記請求項１記載の映像信号処理装置搭載したことを特徴とする。
【００２１】
請求項９記載の発明の撮像装置は、レンズと、前記レンズを透過した光をアナログ映像信号に変換する撮像素子と、前記撮像素子から出力されるアナログ映像信号に対して信号処理を施す請求項１記載の映像信号処理装置とを備えることを特徴とする。
【００２２】
以上により、請求項１〜９記載の発明では、タイミング制御部が例えばスタンバイ信号を複数種持って、アナログ信号処理部のＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部を個別に任意にスタンバイ状態にすることができる。
【００２３】
また、アナログ信号処理部に備えるＣＤＳ／ＡＧＣ部、ＡＤＣ部などを動作状態とスタンバイ状態との間で切り替え制御するタイミングをタイミング可変部により可変にできるので、アナログ信号処理部に備えるＣＤＳ／ＡＧＣ部などの個々の特性に合わせてそれ等のＣＤＳ／ＡＧＣ部などを個別に最適な期間でスタンバイ状態とすることができ、低消費電力化が可能である。
【００２４】
よって、有効フレーム期間内のブランキング期間以外においても動作不要なＣＤＳ／ＡＧＣ部、ＡＤＣ部などをスタンバイ状態とすることができ、低消費電力化が可能である。
【００２５】
尚、本発明は、以上のような映像信号処理装置として実現できるだけでなく、前記のような構成を備える映像信号処理装置を搭載したＬＳＩ等の半導体集積回路として実現したり、レンズと、前記レンズを透過した光をアナログ映像信号に変換する撮像素子と、前記撮像素子から出力されるアナログ映像信号に対して信号処理を施す前記のような映像信号処理装置とを備えるデジタルカメラ等の撮像装置として実現することも可能である。
【発明の効果】
【００２６】
以上説明したように、請求項１〜９記載の発明の映像信号処理装置によれば、映像信号のブランキング期間だけでなく、ブランキング期間以外においても、アナログ信号処理部内の動作不要なブロックをスタンバイ状態にすることを可能とし、また、アナログ信号処理部に備えるＣＤＳ／ＡＧＣ部、ＡＤＣ部などを個別にスタンバイ状態にすることを可能とし、更に、動作状態とスタンバイ状態との間を切り替えるタイミングを可変としたので、最適なスタンバイ期間を設定することが可能となり、よって、アナログ信号処理部での消費電力を削減して、更なる低消費電力を実現した映像信号処理装置を提供できる。加えて、そのような映像信号処理装置を搭載した低消費電力なＬＳＩや撮像装置を提供できる。
【００２７】
特に、撮像装置を備える電池駆動の携帯型機器が普及してきた今日において、本発明は、携帯型機器の消費電力を更に低減することができ、その実用的価値は極めて高い。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態の映像信号処理装置の構成を示す図である。
【図２】映像信号のブランキング期間とＯＢ期間とを説明する図である。
【図３】同実施形態における映像信号処理装置のスタンバイ動作を示すタイミングチャート図である。
【図４】本発明の第２の実施形態における撮像装置の構成を示す図である。
【図５】従来技術の映像信号処理装置の構成を示す図である。
【図６】従来の映像信号処理装置のスタンバイ動作を示すタイミングチャート図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態について図面と共に記載する。
【００３０】
（第１の実施形態）
図１は、本発明の実施形態における映像信号処理装置の構成を表わす図である。同図の映像信号処理装置は、外部（撮像素子）から入力されるアナログ映像信号に対して、ノイズ除去、増幅及びＡ／Ｄ変換等の信号処理を施すＬＳＩ等の半導体集積回路であって、アナログ信号処理部１０５と、タイミング制御部１０６と、タイミング可変部１０７とを備える。
【００３１】
前記アナログ信号処理部１０５は、ＣＣＤやＭＯＳセンサに代表される撮像素子から出力されるアナログ映像信号Ｓ１０１に対して各種信号処理を施してデジタル映像信号Ｓ１０３を出力する回路であって、ＣＤＳ／ＡＧＣ部１０１、ＡＤＣ部１０２、クランプ部１０３、基準電圧発生部１０４とを備えている。
【００３２】
前記ＣＤＳ／ＡＧＣ部１０１は、アナログ映像信号Ｓ１０１に対してサンプリングと増幅とを行うための２つの回路、つまり、ＣＤＳ回路とＡＧＣ回路とからなる。ＣＤＳ回路は、入力されたアナログ映像信号Ｓ１０１が示す撮像素子のリセットレベルと画素レベルとの差のサンプリングを行うことにより、リセットノイズの影響を抑える相関二重サンプリング回路である。また、ＡＧＣ回路は、前記ＣＤＳ回路からの出力信号に対して、その大きさに応じた増幅を行う可変ゲインアンプとして機能するアナログゲイン制御回路である。
【００３３】
また、前記タイミング制御部１０６は、ＯＢ期間を示すＯＢクランプ信号Ｓ１０４と、アナログ信号処理部１０５を動作させるかスタンバイ状態にさせるかを切り替えるための制御信号（つまり、スタンバイ期間を示す信号）である４種のスタンバイ信号Ｓ１０６、Ｓ１０７、Ｓ１０８、Ｓ１０９を生成し、この各々のスタンバイ信号をアナログ信号処理部１０５に出力する。尚、ブランキング期間には、図２に示されるように、垂直ブランキング期間と水平ブランキング期間とが含まれる。また、ＯＢ期間は、図２に示されるように、撮像素子から黒基準の信号が出力される期間であり、垂直ＯＢ期間と水平ＯＢ期間とが含まれる。
【００３４】
更に、タイミング可変部１０７は、前記タイミング制御部１０６から出力される４種のスタンバイ信号Ｓ１０６、Ｓ１０７、Ｓ１０８、Ｓ１０９の開始タイミング及び終了タイミングを設定する信号Ｓ１１０をタイミング制御部１０６へ出力する。
【００３５】
加えて、クランプ部１０３は、前記ＣＤＳ／ＡＧＣ部１０１から出力されるアナログ映像信号Ｓ１０２の黒基準レベルを一定にするためのクランプ電圧を出力する回路であり、具体的には、ＯＢクランプ信号Ｓ１０４が示す期間でのＯＢ値が目標値に合うように、ＣＤＳ／ＡＧＣ部１０１でのアナログ映像信号のレベル制御を行うためのクランプ電圧Ｓ１０５をＣＤＳ／ＡＧＣ部１０１に出力する。これにより、ＯＢ補正が施されたアナログ映像信号Ｓ１０２がＡＤＣ部１０２に入力される。
【００３６】
また、図１において、ＡＤＣ部１０２は、入力されたアナログ映像信号Ｓ１０２をデジタル映像信号Ｓ１０３に変換して、アナログ信号処理部１０５の外部に出力する。
【００３７】
更に、基準電圧発生部１０４は、前記ＣＤＳ／ＡＧＣ部１０１やＡＤＣ部１０２及びクランプ部１０３に対して、それ等の各ブロック１０１〜１０３や映像信号処理の基準となる複数の基準電圧を出力する。
【００３８】
このような構成の映像信号処理装置において、アナログ信号処理部１０５の機能停止は次のように実現される。その詳細について、図１、図３及び図６を用いて説明する。
【００３９】
タイミング制御部１０６から出力される４種のスタンバイ信号、即ち、ＣＤＳ／ＡＧＣ部１０１へ向けて出力されるスタンバイ信号Ｓ１０６、タイミング制御部１０６からＡＤＣ部１０２へ向けて出力されるスタンバイ信号Ｓ１０７、タイミング制御部１０６からクランプ部１０３へ向けて出力されるスタンバイ信号Ｓ１０９、タイミング制御部１０６から基準電圧発生部１０４へ向けて出力されるスタンバイ信号Ｓ１０８について、ＣＤＳ／ＡＧＣ部１０１においてスタンバイ状態から通常動作に戻るまでの時間をｔ１、ＡＤＣ部１０２においてスタンバイ状態から通常動作に戻るまでの時間をｔ２、クランプ部１０３においてスタンバイ状態から通常動作に戻るまでの時間をｔ３、基準電圧発生部１０４においてスタンバイ状態から通常動作に戻るまでの時間をｔ４とする。本実施形態では、ＡＤＣ部１０２の復帰時間ｔ２が一番大きいものとし、ｔ２＞ｔ３＞ｔ４＞ｔ１とする。
【００４０】
ここで、スタンバイ信号が１つで各ブロック１０１、１０２、１０３に共通であって、スタンバイ信号の出力タイミング及び終了タイミングの可変機能を備えていない場合を図６を用いて説明する。
【００４１】
ブランキング期間は、アナログ信号処理が不要な期間であり、ブランキング期間の開始と同時又はその直後にスタンバイ信号の開始タイミングがあり、ＣＤＳ／ＡＧＣ部１０１、ＡＤＣ部１０２、クランプ部１０３、基準電圧発生部１０４はスタンバイ状態となる。
【００４２】
スタンバイ状態とした後、その後の有効画素期間までに、ＣＤＳ／ＡＧＣ部１０１、ＡＤＣ部１０２、基準電圧発生部１０４が通常動作に戻る必要がある関係上、スタンバイ信号の終了タイミングは、スタンバイ状態から通常動作に戻るまでの時間が一番大きいＡＤＣ部１０２の時間ｔ２にて決まる。
【００４３】
スタンバイ信号が１つで各ブロックに共通であるため、その他のＣＤＳ／ＡＧＣ部１０１、クランプ部１０３、基準電圧発生部１０４も、ＡＤＣ部１０２と同時のタイミングにてスタンバイ状態が解除される。そのため、ＣＤＳ／ＡＧＣ部１０１では、ｔｂｌ−ｔｓ０−ｔ１、基準電圧発生部１０４では、ｔｂｌ−ｔｓ０−ｔ３、クランプ部１０３では、ｔｈｄ−ｔｓ０−ｔｏｂ−ｔ４、の無駄な動作期間（本来スタンバイ状態とすることが可能な期間）が発生することになる。ここで、ｔｂｌはブランキング期間、ｔｓ０はスタンバイ信号のＬｏ期間(スタンバイ期間）、ｔｈｄは水平同期の１周期期間、ｔｏｂはＯＢ期間である。また、動作周波数ｆｃｋが高い周波数（例えばｆｃｋ＝４５ＭＨｚ）とし、この場合を高速動作モードとする。
【００４４】
次に、動作周波数が低い低速動作モード（前記高速動作モードの半分の周波数ｆｃｋ＝２２．５ＭＨｚとする）があった場合、ＡＤＣ部１０２のスタンバイ信号の出力及び終了タイミングは前記高速動作モードにて設定したタイミングになるため、スタンバイ期間はｔｓ０×２であり、そのため、ＡＤＣ部１０２では、２・ｔｂｌ−２・ｔｓ０−ｔ２の無駄な動作期間（本来スタンバイ状態とすることが可能な期間）が発生する。同様に、ＣＤＳ／ＡＧＣ部１０１では、２・ｔｂｌ−２・ｔｓ０−ｔ１、基準電圧発生部１０４では、２・ｔｂｌ−２・ｔｓ０−ｔ３、クランプ部１０３では、２・ｔｈｄ−２・ｔｓ０−２・ｔｏｂ−ｔ４、の無駄な動作期間（本来スタンバイ状態とすることが可能な期間）が発生することになる。
【００４５】
そこで、本実施形態では、スタンバイ信号を複数種（４種）備え、４つの各ブロック１０１〜１０４を各々独立にスタンバイ状態にすることとし、更にスタンバイ信号の出力及び終了タイミングの可変機能を備えることとしている。以下、本実施形態の場合の動作について、図１及び図３を用いて説明する。
【００４６】
ＣＤＳ／ＡＧＣ部１０１に出力するスタンバイ信号Ｓ１０６については、有効画素期間になる時間ｔ１前にスタンバイ信号Ｓ１０６の終了タイミングを設定する（スタンバイ期間ｔｓ１）。これにより、ＣＤＳ／ＡＧＣ部１０１として最適な状態にて低消費電力とすることが可能である。
【００４７】
同様にして、ＡＤＣ部１０２に出力するスタンバイ信号Ｓ１０７については、有効画素期間になる時間ｔ２前にスタンバイ信号Ｓ１０７の終了タイミングを設定する（スタンバイ期間ｔｓ０）。これにより、ＡＤＣ部１０２として最適な状態にて低消費電力とすることが可能である。
【００４８】
更に、基準電圧発生部１０４に出力するスタンバイ信号Ｓ１０８については、有効画素期間になる時間ｔ３前にスタンバイ信号Ｓ１０８の終了タイミングを設定する（スタンバイ期間ｔｓ３）。これにより、基準電圧発生部１０４として最適な状態にて低消費電力とすることが可能である。
【００４９】
加えて、クランプ部１０３はＯＢ期間での動作が主であることから、クランプ部１０３に出力するスタンバイ信号Ｓ１０９については、ＯＢ期間になる時間ｔ４前にスタンバイ信号Ｓ１０９の終了タイミングを設定する（スタンバイ期間ｔｓ４）。これにより、クランプ部１０３として最適な状態にて低消費電力とすることが可能である。
【００５０】
また、前記動作の高速動作モード（動作周波数ｆｃｋ＝４５ＭＨｚ）状態よりも低速で動作する低速動作モード（動作周波数ｆｃｋ＝２２．５ＭＨｚ）があった場合においても、前記と同様に、ＣＤＳ／ＡＧＣ部１０１に出力するスタンバイ信号Ｓ１０６については、有効画素期間になる時間ｔ１前にスタンバイ信号Ｓ１０６の終了タイミングを設定する（スタンバイ期間ｔｓ１×２＋α１）。これにより、ＣＤＳ／ＡＧＣ部１０１として最適な状態にて低消費電力とすることが可能である。
【００５１】
同様にして、ＡＤＣ部１０２に出力するスタンバイ信号Ｓ１０７については、有効画素期間になる時間ｔ２前にスタンバイ信号Ｓ１０７の終了タイミングを設定する（スタンバイ期間ｔｓ０×２＋α２）。これにより、ＡＤＣ部１０２として最適な状態にて低消費電力とすることが可能である。
【００５２】
更に、基準電圧発生部１０４に出力するスタンバイ信号Ｓ１０８については、有効画素期間になる時間ｔ３前にスタンバイ信号Ｓ１０８の終了タイミングを設定する（スタンバイ期間ｔｓ３×２＋α３）。これにより、基準電圧発生部１０４として最適な状態にて低消費電力とすることが可能である。
【００５３】
また、クランプ部１０３はＯＢ期間での動作が主であることから、クランプ部１０３に出力するスタンバイ信号Ｓ１０９については、ＯＢ期間になる時間ｔ４前にスタンバイ信号Ｓ１０９の終了タイミングを設定する（スタンバイ期間ｔｓ４×２＋α４）。これにより、クランプ部１０３として最適な状態にて低消費電力とすることが可能である。
【００５４】
前記のようなスタンバイ状態の設定により、スタンバイ信号が１つで各ブロックに共通であって且つスタンバイ信号の出力及び終了タイミングの可変機能を備えていない場合に対して、本実施形態では、スタンバイ期間を、ＣＤＳ／ＡＧＣ部１０１の高速動作モードでは、ｔｂｌ−ｔｓ０−ｔ１、ＣＤＳ／ＡＧＣ部１０１の低速動作モードでは、２・ｔｂｌ−２・ｔｓ０−ｔ１の時間分の低消費電力化となる。同様に、基準電圧発生部１０４の高速動作モードでは、ｔｂｌ−ｔｓ０−ｔ３、基準電圧発生部１０４の低速動作モードでは、２・ｔｂｌ−２・ｔｓ０−ｔ３の時間分の低消費電力化となり、クランプ部１０３の高速動作モードでは、ｔｈｄ−ｔｓ０−ｔｏｂ−ｔ４、クランプ部１０３の低速動作モードでは、２・ｔｈｄ−２・ｔｓ０−２／ｔｏｂ−ｔ４の時間分の低消費電力化となる。また、ＡＤＣ部１０２の低速動作モードでは、２・ｔｂｌ−２・ｔｓ０−ｔ２、の時間分の低消費電力化となる。
【００５５】
尚、前述の実施形態はあくまで本発明の一例であり、本発明は前記実施形態に限定されるものではない。前記実施形態に対して各種変形を施して得られる形態や、前記実施形態における構成要素を任意に組み合わせて実現される形態も、本発明に含まれる。
【００５６】
例えば、アナログ信号処理部１０５内の各ブロック１０１〜１０４に各々個別のスタンバイ信号を備える場合だけでなく、一部の複数のブロックを同時に制御するスタンバイ信号を備える構成としても良い。
【００５７】
また、スタンバイ状態は、完全にブロックの動作を停止させるだけでなく、内部の信号状態を保持したまま一部のアナログ信号処理機能のみを停止させる構成としても良く、このスタンバイ状態での内部の信号状態の保持として、例えば、アナログ信号処理部１０５に供給される電源電圧、ＡＤＣ部１０２の内部で発生する電圧、クランプ部１０３から出力されるクランプ電圧、及び、基準電圧発生部１０４から出力される電圧の少なくとも１つを保持すれば良い。
【００５８】
更に、アナログ信号処理部１０５をスタンバイ状態にする手段についてはどのように実現されても良く、例えば、ＣＤＳ／ＡＧＣ部１０１、ＡＤＣ部１０２、クランプ１０３部及び基準電圧発生部１０４への電源の供給を切断することなく、クロック信号の供給を切断したり、これ等のＣＤＳ／ＡＧＣ部１０１、ＡＤＣ部１０２などの少なくとも１つへの電流の供給を切断して、スタンバイ状態としても良い。
【００５９】
加えて、タイミング制御部１０６について、前記ＣＤＳ／ＡＧＣ部１０１、ＡＤＣ部１０２、クランプ部１０３及び基準電圧発生部１０４毎にスタンバイ状態にするかどうかを、外部から制御することが可能である構成としても良いし、前記タイミング可変部１０７について、前記タイミング制御部１０６による切り替え制御のタイミングを、外部から可変とする構成としても良い。
【００６０】
以上説明したように、本発明によれば、スタンバイ信号を複数種持ち、アナログ信号処理部の各ブロックを各々任意にスタンバイ状態にすることを可能とし、また、スタンバイ信号の開始タイミング或いは終了タイミングを可変にすることにより、アナログ信号処理部の各ブロック毎に最適なスタンバイタイミングを設定でき、これによって従来よりも一層に低消費電力化が図られる。
【００６１】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態は、前記第１の実施形態の映像信号処理装置を利用して、デジタルカメラ等の撮像装置を実現するものである。
【００６２】
図４は、前記第１の実施形態における映像信号処理装置を搭載し、低消費電力を実現する撮像装置３００の構成を示す。この撮像装置３００は、前記第１の実施形態における映像信号処理装置に加えて、レンズ３０１、撮像素子３０２、メモリ３０３、デジタル信号処理部３０４及び表示装置３０５を備える。
【００６３】
レンズ３０１は、光を集光する光学素子である。撮像素子３０２は、レンズ３０１を透過した光をアナログ映像信号に変換するＣＣＤやＣ−ＭＯＳセンサ等である。メモリ３０３は、画像を保存するＤＲＡＭ等である。表示装置３０５は、画像を表示するＬＣＤ（液晶表示装置）等である。デジタル信号処理部３０４は、映像信号処理装置のアナログ信号処理部１０５から出力されたデジタル映像信号Ｓ１０３に対して色調整や圧縮等の信号処理を施すことによって画像データを生成し、メモリ３０３に保存したり、表示装置３０５に出力するＤＳＰ（デジタルシグナルプロセッサ）３０４ａと、各構成要素を制御するＣＰＵ３０４ｂとを有する。
【００６４】
このような撮像装置３００は、アナログ信号処理部１０５の各ブロック１０１〜１０４を各々任意にスタンバイ状態にすることを可能とし、また、スタンバイ信号のタイミングを可変にすることにより、各ブロック毎に最適なスタンバイタイミングが設定でき、従来よりも電力消費が低い。
【００６５】
尚、撮像装置に搭載される映像信号処理装置としては、前記第２の実施形態における映像信号処理装置に限られず、その変形例であっても良いのは言うまでもない。
【産業上の利用可能性】
【００６６】
以上説明したように、本発明は、アナログ映像信号に対して信号処理を施す映像信号処理装置や、その映像信号処理装置を搭載する撮像装置として、例えば、デジタルスチルカメラ、ビデオカメラ、テレビ、医療用カメラ等の撮像装置全般に適用して、有用である。
【符号の説明】
【００６７】
１０１ ＣＤＳ／ＡＧＣ部
１０２ ＡＤＣ部
１０３ クランプ部
１０４ 基準電圧発生部
１０５ アナログ信号処理部
１０６ タイミング制御部
１０７ タイミング可変部
３００ 撮像装置
３０１ レンズ
３０２ 撮像素子
３０３ メモリ
３０４ デジタル信号処理部
３０４ａ ＤＳＰ
３０４ｂ ＣＰＵ
３０５ 表示装置
Ｓ１０１、Ｓ４０１ アナログ映像信号
Ｓ１０２、Ｓ４０２ アナログ映像信号（ＣＤＳ／ＡＧＣ電圧）
Ｓ１０３、Ｓ４０３ デジタル映像信号
Ｓ１０４、Ｓ４０４ ＯＢクランプ信号
Ｓ１０５、Ｓ４０５ クランプ電圧
Ｓ１０６ スタンバイ信号１
Ｓ１０７ スタンバイ信号２
Ｓ１０８ スタンバイ信号３
Ｓ１０９ スタンバイ信号４
Ｓ１１０ スタンバイタイミング設定信号
Ｓ４０６ スタンバイ信号
【技術分野】
【０００１】
本発明は、アナログ映像信号に対して信号処理を施す映像信号処理装置に関し、特に、デジタルスチルカメラ、ビデオカメラ等の撮像装置における映像信号処理装置に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラ、ビデオカメラなどの撮像装置において、例えば特許文献１には、撮像素子から出力される映像信号の無効フレーム期間だけでなく、有効フレーム期間内のブランキング期間においてもアナログ信号処理部での消費電力を削減し、これによって更なる低消費電力化を図る技術が提案されている。
【０００３】
前記特許文献１の撮像装置におけるアナログ信号処理部について、図５を用いて説明する。
【０００４】
同図において、アナログ信号処理部４０５は、ＣＤＳ（相関二重サンプリング）／ＡＧＣ（アナログ利得制御）部４０１、ＡＤＣ（アナログデジタル変換）部４０２、クランプ部４０３を備え、タイミング制御部４０６から入力される制御信号による制御を受ける。前記タイミング制御部４０６は、ＯＢ（Optical Black：黒基準）期間を示すＯＢクランプ信号Ｓ４０４と、パワー制御信号としてのスタンバイ信号Ｓ４０６とを出力する。撮像素子（図示しない）から出力されたアナログ映像信号Ｓ４０１がＣＤＳ／ＡＧＣ部４０１に入力されると、クランプ部４０３は、ＯＢクランプ信号Ｓ４０４が示す期間でのアナログ映像信号のＯＢ値（黒基準レベル）が目標値に合うようにＣＤＳ／ＡＧＣ部４０１でのアナログ映像信号のレベル制御を行うためのクランプ電圧Ｓ４０５をＣＤＳ／ＡＧＣ部４０１に出力する。このようにしてＯＢ補正が施されたアナログ映像信号Ｓ４０２は、ＡＤＣ部４０２に入力され、デジタル映像信号Ｓ４０３に変換されて、アナログ信号処理部４０５の外部に出力される。
【０００５】
前記タイミング制御部４０６から出力されるスタンバイ信号Ｓ４０６は、アナログ信号処理部４０５の機能停止を、パワーダウンではなくスタンバイ状態への切り替えによって実現する。すなわち、アナログ信号処理部４０５に供給される電源電圧やアナログ信号処理部４０５の内部電圧は保持したまま、機能（アナログ信号処理という動作）を停止させることにより、アナログ信号処理部４０５で消費する電力を低減させる。これにより、スタンバイ状態／動作状態の遷移は電源ＯＮ／ＯＦＦの切り替えに比べて高速に行えるので、無効フレーム期間だけでなく、有効フレームのブランキング期間においても遅延を発生させることなく、アナログ信号処理部４０５の機能の停止／動作の切り替えを制御することを可能として、低消費電力化を図っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２８９１３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このように、特許文献１の映像信号処理装置や撮像装置では、有効フレーム期間内のブランキング期間において、アナログ信号処理部４０５をスタンバイ状態とすることにより、低消費電力化が行える。
【０００８】
しかしながら、前記特許文献１では、有効フレーム期間内のブランキング期間内においてのみスタンバイ状態とするので、ブランキング期間以外においては、アナログ信号処理部４０５内の複数のブロックのうち、動作不要なブロックをスタンバイ状態とすることができない。
【０００９】
また、スタンバイ信号が１種類であるため、アナログ信号処理部に備える各ブロックを個別にスタンバイ状態にすることができない。
【００１０】
更に、スタンバイ信号のタイミングの可変機能を備えていないため、アナログ信号処理部の各ブロックの特性に合わせた最適なスタンバイタイミングや、動作モードに応じて最適なスタンバイタイミングを設定することができない。
【００１１】
従って、前記特許文献１の撮像装置では、それ以上の低消費電力化を図ることが困難であるという問題がある。
【００１２】
本発明の目的は、映像信号処理装置において、アナログ信号処理部の各ブロックを各々任意にスタンバイ状態にすることが可能であり、また、映像信号のブランキング期間だけでなく、ブランキング期間以外においても動作不要なブロックをスタンバイ状態にすることを可能とし、また、動作状態とスタンバイ状態との間の切り替え制御のタイミングを可変にすることにより、アナログ信号処理部に備える各ブロック毎に最適なスタンバイタイミングが設定でき、よって、更なる低消費電力化を図ることを可能とした低消費電力な映像信号処理装置及び撮像装置を提供することにある。
【課題を解決するための手段】
【００１３】
前記課題を解決するため、請求項１記載の発明の映像信号処理装置は、外部から入力されるアナログ映像信号に対して信号処理を施す映像信号処理装置であって、前記アナログ映像信号に対してサンプリングと増幅とを行うＣＤＳ／ＡＧＣ部、前記ＣＤＳ／ＡＧＣ部から出力されるアナログ映像信号をデジタル映像信号に変換するＡＤＣ部、映像信号のＤＣレベルを調整するクランプ部、並びに前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部及びクランプ部の各々に基準電圧を供給する基準電圧発生部を有するアナログ信号処理部と、前記アナログ信号処理部の前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部を各々動作させるかスタンバイ状態にさせるかを切り替える制御を行うタイミング制御部と、前記タイミング制御部による切り替え制御のタイミングを可変とするタイミング可変部とを備えたことを特徴とする。
【００１４】
請求項２記載の発明は、前記請求項１記載の映像信号処理装置において、前記アナログ信号処理部は、前記スタンバイ状態においては、内部信号を保持したまま、アナログ信号処理を停止することを特徴とする。
【００１５】
請求項３記載の発明は、前記請求項２記載の映像信号処理装置において、前記アナログ信号処理部は、前記スタンバイ状態における内部信号の保持として、当該アナログ信号処理部に供給される電源電圧、前記クランプ部から出力されるクランプ電圧、前記ＡＤＣ部の内部で発生する電圧、及び、前記基準電圧発生部から出力される電圧の少なくとも１つを保持することを特徴とする。
【００１６】
請求項４記載の発明は、前記請求項２記載の映像信号処理装置において、前記アナログ信号処理部は、前記スタンバイ状態において、前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部への電源の供給を切断することなく、クロック信号の供給を切断することを特徴とする。
【００１７】
請求項５記載の発明は、前記請求項２記載の映像信号処理装置において、前記アナログ信号処理部は、前記スタンバイ状態において、前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部の少なくとも１つへの電流の供給を切断することによってスタンバイ状態とすることを特徴とする。
【００１８】
請求項６記載の発明は、前記請求項１記載の映像信号処理装置において、前記タイミング制御部は、外部から、前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部毎にスタンバイ状態にするかどうかを制御することが可能であることを特徴とする。
【００１９】
請求項７記載の発明は、前記請求項１記載の映像信号処理装置において、前記タイミング可変部は、外部から、前記タイミング制御部による切り替え制御のタイミングを可変とすることが可能であることを特徴とする。
【００２０】
請求項８記載の発明の半導体集積回路は、前記請求項１記載の映像信号処理装置搭載したことを特徴とする。
【００２１】
請求項９記載の発明の撮像装置は、レンズと、前記レンズを透過した光をアナログ映像信号に変換する撮像素子と、前記撮像素子から出力されるアナログ映像信号に対して信号処理を施す請求項１記載の映像信号処理装置とを備えることを特徴とする。
【００２２】
以上により、請求項１〜９記載の発明では、タイミング制御部が例えばスタンバイ信号を複数種持って、アナログ信号処理部のＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部を個別に任意にスタンバイ状態にすることができる。
【００２３】
また、アナログ信号処理部に備えるＣＤＳ／ＡＧＣ部、ＡＤＣ部などを動作状態とスタンバイ状態との間で切り替え制御するタイミングをタイミング可変部により可変にできるので、アナログ信号処理部に備えるＣＤＳ／ＡＧＣ部などの個々の特性に合わせてそれ等のＣＤＳ／ＡＧＣ部などを個別に最適な期間でスタンバイ状態とすることができ、低消費電力化が可能である。
【００２４】
よって、有効フレーム期間内のブランキング期間以外においても動作不要なＣＤＳ／ＡＧＣ部、ＡＤＣ部などをスタンバイ状態とすることができ、低消費電力化が可能である。
【００２５】
尚、本発明は、以上のような映像信号処理装置として実現できるだけでなく、前記のような構成を備える映像信号処理装置を搭載したＬＳＩ等の半導体集積回路として実現したり、レンズと、前記レンズを透過した光をアナログ映像信号に変換する撮像素子と、前記撮像素子から出力されるアナログ映像信号に対して信号処理を施す前記のような映像信号処理装置とを備えるデジタルカメラ等の撮像装置として実現することも可能である。
【発明の効果】
【００２６】
以上説明したように、請求項１〜９記載の発明の映像信号処理装置によれば、映像信号のブランキング期間だけでなく、ブランキング期間以外においても、アナログ信号処理部内の動作不要なブロックをスタンバイ状態にすることを可能とし、また、アナログ信号処理部に備えるＣＤＳ／ＡＧＣ部、ＡＤＣ部などを個別にスタンバイ状態にすることを可能とし、更に、動作状態とスタンバイ状態との間を切り替えるタイミングを可変としたので、最適なスタンバイ期間を設定することが可能となり、よって、アナログ信号処理部での消費電力を削減して、更なる低消費電力を実現した映像信号処理装置を提供できる。加えて、そのような映像信号処理装置を搭載した低消費電力なＬＳＩや撮像装置を提供できる。
【００２７】
特に、撮像装置を備える電池駆動の携帯型機器が普及してきた今日において、本発明は、携帯型機器の消費電力を更に低減することができ、その実用的価値は極めて高い。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態の映像信号処理装置の構成を示す図である。
【図２】映像信号のブランキング期間とＯＢ期間とを説明する図である。
【図３】同実施形態における映像信号処理装置のスタンバイ動作を示すタイミングチャート図である。
【図４】本発明の第２の実施形態における撮像装置の構成を示す図である。
【図５】従来技術の映像信号処理装置の構成を示す図である。
【図６】従来の映像信号処理装置のスタンバイ動作を示すタイミングチャート図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態について図面と共に記載する。
【００３０】
（第１の実施形態）
図１は、本発明の実施形態における映像信号処理装置の構成を表わす図である。同図の映像信号処理装置は、外部（撮像素子）から入力されるアナログ映像信号に対して、ノイズ除去、増幅及びＡ／Ｄ変換等の信号処理を施すＬＳＩ等の半導体集積回路であって、アナログ信号処理部１０５と、タイミング制御部１０６と、タイミング可変部１０７とを備える。
【００３１】
前記アナログ信号処理部１０５は、ＣＣＤやＭＯＳセンサに代表される撮像素子から出力されるアナログ映像信号Ｓ１０１に対して各種信号処理を施してデジタル映像信号Ｓ１０３を出力する回路であって、ＣＤＳ／ＡＧＣ部１０１、ＡＤＣ部１０２、クランプ部１０３、基準電圧発生部１０４とを備えている。
【００３２】
前記ＣＤＳ／ＡＧＣ部１０１は、アナログ映像信号Ｓ１０１に対してサンプリングと増幅とを行うための２つの回路、つまり、ＣＤＳ回路とＡＧＣ回路とからなる。ＣＤＳ回路は、入力されたアナログ映像信号Ｓ１０１が示す撮像素子のリセットレベルと画素レベルとの差のサンプリングを行うことにより、リセットノイズの影響を抑える相関二重サンプリング回路である。また、ＡＧＣ回路は、前記ＣＤＳ回路からの出力信号に対して、その大きさに応じた増幅を行う可変ゲインアンプとして機能するアナログゲイン制御回路である。
【００３３】
また、前記タイミング制御部１０６は、ＯＢ期間を示すＯＢクランプ信号Ｓ１０４と、アナログ信号処理部１０５を動作させるかスタンバイ状態にさせるかを切り替えるための制御信号（つまり、スタンバイ期間を示す信号）である４種のスタンバイ信号Ｓ１０６、Ｓ１０７、Ｓ１０８、Ｓ１０９を生成し、この各々のスタンバイ信号をアナログ信号処理部１０５に出力する。尚、ブランキング期間には、図２に示されるように、垂直ブランキング期間と水平ブランキング期間とが含まれる。また、ＯＢ期間は、図２に示されるように、撮像素子から黒基準の信号が出力される期間であり、垂直ＯＢ期間と水平ＯＢ期間とが含まれる。
【００３４】
更に、タイミング可変部１０７は、前記タイミング制御部１０６から出力される４種のスタンバイ信号Ｓ１０６、Ｓ１０７、Ｓ１０８、Ｓ１０９の開始タイミング及び終了タイミングを設定する信号Ｓ１１０をタイミング制御部１０６へ出力する。
【００３５】
加えて、クランプ部１０３は、前記ＣＤＳ／ＡＧＣ部１０１から出力されるアナログ映像信号Ｓ１０２の黒基準レベルを一定にするためのクランプ電圧を出力する回路であり、具体的には、ＯＢクランプ信号Ｓ１０４が示す期間でのＯＢ値が目標値に合うように、ＣＤＳ／ＡＧＣ部１０１でのアナログ映像信号のレベル制御を行うためのクランプ電圧Ｓ１０５をＣＤＳ／ＡＧＣ部１０１に出力する。これにより、ＯＢ補正が施されたアナログ映像信号Ｓ１０２がＡＤＣ部１０２に入力される。
【００３６】
また、図１において、ＡＤＣ部１０２は、入力されたアナログ映像信号Ｓ１０２をデジタル映像信号Ｓ１０３に変換して、アナログ信号処理部１０５の外部に出力する。
【００３７】
更に、基準電圧発生部１０４は、前記ＣＤＳ／ＡＧＣ部１０１やＡＤＣ部１０２及びクランプ部１０３に対して、それ等の各ブロック１０１〜１０３や映像信号処理の基準となる複数の基準電圧を出力する。
【００３８】
このような構成の映像信号処理装置において、アナログ信号処理部１０５の機能停止は次のように実現される。その詳細について、図１、図３及び図６を用いて説明する。
【００３９】
タイミング制御部１０６から出力される４種のスタンバイ信号、即ち、ＣＤＳ／ＡＧＣ部１０１へ向けて出力されるスタンバイ信号Ｓ１０６、タイミング制御部１０６からＡＤＣ部１０２へ向けて出力されるスタンバイ信号Ｓ１０７、タイミング制御部１０６からクランプ部１０３へ向けて出力されるスタンバイ信号Ｓ１０９、タイミング制御部１０６から基準電圧発生部１０４へ向けて出力されるスタンバイ信号Ｓ１０８について、ＣＤＳ／ＡＧＣ部１０１においてスタンバイ状態から通常動作に戻るまでの時間をｔ１、ＡＤＣ部１０２においてスタンバイ状態から通常動作に戻るまでの時間をｔ２、クランプ部１０３においてスタンバイ状態から通常動作に戻るまでの時間をｔ３、基準電圧発生部１０４においてスタンバイ状態から通常動作に戻るまでの時間をｔ４とする。本実施形態では、ＡＤＣ部１０２の復帰時間ｔ２が一番大きいものとし、ｔ２＞ｔ３＞ｔ４＞ｔ１とする。
【００４０】
ここで、スタンバイ信号が１つで各ブロック１０１、１０２、１０３に共通であって、スタンバイ信号の出力タイミング及び終了タイミングの可変機能を備えていない場合を図６を用いて説明する。
【００４１】
ブランキング期間は、アナログ信号処理が不要な期間であり、ブランキング期間の開始と同時又はその直後にスタンバイ信号の開始タイミングがあり、ＣＤＳ／ＡＧＣ部１０１、ＡＤＣ部１０２、クランプ部１０３、基準電圧発生部１０４はスタンバイ状態となる。
【００４２】
スタンバイ状態とした後、その後の有効画素期間までに、ＣＤＳ／ＡＧＣ部１０１、ＡＤＣ部１０２、基準電圧発生部１０４が通常動作に戻る必要がある関係上、スタンバイ信号の終了タイミングは、スタンバイ状態から通常動作に戻るまでの時間が一番大きいＡＤＣ部１０２の時間ｔ２にて決まる。
【００４３】
スタンバイ信号が１つで各ブロックに共通であるため、その他のＣＤＳ／ＡＧＣ部１０１、クランプ部１０３、基準電圧発生部１０４も、ＡＤＣ部１０２と同時のタイミングにてスタンバイ状態が解除される。そのため、ＣＤＳ／ＡＧＣ部１０１では、ｔｂｌ−ｔｓ０−ｔ１、基準電圧発生部１０４では、ｔｂｌ−ｔｓ０−ｔ３、クランプ部１０３では、ｔｈｄ−ｔｓ０−ｔｏｂ−ｔ４、の無駄な動作期間（本来スタンバイ状態とすることが可能な期間）が発生することになる。ここで、ｔｂｌはブランキング期間、ｔｓ０はスタンバイ信号のＬｏ期間(スタンバイ期間）、ｔｈｄは水平同期の１周期期間、ｔｏｂはＯＢ期間である。また、動作周波数ｆｃｋが高い周波数（例えばｆｃｋ＝４５ＭＨｚ）とし、この場合を高速動作モードとする。
【００４４】
次に、動作周波数が低い低速動作モード（前記高速動作モードの半分の周波数ｆｃｋ＝２２．５ＭＨｚとする）があった場合、ＡＤＣ部１０２のスタンバイ信号の出力及び終了タイミングは前記高速動作モードにて設定したタイミングになるため、スタンバイ期間はｔｓ０×２であり、そのため、ＡＤＣ部１０２では、２・ｔｂｌ−２・ｔｓ０−ｔ２の無駄な動作期間（本来スタンバイ状態とすることが可能な期間）が発生する。同様に、ＣＤＳ／ＡＧＣ部１０１では、２・ｔｂｌ−２・ｔｓ０−ｔ１、基準電圧発生部１０４では、２・ｔｂｌ−２・ｔｓ０−ｔ３、クランプ部１０３では、２・ｔｈｄ−２・ｔｓ０−２・ｔｏｂ−ｔ４、の無駄な動作期間（本来スタンバイ状態とすることが可能な期間）が発生することになる。
【００４５】
そこで、本実施形態では、スタンバイ信号を複数種（４種）備え、４つの各ブロック１０１〜１０４を各々独立にスタンバイ状態にすることとし、更にスタンバイ信号の出力及び終了タイミングの可変機能を備えることとしている。以下、本実施形態の場合の動作について、図１及び図３を用いて説明する。
【００４６】
ＣＤＳ／ＡＧＣ部１０１に出力するスタンバイ信号Ｓ１０６については、有効画素期間になる時間ｔ１前にスタンバイ信号Ｓ１０６の終了タイミングを設定する（スタンバイ期間ｔｓ１）。これにより、ＣＤＳ／ＡＧＣ部１０１として最適な状態にて低消費電力とすることが可能である。
【００４７】
同様にして、ＡＤＣ部１０２に出力するスタンバイ信号Ｓ１０７については、有効画素期間になる時間ｔ２前にスタンバイ信号Ｓ１０７の終了タイミングを設定する（スタンバイ期間ｔｓ０）。これにより、ＡＤＣ部１０２として最適な状態にて低消費電力とすることが可能である。
【００４８】
更に、基準電圧発生部１０４に出力するスタンバイ信号Ｓ１０８については、有効画素期間になる時間ｔ３前にスタンバイ信号Ｓ１０８の終了タイミングを設定する（スタンバイ期間ｔｓ３）。これにより、基準電圧発生部１０４として最適な状態にて低消費電力とすることが可能である。
【００４９】
加えて、クランプ部１０３はＯＢ期間での動作が主であることから、クランプ部１０３に出力するスタンバイ信号Ｓ１０９については、ＯＢ期間になる時間ｔ４前にスタンバイ信号Ｓ１０９の終了タイミングを設定する（スタンバイ期間ｔｓ４）。これにより、クランプ部１０３として最適な状態にて低消費電力とすることが可能である。
【００５０】
また、前記動作の高速動作モード（動作周波数ｆｃｋ＝４５ＭＨｚ）状態よりも低速で動作する低速動作モード（動作周波数ｆｃｋ＝２２．５ＭＨｚ）があった場合においても、前記と同様に、ＣＤＳ／ＡＧＣ部１０１に出力するスタンバイ信号Ｓ１０６については、有効画素期間になる時間ｔ１前にスタンバイ信号Ｓ１０６の終了タイミングを設定する（スタンバイ期間ｔｓ１×２＋α１）。これにより、ＣＤＳ／ＡＧＣ部１０１として最適な状態にて低消費電力とすることが可能である。
【００５１】
同様にして、ＡＤＣ部１０２に出力するスタンバイ信号Ｓ１０７については、有効画素期間になる時間ｔ２前にスタンバイ信号Ｓ１０７の終了タイミングを設定する（スタンバイ期間ｔｓ０×２＋α２）。これにより、ＡＤＣ部１０２として最適な状態にて低消費電力とすることが可能である。
【００５２】
更に、基準電圧発生部１０４に出力するスタンバイ信号Ｓ１０８については、有効画素期間になる時間ｔ３前にスタンバイ信号Ｓ１０８の終了タイミングを設定する（スタンバイ期間ｔｓ３×２＋α３）。これにより、基準電圧発生部１０４として最適な状態にて低消費電力とすることが可能である。
【００５３】
また、クランプ部１０３はＯＢ期間での動作が主であることから、クランプ部１０３に出力するスタンバイ信号Ｓ１０９については、ＯＢ期間になる時間ｔ４前にスタンバイ信号Ｓ１０９の終了タイミングを設定する（スタンバイ期間ｔｓ４×２＋α４）。これにより、クランプ部１０３として最適な状態にて低消費電力とすることが可能である。
【００５４】
前記のようなスタンバイ状態の設定により、スタンバイ信号が１つで各ブロックに共通であって且つスタンバイ信号の出力及び終了タイミングの可変機能を備えていない場合に対して、本実施形態では、スタンバイ期間を、ＣＤＳ／ＡＧＣ部１０１の高速動作モードでは、ｔｂｌ−ｔｓ０−ｔ１、ＣＤＳ／ＡＧＣ部１０１の低速動作モードでは、２・ｔｂｌ−２・ｔｓ０−ｔ１の時間分の低消費電力化となる。同様に、基準電圧発生部１０４の高速動作モードでは、ｔｂｌ−ｔｓ０−ｔ３、基準電圧発生部１０４の低速動作モードでは、２・ｔｂｌ−２・ｔｓ０−ｔ３の時間分の低消費電力化となり、クランプ部１０３の高速動作モードでは、ｔｈｄ−ｔｓ０−ｔｏｂ−ｔ４、クランプ部１０３の低速動作モードでは、２・ｔｈｄ−２・ｔｓ０−２／ｔｏｂ−ｔ４の時間分の低消費電力化となる。また、ＡＤＣ部１０２の低速動作モードでは、２・ｔｂｌ−２・ｔｓ０−ｔ２、の時間分の低消費電力化となる。
【００５５】
尚、前述の実施形態はあくまで本発明の一例であり、本発明は前記実施形態に限定されるものではない。前記実施形態に対して各種変形を施して得られる形態や、前記実施形態における構成要素を任意に組み合わせて実現される形態も、本発明に含まれる。
【００５６】
例えば、アナログ信号処理部１０５内の各ブロック１０１〜１０４に各々個別のスタンバイ信号を備える場合だけでなく、一部の複数のブロックを同時に制御するスタンバイ信号を備える構成としても良い。
【００５７】
また、スタンバイ状態は、完全にブロックの動作を停止させるだけでなく、内部の信号状態を保持したまま一部のアナログ信号処理機能のみを停止させる構成としても良く、このスタンバイ状態での内部の信号状態の保持として、例えば、アナログ信号処理部１０５に供給される電源電圧、ＡＤＣ部１０２の内部で発生する電圧、クランプ部１０３から出力されるクランプ電圧、及び、基準電圧発生部１０４から出力される電圧の少なくとも１つを保持すれば良い。
【００５８】
更に、アナログ信号処理部１０５をスタンバイ状態にする手段についてはどのように実現されても良く、例えば、ＣＤＳ／ＡＧＣ部１０１、ＡＤＣ部１０２、クランプ１０３部及び基準電圧発生部１０４への電源の供給を切断することなく、クロック信号の供給を切断したり、これ等のＣＤＳ／ＡＧＣ部１０１、ＡＤＣ部１０２などの少なくとも１つへの電流の供給を切断して、スタンバイ状態としても良い。
【００５９】
加えて、タイミング制御部１０６について、前記ＣＤＳ／ＡＧＣ部１０１、ＡＤＣ部１０２、クランプ部１０３及び基準電圧発生部１０４毎にスタンバイ状態にするかどうかを、外部から制御することが可能である構成としても良いし、前記タイミング可変部１０７について、前記タイミング制御部１０６による切り替え制御のタイミングを、外部から可変とする構成としても良い。
【００６０】
以上説明したように、本発明によれば、スタンバイ信号を複数種持ち、アナログ信号処理部の各ブロックを各々任意にスタンバイ状態にすることを可能とし、また、スタンバイ信号の開始タイミング或いは終了タイミングを可変にすることにより、アナログ信号処理部の各ブロック毎に最適なスタンバイタイミングを設定でき、これによって従来よりも一層に低消費電力化が図られる。
【００６１】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態は、前記第１の実施形態の映像信号処理装置を利用して、デジタルカメラ等の撮像装置を実現するものである。
【００６２】
図４は、前記第１の実施形態における映像信号処理装置を搭載し、低消費電力を実現する撮像装置３００の構成を示す。この撮像装置３００は、前記第１の実施形態における映像信号処理装置に加えて、レンズ３０１、撮像素子３０２、メモリ３０３、デジタル信号処理部３０４及び表示装置３０５を備える。
【００６３】
レンズ３０１は、光を集光する光学素子である。撮像素子３０２は、レンズ３０１を透過した光をアナログ映像信号に変換するＣＣＤやＣ−ＭＯＳセンサ等である。メモリ３０３は、画像を保存するＤＲＡＭ等である。表示装置３０５は、画像を表示するＬＣＤ（液晶表示装置）等である。デジタル信号処理部３０４は、映像信号処理装置のアナログ信号処理部１０５から出力されたデジタル映像信号Ｓ１０３に対して色調整や圧縮等の信号処理を施すことによって画像データを生成し、メモリ３０３に保存したり、表示装置３０５に出力するＤＳＰ（デジタルシグナルプロセッサ）３０４ａと、各構成要素を制御するＣＰＵ３０４ｂとを有する。
【００６４】
このような撮像装置３００は、アナログ信号処理部１０５の各ブロック１０１〜１０４を各々任意にスタンバイ状態にすることを可能とし、また、スタンバイ信号のタイミングを可変にすることにより、各ブロック毎に最適なスタンバイタイミングが設定でき、従来よりも電力消費が低い。
【００６５】
尚、撮像装置に搭載される映像信号処理装置としては、前記第２の実施形態における映像信号処理装置に限られず、その変形例であっても良いのは言うまでもない。
【産業上の利用可能性】
【００６６】
以上説明したように、本発明は、アナログ映像信号に対して信号処理を施す映像信号処理装置や、その映像信号処理装置を搭載する撮像装置として、例えば、デジタルスチルカメラ、ビデオカメラ、テレビ、医療用カメラ等の撮像装置全般に適用して、有用である。
【符号の説明】
【００６７】
１０１ ＣＤＳ／ＡＧＣ部
１０２ ＡＤＣ部
１０３ クランプ部
１０４ 基準電圧発生部
１０５ アナログ信号処理部
１０６ タイミング制御部
１０７ タイミング可変部
３００ 撮像装置
３０１ レンズ
３０２ 撮像素子
３０３ メモリ
３０４ デジタル信号処理部
３０４ａ ＤＳＰ
３０４ｂ ＣＰＵ
３０５ 表示装置
Ｓ１０１、Ｓ４０１ アナログ映像信号
Ｓ１０２、Ｓ４０２ アナログ映像信号（ＣＤＳ／ＡＧＣ電圧）
Ｓ１０３、Ｓ４０３ デジタル映像信号
Ｓ１０４、Ｓ４０４ ＯＢクランプ信号
Ｓ１０５、Ｓ４０５ クランプ電圧
Ｓ１０６ スタンバイ信号１
Ｓ１０７ スタンバイ信号２
Ｓ１０８ スタンバイ信号３
Ｓ１０９ スタンバイ信号４
Ｓ１１０ スタンバイタイミング設定信号
Ｓ４０６ スタンバイ信号
【特許請求の範囲】
【請求項１】
外部から入力されるアナログ映像信号に対して信号処理を施す映像信号処理装置であって、
前記アナログ映像信号に対してサンプリングと増幅とを行うＣＤＳ／ＡＧＣ部、前記ＣＤＳ／ＡＧＣ部から出力されるアナログ映像信号をデジタル映像信号に変換するＡＤＣ部、映像信号のＤＣレベルを調整するクランプ部、並びに前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部及びクランプ部の各々に基準電圧を供給する基準電圧発生部を有するアナログ信号処理部と、
前記アナログ信号処理部の前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部を各々動作させるかスタンバイ状態にさせるかを切り替える制御を行うタイミング制御部と、
前記タイミング制御部による切り替え制御のタイミングを可変とするタイミング可変部とを備えた
ことを特徴とする映像信号処理装置。
【請求項２】
前記請求項１記載の映像信号処理装置において、
前記アナログ信号処理部は、
前記スタンバイ状態においては、内部信号を保持したまま、アナログ信号処理を停止する
ことを特徴とする映像信号処理装置。
【請求項３】
前記請求項２記載の映像信号処理装置において、
前記アナログ信号処理部は、
前記スタンバイ状態における内部信号の保持として、当該アナログ信号処理部に供給される電源電圧、前記クランプ部から出力されるクランプ電圧、前記ＡＤＣ部の内部で発生する電圧、及び、前記基準電圧発生部から出力される電圧の少なくとも１つを保持する
ことを特徴とする映像信号処理装置。
【請求項４】
前記請求項２記載の映像信号処理装置において、
前記アナログ信号処理部は、
前記スタンバイ状態において、前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部への電源の供給を切断することなく、クロック信号の供給を切断する
ことを特徴とする映像信号処理装置。
【請求項５】
前記請求項２記載の映像信号処理装置において、
前記アナログ信号処理部は、
前記スタンバイ状態において、前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部の少なくとも１つへの電流の供給を切断することによってスタンバイ状態とする
ことを特徴とする映像信号処理装置。
【請求項６】
前記請求項１記載の映像信号処理装置において、
前記タイミング制御部は、
外部から、前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部毎にスタンバイ状態にするかどうかを制御することが可能である
ことを特徴とする映像信号処理装置。
【請求項７】
前記請求項１記載の映像信号処理装置において、
前記タイミング可変部は、
外部から、前記タイミング制御部による切り替え制御のタイミングを可変とすることが可能である
ことを特徴とする映像信号処理装置。
【請求項８】
前記請求項１記載の映像信号処理装置搭載した
ことを特徴とする半導体集積回路。
【請求項９】
レンズと、
前記レンズを透過した光をアナログ映像信号に変換する撮像素子と、
前記撮像素子から出力されるアナログ映像信号に対して信号処理を施す請求項１記載の映像信号処理装置とを備える
ことを特徴とする撮像装置。
【請求項１】
外部から入力されるアナログ映像信号に対して信号処理を施す映像信号処理装置であって、
前記アナログ映像信号に対してサンプリングと増幅とを行うＣＤＳ／ＡＧＣ部、前記ＣＤＳ／ＡＧＣ部から出力されるアナログ映像信号をデジタル映像信号に変換するＡＤＣ部、映像信号のＤＣレベルを調整するクランプ部、並びに前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部及びクランプ部の各々に基準電圧を供給する基準電圧発生部を有するアナログ信号処理部と、
前記アナログ信号処理部の前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部を各々動作させるかスタンバイ状態にさせるかを切り替える制御を行うタイミング制御部と、
前記タイミング制御部による切り替え制御のタイミングを可変とするタイミング可変部とを備えた
ことを特徴とする映像信号処理装置。
【請求項２】
前記請求項１記載の映像信号処理装置において、
前記アナログ信号処理部は、
前記スタンバイ状態においては、内部信号を保持したまま、アナログ信号処理を停止する
ことを特徴とする映像信号処理装置。
【請求項３】
前記請求項２記載の映像信号処理装置において、
前記アナログ信号処理部は、
前記スタンバイ状態における内部信号の保持として、当該アナログ信号処理部に供給される電源電圧、前記クランプ部から出力されるクランプ電圧、前記ＡＤＣ部の内部で発生する電圧、及び、前記基準電圧発生部から出力される電圧の少なくとも１つを保持する
ことを特徴とする映像信号処理装置。
【請求項４】
前記請求項２記載の映像信号処理装置において、
前記アナログ信号処理部は、
前記スタンバイ状態において、前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部への電源の供給を切断することなく、クロック信号の供給を切断する
ことを特徴とする映像信号処理装置。
【請求項５】
前記請求項２記載の映像信号処理装置において、
前記アナログ信号処理部は、
前記スタンバイ状態において、前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部の少なくとも１つへの電流の供給を切断することによってスタンバイ状態とする
ことを特徴とする映像信号処理装置。
【請求項６】
前記請求項１記載の映像信号処理装置において、
前記タイミング制御部は、
外部から、前記ＣＤＳ／ＡＧＣ部、ＡＤＣ部、クランプ部及び基準電圧発生部毎にスタンバイ状態にするかどうかを制御することが可能である
ことを特徴とする映像信号処理装置。
【請求項７】
前記請求項１記載の映像信号処理装置において、
前記タイミング可変部は、
外部から、前記タイミング制御部による切り替え制御のタイミングを可変とすることが可能である
ことを特徴とする映像信号処理装置。
【請求項８】
前記請求項１記載の映像信号処理装置搭載した
ことを特徴とする半導体集積回路。
【請求項９】
レンズと、
前記レンズを透過した光をアナログ映像信号に変換する撮像素子と、
前記撮像素子から出力されるアナログ映像信号に対して信号処理を施す請求項１記載の映像信号処理装置とを備える
ことを特徴とする撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−２２９０１０（Ｐ２０１１−２２９０１０Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１０−９８０３７（Ｐ２０１０−９８０３７）
【出願日】平成２２年４月２１日（２０１０．４．２１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２２年４月２１日（２０１０．４．２１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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