検査システム及びそれを用いた半導体装置並びに検査方法
【課題】 回路面積の増大が少なくコスト増を抑えることが可能な検査システムの提供。
【解決手段】 検査回路3は、第1の回路1と第2の回路2の間に介在する。また、検査回路3は、信号伝達制御機能4と検査出力機能5とを含んでいる。信号伝達制御機能4は、第1の回路1と第2の回路2の間の信号伝達を制御する。また、検査出力機能5は、検査回路3を介し、第1の回路1の出力を検査用に出力する。本発明では、信号伝達制御機能4と検査出力機能5は、互いの機能を実現する回路の一部を共有している。また、第1の回路1と第2の回路2と検査回路3は、同一の基板上に設けられている。検査回路3は信号伝達制御機能4と検査出力機能5とを切り替えて使用する。
【解決手段】 検査回路3は、第1の回路1と第2の回路2の間に介在する。また、検査回路3は、信号伝達制御機能4と検査出力機能5とを含んでいる。信号伝達制御機能4は、第1の回路1と第2の回路2の間の信号伝達を制御する。また、検査出力機能5は、検査回路3を介し、第1の回路1の出力を検査用に出力する。本発明では、信号伝達制御機能4と検査出力機能5は、互いの機能を実現する回路の一部を共有している。また、第1の回路1と第2の回路2と検査回路3は、同一の基板上に設けられている。検査回路3は信号伝達制御機能4と検査出力機能5とを切り替えて使用する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、検査システムに関し、特に表示装置もしくは半導体装置に内蔵される検査システム回路に関する。
【背景技術】
【0002】
近年の技術の発展に伴い、従来はシリコン技術によって作成されたLSI(Large Scale Integrated circuit)等によって外部に設けられていた駆動回路等の各種回路を支持基板上に内蔵した表示装置が実用化されている。このような回路内蔵型表示装置の一例として、高価な石英基板を用いた高温プロセスによる高温ポリシリコンTFT(Thin Film Transistor)技術による表示装置が公知である。また、低温プロセスによって前駆膜を形成し、これをレーザ等でアニール(anneal)することで多結晶化する低温ポリシリコン技術により、ガラス基板等の上に回路を内蔵した表示装置も実用化されている。
【0003】
具体的な例として、特許文献1にアクティブマトリクス型表示装置が開示されている。図36は、特許文献1の図37に記載されている従来の一般的な駆動回路一体型液晶表示装置のディスプレイシステムの一例の構成図である。
【0004】
図36を参照すると、従来の駆動回路一体型液晶表示装置においては、マトリクス状に配線されM行N列の画素が配置されたアクティブマトリクス表示領域110、行方向の走査回路(走査線(ゲート線)駆動回路)109、列方向の走査回路(データ線駆動回路)3504、アナログスイッチ3505及びレベルシフタ3503等が、表示デバイス基板101上に、ポリシリコンTFTによって一体化して形成されている。
【0005】
また、コントローラIC(Integrated Circuit)102として、コントローラ113、メモリ111、デジタル・アナログ変換回路(DAC:Digital to Analog Converter )3502及び走査回路/データレジスタ3501等が単結晶シリコンのウエハー上に形成された集積回路チップ(ICチップ)が、表示デバイス基板101の外部に実装されている。更に、インタフェース回路114がシステム側回路基板103上に形成され、コントローラ113及びメモリ111と接続されている。
【0006】
また、ポリシリコンTFTで構成された従来の駆動回路一体型液晶表示装置の中には、DAC回路等のより複雑な回路を一体化して形成した装置も存在する。図37は、特許文献1の図38に記載されている従来のDAC回路内蔵型の駆動回路一体型液晶表示装置のディスプレイシステムの一例の構成図である。
【0007】
従来のDAC回路内蔵型の駆動回路一体型液晶表示装置では、DAC回路を内蔵しない図36の装置と同様に、マトリクス状に配線されM行N列の画素が配列されたアクティブマトリクス表示領域110、行方向の走査回路109及び列方向の走査回路3506を有し、これに加えて、データレジスタ3507、ラッチ回路105、DAC回路106、セレクタ回路107、レベルシフタ(Dビット)108等の回路が表示デバイス基板101上に一体化して形成されている。
【0008】
このDAC回路内蔵型の駆動回路一体型液晶表示装置の表示デバイス基板101の外部に実装されているコントローラIC102は、高電圧を使用するDAC回路3502を含まず、メモリ111、出力バッファ回路112及びコントローラ113と全て低電圧の回路・素子で構成可能である。この結果、液晶に書き込むための電圧信号を生成するために必要となる高電圧用のプロセスを併用することなくコントローラIC102を作製できるため、その価格は前述のDAC回路3502を混載したコントローラIC102よりも低く抑えることができる。
【0009】
図38は従来のガラス基板上に形成されたフレームメモリの一例の構成図、図39は従来のガラス基板上に形成されたフレームメモリに用いられる、1ビット線対分のセンスアンプ付きメモリセルの一例の回路図である。
【0010】
一方、本発明者らは、支持基板上への各種回路の集積を進め、支持基板上にメモリを集積する構造及びこの駆動方法の発明を既に特許出願した(特許文献2参照)。
【0011】
また、本発明の第1の回路に相当する表示データRAM17と、本発明の第2の回路に相当するに液晶駆動回路20とが特許文献3に開示されている。また、MPUインタフェース12を介してテストモード信号(リセット信号)がMPU系制御回路11に入力されることも特許文献3に開示されている。
【0012】
また、本発明の検査回路に相当するBIST回路と、本発明の検査出力機能5に相当するデータ出力ラッチ3と、本発明の検査入力機能6の相当するデータ入力ラッチ2とが特許文献4に開示されている。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】特開2004−046054号公報(図37および図38)
【特許文献2】特開2006−115484号公報
【特許文献3】特開2002−197899号公報(段落0015、0016、0019および図1)
【特許文献4】特開2005−129174号公報(段落0032〜0034および図1)
【発明の概要】
【発明が解決しようとする課題】
【0014】
しかしながら、上述の従来技術および特許文献1記載の駆動回路一体型液晶表示装置は、液晶モジュールに対して1フレーム時間毎に全ての画素の表示データをシリアルに高速転送しているため、高精細化し、画素数が多くなる程この転送レートが増大し、高速転送の結果、ドライバIC(Integrated Circuit)にも高速性が要求され、回路素子を構成する多数のCMOS(Complementary Metal Oxide Semiconductor )に貫通電流等が生じ、動作速度の上昇と共に消費電力が増大する。高速動作をするICは、価格も増大する。そして、階調数が増大すると回路構成の複雑化及び転送速度の更なる増大が生じ、消費電力の更なる増大及びコストの増大を招く。即ち、ディスプレイの高精細化及び多階調化に伴いドライバICの価格及び消費電力が上昇するため、システム全体の消費電力及び価格を抑える必要性から、画素数及び階調数が制限されるという問題点がある。
【0015】
また、表示デバイス基板101(図36および図37参照)の上の各回路ブロックに使用する電圧が夫々異なるため、複数の電圧に対応したプロセスを併用する必要性があり、製造プロセスコストが高くなるという問題点もある。
【0016】
また、これらの駆動回路一体型液晶表示装置は、コントローラIC102及びインタフェース回路114(図36および図37参照)が表示デバイス基板の外部に実装されているため、表示装置の縮小ができない、という問題点もある。
【0017】
また、前述の特許文献2開示の発明によって、ポリシリコンTFT等のSOI(Silicon on Insulator)構造のMOS(Metal Oxide Semiconductor )型トランジスタを集積した回路において、履歴効果による動作不良を抑制し、これらのMOS型トランジスタを構成要素として含むラッチ型センスアンプ回路及びラッチ回路の感度を向上させることが可能である。
【0018】
このように、特許文献2開示の発明は、初期の目的を達成したものの、支持基板上にメモリを集積する構造においては、従来のLSIのような検査環境が整っていないためメモリ部の検査を行うことが困難である。このために、動作が良好な良品を判別することが困難であり、表示装置として完成した状態でしか良品と不良品の判定ができない。また、表示部と駆動ICの構成のように駆動回路部分が分離されていないために、表示欠陥等が発生した場合に不良部位が表示部に存在するのかメモリを含む駆動回路部に存在するのか特定することが困難となる。このために、設計上もしくは製造上の問題が表示部に存在するのか、メモリを含む駆動回路部に存在するのかが不明となり、改善が困難となる。
【0019】
このような検査や解析を容易とするために、支持基板上に形成されたメモリ部を検査する回路を支持基板上に形成することが考えられる。メモリ部に記憶された内容を検査するための検査回路は、メモリの出力部に設けられることが好ましい。また、記憶されている内容が正しいかを照合するために、メモリ内に記憶されている全てのデータを読み出せる構造が好ましい。
【0020】
そのような構造のメモリ検査回路を用いた構成として、例えば、図40に示すような構成が考えられる。図40では、メモリ111の出力は出力レジスタ130に一旦保持される。この出力レジスタ130の出力は、通常動作時には検査回路131内をデータ状態を変化させること無く通過する。検査回路131を通過したデータは、DAC内蔵駆動回路132により表示エリア110に伝えられる。一方、検査時には出力レジスタ130の出力は、検査回路131を介し検査出力される。
【0021】
図40の構成図の出力レジスタ130ならびに検査回路131の回路の例を図41に示す。出力レジスタ130は、例えばラッチ回路で構成される。この出力レジスタ130の出力は検査回路131を通過してDAC内蔵駆動回路側に接続される。また、出力レジスタ130の出力は分岐され、検査回路131内のバッファ133に入力される。バッファ133の出力はセレクタ135の一方の端に入力される。セレクタ135の他方の端は、検査出力線134に接続される。セレクタ135は、シフトレジスタ136により選択動作される。同図の例では、4ビット毎にシフトレジスタ136で選択され、4ビットの検査出力線134に出力される。
【0022】
しかしながら、この検査回路を用いると従来のメモリを集積する構造で使用する出力レジスタだけでなく、検査データを読み出しためのシフトレジスタも使用する。また、データの読み出し線を長く引き伸ばす必要があり、データ読み出し線の寄生容量等の負荷が大きくなるため、読み出されたデータ信号の立ち上がりが悪くなる。データ信号の立ち上がりを改善するには、読み出し用のバッファのサイズを大きくする必要がある。
【0023】
また、検査対象の回路の各出力にデータの読み出し線全体を駆動する能力を持ったバッファが必要となるため、バッファのサイズが大きくなる。これらの結果、検査回路を付加することによる回路面積の増大はきわめて大きくなる。また、検査回路の回路面積が大きいために、メモリと表示部間の配線長が長くなるとともに寄生容量等が増大する。その結果、メモリと表示部間のデータ転送速度が低下するという問題も生じる。
【0024】
一方、検査回路を付加しない場合、前述のように、不良部位が特定できない上に、良品判定等の検査が困難となっている。この結果、検査コストが大幅に増大してしまう。
【0025】
一方、特許文献3および4開示の発明に、第1回路と第2回路との間に検査回路が存在する構成は全く開示されていない。
【0026】
そこで本発明の目的は、回路面積の増大が少なくコスト増を抑えることが可能な検査システムを提供することにある。
【課題を解決するための手段】
【0027】
前記課題を解決するために本発明による検査システムは、第1の回路と、第2の回路と、前記第1および第2の回路間に介在する検査回路とを含む検査システムであって、
前記検査回路は複数のラッチ回路から構成され、
前記検査回路は、前記複数のラッチ回路のそれぞれの入力を前記第1の回路に接続し、前記複数のラッチ回路のそれぞれの出力を前記第2の回路に接続することにより、前記第1及び第2の回路間の信号伝達を制御する信号伝達制御手段と、前記第1の回路の出力を前記複数のラッチ回路のそれぞれにラッチした後、前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第1の回路の出力を前記シフトレジスタを介して検査用に外部に出力する検査出力手段と、外部から入力される検査信号を前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第2の回路に入力する検査入力手段とを含み、
前記信号伝達制御手段と前記検査出力手段と前記検査入力手段とを切り替えて使用するとともに、前記各々の手段は、各手段を実現する回路の一部を互いに共有することを特徴とする。
【0028】
次に本発明の作用を述べる。本発明の検査回路は、複数の機能を有し、かつ、各々の機能が、その機能を実現する回路の一部を互いに共有しているため、複数の機能を実現するための回路規模が減少する。また、信号伝達制御回路と検査回路の一部が共有されるために、回路規模が大きく減少する。また、データ読み出し線の長さが短くなるため、寄生容量が小さくなり、バッファのサイズが小さくなる。また、データ読み出し線全体を駆動する必要がなくなるため、バッファのサイズが小さくなる。これらにより、回路面積が非常に小さくなり検査コストを低減できる。
【0029】
一方、パターン圧縮回路やパターン生成回路あるいはBIST(Built-In Self Test)を内蔵するため、検査装置のピン数を減らせたり、一度に検査できる素子数を増やしたりすることができる。また、検査装置に要求される性能が低くて済むため、検査コストを大幅に減少することができる。
【発明の効果】
【0030】
本発明によれば、回路面積の増大が少なくコスト増を抑えることが可能な検査システムおよびその検査回路、半導体装置、表示装置ならびに半導体装置の検査方法を提供することが可能となる。
【図面の簡単な説明】
【0031】
【図1】本発明に係る検査システムの第1実施例の構成図である。
【図2】第1実施例の検査回路の機能ブロックの他の例を示す図である。
【図3】本発明に係る検査システムの第2実施例の構成図である。
【図4】本発明に係る検査システムの第3実施例の構成図である。
【図5】本発明に係る検査システムの第4実施例の構成および動作を示す図である。
【図6】本発明に係る検査システムの第4実施例の構成および動作を示す図である。
【図7】本発明に係る検査システムの第4実施例の構成および動作を示す図である。
【図8】フリップ・フロップとして、D型フリップ・フロップを用いた場合の例を示す回路図である。
【図9】フリップ・フロップとしてD型フリップ・フロップを用いた場合の例を示す回路図である。
【図10】シフトレジスタラッチの一例の回路図である。
【図11】D型フリップ・フロップの内部回路として転送ゲートとインバータを用いた場合の例を示す回路図である。
【図12】非オーバーラップクロックの一例の回路図である。
【図13】D型フリップ・フロップとしてクロックド・インバータとインバータを用いた場合の例を示す回路図である。
【図14】D型フリップ・フロップとしてTSPCを用いた場合の例を示す回路図である。
【図15】D型フリップ・フロップとしてセンスアンプを用いた場合の例を示す回路図である。
【図16】本発明に係る検査システムの第5実施例の構成図である。
【図17】本発明に係る検査システムの第6実施例の構成図である。
【図18】本発明に係る検査システムの第7実施例の構成図である。
【図19】本発明に係る検査システムの第8実施例の構成図である。
【図20】本発明に係る検査システムの第9実施例の構成図である。
【図21】本発明に係る検査システムの第10実施例の構成図である。
【図22】本発明に係る検査システムの第11実施例の構成図である。
【図23】本発明に係る検査システムの第12実施例の構成図である。
【図24】本発明に係る検査システムの第13実施例の構成図である。
【図25】各回路間に1個ずつ検査回路を設ける例を示す構成図である。
【図26】本発明に係る検査システムの第14実施例の構成図である。
【図27】出力レジスタ兼検査回路140の一例の回路図である。
【図28】本発明に係る検査システムの第15実施例の構成図である。
【図29】本発明に係る検査システムの第16実施例の構成図である。
【図30】メモリBISTの一例の構成図である。
【図31】第19実施例のBIST回路の一例の構成図である。
【図32】クロックド・コンパレータの一例の回路図である。
【図33】クロックド・コンパレータの一例の回路図である。
【図34】TFT基板上の回路の一例の構成図である。
【図35】本実施例のタイミングチャートの一例を示す図である。
【図36】特許文献1の図37に記載されている従来の一般的な駆動回路一体型液晶表示装置のディスプレイシステムの一例の構成図である。
【図37】特許文献1の図38に記載されている従来のDAC回路内蔵型の駆動回路一体型液晶表示装置のディスプレイシステムの一例の構成図である。
【図38】従来のガラス基板上に形成されたフレームメモリの一例の構成図である。
【図39】従来のガラス基板上に形成されたフレームメモリに用いられる、1ビット線対分のセンスアンプ付きメモリセルの一例の回路図である。
【図40】従来のメモリ検査回路の一例の構成図である。
【図41】図40の構成図の出力レジスタ130ならびに検査回路131の回路の例を示す図である。
【発明を実施するための形態】
【0032】
以下、本発明の実施例について添付図面を参照しながら説明する。
【実施例1】
【0033】
図1は本発明に係る検査システムの第1実施例の構成図である。同図を参照すると、本発明に係る検査システムの第1実施例は、第1の回路1と、第2の回路2と、検査回路3とを含んでいる。
【0034】
検査回路3は、第1の回路1と第2の回路2の間に介在する。また、検査回路3は、信号伝達制御機能4と検査出力機能5とを含んでいる。信号伝達制御機能4は、第1の回路1と第2の回路2の間の信号伝達を制御する。また、検査出力機能5は、検査回路3を介し、第1の回路1の出力を検査用に出力する。本発明では、信号伝達制御機能4と検査出力機能5は、互いの機能を実現する回路の一部を共有している。また、第1の回路1と第2の回路2と検査回路3は、同一の基板上に設けられている。
【0035】
図2は、第1実施例の検査回路の機能ブロックの他の例を示す図である。図1と異なる点は、第1の回路1から検査回路3内の各機能への入力が、第1の回路1の出力を分岐することで入力されている点である。第1実施例では、信号伝達制御機能4と検査出力機能5が互いの機能を実現する回路の一部を共有している。
【0036】
第1の回路1とのインタフェース部分(不図示)に相当する回路が共有されている場合、図2のように第1の回路1から検査回路3内の各機能への入力が第1の回路1の出力を分岐することで入力される構成となる。
【0037】
本発明では、信号伝達制御機能4と検査出力機能5は、互いの機能を実現する回路の一部を共有しているため、全体の回路規模が縮小する。その結果、検査回路を設けることによる回路面積の増大が抑えられ、チップ全体の面積を小さくすることができる。また、回路規模が小さくなるため、故障の発生確率が低くなる。また、チップ面積が小さくなり、故障の発生確率が低くなるために、全体のコストが低下する。また、検査回路を内蔵することができるので、検査コストも低減する。
【実施例2】
【0038】
図3は本発明に係る検査システムの第2実施例の構成図である。同図を参照すると、本発明に係る検査システムの第2実施例は、第1の回路1と、第2の回路2と、検査回路3とを含んでいる。
【0039】
検査回路3は、第1の回路1と第2の回路2の間に介在する。また、検査回路3は、信号伝達制御機能4と検査入力機能6とを含んでいる。信号伝達制御機能4は、第1の回路1と第2の回路2の間の信号伝達を制御する。また、検査入力機能6は、外部から入力される検査用信号を、検査回路3を介し第2の回路2に出力する。本発明では、信号伝達制御機能4と検査入力機能6は、互いの機能を実現する回路の一部を共有している。また、第1の回路1と第2の回路2と検査回路3は、同一の基板上に設けられている。
【0040】
本発明では、信号伝達制御機能4と検査入力機能6は、互いの機能を実現する回路の一部を共有しているため、全体の回路規模が縮小する。その結果、検査回路を設けることによる回路面積の増大が抑えられ、チップ全体の面積を小さくすることができる。また、回路規模が小さくなるため、故障の発生確率が低くなる。チップ面積が小さくなり、また、故障の発生確率が低くなるために、全体のコストが低下する。検査回路を内蔵することができるので、検査コストも低減する。
【実施例3】
【0041】
図4は本発明に係る検査システムの第3実施例の構成図である。同図を参照すると、本発明に係る検査システムの第3実施例は、第1の回路1と、第2の回路2と、検査回路3とを含んでいる。
【0042】
本発明の検査回路3は、第1の回路1と第2の回路2の間に介在する。また、検査回路3は、信号伝達制御機能4と検査出力機能5と検査入力機能6を有する。信号伝達制御機能4は、第1の回路1と第2の回路2の間の信号伝達を制御する。また、検査出力機能5は、検査回路3を介し、第1の回路1の出力を検査用に出力する。また、検査入力機能6は、外部から入力される検査用信号を、検査回路3を介し第2の回路2に出力する。本発明では、信号伝達制御機能4と検査出力機能5と検査入力機能6は、互いの機能を実現する回路の一部を共有している。また、第1の回路1と第2の回路2と検査回路3は、同一の基板上に設けられている。
【0043】
本発明では、信号伝達制御機能4と検査出力機能5と検査入力機能6は、互いの機能を実現する回路の一部を共有しているため、全体の回路規模が縮小する。その結果、検査回路を設けることによる回路面積の増大が抑えられ、チップ全体の面積を小さくすることができる。また、回路規模が小さくなるため、故障の発生確率が低くなる。チップ面積が小さくなり、また、故障の発生確率が低くなるために、全体のコストが低下する。検査回路を内蔵することができるので、検査コストも低減する。
【0044】
さらに、本発明では第1の回路の出力の検査と、第2の回路を検査するデータの入力とを、同一の検査回路3で実行することができる。すなわち、二つの検査機能と、回路間の信号伝達機能を、一つの検査回路で実行できる。この結果、コストを大きく抑えることができるとともに、信頼性の高い回路を実現できる。
【実施例4】
【0045】
図5〜7は本発明に係る検査システムの第4実施例の構成および動作を示す図である。前述のように、第1の回路1と第2の回路2の信号伝達を制御する信号伝達制御機能4を実現するためには、たとえば、ラッチ等により構成された出力レジスタ(出力バッファ)等の信号伝達制御回路部が必要である。
【0046】
一方、たとえば第1の回路1の出力がパラレル出力であり、この複数ビットの出力を検査するには、シフトレジスタ等のデータを順次転送する回路を用いシリアルデータに変換すると検査が容易となる。本発明の検査回路3の具体的な回路構成では、この出力レジスタの機能と、シフトレジスタの機能を兼用できる回路を用いる。
【0047】
すなわち、本発明の第4実施例の検査回路では、共有される回路がラッチ回路からなる。このラッチ回路は、通常動作の場合には、第1の回路1と第2の回路2の間に設けられた出力レジスタ(バッファ)7(図5参照)として機能する。
【0048】
一方、検査時には、シフトレジスタ8として機能するかシフトレジスタ8を構成する(図6または図7参照)。このシフトレジスタ8は、構成に応じて、検査出力用(図6参照)にも検査入力用(図7参照)にも使用することが可能である。従来、出力レジスタとシフトレジスタの双方に複数のフリップ・フロップ等が必要であったが、本発明の構成では、その数が半減する。
【0049】
たとえば、12個のトランジスタで構成されるフリップ・フロップを500個接続して一つの出力レジスタを構成している場合、従来の検査回路部のフリップ・フロップ内のトランジスタ数のみで12×500×2=12000個となる。本発明では、これが6,000個で済む。
【0050】
図5〜図7は本実施例の各動作状態での信号の流れの一例を示している。図5は通常動作時、図6は第1の回路1の出力を検査する時、図7は第2の回路2に検査信号を入力する時の信号の流れを示す。図5の通常動作時は、第1の回路1のパラレル出力は検査回路3の中の出力レジスタ7に一旦保持され、次に第2の回路2に伝達される。
【0051】
第1の回路1のパラレル出力を検査する場合には、まず図5の構成で、第1の回路1の出力が検査回路3の中の出力レジスタ7に一旦保持される。次に、図6の構成とする。すなわち、出力レジスタ7と第1の回路1との接続を切り離す。また、出力レジスタ7間の接続を変更し、シフトレジスタ8の構成とする。これにより、出力レジスタ7に保持された第1の回路1の出力は、シフトレジスタ8により順次シリアルデータとして外部に読み出すことが可能となる。
【0052】
尚、図6では、シフトレジスタ8と第2の回路2の間は接続されていないが、この二つの間を接続しても第1の回路1の出力をシフトレジスタ8で検査する機能は同様に実現できる。
【0053】
一方、第2の回路2にシリアルデータでの検査信号を入力する時は、図7の接続とする。ここでは、通常の動作での出力レジスタ7がシフトレジスタ8の構成に接続される。また、シフトレジスタ8の各段の出力が第2の回路2の入力部に接続される。この構成により、外部から検査信号を入力するとシフトレジスタ8により順次第2の回路2に検査信号が伝達される。第2の回路2にレジスタが設けられる場合、第2の回路2の所望の全ての入力端子に検査信号を伝達するまでレジスタにより検査入力信号を保持し、所望の全ての入力端子に検査信号が入力された後に、第2の回路2を検査することも可能である。
【0054】
尚、本発明では、第2の回路への検査信号を入力した場合に、この検査入力信号を、第1の回路1の検査出力側から取り出すことができる。たとえば、第2の回路2への検査信号として図7の左側よりシリアルデータを入力し、そのシリアルデータを第1の回路の検査出力として利用する図6の右側から取り出すことができる。この機能を利用し、図7の左側から入力する検査入力信号と、図6の右側から得られる検査出力信号を比較することによって、本発明の検査回路自体が正常に動作しているかを検査することができる。
【0055】
さて、上記の共有されるラッチ回路として、たとえば、スキャン・パス・テストの1種であるMUXスキャン(マルチプレクサ・スキャン)方式で用いるフリップ・フロップと同様のフリップ・フロップを用いる。すなわち、入力部にマルチプレクサを有するフリップ・フロップを用いる。
【0056】
図8はフリップ・フロップとして、D型フリップ・フロップを用いた場合の例を示している。D型フリップ・フロップの入力であるD端子の前にマルチプレクサ(MUX)が挿入されている。マルチプレクサは信号Tで制御され、入力信号D1もしくはD2のどちらかをD端子に入力する。D端子に入力された信号は、CLK信号で制御されQ端子に出力される。
【0057】
図8の構成に加えて、クロック入力にもマルチプレクサを追加したフリップ・フロップを用いる。これは、2ポート・フリップ・フロップと同様の構成である。図8と同様に、フリップ・フロップとしてD型フリップ・フロップを用いた場合の例を図9に示す。D型フリップ・フロップの入力であるD端子、並びにクロック入力であるCLK端子の前にマルチプレクサが挿入されている。D端子のマルチプレクサは図8と同様に信号Tで制御され、入力信号D1もしくはD2のどちらかをD端子に入力する。一方、CLK端子のマルチプレクサは信号Sで制御され、入力信号CK1もしくはCK2のどちらかをCLK端子に入力する。
【0058】
一方、マルチプレクサを用いないで同様の機能を実現するシフトレジスタラッチ(Polarity Hold Latchと呼ばれることもある)を用いることも可能である。この例を図10に示す。このシフトレジスタラッチは、主にNAND回路で構成され、一部にインバータを含む(この図では、データ入力Dやスキャン入力Iが接続されるNAND回路の片方に丸でインバータ機能を示した)。この構成では、通常動作用クロックC、シフトクロックA、共用クロックBと3つのクロックを用いる。
【0059】
通常動作時は、非オーバーラップクロックである通常動作用クロックCと共用クロックBとを用い、シフトクロックAはL(ロウ)の状態に保たれ、データ入力Dがラッチされる。検査時には、非オーバーラップクロックであるシフトクロックAと共用クロックBとを用い、通常動作用クロックCはL(ロウ)に保たれ、スキャン入力Iがラッチされる。この構成では、図8もしくは図9と比べるとマルチプレクサがない。その結果、マルチプレクサによる遅延がなくなり、高速化が可能である。
【0060】
尚、これらのフリップ・フロップやシフトレジスタラッチの各段の出力は、スイッチ等を用いない単純な分岐で次段のフリップ・フロップやシフトレジスタラッチと第2の回路2の双方に接続しても良いし、スイッチ等を用いて第2の回路2への接続をオン・オフしてもよい。
【0061】
一方、D型フリップ・フロップの内部回路(マルチプレクサ部分を除いたD型フリップ・フロップ自体の回路)としては、様々な方式が利用できる。たとえば、転送ゲートとインバータを用いた図11の構成としてもよい。この構成では、二つのクロックが必要であり、それらのクロックは互いが逆相であり、かつ、信号がオーバーラップしない必要がある(いわゆる非オーバーラップクロックが必要である)。このような非オーバーラップクロックは、たとえば図12のようなNANDとインバータで構成された回路により生成することができる。
【0062】
D型フリップ・フロップとして、図13に示すようなクロックド・インバータとインバータを用いる構成とすることもできる。この回路は図11に比べると、クロックのスキューに強く、オーバーラップしたクロックでも動作可能である。そのため、図12のような付加回路が不要であるため、回路面積を小さくすることができる。ただし、中央のノードの電位が変動すると、その変動は出力に伝播すると共に、電源電位間に多大な電流が流れてしまう。
【0063】
一方、NANDのみで構成したD型フリップ・フロップも用いることが可能である。この回路は比較的安定であり、また、内部素子が全てNAND回路であるため、設計が容易である。
【0064】
また、他のD型フリップ・フロップとして、図14に示すTSPC(True Single Phase Clock、もしくは、True Single Phase CMOS)を用いることも可能である。この回路は、高速動作が可能であると共に、単相のクロックのみで動作するため、回路面積等の点で有利である。ただし、スタティック回路とダイナミック回路の混合回路であるため、遅い周波数で動作させる場合には問題が生じることがある。
【0065】
一方、センスアンプを用いるD型フリップ・フロップも使用可能である。センスアンプを用いるD型フリップ・フロップは、StrongArmと呼ばれるCPU(Central Processing Unit )で採用されたことがあるため、StrongArm型と呼ばれることもある。
【0066】
図15にセンスアンプを用いるD型フリップ・フロップの一例の回路図を示す。最初のステージがセンスアンプ構成であり、次のステージがNANDのたすき掛けとなっている。単相クロックで動作可能であるため、クロックのオーバーラップやデューティの影響を受けない。また、クロックで駆動されるトランジスタ数が3つと少なく、クロック線回りの設計も容易である。また、われわれの評価によれば、このD型フリップ・フロップは、広い周波数範囲で使用可能であると共に、電源電圧を低下しても動作する。また、消費電力も低いことが分かっており、本発明に好適に使用される。
【実施例5】
【0067】
図16は本発明に係る検査システムの第5実施例の構成図である。同図を参照すると、本発明の第5実施例は、第1の回路1がメモリアレイ9であり、第2の回路2もメモリアレイ10である装置である。この構成は、メモリアレイ間でデータをやり取りする場合や、一方のメモリアレイから他方のメモリアレイにデータが転送されることがある場合に用いられる。本発明によれば、前述の検査回路3により各々のメモリアレイを検査することが可能である。
【実施例6】
【0068】
図17は本発明に係る検査システムの第6実施例の構成図である。同図を参照すると、本発明の第6実施例は、第1の回路1がメモリアレイ9であり、第2の回路2は表示回路の入力部11である装置である。この構成は、メモリアレイ9から表示回路の入力部11にデータが転送されることがある場合に用いられる。
【0069】
本発明によれば、前述の検査回路3によりメモリアレイ9並びに表示回路の入力部11を検査することが可能である。また、通常動作時は、たとえば、メモリアレイ9のデータに基づいた表示を行うことが可能である。
【実施例7】
【0070】
図18は本発明に係る検査システムの第7実施例の構成図である。同図を参照すると、本発明の第7実施例は、第1の回路1がメモリアレイ9であり、第2の回路2はデータ処理機能回路12である装置である。この構成は、メモリアレイ9からデータ処理機能回路12にデータが転送される。
【0071】
本発明によれば、前述の検査回路3によりメモリアレイ9並びにデータ処理機能回路12を検査することが可能である。また、通常動作時は、たとえば、メモリアレイ9のデータを用いてデータ処理機能回路12によってデータ処理を行うことが可能である。
【実施例8】
【0072】
図19は本発明に係る検査システムの第8実施例の構成図である。同図を参照すると、本発明の第8実施例は、第1の回路1が撮像部14であり、第2の回路2はメモリアレイ10である装置である。この構成は、撮像部14で得られたデータをメモリアレイ10に転送されることがある場合に用いられる。
【0073】
本発明によれば、前述の検査回路3により撮像部14並びにメモリアレイ10を検査することが可能である。また、通常動作時は、たとえば、撮像部14で撮影された画像データをメモリアレイ10に保存することが可能である。
【実施例9】
【0074】
図20は本発明に係る検査システムの第9実施例の構成図である。同図を参照すると、本発明の第9実施例は、第1の回路1が撮像部14であり、第2の回路2は表示回路の入力部11である装置である。この構成は、撮像部14から表示回路の入力部11にデータが転送されることがある場合に用いられる。
【0075】
本発明によれば、前述の検査回路3により撮像部14並びに表示回路の入力部11を検査することが可能である。また、通常動作時は、たとえば、撮像部14で撮影された画像データに基づいた表示を行うことが可能である。
【実施例10】
【0076】
図21は本発明に係る検査システムの第10実施例の構成図である。同図を参照すると、本発明の第10実施例は、第1の回路1が撮像部14であり、第2の回路2はデータ処理機能回路12である装置である。この構成は、撮像部14からデータ処理機能回路12にデータが転送される。
【0077】
本発明によれば、前述の検査回路3により撮像部14並びにデータ処理機能回路12を検査することが可能である。また、通常動作時は、たとえば、撮像部14で撮影されたデータを用いてデータ処理機能回路12によってデータ処理を行うことが可能である。
【実施例11】
【0078】
図22は本発明に係る検査システムの第11実施例の構成図である。同図を参照すると、本発明の第11実施例は、第1の回路1がデータ処理機能回路13であり、第2の回路2はメモリアレイ10である装置である。この構成は、データ処理機能回路13で処理されたデータをメモリアレイ10に転送されることがある場合に用いられる。
【0079】
本発明によれば、前述の検査回路3によりデータ処理機能回路13並びにメモリアレイ10を検査することが可能である。また、通常動作時は、たとえば、データ処理機能回路13で処理されたデータをメモリアレイ10に保存することが可能である。
【実施例12】
【0080】
図23は本発明に係る検査システムの第12実施例の構成図である。同図を参照すると、本発明の第12実施例は、第1の回路1がデータ処理機能回路13であり、第2の回路2は表示回路の入力部11である装置である。この構成は、データ処理機能回路13から表示回路の入力部11にデータが転送されることがある場合に用いられる。
【0081】
本発明によれば、前述の検査回路3によりデータ処理機能回路13並びに表示回路の入力部11を検査することが可能である。また、通常動作時は、たとえば、データ処理機能回路13で処理されたデータに基づいた表示を行うことが可能である。
【実施例13】
【0082】
図24は本発明に係る検査システムの第13実施例の構成図である。同図を参照すると、本発明の第13実施例は、第1の回路1がデータ処理機能回路13であり、第2の回路2もデータ処理機能回路12である装置である。この構成は、データ処理機能回路12,13間でデータをやり取りする場合や、一方のデータ処理機能回路から他方のデータ処理機能回路にデータが転送されることがある場合に用いられる。
【0083】
本発明によれば、前述の検査回路3により各々のデータ処理機能回路12,13を検査することが可能である。また、通常動作時は、たとえば、最初のデータ処理機能回路13で処理されたデータを用いて、次のデータ処理機能回路12によってデータ処理を行うことが可能である。
【0084】
本発明の第5実施例から第13実施例は、互いに組み合わせることも可能である。たとえば、図25に示すように各回路間に1個ずつ検査回路を設ける構成も可能である。この例では、撮像部14で撮影されたデータをデータ処理機能回路12でデータ処理し、その処理データがメモリアレイ10に保存され、その保存データが表示回路の入力部11に入力され表示が行われる。各回路の間に本発明による検査回路3が設けられるため、全ての回路ブロックを検査することが可能である。
【0085】
たとえば、データ処理機能回路12とメモリアレイ10の間の検査回路3は、データ処理機能回路12の出力を検査するとともに、メモリアレイ10に検査信号を入力することができる。メモリアレイ10に入力された検査信号を用いて、メモリアレイ10と表示回路の入力部11の間の検査回路3でメモリアレイ10の出力を検査することができる。これらの実施例の組み合わせ方は、自由に組み合わせることが可能である。
【実施例14】
【0086】
図26は本発明に係る検査システムの第14実施例の構成図である。同図を参照すると、本発明の第14実施例は、メモリ内蔵型ディスプレイの一例の構成を示している。これは、前述の図40に示したメモリ内蔵型ディスプレイの検査方式と対比した場合の本発明の検査方式である。
【0087】
図26を参照すると、メモリ111の出力は出力レジスタ兼検査回路140に一旦保持される。メモリ111の出力は、通常動作時には出力レジスタ兼検査回路140内をデータ状態を変化させること無く通過する。出力レジスタ兼検査回路140を通過したデータは、DAC内蔵駆動回路132により表示エリア110に伝えられる。一方、検査時にはメモリ111の出力は、出力レジスタ兼検査回路140を介し検査出力される。
【0088】
図26の構成図の出力レジスタ兼検査回路140の回路の例を図27に示す。出力レジスタ兼検査回路140はフリップ・フロップ等を多数用いて構成され、その出力はDAC内蔵駆動回路側に接続される。また、出力レジスタ兼検査回路140の出力は分岐され、次段のフリップ・フロップ等に接続されるマルチプレクサに入力される。
【0089】
マルチプレクサは、検査イネーブル等の信号で入力を選択される(図示せず)。マルチプレクサがフリップ・フロップ間を接続するように選択された場合、シフトレジスタを構成する。図27の例では、4ビット毎にシフトレジスタで選択され、4ビットの検査出力線134に出力される。
【0090】
一方、前段のフリップ・フロップが存在しないフリップ・フロップのマルチプレクサには、メモリの出力と検査入力線141が接続される。検査入力線141からの入力が選択されると、検査信号がシフトレジスタにより順次転送されると共に、DAC内蔵駆動回路に入力される。
【0091】
図27の回路図は、たとえば、図8のD型フリップ・フロップを使用する構成となっている。フリップ・フロップとして、図9のD型フリップ・フロップを用いた場合、クロックも切り替えることが可能となる。この場合、通常動作時に検査回路が出力レジスタとして機能し、メモリの出力をラッチしDAC内蔵駆動回路に伝達する場合(図5に該当)は、検査イネーブル信号をオフとする。この時、メモリの出力をラッチするためのクロックに従って、順次メモリの出力をラッチする。
【0092】
一方、メモリの出力を検査する時は検査回路がシフトレジスタとして機能する(図6に該当)。この時、検査イネーブル信号をオンとする。メモリを検査するためのクロックを用いて、シフトレジスタにより順次、メモリの出力を外部に呼び出す。また、DAC内蔵駆動回路に検査信号を入力する場合(図7に該当)も、検査イネーブル信号をオンとする。メモリを検査するためのクロックと同じクロックか、もしくは、DAC内蔵駆動回路を検査するための専用クロックのどちらかを用いて、検査入力信号をシフトレジスタを介し、順次入力する。
【0093】
良く知られているように、負荷容量が増大すると信号の立ち上がりは遅くなる。従来の図40の構成では、検査出力線が非常に長くなる。また、検査出力線と、出力レジスタからの出力線並びにセレクタを選択する線並びにセレクタの出力線との間にクロス容量等の寄生容量が生じる。
【0094】
また、出力レジスタからの出力線と、シフトレジスタのあいだにもクロス容量等の寄生容量が生じる。このため、検査出力線全体を駆動する必要があるセレクタ前のバッファは、大きなサイズが必要とされる。また、寄生容量が大きいために、信号の立ち上がりが遅くなり、全ての信号に対するバッファサイズが大きくなる。
【0095】
一方、本発明の図27の構成では、寄生容量が小さくなる。また、図40と異なり、シフトレジスタで直接検査データを伝播していくため、最終的な検査出力線は長さが短く、かつ、寄生容量等もほとんどない。この結果、本発明によると、回路自体が簡略化され回路面積が減ると共に、バッファサイズも小さくできるため、回路面積を大きく削減することが可能である。
【実施例15】
【0096】
検査出力を評価する場合、必要に応じて、検査結果を圧縮すると検査コストを大きく減少することができる。この方法は、全出力を逐次検査が必須の場合には用いることができないが、圧縮結果で検査が代替できる場合や、全出力検査と併用し初期検査に圧縮方式を用い全出力検査の対象を絞る場合等に極めて有効に用いられる。
【0097】
この検査出力を圧縮する機能を追加した構成を、本発明の第15実施例として示す。検査出力の圧縮には、様々な方法を用いることが可能である。ここでは、パターン圧縮回路であるMISR(Multiple Input Singature Register)を用いる例を示す。
【0098】
図28は本発明に係る検査システムの第15実施例の構成図である。同図はMISRの一例の構成を示している。同図を参照すると、MISRの一例はフリップ・フロップとEXOR(Exclusive OR)で構成される。この回路では、N次(Nは正の整数:図28では一例として4次)のビット列を入力すると、シグネチャと呼ばれるN次のビット列状態に圧縮する。異なったビット列が入力されると、シグネチャは1/2Nの確率で偶然一致する場合を除き必ず異なったシグネチャとなる。
【0099】
入力データと一致するシグネチャが出力されるかを解析することにより、良品/不良品の判定が可能である。圧縮回路を用いると、出力の信号線数を減らすことができるため、検査コストの低減が図られる。また、入力データに対応するシグネチャであるかどうかを判定するだけで良否判定ができるため、判定回路の規模も小さくすることができる。
【0100】
本発明の半導体装置と外部のLSIテスタ(ロジックテスタ、メモリテスタ、ミックスドシグナルテスタ等)やアレイテスタ等の検査装置との接続には、種々の方法が可能である。たとえば、システム・バスと別にテスト・バスを設け、半導体装置内の各検査ブロックのインタフェース信号にテスト・バスを介してアクセスするテスト・バス方式を用いることができる。
【0101】
また、半導体装置内の各検査ブロックのインタフェース信号と通常動作時の信号とを多重化し外部ピンを共有化しテスト制御信号で外部ピンからの信号伝達を制御するマルチプレクス方式(引き出し方式)を用いることも可能である。さらに、検査アクセス機構を設け、検査時に各検査ブロックに検査アクセス機構を介してアクセスするコア・テスト方式等も使用可能である。コア・テスト方式を用いる場合、各検査ブロックにラッパと呼ばれるインタフェース回路を設けると各検査ブロックの検査手順並びに検査アクセス機構を効率的に開発することができる。
【実施例16】
【0102】
また、検査入力信号として、ランダムパターンを使用することも可能である。ランダムパターンの発生回路としては、たとえば、LFSR(Linear Feedback Shift Register )を用いることができる。このLFSRは、M系列(Maximum Length Code) 擬似乱数発生回路である。M系列擬似乱数は、以下のような特徴を有している。
【0103】
まず、以下の2点で真の乱数に近い特徴を有する。一つ目は、「0」と「1」の割合がほぼ等しいことである(正確には、「0」が一つ少ない)。二つ目は、「0」もしくは「1」の片方が連続して発生する”run ”が、真の乱数と同じ特徴(長さmの”run ”の頻度は、長さm+1の”run ”の頻度の2倍)を有する。
【0104】
一方、回路を作製するに当たっては、ハードウエアで実現する場合の回路構成が簡単であることも特徴である。すなわち、Xビットのシフトレジスタを構成し、その特性多項式に対応するビットをEXORにより帰還タップを構成することで実現可能である。
【0105】
図29は本発明に係る検査システムの第16実施例の構成図である。同図は3段のLFSRの回路の一例の構成を示している。同図に示すような簡単な構成によって、真の乱数に近い特性を有する擬似乱数が得られる。このLFSRで出力された擬似乱数を検査入力信号として利用することにより、検査対象の回路を様々な条件(様々なビット状態)で検査することが可能となる。
【0106】
尚、LFSRからの出力を並列に構成されるシフトレジスタに順次入力する場合、FF論理値相関と呼ばれるフリップ・フロップ間の論理値が常に同じ状態になるようなことが発生し、故障の検出率が低下する場合がある。LFSRの各ビット間をEXORで接続する位相シフタを挿入することで、相関関係をなくすことができ、検出率を高くできる。
【実施例17】
【0107】
本発明の第17実施例では、ロジックBIST(Built-In Self Test)と呼ばれるものを形成する。すなわち、前述のLFSRをTPG(Test Pattern Generator :テストパターン生成器)として用い、また、前述のMISRを用いて圧縮した結果により故障を判断するORA(Output Response Analyzer :出力応答解析器)もしくはTRA(Test Response Analyzer :テスト応答解析器)と呼ばれる回路を内蔵する。
【0108】
本発明では、TPGは第1の回路の検査入力に用いられる。TPGからの検査入力を第1の回路に入力し、その出力を本発明の検査回路で出力し、その出力をMISRに入力し圧縮し判定回路で良否判定を行う。図25のように、本発明を複数組み合わせた場合には、本発明の検査回路の検査入力信号としてTPGからの検査信号を使用することができる。
【0109】
このように、ロジックBISTを構成することにより、外部への端子数が減少する。また、外部とのデータ転送速度も低くすることが可能である。これらの結果、外部の検査装置の構造も簡略化され、検査コストが大きく減少する。
【実施例18】
【0110】
メモリを検査する場合に、本発明の全データを外部に読み出す方法と、いわゆるメモリBISTと呼ばれる方法を併用することによって、より確実な検査が可能となる。これが、本発明の第18実施例である。図30はメモリBISTの一例の構成図である。
【0111】
同図を参照すると、メモリBIST41は、RAM(Random Access Memory)30と、パターン発生器31と、アドレス発生器32と、BIST制御部33と、結果比較器34と、セレクタ35〜38とを含んで構成される。
【0112】
メモリBIST41では、パターン発生器31とアドレス発生器32で生成されたデータをRAMブロック30のそれぞれデータ入力(Din)、アドレス入力(Addr)に入力する。RAMブロック30の前に配置されるセレクタ35〜38で信号を選択する。BIST制御部33を介して、BISTの動作が制御される。RAMブロック30からの出力は結果比較器34で期待値と比較され、比較した結果のパス/フェール(良/不良)の結果だけが出力される。この図では、解析が必要な場合に備え、フェール情報を読み出せる構成が示されている。
【0113】
本発明では、このメモリBIST41と共に、全データを外部に読み出す検査回路が設けられる。メモリBIST41で初期評価を行い、異常点を発見した後、本発明の検査回路により全データを外部に読み出すことにより、故障箇所を詳細に解析することが可能である。この方法により、検査コストを大幅に低減することが可能である。
【実施例19】
【0114】
一方、アナログ回路に対してもBISTを構成することにより、外部の検査装置のコストを下げることが可能である。ただし、アナログBISTでは、ロジックBISTに比べ半導体プロセスのパラメータが変化した場合の影響が大きい。
【0115】
すわなち、BIST回路自体のアナログ性能が大きく変動すると、検査回路としての役目を果たさなくなってしまう。これに対する対策として、完全なBIST回路は構成せず、簡易的なBIST回路を設け、外部の検査装置で最終検査をする手法が考えられる。
【0116】
たとえば、出力の周波数を低下し外部の評価装置のコストを下げる方法が考えられる。本発明の第19実施例として、クロックド・コンパレータを内蔵することにより、出力の周波数を低下するアナログ回路用のBISTを内蔵した構成例を挙げる。
【0117】
図31は第19実施例のBIST回路の一例の構成図である。この構成図で、BIST回路にはクロックド・コンパレータ20のみが内蔵されており、逐次比比較型( SAR:Successive Approximation Register type)A−Dコンバータ21と、D−Aコンバータ22と、標準電圧源23並びにクロック24は、検査装置側に設けられる。
【0118】
内蔵されるクロックド・コンパレータ20では、内部の回路の被測定電圧Vinと検査装置から供給される高精度のDC電圧VDACを差動アンプ25で比較する。そして、トラック・ホールド回路26でアンダサンプリング(under sampling)され、低い周波数の信号に変換される。周波数を低く変換された信号は、バッファ27および比較回路28を介して検査装置内の逐次比較型A−Dコンバータ21で、MSBから順にデジタル信号に変換され、最終的にLSBまで変換される。周波数が低くなっているために、逐次比較型A−Dコンバータ21として精度の良いものを使用することができる。
【0119】
逐次比較型A−Dコンバータ21は、通常、コンパレータ、nビットのD−Aコンバータ、逐次比較レジスタ( SAR;Successive Approximation Register )、制御部から構成される。逐次比較型A−Dコンバータ21を構成するD−Aコンバータの性能がA−Dコンバータとしての性能を大きく左右する。特に、D−Aコンバータにゼロクロス歪が存在する場合、逐次比較型A−Dコンバータ21の出力も所望のものでなくなってしまう。
【0120】
本発明では、検査装置で評価する信号が低い周波数に変換されているため、逐次比較型A−Dコンバータ21内のD−Aコンバータとしてゼロクロス歪が少ないものを利用でき、所望の検査精度が得られる。
【0121】
この実施例で用いられるクロックド・コンパレータとしては、たとえば、図32や図33の構成も可能である。図32と図33のクロックド・コンパレータは、基本構成としてインバータによるラッチが用いられている。また、クロックド・コンパレータをクロックに同期させて動作させるためと、消費電力を低減するためにクロックで制御されるNMOSのスイッチが付加されている。
【0122】
また、新たな比較動作を行う前に、コンパレータのメモリを消去するため、すなわち、コンパレータの状態を平衡状態にするために、PMOSのスイッチが付加されている。クロックがH(ハイ)になると、PMOSスイッチはオフしNMOSスイッチがオンし、インバータが安定状態にラッチする。
【0123】
本発明によれば、テスタのピン数を減らすことができたり、一度に検査する素子数を増やすことができたりするため、テスト・コストを削減できる。
【0124】
本実施例では主にBISTを構成する例を示したが、検査装置のインタフェースボード上にself test 機能部分を設けるBOST(Built-Out Self Test)を構成しても良い。
【実施例20】
【0125】
第20実施例は、前述の第1〜第19実施例をさらに具体化した実施例である。この実施例では、ポリシリコン(多結晶シリコン、poly- Si)のTFTアレイを作製した。具体的には、ガラス基板上に酸化シリコン膜を形成した後、アモルファスシリコンを成長させた。
【0126】
次にエキシマレーザを用いアニールしアモルファスシリコンをポリシリコン化させ、更に100 Å(10nm)の酸化シリコン膜を成長させた。パターニングした後、フォトレジストをパターニングしリンイオンをドーピングすることによりソースとドレイン領域を形成した。
【0127】
更に、900 Å(90nm)の酸化シリコン膜を成長させた後、マイクロクリスタルシリコン(μ-c- Si)とタングステンシリサイド(WSi)を成長させ、ゲート形状にパターニングした。
【0128】
酸化シリコン膜と窒化シリコン膜を連続成長させた後、コンタクト用の穴をあけ、アルミニウムとチタンをスパッタで形成しパターニングした。窒化シリコン膜を形成し、コンタクト用の穴をあけ、画素電極用に透明電極であるITO(Indium Tin Oxide)を形成しパターニングした。
【0129】
このようにしてプレーナ型のTFT画素スイッチを作成しTFTアレイを形成した。周辺回路部は、画素スイッチと同様のnチャンネルTFTと共に、nチャンネルTFTとほぼ同様の工程であるがドーピングによってpチャンネルとしたTFTとを作りこんだ。
【0130】
データ保持手段としてTFTで作製したDRAM(Dynamic Random Access Memory)を作製した。DRAMの一つのメモリセルは一つのトランジスタと一つの容量で形成した。このメモリセルは、ビット線とワード線に接続される。このようなメモリセルを二つのビット線間に交互に配置することで、ビット線対とメモリセルで構成されるメモリセルアレイを形成した。TFT基板上の回路の詳細は後述する。
【0131】
更に、TFT基板上に4μm のパターニングされた柱を作製し、セルギャップを保つためのスペーサとして使用すると同時に耐衝撃力を有するようにした。また、画素領域部に透明電極をパターニングした対向基板の画素領域外部に紫外線硬化用のシール材を塗布した。液晶をディスペンサで滴下し、TFT基板と対向基板を合わせ、紫外線をシール部に照射し接着した。液晶材料はネマチック液晶とし、カイラル材を加えラビング方向をマッチさせることによって、ツイストネマチック(TN)型とした。
【0132】
TFT基板上の回路の一例の構成図を図34に示す。本実施例では、メモリ内蔵型ディスプレイの一例に本発明を適用している。同図を参照すると、メモリ内蔵型ディスプレイの一例45は、表示部65と、デマルチプレクサ64と、DAC63と、展開回路51と、マルチプレクサ62と、検査回路61と、パターン発生回路52と、コントローラ60と、状態レジスタ55と、SPI( シリアル・パラレル・インタフェース) 制御部59と、入力制御部57と、メモリセルアレイ121と、行デコーダ122と、列デコーダ123と、アドレス生成器32と、圧縮回路50と、入力レジスタ54と、シフトレジスタ56と、出力制御部58とを含んで構成される。
【0133】
また、このメモリ内蔵型ディスプレイの一例45は、シリアルインタフェースで外部の制御部(CPUやMPU)と通信できるように、SPIをTFT基板上に内蔵している。SPIとして4線方式を採用している。ここで、使用する信号は、シリアル入力SI、シリアル出力SO、シリアルクロックSCK、スレーブ選択入力SSである。
【0134】
本実施例のSPIは、シフトレジスタ56、入力制御部57、出力制御部58、SPI制御部59に加え、入力レジスタ54、状態レジスタ55からなる。入力制御部57から入力されるシリアル信号は、シフトレジスタ56でシリアル・パラレル変換される。パラレルデータは入力レジスタ54で保持され、SPI制御部59、状態レジスタ55並びにコントローラ60により、メモリのアドレス制御もしくはメモリセルへの書き込みデータとして扱われる。以降、メモリセルアレイ121への書き込み並びに読み出し動作までは、図38の従来のガラス基板上のフレームメモリと同様に動作する。
【0135】
メモリセルアレイ121から読み出されたデータは、本発明による検査回路61を介し、通常動作時は、マルチプレクサ62に入力される。マルチプレクサ62からの出力は、展開回路51で画像データを展開され、元のビット数となる。次に、DAC回路63でアナログデータに変換され、次いでデマルチプレクサ64を介し表示部65に供給され、画像表示が実現する。
【0136】
この実施例に用いた検査回路61は、第1の回路であるメモリを検査する場合には、全ての出力をシリアルデータ読み出す方式と、パターン圧縮回路53により圧縮されたデータに変換した後外部に読み出す方式とを選択することができる(選択用スイッチは図示せず)。これらの検査出力は、SPIの出力制御部58から外部に取り出すことができる。この図では、出力制御部58に取り出す前にシフトレジスタ56を介しているが、シフトレジスタ56を介さなくても良く、また、別途、出力バッファを設けても良い。
【0137】
また、この実施例に用いた検査回路61は、第2の回路である表示部の入力部に検査信号を入力する場合は、外部からのシリアルデータを検査信号とする方式と、パターン発生回路52で生成された擬似乱数を検査信号にする方式とを選択することができる(選択用スイッチは図示せず)。検査回路61を介し入力される検査信号は、最終的に表示部に伝達し画像として表示され、検査回路61以降の回路上に故障がないか画像で判定できる。
【0138】
本実施例では、検査工程の初期段階は、パターン発生回路52とパターン圧縮回路53を用い、メモリと表示部の検査を行うことができる。これにより、検査コストを大幅に削減できる。初期段階の検査工程での故障検出率より高い故障検出率が要求される製品や、故障判定が困難な現象が観察される製品もしくは故障原因の解析が必要な製品に対しては、シリアルデータを外部から直接入力し、全データをシリアルデータで外部に直接出力する検査方式が使用される。これにより、所望の条件での検査が可能となり、故障検出率が向上する。また、故障解析も容易となる。
【0139】
尚、本実施例では、外部の制御部とのインタフェースをシリアルインタフェースとしており、且つ、そのシリアルインタフェースの端子を利用して、検査の入出力を行うため、検査回路を付加したことによる端子数の増大がない。また、検査装置の構成を簡単にできるために、検査コストを大幅に低減することができる。
【0140】
本実施例の検査イネーブル信号は、いくつかの方法で供給可能である。たとえば、スレーブ選択入力SSが選択状態で通常動作する場合に、スレーブ選択入力SSが非選択状態の時に検査イネーブル信号をSPI制御部59で生成する方法が考えられる。この方法によれば、入出力端子を増やすこと無く、検査イネーブル信号を供給できる。
【0141】
しかし、普通の製品の場合、検査終了後の出荷前に、検査イネーブル信号への接続をレーザーカット装置等で切断しておく必要がある。その理由は、検査イネーブル信号が接続されたままだと、通常使用時にスレーブ選択信号SSが非選択状態になると、検査モードとなり余分な消費電力が消費される可能性があるためである(ただし、電源供給も停止する場合は問題ない)。
【0142】
この実施例では、別の方法として、検査イネーブル信号専用の端子を用意した。この方法では、端子数が増えるが、検査イネーブル信号の接続を切断する必要がない。また、出荷後の製品が不良で返品された場合などにも、故障解析が可能であるという利点を有する。
【0143】
本実施例のタイミングチャートの一例を図35に示す。ここでは、8ビット分のシフトレジスタを構成する例を示している。また、第1の回路であるメモリを検査する場合のタイミングチャートを示している。
【0144】
まず、図5に相当する回路構成において、出力ラッチ信号(ラッチ用クロック等)が入力されると、メモリのデータをラッチする。この時点で、検査出力部には、シフトレジスタの最終ビットに相当するフリップ・フロップからメモリの最終段(検査出力“7”で表記)のデータが出力されている。
【0145】
次に、検査イネーブル信号により、検査回路が図6のようなシフトレジスタ構成に変更となる。ここで、検査クロックが入ると、ラッチされているメモリ出力が、1ビットずつ順に出力される。この様子を検査出力“6”、“5”、・・・“1”、“0”と順に示している。8ビット分のデータに対し、7個のクロック信号の入力で全てのデータが検査出力可能である。
【0146】
その理由は、前述のように図5の構成の時点で検査出力“7”のデータを出力しているためである。7個目のクロックが入力されると、検査出力“0”のデータを出力する。この例では、検査クロックの立ち上がりでデータをシフトする構成としているため、検査イネーブル信号は、検査用クロックの1個目が立ち上がる前に選択され、検査用クロックの最後のクロックの立ち上がり後に非選択とされればよい。このように、本実施例に拠れば、簡単な信号構成で、検査出力が可能である。
【符号の説明】
【0147】
1 第1の回路
2 第2の回路
3 検査回路
4 信号伝達制御機能
5 検査出力機能
6 検査入力機能
7 出力レジスタ
8 シフトレジスタ
9,10 メモリアレイ
11 表示回路の入力部
12 データ処理機能回路
14 撮像部
【技術分野】
【0001】
本発明は、検査システムに関し、特に表示装置もしくは半導体装置に内蔵される検査システム回路に関する。
【背景技術】
【0002】
近年の技術の発展に伴い、従来はシリコン技術によって作成されたLSI(Large Scale Integrated circuit)等によって外部に設けられていた駆動回路等の各種回路を支持基板上に内蔵した表示装置が実用化されている。このような回路内蔵型表示装置の一例として、高価な石英基板を用いた高温プロセスによる高温ポリシリコンTFT(Thin Film Transistor)技術による表示装置が公知である。また、低温プロセスによって前駆膜を形成し、これをレーザ等でアニール(anneal)することで多結晶化する低温ポリシリコン技術により、ガラス基板等の上に回路を内蔵した表示装置も実用化されている。
【0003】
具体的な例として、特許文献1にアクティブマトリクス型表示装置が開示されている。図36は、特許文献1の図37に記載されている従来の一般的な駆動回路一体型液晶表示装置のディスプレイシステムの一例の構成図である。
【0004】
図36を参照すると、従来の駆動回路一体型液晶表示装置においては、マトリクス状に配線されM行N列の画素が配置されたアクティブマトリクス表示領域110、行方向の走査回路(走査線(ゲート線)駆動回路)109、列方向の走査回路(データ線駆動回路)3504、アナログスイッチ3505及びレベルシフタ3503等が、表示デバイス基板101上に、ポリシリコンTFTによって一体化して形成されている。
【0005】
また、コントローラIC(Integrated Circuit)102として、コントローラ113、メモリ111、デジタル・アナログ変換回路(DAC:Digital to Analog Converter )3502及び走査回路/データレジスタ3501等が単結晶シリコンのウエハー上に形成された集積回路チップ(ICチップ)が、表示デバイス基板101の外部に実装されている。更に、インタフェース回路114がシステム側回路基板103上に形成され、コントローラ113及びメモリ111と接続されている。
【0006】
また、ポリシリコンTFTで構成された従来の駆動回路一体型液晶表示装置の中には、DAC回路等のより複雑な回路を一体化して形成した装置も存在する。図37は、特許文献1の図38に記載されている従来のDAC回路内蔵型の駆動回路一体型液晶表示装置のディスプレイシステムの一例の構成図である。
【0007】
従来のDAC回路内蔵型の駆動回路一体型液晶表示装置では、DAC回路を内蔵しない図36の装置と同様に、マトリクス状に配線されM行N列の画素が配列されたアクティブマトリクス表示領域110、行方向の走査回路109及び列方向の走査回路3506を有し、これに加えて、データレジスタ3507、ラッチ回路105、DAC回路106、セレクタ回路107、レベルシフタ(Dビット)108等の回路が表示デバイス基板101上に一体化して形成されている。
【0008】
このDAC回路内蔵型の駆動回路一体型液晶表示装置の表示デバイス基板101の外部に実装されているコントローラIC102は、高電圧を使用するDAC回路3502を含まず、メモリ111、出力バッファ回路112及びコントローラ113と全て低電圧の回路・素子で構成可能である。この結果、液晶に書き込むための電圧信号を生成するために必要となる高電圧用のプロセスを併用することなくコントローラIC102を作製できるため、その価格は前述のDAC回路3502を混載したコントローラIC102よりも低く抑えることができる。
【0009】
図38は従来のガラス基板上に形成されたフレームメモリの一例の構成図、図39は従来のガラス基板上に形成されたフレームメモリに用いられる、1ビット線対分のセンスアンプ付きメモリセルの一例の回路図である。
【0010】
一方、本発明者らは、支持基板上への各種回路の集積を進め、支持基板上にメモリを集積する構造及びこの駆動方法の発明を既に特許出願した(特許文献2参照)。
【0011】
また、本発明の第1の回路に相当する表示データRAM17と、本発明の第2の回路に相当するに液晶駆動回路20とが特許文献3に開示されている。また、MPUインタフェース12を介してテストモード信号(リセット信号)がMPU系制御回路11に入力されることも特許文献3に開示されている。
【0012】
また、本発明の検査回路に相当するBIST回路と、本発明の検査出力機能5に相当するデータ出力ラッチ3と、本発明の検査入力機能6の相当するデータ入力ラッチ2とが特許文献4に開示されている。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】特開2004−046054号公報(図37および図38)
【特許文献2】特開2006−115484号公報
【特許文献3】特開2002−197899号公報(段落0015、0016、0019および図1)
【特許文献4】特開2005−129174号公報(段落0032〜0034および図1)
【発明の概要】
【発明が解決しようとする課題】
【0014】
しかしながら、上述の従来技術および特許文献1記載の駆動回路一体型液晶表示装置は、液晶モジュールに対して1フレーム時間毎に全ての画素の表示データをシリアルに高速転送しているため、高精細化し、画素数が多くなる程この転送レートが増大し、高速転送の結果、ドライバIC(Integrated Circuit)にも高速性が要求され、回路素子を構成する多数のCMOS(Complementary Metal Oxide Semiconductor )に貫通電流等が生じ、動作速度の上昇と共に消費電力が増大する。高速動作をするICは、価格も増大する。そして、階調数が増大すると回路構成の複雑化及び転送速度の更なる増大が生じ、消費電力の更なる増大及びコストの増大を招く。即ち、ディスプレイの高精細化及び多階調化に伴いドライバICの価格及び消費電力が上昇するため、システム全体の消費電力及び価格を抑える必要性から、画素数及び階調数が制限されるという問題点がある。
【0015】
また、表示デバイス基板101(図36および図37参照)の上の各回路ブロックに使用する電圧が夫々異なるため、複数の電圧に対応したプロセスを併用する必要性があり、製造プロセスコストが高くなるという問題点もある。
【0016】
また、これらの駆動回路一体型液晶表示装置は、コントローラIC102及びインタフェース回路114(図36および図37参照)が表示デバイス基板の外部に実装されているため、表示装置の縮小ができない、という問題点もある。
【0017】
また、前述の特許文献2開示の発明によって、ポリシリコンTFT等のSOI(Silicon on Insulator)構造のMOS(Metal Oxide Semiconductor )型トランジスタを集積した回路において、履歴効果による動作不良を抑制し、これらのMOS型トランジスタを構成要素として含むラッチ型センスアンプ回路及びラッチ回路の感度を向上させることが可能である。
【0018】
このように、特許文献2開示の発明は、初期の目的を達成したものの、支持基板上にメモリを集積する構造においては、従来のLSIのような検査環境が整っていないためメモリ部の検査を行うことが困難である。このために、動作が良好な良品を判別することが困難であり、表示装置として完成した状態でしか良品と不良品の判定ができない。また、表示部と駆動ICの構成のように駆動回路部分が分離されていないために、表示欠陥等が発生した場合に不良部位が表示部に存在するのかメモリを含む駆動回路部に存在するのか特定することが困難となる。このために、設計上もしくは製造上の問題が表示部に存在するのか、メモリを含む駆動回路部に存在するのかが不明となり、改善が困難となる。
【0019】
このような検査や解析を容易とするために、支持基板上に形成されたメモリ部を検査する回路を支持基板上に形成することが考えられる。メモリ部に記憶された内容を検査するための検査回路は、メモリの出力部に設けられることが好ましい。また、記憶されている内容が正しいかを照合するために、メモリ内に記憶されている全てのデータを読み出せる構造が好ましい。
【0020】
そのような構造のメモリ検査回路を用いた構成として、例えば、図40に示すような構成が考えられる。図40では、メモリ111の出力は出力レジスタ130に一旦保持される。この出力レジスタ130の出力は、通常動作時には検査回路131内をデータ状態を変化させること無く通過する。検査回路131を通過したデータは、DAC内蔵駆動回路132により表示エリア110に伝えられる。一方、検査時には出力レジスタ130の出力は、検査回路131を介し検査出力される。
【0021】
図40の構成図の出力レジスタ130ならびに検査回路131の回路の例を図41に示す。出力レジスタ130は、例えばラッチ回路で構成される。この出力レジスタ130の出力は検査回路131を通過してDAC内蔵駆動回路側に接続される。また、出力レジスタ130の出力は分岐され、検査回路131内のバッファ133に入力される。バッファ133の出力はセレクタ135の一方の端に入力される。セレクタ135の他方の端は、検査出力線134に接続される。セレクタ135は、シフトレジスタ136により選択動作される。同図の例では、4ビット毎にシフトレジスタ136で選択され、4ビットの検査出力線134に出力される。
【0022】
しかしながら、この検査回路を用いると従来のメモリを集積する構造で使用する出力レジスタだけでなく、検査データを読み出しためのシフトレジスタも使用する。また、データの読み出し線を長く引き伸ばす必要があり、データ読み出し線の寄生容量等の負荷が大きくなるため、読み出されたデータ信号の立ち上がりが悪くなる。データ信号の立ち上がりを改善するには、読み出し用のバッファのサイズを大きくする必要がある。
【0023】
また、検査対象の回路の各出力にデータの読み出し線全体を駆動する能力を持ったバッファが必要となるため、バッファのサイズが大きくなる。これらの結果、検査回路を付加することによる回路面積の増大はきわめて大きくなる。また、検査回路の回路面積が大きいために、メモリと表示部間の配線長が長くなるとともに寄生容量等が増大する。その結果、メモリと表示部間のデータ転送速度が低下するという問題も生じる。
【0024】
一方、検査回路を付加しない場合、前述のように、不良部位が特定できない上に、良品判定等の検査が困難となっている。この結果、検査コストが大幅に増大してしまう。
【0025】
一方、特許文献3および4開示の発明に、第1回路と第2回路との間に検査回路が存在する構成は全く開示されていない。
【0026】
そこで本発明の目的は、回路面積の増大が少なくコスト増を抑えることが可能な検査システムを提供することにある。
【課題を解決するための手段】
【0027】
前記課題を解決するために本発明による検査システムは、第1の回路と、第2の回路と、前記第1および第2の回路間に介在する検査回路とを含む検査システムであって、
前記検査回路は複数のラッチ回路から構成され、
前記検査回路は、前記複数のラッチ回路のそれぞれの入力を前記第1の回路に接続し、前記複数のラッチ回路のそれぞれの出力を前記第2の回路に接続することにより、前記第1及び第2の回路間の信号伝達を制御する信号伝達制御手段と、前記第1の回路の出力を前記複数のラッチ回路のそれぞれにラッチした後、前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第1の回路の出力を前記シフトレジスタを介して検査用に外部に出力する検査出力手段と、外部から入力される検査信号を前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第2の回路に入力する検査入力手段とを含み、
前記信号伝達制御手段と前記検査出力手段と前記検査入力手段とを切り替えて使用するとともに、前記各々の手段は、各手段を実現する回路の一部を互いに共有することを特徴とする。
【0028】
次に本発明の作用を述べる。本発明の検査回路は、複数の機能を有し、かつ、各々の機能が、その機能を実現する回路の一部を互いに共有しているため、複数の機能を実現するための回路規模が減少する。また、信号伝達制御回路と検査回路の一部が共有されるために、回路規模が大きく減少する。また、データ読み出し線の長さが短くなるため、寄生容量が小さくなり、バッファのサイズが小さくなる。また、データ読み出し線全体を駆動する必要がなくなるため、バッファのサイズが小さくなる。これらにより、回路面積が非常に小さくなり検査コストを低減できる。
【0029】
一方、パターン圧縮回路やパターン生成回路あるいはBIST(Built-In Self Test)を内蔵するため、検査装置のピン数を減らせたり、一度に検査できる素子数を増やしたりすることができる。また、検査装置に要求される性能が低くて済むため、検査コストを大幅に減少することができる。
【発明の効果】
【0030】
本発明によれば、回路面積の増大が少なくコスト増を抑えることが可能な検査システムおよびその検査回路、半導体装置、表示装置ならびに半導体装置の検査方法を提供することが可能となる。
【図面の簡単な説明】
【0031】
【図1】本発明に係る検査システムの第1実施例の構成図である。
【図2】第1実施例の検査回路の機能ブロックの他の例を示す図である。
【図3】本発明に係る検査システムの第2実施例の構成図である。
【図4】本発明に係る検査システムの第3実施例の構成図である。
【図5】本発明に係る検査システムの第4実施例の構成および動作を示す図である。
【図6】本発明に係る検査システムの第4実施例の構成および動作を示す図である。
【図7】本発明に係る検査システムの第4実施例の構成および動作を示す図である。
【図8】フリップ・フロップとして、D型フリップ・フロップを用いた場合の例を示す回路図である。
【図9】フリップ・フロップとしてD型フリップ・フロップを用いた場合の例を示す回路図である。
【図10】シフトレジスタラッチの一例の回路図である。
【図11】D型フリップ・フロップの内部回路として転送ゲートとインバータを用いた場合の例を示す回路図である。
【図12】非オーバーラップクロックの一例の回路図である。
【図13】D型フリップ・フロップとしてクロックド・インバータとインバータを用いた場合の例を示す回路図である。
【図14】D型フリップ・フロップとしてTSPCを用いた場合の例を示す回路図である。
【図15】D型フリップ・フロップとしてセンスアンプを用いた場合の例を示す回路図である。
【図16】本発明に係る検査システムの第5実施例の構成図である。
【図17】本発明に係る検査システムの第6実施例の構成図である。
【図18】本発明に係る検査システムの第7実施例の構成図である。
【図19】本発明に係る検査システムの第8実施例の構成図である。
【図20】本発明に係る検査システムの第9実施例の構成図である。
【図21】本発明に係る検査システムの第10実施例の構成図である。
【図22】本発明に係る検査システムの第11実施例の構成図である。
【図23】本発明に係る検査システムの第12実施例の構成図である。
【図24】本発明に係る検査システムの第13実施例の構成図である。
【図25】各回路間に1個ずつ検査回路を設ける例を示す構成図である。
【図26】本発明に係る検査システムの第14実施例の構成図である。
【図27】出力レジスタ兼検査回路140の一例の回路図である。
【図28】本発明に係る検査システムの第15実施例の構成図である。
【図29】本発明に係る検査システムの第16実施例の構成図である。
【図30】メモリBISTの一例の構成図である。
【図31】第19実施例のBIST回路の一例の構成図である。
【図32】クロックド・コンパレータの一例の回路図である。
【図33】クロックド・コンパレータの一例の回路図である。
【図34】TFT基板上の回路の一例の構成図である。
【図35】本実施例のタイミングチャートの一例を示す図である。
【図36】特許文献1の図37に記載されている従来の一般的な駆動回路一体型液晶表示装置のディスプレイシステムの一例の構成図である。
【図37】特許文献1の図38に記載されている従来のDAC回路内蔵型の駆動回路一体型液晶表示装置のディスプレイシステムの一例の構成図である。
【図38】従来のガラス基板上に形成されたフレームメモリの一例の構成図である。
【図39】従来のガラス基板上に形成されたフレームメモリに用いられる、1ビット線対分のセンスアンプ付きメモリセルの一例の回路図である。
【図40】従来のメモリ検査回路の一例の構成図である。
【図41】図40の構成図の出力レジスタ130ならびに検査回路131の回路の例を示す図である。
【発明を実施するための形態】
【0032】
以下、本発明の実施例について添付図面を参照しながら説明する。
【実施例1】
【0033】
図1は本発明に係る検査システムの第1実施例の構成図である。同図を参照すると、本発明に係る検査システムの第1実施例は、第1の回路1と、第2の回路2と、検査回路3とを含んでいる。
【0034】
検査回路3は、第1の回路1と第2の回路2の間に介在する。また、検査回路3は、信号伝達制御機能4と検査出力機能5とを含んでいる。信号伝達制御機能4は、第1の回路1と第2の回路2の間の信号伝達を制御する。また、検査出力機能5は、検査回路3を介し、第1の回路1の出力を検査用に出力する。本発明では、信号伝達制御機能4と検査出力機能5は、互いの機能を実現する回路の一部を共有している。また、第1の回路1と第2の回路2と検査回路3は、同一の基板上に設けられている。
【0035】
図2は、第1実施例の検査回路の機能ブロックの他の例を示す図である。図1と異なる点は、第1の回路1から検査回路3内の各機能への入力が、第1の回路1の出力を分岐することで入力されている点である。第1実施例では、信号伝達制御機能4と検査出力機能5が互いの機能を実現する回路の一部を共有している。
【0036】
第1の回路1とのインタフェース部分(不図示)に相当する回路が共有されている場合、図2のように第1の回路1から検査回路3内の各機能への入力が第1の回路1の出力を分岐することで入力される構成となる。
【0037】
本発明では、信号伝達制御機能4と検査出力機能5は、互いの機能を実現する回路の一部を共有しているため、全体の回路規模が縮小する。その結果、検査回路を設けることによる回路面積の増大が抑えられ、チップ全体の面積を小さくすることができる。また、回路規模が小さくなるため、故障の発生確率が低くなる。また、チップ面積が小さくなり、故障の発生確率が低くなるために、全体のコストが低下する。また、検査回路を内蔵することができるので、検査コストも低減する。
【実施例2】
【0038】
図3は本発明に係る検査システムの第2実施例の構成図である。同図を参照すると、本発明に係る検査システムの第2実施例は、第1の回路1と、第2の回路2と、検査回路3とを含んでいる。
【0039】
検査回路3は、第1の回路1と第2の回路2の間に介在する。また、検査回路3は、信号伝達制御機能4と検査入力機能6とを含んでいる。信号伝達制御機能4は、第1の回路1と第2の回路2の間の信号伝達を制御する。また、検査入力機能6は、外部から入力される検査用信号を、検査回路3を介し第2の回路2に出力する。本発明では、信号伝達制御機能4と検査入力機能6は、互いの機能を実現する回路の一部を共有している。また、第1の回路1と第2の回路2と検査回路3は、同一の基板上に設けられている。
【0040】
本発明では、信号伝達制御機能4と検査入力機能6は、互いの機能を実現する回路の一部を共有しているため、全体の回路規模が縮小する。その結果、検査回路を設けることによる回路面積の増大が抑えられ、チップ全体の面積を小さくすることができる。また、回路規模が小さくなるため、故障の発生確率が低くなる。チップ面積が小さくなり、また、故障の発生確率が低くなるために、全体のコストが低下する。検査回路を内蔵することができるので、検査コストも低減する。
【実施例3】
【0041】
図4は本発明に係る検査システムの第3実施例の構成図である。同図を参照すると、本発明に係る検査システムの第3実施例は、第1の回路1と、第2の回路2と、検査回路3とを含んでいる。
【0042】
本発明の検査回路3は、第1の回路1と第2の回路2の間に介在する。また、検査回路3は、信号伝達制御機能4と検査出力機能5と検査入力機能6を有する。信号伝達制御機能4は、第1の回路1と第2の回路2の間の信号伝達を制御する。また、検査出力機能5は、検査回路3を介し、第1の回路1の出力を検査用に出力する。また、検査入力機能6は、外部から入力される検査用信号を、検査回路3を介し第2の回路2に出力する。本発明では、信号伝達制御機能4と検査出力機能5と検査入力機能6は、互いの機能を実現する回路の一部を共有している。また、第1の回路1と第2の回路2と検査回路3は、同一の基板上に設けられている。
【0043】
本発明では、信号伝達制御機能4と検査出力機能5と検査入力機能6は、互いの機能を実現する回路の一部を共有しているため、全体の回路規模が縮小する。その結果、検査回路を設けることによる回路面積の増大が抑えられ、チップ全体の面積を小さくすることができる。また、回路規模が小さくなるため、故障の発生確率が低くなる。チップ面積が小さくなり、また、故障の発生確率が低くなるために、全体のコストが低下する。検査回路を内蔵することができるので、検査コストも低減する。
【0044】
さらに、本発明では第1の回路の出力の検査と、第2の回路を検査するデータの入力とを、同一の検査回路3で実行することができる。すなわち、二つの検査機能と、回路間の信号伝達機能を、一つの検査回路で実行できる。この結果、コストを大きく抑えることができるとともに、信頼性の高い回路を実現できる。
【実施例4】
【0045】
図5〜7は本発明に係る検査システムの第4実施例の構成および動作を示す図である。前述のように、第1の回路1と第2の回路2の信号伝達を制御する信号伝達制御機能4を実現するためには、たとえば、ラッチ等により構成された出力レジスタ(出力バッファ)等の信号伝達制御回路部が必要である。
【0046】
一方、たとえば第1の回路1の出力がパラレル出力であり、この複数ビットの出力を検査するには、シフトレジスタ等のデータを順次転送する回路を用いシリアルデータに変換すると検査が容易となる。本発明の検査回路3の具体的な回路構成では、この出力レジスタの機能と、シフトレジスタの機能を兼用できる回路を用いる。
【0047】
すなわち、本発明の第4実施例の検査回路では、共有される回路がラッチ回路からなる。このラッチ回路は、通常動作の場合には、第1の回路1と第2の回路2の間に設けられた出力レジスタ(バッファ)7(図5参照)として機能する。
【0048】
一方、検査時には、シフトレジスタ8として機能するかシフトレジスタ8を構成する(図6または図7参照)。このシフトレジスタ8は、構成に応じて、検査出力用(図6参照)にも検査入力用(図7参照)にも使用することが可能である。従来、出力レジスタとシフトレジスタの双方に複数のフリップ・フロップ等が必要であったが、本発明の構成では、その数が半減する。
【0049】
たとえば、12個のトランジスタで構成されるフリップ・フロップを500個接続して一つの出力レジスタを構成している場合、従来の検査回路部のフリップ・フロップ内のトランジスタ数のみで12×500×2=12000個となる。本発明では、これが6,000個で済む。
【0050】
図5〜図7は本実施例の各動作状態での信号の流れの一例を示している。図5は通常動作時、図6は第1の回路1の出力を検査する時、図7は第2の回路2に検査信号を入力する時の信号の流れを示す。図5の通常動作時は、第1の回路1のパラレル出力は検査回路3の中の出力レジスタ7に一旦保持され、次に第2の回路2に伝達される。
【0051】
第1の回路1のパラレル出力を検査する場合には、まず図5の構成で、第1の回路1の出力が検査回路3の中の出力レジスタ7に一旦保持される。次に、図6の構成とする。すなわち、出力レジスタ7と第1の回路1との接続を切り離す。また、出力レジスタ7間の接続を変更し、シフトレジスタ8の構成とする。これにより、出力レジスタ7に保持された第1の回路1の出力は、シフトレジスタ8により順次シリアルデータとして外部に読み出すことが可能となる。
【0052】
尚、図6では、シフトレジスタ8と第2の回路2の間は接続されていないが、この二つの間を接続しても第1の回路1の出力をシフトレジスタ8で検査する機能は同様に実現できる。
【0053】
一方、第2の回路2にシリアルデータでの検査信号を入力する時は、図7の接続とする。ここでは、通常の動作での出力レジスタ7がシフトレジスタ8の構成に接続される。また、シフトレジスタ8の各段の出力が第2の回路2の入力部に接続される。この構成により、外部から検査信号を入力するとシフトレジスタ8により順次第2の回路2に検査信号が伝達される。第2の回路2にレジスタが設けられる場合、第2の回路2の所望の全ての入力端子に検査信号を伝達するまでレジスタにより検査入力信号を保持し、所望の全ての入力端子に検査信号が入力された後に、第2の回路2を検査することも可能である。
【0054】
尚、本発明では、第2の回路への検査信号を入力した場合に、この検査入力信号を、第1の回路1の検査出力側から取り出すことができる。たとえば、第2の回路2への検査信号として図7の左側よりシリアルデータを入力し、そのシリアルデータを第1の回路の検査出力として利用する図6の右側から取り出すことができる。この機能を利用し、図7の左側から入力する検査入力信号と、図6の右側から得られる検査出力信号を比較することによって、本発明の検査回路自体が正常に動作しているかを検査することができる。
【0055】
さて、上記の共有されるラッチ回路として、たとえば、スキャン・パス・テストの1種であるMUXスキャン(マルチプレクサ・スキャン)方式で用いるフリップ・フロップと同様のフリップ・フロップを用いる。すなわち、入力部にマルチプレクサを有するフリップ・フロップを用いる。
【0056】
図8はフリップ・フロップとして、D型フリップ・フロップを用いた場合の例を示している。D型フリップ・フロップの入力であるD端子の前にマルチプレクサ(MUX)が挿入されている。マルチプレクサは信号Tで制御され、入力信号D1もしくはD2のどちらかをD端子に入力する。D端子に入力された信号は、CLK信号で制御されQ端子に出力される。
【0057】
図8の構成に加えて、クロック入力にもマルチプレクサを追加したフリップ・フロップを用いる。これは、2ポート・フリップ・フロップと同様の構成である。図8と同様に、フリップ・フロップとしてD型フリップ・フロップを用いた場合の例を図9に示す。D型フリップ・フロップの入力であるD端子、並びにクロック入力であるCLK端子の前にマルチプレクサが挿入されている。D端子のマルチプレクサは図8と同様に信号Tで制御され、入力信号D1もしくはD2のどちらかをD端子に入力する。一方、CLK端子のマルチプレクサは信号Sで制御され、入力信号CK1もしくはCK2のどちらかをCLK端子に入力する。
【0058】
一方、マルチプレクサを用いないで同様の機能を実現するシフトレジスタラッチ(Polarity Hold Latchと呼ばれることもある)を用いることも可能である。この例を図10に示す。このシフトレジスタラッチは、主にNAND回路で構成され、一部にインバータを含む(この図では、データ入力Dやスキャン入力Iが接続されるNAND回路の片方に丸でインバータ機能を示した)。この構成では、通常動作用クロックC、シフトクロックA、共用クロックBと3つのクロックを用いる。
【0059】
通常動作時は、非オーバーラップクロックである通常動作用クロックCと共用クロックBとを用い、シフトクロックAはL(ロウ)の状態に保たれ、データ入力Dがラッチされる。検査時には、非オーバーラップクロックであるシフトクロックAと共用クロックBとを用い、通常動作用クロックCはL(ロウ)に保たれ、スキャン入力Iがラッチされる。この構成では、図8もしくは図9と比べるとマルチプレクサがない。その結果、マルチプレクサによる遅延がなくなり、高速化が可能である。
【0060】
尚、これらのフリップ・フロップやシフトレジスタラッチの各段の出力は、スイッチ等を用いない単純な分岐で次段のフリップ・フロップやシフトレジスタラッチと第2の回路2の双方に接続しても良いし、スイッチ等を用いて第2の回路2への接続をオン・オフしてもよい。
【0061】
一方、D型フリップ・フロップの内部回路(マルチプレクサ部分を除いたD型フリップ・フロップ自体の回路)としては、様々な方式が利用できる。たとえば、転送ゲートとインバータを用いた図11の構成としてもよい。この構成では、二つのクロックが必要であり、それらのクロックは互いが逆相であり、かつ、信号がオーバーラップしない必要がある(いわゆる非オーバーラップクロックが必要である)。このような非オーバーラップクロックは、たとえば図12のようなNANDとインバータで構成された回路により生成することができる。
【0062】
D型フリップ・フロップとして、図13に示すようなクロックド・インバータとインバータを用いる構成とすることもできる。この回路は図11に比べると、クロックのスキューに強く、オーバーラップしたクロックでも動作可能である。そのため、図12のような付加回路が不要であるため、回路面積を小さくすることができる。ただし、中央のノードの電位が変動すると、その変動は出力に伝播すると共に、電源電位間に多大な電流が流れてしまう。
【0063】
一方、NANDのみで構成したD型フリップ・フロップも用いることが可能である。この回路は比較的安定であり、また、内部素子が全てNAND回路であるため、設計が容易である。
【0064】
また、他のD型フリップ・フロップとして、図14に示すTSPC(True Single Phase Clock、もしくは、True Single Phase CMOS)を用いることも可能である。この回路は、高速動作が可能であると共に、単相のクロックのみで動作するため、回路面積等の点で有利である。ただし、スタティック回路とダイナミック回路の混合回路であるため、遅い周波数で動作させる場合には問題が生じることがある。
【0065】
一方、センスアンプを用いるD型フリップ・フロップも使用可能である。センスアンプを用いるD型フリップ・フロップは、StrongArmと呼ばれるCPU(Central Processing Unit )で採用されたことがあるため、StrongArm型と呼ばれることもある。
【0066】
図15にセンスアンプを用いるD型フリップ・フロップの一例の回路図を示す。最初のステージがセンスアンプ構成であり、次のステージがNANDのたすき掛けとなっている。単相クロックで動作可能であるため、クロックのオーバーラップやデューティの影響を受けない。また、クロックで駆動されるトランジスタ数が3つと少なく、クロック線回りの設計も容易である。また、われわれの評価によれば、このD型フリップ・フロップは、広い周波数範囲で使用可能であると共に、電源電圧を低下しても動作する。また、消費電力も低いことが分かっており、本発明に好適に使用される。
【実施例5】
【0067】
図16は本発明に係る検査システムの第5実施例の構成図である。同図を参照すると、本発明の第5実施例は、第1の回路1がメモリアレイ9であり、第2の回路2もメモリアレイ10である装置である。この構成は、メモリアレイ間でデータをやり取りする場合や、一方のメモリアレイから他方のメモリアレイにデータが転送されることがある場合に用いられる。本発明によれば、前述の検査回路3により各々のメモリアレイを検査することが可能である。
【実施例6】
【0068】
図17は本発明に係る検査システムの第6実施例の構成図である。同図を参照すると、本発明の第6実施例は、第1の回路1がメモリアレイ9であり、第2の回路2は表示回路の入力部11である装置である。この構成は、メモリアレイ9から表示回路の入力部11にデータが転送されることがある場合に用いられる。
【0069】
本発明によれば、前述の検査回路3によりメモリアレイ9並びに表示回路の入力部11を検査することが可能である。また、通常動作時は、たとえば、メモリアレイ9のデータに基づいた表示を行うことが可能である。
【実施例7】
【0070】
図18は本発明に係る検査システムの第7実施例の構成図である。同図を参照すると、本発明の第7実施例は、第1の回路1がメモリアレイ9であり、第2の回路2はデータ処理機能回路12である装置である。この構成は、メモリアレイ9からデータ処理機能回路12にデータが転送される。
【0071】
本発明によれば、前述の検査回路3によりメモリアレイ9並びにデータ処理機能回路12を検査することが可能である。また、通常動作時は、たとえば、メモリアレイ9のデータを用いてデータ処理機能回路12によってデータ処理を行うことが可能である。
【実施例8】
【0072】
図19は本発明に係る検査システムの第8実施例の構成図である。同図を参照すると、本発明の第8実施例は、第1の回路1が撮像部14であり、第2の回路2はメモリアレイ10である装置である。この構成は、撮像部14で得られたデータをメモリアレイ10に転送されることがある場合に用いられる。
【0073】
本発明によれば、前述の検査回路3により撮像部14並びにメモリアレイ10を検査することが可能である。また、通常動作時は、たとえば、撮像部14で撮影された画像データをメモリアレイ10に保存することが可能である。
【実施例9】
【0074】
図20は本発明に係る検査システムの第9実施例の構成図である。同図を参照すると、本発明の第9実施例は、第1の回路1が撮像部14であり、第2の回路2は表示回路の入力部11である装置である。この構成は、撮像部14から表示回路の入力部11にデータが転送されることがある場合に用いられる。
【0075】
本発明によれば、前述の検査回路3により撮像部14並びに表示回路の入力部11を検査することが可能である。また、通常動作時は、たとえば、撮像部14で撮影された画像データに基づいた表示を行うことが可能である。
【実施例10】
【0076】
図21は本発明に係る検査システムの第10実施例の構成図である。同図を参照すると、本発明の第10実施例は、第1の回路1が撮像部14であり、第2の回路2はデータ処理機能回路12である装置である。この構成は、撮像部14からデータ処理機能回路12にデータが転送される。
【0077】
本発明によれば、前述の検査回路3により撮像部14並びにデータ処理機能回路12を検査することが可能である。また、通常動作時は、たとえば、撮像部14で撮影されたデータを用いてデータ処理機能回路12によってデータ処理を行うことが可能である。
【実施例11】
【0078】
図22は本発明に係る検査システムの第11実施例の構成図である。同図を参照すると、本発明の第11実施例は、第1の回路1がデータ処理機能回路13であり、第2の回路2はメモリアレイ10である装置である。この構成は、データ処理機能回路13で処理されたデータをメモリアレイ10に転送されることがある場合に用いられる。
【0079】
本発明によれば、前述の検査回路3によりデータ処理機能回路13並びにメモリアレイ10を検査することが可能である。また、通常動作時は、たとえば、データ処理機能回路13で処理されたデータをメモリアレイ10に保存することが可能である。
【実施例12】
【0080】
図23は本発明に係る検査システムの第12実施例の構成図である。同図を参照すると、本発明の第12実施例は、第1の回路1がデータ処理機能回路13であり、第2の回路2は表示回路の入力部11である装置である。この構成は、データ処理機能回路13から表示回路の入力部11にデータが転送されることがある場合に用いられる。
【0081】
本発明によれば、前述の検査回路3によりデータ処理機能回路13並びに表示回路の入力部11を検査することが可能である。また、通常動作時は、たとえば、データ処理機能回路13で処理されたデータに基づいた表示を行うことが可能である。
【実施例13】
【0082】
図24は本発明に係る検査システムの第13実施例の構成図である。同図を参照すると、本発明の第13実施例は、第1の回路1がデータ処理機能回路13であり、第2の回路2もデータ処理機能回路12である装置である。この構成は、データ処理機能回路12,13間でデータをやり取りする場合や、一方のデータ処理機能回路から他方のデータ処理機能回路にデータが転送されることがある場合に用いられる。
【0083】
本発明によれば、前述の検査回路3により各々のデータ処理機能回路12,13を検査することが可能である。また、通常動作時は、たとえば、最初のデータ処理機能回路13で処理されたデータを用いて、次のデータ処理機能回路12によってデータ処理を行うことが可能である。
【0084】
本発明の第5実施例から第13実施例は、互いに組み合わせることも可能である。たとえば、図25に示すように各回路間に1個ずつ検査回路を設ける構成も可能である。この例では、撮像部14で撮影されたデータをデータ処理機能回路12でデータ処理し、その処理データがメモリアレイ10に保存され、その保存データが表示回路の入力部11に入力され表示が行われる。各回路の間に本発明による検査回路3が設けられるため、全ての回路ブロックを検査することが可能である。
【0085】
たとえば、データ処理機能回路12とメモリアレイ10の間の検査回路3は、データ処理機能回路12の出力を検査するとともに、メモリアレイ10に検査信号を入力することができる。メモリアレイ10に入力された検査信号を用いて、メモリアレイ10と表示回路の入力部11の間の検査回路3でメモリアレイ10の出力を検査することができる。これらの実施例の組み合わせ方は、自由に組み合わせることが可能である。
【実施例14】
【0086】
図26は本発明に係る検査システムの第14実施例の構成図である。同図を参照すると、本発明の第14実施例は、メモリ内蔵型ディスプレイの一例の構成を示している。これは、前述の図40に示したメモリ内蔵型ディスプレイの検査方式と対比した場合の本発明の検査方式である。
【0087】
図26を参照すると、メモリ111の出力は出力レジスタ兼検査回路140に一旦保持される。メモリ111の出力は、通常動作時には出力レジスタ兼検査回路140内をデータ状態を変化させること無く通過する。出力レジスタ兼検査回路140を通過したデータは、DAC内蔵駆動回路132により表示エリア110に伝えられる。一方、検査時にはメモリ111の出力は、出力レジスタ兼検査回路140を介し検査出力される。
【0088】
図26の構成図の出力レジスタ兼検査回路140の回路の例を図27に示す。出力レジスタ兼検査回路140はフリップ・フロップ等を多数用いて構成され、その出力はDAC内蔵駆動回路側に接続される。また、出力レジスタ兼検査回路140の出力は分岐され、次段のフリップ・フロップ等に接続されるマルチプレクサに入力される。
【0089】
マルチプレクサは、検査イネーブル等の信号で入力を選択される(図示せず)。マルチプレクサがフリップ・フロップ間を接続するように選択された場合、シフトレジスタを構成する。図27の例では、4ビット毎にシフトレジスタで選択され、4ビットの検査出力線134に出力される。
【0090】
一方、前段のフリップ・フロップが存在しないフリップ・フロップのマルチプレクサには、メモリの出力と検査入力線141が接続される。検査入力線141からの入力が選択されると、検査信号がシフトレジスタにより順次転送されると共に、DAC内蔵駆動回路に入力される。
【0091】
図27の回路図は、たとえば、図8のD型フリップ・フロップを使用する構成となっている。フリップ・フロップとして、図9のD型フリップ・フロップを用いた場合、クロックも切り替えることが可能となる。この場合、通常動作時に検査回路が出力レジスタとして機能し、メモリの出力をラッチしDAC内蔵駆動回路に伝達する場合(図5に該当)は、検査イネーブル信号をオフとする。この時、メモリの出力をラッチするためのクロックに従って、順次メモリの出力をラッチする。
【0092】
一方、メモリの出力を検査する時は検査回路がシフトレジスタとして機能する(図6に該当)。この時、検査イネーブル信号をオンとする。メモリを検査するためのクロックを用いて、シフトレジスタにより順次、メモリの出力を外部に呼び出す。また、DAC内蔵駆動回路に検査信号を入力する場合(図7に該当)も、検査イネーブル信号をオンとする。メモリを検査するためのクロックと同じクロックか、もしくは、DAC内蔵駆動回路を検査するための専用クロックのどちらかを用いて、検査入力信号をシフトレジスタを介し、順次入力する。
【0093】
良く知られているように、負荷容量が増大すると信号の立ち上がりは遅くなる。従来の図40の構成では、検査出力線が非常に長くなる。また、検査出力線と、出力レジスタからの出力線並びにセレクタを選択する線並びにセレクタの出力線との間にクロス容量等の寄生容量が生じる。
【0094】
また、出力レジスタからの出力線と、シフトレジスタのあいだにもクロス容量等の寄生容量が生じる。このため、検査出力線全体を駆動する必要があるセレクタ前のバッファは、大きなサイズが必要とされる。また、寄生容量が大きいために、信号の立ち上がりが遅くなり、全ての信号に対するバッファサイズが大きくなる。
【0095】
一方、本発明の図27の構成では、寄生容量が小さくなる。また、図40と異なり、シフトレジスタで直接検査データを伝播していくため、最終的な検査出力線は長さが短く、かつ、寄生容量等もほとんどない。この結果、本発明によると、回路自体が簡略化され回路面積が減ると共に、バッファサイズも小さくできるため、回路面積を大きく削減することが可能である。
【実施例15】
【0096】
検査出力を評価する場合、必要に応じて、検査結果を圧縮すると検査コストを大きく減少することができる。この方法は、全出力を逐次検査が必須の場合には用いることができないが、圧縮結果で検査が代替できる場合や、全出力検査と併用し初期検査に圧縮方式を用い全出力検査の対象を絞る場合等に極めて有効に用いられる。
【0097】
この検査出力を圧縮する機能を追加した構成を、本発明の第15実施例として示す。検査出力の圧縮には、様々な方法を用いることが可能である。ここでは、パターン圧縮回路であるMISR(Multiple Input Singature Register)を用いる例を示す。
【0098】
図28は本発明に係る検査システムの第15実施例の構成図である。同図はMISRの一例の構成を示している。同図を参照すると、MISRの一例はフリップ・フロップとEXOR(Exclusive OR)で構成される。この回路では、N次(Nは正の整数:図28では一例として4次)のビット列を入力すると、シグネチャと呼ばれるN次のビット列状態に圧縮する。異なったビット列が入力されると、シグネチャは1/2Nの確率で偶然一致する場合を除き必ず異なったシグネチャとなる。
【0099】
入力データと一致するシグネチャが出力されるかを解析することにより、良品/不良品の判定が可能である。圧縮回路を用いると、出力の信号線数を減らすことができるため、検査コストの低減が図られる。また、入力データに対応するシグネチャであるかどうかを判定するだけで良否判定ができるため、判定回路の規模も小さくすることができる。
【0100】
本発明の半導体装置と外部のLSIテスタ(ロジックテスタ、メモリテスタ、ミックスドシグナルテスタ等)やアレイテスタ等の検査装置との接続には、種々の方法が可能である。たとえば、システム・バスと別にテスト・バスを設け、半導体装置内の各検査ブロックのインタフェース信号にテスト・バスを介してアクセスするテスト・バス方式を用いることができる。
【0101】
また、半導体装置内の各検査ブロックのインタフェース信号と通常動作時の信号とを多重化し外部ピンを共有化しテスト制御信号で外部ピンからの信号伝達を制御するマルチプレクス方式(引き出し方式)を用いることも可能である。さらに、検査アクセス機構を設け、検査時に各検査ブロックに検査アクセス機構を介してアクセスするコア・テスト方式等も使用可能である。コア・テスト方式を用いる場合、各検査ブロックにラッパと呼ばれるインタフェース回路を設けると各検査ブロックの検査手順並びに検査アクセス機構を効率的に開発することができる。
【実施例16】
【0102】
また、検査入力信号として、ランダムパターンを使用することも可能である。ランダムパターンの発生回路としては、たとえば、LFSR(Linear Feedback Shift Register )を用いることができる。このLFSRは、M系列(Maximum Length Code) 擬似乱数発生回路である。M系列擬似乱数は、以下のような特徴を有している。
【0103】
まず、以下の2点で真の乱数に近い特徴を有する。一つ目は、「0」と「1」の割合がほぼ等しいことである(正確には、「0」が一つ少ない)。二つ目は、「0」もしくは「1」の片方が連続して発生する”run ”が、真の乱数と同じ特徴(長さmの”run ”の頻度は、長さm+1の”run ”の頻度の2倍)を有する。
【0104】
一方、回路を作製するに当たっては、ハードウエアで実現する場合の回路構成が簡単であることも特徴である。すなわち、Xビットのシフトレジスタを構成し、その特性多項式に対応するビットをEXORにより帰還タップを構成することで実現可能である。
【0105】
図29は本発明に係る検査システムの第16実施例の構成図である。同図は3段のLFSRの回路の一例の構成を示している。同図に示すような簡単な構成によって、真の乱数に近い特性を有する擬似乱数が得られる。このLFSRで出力された擬似乱数を検査入力信号として利用することにより、検査対象の回路を様々な条件(様々なビット状態)で検査することが可能となる。
【0106】
尚、LFSRからの出力を並列に構成されるシフトレジスタに順次入力する場合、FF論理値相関と呼ばれるフリップ・フロップ間の論理値が常に同じ状態になるようなことが発生し、故障の検出率が低下する場合がある。LFSRの各ビット間をEXORで接続する位相シフタを挿入することで、相関関係をなくすことができ、検出率を高くできる。
【実施例17】
【0107】
本発明の第17実施例では、ロジックBIST(Built-In Self Test)と呼ばれるものを形成する。すなわち、前述のLFSRをTPG(Test Pattern Generator :テストパターン生成器)として用い、また、前述のMISRを用いて圧縮した結果により故障を判断するORA(Output Response Analyzer :出力応答解析器)もしくはTRA(Test Response Analyzer :テスト応答解析器)と呼ばれる回路を内蔵する。
【0108】
本発明では、TPGは第1の回路の検査入力に用いられる。TPGからの検査入力を第1の回路に入力し、その出力を本発明の検査回路で出力し、その出力をMISRに入力し圧縮し判定回路で良否判定を行う。図25のように、本発明を複数組み合わせた場合には、本発明の検査回路の検査入力信号としてTPGからの検査信号を使用することができる。
【0109】
このように、ロジックBISTを構成することにより、外部への端子数が減少する。また、外部とのデータ転送速度も低くすることが可能である。これらの結果、外部の検査装置の構造も簡略化され、検査コストが大きく減少する。
【実施例18】
【0110】
メモリを検査する場合に、本発明の全データを外部に読み出す方法と、いわゆるメモリBISTと呼ばれる方法を併用することによって、より確実な検査が可能となる。これが、本発明の第18実施例である。図30はメモリBISTの一例の構成図である。
【0111】
同図を参照すると、メモリBIST41は、RAM(Random Access Memory)30と、パターン発生器31と、アドレス発生器32と、BIST制御部33と、結果比較器34と、セレクタ35〜38とを含んで構成される。
【0112】
メモリBIST41では、パターン発生器31とアドレス発生器32で生成されたデータをRAMブロック30のそれぞれデータ入力(Din)、アドレス入力(Addr)に入力する。RAMブロック30の前に配置されるセレクタ35〜38で信号を選択する。BIST制御部33を介して、BISTの動作が制御される。RAMブロック30からの出力は結果比較器34で期待値と比較され、比較した結果のパス/フェール(良/不良)の結果だけが出力される。この図では、解析が必要な場合に備え、フェール情報を読み出せる構成が示されている。
【0113】
本発明では、このメモリBIST41と共に、全データを外部に読み出す検査回路が設けられる。メモリBIST41で初期評価を行い、異常点を発見した後、本発明の検査回路により全データを外部に読み出すことにより、故障箇所を詳細に解析することが可能である。この方法により、検査コストを大幅に低減することが可能である。
【実施例19】
【0114】
一方、アナログ回路に対してもBISTを構成することにより、外部の検査装置のコストを下げることが可能である。ただし、アナログBISTでは、ロジックBISTに比べ半導体プロセスのパラメータが変化した場合の影響が大きい。
【0115】
すわなち、BIST回路自体のアナログ性能が大きく変動すると、検査回路としての役目を果たさなくなってしまう。これに対する対策として、完全なBIST回路は構成せず、簡易的なBIST回路を設け、外部の検査装置で最終検査をする手法が考えられる。
【0116】
たとえば、出力の周波数を低下し外部の評価装置のコストを下げる方法が考えられる。本発明の第19実施例として、クロックド・コンパレータを内蔵することにより、出力の周波数を低下するアナログ回路用のBISTを内蔵した構成例を挙げる。
【0117】
図31は第19実施例のBIST回路の一例の構成図である。この構成図で、BIST回路にはクロックド・コンパレータ20のみが内蔵されており、逐次比比較型( SAR:Successive Approximation Register type)A−Dコンバータ21と、D−Aコンバータ22と、標準電圧源23並びにクロック24は、検査装置側に設けられる。
【0118】
内蔵されるクロックド・コンパレータ20では、内部の回路の被測定電圧Vinと検査装置から供給される高精度のDC電圧VDACを差動アンプ25で比較する。そして、トラック・ホールド回路26でアンダサンプリング(under sampling)され、低い周波数の信号に変換される。周波数を低く変換された信号は、バッファ27および比較回路28を介して検査装置内の逐次比較型A−Dコンバータ21で、MSBから順にデジタル信号に変換され、最終的にLSBまで変換される。周波数が低くなっているために、逐次比較型A−Dコンバータ21として精度の良いものを使用することができる。
【0119】
逐次比較型A−Dコンバータ21は、通常、コンパレータ、nビットのD−Aコンバータ、逐次比較レジスタ( SAR;Successive Approximation Register )、制御部から構成される。逐次比較型A−Dコンバータ21を構成するD−Aコンバータの性能がA−Dコンバータとしての性能を大きく左右する。特に、D−Aコンバータにゼロクロス歪が存在する場合、逐次比較型A−Dコンバータ21の出力も所望のものでなくなってしまう。
【0120】
本発明では、検査装置で評価する信号が低い周波数に変換されているため、逐次比較型A−Dコンバータ21内のD−Aコンバータとしてゼロクロス歪が少ないものを利用でき、所望の検査精度が得られる。
【0121】
この実施例で用いられるクロックド・コンパレータとしては、たとえば、図32や図33の構成も可能である。図32と図33のクロックド・コンパレータは、基本構成としてインバータによるラッチが用いられている。また、クロックド・コンパレータをクロックに同期させて動作させるためと、消費電力を低減するためにクロックで制御されるNMOSのスイッチが付加されている。
【0122】
また、新たな比較動作を行う前に、コンパレータのメモリを消去するため、すなわち、コンパレータの状態を平衡状態にするために、PMOSのスイッチが付加されている。クロックがH(ハイ)になると、PMOSスイッチはオフしNMOSスイッチがオンし、インバータが安定状態にラッチする。
【0123】
本発明によれば、テスタのピン数を減らすことができたり、一度に検査する素子数を増やすことができたりするため、テスト・コストを削減できる。
【0124】
本実施例では主にBISTを構成する例を示したが、検査装置のインタフェースボード上にself test 機能部分を設けるBOST(Built-Out Self Test)を構成しても良い。
【実施例20】
【0125】
第20実施例は、前述の第1〜第19実施例をさらに具体化した実施例である。この実施例では、ポリシリコン(多結晶シリコン、poly- Si)のTFTアレイを作製した。具体的には、ガラス基板上に酸化シリコン膜を形成した後、アモルファスシリコンを成長させた。
【0126】
次にエキシマレーザを用いアニールしアモルファスシリコンをポリシリコン化させ、更に100 Å(10nm)の酸化シリコン膜を成長させた。パターニングした後、フォトレジストをパターニングしリンイオンをドーピングすることによりソースとドレイン領域を形成した。
【0127】
更に、900 Å(90nm)の酸化シリコン膜を成長させた後、マイクロクリスタルシリコン(μ-c- Si)とタングステンシリサイド(WSi)を成長させ、ゲート形状にパターニングした。
【0128】
酸化シリコン膜と窒化シリコン膜を連続成長させた後、コンタクト用の穴をあけ、アルミニウムとチタンをスパッタで形成しパターニングした。窒化シリコン膜を形成し、コンタクト用の穴をあけ、画素電極用に透明電極であるITO(Indium Tin Oxide)を形成しパターニングした。
【0129】
このようにしてプレーナ型のTFT画素スイッチを作成しTFTアレイを形成した。周辺回路部は、画素スイッチと同様のnチャンネルTFTと共に、nチャンネルTFTとほぼ同様の工程であるがドーピングによってpチャンネルとしたTFTとを作りこんだ。
【0130】
データ保持手段としてTFTで作製したDRAM(Dynamic Random Access Memory)を作製した。DRAMの一つのメモリセルは一つのトランジスタと一つの容量で形成した。このメモリセルは、ビット線とワード線に接続される。このようなメモリセルを二つのビット線間に交互に配置することで、ビット線対とメモリセルで構成されるメモリセルアレイを形成した。TFT基板上の回路の詳細は後述する。
【0131】
更に、TFT基板上に4μm のパターニングされた柱を作製し、セルギャップを保つためのスペーサとして使用すると同時に耐衝撃力を有するようにした。また、画素領域部に透明電極をパターニングした対向基板の画素領域外部に紫外線硬化用のシール材を塗布した。液晶をディスペンサで滴下し、TFT基板と対向基板を合わせ、紫外線をシール部に照射し接着した。液晶材料はネマチック液晶とし、カイラル材を加えラビング方向をマッチさせることによって、ツイストネマチック(TN)型とした。
【0132】
TFT基板上の回路の一例の構成図を図34に示す。本実施例では、メモリ内蔵型ディスプレイの一例に本発明を適用している。同図を参照すると、メモリ内蔵型ディスプレイの一例45は、表示部65と、デマルチプレクサ64と、DAC63と、展開回路51と、マルチプレクサ62と、検査回路61と、パターン発生回路52と、コントローラ60と、状態レジスタ55と、SPI( シリアル・パラレル・インタフェース) 制御部59と、入力制御部57と、メモリセルアレイ121と、行デコーダ122と、列デコーダ123と、アドレス生成器32と、圧縮回路50と、入力レジスタ54と、シフトレジスタ56と、出力制御部58とを含んで構成される。
【0133】
また、このメモリ内蔵型ディスプレイの一例45は、シリアルインタフェースで外部の制御部(CPUやMPU)と通信できるように、SPIをTFT基板上に内蔵している。SPIとして4線方式を採用している。ここで、使用する信号は、シリアル入力SI、シリアル出力SO、シリアルクロックSCK、スレーブ選択入力SSである。
【0134】
本実施例のSPIは、シフトレジスタ56、入力制御部57、出力制御部58、SPI制御部59に加え、入力レジスタ54、状態レジスタ55からなる。入力制御部57から入力されるシリアル信号は、シフトレジスタ56でシリアル・パラレル変換される。パラレルデータは入力レジスタ54で保持され、SPI制御部59、状態レジスタ55並びにコントローラ60により、メモリのアドレス制御もしくはメモリセルへの書き込みデータとして扱われる。以降、メモリセルアレイ121への書き込み並びに読み出し動作までは、図38の従来のガラス基板上のフレームメモリと同様に動作する。
【0135】
メモリセルアレイ121から読み出されたデータは、本発明による検査回路61を介し、通常動作時は、マルチプレクサ62に入力される。マルチプレクサ62からの出力は、展開回路51で画像データを展開され、元のビット数となる。次に、DAC回路63でアナログデータに変換され、次いでデマルチプレクサ64を介し表示部65に供給され、画像表示が実現する。
【0136】
この実施例に用いた検査回路61は、第1の回路であるメモリを検査する場合には、全ての出力をシリアルデータ読み出す方式と、パターン圧縮回路53により圧縮されたデータに変換した後外部に読み出す方式とを選択することができる(選択用スイッチは図示せず)。これらの検査出力は、SPIの出力制御部58から外部に取り出すことができる。この図では、出力制御部58に取り出す前にシフトレジスタ56を介しているが、シフトレジスタ56を介さなくても良く、また、別途、出力バッファを設けても良い。
【0137】
また、この実施例に用いた検査回路61は、第2の回路である表示部の入力部に検査信号を入力する場合は、外部からのシリアルデータを検査信号とする方式と、パターン発生回路52で生成された擬似乱数を検査信号にする方式とを選択することができる(選択用スイッチは図示せず)。検査回路61を介し入力される検査信号は、最終的に表示部に伝達し画像として表示され、検査回路61以降の回路上に故障がないか画像で判定できる。
【0138】
本実施例では、検査工程の初期段階は、パターン発生回路52とパターン圧縮回路53を用い、メモリと表示部の検査を行うことができる。これにより、検査コストを大幅に削減できる。初期段階の検査工程での故障検出率より高い故障検出率が要求される製品や、故障判定が困難な現象が観察される製品もしくは故障原因の解析が必要な製品に対しては、シリアルデータを外部から直接入力し、全データをシリアルデータで外部に直接出力する検査方式が使用される。これにより、所望の条件での検査が可能となり、故障検出率が向上する。また、故障解析も容易となる。
【0139】
尚、本実施例では、外部の制御部とのインタフェースをシリアルインタフェースとしており、且つ、そのシリアルインタフェースの端子を利用して、検査の入出力を行うため、検査回路を付加したことによる端子数の増大がない。また、検査装置の構成を簡単にできるために、検査コストを大幅に低減することができる。
【0140】
本実施例の検査イネーブル信号は、いくつかの方法で供給可能である。たとえば、スレーブ選択入力SSが選択状態で通常動作する場合に、スレーブ選択入力SSが非選択状態の時に検査イネーブル信号をSPI制御部59で生成する方法が考えられる。この方法によれば、入出力端子を増やすこと無く、検査イネーブル信号を供給できる。
【0141】
しかし、普通の製品の場合、検査終了後の出荷前に、検査イネーブル信号への接続をレーザーカット装置等で切断しておく必要がある。その理由は、検査イネーブル信号が接続されたままだと、通常使用時にスレーブ選択信号SSが非選択状態になると、検査モードとなり余分な消費電力が消費される可能性があるためである(ただし、電源供給も停止する場合は問題ない)。
【0142】
この実施例では、別の方法として、検査イネーブル信号専用の端子を用意した。この方法では、端子数が増えるが、検査イネーブル信号の接続を切断する必要がない。また、出荷後の製品が不良で返品された場合などにも、故障解析が可能であるという利点を有する。
【0143】
本実施例のタイミングチャートの一例を図35に示す。ここでは、8ビット分のシフトレジスタを構成する例を示している。また、第1の回路であるメモリを検査する場合のタイミングチャートを示している。
【0144】
まず、図5に相当する回路構成において、出力ラッチ信号(ラッチ用クロック等)が入力されると、メモリのデータをラッチする。この時点で、検査出力部には、シフトレジスタの最終ビットに相当するフリップ・フロップからメモリの最終段(検査出力“7”で表記)のデータが出力されている。
【0145】
次に、検査イネーブル信号により、検査回路が図6のようなシフトレジスタ構成に変更となる。ここで、検査クロックが入ると、ラッチされているメモリ出力が、1ビットずつ順に出力される。この様子を検査出力“6”、“5”、・・・“1”、“0”と順に示している。8ビット分のデータに対し、7個のクロック信号の入力で全てのデータが検査出力可能である。
【0146】
その理由は、前述のように図5の構成の時点で検査出力“7”のデータを出力しているためである。7個目のクロックが入力されると、検査出力“0”のデータを出力する。この例では、検査クロックの立ち上がりでデータをシフトする構成としているため、検査イネーブル信号は、検査用クロックの1個目が立ち上がる前に選択され、検査用クロックの最後のクロックの立ち上がり後に非選択とされればよい。このように、本実施例に拠れば、簡単な信号構成で、検査出力が可能である。
【符号の説明】
【0147】
1 第1の回路
2 第2の回路
3 検査回路
4 信号伝達制御機能
5 検査出力機能
6 検査入力機能
7 出力レジスタ
8 シフトレジスタ
9,10 メモリアレイ
11 表示回路の入力部
12 データ処理機能回路
14 撮像部
【特許請求の範囲】
【請求項1】
第1の回路と、第2の回路と、前記第1および第2の回路間に介在する検査回路とを含む検査システムであって、
前記検査回路は複数のラッチ回路から構成され、
前記検査回路は、前記複数のラッチ回路のそれぞれの入力を前記第1の回路に接続し、前記複数のラッチ回路のそれぞれの出力を前記第2の回路に接続することにより、前記第1及び第2の回路間の信号伝達を制御する信号伝達制御手段と、前記第1の回路の出力を前記複数のラッチ回路のそれぞれにラッチした後、前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第1の回路の出力を前記シフトレジスタを介して検査用に外部に出力する検査出力手段と、外部から入力される検査信号を前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第2の回路に入力する検査入力手段とを含み、
前記信号伝達制御手段と前記検査出力手段と前記検査入力手段とを切り替えて使用するとともに、前記各々の手段は、各手段を実現する回路の一部を互いに共有することを特徴とする検査システム。
【請求項1】
第1の回路と、第2の回路と、前記第1および第2の回路間に介在する検査回路とを含む検査システムであって、
前記検査回路は複数のラッチ回路から構成され、
前記検査回路は、前記複数のラッチ回路のそれぞれの入力を前記第1の回路に接続し、前記複数のラッチ回路のそれぞれの出力を前記第2の回路に接続することにより、前記第1及び第2の回路間の信号伝達を制御する信号伝達制御手段と、前記第1の回路の出力を前記複数のラッチ回路のそれぞれにラッチした後、前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第1の回路の出力を前記シフトレジスタを介して検査用に外部に出力する検査出力手段と、外部から入力される検査信号を前記複数のラッチ回路がシフトレジスタを構成するように接続することで、前記第2の回路に入力する検査入力手段とを含み、
前記信号伝達制御手段と前記検査出力手段と前記検査入力手段とを切り替えて使用するとともに、前記各々の手段は、各手段を実現する回路の一部を互いに共有することを特徴とする検査システム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【公開番号】特開2012−233906(P2012−233906A)
【公開日】平成24年11月29日(2012.11.29)
【国際特許分類】
【出願番号】特願2012−148981(P2012−148981)
【出願日】平成24年7月3日(2012.7.3)
【分割の表示】特願2006−164139(P2006−164139)の分割
【原出願日】平成18年6月14日(2006.6.14)
【出願人】(000004237)日本電気株式会社 (19,353)
【出願人】(303018827)NLTテクノロジー株式会社 (547)
【Fターム(参考)】
【公開日】平成24年11月29日(2012.11.29)
【国際特許分類】
【出願日】平成24年7月3日(2012.7.3)
【分割の表示】特願2006−164139(P2006−164139)の分割
【原出願日】平成18年6月14日(2006.6.14)
【出願人】(000004237)日本電気株式会社 (19,353)
【出願人】(303018827)NLTテクノロジー株式会社 (547)
【Fターム(参考)】
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