検査装置
【課題】複数種類のメモリ装置を煩雑な操作を行うことなく検査することができる検査装置を提供する。
【解決手段】メモリカード２と電気的に接続するＩ／Ｆ１１と、複数の通信方式および検査処理のうち、取得した属性情報ＤＺに応じた通信方式および検査処理を選択し、当該選択した通信方式および検査処理に基づいてＩ／Ｆ１１を介して通信を行い、当該通信結果に基づいてメモリカード２の検査を行うＣＰＵ１９とを設けたので、複数種類のメモリカード２を煩雑な操作を行うことなく検査することができる。
【解決手段】メモリカード２と電気的に接続するＩ／Ｆ１１と、複数の通信方式および検査処理のうち、取得した属性情報ＤＺに応じた通信方式および検査処理を選択し、当該選択した通信方式および検査処理に基づいてＩ／Ｆ１１を介して通信を行い、当該通信結果に基づいてメモリカード２の検査を行うＣＰＵ１９とを設けたので、複数種類のメモリカード２を煩雑な操作を行うことなく検査することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、複数の種類の半導体メモリカード等のメモリ装置を検査する検査装置に関する。
【背景技術】
【０００２】
例えば、半導体メモリを検査する検査装置が知られている（例えば、特許文献１参照）。
また、半導体メモリカード等の外部半導体メモリ装置を検査する検査装置も知られている。
【特許文献１】特開２００２−６３０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述した半導体メモリカードは、例えば通信方式や記憶方式に複数種類の規格がある。このため特定の規格のメモリカードを検査する専用の検査装置が、データの読み出し処理や書き込み処理の検査を行う。
【０００４】
例えば、多種類のメモリカードを製造する製造工場において、異なる種類のメモリカードが混在して生産ラインから出力された場合には、その都度、その規格に対応する専用の検査装置により検査するという煩雑な操作を行う。
このため、異なる複数種類のメモリカードを煩雑な操作を行うことなく検査することができる検査装置が望まれている。
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、複数種類のメモリ装置を煩雑な操作を行うことなく検査することができる検査装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明の検査装置は、メモリ装置と電気的に接続するインタフェースと、当該メモリ装置の属性情報を取得する取得手段と、複数の通信方式および検査処理のうち、前記取得手段が取得した属性情報に応じた通信方式および検査処理を選択し、当該選択した通信方式および検査処理に基づいて前記インタフェースを介して通信を行い、当該通信結果に基づいて前記メモリ装置の検査を行う制御手段とを有する。
【０００７】
本発明の検査装置によれば、制御手段は、例えばインタフェースがメモリ装置と電気的に接続し、取得手段がメモリ装置の属性情報を取得すると、取得手段が取得した属性情報に応じた通信方式および検査処理を選択し、当該選択した通信方式および検査処理に基づいてインタフェースを介して通信を行い、当該通信結果に基づいてメモリ装置の検査を行う。
【発明の効果】
【０００８】
本発明によれば、複数種類のメモリ装置を煩雑な操作を行うことなく検査することができる検査装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
本実施形態に係る検査装置１は、例えば予め規定された通信方式や記憶方式の異なる種類の半導体メモリ装置２を検査する。本実施形態では、半導体メモリ装置として、例えばメモリカード２を説明する。
例えば属性情報は、予め規定された通信方式や記憶方式を示す指標となる情報に相当する。
以下、図面を参照しながら本発明の一実施形態を説明する。
【００１０】
図１は、本発明に係る検査装置の一実施形態の機能ブロック図である。
【００１１】
検査装置１は、メディアインタフェース（Ｉ／Ｆ）１１、デジタル入出力部（ＤＩＯ）１２、計時部１３、通信インタフェース（ＬＡＮＩ／Ｆ）１４、入力部１５、表示部１６、ＰＣＩ制御部１７、メモリ１８、および制御部（ＣＰＵ：Central processing unit）１９を有する。
【００１２】
Ｉ／Ｆ１１は、本発明に係るインタフェースの一例に相当する。入力部１５は、本発明に係る取得手段の一例に相当する。ＣＰＵ１９は、本発明に係る制御手段の一例に相当する。
【００１３】
Ｉ／Ｆ１１、ＤＩＯ１２、計時部１３、ＬＡＮＩ／Ｆ１４、入力部１５、表示部１６、ＰＣＩ制御部１７、メモリ１８、およびＣＰＵ１９は、バスＢＳにより接続されている。
【００１４】
Ｉ／Ｆ１１は、例えばメモリカード２と電気的に接続し、ＣＰＵ１９の制御によりメモリカード２とデータ通信を行う。
Ｉ／Ｆ１１は、詳細には図１に示すように、コネクタ１１１を介してメモリカード２と電気的に接続する。
コネクタ１１１は、例えばメモリカード２と電気的に接続する複数の接続端子Ｔ１を有する。ＣＰＵ１９は例えば接続端子Ｔ１の電圧レベルが閾値よりハイレベルかローレベルかに基づいて、メモリカード２とデータ通信を行う。
【００１５】
〔第１具体例〕
図２は、本発明に係る検査装置の検査対象のメモリ装置の第１具体例の機能ブロック図である。
本具体例に係るメモリカード２（２ａ）は、例えば図２に示すように、接続部２１、メモリ２２、クロック部２３、およびコントローラ２４を有する。
メモリ２２は、本発明に係る内部メモリの一例に相当し、コントローラ２４は本発明に係る制御部の一例に相当する。
【００１６】
接続部２１は、装着時にＩ／Ｆ１１と電気的に接続する。詳細には、接続部２１は複数の接続端子Ｔ２を有する。接続端子Ｔ２は本発明に係る接続端子の一例に相当する。
【００１７】
接続部２１は、Ｉ／Ｆ１１のコネクタ１１１に装着時には、接続端子Ｔ２それぞれと、コネクタ１１１に備えられた接続端子Ｔ１それぞれが電気的に接続する。
【００１８】
接続端子Ｔ２は、本実施形態では例えば、電源電圧端子Ｔ２１、基準電圧端子Ｔ２２、バスステイト（ＢＳ）端子Ｔ２３、装着検出端子Ｔ２４、クロック端子Ｔ２５、データ端子Ｔ２６、Ｔ２７，Ｔ２８，Ｔ２９，Ｔ２１０を有する。
【００１９】
電源電圧端子Ｔ２１は、電源電圧の供給端子である。
基準電圧端子Ｔ２２は、基準電位（ＧＮＤ）端子である。
ＢＳ端子Ｔ２３は、メモリカード２のバスの内部状態を示す端子であり、例えば内部状態に応じた信号レベルを出力する。
装着検出端子Ｔ２４は、例えば装着の有無を検出するための端子である。装着検出端子Ｔ２４は、コネクタ１１１に装着時には、基準電位に設定される。
クロック端子Ｔ２５は、クロック信号を出力する端子である。
データ端子Ｔ２６，Ｔ２７，Ｔ２８，Ｔ２９は、データ通信用の端子であり、ハイレベルまたはローレベルにより信号を送受信する。
予備端子Ｔ２１０は、予備用の端子である。
【００２０】
メモリ２２は、例えば、フラッシュメモリ等の読み書き可能な半導体メモリにより構成され、コントローラ２４の制御により、記憶するデータが読み出される。また、メモリ２２は、コントローラ２４の制御により書き込まれたデータを保持する。
【００２１】
クロック部２３は、例えば水晶発振子等を含む発振回路により構成され、クロック信号をコントローラ２４やメモリ２２等に出力する。
【００２２】
コントローラ２４は、メモリ２２や接続部２１を統括的に制御する。
コントローラ２４は、例えば属性情報ＤＺを保持する。上述したように属性情報ＤＺは、予め規定された通信方式や記憶方式を示す指標となる情報に相当する。
【００２３】
コントローラ２４は、例えばＩ／Ｆ１１と接続時には、接続端子Ｔ２を介して属性情報ＤＺを出力する。
【００２４】
また、コントローラ２４は、例えば予め規定された属性情報ＤＺに応じた通信方式により接続端子Ｔ２を介して通信を行い、当該通信により入力された書き込み制御指示に基づいて属性情報ＤＺに応じた記憶方式によりメモリ２２にデータを書き込む。
【００２５】
また、コントローラ２４は、属性情報ＤＺに応じた通信方式により接続端子Ｔ２を介して通信を行い、当該通信により入力された読み出し制御指示に基づいて属性情報ＤＺに応じた記憶方式によりメモリ２２からデータを読み出して接続端子Ｔ２を介して出力する。
【００２６】
メモリカード２ａのコントローラ２４は、例えばＢＳ端子Ｔ２３、クロック端子Ｔ２５、およびデータ端子Ｔ２６によりシリアルデータ通信を行う。
また、コントローラ２４は、シリアルデータ通信を行うメモリカード２を示す属性情報ＤＺを保持し、Ｉ／Ｆ１１と接続時にその属性情報ＤＺを出力する。
【００２７】
〔第２具体例〕
第２具体例に係るメモリカード２ｂと、図２に示したメモリカード２ａとの相違点は、メモリカード２ｂは、Ｉ／Ｆ１１と接続する複数の接続端子Ｔ２を介してパラレル通信を行う点である。
詳細には、例えばメモリカード２ｂのコントローラ２４は、例えばＢＳ端子Ｔ２３、クロック端子Ｔ２５、データ端子Ｔ２６、および端子Ｔ２７，Ｔ２８，Ｔ２９によりパラレルデータ通信を行う。
【００２８】
また、本具体例に係るコントローラ２４は、パラレルデータ通信を行うメモリカード２ｂを示す属性情報ＤＺを保持し、Ｉ／Ｆ１１と接続時にその属性情報ＤＺを出力する。
【００２９】
〔第３具体例〕
図３は、図２に示したメモリカードの第３具体例の機能ブロック図である。
図３に示したメモリカード２ｃと、図２に示したメモリカード２ａとの相違点を説明する。
メモリカード２ｃは、接続部２１、複数個の内部メモリ、例えば図３に示すようにメモリ２２１，２２２、クロック部２３、コントローラ２４、内部スイッチ２５、および外部セレクトＳＷを有する。
【００３０】
コントローラ２４は、例えばセレクトＳＷのオン状態またはオフ状態に応じて、メモリ２２１，２２２とを切り替えてデータの保持処理を行う。
詳細には、例えばコントローラ２４は、セレクトＳＷがオン状態の場合には、内部スイッチ２５にコントローラ２４とメモリ２２１のみを接続させて、メモリ２２１に関するデータ保持処理を行い、セレクトＳＷがオフ状態の場合には、内部スイッチ２５にコントローラ２４とメモリ２２２のみを接続させて、メモリ２２２に関するデータ保持処理を行う。
【００３１】
また、コントローラ２４は、検査時には、接続部２１から入力された検査指示に応じて、セレクトＳＷのオン状態およびオフ状態に関わらず、メモリ２２１，２２２それぞれのデータ保持処理を行うことが可能である。
【００３２】
また、コントローラ２４は、複数の内部メモリ２２を切り替えてデータ保持を行うメモリカード２ｃを示す属性情報ＤＺを保持し、Ｉ／Ｆ１１と接続時にその属性情報ＤＺを出力する。
【００３３】
〔第４具体例〕
図４は、図２に示したメモリカードの第４具体例の機能ブロック図である。
図４に示したメモリカード２ｄと、図２に示したメモリカード２ａとの相違点を説明する。
メモリカード２ｄは、内部メモリのデータ保護機能を有し、例えば図４に示すように、接続部２１、メモリ２２、クロック部２３、およびコントローラ２４を有する。
本実施形態に係るメモリ２２は、例えばシステム領域２２３、およびユーザ領域２２４を有する。
【００３４】
システム領域２２３は、例えばコントローラ２４の制御により、メモリ２２のデータ領域のうちデータ保護機能を有する領域である。例えばコントローラ２４は、所定の認証処理の結果、適切に認証が行われた場合にのみシステム領域２２３のデータを読み出し、またはデータを書き込む。
また、コントローラ２４は、所定の認証処理の結果、認証が不適切の場合には、システム領域２２３からのデータの読み出し、またはデータの書き込みを抑止する。
【００３５】
ユーザ領域２２４は、例えばコントローラ２４の制御により、上述した認証処理を行うことなく、データの読み出し、またはデータの書き込みを行うことができるメモリ２２の領域である。
【００３６】
コントローラ２４は、例えば上述した内部メモリ２２のデータ保護機能を有するメモリカード２を示す属性情報ＤＺを保持し、Ｉ／Ｆ１１と接続時にその属性情報ＤＺを出力する。
【００３７】
また、コントローラ２４は、検査時には、接続部２１から入力された検査指示に応じて、システム領域２２３およびユーザ領域２２４それぞれのデータ保持処理を行うことが可能である。
【００３８】
図１に示すＤＩＯ１２は、例えば外部制御装置と接続し、外部制御装置からのデジタル信号を、ＣＰＵ１９等に出力する。
計時部１３は、例えば水晶発振子等を含む発振回路により構成され、クロック信号をＣＰＵ１９等の各構成要素に出力する。
【００３９】
ＬＡＮＩ／Ｆ１４は、例えばＣＰＵ１９の制御により所定のプロトコルにより通信ネットワークを介して外部の情報処理装置とデータ通信を行う。
入力部１５は、例えばキーボードやマウス等の操作入力装置であり、例えば属性情報の手動入力時には、そのメモリ装置の属性情報を示す信号をＣＰＵ１９に出力する。
【００４０】
表示部１６は、例えばＣＰＵ１９の制御により、所定の文字を表示する。例えば表示部１６は、本発明に係る検査処理に関する文字を表示する。
【００４１】
ＰＣＩ制御部１７は、例えばＣＰＵ１９の制御により、予め規定されたバス、例えばＰＣＩ（Peripheral Component Interconnect）バスに接続された機器とデータ通信を行う制御部である。
【００４２】
メモリ１８は、例えば本発明に係る機能を有するプログラムＰＲＧや、属性情報ＤＺと、複数の通信方式および検査処理とを対応付けて記憶するテーブル等を記憶する。
例えばメモリ１８は、ＳＤＲＡＭ（Synchronous dynamic Random Access Memory）１８１や、フラッシュメモリ１８２等により構成される。
【００４３】
ＣＰＵ１９は、例えば装置全体を統括的に制御する。例えばＣＰＵ１９は、メモリ１８をワークスペースとしてプログラムＰＲＧを実行することにより、本発明に係る機能を実現する。
【００４４】
例えばＣＰＵ１９は、直接入力時には、入力部１５から入力された属性情報ＤＺを示す信号に基づいて、属性情報ＤＺを取得する。
また、ＣＰＵ１９は、Ｉ／Ｆ１１のコネクタ１１１とメモリカード２が接続時に、Ｉ／Ｆ１１を介してメモリカード２が保持する属性情報ＤＺを取得してもよい。
【００４５】
ＣＰＵ１９は、例えばメモリ１８が記憶する複数の通信方式および検査処理のうち、取得した属性情報ＤＺに応じた通信方式および検査処理を選択し、当該選択した通信方式および検査処理に基づいてＩ／Ｆ１１を介して通信を行い、当該通信結果に基づいてメモリカード２の検査を行う。
【００４６】
ＣＰＵ１９は、取得した属性情報ＤＺが、Ｉ／Ｆ１１と接続する複数の接続端子Ｔ１を介してパラレル通信を行うメモリカード２ｂを示す情報を含む場合には、その情報に応じた検査処理に基づいてＩ／Ｆ１１を介してパラレル通信を行い、属性情報ＤＺが複数の接続端子Ｔ１によりシリアル通信を行うメモリカード２ａを示す情報を含む場合には、その情報に応じた検査処理に基づいてＩ／Ｆ１１を介してシリアル通信を行い、当該通信結果に基づいてメモリカード２ａ，２ｂの検査を行う。
【００４７】
また、ＣＰＵ１９は、取得した属性情報に、複数の内部メモリを切り替えてデータ保持を行うメモリカード２ｃを示す情報を含む場合には、その情報に応じた検査処理に基づいてＩ／Ｆ１１を介して通信を行い、当該通信結果に基づいてメモリカード２ｃの複数の内部メモリの検査を行う。
【００４８】
また、ＣＰＵ１９は、取得した属性情報ＤＺに、内部メモリ２２のデータ保護機能を有するメモリカード２ｄを示す情報が含まれる場合には、その情報に応じたデータ保護機能を検査する検査処理に基づいてＩ／Ｆ１１を介して通信を行い、当該通信結果に基づいてメモリカード２ｄの内部データ保護機能を検査する。
【００４９】
また、ＣＰＵ１９は、例えば取得した属性情報ＤＺに応じた通信方式によりＩ／Ｆ１１を介してメモリカード２と通信を行い、当該通信結果に基づいて通信に係る検査を行い、属性情報ＤＺに応じた読み出し制御指示をＩ／Ｆ１１を介して出力し、当該メモリカード２からの出力信号に基づいて、メモリ２２およびコントローラ２４の検査を行う。
【００５０】
また、ＣＰＵ１９は、例えば取得した属性情報ＤＺに応じた通信方式によりＩ／Ｆ１１を介してメモリカード２と通信を行い、属性情報ＤＺに応じた書き込み制御指示をＩ／Ｆ１１を介して出力し、書き込み制御指示により書き込んだデータを読み出す制御指示をＩ／Ｆ１１を介して出力し、当該メモリカード２からの出力信号に基づいて、メモリ２２およびコントローラ２４の検査を行う。
【００５１】
図５は、図１に示した検査装置の動作の一具体例を説明するためのフローチャートである。図５を参照しながら、検査装置１のＣＰＵ１９の動作を中心に検査処理の一具体例を説明する。
【００５２】
ステップＳＴ１において、電源オン時には、ＣＰＵ１９は、例えば表示部１６に検査メニューを示す文字を表示する。
【００５３】
ステップＳＴ２において、ＣＰＵ１９は、例えばＩ／Ｆ１１のコネクタ１１１にメモリカード２が装着されたか否かを判別し、装着されていない場合には、ステップＳＴ１の処理に戻る。
ステップＳＴ２において、ＣＰＵ１９は、Ｉ／Ｆ１１のコネクタ１１１へのメモリカード２の装着を検出した場合には、属性情報ＤＺを取得する（ＳＴ３）。
【００５４】
ＣＰＵ１９は、Ｉ／Ｆ１１のコネクタ１１１とメモリカード２が接続時に、Ｉ／Ｆ１１を介してメモリカード２が保持する属性情報ＤＺを取得する。
また、直接入力時には、ＣＰＵ１９は、入力部１５から入力された属性情報ＤＺを示す信号に基づいて、属性情報ＤＺを取得してもよい。
【００５５】
ステップＳＴ４において、ＣＰＵ１９は、例えばメモリ１８が記憶する複数の通信方式および検査処理のうち、取得した属性情報ＤＺに応じた通信方式および検査処理を選択する。
例えばＣＰＵ１９は、メモリ１８が記憶するテーブルに基づいて、メモリカード２ａ，２ｂ，２ｃ，２ｄを示す属性情報ＤＺに応じた通信方式および検査処理を選択する。
【００５６】
ステップＳＴ５において、ＣＰＵ１９は、その選択した通信方式および検査処理に基づいてＩ／Ｆ１１を介してメモリカード２と通信を行い、当該通信結果に基づいてメモリカード２の検査を行う。
【００５７】
例えば、検査処理としては、コントローラ２４の検査、メモリカード２のメモリー初期化（FAT：File Allocation Tables形式）、そのFAT 形式のチェック、メモリーデータの書き込みおよび読み出しチェック等を行う。
【００５８】
また、メモリカード２の種類（属性情報ＤＺ）に応じた検査処理、例えばパラレル通信やシリアル通信の通信機能の検査処理、複数のメモリを切り替え機能の検査処理、内部メモリのデータ保護機能の検査処理等を行う。
【００５９】
ステップＳＴ６において、ＣＰＵ１９は、通信結果に応じた検査処理の結果、正常でない信号を受信した場合には、エラー処理、例えば表示部１６にエラーを示す文字表示を行い（ＳＴ７）、検査処理の結果、正常の場合には正常処理、例えば表示部１６に正常である旨を示す文字表示を行い、ステップＳＴ１の処理に戻り、次のメモリカード２の検査を行う。
【００６０】
以上、説明したように、メモリカード２と電気的に接続するＩ／Ｆ１１と、複数の通信方式および検査処理のうち、取得した属性情報ＤＺに応じた通信方式および検査処理を選択し、当該選択した通信方式および検査処理に基づいてＩ／Ｆ１１を介して通信を行い、当該通信結果に基づいてメモリカード２の検査を行うＣＰＵ１９とを設けたので、複数種類のメモリカード２を煩雑な操作を行うことなく検査することができる。
【００６１】
また、メモリカード２は、例えばコントローラ２４が属性情報ＤＺを保持し、ＣＰＵ１９は、メモリカード２がＩ／Ｆ１１と接続時に、Ｉ／Ｆ１１を介してメモリカード２が保持する属性情報ＤＺを自動的に取得するので、例えば、多種類のメモリカードを製造する製造工場において、異なる種類のメモリカードが混在して生産ラインから出力される場合であっても、煩雑な操作を行うことなくその種類に応じた検査処理を行うことができる。
【００６２】
また、ＣＰＵ１９は、取得した属性情報ＤＺがシリアル通信を行うメモリカード２ａを示す情報を含む場合は、その情報に応じたシリアル通信に関する検査処理を行い、属性情報ＤＺがパラレル通信を行うメモリカード２ｂを示す情報を含む場合には、その情報に応じたパラレル通信に関する検査処理を行うので、通信方式の異なるメモリカード２ａとメモリカード２ｂが混在している場合であっても、煩雑な操作を行うことなくそれぞれ適した通信方式により検査を行うことができる。
【００６３】
また、ＣＰＵ１９は、取得した属性情報に、複数の内部メモリを切り替えてデータ保持を行うメモリカード２ｃを示す情報を含む場合には、その情報に応じた検査処理、例えば切り替え処理の検査等を行うので、例えばメモリカード２ｃと、それ以外の内部メモリの切り替え機能を持たないメモリカード２とが混在している場合であっても、煩雑な操作を行うことなくそれぞれ適した検査を行うことができる。
【００６４】
また、ＣＰＵ１９は、取得した属性情報ＤＺに、内部メモリのデータ保護機能を有するメモリカード２ｄを示す情報が含まれる場合には、その情報に応じたデータ保護機能を検査する検査処理を行うので、例えばメモリカード２ｄと、それ以外の保護機能を持たないメモリカード２とが混在している場合であっても、煩雑な操作を行うことなくそれぞれ適した検査を行うことができる。
【００６５】
また、接続時に属性情報ＤＺを取得して、その属性情報ＤＺに基づいて、複数の種類のメモリカード２に適した検査を行うことができるので、検査時間を大幅に短縮することができる。
【００６６】
また、メモリ１８のテーブルに記憶していない、他の通信方式や記憶方式のメモリカード２を検査する場合には、新たな属性情報ＤＺと、通信方式や記憶方式、検査処理等を関連付けてテーブルを更新することで、簡単に新たなメモリカード２を検査することができる。
【００６７】
なお、本発明は本実施形態に限られるものではなく、任意好適な改変が可能である。
例えば、検査装置１の検査処理や動作は、上述した形態に限られるものではない。
また、メモリカード２の内部構造や処理は、上述した形態に限られるものではない。
【００６８】
また、上述した形態では、検査装置１はスタンドアロン型装置であるが、この形態に限られるものではない。
例えば図６に示すように、検査装置１は、ＤＩＯ１２やＬＡＮＩ／Ｆ１４等を介して、外部情報処理装置（ＰＣ：パーソナルコンピュータ）３やシーケンサ装置４と協働することにより、本発明に係る機能を実現してもよい。
【００６９】
また、メモリカード２を製造する製造装置に、本発明に係る検査装置１を組み込むことにより、例えばニーズに応じて多種類のメモリカード２を製造して検査を行うことができる。
【図面の簡単な説明】
【００７０】
【図１】本発明に係る検査装置の一実施形態の機能ブロック図である。
【図２】本発明に係る検査装置の検査対象のメモリ装置の第１具体例の機能ブロック図である。
【図３】図２に示したメモリカードの第３具体例の機能ブロック図である。
【図４】図２に示したメモリカードの第４具体例の機能ブロック図である。
【図５】図１に示した検査装置の動作の一具体例を説明するためのフローチャートである。
【図６】本発明に係る検査装置の他の実施形態を示す全体図である。
【符号の説明】
【００７１】
１…検査装置、１１…メディアインタフェース（Ｉ／Ｆ）、１２…デジタル入出力部（ＤＩＯ）、１３…計時部、１４…通信インタフェース（ＬＡＮＩ／Ｆ）、１５…入力部、１６…表示部（シリアルポート）、１７…ＰＣＩ制御部、１８…メモリ、１９…制御部（ＣＰＵ：Central processing unit）、２，２ａ，２ｂ，２ｃ、２ｄ…メモリカード、２１…接続部、２２…メモリ、２３…クロック部、２４…コントローラ、コネクタ１１１、１８１…ＳＤＲＡＭ、１８２…フラッシュメモリ、Ｔ１，Ｔ２…接続端子。
【技術分野】
【０００１】
本発明は、例えば、複数の種類の半導体メモリカード等のメモリ装置を検査する検査装置に関する。
【背景技術】
【０００２】
例えば、半導体メモリを検査する検査装置が知られている（例えば、特許文献１参照）。
また、半導体メモリカード等の外部半導体メモリ装置を検査する検査装置も知られている。
【特許文献１】特開２００２−６３０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述した半導体メモリカードは、例えば通信方式や記憶方式に複数種類の規格がある。このため特定の規格のメモリカードを検査する専用の検査装置が、データの読み出し処理や書き込み処理の検査を行う。
【０００４】
例えば、多種類のメモリカードを製造する製造工場において、異なる種類のメモリカードが混在して生産ラインから出力された場合には、その都度、その規格に対応する専用の検査装置により検査するという煩雑な操作を行う。
このため、異なる複数種類のメモリカードを煩雑な操作を行うことなく検査することができる検査装置が望まれている。
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、複数種類のメモリ装置を煩雑な操作を行うことなく検査することができる検査装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明の検査装置は、メモリ装置と電気的に接続するインタフェースと、当該メモリ装置の属性情報を取得する取得手段と、複数の通信方式および検査処理のうち、前記取得手段が取得した属性情報に応じた通信方式および検査処理を選択し、当該選択した通信方式および検査処理に基づいて前記インタフェースを介して通信を行い、当該通信結果に基づいて前記メモリ装置の検査を行う制御手段とを有する。
【０００７】
本発明の検査装置によれば、制御手段は、例えばインタフェースがメモリ装置と電気的に接続し、取得手段がメモリ装置の属性情報を取得すると、取得手段が取得した属性情報に応じた通信方式および検査処理を選択し、当該選択した通信方式および検査処理に基づいてインタフェースを介して通信を行い、当該通信結果に基づいてメモリ装置の検査を行う。
【発明の効果】
【０００８】
本発明によれば、複数種類のメモリ装置を煩雑な操作を行うことなく検査することができる検査装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
本実施形態に係る検査装置１は、例えば予め規定された通信方式や記憶方式の異なる種類の半導体メモリ装置２を検査する。本実施形態では、半導体メモリ装置として、例えばメモリカード２を説明する。
例えば属性情報は、予め規定された通信方式や記憶方式を示す指標となる情報に相当する。
以下、図面を参照しながら本発明の一実施形態を説明する。
【００１０】
図１は、本発明に係る検査装置の一実施形態の機能ブロック図である。
【００１１】
検査装置１は、メディアインタフェース（Ｉ／Ｆ）１１、デジタル入出力部（ＤＩＯ）１２、計時部１３、通信インタフェース（ＬＡＮＩ／Ｆ）１４、入力部１５、表示部１６、ＰＣＩ制御部１７、メモリ１８、および制御部（ＣＰＵ：Central processing unit）１９を有する。
【００１２】
Ｉ／Ｆ１１は、本発明に係るインタフェースの一例に相当する。入力部１５は、本発明に係る取得手段の一例に相当する。ＣＰＵ１９は、本発明に係る制御手段の一例に相当する。
【００１３】
Ｉ／Ｆ１１、ＤＩＯ１２、計時部１３、ＬＡＮＩ／Ｆ１４、入力部１５、表示部１６、ＰＣＩ制御部１７、メモリ１８、およびＣＰＵ１９は、バスＢＳにより接続されている。
【００１４】
Ｉ／Ｆ１１は、例えばメモリカード２と電気的に接続し、ＣＰＵ１９の制御によりメモリカード２とデータ通信を行う。
Ｉ／Ｆ１１は、詳細には図１に示すように、コネクタ１１１を介してメモリカード２と電気的に接続する。
コネクタ１１１は、例えばメモリカード２と電気的に接続する複数の接続端子Ｔ１を有する。ＣＰＵ１９は例えば接続端子Ｔ１の電圧レベルが閾値よりハイレベルかローレベルかに基づいて、メモリカード２とデータ通信を行う。
【００１５】
〔第１具体例〕
図２は、本発明に係る検査装置の検査対象のメモリ装置の第１具体例の機能ブロック図である。
本具体例に係るメモリカード２（２ａ）は、例えば図２に示すように、接続部２１、メモリ２２、クロック部２３、およびコントローラ２４を有する。
メモリ２２は、本発明に係る内部メモリの一例に相当し、コントローラ２４は本発明に係る制御部の一例に相当する。
【００１６】
接続部２１は、装着時にＩ／Ｆ１１と電気的に接続する。詳細には、接続部２１は複数の接続端子Ｔ２を有する。接続端子Ｔ２は本発明に係る接続端子の一例に相当する。
【００１７】
接続部２１は、Ｉ／Ｆ１１のコネクタ１１１に装着時には、接続端子Ｔ２それぞれと、コネクタ１１１に備えられた接続端子Ｔ１それぞれが電気的に接続する。
【００１８】
接続端子Ｔ２は、本実施形態では例えば、電源電圧端子Ｔ２１、基準電圧端子Ｔ２２、バスステイト（ＢＳ）端子Ｔ２３、装着検出端子Ｔ２４、クロック端子Ｔ２５、データ端子Ｔ２６、Ｔ２７，Ｔ２８，Ｔ２９，Ｔ２１０を有する。
【００１９】
電源電圧端子Ｔ２１は、電源電圧の供給端子である。
基準電圧端子Ｔ２２は、基準電位（ＧＮＤ）端子である。
ＢＳ端子Ｔ２３は、メモリカード２のバスの内部状態を示す端子であり、例えば内部状態に応じた信号レベルを出力する。
装着検出端子Ｔ２４は、例えば装着の有無を検出するための端子である。装着検出端子Ｔ２４は、コネクタ１１１に装着時には、基準電位に設定される。
クロック端子Ｔ２５は、クロック信号を出力する端子である。
データ端子Ｔ２６，Ｔ２７，Ｔ２８，Ｔ２９は、データ通信用の端子であり、ハイレベルまたはローレベルにより信号を送受信する。
予備端子Ｔ２１０は、予備用の端子である。
【００２０】
メモリ２２は、例えば、フラッシュメモリ等の読み書き可能な半導体メモリにより構成され、コントローラ２４の制御により、記憶するデータが読み出される。また、メモリ２２は、コントローラ２４の制御により書き込まれたデータを保持する。
【００２１】
クロック部２３は、例えば水晶発振子等を含む発振回路により構成され、クロック信号をコントローラ２４やメモリ２２等に出力する。
【００２２】
コントローラ２４は、メモリ２２や接続部２１を統括的に制御する。
コントローラ２４は、例えば属性情報ＤＺを保持する。上述したように属性情報ＤＺは、予め規定された通信方式や記憶方式を示す指標となる情報に相当する。
【００２３】
コントローラ２４は、例えばＩ／Ｆ１１と接続時には、接続端子Ｔ２を介して属性情報ＤＺを出力する。
【００２４】
また、コントローラ２４は、例えば予め規定された属性情報ＤＺに応じた通信方式により接続端子Ｔ２を介して通信を行い、当該通信により入力された書き込み制御指示に基づいて属性情報ＤＺに応じた記憶方式によりメモリ２２にデータを書き込む。
【００２５】
また、コントローラ２４は、属性情報ＤＺに応じた通信方式により接続端子Ｔ２を介して通信を行い、当該通信により入力された読み出し制御指示に基づいて属性情報ＤＺに応じた記憶方式によりメモリ２２からデータを読み出して接続端子Ｔ２を介して出力する。
【００２６】
メモリカード２ａのコントローラ２４は、例えばＢＳ端子Ｔ２３、クロック端子Ｔ２５、およびデータ端子Ｔ２６によりシリアルデータ通信を行う。
また、コントローラ２４は、シリアルデータ通信を行うメモリカード２を示す属性情報ＤＺを保持し、Ｉ／Ｆ１１と接続時にその属性情報ＤＺを出力する。
【００２７】
〔第２具体例〕
第２具体例に係るメモリカード２ｂと、図２に示したメモリカード２ａとの相違点は、メモリカード２ｂは、Ｉ／Ｆ１１と接続する複数の接続端子Ｔ２を介してパラレル通信を行う点である。
詳細には、例えばメモリカード２ｂのコントローラ２４は、例えばＢＳ端子Ｔ２３、クロック端子Ｔ２５、データ端子Ｔ２６、および端子Ｔ２７，Ｔ２８，Ｔ２９によりパラレルデータ通信を行う。
【００２８】
また、本具体例に係るコントローラ２４は、パラレルデータ通信を行うメモリカード２ｂを示す属性情報ＤＺを保持し、Ｉ／Ｆ１１と接続時にその属性情報ＤＺを出力する。
【００２９】
〔第３具体例〕
図３は、図２に示したメモリカードの第３具体例の機能ブロック図である。
図３に示したメモリカード２ｃと、図２に示したメモリカード２ａとの相違点を説明する。
メモリカード２ｃは、接続部２１、複数個の内部メモリ、例えば図３に示すようにメモリ２２１，２２２、クロック部２３、コントローラ２４、内部スイッチ２５、および外部セレクトＳＷを有する。
【００３０】
コントローラ２４は、例えばセレクトＳＷのオン状態またはオフ状態に応じて、メモリ２２１，２２２とを切り替えてデータの保持処理を行う。
詳細には、例えばコントローラ２４は、セレクトＳＷがオン状態の場合には、内部スイッチ２５にコントローラ２４とメモリ２２１のみを接続させて、メモリ２２１に関するデータ保持処理を行い、セレクトＳＷがオフ状態の場合には、内部スイッチ２５にコントローラ２４とメモリ２２２のみを接続させて、メモリ２２２に関するデータ保持処理を行う。
【００３１】
また、コントローラ２４は、検査時には、接続部２１から入力された検査指示に応じて、セレクトＳＷのオン状態およびオフ状態に関わらず、メモリ２２１，２２２それぞれのデータ保持処理を行うことが可能である。
【００３２】
また、コントローラ２４は、複数の内部メモリ２２を切り替えてデータ保持を行うメモリカード２ｃを示す属性情報ＤＺを保持し、Ｉ／Ｆ１１と接続時にその属性情報ＤＺを出力する。
【００３３】
〔第４具体例〕
図４は、図２に示したメモリカードの第４具体例の機能ブロック図である。
図４に示したメモリカード２ｄと、図２に示したメモリカード２ａとの相違点を説明する。
メモリカード２ｄは、内部メモリのデータ保護機能を有し、例えば図４に示すように、接続部２１、メモリ２２、クロック部２３、およびコントローラ２４を有する。
本実施形態に係るメモリ２２は、例えばシステム領域２２３、およびユーザ領域２２４を有する。
【００３４】
システム領域２２３は、例えばコントローラ２４の制御により、メモリ２２のデータ領域のうちデータ保護機能を有する領域である。例えばコントローラ２４は、所定の認証処理の結果、適切に認証が行われた場合にのみシステム領域２２３のデータを読み出し、またはデータを書き込む。
また、コントローラ２４は、所定の認証処理の結果、認証が不適切の場合には、システム領域２２３からのデータの読み出し、またはデータの書き込みを抑止する。
【００３５】
ユーザ領域２２４は、例えばコントローラ２４の制御により、上述した認証処理を行うことなく、データの読み出し、またはデータの書き込みを行うことができるメモリ２２の領域である。
【００３６】
コントローラ２４は、例えば上述した内部メモリ２２のデータ保護機能を有するメモリカード２を示す属性情報ＤＺを保持し、Ｉ／Ｆ１１と接続時にその属性情報ＤＺを出力する。
【００３７】
また、コントローラ２４は、検査時には、接続部２１から入力された検査指示に応じて、システム領域２２３およびユーザ領域２２４それぞれのデータ保持処理を行うことが可能である。
【００３８】
図１に示すＤＩＯ１２は、例えば外部制御装置と接続し、外部制御装置からのデジタル信号を、ＣＰＵ１９等に出力する。
計時部１３は、例えば水晶発振子等を含む発振回路により構成され、クロック信号をＣＰＵ１９等の各構成要素に出力する。
【００３９】
ＬＡＮＩ／Ｆ１４は、例えばＣＰＵ１９の制御により所定のプロトコルにより通信ネットワークを介して外部の情報処理装置とデータ通信を行う。
入力部１５は、例えばキーボードやマウス等の操作入力装置であり、例えば属性情報の手動入力時には、そのメモリ装置の属性情報を示す信号をＣＰＵ１９に出力する。
【００４０】
表示部１６は、例えばＣＰＵ１９の制御により、所定の文字を表示する。例えば表示部１６は、本発明に係る検査処理に関する文字を表示する。
【００４１】
ＰＣＩ制御部１７は、例えばＣＰＵ１９の制御により、予め規定されたバス、例えばＰＣＩ（Peripheral Component Interconnect）バスに接続された機器とデータ通信を行う制御部である。
【００４２】
メモリ１８は、例えば本発明に係る機能を有するプログラムＰＲＧや、属性情報ＤＺと、複数の通信方式および検査処理とを対応付けて記憶するテーブル等を記憶する。
例えばメモリ１８は、ＳＤＲＡＭ（Synchronous dynamic Random Access Memory）１８１や、フラッシュメモリ１８２等により構成される。
【００４３】
ＣＰＵ１９は、例えば装置全体を統括的に制御する。例えばＣＰＵ１９は、メモリ１８をワークスペースとしてプログラムＰＲＧを実行することにより、本発明に係る機能を実現する。
【００４４】
例えばＣＰＵ１９は、直接入力時には、入力部１５から入力された属性情報ＤＺを示す信号に基づいて、属性情報ＤＺを取得する。
また、ＣＰＵ１９は、Ｉ／Ｆ１１のコネクタ１１１とメモリカード２が接続時に、Ｉ／Ｆ１１を介してメモリカード２が保持する属性情報ＤＺを取得してもよい。
【００４５】
ＣＰＵ１９は、例えばメモリ１８が記憶する複数の通信方式および検査処理のうち、取得した属性情報ＤＺに応じた通信方式および検査処理を選択し、当該選択した通信方式および検査処理に基づいてＩ／Ｆ１１を介して通信を行い、当該通信結果に基づいてメモリカード２の検査を行う。
【００４６】
ＣＰＵ１９は、取得した属性情報ＤＺが、Ｉ／Ｆ１１と接続する複数の接続端子Ｔ１を介してパラレル通信を行うメモリカード２ｂを示す情報を含む場合には、その情報に応じた検査処理に基づいてＩ／Ｆ１１を介してパラレル通信を行い、属性情報ＤＺが複数の接続端子Ｔ１によりシリアル通信を行うメモリカード２ａを示す情報を含む場合には、その情報に応じた検査処理に基づいてＩ／Ｆ１１を介してシリアル通信を行い、当該通信結果に基づいてメモリカード２ａ，２ｂの検査を行う。
【００４７】
また、ＣＰＵ１９は、取得した属性情報に、複数の内部メモリを切り替えてデータ保持を行うメモリカード２ｃを示す情報を含む場合には、その情報に応じた検査処理に基づいてＩ／Ｆ１１を介して通信を行い、当該通信結果に基づいてメモリカード２ｃの複数の内部メモリの検査を行う。
【００４８】
また、ＣＰＵ１９は、取得した属性情報ＤＺに、内部メモリ２２のデータ保護機能を有するメモリカード２ｄを示す情報が含まれる場合には、その情報に応じたデータ保護機能を検査する検査処理に基づいてＩ／Ｆ１１を介して通信を行い、当該通信結果に基づいてメモリカード２ｄの内部データ保護機能を検査する。
【００４９】
また、ＣＰＵ１９は、例えば取得した属性情報ＤＺに応じた通信方式によりＩ／Ｆ１１を介してメモリカード２と通信を行い、当該通信結果に基づいて通信に係る検査を行い、属性情報ＤＺに応じた読み出し制御指示をＩ／Ｆ１１を介して出力し、当該メモリカード２からの出力信号に基づいて、メモリ２２およびコントローラ２４の検査を行う。
【００５０】
また、ＣＰＵ１９は、例えば取得した属性情報ＤＺに応じた通信方式によりＩ／Ｆ１１を介してメモリカード２と通信を行い、属性情報ＤＺに応じた書き込み制御指示をＩ／Ｆ１１を介して出力し、書き込み制御指示により書き込んだデータを読み出す制御指示をＩ／Ｆ１１を介して出力し、当該メモリカード２からの出力信号に基づいて、メモリ２２およびコントローラ２４の検査を行う。
【００５１】
図５は、図１に示した検査装置の動作の一具体例を説明するためのフローチャートである。図５を参照しながら、検査装置１のＣＰＵ１９の動作を中心に検査処理の一具体例を説明する。
【００５２】
ステップＳＴ１において、電源オン時には、ＣＰＵ１９は、例えば表示部１６に検査メニューを示す文字を表示する。
【００５３】
ステップＳＴ２において、ＣＰＵ１９は、例えばＩ／Ｆ１１のコネクタ１１１にメモリカード２が装着されたか否かを判別し、装着されていない場合には、ステップＳＴ１の処理に戻る。
ステップＳＴ２において、ＣＰＵ１９は、Ｉ／Ｆ１１のコネクタ１１１へのメモリカード２の装着を検出した場合には、属性情報ＤＺを取得する（ＳＴ３）。
【００５４】
ＣＰＵ１９は、Ｉ／Ｆ１１のコネクタ１１１とメモリカード２が接続時に、Ｉ／Ｆ１１を介してメモリカード２が保持する属性情報ＤＺを取得する。
また、直接入力時には、ＣＰＵ１９は、入力部１５から入力された属性情報ＤＺを示す信号に基づいて、属性情報ＤＺを取得してもよい。
【００５５】
ステップＳＴ４において、ＣＰＵ１９は、例えばメモリ１８が記憶する複数の通信方式および検査処理のうち、取得した属性情報ＤＺに応じた通信方式および検査処理を選択する。
例えばＣＰＵ１９は、メモリ１８が記憶するテーブルに基づいて、メモリカード２ａ，２ｂ，２ｃ，２ｄを示す属性情報ＤＺに応じた通信方式および検査処理を選択する。
【００５６】
ステップＳＴ５において、ＣＰＵ１９は、その選択した通信方式および検査処理に基づいてＩ／Ｆ１１を介してメモリカード２と通信を行い、当該通信結果に基づいてメモリカード２の検査を行う。
【００５７】
例えば、検査処理としては、コントローラ２４の検査、メモリカード２のメモリー初期化（FAT：File Allocation Tables形式）、そのFAT 形式のチェック、メモリーデータの書き込みおよび読み出しチェック等を行う。
【００５８】
また、メモリカード２の種類（属性情報ＤＺ）に応じた検査処理、例えばパラレル通信やシリアル通信の通信機能の検査処理、複数のメモリを切り替え機能の検査処理、内部メモリのデータ保護機能の検査処理等を行う。
【００５９】
ステップＳＴ６において、ＣＰＵ１９は、通信結果に応じた検査処理の結果、正常でない信号を受信した場合には、エラー処理、例えば表示部１６にエラーを示す文字表示を行い（ＳＴ７）、検査処理の結果、正常の場合には正常処理、例えば表示部１６に正常である旨を示す文字表示を行い、ステップＳＴ１の処理に戻り、次のメモリカード２の検査を行う。
【００６０】
以上、説明したように、メモリカード２と電気的に接続するＩ／Ｆ１１と、複数の通信方式および検査処理のうち、取得した属性情報ＤＺに応じた通信方式および検査処理を選択し、当該選択した通信方式および検査処理に基づいてＩ／Ｆ１１を介して通信を行い、当該通信結果に基づいてメモリカード２の検査を行うＣＰＵ１９とを設けたので、複数種類のメモリカード２を煩雑な操作を行うことなく検査することができる。
【００６１】
また、メモリカード２は、例えばコントローラ２４が属性情報ＤＺを保持し、ＣＰＵ１９は、メモリカード２がＩ／Ｆ１１と接続時に、Ｉ／Ｆ１１を介してメモリカード２が保持する属性情報ＤＺを自動的に取得するので、例えば、多種類のメモリカードを製造する製造工場において、異なる種類のメモリカードが混在して生産ラインから出力される場合であっても、煩雑な操作を行うことなくその種類に応じた検査処理を行うことができる。
【００６２】
また、ＣＰＵ１９は、取得した属性情報ＤＺがシリアル通信を行うメモリカード２ａを示す情報を含む場合は、その情報に応じたシリアル通信に関する検査処理を行い、属性情報ＤＺがパラレル通信を行うメモリカード２ｂを示す情報を含む場合には、その情報に応じたパラレル通信に関する検査処理を行うので、通信方式の異なるメモリカード２ａとメモリカード２ｂが混在している場合であっても、煩雑な操作を行うことなくそれぞれ適した通信方式により検査を行うことができる。
【００６３】
また、ＣＰＵ１９は、取得した属性情報に、複数の内部メモリを切り替えてデータ保持を行うメモリカード２ｃを示す情報を含む場合には、その情報に応じた検査処理、例えば切り替え処理の検査等を行うので、例えばメモリカード２ｃと、それ以外の内部メモリの切り替え機能を持たないメモリカード２とが混在している場合であっても、煩雑な操作を行うことなくそれぞれ適した検査を行うことができる。
【００６４】
また、ＣＰＵ１９は、取得した属性情報ＤＺに、内部メモリのデータ保護機能を有するメモリカード２ｄを示す情報が含まれる場合には、その情報に応じたデータ保護機能を検査する検査処理を行うので、例えばメモリカード２ｄと、それ以外の保護機能を持たないメモリカード２とが混在している場合であっても、煩雑な操作を行うことなくそれぞれ適した検査を行うことができる。
【００６５】
また、接続時に属性情報ＤＺを取得して、その属性情報ＤＺに基づいて、複数の種類のメモリカード２に適した検査を行うことができるので、検査時間を大幅に短縮することができる。
【００６６】
また、メモリ１８のテーブルに記憶していない、他の通信方式や記憶方式のメモリカード２を検査する場合には、新たな属性情報ＤＺと、通信方式や記憶方式、検査処理等を関連付けてテーブルを更新することで、簡単に新たなメモリカード２を検査することができる。
【００６７】
なお、本発明は本実施形態に限られるものではなく、任意好適な改変が可能である。
例えば、検査装置１の検査処理や動作は、上述した形態に限られるものではない。
また、メモリカード２の内部構造や処理は、上述した形態に限られるものではない。
【００６８】
また、上述した形態では、検査装置１はスタンドアロン型装置であるが、この形態に限られるものではない。
例えば図６に示すように、検査装置１は、ＤＩＯ１２やＬＡＮＩ／Ｆ１４等を介して、外部情報処理装置（ＰＣ：パーソナルコンピュータ）３やシーケンサ装置４と協働することにより、本発明に係る機能を実現してもよい。
【００６９】
また、メモリカード２を製造する製造装置に、本発明に係る検査装置１を組み込むことにより、例えばニーズに応じて多種類のメモリカード２を製造して検査を行うことができる。
【図面の簡単な説明】
【００７０】
【図１】本発明に係る検査装置の一実施形態の機能ブロック図である。
【図２】本発明に係る検査装置の検査対象のメモリ装置の第１具体例の機能ブロック図である。
【図３】図２に示したメモリカードの第３具体例の機能ブロック図である。
【図４】図２に示したメモリカードの第４具体例の機能ブロック図である。
【図５】図１に示した検査装置の動作の一具体例を説明するためのフローチャートである。
【図６】本発明に係る検査装置の他の実施形態を示す全体図である。
【符号の説明】
【００７１】
１…検査装置、１１…メディアインタフェース（Ｉ／Ｆ）、１２…デジタル入出力部（ＤＩＯ）、１３…計時部、１４…通信インタフェース（ＬＡＮＩ／Ｆ）、１５…入力部、１６…表示部（シリアルポート）、１７…ＰＣＩ制御部、１８…メモリ、１９…制御部（ＣＰＵ：Central processing unit）、２，２ａ，２ｂ，２ｃ、２ｄ…メモリカード、２１…接続部、２２…メモリ、２３…クロック部、２４…コントローラ、コネクタ１１１、１８１…ＳＤＲＡＭ、１８２…フラッシュメモリ、Ｔ１，Ｔ２…接続端子。
【特許請求の範囲】
【請求項１】
メモリ装置と電気的に接続するインタフェースと、
当該メモリ装置の属性情報を取得する取得手段と、
複数の通信方式および検査処理のうち、前記取得手段が取得した属性情報に応じた通信方式および検査処理を選択し、当該選択した通信方式および検査処理に基づいて前記インタフェースを介して通信を行い、当該通信結果に基づいて前記メモリ装置の検査を行う制御手段と
を有する検査装置。
【請求項２】
前記メモリ装置は、前記属性情報を保持し、
前記取得手段は、前記インタフェースを介して前記メモリ装置が保持する前記属性情報を取得する
請求項１に記載の検査装置。
【請求項３】
前記属性情報は、前記インタフェースと接続する複数の接続端子を介してパラレル通信を行うメモリ装置を示す第１の属性情報、または前記複数の接続端子によりシリアル通信を行うメモリ装置を示す第２の属性情報を含み、
前記制御手段は、前記取得手段が取得した属性情報が第１の属性情報を含む場合は、前記第１の属性情報に応じた検査処理に基づいて前記インタフェースを介してパラレル通信を行い、前記属性情報が前記第２の属性情報を含む場合は、前記第２の属性情報に応じた検査処理に基づいて前記インタフェースを介してシリアル通信を行い、当該通信結果に基づいて前記メモリ装置の検査を行う
請求項１に記載の検査装置。
【請求項４】
前記属性情報は、複数の内部メモリを切り替えてデータ保持を行うメモリ装置を示す第３の属性情報を含み、
前記制御手段は、前記取得手段が取得した属性情報に第３の属性情報を含む場合には、前記第３の属性情報に応じた検査処理に基づいて前記インタフェースを介して通信を行い、当該通信結果に基づいて前記メモリ装置の複数の内部メモリの検査を行う
請求項１に記載の検査装置。
【請求項５】
前記属性情報は、内部メモリのデータ保護機能を有するメモリ装置を示す第４の属性情報を含み、
前記制御手段は、前記取得手段が取得した属性情報に前記第４の属性情報が含まれる場合には、前記第４の属性情報に応じたデータ保護機能を検査する検査処理に基づいて前記インタフェースを介して通信を行い、当該通信結果に基づいて前記メモリ装置の内部データ保護機能を検査する
請求項１に記載の検査装置。
【請求項６】
前記メモリ装置は、
内部メモリと、
前記インタフェースと電気的に接続する接続端子と、
前記属性情報に応じた通信方式により前記接続端子を介して通信を行い、当該通信により入力された読み出し制御指示に基づいて前記属性情報に応じた記憶方式により前記内部メモリからデータを読み出して前記接続端子を介して出力する制御部とを含み、
前記制御手段は、前記取得手段が取得した前記属性情報に応じた通信方式により前記インタフェースを介して前記メモリ装置と通信を行い、当該通信結果に基づいて通信に係る検査を行い、前記属性情報に応じた読み出し制御指示を前記インタフェースを介して出力し、当該メモリ装置からの出力信号に基づいて、前記内部メモリおよび前記制御部の検査を行う
請求項１に記載の検査装置。
【請求項７】
前記メモリ装置の制御部は、
前記属性情報に応じた通信方式により前記接続端子を介して通信を行い、当該通信により入力された書き込み制御指示に基づいて前記属性情報に応じた記憶方式により前記内部メモリにデータを書き込み、当該通信により入力された読み出し制御指示に基づいて前記属性情報に応じた記憶方式により前記内部メモリからデータを読み出して前記接続端子を介して出力し、
前記制御手段は、前記取得手段が取得した前記属性情報に応じた通信方式により前記インタフェースを介して前記メモリ装置と通信を行い、前記属性情報に応じた書き込み制御指示を前記インタフェースを介して出力し、前記書き込み制御指示により書き込んだデータを読み出す制御指示を前記インタフェースを介して出力し、当該メモリ装置からの出力信号に基づいて、前記内部メモリおよび前記制御部の検査を行う
請求項６に記載の検査装置。
【請求項１】
メモリ装置と電気的に接続するインタフェースと、
当該メモリ装置の属性情報を取得する取得手段と、
複数の通信方式および検査処理のうち、前記取得手段が取得した属性情報に応じた通信方式および検査処理を選択し、当該選択した通信方式および検査処理に基づいて前記インタフェースを介して通信を行い、当該通信結果に基づいて前記メモリ装置の検査を行う制御手段と
を有する検査装置。
【請求項２】
前記メモリ装置は、前記属性情報を保持し、
前記取得手段は、前記インタフェースを介して前記メモリ装置が保持する前記属性情報を取得する
請求項１に記載の検査装置。
【請求項３】
前記属性情報は、前記インタフェースと接続する複数の接続端子を介してパラレル通信を行うメモリ装置を示す第１の属性情報、または前記複数の接続端子によりシリアル通信を行うメモリ装置を示す第２の属性情報を含み、
前記制御手段は、前記取得手段が取得した属性情報が第１の属性情報を含む場合は、前記第１の属性情報に応じた検査処理に基づいて前記インタフェースを介してパラレル通信を行い、前記属性情報が前記第２の属性情報を含む場合は、前記第２の属性情報に応じた検査処理に基づいて前記インタフェースを介してシリアル通信を行い、当該通信結果に基づいて前記メモリ装置の検査を行う
請求項１に記載の検査装置。
【請求項４】
前記属性情報は、複数の内部メモリを切り替えてデータ保持を行うメモリ装置を示す第３の属性情報を含み、
前記制御手段は、前記取得手段が取得した属性情報に第３の属性情報を含む場合には、前記第３の属性情報に応じた検査処理に基づいて前記インタフェースを介して通信を行い、当該通信結果に基づいて前記メモリ装置の複数の内部メモリの検査を行う
請求項１に記載の検査装置。
【請求項５】
前記属性情報は、内部メモリのデータ保護機能を有するメモリ装置を示す第４の属性情報を含み、
前記制御手段は、前記取得手段が取得した属性情報に前記第４の属性情報が含まれる場合には、前記第４の属性情報に応じたデータ保護機能を検査する検査処理に基づいて前記インタフェースを介して通信を行い、当該通信結果に基づいて前記メモリ装置の内部データ保護機能を検査する
請求項１に記載の検査装置。
【請求項６】
前記メモリ装置は、
内部メモリと、
前記インタフェースと電気的に接続する接続端子と、
前記属性情報に応じた通信方式により前記接続端子を介して通信を行い、当該通信により入力された読み出し制御指示に基づいて前記属性情報に応じた記憶方式により前記内部メモリからデータを読み出して前記接続端子を介して出力する制御部とを含み、
前記制御手段は、前記取得手段が取得した前記属性情報に応じた通信方式により前記インタフェースを介して前記メモリ装置と通信を行い、当該通信結果に基づいて通信に係る検査を行い、前記属性情報に応じた読み出し制御指示を前記インタフェースを介して出力し、当該メモリ装置からの出力信号に基づいて、前記内部メモリおよび前記制御部の検査を行う
請求項１に記載の検査装置。
【請求項７】
前記メモリ装置の制御部は、
前記属性情報に応じた通信方式により前記接続端子を介して通信を行い、当該通信により入力された書き込み制御指示に基づいて前記属性情報に応じた記憶方式により前記内部メモリにデータを書き込み、当該通信により入力された読み出し制御指示に基づいて前記属性情報に応じた記憶方式により前記内部メモリからデータを読み出して前記接続端子を介して出力し、
前記制御手段は、前記取得手段が取得した前記属性情報に応じた通信方式により前記インタフェースを介して前記メモリ装置と通信を行い、前記属性情報に応じた書き込み制御指示を前記インタフェースを介して出力し、前記書き込み制御指示により書き込んだデータを読み出す制御指示を前記インタフェースを介して出力し、当該メモリ装置からの出力信号に基づいて、前記内部メモリおよび前記制御部の検査を行う
請求項６に記載の検査装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−４０７５（Ｐ２００６−４０７５Ａ）
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願番号】特願２００４−１７８３６６（Ｐ２００４−１７８３６６）
【出願日】平成１６年６月１６日（２００４．６．１６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願日】平成１６年６月１６日（２００４．６．１６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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